JP3947043B2

JP3947043B2 - Semiconductor device

Info

Publication number: JP3947043B2
Application number: JP2002158735A
Authority: JP
Inventors: 欣秀山口; 浩之天明; 康介井上; 康洋矢野; 芳伊森下; 俊明田中; 敦風間; 俊夫宮本
Original assignee: Hitachi Chemical Co Ltd; Hitachi Ltd; Showa Denko Materials Co Ltd
Current assignee: Hitachi Ltd; Showa Denko Materials Co Ltd
Priority date: 2002-05-31
Filing date: 2002-05-31
Publication date: 2007-07-18
Anticipated expiration: 2022-05-31
Also published as: JP2004006452A

Description

【０００１】
【発明の属する技術分野】
本発明は、フリップチップ接続を目的とする半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の多くは積層構造となっており、各層の間には絶縁層が配置されている場合が多い。この絶縁層には開口部が設けられており、その開口部を通して、下層の端子と上層の端子とを接続する配線が形成されている。
【０００３】
絶縁層形成方法としては以下の方法が採用されている。つまり、感光性絶縁材料を半導体装置上にスピンコート法により塗布し、露光および現像を実施することで絶縁層の開口部を形成する。また、下層の端子と上層の端子とを接続する金属配線は、第二の感光性材料を絶縁層上層に塗布し、これに対して露光および現像を行うことでマスクを形成し、これとメッキ、スパッタ、ＣＶＤ、蒸着等のプロセスを併用することで絶縁層下層の端子と上層とをつなぐ金属配線を形成する。マスクとして使用した感光性絶縁材料は不要となった後、これを除去する。
【０００４】
以上の工程により、絶縁層の下層にある端子と上層とを接続する配線が形成可能となる。このような工程により形成された半導体装置の部分断面図を図１６に示す。同図においては、アルミパッド７が絶縁層１２下層の端子となっており、バンプパッド３が絶縁層上層の端子となっている。そして半導体が形成されたウェーハ９上に形成された絶縁層１２は、アルミパッド７上に開口部が設けられている。また、アルミパッド７から、絶縁層１２の上層のバンプパッド３まで、金属配線１１が形成されている。バンプパッド３にはバンプ１０が形成されている。なお、このようにアルミパッド７からバンプパッド３までの配線を形成することは再配線と呼ばれている。また、この際の絶縁層１２の厚さは金属配線１１の厚さとほぼ同等となっている。
【０００５】
このような工程を経て製造された半導体装置をプリント配線板のような回路基板上に実装して接続する形態のひとつにフリップチップ接続がある。図１７はフリップチップ接続した半導体装置の断面図である。半導体装置１３と回路基板１４との接続は、半導体装置１３の端子上に設けられたバンプ１０が回路基板上で溶融後に再度固体化することで実現されている。半導体装置１３と回路基板１４との間隙は高剛性の樹脂で充填されている。なお、この樹脂は、アンダーフィル１５と呼ばれ、接続部を補強する効果がある。アンダーフィルを実施したフリップチップ接続の例として特開平１１−１１１７６８号公報がある。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来技術には、以下のような問題がある。
第１に半導体装置と回路基板との間隙への樹脂の供給方法に難がある。つまり、隙間が一般的に０．３ｍｍ以下である間隙に対して樹脂を供給する方法として、毛細管現象を利用する方法がとられている。しかし、アンダーフィル用の樹脂材料は、高粘度の液状樹脂であるので、隙間に埋め込む時間がかかり、また空泡が残存しやすい等の問題がある。
第２に半導体装置の取り外しに難がある。つまり、回路基板に接続した半導体装置が不良品であった場合、同半導体装置を回路基板上から取り外しても、硬化したアンダーフィル材料が、取り外した後も回路基板上に残留してしまうため、回路基板の再生が難しいという問題が存在する。
【０００７】
第１および第２の問題点を解決するためにも、アンダーフィルを実施せずに、半導体装置を回路基板に接続することが望ましい。しかしながら、アンダーフィルは、完成した電気製品を使用する際の発熱等による接続部に生じる歪みに起因する接続部の破壊を防止する目的で実施されており、実施しない場合には、半導体装置の接続寿命が極端に短くなってしまうという問題が生じる。
本発明の目的は、アンダーフィルの不要なフリップチップ接続を可能とする半導体装置を実現することにある。
【０００８】
【課題を解決するための手段】
本発明は前記目的を達成するために、特許請求の範囲の通りに構成するものである。本発明では、半導体基板の表面に第１から第３の絶縁層を設け、第１の外部接続端子と第２の外部接続端子を相互接続する配線の下面を第２の絶縁層の上面に密着させ、配線の上面および側面には該配線の厚みに対して所望の膜厚範囲にある第３の絶縁層を密着させ、さらに第３の絶縁層が前記第１の絶縁層、第１の外部接続端子、第２の絶縁層、配線の上部を被覆させる。
【０００９】
この構造によると、半導体装置の表面に設けた複数の絶縁層が配線に密着しながら相互に挟み込んでいるため、配線および該配線に接続された第１及び第２の外部接続端子に作用する応力が絶縁層全体に分散される。このような機構により、配線、接続端子、及びバンプの破壊を効果的に防止することができる。これによって、半導体装置の接続寿命は大幅に向上する。
【００１０】
また、本発明では、第２の絶縁層の膜厚、弾性係数、破断伸び率、破断強度と、第３の絶縁層の膜厚、弾性係数、破断伸び率、破断強度とが所望の関係式を満たす事が望ましい。これらの値が所望の関係式を満たす場合、配線へ作用する熱応力はこれら２層の間にバランスよく分散され、半導体装置の接続寿命は向上する。
【００１１】
このようにして第２及び第３の絶縁層に分散された熱応力は、第１の絶縁層及び第３の絶縁層の何れもが第２の絶縁層よりも薄くなるようにしておくことにより、さらに広い範囲に分散されることになり、該半導体装置の接続寿命をさらに延ばすことができる。
【００１２】
また、第３の絶縁層は、
（１）動的粘弾性測定によって決定されるガラス転移温度Ｔｇが２００℃以上である、
（２）窒素下で測定した５％重量減少開始温度Ｔｄ（５）が３００℃以上である、
（３）２５℃（室温）下で測定した破断伸び率が１０％以上である、
（４）８０℃以上、３００℃以下で硬化された感光性樹脂ワニスから形成された膜である、
などの特性を有していることが望ましく、或いは、
（５）膜厚２〜３０μｍ、
（６）動的粘弾性測定から求められる弾性係数が２５℃で１．５〜５ＧＰａ、
（７）２５℃付近における線膨脹係数が１００ｐｐｍ／℃以下であるか、２５℃〜２５０℃の間の平均膨張率が２５０ｐｐｍ／℃以下、
（８）動的粘弾性測定から求められるガラス転移温度Ｔｇが１８０℃以上、
（９）感光性樹脂ワニスから得られた硬化物、
などの特性を有していることが望ましい。
さらに望ましくは、前記（１）〜（４）のうち何れか２つ以上、又は（５）〜（９）のうち何れか２つ以上の特徴を併せ持つことである。
【００１３】
一方、第２の絶縁層は、その端部の形状として、第２の絶縁層の最外縁部において第１の絶縁層となす接触角が３０％以下の勾配であり、前記第２の絶縁層の最外縁部と前記第２の絶縁層の最大膜厚箇所とを直線で結んで得られる平均仰角が３度以上５０度以下、であることが望ましい。また、前記第２の絶縁層の最外縁部と前記第２の絶縁層の最大膜厚箇所とを絶縁層の形状にならって結んだときに得られる最大傾斜角が１００％以下の勾配であることが望ましい。このように、第２の絶縁層の端部最外縁部から最大膜厚部にわたる形状を細かく規定することによって、絶縁層に作用する応力を効率的に分散させることができる。
【００１４】
こうした所望の形状を安価かつ効率的に形成するためには、第２の絶縁層が印刷またはディスペンス可能な絶縁層用樹脂ワニスから成膜されたものであって、イミド骨格を繰り返し単位に持っているポリイミド樹脂あるいは変性ポリイミド樹脂であることが望ましい。その場合、前記絶縁層用樹脂ワニスは、回転粘度計によって求められる粘度が１〜１０００Ｐａ・ｓ、チクソトロピーインデックスが１．２〜１０の範囲であることが望ましく、２５０℃以下の温度で硬化させた場合に残存溶剤量５重量％以下の硬化物を与えるものであるとよい。
【００１５】
さらに、第２の絶縁層が、
（１）膜厚４０〜１５０μｍ、
（２）動的粘弾性測定から求められる弾性係数が２５℃で１００〜２０００ＭＰａ、
（３）２５℃付近における線膨脹係数が２００ｐｐｍ／℃以下であるか、−５５℃〜２００℃の間の平均膨張率が３００ｐｐｍ／℃以下、
（４）動的粘弾性測定から求められるガラス転移温度Ｔｇが１８０℃以上、
などの特徴を有していることが望ましく、これらの特徴の２つ以上を併せ持つことがさらに好ましい。
【００１６】
本発明で好適な第１の絶縁層は、動的粘弾性測定によって決定されるガラス転移温度Ｔｇが２００℃以上、膜厚２〜２０μｍなどの特徴を有する有機樹脂などである。
【００１７】
本発明では、第１から第３の絶縁層、第１〜第２の外部接続端子、配線が前記のような特徴を有し、第２の外部接続端子の上部に第３の絶縁層の開口部を設け、さらにその開口部にバンプを設ける。その場合、公知慣用のバンプ材質を使用することができるが、本発明に特に好適なバンプを具体的に例示すると、例えば、Ｐｂ／Ｓｎ共晶はんだ、ＳｎＡｇＣｕなどのＰｂフリーはんだ、導電性樹脂を利用するポリマーバンプ（導電性材料）などがある。また前記第３の絶縁層の開口部がバンプの形状を制御するためのダムとして機能していてもかまわない。
【００１８】
本発明の半導体装置は携帯電話、カーナビゲーションシステム、パーソナルデジタルアシスタンス（ＰＤＡ：Ｐersonal Ｄigital Ａssistants）、ノート型パソコンなどの携帯用電子機器に好適である。また、半導体メモリ装置または半導体メモリを含むモジュール装置、例えば、マイコンとメモリを一体化したマルチチップモジュールなどにも好適である。特に、動作周波数２００ＭＨｚ以上で動作するメモリ装置、特にラムバスメモリやダブルデータレートメモリなどの高速半導体メモリ装置または高速半導体メモリを含むモジュールやマルチチップモジュールなどに好適である。
【００１９】
【発明の実施の形態】
以下、本発明の一実施例について図を併用しつつ説明する。なお、全ての図において、同一符号は同一部位を示しているため、重複する説明を省いている場合があり、また説明を容易にするため各部の寸法比を実際とは変えてある。
【００２０】
まず、本実施例による半導体装置の構造について説明する。半導体装置は、ウェーハ単位で多数個が一括して製造されるが、以下では説明を容易にするために、その一部を取り出して説明する。図１に本実施例の半導体装置１３の部分断面図を示す。
【００２１】
半導体回路が形成されたウェーハ９とは、半導体製造工程でいうところの前工程を終了したウェーハであり、多数個の半導体装置１３に分割切断前のものである。各半導体装置１３には第１の外部接続端子、例えばアルミパッド７が形成されている。このアルミパッド７は従来型の半導体装置において、ＱＦＰ（Ｑuad Ｆlat Ｐackage）などの半導体パッケージにおさめる場合に、金ワイヤ等を接続し、半導体パッケージの外部端子との導通を実現するために使用されている。半導体回路が形成された半導体装置１３の表面には第１の絶縁層８が形成されているが、少なくとも、第１の外部接続端子となるアルミパッド７上および多数個の半導体が形成されたウェーハ９をチップ状の半導体装置１３に切断する際の切断部２４の表面では、前記第１の絶縁層８が覆っていない開口領域がある。その他の領域の一部を検査等の目的のために必要に応じて除去することもある。
【００２２】
この第１の絶縁層８には厚さ２乃至２０マイクロメートル程度の無機材料からなる絶縁膜を単独、あるいは前記無機絶縁膜の上部に有機材料からなる有機絶縁膜を積層した積層複合膜を使用している。この積層複合膜を使用する場合、前記有機膜は感光性樹脂材料を使用することが望ましい。そのような有機膜としてさらに好ましくは、動的粘弾性測定によって決定されるガラス転移温度Ｔｇが２００℃以上、膜厚２〜２０マイクロメートルの有機樹脂からなる膜であるとよい。ガラス転移温度が２００℃を下回る有機樹脂層を含んでいると、絶縁層８の上部に応力緩和層５や配線４、表面保護膜６を形成する場合に、絶縁層８が変形や変質を起こす危険性がある。本実施例で第１の絶縁層８の有機膜として好適な感光性樹脂材料を例示すると、感光性ポリイミド、感光性ベンゾシクロブテン、感光性ポリベンズオキサゾールなどがある。本実施例では、これに限らず半導体保護膜として公知慣用の無機材料、有機材料、或いは、これらの複合膜が使用できる。例えば無機膜としては、ＳｉＮ_２やＳｉＯ_２などが使用できる。
【００２３】
第１の絶縁層８の上には、前記第１の絶縁層８の開口領域を避けて、厚さ４０乃至１５０マイクロメートルの第２の絶縁層５が形成されている。なお、この第２の絶縁層５は、その上部に形成された第２の外部接続端子に作用する応力を緩和する作用を有するために設けた層であるため、以後、応力緩和層５と呼ぶこともある。応力緩和層５の膜厚は、半導体基板のサイズ、応力緩和層の弾性率、半導体基板の厚さなどにも依存していて一概には断定できないが、一般的に使用される半導体基板の厚さは、およそ１５０乃至７５０マイクロメートルであり、半導体基板とその表面（主面）に形成される応力緩和層とからなるバイメタルモデルで応力シミュレーション実験をおこなったところ、所要の応力緩和層の膜厚は１０乃至２００マイクロメートルが望ましく、更に好ましくは４０乃至１５０マイクロメートルであることがわかったため、本実施例ではこの膜厚範囲で形成した。これは、半導体基板の厚みに対して約１／２０から１／５程度の厚みに相当する。膜厚が４０マイクロメートルより小さくなると、所望の応力緩和を得ることが困難で、また膜厚が１５０マイクロメートルを越えて厚くなると応力緩和層５自身が持っている内部応力のためにウェーハの反りが発生して露光工程でのピントズレや配線形成工程などでのハンドリング不具合などが発生し易くなり、生産性が低下する懸念がある。応力緩和層５は、半導体ウェーハ９より大幅に小さい弾性係数、例えば２５℃において０．１ＧＰａから１０ＧＰａの弾性係数を有する樹脂材料により形成されている。
【００２４】
なお、本願発明の弾性係数は動的粘弾性測定によって求めたもので、動的粘弾性測定装置は市販されており、それを用いて測定することができ、測定周波数は０．００１〜１００Ｈｚとすることが好ましく、本願発明では１Ｈｚで測定した。さらに好ましくは、０．１〜２．０ＧＰａの範囲である。この範囲の弾性係数を有する応力緩和層であれば信頼性のある半導体装置を提供することができる。すなわち、０．１ＧＰａを下回る弾性係数の応力緩和層の場合、半導体基板そのものの重量を支えることが困難になって半導体装置として使用する際に特性が安定しないという問題が生じやすい。一方、１０ＧＰａを越える弾性係数の応力緩和層を使用すると、応力緩和層５自身が持っている内部応力のためにウェーハの反りが発生し、露光工程でのピントズレや配線形成工程などでのハンドリング不具合などが発生し易くなり、さらにはウェーハが割れるという不具合が発生する危険性すらある。
【００２５】
応力緩和層５の上部に密着して再配線用配線４や表面保護膜６を形成するため、これらの層を形成する材料の膨脹係数と応力緩和層５の膨脹係数とが著しく異ならないように留意する。より具体的には、２５℃付近における線膨脹係数が２００ｐｐｍ／℃以下であるか、−５５℃〜２００℃の間の平均膨張率が３００ｐｐｍ／℃以下となる材料の中から選択することが好ましい。さらに好ましくは、２５℃付近における線膨脹係数が１００ｐｐｍ／℃以下であるか、−５５℃〜２００℃の間の平均膨張率が２５０ｐｐｍ／℃以下である。一般にガラス転位温度が高い材料ほど線膨脹係数が小さい傾向にあるから、ガラス転移温度Ｔｇが１８０℃以上であるかどうかを目安にすると簡便である。
【００２６】
なお、本願発明ではガラス転位温度は動的粘弾性測定から求めたものである。２５℃付近における線膨脹係数が２００ｐｐｍを超えるか、あるいは、−５５℃〜２００℃の間の平均膨張率が３００ｐｐｍ／℃を超えるような大きな線膨脹係数を有している材料を応力緩和層５として使用すると、応力緩和層５と再配線用配線４との間、あるいは、応力緩和層５と表面保護膜６との間の界面での剥離の危険性が生じたり、応力緩和層５や再配線用配線４、表面保護層６にクラックが生じる危険性が高まる。
【００２７】
応力緩和層５のエッジ部は傾斜を有している。その傾斜部を拡大して模式的に示すと図２となる。第２の絶縁層（応力緩和層５）の最外縁部において第１の絶縁層８となす接触角αedgeが３０％以下の勾配であり、前記第２の絶縁層５の最外縁部と前記第２の絶縁層５の最大膜厚箇所とを直線で結んで得られる平均仰角αave が５０゜以下であることが望ましい。また、前記第２の絶縁層５の最外縁部と前記第２の絶縁層５の最大膜厚箇所とを絶縁層の形状にならって結んだときに得られる最大傾斜角αmax が１００％以下の勾配であることが望ましい。このように、第２の絶縁層５の端部最外縁部から最大膜厚箇所にわたる形状を細かく規定することによって、絶縁層に作用する応力を効率的に分散させるとともに、後述する製造工程、特に配線形成工程でのプロセスマージンを確保することができる。
【００２８】
図３は配線形成工程において液状レジストを使用する場合に、その液状レジストの膜厚均一性と応力緩和層５のエッジ部分の角度との関係を確認するために我々がおこなった実験結果の一例を示している。図３に例示した実験結果によると、レジストの膜厚が完全に一定である時を均一性１．０、未成膜部分（膜厚ゼロ）が発生する時を均一性０として膜厚の均一性を指数化すると、応力緩和層５の端部の角度が大きくなるほどレジスト膜厚均一性が小さくなる傾向があり、具体的には平均仰角αave が４０度を越えると膜厚均一性指数が０．２を下回っている。液状レジストの種類や成膜方法、成膜条件によって、平均仰角αave と膜厚均一性指数との関係は変化するが、平均仰角αave がおおむね５０度を超えると膜厚均一性指数は０．１を下回ることが多いことが分かった。
【００２９】
我々が別途おこなった実験によると、レジスト膜厚均一性が０．１を下回ると配線形成工程の配線形成の成績が急速に低下することが確認されている。従って、本実施例では応力緩和層５の平均仰角αave が約５０度以下になるように応力緩和層５を形成した。
【００３０】
なお、前記最大傾斜角αmax や接触角αedgeに関しても同様の実験をおこない、その最大傾斜角αmax が１００％超、あるいは接触角αedgeが３０％超となる場合にそれぞれ膜厚均一性指数が０．１を下回る傾向があることがわかった。それゆえ、応力緩和層５のエッジ部分の形状に関しては、平均仰角αave が約５０度以下、接触角αedgeが３０％以下の少なくともいずれか１つは満たすように、又は最大傾斜角αmax が１００％以下となるように形状制御した状態で応力緩和層５を形成する。
【００３１】
レジスト膜厚均一性などの製造工程におけるマージンの観点から見ると、応力緩和層５の端部における側面の角度が小さくても問題がなく、むしろ、角度が小さいほど好ましいが、角度が小さくなると別の問題が生じる。例えば、平均勾配２度の場合、ｔａｎ２＝３．５％なので、例えば膜厚１００マイクロメートルの応力緩和層５を得るためには、３ミリメートル程度の水平距離が必要となり、左右のエッジ部（互いに反対側に位置する２つのエッジ部）をあわせるとほぼ６ミリメートル必要で、例えば３ミリ角のチップには収まらない。従って、所望膜厚の応力緩和層５を形成するという観点からは、平均仰角が小さくなりすぎない方がよい。具体的には、本実施例では約３度以上になるようにした。
【００３２】
一方、あらかじめフィルム状に形成されためっき用のフォトレジスト（以後フィルムレジスト）を使用する場合にも、応力緩和層５のエッジ部分の角度と配線形成工程における配線形成の成績との間には相関関係がある。すなわち、エッジ部分の角度が大きくなりすぎると、フィルムレジストを成膜（ラミネート）する際に応力緩和層５のエッジ部分への密着が不足し、該レジストの露光・現像の工程においてパターン形状がいびつになったり、めっき中に密着性の不足しているエッジ部のレジストが剥がれて配線ショートになったりするなどの不良が発生しやすくなる傾向にある。例えば、レジスト密着不良の発生した状態の概略断面構造を図４に、その次工程であるめっきの結果として得られる不良現象例の概略平面構造を図５に示している。応力緩和層５のエッジ部でのフィルムレジスト密着不良の影響のために、密着不良個所近傍の配線４がショートしている。
【００３３】
図６は、配線形成工程において液状レジストに変えてフィルムレジストを使用する場合に、そのフィルムレジストの成膜成績と応力緩和層エッジ部の平均仰角αave との関係に関する我々の検討結果の一例を示したもので、エッジ部の平均仰角αave が４０度を超える場合に、特に、５０度を越える場合にはフィルムレジストの成膜成績が悪くなる傾向が顕著となることが分かった。なお、フィルムレジストの種類や膜厚、成膜条件、応力緩和層５の表面の性状によって、平均仰角αave と前記エッジ部への密着成績との関係は変化し、例えば、レジスト膜が薄ければ成膜成績は悪くなりやすい傾向がある。
【００３４】
また、最大傾斜角αmax や接触角αedgeに関しても同様の検討を行い、最大傾斜角αmax が８０％を超えたり、或いは接触角αedgeが２５％を超えるような場合、特に最大傾斜角αmax が１００％を超えたり、或いは接触角αedgeが３０％を超えるような場合にはドライフィルムの密着不良発生傾向が高まることが分かった。
【００３５】
従って、応力緩和層５のエッジ部分の形状に関しては、平均仰角αave が好ましくは約４０度以下、さらに好ましくは約２０度以下、最大傾斜角αmax が好ましくは８０％以下、さらに好ましくは４０％以下、接触角αedgeが好ましくは２５％以下、さらに好ましくは１３％以下、の少なくとも何れか１つは満たすように形状制御した状態で応力緩和層５を形成する。
【００３６】
図１の場合、応力緩和層５のエッジより５００マイクロメートルの水平距離（傾斜長さ）に対して５０マイクロメートルの膜厚となっているため、平均勾配は１０％、すなわち平均仰角は約６度である。
【００３７】
再配線用配線４は、銅などの導体で形成されており、アルミパッド７と応力緩和層５表面のバンプパッド３とを接続している。バンプパッド３はその上に配置された突起状電極１を通して半導体装置１３を外部装置と電気的に接続するための第２の外部接続端子であって、バンプパッド３と再配線用配線４の下面は前記絶縁膜８や応力緩和層５の上面に密着している。またバンプパッド３上は、バンプパッド３の酸化を防止するための金めっき２を設けてもよい。半導体装置１３の表面には、前記第１の絶縁層８、第１の外部接続端子７、第２の絶縁層５、および前記再配線用配線４を覆うように第３の絶縁層６が形成されている。この第３の絶縁層は、半導体装置１３の概略全表面を覆っていることから、以後、本発明では表面保護膜６と呼ぶこともある。表面保護膜６は、バンプパッド３および多数個の半導体が形成されたウェーハ９を各半導体装置１３に切断する際の切断部２４以外の領域を覆っているが、そのほかの領域の一部を検査等の目的のために必要に応じて除去することもある。表面保護膜６は前記再配線用配線４の上面および側面に密着しており、その膜厚は再配線用配線４の膜厚に対して０．８〜２５倍の範囲にある。膜厚が０．８倍以下の場合には、配線のカバーが不十分になって使用中に剥離したりすることがある。逆に配線厚の２５倍を越える膜厚となる場合には、バンプパッド３や切断部２４の上部などを開口するための加工が困難になるという問題が生じやすい。
【００３８】
表面保護膜６で第１の絶縁層８および応力緩和層５を完全に覆うことで封止しているため、半導体素子が形成されたウェーハ９の表面から第１の絶縁層８および応力緩和層５が剥離することを防止し、半導体の性能劣化を引き起こすイオン等の異物の侵入をも軽減できる。
また、第１の絶縁層８、応力緩和層５、表面保護膜６は、いずれも切断部２４より後退しているため、半導体装置１３を切断分離する際に損傷を受けることがない。
【００３９】
表面保護膜６としては電気絶縁特性を有する各種樹脂材料を使用することが出来る。バンプパッド３や切断部２４の上部などに開口部を形成する必要があるため感光性材料であることが望ましいが、例えばインクジェットなどの高精度印刷に対応した材料を用いて印刷で成膜しても構わない。その他、カーテンコートなどの安価な塗布方法によって絶縁膜をベタ形成した後にフォトリソグラフィプロセスを用いてエッチングレジストを形成してパターニングし、このレジストパターンを用いて前記絶縁膜をエッチング加工、レジスト剥離という工程を経て成膜してもよい。
【００４０】
このような材料として、本実施例では様々な材料が使用可能であるが、いくつか例示すると、
（１）感光性材料としてアクリル変成感光性エポキシ樹脂、感光性ポリイミド樹脂、
（２）インクジェット印刷材料としてポリアミドイミド樹脂、ポリイミド樹脂、
（３）ベタ成膜用材料として変成トリアゾール樹脂、変成メラミン樹脂、ポリイミド樹脂、
などが好適に用いられる。感光性材料についてさらに具体的に例示すると、安価な感光性樹脂材料としてプリント基板製造工程で好適に使用されるソルダーレジストやフレキシブルプリント基板の表面カバーに用いられる感光性ポリイミドなどが表面保護膜６として好適に利用される。なお、本実施例では、ソルダーレジストを用いた。
【００４１】
表面保護膜６としては、表面保護という本来の目的を考慮すると、表面保護膜６は耐熱性や耐クラック性などの熱機械特性が適切な範囲に入っていることが望ましく、以下の（１）〜（８）の中から選ばれる特徴を少なくとも１つ有していることが本発明に好ましい。さらに望ましくは、（１）〜（４）の中から選ばれる少なくとも２つ、あるいは（５）〜（９）の中から選ばれる少なくとも２つ以上の特徴を有していることが好ましい。
（１）動的粘弾性測定によって決定されるガラス転移温度Ｔｇが２００℃以上である、
（２）窒素下で測定した５％重量減少開始温度Ｔｄ（５）が３００℃以上である、
（３）２５℃下で測定した破断伸び率が１０％以上である、
（４）８０℃以上３００℃以下で硬化された感光性樹脂ワニスから形成された膜である、
（５）膜厚２〜３０μｍ、
（６）動的粘弾性測定から求められる弾性係数が２５℃で１．５〜５ＧＰａ、
（７）２５℃付近における線膨脹係数が１００ｐｐｍ／℃以下であるか、２５℃〜２５０℃の間の平均膨張率が２５０ｐｐｍ／℃以下、
（８）動的粘弾性測定から求められるガラス転移温度Ｔｇが１８０℃以上、
（９）感光性樹脂ワニスから得られた硬化物。
【００４２】
半導体装置１３は一般には配線基板と接続して製品に組み込む際にははんだを溶融させることがおこなわれる。従って、はんだ溶融の条件に対する耐性が必要となり、具体的には、
（１）ガラス転移温度１８０℃以上、さらに望ましくはガラス転移温度２００℃以上であるか、
（２）重量減少開始温度が３００℃以上であるか、
などの特徴を有していることが望ましい。
耐クラック性として、具体的な特性として破断伸び率が１０％以上であることが望ましい。
【００４３】
また、バンプパッド３や切断部２４の上部などに開口部を形成する必要があるため感光性材料であることが望ましいが、硬化温度が低い感光性材料の場合には、製造工程において材料特性が変動しやすい傾向があり、逆に硬化温度を高くしなければいけない場合にはその下層となっている半導体素子９、アルミパッド７、第１の絶縁層８や応力緩和層５、配線層４などが変質・変形したり、特性が変動したりしやすい傾向がある。具体的には、８０℃未満や３００℃超にすると前記のような問題が発生しやすくなる。従って、８０℃以上３００℃以下で硬化されることが望ましい。
【００４４】
表面保護層６としては適切な膜強度が必要であり、そのためには、例えば、膜厚と膜強度が適切な範囲にあることが望ましい。本実施例では、具体的には、硬化後の膜厚が２〜３０μｍの範囲で、硬化後に弾性係数が１．５〜５ＧＰａの範囲となる材料を使用した。
【００４５】
また、表面保護膜６がその下層となっている第１の絶縁層８や応力緩和層５、配線層４などと比べて熱膨張の挙動が大きく異なっている場合には、表面保護層６がそれらから剥離しやすくなり、その結果として、保護層の役目を果たさなくなりやすくなるという問題がある。こうした問題を回避するためには、表面保護層６に使用する材料の線膨脹係数が適切な範囲にあることが望ましい。具体的には、２５℃付近における線膨脹係数が１００ｐｐｍ／℃以下であるか、２５℃〜２５０℃の間の平均膨張率が２５０ｐｐｍ／℃以下であることが望ましい。
【００４６】
バンプパッド３上には、バンプ（突起状電極）１が形成されている。このバンプ１は、はんだ材料で形成するのが一般的であり、公知慣用のはんだ材料を使用できる。本実施例では鉛を含有しない、いわゆる鉛フリーはんだを使用した。
【００４７】
図１４には図１で示した半導体装置１３がウェーハ上に連続的に形成されている状態を、本来は存在するバンプ１を省略した平面図で示した。図１４においてハッチングで示した部位が表面保護膜６であるソルダーレジストである。また、応力緩和層５が角を丸めた長方形状に形成されている状態で形成されており、各半導体装置１３の間には各半導体装置１３を分離する際の切りしろとなる切断部２４が存在する。切りしろは、例えば表面保護膜６の端部から１０乃至１００マイクロメートルに位置するのが望ましい。１０マイクロメートルより短いと各半導体装置を分離する際にチッピングを誘発しやすくなる傾向があり、逆に１００マイクロメートルより長くなると半導体装置として使用可能な有効面積が減少する。従って、半導体装置１３の歩留まり向上のために切りしろと表面保護層６との間隔を本実施例では１０乃至１００マイクロメートルに位置させることが望ましい。なお、再配線用配線４の一端の下層には図示されてはいないがアルミパッド７が存在する。
【００４８】
この半導体装置構造によれば、応力緩和層５が再配線用配線４とウェーハ９間に存在するため、半導体装置１３が回路基板１４（図１５参照）上に接続され、それが動作する際にバンプ１が受ける熱による歪みを分散させることが可能となる。このため、この半導体装置１３を回路基板１４に搭載してもアンダーフィル１５を実施することなく接続寿命を延ばすことが可能となる。また、応力緩和層５はなだらかな傾斜部を有しているため、再配線用配線４の途中に応力集中部となるような急な配線屈曲部は存在しない。
【００４９】
本実施例における半導体装置１３の製造工程の一例を、図を用いて説明する。図７により第一工程から第三工程までを、図８により第四工程から第六工程を、図９により第七工程から第九工程を説明する。なお、いずれの図においても、本実施例における半導体装置１３の断面構造がわかりやすいように、一部分を取り出した断面図としてある。
【００５０】
第一工程：
外部接続用のアルミパッド７が形成済みである半導体が形成されたウェーハ９については、従来の半導体装置１３と同じ工程にて製造する。本実施例で使用した外部接続用パッドの材質はアルミニウムであったが、外部接続パッドは銅であってもかまわない。本実施例では外部接続としてワイヤボンディングを使用しないため、外部接続パッドが銅の場合に生じやすいボンディング性の問題を考慮する必要がないからである。外部接続パッドが銅であれば配線の電気抵抗を低減できるため、半導体装置の電気特性向上の観点からも望ましい。
【００５１】
第二工程：
必要に応じて、第１の絶縁層８を形成する。第１の絶縁層８は、無機材料を用いて半導体製造工程におけるいわゆる前工程において既に形成される場合もあり、また、更に無機材料の上に有機材料を用いて重ねて形成する場合もある。なお、その場合の有機材料は、ガラス転移温度Ｔｇが２００℃以上、膜厚２〜２０マイクロメータであることが好ましい。
【００５２】
本実施例においては、半導体工程におけるいわゆる前工程で形成された無機材料からなる絶縁膜、例えばＣＶＤ法等で形成した窒化珪素、テトラエトキシシラン等によって形成された二酸化珪素、あるいはそれらの複合膜からなる絶縁膜の上に、有機材料である感光性ポリイミドを塗布し、これを感光、現像、硬化することで厚さ６マイクロメートル程度の第１の絶縁層８を形成している。これにより、半導体が形成されたウェーハ９上に第１の絶縁層８が形成される。本実施例では第１の絶縁層８の膜厚を６マイクロメートルとしたが、所要膜厚は当該半導体装置の種類によって異なっており、その範囲は２乃至２０マイクロメートル程度となる。なお、該有機膜は無機膜のほぼ全面を覆うように形成されていても勿論かまわないが、半導体装置１３の表面の所望の領域のみに限定して形成されていてもかまわない。無機材料のみからなる絶縁膜の場合、膜厚の範囲は３マイクロメートル以下となる。また、本願実施例で使用した感光性ポリイミド以外にも、ポリベンズオキサゾール、ポリベンゾシクロブテン、ポリキノリン、ポリフォスファゼンなども使用できる。
【００５３】
第三工程：
ペースト状ポリイミド材料を応力緩和層（第２の絶縁層）５の形成予定箇所に印刷塗布し、その後これを加熱することで硬化させる。これにより第１の絶縁層８上に応力緩和層５が形成される。
【００５４】
第四工程：
電気めっきに用いるための給電膜１６をスパッタ等の方法で形成した後に、配線の逆パターン１７をフォトレジストを用いて形成する。
【００５５】
第五工程：
この給電膜１６および配線の逆パターン１７を利用して電気めっきを行い、再配線用配線４およびバンプパッド３の形成を行う。また、必要に応じて電気めっきを繰り返すことで再配線用配線４を多層構造としたり、再配線用配線４とバンプパッド３とを別々に形成したりしてもかまわない。
この第五工程において、バンプバッド３は、半導体装置１３の実装時にバンプ１が接続される回路基板のパッドの配列ピッチに合わせた配列ピッチで形成される。回路基板におけるパッドの加工レベルは、半導体製造の前工程におけるアルミパッド７の加工レベルよりも低いため、アルミパッド７の配列ピッチに合わせて回路基板のパッドを形成することが困難である。従って、回路基板のパッドピッチに合ったバンプパッド３を再配線用配線４を用いて形成する。このようにしてバンプパッド３を形成することにより、回路が形成された既存のウェーハ９を用いることができるため、低コストで半導体装置１３を形成することができる。
【００５６】
第六工程：
フォトレジストからなる配線の逆パターン１７および電気めっきの給電膜１６をエッチング処理により除去する。
【００５７】
第七工程：
ソルダーレジストを用いて表面保護膜（第３の絶縁層）６を形成する。必要に応じて、バンプパッド３の最表面に無電解金めっき２を行う。
【００５８】
第八工程：
バンプパッド３上にフラックスと共にはんだボールを搭載し、加熱することでバンプパッド３にはんだボールを接続し、バンプ１を形成する。
【００５９】
第九工程：
半導体が形成されたウェーハ９をウェーハダイシング技術により半導体装置１３に切断する。
【００６０】
以下では、前記の第三工程から第八工程までについて詳細に説明する。
まず、第三工程について説明する。印刷に使用するマスクは、プリント配線板に対するはんだペースト印刷などで使用する印刷用マスクと同じ構造のものが使用可能である。例えば、図１０に示すように、ニッケル合金製のステンシル２５を、樹脂シート２６を介して枠２７に貼り付けた形態のメタルマスクを使うことが出来る。印刷用マスクのパターン開口部２８は、印刷後にペーストが５０マイクロメートル程度濡れ広がるため、それを見込んだ分、小さめに製作するようにしてもよい。
【００６１】
図１２に示すように、ペースト印刷は、印刷用マスクと半導体が形成されたウェーハ９のパターンとを位置合わせした状態で密着させ、その状態でスキージがステンシル２５上を移動することで、パターン開口部２８を充填し、その後、印刷用マスクを半導体が形成されたウェーハ９に対して相対的に上昇させることで、印刷をするいわゆるコンタクト印刷をおこなう。
【００６２】
なお、ここで言うウェーハと印刷用マスクの密着は、両者の間に隙間を全くなくすることを必ずしも意味しない。ウェーハ上には既に第１の絶縁層８が部分的に形成されているため、この上に印刷マスクを隙間なく密着させることは実用上困難なためである。本実施例では、ウェーハと印刷用マスクとの間の隙間が０〜１００マイクロメータとなるような印刷条件で印刷した。このほかにも、第１スキージで印刷用マスクのスキージ面全体をペーストでコーティングし、その後、第２スキージで印刷用マスクのパターン開口部２８を充填し、かつ余分なペーストを除去する。その後、印刷用マスクを半導体が形成されたウェーハ９に対して相対的に上昇させる印刷方法もある。図１３に示すように、印刷マスクをウェーハ９に対して相対的に上昇させる際、垂直に上昇させてもかまわないが、相対的に傾斜角を持つように動かしながら上昇させても良い。傾斜角を持たせることによって、印刷マスクがウェーハから離れる場合の版離れ角がウェーハ面内で均一になりやすい。また、印刷マスクはウェーハの一方の端から他方の端へ向かって離れていくことになり、版抜けが不安定になりやすい版離れの最後の瞬間は半導体装置のない領域で行われることになって歩留り向上の点でも有利となる場合がある。さらに、同一の印刷機を用いて複数枚ウェーハに連続的印刷を行なう場合には、適宜のタイミングでマスク版の裏側を拭きとる工程を挿入すると良い。引き続きペーストが印刷塗布された半導体が形成されたウェーハ９をホットプレートや加熱炉を用いて段階的に加熱することでペーストが硬化し、応力緩和層５の形成が完了する。
【００６３】
ここで使用している応力緩和層５は、印刷またはディスペンス可能な樹脂ワニスから成膜されたものであって、応力緩和層形成用の材料としては、イミド骨格を繰り返し単位に持っているポリイミド樹脂あるいは変性ポリイミド樹脂のペーストであり、第１の絶縁層８の上に印刷塗布された後に加熱することで硬化することが出来る。
【００６４】
本実施例では応力緩和層形成材料としてポリイミド樹脂を用いたが、本願発明ではポリイミド樹脂以外にアミドイミド樹脂、エステルイミド樹脂、エーテルイミド樹脂、シリコーン樹脂、アクリル樹脂、ポリエステル樹脂、これらを変性した樹脂などを用いてもよい。
【００６５】
前記列挙した樹脂のうち、イミド結合を有する樹脂、例えばポリイミド、アミドイミド、エステルイミド、エーテルイミド等では、イミド結合による強固な骨格のおかげで熱機械的特性、例えば高温での強度などに優れ、その結果として、配線形成方法の撰択肢が広がる。例えば、スパッタなどの高温処理を伴う配線形成方法を使用できるので、後述する再配線用配線４をスパッタ成膜とエッチングの組合せで作製したり、あるいはスパッタによってめっき給電膜を形成した後にめっきとエッチングの組合せで形成したりすることもできる。シリコーン樹脂やアクリル樹脂、ポリエステル樹脂、アミドイミド、エステルイミド、エーテルイミドなどイミド結合以外の結合で縮合した部分がある樹脂の場合、熱機械特性は若干劣るものの加工性や樹脂価格などの点で有利な場合がある。例えば、ポリエステルイミド樹脂では、一般にポリイミドよりも硬化温度が低いため扱いやすい。本実施例では、これらの樹脂の中から素子特性、価格、熱機械特性などを総合的に勘案してこれらの樹脂を適宜使い分ける。
【００６６】
本願発明で応力緩和層用の材料として使用する前記樹脂ワニスでは、印刷性を調整するためには、例えばペーストのチキソトロピー特性を制御するなどの手法をとることができる。より具体的には、適当な表面処理を施した微小粒子の配合量や粒子種類を調整する。本願発明では、回転粘度計によって求められる粘度が１〜１０００Ｐａ・ｓ、チクソトロピーインデックスが１．２〜１０の範囲となるように調整すると、応力緩和層５の端部を前述のような傾斜形状に調節することもできる。なお、本実施例ではチクソトロピーインデックスは、回転粘度計を用いて測定した回転数１ｒｐｍでの粘度と回転数１０ｒｐｍでの粘度の比から求める。なお、チクソトロピーインデックスに温度依存性が現れるペーストの場合、チクソトロピーインデックスが１．２から１０．０の範囲になるような温度領域で印刷すると高成績が得られる。
【００６７】
印刷したペースト状のポリイミドを加熱硬化した後には、ウェーハ９上に図１１に示したような断面形状を有する応力緩和層５が形成される。なお、膜中の残存溶剤量が５重量％以下となるように前記ペースト状のポリイミドを加熱硬化するが、具体的には例えば２５０℃の温度で加熱硬化させることができるし、加熱温度が２５０℃未満であっても、膜中の残存溶剤量が５重量％以下となるように硬化時間を調整しても構わない。膜中の残存溶剤量が５重量％以下とならない場合、その上部に形成する配線４や表面保護層６を形成する際に、残存溶剤が揮発してボイドを発生するなどの危険性が高まる。
【００６８】
このように印刷により応力緩和層５を形成すると、応力緩和層５のエッジ部より２００乃至１０００マイクロメートルのところにふくらみ部分が存在する場合があるが、このふくらみ部分の位置および存在の有無については、ペースト状のポリイミドの組成を調整したり、印刷に関わる各種条件を変更することで、ある程度制御可能となる。この際の応力緩和層５の最外縁部の形状は、保護層８となす接触角が３０％以下の勾配であるか、応力緩和層５の最外縁部と最大膜厚箇所とを直線で結んで得られる平均仰角が３゜以上５０゜以下であるか、少なくともいずれかを満足するように、又は応力緩和層５の最外縁部と応力緩和層５の最大膜厚箇所とを絶縁層の形状にならって結んだときに得られる最大傾斜角が１００％以下の勾配であるかを満足するように印刷条件を選択する。この場合、傾斜長さは該半導体装置１３の対角長さに対して、約１／２５０〜１／１００程度の長さとなる。なお、この場合の印刷に関わる各種条件としては、メタルマスク厚さ、スキージ速度、スキージ材質、スキージ角度、スキージ圧（印圧）、版離れ速度、印刷時のウェーハの温度、印刷環境の湿度等々があげられる。
【００６９】
引き続き第四工程を説明する。本実施例では再配線用配線４を電気銅めっきと電気ニッケルの２層とした。再配線用配線４の一端をバンプパッド３と兼用してもよい。ここでは、銅、ニッケルとも電気めっきを用いて導体を形成する方法を示したが、無電解めっき、ＣＶＤ、スパッタなど公知慣用の導体形成法を用いることも可能であるし、これらと電気めっきとを組み合わせて使用することも可能である。電気めっき法を用いた２層構造の場合、高速かつ低コストに配線を形成することができるだけではなく、配線４と表面保護膜６との接着性および配線マイグレーション抑制とを両立できる配線構造となる。
【００７０】
まず、電気めっきを実施するための給電膜１６を半導体ウェーハ全面に形成する。ここでは、蒸着や、無電解銅めっき、ＣＶＤなども用いることが可能であるが、保護層８および応力緩和層５との接着強度が強いスパッタを用いることとした。スパッタの前処理として、７と再配線用配線４導体との間の導通を確保するためにスパッタエッチングを行った。本実施例におけるスパッタ膜としては、クロム（７５ナノメートル）／銅（０．５マイクロメートル）の多層膜を形成した。ここでのクロムの機能は、その上下に位置する銅と応力緩和層等との接着を確保することにあり、その膜厚はそれらの接着を維持する最低限が望ましい。クロム膜厚が厚くなると成膜時間が増大して生産効率が低下するという問題に加えて、保護層８や応力緩和層５を長時間にわたってスパッタチャンバー内に発生している高エネルギー状態のプラズマに曝すことになり、これらの層を形成している材料が変質するという危険性がある。なお、所要膜厚は、スパッタエッチングおよびスパッタの条件、クロムの膜質などによっても変動するが、おおむね最大で０．５マイクロメートルである。なお、本実施例で使用したクロム膜に代えてチタン膜やチタン／白金膜、タングステンなどでも代替できる。一方、スパッタ銅の膜厚は、後の工程で行う電気銅めっき及び電気ニッケルめっきを行ったときに、めっき膜の膜厚分布が生じない最小限度の膜厚が好ましく、めっき前処理として行なう酸洗などでの膜減り量も考慮に入れたうえで膜厚分布を誘発しない膜厚を決定する。スパッタ銅の膜厚を必要以上に厚くした場合、例えば１マイクロメートルを越える銅厚の場合には、スパッタ時間が長くなって生産効率が低下するという問題に加えて、後の工程で実施する給電膜１６のエッチング除去の際に長時間エッチングが避けられず、その結果として再配線用配線４のサイドエッチングが大きくなる。単純な計算では、１マイクロメートルの給電膜をエッチングする場合には配線も片側約１マイクロメートル、両側で約２マイクロメートルのエッチングが起こる。実際の生産では、給電膜のエッチング残りが発生しないようにオーバーエッチングすることが一般的に行われているため、１マイクロメートルの給電膜をエッチングする場合には配線が５マイクロメートル程度サイドエッチングされる場合もある。サイドエッチングがこのように大きくなると、配線抵抗が大きくなったり、断線を誘発しやすくなったりして、配線性能の観点で問題を発生しやすい。従って、スパッタ銅の膜厚はおおむね最大で１マイクロメートルとなる。
【００７１】
次に、ホトリソグラフィー技術を用いて、再配線用配線４の逆パターン形状１７をレジストを用いて形成する。液状レジストを用いた場合、応力緩和層５のエッジ部におけるレジストの膜厚は、斜面部から流れ出たレジストにより、他の場所と比べ厚くなるが、応力緩和層５の端部形状が下記（１）〜（２）の少なくとも１つの特徴を有している場合、又は下記（３）の特徴を有している場合には、配線４の形成に支障は発生しなかった。
（１）保護層８となす接触角が３０％以下の勾配であるか、
（２）応力緩和層５の最外縁部と最大膜厚箇所とを直線で結んで得られる平均仰角が３゜以上５０゜以下であるか、
（３）応力緩和層５最外縁部と応力緩和層最大膜厚箇所とを絶縁層の形状にならって結んだときに得られる最大傾斜角が１００％以下の勾配である。
【００７２】
一方、フィルム状レジストを用いた場合、あらかじめレジスト膜厚が決まっているためレジスト厚は面内で一定になるが、応力緩和層５のエッジ部においてはレジストの密着性が低下しやすい傾向がある。但し、応力緩和層５の端部形状が下記（１）〜（２）の少なくとも１つの特徴を有している場合、又は下記（３）の特徴を有している場合には、再配線用配線４の形成に支障は発生しなかった。
（１）接触角αedgeが１３％以下、
（２）平均仰角αave が約２０度以下、
（３）最大傾斜角αmax が４０％以下、
また、以下の（１）〜（４）のような工夫を必要に応じて単独、或いは組み合わせて使用したところ密着性が向上することを確認した。
（１）ラミネート処理に先立って、被ラミネート面をプラズマ処理するか、
（２）真空ラミネータを使用してラミネートするか、
（３）ラミネート時の貼り付け圧力を０．２ｋｇｆ／ｃｍ２以上とするか、
（４）ラミネート時のウェハ搬送速度を５０ｍｍ／ｍｉｎ以下とする。
なお、ラミネート時に用いられるこの他の公知慣用の密着性・段差追従性を向上する方法、例えば振動ラミネータとの併用も密着性向上に効果がある。
【００７３】
次に第五工程について説明する。本実施例では、硫酸酸性銅めっき液を用いて銅めっきを実施した。電気銅めっきは、界面活性剤による洗浄、水洗、希硫酸による洗浄、水洗を行った後、給電膜１６を陰極に接続し、リンを含有する銅板を陽極に接続して実施した。
【００７４】
引き続き、電気ニッケルめっきを行う。なお、電気ニッケルめっき前に、界面活性剤による洗浄、水洗、希硫酸による洗浄、水洗を行うと良好な膜質の電気ニッケルめっき膜が得られ易い傾向がある。電気ニッケルめっきは、給電膜１６を陰極に接続し、ニッケル板を陽極に接続して行った。本実施例で好適な電気ニッケルめっきは、公知慣用な何れのニッケルめっき浴でも使用可能であり、ワット浴系でもスルファミン浴系でもよいが、本実施例ではワット浴系を用いて、めっき膜内部応力が適正範囲になるように調整しためっき条件下で行なった。スルファミン浴はめっき液成分がワット浴と比べると高価であるうえ若干分解しやすい傾向があるという難点はあるが皮膜応力を制御しやすい。一方、ワット浴は一般に皮膜応力が大きくなりやすいので、厚膜めっきした場合には自身の持つ皮膜応力（引っ張り応力）のために配線層にクラックが入る危険性が増大するという難点がある。本実施例ではワット浴を用いたが、スルファミン浴を用いる場合でもワット浴を用いる場合でも、添加剤（皮膜応力抑制剤）の種類および濃度、めっき電流密度、めっき液温度の適正範囲を求めるためのモデル実験をあらかじめ実施してから行うと良い。本実施例ではこれらを適正に制御して膜厚１０マイクロメートル以下では配線にクラックがはいらない条件をあらかじめ求めてから実施した。
【００７５】
なお、めっき膜応力は、析出したニッケルの金属結晶配向性に関わる指標の１つであり、後述するはんだ拡散層の成長を抑制するために、適正に制御する必要がある。膜応力が適正に制御された条件下でめっきすると、配向面１１１、２２０、２００、３１１、の含有率合計が５０％以上となる。
【００７６】
電気ニッケルめっきの膜厚は、その後の工程で用いるはんだの種類やリフロー条件、及び半導体装置の製品特性（実装形態）により最適値を決定する。具体的には、はんだリフローや実装リペアの際に形成されるはんだとニッケルとの合金層の膜厚がニッケルめっき膜厚以上にならないように決定すれば良い。前記合金層の膜厚は、はんだ中のスズの濃度が高いほど大きく、リフロー上限温度が高いほど大きくなる。
このように、再配線用配線として銅配線の上にニッケル層を形成すると、応力緩和層が熱応力により変形し、その後、応力緩和層が変形前の形状に戻った場合に、ニッケル層のバネ性により再配線用配線は変形前の形状に戻ることができる。
【００７７】
例えば、応力緩和層が熱膨張した場合、その応力緩和層の上に形成されている再配線用配線４も、その応力緩和層に引きずられて引っ張られる。このときの再配線用配線の変形には応力緩和層のふくらみ部分にある再配線用配線の冗長部分のたわみが用いられる。その後、熱応力等から解放されて応力緩和層が元の形状に戻ったときに、再配線用配線が銅配線のみの場合は、銅配線は銅配線自身のばね性では元の配線形状に戻ることができない場合がある。一方、銅配線の上にニッケル層を形成すると、そのニッケル層のばね性により再配線用配線（銅配線）は元の形状に戻ることができる。なお、銅配線の上に形成されるのはニッケル層に限らず、銅配線の上でニッケル層と同程度のバネ性を持つものであってもよい。また、銅配線の代わりに伸縮性のある配線を形成する場合はニッケル層は必ずしも必要ない。
【００７８】
応力緩和層が熱膨張した場合、応力緩和層５の上に形成されている再配線用配線４だけではなく、さらにその上にある表面保護膜６も応力緩和層の動きに併せて引っ張られる。このとき、表面保護層６の変形量は、表面保護層６の破断伸びよりも小さくなるようにすることが必要である。本願発明では、この目的を達成するために応力緩和層５と表面保護層６との間で以下の式（１）が成立することが望ましい。
【００７９】
【数１】
応力緩和層５の膜厚（μｍ）×応力緩和層５の破断強度（Ｐａ）×応力緩和層５の破断伸び（％） ≦ 表面保護層６の膜厚（μｍ）×表面保護層６の破断強度（Ｐａ）×表面保護層６の破断伸び(％) …… 式（１）
言い換えると、式（１）を満たしていない場合、応力緩和層５の熱膨張によってその上に形成されている表面保護層６が引っ張られて表面保護層６の破断にいたる危険性がある。
【００８０】
同様に表面保護層６と応力緩和層５との間には以下の関係式（２）又は（３）の少なくとも何れかが成立することが望ましい。
【数２】
応力緩和層５の弾性係数（ＧＰａ） ≦ 表面保護膜６の弾性係数（ＧＰａ）…… 式（２）
【００８１】
【数３】
応力緩和層５の膜厚（μｍ）×応力緩和層５の弾性係数（ＧＰａ） ≧ 表面保護層６の膜厚（μｍ）×表面保護層６の弾性係数（ＧＰａ） …… 式（３）
式（２）を満たしておらず、すなわち表面保護層６の弾性係数が応力緩和層５の弾性係数より小さい場合には、表面保護層６が応力緩和層５の熱膨張による変形を抑制できず、従って、配線４の相対位置（隣り合う配線間、バンプパッド３とパッド７との間）が使用の都度変化して、電気特性が安定しない危険性がある。式（３）に関しても同様である。
【００８２】
第六工程では、電気銅めっきおよび電気ニッケルめっきを行ったのちに配線の逆パターンであるレジスト１７を除去し、エッチング処理をすることで予め成膜した給電膜１６を除去する。
第七工程では、バンプパッド３および切断部２４およびその周囲のみが開口した表面保護膜６を形成し、引き続き無電解金めっきを実施することでバンプパッド３に金を成膜した。ここでは表面保護膜６としてソルダーレジストを使用し、これを半導体装置１３の全面に塗布した後に露光、現像することでパターンを形成する。なお、ソルダーレジストの他にも感光性ポリイミドや印刷用ポリイミドなどの材料を用いて表面保護膜６を形成することも可能である。
【００８３】
以上のような工程を経ることで、表面保護膜６は、再配線用配線４、応力緩和層５、第１の絶縁層８などを完全に覆うこととなる。このため、表面保護膜６は、再配線用配線４、応力緩和層５、第１の絶縁層８が刺激性物質により変質、剥離、腐蝕することを抑止できる。
この第七工程までで、アルミパッド７からバンプパッド３までの再配線用配線４およびバンプパッド３が、半導体が形成されたウェーハ９上に形成される。
【００８４】
第八工程では、はんだボール搭載装置とリフロー炉を使用しバンプを形成する。つまり、はんだボール搭載装置を利用することで、バンプパッド３上に所定量のフラックスとはんだボールを搭載する。この際、はんだボールはフラックスの粘着力によりバンプパッド上に仮固定される。はんだボールが搭載された半導体ウェーハをリフロー炉に投入することではんだボールは一旦溶融し、その後再び固体化することで、図１に示したバンプパッド３に接続したバンプ１となる。このほかにも印刷機を用いてはんだペーストをバンプパッド３上に印刷塗布し、これをリフローすることでバンプ１を形成する方法もある。何れの方法においてもはんだ材料は様々なものを選択することが可能となり、現時点において市場に供給されているはんだ材料の多くが使用できる。この他、はんだ材料は限定されるものの、めっき技術を用いることで、バンプ１を形成する方法もある。また、金や銅を核としたボールを使用したバンプや導電材料を配合した樹脂を使用して形成したバンプを使用しても良いし、鉛フリーはんだ、特にスズ−銀−銅やスズ−銀−ビスマスなどを用いてもかまわない。
【００８５】
第一工程から第九工程までの工程を経ることで、図１に示した応力緩和層５を有し、かつ少ない工程数で再配線用配線４が形成され、しかも再配線用配線４の途中には応力が集中する屈曲部が存在しない半導体装置１３が実現できる。また、印刷技術を使用することで、露光や現像技術を用いることなく厚膜の絶縁層である応力緩和層５をパターン形成することができ、その応力緩和層５は再配線用配線４を形成するための斜面を有することができる。
【００８６】
本実施例によれば、図１５に示すように、アンダーフィルを実施せず半導体装置１３をフリップチップ接続した場合でも、半導体装置１３の接続信頼性が大幅に向上する。
このため本実施例によれば多くの電気製品においてアンダーフィルを使用しないフリップチップ接続が可能となり、各種電気製品の価格を低減することが可能となることがわかる。
【００８７】
さらに、アンダーフィルを実施しないため、半導体装置１３の取り外しが可能となる。つまり、回路基板１４に接続した半導体装置１３が不良品であった場合、半導体装置１３を回路基板１４上から取り外し、回路基板１４を再生することが可能となり、これによっても各種電気製品の価格を低減することが可能となる。
【００８８】
本実施例では、半導体装置上の突起状電極のピッチと各種電子機器に用いられている基板の電極のピッチが異なる場合であっても、所定の基板を介することにより各種電子機器に接続する事が可能となる。
なお、半導体装置となる基板への実装と同様に、一般電子機器に用いられる回路基板に実装する場合も同様とする。
【００８９】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００９０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、アンダーフィルの不要なフリップチップ接続を可能とする半導体装置が実現される。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例の構造を示す部分断面図
【図２】本発明の応力緩和層の端部形状の部分拡大断面構造を示した図
【図３】本発明の応力緩和層の端部形状と液状レジスト膜厚均一性との関係の一例を示した図
【図４】レジスト密着不良の発生した状態の概略断面構造を示す図
【図５】図４の次工程であるめっきの結果として得られる不良現象例の概略平面構造を示す図
【図６】本発明の応力緩和層の端部形状とフィルムレジストの成膜成績との関係の一例をしめした図
【図７】本発明の半導体装置の製造工程の一例を示した図（１）
【図８】本発明の半導体装置の製造工程の一例を示した図（２）
【図９】本発明の半導体装置の製造工程の一例を示した図（３）
【図１０】本発明の応力緩和層の形成に使用する印刷用マスクを示した図
【図１１】応力緩和層が形成された半導体装置を示した図
【図１２】応力緩和層を印刷している工程を示す図
【図１３】印刷マスクがウェーハより上昇する版離れ工程を示す図
【図１４】本実施例の半導体装置が連続的に形成されている状態を示す平面図
【図１５】半導体装置を基板に搭載した一実施例の図
【図１６】従来の半導体装置を示した図
【図１７】従来の半導体装置を回路基板に搭載した状態を示した図
【符号の説明】
１…バンプ、２…Ａｕめっき、３…バンプパッド、４…再配線用配線、５…応力緩和層（第２の絶縁層）、６…表面保護膜（第３の絶縁層）、７…アルミパッド、８…保護層（第１の絶縁層）、９…半導体が形成されたウェーハ、１０…バンプ、１１…金属配線、１２…絶縁層、１３…半導体装置、１４…回路基板、１５…アンダーフィル、１６…給電膜、１７…配線の逆パターンレジスト、１８…アルミパッドと配線の接続部分、２４…切断部、２５…ステンシル、２６…樹脂シート、２７…枠、２８…パターン開口部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device intended for flip chip connection.
[0002]
[Prior art]
Many semiconductor devices have a stacked structure, and an insulating layer is often disposed between the layers. The insulating layer is provided with an opening, and a wiring for connecting the lower layer terminal and the upper layer terminal is formed through the opening.
[0003]
The following methods are employed as the insulating layer forming method. That is, a photosensitive insulating material is applied on a semiconductor device by a spin coating method, and exposure and development are performed to form an opening of the insulating layer. The metal wiring connecting the lower layer terminal and the upper layer terminal is formed by applying a second photosensitive material to the upper layer of the insulating layer, and exposing and developing it to form a mask, which is then plated. By using processes such as sputtering, CVD, and vapor deposition together, a metal wiring that connects the terminal and the upper layer of the lower layer of the insulating layer is formed. After the photosensitive insulating material used as the mask is no longer needed, it is removed.
[0004]
Through the above steps, it is possible to form a wiring that connects a terminal under the insulating layer and an upper layer. FIG. 16 is a partial cross-sectional view of the semiconductor device formed by such a process. In the figure, the aluminum pad 7 is a terminal in the lower layer of the insulating layer 12, and the bump pad 3 is a terminal in the upper layer of the insulating layer. The insulating layer 12 formed on the wafer 9 on which the semiconductor is formed has an opening on the aluminum pad 7. A metal wiring 11 is formed from the aluminum pad 7 to the bump pad 3 on the upper layer of the insulating layer 12. Bumps 10 are formed on the bump pad 3. The formation of wiring from the aluminum pad 7 to the bump pad 3 in this way is called rewiring. Further, the thickness of the insulating layer 12 at this time is substantially equal to the thickness of the metal wiring 11.
[0005]
One of the forms in which a semiconductor device manufactured through such a process is mounted and connected on a circuit board such as a printed wiring board is flip-chip connection. FIG. 17 is a cross-sectional view of a flip-chip connected semiconductor device. The connection between the semiconductor device 13 and the circuit board 14 is realized by solidifying again after the bumps 10 provided on the terminals of the semiconductor device 13 are melted on the circuit board. The gap between the semiconductor device 13 and the circuit board 14 is filled with a highly rigid resin. This resin is called underfill 15 and has an effect of reinforcing the connecting portion. Japanese Patent Laid-Open No. 11-111768 is an example of flip chip connection in which underfill is performed.
[0006]
[Problems to be solved by the invention]
However, the prior art has the following problems.
First, there is a difficulty in the method of supplying resin to the gap between the semiconductor device and the circuit board. That is, as a method for supplying resin to a gap whose gap is generally 0.3 mm or less, a method utilizing a capillary phenomenon is employed. However, since the resin material for underfill is a high-viscosity liquid resin, it takes time to embed it in the gap, and there are problems that air bubbles tend to remain.
Second, there is difficulty in removing the semiconductor device. In other words, if the semiconductor device connected to the circuit board is a defective product, even if the semiconductor device is removed from the circuit board, the cured underfill material remains on the circuit board after removal. There is a problem that it is difficult to regenerate the circuit board.
[0007]
In order to solve the first and second problems, it is desirable to connect the semiconductor device to the circuit board without performing underfill. However, the underfill is performed for the purpose of preventing breakage of the connection part due to distortion generated in the connection part due to heat generation or the like when using the finished electrical product. There arises a problem that the lifetime becomes extremely short.
An object of the present invention is to realize a semiconductor device that enables flip-chip connection that does not require underfill.
[0008]
[Means for Solving the Problems]
In order to achieve the above-mentioned object, the present invention is configured as claimed. In the present invention, the first to third insulating layers are provided on the surface of the semiconductor substrate, and the lower surface of the wiring interconnecting the first external connection terminal and the second external connection terminal is adhered to the upper surface of the second insulating layer. And a third insulating layer in a desired film thickness range with respect to the thickness of the wiring is adhered to the upper surface and the side surface of the wiring, and the third insulating layer is the first insulating layer and the first outer layer. The connection terminal, the second insulating layer, and the upper part of the wiring are covered.
[0009]
According to this structure, since the plurality of insulating layers provided on the surface of the semiconductor device are sandwiched between the wirings while being in close contact with the wiring, the stress acting on the wiring and the first and second external connection terminals connected to the wiring Is dispersed throughout the insulating layer. By such a mechanism, destruction of wiring, connection terminals, and bumps can be effectively prevented. This greatly improves the connection life of the semiconductor device.
[0010]
In the present invention, the film thickness, elastic modulus, breaking elongation, and breaking strength of the second insulating layer and the film thickness, elastic modulus, breaking elongation, and breaking strength of the third insulating layer are in a desired relational expression. It is desirable to satisfy. When these values satisfy a desired relational expression, the thermal stress acting on the wiring is distributed in a balanced manner between these two layers, and the connection life of the semiconductor device is improved.
[0011]
The thermal stress dispersed in the second and third insulating layers in this way is caused by making both the first insulating layer and the third insulating layer thinner than the second insulating layer. Thus, the semiconductor device is distributed over a wider range, and the connection life of the semiconductor device can be further extended.
[0012]
The third insulating layer is
(1) The glass transition temperature Tg determined by dynamic viscoelasticity measurement is 200 ° C. or higher.
(2) 5% weight loss start temperature Td (5) measured under nitrogen is 300 ° C. or higher.
(3) The elongation at break measured at 25 ° C. (room temperature) is 10% or more.
(4) A film formed from a photosensitive resin varnish cured at 80 ° C. or higher and 300 ° C. or lower.
It is desirable to have characteristics such as
(5) Film thickness of 2 to 30 μm,
(6) The elastic modulus obtained from the dynamic viscoelasticity measurement is 1.5 to 5 GPa at 25 ° C.
(7) The linear expansion coefficient in the vicinity of 25 ° C is 100 ppm / ° C or less, or the average expansion coefficient between 25 ° C and 250 ° C is 250 ppm / ° C or less,
(8) The glass transition temperature Tg obtained from the dynamic viscoelasticity measurement is 180 ° C. or higher,
(9) A cured product obtained from the photosensitive resin varnish,
It is desirable to have the following characteristics.
More desirably, any two or more of (1) to (4) or any two or more of (5) to (9) are combined.
[0013]
On the other hand, the second insulating layer has a shape in which the end portion has a slope of a contact angle of 30% or less with the first insulating layer at the outermost edge of the second insulating layer, and the second insulating layer It is desirable that the average elevation angle obtained by connecting the outermost edge portion of the second insulating layer and the maximum film thickness portion of the second insulating layer with a straight line is 3 degrees or more and 50 degrees or less. Further, the maximum inclination angle obtained when the outermost edge portion of the second insulating layer and the maximum film thickness portion of the second insulating layer are connected in accordance with the shape of the insulating layer is a gradient of 100% or less. It is desirable. As described above, by finely defining the shape extending from the outermost edge portion of the second insulating layer to the maximum film thickness portion, the stress acting on the insulating layer can be efficiently dispersed.
[0014]
In order to form such a desired shape inexpensively and efficiently, the second insulating layer is formed from a resin varnish for insulating layer that can be printed or dispensed, and has an imide skeleton as a repeating unit. The polyimide resin or modified polyimide resin is desirable. In that case, it is desirable that the resin varnish for the insulating layer has a viscosity obtained by a rotational viscometer of 1 to 1000 Pa · s and a thixotropy index of 1.2 to 10 and is cured at a temperature of 250 ° C. or lower. In this case, it is preferable to give a cured product having a residual solvent amount of 5% by weight or less.
[0015]
Further, the second insulating layer is
(1) A film thickness of 40 to 150 μm,
(2) The elastic modulus obtained from the dynamic viscoelasticity measurement is 100 to 2000 MPa at 25 ° C.,
(3) The linear expansion coefficient in the vicinity of 25 ° C. is 200 ppm / ° C. or lower, or the average expansion coefficient between −55 ° C. and 200 ° C. is 300 ppm / ° C. or lower,
(4) The glass transition temperature Tg obtained from the dynamic viscoelasticity measurement is 180 ° C. or higher,
It is desirable to have the characteristics such as, and it is more preferable to have two or more of these characteristics.
[0016]
The first insulating layer suitable for the present invention is an organic resin having characteristics such as a glass transition temperature Tg determined by dynamic viscoelasticity measurement of 200 ° C. or more and a film thickness of 2 to 20 μm.
[0017]
In the present invention, the first to third insulating layers, the first to second external connection terminals, and the wiring have the above-described characteristics, and the opening of the third insulating layer is formed above the second external connection terminal. And a bump is provided in the opening. In that case, a known and commonly used bump material can be used, but specific examples of the bump particularly suitable for the present invention include Pb / Sn eutectic solder, Pb-free solder such as SnAgCu, and conductive resin. There are polymer bumps (conductive materials) to be used. Further, the opening of the third insulating layer may function as a dam for controlling the shape of the bump.
[0018]
The semiconductor device of the present invention is suitable for portable electronic devices such as a mobile phone, a car navigation system, a personal digital assistance (PDA), and a notebook personal computer. Further, it is also suitable for a semiconductor memory device or a module device including a semiconductor memory, for example, a multichip module in which a microcomputer and a memory are integrated. In particular, it is suitable for a memory device that operates at an operating frequency of 200 MHz or more, particularly a high-speed semiconductor memory device such as a Rambus memory or a double data rate memory, a module including a high-speed semiconductor memory, a multichip module, or the like.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In all the drawings, the same reference numeral indicates the same part, and therefore, a duplicate description may be omitted, and the dimensional ratio of each part is changed from the actual one for easy explanation.
[0020]
First, the structure of the semiconductor device according to this embodiment will be described. A large number of semiconductor devices are manufactured in batches in units of wafers, but a part of them will be described below for ease of explanation. FIG. 1 is a partial cross-sectional view of a semiconductor device 13 of this embodiment.
[0021]
The wafer 9 on which the semiconductor circuit is formed is a wafer that has been subjected to the preceding process in the semiconductor manufacturing process, and is one in which a large number of semiconductor devices 13 have not been divided and cut. Each semiconductor device 13 is provided with a first external connection terminal, for example, an aluminum pad 7. This aluminum pad 7 is used in a conventional semiconductor device to connect a gold wire or the like and realize electrical continuity with an external terminal of the semiconductor package when placed in a semiconductor package such as a QFP (Quad Flat Package). Yes. The first insulating layer 8 is formed on the surface of the semiconductor device 13 on which the semiconductor circuit is formed, but at least on the aluminum pad 7 to be the first external connection terminal and a wafer on which a large number of semiconductors are formed. On the surface of the cut portion 24 when the 9 is cut into the chip-shaped semiconductor device 13, there is an opening region that is not covered by the first insulating layer 8. A part of other regions may be removed as necessary for the purpose of inspection or the like.
[0022]
As the first insulating layer 8, an insulating film made of an inorganic material having a thickness of about 2 to 20 micrometers is used alone, or a laminated composite film in which an organic insulating film made of an organic material is laminated on the inorganic insulating film is used. is doing. When using this laminated composite film, it is desirable to use a photosensitive resin material for the organic film. More preferably, the organic film is a film made of an organic resin having a glass transition temperature Tg determined by dynamic viscoelasticity measurement of 200 ° C. or more and a film thickness of 2 to 20 μm. When an organic resin layer having a glass transition temperature lower than 200 ° C. is included, when the stress relaxation layer 5, the wiring 4, and the surface protective film 6 are formed on the insulating layer 8, the insulating layer 8 is deformed or altered. There is a risk. Examples of the photosensitive resin material suitable for the organic film of the first insulating layer 8 in this embodiment include photosensitive polyimide, photosensitive benzocyclobutene, and photosensitive polybenzoxazole. In this embodiment, not only this but also a publicly known inorganic material, organic material, or a composite film thereof can be used as a semiconductor protective film. For example, as an inorganic film, SiN ₂ And SiO ₂ Etc. can be used.
[0023]
A second insulating layer 5 having a thickness of 40 to 150 micrometers is formed on the first insulating layer 8 so as to avoid the opening region of the first insulating layer 8. The second insulating layer 5 is a layer provided to relieve the stress acting on the second external connection terminal formed on the second insulating layer 5 and hence is hereinafter referred to as a stress relieving layer 5. Sometimes. The film thickness of the stress relaxation layer 5 depends on the size of the semiconductor substrate, the elastic modulus of the stress relaxation layer, the thickness of the semiconductor substrate, etc. and cannot be determined unconditionally. The thickness is approximately 150 to 750 micrometers, and when a stress simulation experiment is performed using a bimetal model including a semiconductor substrate and a stress relaxation layer formed on the surface (main surface) of the semiconductor substrate, the required thickness of the stress relaxation layer is determined. 10 to 200 micrometers is desirable, and more preferably 40 to 150 micrometers. Therefore, in this embodiment, the film was formed in this film thickness range. This corresponds to a thickness of about 1/20 to 1/5 of the thickness of the semiconductor substrate. When the film thickness is smaller than 40 micrometers, it is difficult to obtain desired stress relaxation. When the film thickness exceeds 150 micrometers, the warpage of the wafer is caused by the internal stress of the stress relaxation layer 5 itself. Occurrence of this causes a focus shift in the exposure process, a handling failure in the wiring formation process, and the like, and there is a concern that productivity is lowered. The stress relaxation layer 5 is formed of a resin material having an elastic coefficient significantly smaller than that of the semiconductor wafer 9, for example, an elastic coefficient of 0.1 GPa to 10 GPa at 25 ° C.
[0024]
In addition, the elastic modulus of this invention was calculated | required by the dynamic viscoelasticity measurement, the dynamic viscoelasticity measuring apparatus is marketed, can be measured using it, and a measurement frequency is 0.001-100Hz. In the present invention, measurement was performed at 1 Hz. More preferably, it is the range of 0.1-2.0 GPa. A reliable semiconductor device can be provided as long as the stress relaxation layer has an elastic modulus in this range. That is, in the case of a stress relaxation layer having an elastic modulus lower than 0.1 GPa, it is difficult to support the weight of the semiconductor substrate itself, and there is a problem that characteristics are not stable when used as a semiconductor device. On the other hand, if a stress relaxation layer with an elastic modulus exceeding 10 GPa is used, the warpage of the wafer occurs due to the internal stress of the stress relaxation layer 5 itself, and handling defects in the focus shift in the exposure process, the wiring formation process, etc. Or the like, and there is even a risk that the wafer breaks.
[0025]
Since the rewiring wiring 4 and the surface protection film 6 are formed in close contact with the upper part of the stress relaxation layer 5, the expansion coefficient of the material forming these layers and the expansion coefficient of the stress relaxation layer 5 are not significantly different. pay attention to. More specifically, it is preferable to select from materials whose linear expansion coefficient in the vicinity of 25 ° C. is 200 ppm / ° C. or lower, or whose average expansion coefficient between −55 ° C. and 200 ° C. is 300 ppm / ° C. or lower. . More preferably, the linear expansion coefficient in the vicinity of 25 ° C. is 100 ppm / ° C. or lower, or the average expansion coefficient between −55 ° C. and 200 ° C. is 250 ppm / ° C. or lower. In general, the higher the glass transition temperature, the smaller the linear expansion coefficient. Therefore, it is convenient to determine whether the glass transition temperature Tg is 180 ° C. or higher.
[0026]
In the present invention, the glass transition temperature is obtained from dynamic viscoelasticity measurement. A material having a large linear expansion coefficient such that the linear expansion coefficient in the vicinity of 25 ° C. exceeds 200 ppm or the average expansion coefficient between −55 ° C. and 200 ° C. exceeds 300 ppm / ° C. is used as the stress relaxation layer 5. As a result, there is a risk of delamination at the interface between the stress relaxation layer 5 and the rewiring wiring 4 or between the stress relaxation layer 5 and the surface protective film 6, The risk of cracks in the wiring 4 and the surface protective layer 6 is increased.
[0027]
The edge portion of the stress relaxation layer 5 has an inclination. FIG. 2 is an enlarged schematic view of the inclined portion. The contact angle αedge with the first insulating layer 8 at the outermost edge of the second insulating layer (stress relaxation layer 5) has a gradient of 30% or less, and the outermost edge of the second insulating layer 5 and the first It is desirable that the average elevation angle αave obtained by connecting the maximum film thickness portion of the insulating layer 5 with a straight line is 50 ° or less. Further, the maximum inclination angle αmax obtained when the outermost edge portion of the second insulating layer 5 and the maximum film thickness portion of the second insulating layer 5 are connected in the shape of the insulating layer is 100% or less. A gradient is desirable. In this way, by finely defining the shape extending from the outermost edge of the second insulating layer 5 to the maximum film thickness portion, the stress acting on the insulating layer is efficiently dispersed, and the manufacturing process described below, in particular, A process margin in the wiring formation process can be secured.
[0028]
FIG. 3 shows an example of the results of an experiment conducted by us to confirm the relationship between the film thickness uniformity of the liquid resist and the angle of the edge portion of the stress relaxation layer 5 when the liquid resist is used in the wiring formation process. Show. According to the experimental results illustrated in FIG. 3, the uniformity of the film thickness is defined as uniformity 1.0 when the resist film thickness is completely constant, and uniformity 0 when an unfilmed portion (zero film thickness) occurs. Is indexed, the resist film thickness uniformity tends to decrease as the end angle of the stress relaxation layer 5 increases. Specifically, when the average elevation angle αave exceeds 40 degrees, the film thickness uniformity index becomes 0. Below 2. Although the relationship between the average elevation angle αave and the film thickness uniformity index varies depending on the type of liquid resist, the film formation method, and the film formation conditions, the film thickness uniformity index is 0.1 when the average elevation angle αave exceeds approximately 50 degrees. It was found that it is often below.
[0029]
According to an experiment conducted separately by us, it has been confirmed that when the resist film thickness uniformity is less than 0.1, the result of the wiring formation in the wiring forming process rapidly decreases. Therefore, in this embodiment, the stress relaxation layer 5 is formed so that the average elevation angle αave of the stress relaxation layer 5 is about 50 degrees or less.
[0030]
The same experiment was conducted with respect to the maximum inclination angle αmax and the contact angle αedge, and when the maximum inclination angle αmax exceeds 100% or the contact angle αedge exceeds 30%, the film thickness uniformity index is 0. It was found that there was a tendency to fall below 1. Therefore, with respect to the shape of the edge portion of the stress relaxation layer 5, at least one of the average elevation angle αave is about 50 degrees or less and the contact angle αedge is 30% or less, or the maximum inclination angle αmax is 100%. The stress relaxation layer 5 is formed in a state in which the shape is controlled to be as follows.
[0031]
From the viewpoint of the margin in the manufacturing process such as resist film thickness uniformity, there is no problem even if the angle of the side surface at the end of the stress relaxation layer 5 is small. Rather, the smaller the angle, the better. Problem arises. For example, in the case of an average gradient of 2 degrees, since tan2 = 3.5%, for example, in order to obtain the stress relaxation layer 5 having a film thickness of 100 micrometers, a horizontal distance of about 3 millimeters is required, If the two edge portions located on the opposite side) are combined, approximately 6 millimeters are required, and for example, they cannot fit in a 3 millimeter-square chip. Therefore, from the viewpoint of forming the stress relaxation layer 5 having a desired thickness, it is better that the average elevation angle is not too small. Specifically, in this embodiment, it is set to about 3 degrees or more.
[0032]
On the other hand, when using a plating photoresist (hereinafter referred to as film resist) formed in advance in a film shape, there is a correlation between the angle of the edge portion of the stress relaxation layer 5 and the result of wiring formation in the wiring forming process. There is a relationship. That is, if the angle of the edge portion becomes too large, the stress relieving layer 5 is insufficiently adhered to the edge portion when a film resist is formed (laminated), and the pattern shape is distorted in the resist exposure / development process. Or defects such as a short circuit of the wiring due to peeling of the resist at the edge where adhesion is insufficient during plating tend to occur. For example, FIG. 4 shows a schematic cross-sectional structure in a state where a resist adhesion failure has occurred, and FIG. 5 shows a schematic plan structure of a defect phenomenon example obtained as a result of plating as the next process. Due to the influence of the film resist adhesion failure at the edge portion of the stress relaxation layer 5, the wiring 4 in the vicinity of the adhesion failure portion is short-circuited.
[0033]
FIG. 6 shows an example of the results of our study on the relationship between the film resist film formation result and the average elevation angle αave of the stress relaxation layer edge when a film resist is used instead of a liquid resist in the wiring formation process. Thus, it has been found that when the average elevation angle αave of the edge portion exceeds 40 degrees, particularly when it exceeds 50 degrees, the tendency of the film resist film formation to become worse becomes remarkable. The relationship between the average elevation angle αave and the adhesion performance to the edge portion varies depending on the type and thickness of the film resist, the film formation conditions, and the surface properties of the stress relaxation layer 5, for example, if the resist film is thin Film formation results tend to be poor.
[0034]
Further, the same investigation is performed for the maximum inclination angle αmax and the contact angle αedge, and when the maximum inclination angle αmax exceeds 80% or the contact angle αedge exceeds 25%, the maximum inclination angle αmax is particularly 100%. It has been found that when the contact angle αedge exceeds 30%, the tendency of poor adhesion of the dry film increases.
[0035]
Therefore, regarding the shape of the edge portion of the stress relaxation layer 5, the average elevation angle αave is preferably about 40 degrees or less, more preferably about 20 degrees or less, and the maximum inclination angle αmax is preferably 80% or less, more preferably 40% or less. The stress relaxation layer 5 is formed in a state in which the shape is controlled so that at least one of the contact angle αedge is preferably 25% or less, more preferably 13% or less.
[0036]
In the case of FIG. 1, since the film thickness is 50 micrometers with respect to the horizontal distance (inclination length) of 500 micrometers from the edge of the stress relaxation layer 5, the average gradient is 10%, that is, the average elevation angle is about 6 Degree.
[0037]
The rewiring wiring 4 is formed of a conductor such as copper, and connects the aluminum pad 7 and the bump pad 3 on the surface of the stress relaxation layer 5. The bump pad 3 is a second external connection terminal for electrically connecting the semiconductor device 13 to an external device through the protruding electrode 1 disposed thereon, and the lower surface of the bump pad 3 and the rewiring wiring 4. Is in close contact with the upper surfaces of the insulating film 8 and the stress relaxation layer 5. Further, a gold plating 2 for preventing the bump pad 3 from being oxidized may be provided on the bump pad 3. A third insulating layer 6 is formed on the surface of the semiconductor device 13 so as to cover the first insulating layer 8, the first external connection terminal 7, the second insulating layer 5, and the rewiring wiring 4. Has been. Since the third insulating layer covers substantially the entire surface of the semiconductor device 13, it is sometimes referred to as the surface protective film 6 in the present invention. The surface protective film 6 covers a region other than the cutting part 24 when the wafer 9 on which the bump pad 3 and a large number of semiconductors are formed is cut into the respective semiconductor devices 13, but a part of the other regions is inspected. It may be removed as necessary for such purposes. The surface protective film 6 is in close contact with the upper surface and the side surface of the rewiring wiring 4, and the film thickness thereof is in the range of 0.8 to 25 times the film thickness of the rewiring wiring 4. When the film thickness is 0.8 times or less, the wiring cover may be insufficient and may peel off during use. On the other hand, when the film thickness exceeds 25 times the wiring thickness, there is a tendency that the processing for opening the bump pad 3 or the upper portion of the cutting portion 24 becomes difficult.
[0038]
Since the first insulating layer 8 and the stress relaxation layer 5 are completely covered with the surface protective film 6, the first insulating layer 8 and the stress relaxation layer are sealed from the surface of the wafer 9 on which the semiconductor element is formed. 5 can be prevented from peeling off, and the intrusion of foreign matters such as ions causing deterioration of the performance of the semiconductor can be reduced.
Further, since the first insulating layer 8, the stress relaxation layer 5, and the surface protective film 6 are all retracted from the cutting portion 24, they are not damaged when the semiconductor device 13 is cut and separated.
[0039]
As the surface protective film 6, various resin materials having electrical insulation characteristics can be used. Since it is necessary to form an opening in the bump pad 3 or the upper part of the cutting part 24, a photosensitive material is preferable. However, for example, a film corresponding to high-precision printing such as inkjet is formed by printing. It doesn't matter. In addition, after forming an insulating film solidly by an inexpensive coating method such as curtain coating, an etching resist is formed and patterned using a photolithography process, and the insulating film is etched using the resist pattern, and a process of resist peeling The film may be formed through the process.
[0040]
As such a material, various materials can be used in the present embodiment.
(1) Acrylic modified photosensitive epoxy resin, photosensitive polyimide resin as photosensitive material,
(2) Polyamideimide resin, polyimide resin as inkjet printing material,
(3) As a solid film forming material, a modified triazole resin, a modified melamine resin, a polyimide resin,
Etc. are preferably used. More specifically, examples of the photosensitive material include a solder resist suitably used in the printed circuit board manufacturing process as an inexpensive photosensitive resin material and a photosensitive polyimide used for the surface cover of the flexible printed circuit board as the surface protective film 6. It is preferably used. In this example, a solder resist was used.
[0041]
In consideration of the original purpose of surface protection, the surface protective film 6 preferably has thermomechanical properties such as heat resistance and crack resistance within an appropriate range, and the following (1) It is preferable for the present invention to have at least one characteristic selected from among (8). More desirably, it has at least two features selected from (1) to (4) or at least two or more features selected from (5) to (9).
(1) The glass transition temperature Tg determined by dynamic viscoelasticity measurement is 200 ° C. or higher.
(2) 5% weight loss start temperature Td (5) measured under nitrogen is 300 ° C. or higher.
(3) The elongation at break measured at 25 ° C. is 10% or more.
(4) It is a film formed from a photosensitive resin varnish cured at 80 ° C. or higher and 300 ° C. or lower.
(5) Film thickness of 2 to 30 μm,
(6) The elastic modulus obtained from the dynamic viscoelasticity measurement is 1.5 to 5 GPa at 25 ° C.
(7) The linear expansion coefficient in the vicinity of 25 ° C is 100 ppm / ° C or less, or the average expansion coefficient between 25 ° C and 250 ° C is 250 ppm / ° C or less,
(8) The glass transition temperature Tg obtained from the dynamic viscoelasticity measurement is 180 ° C. or higher,
(9) A cured product obtained from the photosensitive resin varnish.
[0042]
Generally, when the semiconductor device 13 is connected to a wiring board and incorporated in a product, solder is melted. Therefore, resistance to the conditions of solder melting is required. Specifically,
(1) glass transition temperature of 180 ° C. or higher, more preferably glass transition temperature of 200 ° C. or higher,
(2) Whether the weight reduction start temperature is 300 ° C. or higher,
It is desirable to have the following characteristics.
As the crack resistance, it is desirable that the elongation at break is 10% or more as a specific characteristic.
[0043]
In addition, it is desirable that the photosensitive material be an opening because it is necessary to form an opening in the bump pad 3 or the upper portion of the cutting portion 24. However, in the case of a photosensitive material having a low curing temperature, the material characteristics in the production process If there is a tendency to fluctuate and the curing temperature must be increased, the underlying semiconductor element 9, aluminum pad 7, first insulating layer 8, stress relaxation layer 5, wiring layer 4, etc. Tend to be altered and deformed, and the characteristics are likely to change. Specifically, when the temperature is lower than 80 ° C. or higher than 300 ° C., the above-described problem is likely to occur. Therefore, it is desirable to be cured at 80 ° C. or higher and 300 ° C. or lower.
[0044]
The surface protective layer 6 needs an appropriate film strength. For this purpose, for example, it is desirable that the film thickness and the film strength are in an appropriate range. In this example, specifically, a material having a film thickness after curing of 2 to 30 μm and an elastic modulus of 1.5 to 5 GPa after curing was used.
[0045]
Further, when the behavior of thermal expansion is significantly different from that of the first insulating layer 8, the stress relaxation layer 5, the wiring layer 4, etc. in which the surface protective film 6 is the lower layer, the surface protective layer 6 is There is a problem that it is easy to peel off from them, and as a result, it becomes difficult to serve as a protective layer. In order to avoid such a problem, it is desirable that the linear expansion coefficient of the material used for the surface protective layer 6 is in an appropriate range. Specifically, it is desirable that the linear expansion coefficient in the vicinity of 25 ° C. is 100 ppm / ° C. or lower, or the average expansion coefficient between 25 ° C. and 250 ° C. is 250 ppm / ° C. or lower.
[0046]
Bumps (protruding electrodes) 1 are formed on the bump pads 3. The bump 1 is generally formed of a solder material, and a known and commonly used solder material can be used. In this example, a so-called lead-free solder not containing lead was used.
[0047]
FIG. 14 shows a state in which the semiconductor device 13 shown in FIG. 1 is continuously formed on the wafer in a plan view in which the bumps 1 that are originally present are omitted. In FIG. 14, a portion indicated by hatching is a solder resist that is the surface protective film 6. Further, the stress relaxation layer 5 is formed in a rectangular shape with rounded corners, and a cutting portion 24 serving as a margin for separating the semiconductor devices 13 is provided between the semiconductor devices 13. Exists. The cutting margin is preferably located 10 to 100 micrometers from the end of the surface protective film 6, for example. If the length is shorter than 10 micrometers, chipping tends to be easily induced when the semiconductor devices are separated. Conversely, if the length is longer than 100 micrometers, the effective area usable as the semiconductor device decreases. Therefore, in order to improve the yield of the semiconductor device 13, it is desirable that the distance between the cutting margin and the surface protective layer 6 be 10 to 100 micrometers in this embodiment. Although not shown in the figure, an aluminum pad 7 is present below one end of the rewiring wiring 4.
[0048]
According to this semiconductor device structure, since the stress relaxation layer 5 exists between the rewiring wiring 4 and the wafer 9, when the semiconductor device 13 is connected to the circuit board 14 (see FIG. 15) and operates. It becomes possible to disperse the distortion caused by the heat received by the bumps 1. For this reason, even if this semiconductor device 13 is mounted on the circuit board 14, it is possible to extend the connection life without performing the underfill 15. Further, since the stress relaxation layer 5 has a gentle inclined portion, there is no steep wiring bent portion that becomes a stress concentration portion in the middle of the rewiring wiring 4.
[0049]
An example of the manufacturing process of the semiconductor device 13 in the present embodiment will be described with reference to the drawings. FIG. 7 illustrates the first to third steps, FIG. 8 illustrates the fourth to sixth steps, and FIG. 9 illustrates the seventh to ninth steps. In any of the drawings, a partial sectional view is taken out so that the sectional structure of the semiconductor device 13 in this embodiment can be easily understood.
[0050]
First step:
The wafer 9 on which the semiconductor in which the aluminum pad 7 for external connection has been formed is formed is manufactured in the same process as the conventional semiconductor device 13. Although the material of the external connection pad used in this embodiment is aluminum, the external connection pad may be copper. This is because, in this embodiment, wire bonding is not used as external connection, so that it is not necessary to consider the problem of bonding that easily occurs when the external connection pad is made of copper. If the external connection pad is copper, the electrical resistance of the wiring can be reduced, which is desirable from the viewpoint of improving the electrical characteristics of the semiconductor device.
[0051]
Second step:
If necessary, the first insulating layer 8 is formed. The first insulating layer 8 may be already formed in a so-called pre-process in the semiconductor manufacturing process using an inorganic material, or may be further formed using an organic material on top of the inorganic material. In this case, the organic material preferably has a glass transition temperature Tg of 200 ° C. or more and a film thickness of 2 to 20 micrometers.
[0052]
In this embodiment, an insulating film made of an inorganic material formed in a so-called previous process in a semiconductor process, such as silicon nitride formed by a CVD method or the like, silicon dioxide formed by tetraethoxysilane, or a composite film thereof. A photosensitive polyimide, which is an organic material, is applied onto the insulating film to be formed, and this is exposed, developed, and cured to form the first insulating layer 8 having a thickness of about 6 micrometers. Thereby, the 1st insulating layer 8 is formed on the wafer 9 in which the semiconductor was formed. In this embodiment, the film thickness of the first insulating layer 8 is 6 micrometers, but the required film thickness differs depending on the type of the semiconductor device, and the range is about 2 to 20 micrometers. Of course, the organic film may be formed so as to cover almost the entire surface of the inorganic film, but may be formed only in a desired region on the surface of the semiconductor device 13. In the case of an insulating film made of only an inorganic material, the film thickness range is 3 micrometers or less. In addition to the photosensitive polyimide used in the examples of the present application, polybenzoxazole, polybenzocyclobutene, polyquinoline, polyphosphazene, and the like can also be used.
[0053]
Third step:
A paste-like polyimide material is printed and applied to a place where the stress relaxation layer (second insulating layer) 5 is to be formed, and is then cured by heating. As a result, the stress relaxation layer 5 is formed on the first insulating layer 8.
[0054]
Fourth step:
After forming a power supply film 16 for use in electroplating by a method such as sputtering, a reverse pattern 17 of wiring is formed using a photoresist.
[0055]
Fifth process:
Electroplating is performed using the power supply film 16 and the reverse pattern 17 of the wiring, and the rewiring wiring 4 and the bump pad 3 are formed. Further, the rewiring wiring 4 may have a multilayer structure by repeating electroplating as necessary, or the rewiring wiring 4 and the bump pad 3 may be formed separately.
In this fifth step, the bump pads 3 are formed at an arrangement pitch that matches the arrangement pitch of the pads on the circuit board to which the bumps 1 are connected when the semiconductor device 13 is mounted. Since the processing level of the pads on the circuit board is lower than the processing level of the aluminum pads 7 in the pre-process of semiconductor manufacturing, it is difficult to form the pads on the circuit board in accordance with the arrangement pitch of the aluminum pads 7. Therefore, the bump pads 3 matching the pad pitch of the circuit board are formed using the rewiring wirings 4. By forming the bump pad 3 in this way, the existing wafer 9 on which a circuit is formed can be used, so that the semiconductor device 13 can be formed at low cost.
[0056]
Sixth step:
The reverse pattern 17 of the wiring made of photoresist and the electroplating power supply film 16 are removed by etching.
[0057]
Seventh step:
A surface protective film (third insulating layer) 6 is formed using a solder resist. If necessary, the electroless gold plating 2 is performed on the outermost surface of the bump pad 3.
[0058]
Eighth process:
A solder ball is mounted on the bump pad 3 together with a flux, and the solder ball is connected to the bump pad 3 by heating to form the bump 1.
[0059]
Ninth step:
The wafer 9 on which the semiconductor is formed is cut into semiconductor devices 13 by wafer dicing technology.
[0060]
Hereinafter, the third process to the eighth process will be described in detail.
First, the third step will be described. As a mask used for printing, a mask having the same structure as that of a printing mask used for solder paste printing on a printed wiring board can be used. For example, as shown in FIG. 10, a metal mask in a form in which a stencil 25 made of nickel alloy is attached to a frame 27 via a resin sheet 26 can be used. The pattern opening portion 28 of the printing mask may be manufactured to be as small as the paste can be expected because the paste spreads about 50 micrometers after printing.
[0061]
As shown in FIG. 12, in the paste printing, the mask for printing and the pattern of the wafer 9 on which the semiconductor is formed are brought into close contact with each other, and the squeegee moves on the stencil 25 in this state, thereby opening the pattern opening. After filling the portion 28, so-called contact printing is performed by raising the printing mask relative to the wafer 9 on which the semiconductor is formed.
[0062]
Note that the adhesion between the wafer and the printing mask here does not necessarily mean that there is no gap between them. This is because, since the first insulating layer 8 has already been partially formed on the wafer, it is practically difficult to adhere the print mask on the wafer without any gap. In this example, printing was performed under printing conditions such that the gap between the wafer and the printing mask was 0 to 100 micrometers. In addition to this, the entire squeegee surface of the printing mask is coated with the paste with the first squeegee, and then the pattern opening 28 of the printing mask is filled with the second squeegee and the excess paste is removed. Thereafter, there is also a printing method in which the printing mask is raised relatively to the wafer 9 on which the semiconductor is formed. As shown in FIG. 13, when the print mask is raised relative to the wafer 9, it may be raised vertically, but it may be raised while moving so as to have a relatively inclined angle. By providing the inclination angle, the plate separation angle when the printing mask is separated from the wafer tends to be uniform in the wafer surface. In addition, the printing mask is moved away from one end of the wafer toward the other end, and the last moment of separation of the plate, which is likely to be unstable, is performed in an area without a semiconductor device. This may be advantageous in terms of yield improvement. Furthermore, when performing continuous printing on a plurality of wafers using the same printer, it is preferable to insert a process of wiping the back side of the mask plate at an appropriate timing. Subsequently, the paste is cured by heating the wafer 9 on which the semiconductor to which the paste has been applied by printing is formed stepwise using a hot plate or a heating furnace, and the formation of the stress relaxation layer 5 is completed.
[0063]
The stress relaxation layer 5 used here is formed from a resin varnish that can be printed or dispensed, and as a material for forming the stress relaxation layer, a polyimide resin having an imide skeleton as a repeating unit. Alternatively, it is a paste of a modified polyimide resin, and can be cured by heating after being applied by printing on the first insulating layer 8.
[0064]
In this example, a polyimide resin was used as the stress relaxation layer forming material. However, in the present invention, in addition to the polyimide resin, an amide imide resin, an ester imide resin, an ether imide resin, a silicone resin, an acrylic resin, a polyester resin, a resin obtained by modifying these, etc. May be used.
[0065]
Of the resins listed above, resins having an imide bond, such as polyimide, amide imide, ester imide, and ether imide, are excellent in thermomechanical properties, such as strength at high temperatures, thanks to a strong skeleton due to the imide bond. As a result, the choice of the wiring formation method is expanded. For example, since a wiring forming method involving high-temperature processing such as sputtering can be used, a rewiring wiring 4 to be described later is manufactured by a combination of sputtering film formation and etching, or plating and etching are performed after forming a plating power supply film by sputtering. Or a combination of these. In the case of a resin having a condensed part other than an imide bond such as a silicone resin, an acrylic resin, a polyester resin, an amide imide, an ester imide, or an ether imide, the thermomechanical characteristics are slightly inferior, but it is advantageous in terms of workability and resin price. There is a case. For example, a polyesterimide resin is easy to handle because its curing temperature is generally lower than that of polyimide. In this embodiment, these resins are properly used among these resins by comprehensively considering element characteristics, price, thermomechanical characteristics, and the like.
[0066]
In the resin varnish used as the material for the stress relaxation layer in the present invention, in order to adjust the printability, for example, a technique such as controlling the thixotropic characteristics of the paste can be taken. More specifically, the blending amount and particle type of fine particles subjected to appropriate surface treatment are adjusted. In the present invention, when the viscosity determined by the rotational viscometer is adjusted to be in the range of 1 to 1000 Pa · s and the thixotropy index is in the range of 1.2 to 10, the end portion of the stress relaxation layer 5 is inclined as described above. It can also be adjusted. In this embodiment, the thixotropy index is determined from the ratio of the viscosity at a rotational speed of 1 rpm measured using a rotational viscometer to the viscosity at a rotational speed of 10 rpm. In the case of a paste in which temperature dependence appears in the thixotropy index, high results can be obtained by printing in a temperature region where the thixotropy index is in the range of 1.2 to 10.0.
[0067]
After the printed paste-like polyimide is heat-cured, the stress relaxation layer 5 having a cross-sectional shape as shown in FIG. The paste-like polyimide is heat-cured so that the residual solvent amount in the film is 5% by weight or less. Specifically, for example, it can be heat-cured at a temperature of 250 ° C., and the heating temperature is 250. Even if the temperature is lower than 0 ° C., the curing time may be adjusted so that the amount of residual solvent in the film is 5% by weight or less. When the amount of the residual solvent in the film does not become 5% by weight or less, when the wiring 4 or the surface protective layer 6 formed on the upper part is formed, the risk that the residual solvent volatilizes to generate a void increases.
[0068]
When the stress relaxation layer 5 is formed by printing as described above, a bulge portion may exist at 200 to 1000 micrometers from the edge portion of the stress relaxation layer 5. It can be controlled to some extent by adjusting the composition of the paste-like polyimide or changing various conditions relating to printing. At this time, the shape of the outermost edge portion of the stress relaxation layer 5 is such that the contact angle with the protective layer 8 is a gradient of 30% or less, or the outermost edge portion of the stress relaxation layer 5 and the maximum film thickness portion are connected with a straight line. The average elevation angle obtained in the above is 3 ° or more and 50 ° or less, or at least one of them is satisfied, or the outermost edge portion of the stress relaxation layer 5 and the maximum film thickness portion of the stress relaxation layer 5 are formed in the shape of the insulating layer. The printing conditions are selected so as to satisfy whether the maximum inclination angle obtained when tying up is 100% or less. In this case, the inclination length is about 1/250 to 1/100 of the diagonal length of the semiconductor device 13. Various conditions related to printing in this case include metal mask thickness, squeegee speed, squeegee material, squeegee angle, squeegee pressure (printing pressure), plate release speed, wafer temperature during printing, humidity of printing environment, etc. Is given.
[0069]
Next, the fourth step will be described. In this embodiment, the rewiring wiring 4 has two layers of electrolytic copper plating and electrical nickel. One end of the rewiring wiring 4 may also be used as the bump pad 3. Here, a method for forming a conductor using electroplating for both copper and nickel has been shown, but it is also possible to use a known and common conductor forming method such as electroless plating, CVD, sputtering, etc. It is also possible to use in combination. In the case of the two-layer structure using the electroplating method, not only can the wiring be formed at high speed and low cost, but also a wiring structure that can achieve both the adhesion between the wiring 4 and the surface protective film 6 and the suppression of wiring migration. .
[0070]
First, a power supply film 16 for performing electroplating is formed on the entire surface of the semiconductor wafer. Here, vapor deposition, electroless copper plating, CVD, or the like can be used, but sputtering with strong adhesive strength to the protective layer 8 and the stress relaxation layer 5 is used. As a pretreatment for sputtering, sputter etching was performed in order to ensure conduction between 7 and the rewiring wiring 4 conductor. As the sputtered film in this example, a multilayer film of chromium (75 nanometers) / copper (0.5 micrometers) was formed. The function of chromium here is to ensure adhesion between copper positioned above and below the stress relaxation layer and the like, and the minimum film thickness is desirable to maintain the adhesion. In addition to the problem that the film formation time increases and the production efficiency decreases as the chromium film thickness increases, the protective layer 8 and the stress relaxation layer 5 are applied to the high energy plasma generated in the sputtering chamber for a long time. There is a risk that the material forming these layers will be altered by exposure. The required film thickness varies depending on sputter etching and sputtering conditions, chromium film quality, and the like, but is generally at most 0.5 micrometers. Note that a titanium film, a titanium / platinum film, tungsten, or the like can be substituted for the chromium film used in this embodiment. On the other hand, the film thickness of sputtered copper is preferably the minimum film thickness that does not cause the distribution of the plated film thickness when electrolytic copper plating and nickel electroplating performed in the subsequent steps are performed. The film thickness that does not induce the film thickness distribution is determined after taking into consideration the amount of film loss due to washing. When the thickness of the sputtered copper is increased more than necessary, for example, when the copper thickness exceeds 1 micrometer, in addition to the problem that the sputtering time is prolonged and the production efficiency is lowered, the power feeding performed in the subsequent process Etching of the film 16 is unavoidable for a long time, and as a result, side etching of the rewiring wiring 4 becomes large. In a simple calculation, when a 1 micrometer feeding film is etched, the wiring is etched about 1 micrometer on one side and about 2 micrometers on both sides. In actual production, overetching is generally performed so as not to cause etching residue of the power supply film. Therefore, when a power supply film of 1 micrometer is etched, the wiring is side-etched by about 5 micrometers. There is also a case. When the side etching becomes large in this way, the wiring resistance increases or it becomes easy to induce disconnection, which easily causes a problem in terms of wiring performance. Therefore, the film thickness of sputtered copper is generally about 1 micrometer at maximum.
[0071]
Next, the reverse pattern shape 17 of the rewiring wiring 4 is formed using a resist by using a photolithography technique. When a liquid resist is used, the resist film thickness at the edge portion of the stress relaxation layer 5 becomes thicker than other places due to the resist flowing out from the slope portion, but the end shape of the stress relaxation layer 5 is as follows (1 In the case of having at least one feature of (2) to (2), or having the feature of (3) below, no trouble occurred in the formation of the wiring 4.
(1) Whether the contact angle with the protective layer 8 is a gradient of 30% or less,
(2) Whether the average elevation angle obtained by connecting the outermost edge portion of the stress relaxation layer 5 and the maximum film thickness portion with a straight line is 3 ° or more and 50 ° or less,
(3) The maximum inclination angle obtained when the outermost edge portion of the stress relaxation layer 5 and the stress relaxation layer maximum film thickness portion are connected in the shape of the insulating layer is a gradient of 100% or less.
[0072]
On the other hand, when a film-like resist is used, the resist thickness is fixed in advance because the resist film thickness is determined in advance, but the adhesiveness of the resist tends to decrease at the edge portion of the stress relaxation layer 5. . However, if the end shape of the stress relaxation layer 5 has at least one of the following features (1) to (2), or if it has the following feature (3), it is for rewiring. There was no problem in the formation of the wiring 4.
(1) Contact angle αedge is 13% or less,
(2) The average elevation angle αave is about 20 degrees or less,
(3) The maximum inclination angle αmax is 40% or less,
In addition, it was confirmed that the adhesiveness was improved when the following devices (1) to (4) were used alone or in combination as necessary.
(1) Prior to laminating, plasma processing is performed on the surface to be laminated,
(2) Lamination using a vacuum laminator,
(3) The laminating pressure during lamination is 0.2 kgf / cm 2 or more,
(4) The wafer conveyance speed at the time of lamination shall be 50 mm / min or less.
It should be noted that other well-known and commonly used methods for improving adhesion and step following capability used at the time of lamination, for example, combined use with a vibration laminator, are effective in improving adhesion.
[0073]
Next, the fifth step will be described. In this example, copper plating was carried out using a sulfuric acid copper plating solution. The electrolytic copper plating was performed by washing with a surfactant, washing with water, washing with dilute sulfuric acid, and washing with water, connecting the power supply film 16 to the cathode, and connecting a copper plate containing phosphorus to the anode.
[0074]
Subsequently, electro nickel plating is performed. In addition, if washing with a surfactant, washing with water, washing with dilute sulfuric acid, and washing are performed before electronickel plating, there is a tendency that an electronickel plating film having good film quality is easily obtained. The electro nickel plating was performed by connecting the feeding film 16 to the cathode and connecting the nickel plate to the anode. The nickel electroplating suitable in this embodiment can be used in any known and commonly used nickel plating bath, and may be either a watt bath system or a sulfamine bath system. It was performed under plating conditions adjusted so that the stress was in an appropriate range. The sulfamine bath has a drawback that the plating solution component is more expensive than the Watt bath and tends to be slightly decomposed, but it is easy to control the film stress. On the other hand, the Watt bath generally tends to increase the film stress. Therefore, when thick film plating is performed, there is a problem that the risk of cracks in the wiring layer increases due to the film stress (tensile stress) of the watt bath. In this example, the Watt bath was used, but in order to determine the appropriate range of additive (film stress inhibitor) type and concentration, plating current density, and plating solution temperature, whether using a sulfamine bath or Watt bath. It is recommended to conduct the model experiment in advance. In the present embodiment, these conditions were appropriately controlled, and the conditions were determined in advance so as not to cause cracks in the wiring when the film thickness was 10 micrometers or less.
[0075]
The plating film stress is one of the indices related to the metal crystal orientation of the deposited nickel, and it is necessary to appropriately control it in order to suppress the growth of the solder diffusion layer described later. When plating is performed under conditions in which the film stress is appropriately controlled, the total content of the orientation surfaces 111, 220, 200, 311 is 50% or more.
[0076]
The film thickness of the electro nickel plating is determined to be an optimum value according to the type of solder used in the subsequent processes, reflow conditions, and product characteristics (mounting form) of the semiconductor device. Specifically, the thickness of the alloy layer of solder and nickel formed during solder reflow or mounting repair may be determined so as not to exceed the nickel plating thickness. The film thickness of the alloy layer increases as the tin concentration in the solder increases, and increases as the reflow upper limit temperature increases.
As described above, when a nickel layer is formed on a copper wiring as a rewiring wiring, when the stress relaxation layer is deformed by thermal stress and then the stress relaxation layer returns to the shape before deformation, the nickel layer spring Depending on the characteristics, the rewiring wiring can return to its original shape.
[0077]
For example, when the stress relaxation layer thermally expands, the rewiring wiring 4 formed on the stress relaxation layer is also pulled and pulled by the stress relaxation layer. Deflection of the redundant portion of the rewiring wiring in the bulging portion of the stress relaxation layer is used for deformation of the rewiring wiring at this time. After that, when the stress relaxation layer returns to its original shape after being released from thermal stress, etc., if the rewiring wiring is only copper wiring, the copper wiring returns to its original wiring shape due to the spring property of the copper wiring itself. It may not be possible. On the other hand, when the nickel layer is formed on the copper wiring, the rewiring wiring (copper wiring) can return to its original shape due to the spring property of the nickel layer. In addition, what is formed on a copper wiring is not restricted to a nickel layer, You may have a spring property comparable as a nickel layer on a copper wiring. Further, when forming a stretchable wiring instead of the copper wiring, the nickel layer is not necessarily required.
[0078]
When the stress relaxation layer thermally expands, not only the rewiring wiring 4 formed on the stress relaxation layer 5, but also the surface protective film 6 thereover is pulled along with the movement of the stress relaxation layer. At this time, the deformation amount of the surface protective layer 6 needs to be smaller than the breaking elongation of the surface protective layer 6. In the present invention, in order to achieve this object, it is desirable that the following expression (1) is established between the stress relaxation layer 5 and the surface protective layer 6.
[0079]
[Expression 1]
Film thickness of stress relaxation layer 5 (μm) × breaking strength of stress relaxation layer 5 (Pa) × elongation at break of stress relaxation layer 5% ≦ film thickness of surface protection layer 6 (μm) × breakage of surface protection layer 6 Strength (Pa) x Elongation at break of surface protective layer 6 (%) ...... Formula (1)
In other words, when the formula (1) is not satisfied, there is a risk that the surface protective layer 6 formed thereon is pulled by the thermal expansion of the stress relaxation layer 5 and the surface protective layer 6 is broken.
[0080]
Similarly, it is desirable that at least one of the following relational expressions (2) and (3) is satisfied between the surface protective layer 6 and the stress relaxation layer 5.
[Expression 2]
Elastic modulus (GPa) of stress relaxation layer 5 ≦ Elastic coefficient (GPa) of surface protective film 6 (2)
[0081]
[Equation 3]
Film thickness of stress relaxation layer 5 (μm) × elastic coefficient of stress relaxation layer 5 (GPa) ≧ film thickness of surface protection layer 6 (μm) × elastic coefficient of surface protection layer 6 (GPa) Equation (3)
When the equation (2) is not satisfied, that is, when the elastic modulus of the surface protective layer 6 is smaller than the elastic modulus of the stress relaxation layer 5, the surface protective layer 6 cannot suppress deformation due to thermal expansion of the stress relaxation layer 5. Therefore, there is a danger that the relative position of the wiring 4 (between adjacent wirings, between the bump pad 3 and the pad 7) changes every time it is used, and the electrical characteristics are not stabilized. The same applies to equation (3).
[0082]
In the sixth step, after the copper electroplating and the electronickel plating are performed, the resist 17 that is the reverse pattern of the wiring is removed, and the power supply film 16 previously formed is removed by etching.
In the seventh step, the bump pad 3 and the cut portion 24 and the surface protective film 6 opened only in the periphery thereof were formed, and gold was deposited on the bump pad 3 by subsequently performing electroless gold plating. Here, a solder resist is used as the surface protective film 6, and this is applied to the entire surface of the semiconductor device 13 and then exposed and developed to form a pattern. In addition to the solder resist, the surface protective film 6 can be formed using a material such as photosensitive polyimide or printing polyimide.
[0083]
Through the above-described steps, the surface protective film 6 completely covers the rewiring wiring 4, the stress relaxation layer 5, the first insulating layer 8, and the like. For this reason, the surface protective film 6 can prevent the rewiring wiring 4, the stress relaxation layer 5, and the first insulating layer 8 from being altered, peeled off, or corroded by the stimulating substance.
Up to the seventh step, the rewiring wiring 4 and the bump pad 3 from the aluminum pad 7 to the bump pad 3 are formed on the wafer 9 on which the semiconductor is formed.
[0084]
In the eighth step, bumps are formed using a solder ball mounting device and a reflow furnace. That is, a predetermined amount of flux and solder balls are mounted on the bump pads 3 by using a solder ball mounting device. At this time, the solder balls are temporarily fixed on the bump pads by the adhesive force of the flux. By putting the semiconductor wafer on which the solder balls are mounted into a reflow furnace, the solder balls are once melted and then solidified again, thereby forming the bumps 1 connected to the bump pads 3 shown in FIG. In addition, there is a method in which the bump 1 is formed by printing and applying a solder paste onto the bump pad 3 using a printing machine and reflowing the solder paste. In any method, various solder materials can be selected, and many of the solder materials currently available on the market can be used. In addition, although a solder material is limited, there is also a method of forming the bump 1 by using a plating technique. Also, bumps using balls with gold or copper as the core, bumps formed using a resin blended with conductive materials, or lead-free solder, especially tin-silver-copper or tin-silver may be used. -Bismuth or the like may be used.
[0085]
Through the steps from the first step to the ninth step, the rewiring wiring 4 is formed with a small number of steps, including the stress relaxation layer 5 shown in FIG. Can realize the semiconductor device 13 in which there is no bent portion where stress is concentrated. Further, by using the printing technique, the stress relaxation layer 5 that is a thick insulating layer can be patterned without using exposure and development techniques, and the stress relaxation layer 5 forms the rewiring wiring 4. Can have slopes to do.
[0086]
According to the present embodiment, as shown in FIG. 15, even when the semiconductor device 13 is flip-chip connected without performing underfill, the connection reliability of the semiconductor device 13 is greatly improved.
For this reason, according to this embodiment, it is understood that flip-chip connection without using underfill is possible in many electric products, and the price of various electric products can be reduced.
[0087]
Furthermore, since no underfill is performed, the semiconductor device 13 can be removed. That is, when the semiconductor device 13 connected to the circuit board 14 is defective, it is possible to remove the semiconductor device 13 from the circuit board 14 and regenerate the circuit board 14, thereby reducing the price of various electric products. It becomes possible to reduce.
[0088]
In this embodiment, even when the pitch of the protruding electrodes on the semiconductor device and the pitch of the electrodes of the substrates used in the various electronic devices are different, the connection to the various electronic devices is performed through a predetermined substrate. Is possible.
Note that the same applies to mounting on a circuit board used in general electronic equipment, as in mounting on a substrate to be a semiconductor device.
[0089]
Although the invention made by the present inventor has been specifically described based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. Of course.
[0090]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, a semiconductor device capable of flip-chip connection that does not require underfill is realized.
[Brief description of the drawings]
FIG. 1 is a partial sectional view showing the structure of an embodiment of a semiconductor device of the present invention.
FIG. 2 is a diagram showing a partially enlarged cross-sectional structure of the end shape of the stress relaxation layer of the present invention.
FIG. 3 is a diagram showing an example of the relationship between the edge shape of the stress relaxation layer of the present invention and the liquid resist film thickness uniformity;
FIG. 4 is a diagram showing a schematic cross-sectional structure in a state where resist adhesion failure occurs.
5 is a diagram showing a schematic plan structure of an example of a defect phenomenon obtained as a result of plating which is the next process of FIG. 4;
FIG. 6 is a diagram showing an example of the relationship between the end shape of the stress relaxation layer of the present invention and the film formation result of the film resist.
FIG. 7 shows an example of a manufacturing process of a semiconductor device of the present invention (1)
FIG. 8 is a diagram (2) showing an example of the manufacturing process of the semiconductor device of the present invention;
FIG. 9 is a diagram (3) showing an example of the manufacturing process of the semiconductor device of the present invention;
FIG. 10 is a view showing a printing mask used for forming the stress relaxation layer of the present invention.
FIG. 11 is a view showing a semiconductor device in which a stress relaxation layer is formed.
FIG. 12 is a diagram showing a process of printing a stress relaxation layer
FIG. 13 is a diagram showing a plate separation process in which the printing mask rises from the wafer.
FIG. 14 is a plan view showing a state in which the semiconductor device of this example is continuously formed;
FIG. 15 is a diagram of an embodiment in which a semiconductor device is mounted on a substrate.
FIG. 16 shows a conventional semiconductor device.
FIG. 17 shows a state in which a conventional semiconductor device is mounted on a circuit board.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Bump, 2 ... Au plating, 3 ... Bump pad, 4 ... Rewiring wiring, 5 ... Stress relaxation layer (2nd insulating layer), 6 ... Surface protective film (3rd insulating layer), 7 ... Aluminum Pad: 8 ... Protective layer (first insulating layer), 9 ... Wafer on which semiconductor is formed, 10 ... Bump, 11 ... Metal wiring, 12 ... Insulating layer, 13 ... Semiconductor device, 14 ... Circuit board, 15 ... Under Fill: 16 ... Power feeding film, 17 ... Reverse pattern resist of wiring, 18 ... Connection portion of aluminum pad and wiring, 24 ... Cutting part, 25 ... Stencil, 26 ... Resin sheet, 27 ... Frame, 28 ... Pattern opening.

Claims

A first external connection terminal provided on the semiconductor;
A first insulating layer formed on the semiconductor such that an opening is located on the first external connection terminal;
A second insulating layer formed on the first insulating layer so as to avoid at least the opening;
A second external connection terminal formed in close contact with a part of the upper surface of the second insulating layer;
A wiring layer for electrically connecting the first external connection terminal and the second external connection terminal, the lower surface of which is in close contact with the upper surfaces of the first insulating layer and the second insulating layer A wiring layer formed by
A third insulating layer formed so as to be in close contact with an upper surface and a side surface of the wiring layer, and formed so as to open at least a part of an upper portion of the second external connection terminal;
Said third insulating layer, the first insulating layer, the first external connection terminal, said second insulating layer, which covers the upper portion of the wiring layer,
Ri thickness of the third insulating layer is Do a film from 0.8 to 25 times the thickness of the wiring layer,
The third insulating layer is a semiconductor device characterized in that an elastic coefficient and a film thickness relationship at 25 ° C. are expressed as follows, as compared with the second insulating layer .
Second insulating layer film thickness ( μm ) × second insulating layer elastic modulus ( GPa )
≧ Third insulating layer film thickness ( μm ) × third insulating layer elastic modulus ( GPa )

A first external connection terminal provided on the semiconductor;
A first insulating layer formed on the semiconductor such that an opening is located on the first external connection terminal;
A second insulating layer formed on the first insulating layer so as to avoid at least the opening;
A second external connection terminal formed in close contact with a part of the upper surface of the second insulating layer;
A wiring layer for electrically connecting the first external connection terminal and the second external connection terminal, the lower surface of which is in close contact with the upper surfaces of the first insulating layer and the second insulating layer A wiring layer formed by
A third insulating layer formed so as to be in close contact with an upper surface and a side surface of the wiring layer, and formed so as to open at least a part of an upper portion of the second external connection terminal;
Said third insulating layer, the first insulating layer, the first external connection terminal, said second insulating layer, which covers the upper portion of the wiring layer,
Ri thickness of the third insulating layer is Do a film from 0.8 to 25 times the thickness of the wiring layer,
The third insulating layer is characterized in that the relationship between the breaking strength, the film thickness, and the breaking elongation at 25 ° C. is expressed as follows, as compared with the second insulating layer.
Second insulating layer thickness (μm) × second insulating layer breaking strength (Pa) × breaking elongation (%)
≦ Third insulating layer film thickness (μm) × Third insulating layer breaking strength (Pa) × Elongation at break (%)

A first external connection terminal provided on the semiconductor;
A first insulating layer formed on the semiconductor such that an opening is located on the first external connection terminal;
A second insulating layer formed on the first insulating layer so as to avoid at least the opening;
A second external connection terminal formed in close contact with a part of the upper surface of the second insulating layer;
A wiring layer for electrically connecting the first external connection terminal and the second external connection terminal, the lower surface of which is in close contact with the upper surfaces of the first insulating layer and the second insulating layer A wiring layer formed by
A third insulating layer formed so as to be in close contact with an upper surface and a side surface of the wiring layer, and formed so as to open at least a part of an upper portion of the second external connection terminal;
Said third insulating layer, the first insulating layer, the first external connection terminal, said second insulating layer, which covers the upper portion of the wiring layer,
Ri thickness of the third insulating layer is Do a film from 0.8 to 25 times the thickness of the wiring layer,
The end shape of the second insulating layer has a gradient of a contact angle of 30% or less with the first insulating layer at the outermost edge of the second insulating layer,
The average elevation angle obtained by connecting the outermost edge of the second insulating layer and the maximum film thickness portion of the second insulating layer with a straight line is 3 ° to 50 °,
A semiconductor device characterized by:

A first external connection terminal provided on the semiconductor;
A first insulating layer formed on the semiconductor such that an opening is located on the first external connection terminal;
A second insulating layer formed on the first insulating layer so as to avoid at least the opening;
A second external connection terminal formed in close contact with a part of the upper surface of the second insulating layer;
A wiring layer for electrically connecting the first external connection terminal and the second external connection terminal, the lower surface of which is in close contact with the upper surfaces of the first insulating layer and the second insulating layer A wiring layer formed by
A third insulating layer formed so as to be in close contact with an upper surface and a side surface of the wiring layer, and formed so as to open at least a part of an upper portion of the second external connection terminal;
Said third insulating layer, the first insulating layer, the first external connection terminal, said second insulating layer, which covers the upper portion of the wiring layer,
Ri thickness of the third insulating layer is Do a film from 0.8 to 25 times the thickness of the wiring layer,
A gradient having a maximum inclination angle of 100% or less obtained when the outermost edge of the second insulating layer and the maximum film thickness portion of the second insulating layer are connected in the shape of the insulating layer;
A semiconductor device characterized by: