JP3946980B2 - レジスタアクセス装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、コンピュータなどの電子回路のレジスタアクセス装置に係り、例えばコンピュータアクセス時間設定用のレジスタのように、内部回路が動作中にレジスタを書き替えると不都合が起きるようなレジスタに対するアクセス装置に関するものである。
【0002】
【従来の技術】
従来は、外部メモリ・アクセス回路のような内部回路が動作中に、CPUからのレジスタに対するライト要求があった場合、ライト要求を無視するか、ライト要求を出力させたままこれを待たせておく必要があった。
【0003】
【発明が解決しようとする課題】
しかし、CPUからのライト要求を無視して次の動作を行ったとき、CPUはこのライト処理が実行できたのかどうかを後から確認しなければならず、このためのレジスタに対するリード動作が必要となる。
【0004】
またライト要求を出力させたままこれを待たせておくと、その間CPUは他の処理を行うことができなくなってしまう。
【0005】
したがって本発明の目的は、内部回路が動作中に、CPUからのレジスタに対するライト要求があっても、CPUはライトできたかどうかの確認を必要とすることもなく、またライト要求のまま待たせておくこともない、レジスタアクセス装置を提供することである。
【0006】
【課題を解決するための手段】
本発明の概略を図1に示す。図1において1はライト要求保持レジスタ、2はデータレジスタ、3はセレクタである。
【0007】
本発明の前記目的は下記(1)のレジスタアクセス装置により達成することができる。
【0008】
(1)CPUからのライトデータを保持するライト要求保持レジスタ1と、
このライトデータが記入されるデータレジスタ2と、
前記ライト要求保持レジスタ1とデータレジスタ2の間に、
ライト要求保持レジスタ1の出力とデータレジスタ2の出力が入力され、内部回路が動作中のときデータレジスタ2から入力されたデータをデータレジスタ2に出力し、内部回路が動作中でなければライト要求保持レジスタ1から入力されたライトデータをデータレジスタ2に出力するセレクタ3を設け、
このセレクタ3には前記ライト要求保持レジスタ1の出力とデータレジスタ2の出力が入力され、内部回路が動作中のときデータレジスタ2から入力されたデータをデータレジスタ2に出力し、内部回路が動作中でなければライト要求保持レジスタ1から入力されたライトデータをデータレジスタ2に出力することを特徴とするレジスタアクセス装置。
【0009】
そしてこれにより下記の作用効果を奏することができる。
【0010】
セレクタにはライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力するので、内部回路が動作中の場合ライト要求はライト要求保持レジスタに保持されてデータレジスタの書き替えは行わず、内部回路が動作中でなくなればライト要求保持レジスタに保持されたライト要求によりデータレジスタを正確に書き替えることができるので、内部回路が動作中でもライト要求が正確に行われたか否かを確認する必要もなく、またライト要求のままCPUを待たせる必要もない。
【0011】
【発明の実施の形態】
本発明の一実施の形態を図2、図3にもとづき説明する。図2において図1と同記号は同一部を示し、1はライト要求保持レジスタ、2はデータレジスタ、3はセレクタである。なお図2、図3では内部回路動作として、外部メモリをアクセスする状態を示している。
【0012】
ライト要求保持レジスタ1は、図2では図示省略したCPUからデータレジスタ2に対する書込要求のCPUライト信号WEが出力されたとき、これを保持するものである。 データレジスタ2は、例えば、図2では図示省略した外部メモリに対するアクセスタイミング値が記入されるものであり、このアクセスタイミング値は前記書込要求信号WE中に存在するものである。そしてデータレジスタ2は、常時入力データを取込んでいるものである。
【0013】
セレクタ3は、ライト要求保持レジスタ1からの出力と、データレジスタ2の出力とが入力されてその一方をデータレジスタ2に出力するものであり、メモリ制御回路の如き内部回路動作中を示す信号であるメモリアクセス中信号MAが印加されたとき、データレジスタ2から入力されたデータを出力し、内部回路動作中でない場合ライト要求保持レジスタ1から入力されたデータを出力するものである。
【0014】
図2に示す本発明の実施の形態の動作を、内部回路として、図2では図示省略したメモリ制御回路に対するアクセスの有無の場合について図3を参照して説明する。
【0015】
図2の状態は、外部メモリに対してアクセス中の場合であり、図3(2)に示す如く、メモリアクセス中信号MAがセレクタ3に印加されており、セレクタ3はデータレジスタ2から入力されたデータをデータレジスタ2に出力している。このとき、データレジスタ2には、外部メモリに対するアクセスタイミング、例えばA(ns)が記入され、このAがセレクタ3を介して再びデータレジスタ2に記入されるので、データレジスタ2は外部メモリに対しAの出力を接続する。これにより外部メモリはアクセスタイミングA(ns)で動作される。
【0016】
CPUが外部メモリに対するアクセスタイミングを、例えばB(ns)に変更する場合、図3(3)に示す如く、このBを含むCPUライト信号WEをライト要求保持レジスタ1に出力する。このCPUライト信号WEは、クロックCLKの立上がりでライト要求保持レジスタ1に保持・出力され、図3(4)に示す如く、有効となり、セレクタ3に出力される。
【0017】
そしてメモリアクセス動作が終了してこれを示すメモリアクセス中信号MAが、図3(2)に示す如く、落ちればもしくは変化すれば、セレクタ3は、今度はライト要求保持レジスタ1からのデータを出力し、クロックCLKの立上がりでデータレジスタ2はこれを保持・出力して、図3(5)に示す如く、有効になり、外部メモリに出力するので、今度は外部メモリはアクセスタイミングB(ns)で動作することになる。
【0018】
なおメモリアクセス中に2回以上CPUから書き込みが行われると、最後に書き込まれたデータ以外は無効になるが、後述するように、本発明ではCPUからの書き込みが頻繁に起ることはその使用目的上想定していない。
【0019】
図2に示す本発明の実施の形態の具体的使用状態を、図4、図5を参照して説明する。図4は本発明のレジスタアクセス装置が使用されるデータ処理システム概略図、図5はそのデータ処理システムにおける本発明のレジスタアクセス装置が設けられるネットワーク処理チップの概略構成図である。
【0020】
データ処理システムは、図4に示す如く、イーサネット(登録商標)やネットワーク規格OC−48などに対応した第1のネットワーク・インタフェース・カード16の一方には企業内情報システムのイントラネット12やLAN(図示省略)などの内部ネットワークが接続されている。イントラネット12にはサーバ0、1、2・・・等で構成されるサーバ群13や端末(図示省略)等が接続されている。また第2のネットワーク・インタフェース・カード17の一方には、インターネット11等の外部ネットワークが接続される。
【0021】
そして図4に示すシステム内のネットワーク・アクセス・サーバ10は、外部からの不正アクセス防止システムであるファイアウオール、アプリケーションゲートウェイ、サーバ負荷分散、QoS制御、データキャッシュ等の機能を備えている。
【0022】
このシステムは、システムに接続された企業内ネットワークなどの内部ネットワークのデータをインターネット11などの外部ネットワークを経由して送信したり、インターネット11などの外部ネットワークを経由して送信されてきたデータを内部ネットワークのイントラネット12などに受信するデータ通信を行っている。
【0023】
このとき、コントローラ15に搭載されているネットワーク処理チップ18により、パケット処理などのデータ処理が行われている。
【0024】
ネットワーク処理チップ18の詳細を図5に示す。図5において、21はCPU、22、23はネットワーク・インタフェース・カード、24は外部メモリ、30はCPUインタフェース、31、32はストリーム・プロセッサ、33はメモリ制御部、34、35はPCI(Peripheral ComponentInterconnect)バスコントローラ、36は第1パケット処理部、37は第2パケット処理部、38、39はFIFO入力部、40、41はFIFO出力部である。
【0025】
外部メモリ24は、汎用の市販のメモリであって、例えばSRAMで構成されている。汎用のメモリであるので、特性は同一ではなく、そのアクセスタイミングも種々のものがある。
【0026】
ストリーム・プロセッサ31は入力データを暗号化処理して出力したり、暗号化された入力データを復号化処理して出力したり、メモリ制御部33を経由して外部メモリ24に対してアクセス処理を行うものである。
【0027】
ストリーム・プロセッサ32は、ストリーム・プロセッサ31と同様の動作を行う。
【0028】
メモリ制御部33は、CPU21の指示によりCPUインタフェース30を経由して、外部メモリ24をアクセス制御するものであって、外部メモリ24の特性に応じたアクセスタイミングデータを出力する、図2で示す、レジスタアクセス装置はこのメモリ制御部33に設けられている。
【0029】
PCIバスコントローラ34は、PCI1 バス上のデータをネットワーク処理チップ18で処理可能なフォーマットに変換したり、ネットワーク処理チップ18で処理したデータをPCI1 バスに出力可能なフォーマットに変換したり、PCI1 バスから受信したデータを第1パケット処理部36に出力したり、第2パケット処理部37から受信したデータをPCI1 バス上に出力するものである。
【0030】
PCIバスコントローラ35は、PCI2 バス上のデータをネットワーク処理チップ18で処理可能なフォーマットに変換したり、ネットワーク処理チップ18で処理したデータをPCI2 バスに出力可能なフォーマットに変換したり、第2パケット処理部37から受信したデータをPCI2 バス上に出力したり、PCI2 バスから受信したデータを第1パケット処理部36に出力するものである。
【0031】
第1パケット処理部36は、入力されたデータをこれに記入されたデータにもとづき、ストリーム・プロセッサ31、32のいずれかに選択的に送出するため、FIFO入力部38、39のいずれかに出力するものである。
【0032】
第2パケット処理部37は、FIFO出力部40、41から出力されたデータを受信し、これに記入されたデータにもとづきPCIバスコントローラ34、35に送出するものである。
【0033】
ネットワーク処理チップ18に外部メモリ24を接続したとき、メモリ制御部33に設けられたレジスタアクセス装置のデータレジスタ2に、外部メモリ24のアクセスタイミングを記入することが必要である。
【0034】
このためCPU21のアクセスタイミング記入プログラムを起動し、外部メモリ24の仕様書に記入されたアクセスタイミングを記入処理する。このアクセスタイミングは、CPU21→CPUインタフェース30→メモリ制御部33を経由してライト信号WEがライト要求保持レジスタ1に入力される。
【0035】
このとき、図2に示すセレクタ3に印加されるメモリアクセス中信号MAは「0」のため、セレクタ3はライト要求保持レジスタ1の出力であるアクセスタイミングを出力し、データレジスタ2に記入する。このようにして外部メモリは、このCPU21から送出されたアクセスタイミングにより動作する。
【0036】
ところで、外部に接続されたCPU21からメモリアクセスタイミングを設定するとき、メモリアクセス中にこのデータレジスタ2の値を変更すると正常に動作することができなくなる。
【0037】
しかし本発明によれば、図2、図3に示す如く、CPU21からのライト信号WEはライト要求保持レジスタ1に書き込んでCPU21からのレジスタライトを保留しておき、メモリアクセス完了後にこの保留しておいたデータをデータレジスタ2に書き込むので、次にメモリアクセスが行われるとき、この新しいメモリアクセスタイミングで外部メモリのメモリ制御を行うことができる。
【0038】
なお前記したように、メモリアクセス中に2回以上CPUから書き込みが行われると、最後に書き込まれたデータ以外は無効となるが、本発明では、このような外部メモリのアクセスタイミング調整に好適なものであり、CPUからの書き込みが頻繁に起こることは動作上想定する必要はない。
【0039】
【発明の効果】
本発明により下記の効果を奏することができる。
【0040】
セレクタにはライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力するので、内部回路が動作中の場合ライト要求はライト要求保持レジスタに保持されてデータレジスタの書き替えは行わず、内部回路が動作中でなくなればライト要求保持レジスタに保持されたライト要求によりデータレジスタを正確に書き替えることができるので、内部回路が動作中でもライト要求が正確に行われたか否かを確認する必要もなく、またライト要求のままCPUを待たせる必要もない。
【図面の簡単な説明】
【図1】本発明の原理図である。
【図2】本発明の一実施の形態である。
【図3】本発明の動作説明図である。
【図4】本発明の使用されるデータ処理システム概略図である。
【図5】ネットワーク処理チップの概略構成図である。
【符号の説明】
1 ライト要求保持レジスタ
2 データレジスタ
3 セレクタ
Claims (1)
- CPUからのライトデータを保持するライト要求保持レジスタと、
このライトデータが記入されるデータレジスタと、
前記ライト要求保持レジスタとデータレジスタの間に、
ライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力するセレクタを設け、
このセレクタには前記ライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力することを特徴とするレジスタアクセス装置。
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