JP3939057B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP3939057B2
JP3939057B2 JP31408499A JP31408499A JP3939057B2 JP 3939057 B2 JP3939057 B2 JP 3939057B2 JP 31408499 A JP31408499 A JP 31408499A JP 31408499 A JP31408499 A JP 31408499A JP 3939057 B2 JP3939057 B2 JP 3939057B2
Authority
JP
Japan
Prior art keywords
chip
connection
connection portion
semiconductor chip
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31408499A
Other languages
Japanese (ja)
Other versions
JP2001135778A (en
Inventor
桂一 傳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP31408499A priority Critical patent/JP3939057B2/en
Publication of JP2001135778A publication Critical patent/JP2001135778A/en
Application granted granted Critical
Publication of JP3939057B2 publication Critical patent/JP3939057B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、いわゆるチップ・オン・チップ構造の半導体装置に関する。
【０００２】
【従来の技術】
第１の半導体チップ（親チップ）上に、第２の半導体チップ（子チップ）をたとえばフェースダウンで接合することにより、チップ・オン・チップ構造の半導体装置を構成することが提案されている。この場合、第１および第２の半導体チップ相互間の電気接続は、各チップの表面に設けられたバンプ同士を接合することにより達成される。また、樹脂等のパッケージにチップ・オン・チップ構造を収容した後の外部接続は、リードフレームの端子部と上記第１の半導体チップの外部接続用パッドとの間をワイヤボンディングなどで接続することにより達成される。
【０００３】
第１および第２の半導体チップを接合する前の段階では、たとえば、バンプにテストプローブを当てることにより、個々の半導体チップが良品かどうかが検査される。
第１および第２の半導体チップを互いに接合してチップ・オン・チップ構造の半導体装置を形成した後には、この半導体装置が全体として良品であることを保証しなければならない。そこで、従来では、チップ・オン・チップ構造をパッケージに収容した後に、リードフレームからテスト信号を与えて、機能テストを行うようにしている。
【０００４】
【発明が解決しようとする課題】
しかし、機能テストは、複雑なテスト信号を入力して行われる高度な試験方法であるのに対して、チップ・オン・チップ構造の半導体装置の欠陥は、バンプ相互間の接続不良が大部分である。
それにも拘わらず、従来では、バンプ同士の接続の良否を直接的に検査する簡便な手法が提供されておらず、そのために、高度な機能テストをバンプ間接合不良という単純な欠陥の発見のために適用せざるを得なかった。
【０００５】
そこで、この発明の目的は、半導体チップ間の電気接続の良否を簡単に検査することができるチップ・オン・チップ型の半導体装置を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、第１の半導体チップ（１）と第２の半導体チップ（２）とを重ね合わせて接合して構成されるチップ・オン・チップ型の半導体装置であって、上記第１の半導体チップは、その内部回路（１０）と上記第２の半導体チップの内部回路（２０）との間の信号の授受のための第１信号接続部（ＰＳ１，ＢＳ１）と、上記第２の半導体チップに接地電位を与えるための第１接地接続部（ＢＧ１）と、上記第２の半導体チップに電源電位を与えるための第１電源接続部（ＰＰ１，ＢＰ１）とを半導体基板の最表面に有しており、上記第２の半導体チップは、上記第１の半導体チップの第１信号接続部と接続される第２信号接続部（ＰＳ２，ＢＳ２）と、上記第１の半導体チップの第１接地接続部に接続される第２接地接続部（ＰＧ２，ＢＧ２）と、上記第１の半導体チップの第１電源接続部に接続される第２電源接続部（ＰＰ２，ＢＰ２）とを半導体基板の最表面に有しているとともに、上記第２信号接続部と上記第２接地接続部および上記第２電源接続部との間にそれぞれ介装接続されるように上記半導体基板上に形成されたダイオード（ＤＤ２，ＤＤ１）を有しており、上記第１の半導体チップにおいて、当該第１の半導体チップの接地部（ＰＥ12）および電源部（ＰＥ11）と、上記第１接地接続部および第１電源接続部とは、それぞれ電気的に分離されていることを特徴とする半導体装置である。
【０００７】
なお、括弧内の英数字は、後述の実施形態における対応構成要素を表す。
この発明によれば、第１信号接続部と第１接地接続部または第１電源接続部との間にテスト電圧を印加したときに、第２の半導体チップのダイオードを通る回路が形成されるかどうかを検査することにより、第１信号接続部と第２信号接続部との間の接続の良否を検査できる
また、第１信号接続部または第１接地接続部と第１電源接続部との間にテスト電圧を印加したときに、第２の半導体チップのダイオードを通る回路が形成されるかどうかを検査することにより、第１電源接続部と第２電源接続部との間の接続の良否を検査できる。
【０００８】
さらに、第１信号接続部または第１電源接続部と第１接地接続部との間にテスト電圧を印加したときに、第２の半導体チップのダイオードを通る回路が形成されるかどうかを検査することにより、第１接地接続部と第２接地接続部との間の接続の良否を検査できる。
上述のダイオードは、第２信号接続部が信号入力部である場合には、たとえば、サージ入力から内部回路を保護するための保護ダイオードであってもよい。また、第２信号接続部が信号出力部である場合には、信号出力回路のトランジスタに寄生する寄生ダイオードであってもよい。
【０００９】
一般に、第１の半導体チップの第１信号接続部にも、接地部と電源部との間にそれぞれ保護ダイオードまたは寄生ダイオードが介装されているが、この発明では、第１の半導体チップの接地部および電源部は、第１接地接続部および第１電源接続部から電気的に分離されているため、上述の各検査の際に、第１半導体チップ内のダイオードを通る回路が形成されるおそれはない。したがって、第１および第２の半導体チップ間の電気接続の良否を確実に調べることができる。
【００１０】
なお、上記第１，第２信号接続部、第１，第２接地接続部および第１，第２電源接続部は、半導体基板上に形成されたパッドを含んでいてもよいし、半導体基板の最表面に隆起して形成されたバンプを含んでいてもよい。ただし、第１，第２信号接続部の少なくともいずれか一方、第１，第２接地接続部の少なくともいずれか一方、第１，第２電源接続部の少なくともいずれか一方は、それぞれバンプであることが好ましく、これにより、それぞれの接続を良好に行える。
【００１１】
また、第１の半導体チップが第２の半導体チップよりも大きい場合には、第１信号接続部は、第２の半導体チップの配置領域よりも外方の領域まで引き出されて形成された引き出し部を有していることが好ましい。この場合、第１接地接続部および第１電源接続部のうちの少なくともいずれか一方は、同様に、第２の半導体チップの配置領域よりも外方の領域まで引き出して形成された引き出し部を有していることが好ましい。
【００１２】
このような構成により、第１の半導体チップの表面において第２の半導体チップの配置領域よりも外方に引き出されたバンプにテストプローブを当てて、第１信号接続部と第２信号接続部との間の接続の良否の検査できる。同時に、第１接地接続部および第１電源接続部のうち第２の半導体チップの外方に引き出された接続部に関しても、第２の半導体チップ側の対応する接続部との間の接続の良否を検査できる。
【００１３】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体チップを用いた半導体装置の図解的な断面図であり、図２は、この半導体装置の図解的な平面図である。この半導体装置は、第１の半導体チップとしての親チップ１と、第２の半導体チップとしての子チップ２（図２においては二点鎖線で示す。）とを、互いの活性表面を対向させて接合したチップ・オン・チップ構造を有している。この場合、活性表面とは、トランジスタなどの能動素子や抵抗などの受動素子を含む機能素子が形成された活性表層領域側の表面を指す。親チップ１および子チップ２は、いずれもシリコンチップであってもよいが、ゲルマニウム半導体や化合物半導体（ガリウム砒素やガリウム燐など）などの他の種類の半導体チップであってもよいし、親チップ１と子チップ２との半導体の種類が一致している必要もない。
【００１４】
親チップ１および子チップ２の各活性表面には、各内部回路１０，２０間の信号授受のための信号接続パッドＰＳ１，ＰＳ２が形成されており、親チップ１の活性表面には、さらに外部接続パッドＰＥが形成されている。この外部接続パッドＰＥのなかには、当該親チップ１への電源供給のための電源用パッドＰＥ11と、当該親チップ１への接地電位の供給のための接地用パッドＰＥ12とが含まれている。
【００１５】
親チップ１の最表面にはさらに、子チップ２へ電源電圧を供給するための電源接続パッドＰＰ１と、子チップ２に供給すべき外部電源電圧が与えられる電源用パッドＰＥ21（外部接続パッドＰＥの１つ）とが形成されている。電源接続パッドＰＰ１と、電源用パッドＰＥ21とは、親チップ１上のラインＬを介して接続されており、これらは、親チップ１を動作させるための電源ライン（電源部）とは電気的に絶縁されている。
【００１６】
親チップ１の基体をなす半導体基板（この実施形態ではＰ型基板）上には、信号接続パッドＰＳ１と電源用パッドＰＥ11および接地用パッドＰＥ12との間に、それぞれダイオードＤＭ１，ＤＭ２が介装接続されている。これらのダイオードＤＭ１，ＤＭ２は、信号接続パッドＰＳ１が信号の入力を受け付けるものである場合には、サージ入力から内部回路１０を保護するための保護ダイオードである。また、信号接続パッドＰＳ１が外部へ信号を出力するものである場合には、出力回路を形成するトランジスタに寄生する寄生ダイオードである。
【００１７】
子チップ２の最表面には、信号接続パッドＰＳ２のほかに、電源電圧が供給される電源接続パッドＰＰ２と、接地電位が供給される接地接続パッドＰＧ２とが設けられている。子チップ２の基体をなす半導体基板（この実施形態ではＰ型基板）上には、信号接続パッドＰＳ２と電源接続パッドＰＰ２および接地接続パッドＰＧ２との間に、それぞれダイオードＤＤ１，ＤＤ２が介装接続されている。これらのダイオードＤＤ１，ＤＤ２は、信号接続パッドＰＳ２が信号の入力を受け付けるものである場合には、サージ入力から内部回路２０を保護するための保護ダイオードである。また、信号接続パッドＰＳ２が外部へ信号を出力するものである場合には、出力回路を形成するトランジスタに寄生する寄生ダイオードである。
【００１８】
親チップ１および子チップ２の最表面には、窒化シリコン膜などからなる表面保護膜（図示せず）が形成されていて、パッドＰＳ１，ＰＳ２，ＰＰ１，ＰＰ２，ＰＧ２，ＰＥは表面保護膜に形成された開口から露出している。そして、親チップ１と子チップ２との電気的接続および機械的接合は、親チップ１および子チップ２の信号接続パッドＰＳ１，ＰＳ２，ＰＰ１，ＰＰ２上にそれぞれ配置された信号接続バンプＢＳ１，ＢＳ２，ＢＰ１，ＢＰ２を互いに接合させることによって達成されている。
【００１９】
また、子チップ２の接地接続パッドＰＧ２上にも接地接続バンプＢＧ２が形成されており、これに対向する親チップ１の最表面には、接地接続バンプＢＧ１が設けられていて、これらは互いに接合されている。親チップ１側の接地接続バンプＢＧ１は、表面保護膜上に形成されていて、親チップ１の基体をなす半導体基板からは絶縁されており、したがって、親チップ１の接地部からは電気的に絶縁された状態となっている。
【００２０】
この実施形態では、親チップ１は、子チップ２よりも大きく、子チップ２の配置領域の外方に外部接続パッドＰＥが配置されている。そして、この外部接続パッドＰＥが、ボンディングワイヤＷを介して、リードフレームＦの端子部に接続されるようになっている。
子チップ２の表面に形成されたバンプＢＳ２，ＢＰ２，ＢＧ２は、対応するパッドＰＳ２，ＰＰ２，ＰＧ２付近の限定された領域に形成されているのに対して、親チップ１の表面に形成されたバンプＢＳ１，ＢＰ１，ＢＧ１は、対応するパッドＰＳ１，ＰＰ１，ＰＧ１付近の領域のみにとどまらず、表面保護膜上において子チップ２の配置領域外まで引き出された引き出し部ａ，ｂ，ｃ（図２参照）をそれぞれ有している。そして、接地接続バンプＢＧ１は、親チップ１の周縁付近まで引き出されていて、この接地接続バンプＢＧ１の端部と、リードフレームＦとの間がボンディングワイヤＷで接続されるようになっている。
【００２１】
親チップ１上のバンプＢＳ１，ＢＰ１，ＢＧ１は、表面保護膜の形成の後に、耐酸化性の金属（たとえば、金）を電解めっきまたは無電解めっきにより堆積させることによって、同一工程で形成される。
同様に、子チップ２上のＢＳ２，ＢＰ２，ＢＧ２は、表面保護膜の形成の後に、耐酸化性の金属（たとえば、金）を電解めっきまたは無電解めっきにより堆積させることによって、同一工程で形成される。
【００２２】
図３は、親チップ１および子チップ２のチップ間接続の良否の検査方法を説明するための図解的な電気回路図である。信号接続バンプＢＳ１，ＢＳ２間の接合の良否を検査するときには、信号接続バンプＢＳ１の引き出し部ａと、接地接続バンプＢＧ１の引き出し部ｃ（または電源接続バンプＢＰ１の引き出し部ｂ）とにそれぞれテストプローブＴ，Ｔが当てられる。そして、所定のテスト用電圧（たとえば、ダイオードＤＤ２（またはＤＤ１）に対して順方向となる電圧）を印加することによって、テストプローブＴ，Ｔ間にダイオードＤＤ２（またはＤＤ１）が接続されているかどうかが検査される。
【００２３】
すなわち、一方のテストプローブＴから、接地接続バンプＢＧ１（または電源接続バンプＢＰ１）、接地接続バンプＢＧ２（または電源接続バンプＢＰ２）、ダイオードＤＤ２（またはＤＤ１）、信号接続バンプＢＳ２，ＢＳ１を経て、他方のテストプローブＴに至る回路が形成されていることが確認されれば、結局、信号接続バンプＢＳ１，ＢＳ２間の接合が良好であることを確認できる。このとき、同時に、接地接続バンプＢＧ１，ＢＧ２間（または電源接続バンプＢＰ１，ＢＰ２間）の接続が良好であることも同時に確認されることになる。
【００２４】
引き出し部ｃ（またはａ）に当てたテストプローブＴからテスト用の電圧を印加したときに、引き出し部ａ（またはｂ）に当てたテストプローブにおいて電流が検出されなければ、上記の回路のいずれかの箇所に不良があることになる。このような場合には、当該チップ・オン・チップ構造は、不良品と判定されて以後の工程から排除される。
また、電源接続バンプＢＰ１（もしくは接地接続バンプＢＧ１）と、信号接続バンプＢＳ１または接地接続バンプＢＧ１（もしくは電源接続バンプＢＰ１）との間で、同様の検査を行うことによって、電源接続バンプＢＰ１，ＢＰ２間（または接地接続バンプＢＧ１，ＢＧ２間）の接合の良否を判定することができる。
【００２５】
親チップ１および子チップ２の電源部および接地部は電気的に分離されているので、検査時において、一対のテストプローブ間に親チップ１側のダイオードＤＭ１，ＤＭ２を通る回路が形成されることはない。したがって、親チップ１と子チップ２との電気接続の良否を確実に検査できる。
以上のようにこの実施形態においては、親チップ１および子チップ２の電源部および接地部をそれぞれ電気的に分離した構成により、子チップ２内の既存のダイオードＤＤ１，ＤＤ２を利用して、高度な機能テストを要することなく、親チップ１と子チップ２との電気接続の良否を簡便に検査することができるようになる。そして、この簡便な検査により良品と判定されたチップ・オン・チップ構造についてのみ、封止樹脂によるパッケージング工程や、その後の機能テスト工程が行われることになる。
【００２６】
なお、この検査は、親チップ１とリードフレームＦとのワイヤボンディングに先だって行われることが好ましいが、ワイヤボンディング後に検査を行う場合には、親チップ１と子チップ２との電源部および接地部が電気的に分離されている状態を確保しておく必要がある。具体的には、図１および図２に示されているように、電源用パッドＰＥ11と電源用パッドＰＥ21とを、リードフレームＦの各別の端子部に接続し、接地用パッドＰＥ12と接地接続バンプＢＧ１とをリードフレームＦの各別の端子に接続すればよい。
【００２７】
以上、この発明の一実施形態について説明したが、この発明は、他の形態で実施することも可能である。たとえば、上述の実施形態では、子チップ２への電源供給を親チップ１の半導体基板上に形成されたラインＬを介して行っているが、親チップ１側の電源接続パッドＰＰ１を省き、電源接続バンプＢＰ１をボンディングワイヤＷでリードフレームＦに接続するようにしてもよい。すなわち、接地接続バンプＢＧ１側と同様の構成としてもよい。
【００２８】
また、上述の実施形態では、親チップ１および子チップ２の両方にバンプＢＳ１，ＢＳ２，ＢＰ１，ＢＰ２，ＢＧ１，ＢＧ２を設けているが、たとえば、子チップ２側のバンプＢＳ２，ＢＰ２，ＢＧ２を省き、親チップ１側のバンプＢＳ１，ＢＰ１，ＢＧ２を子チップ２のパッドＰＳ２，ＰＰ２，ＰＧ２に直接接合する構成としてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップを用いたチップ・オン・チップ構造の半導体装置の図解的な断面図である。
【図２】上記半導体装置の図解的な平面図である。
【図３】チップ間接続の良否の検査方法を説明するための図解的な電気回路図である。
【符号の説明】
１ 親チップ（第１の半導体チップ）
２ 子チップ（第２の半導体チップ）
１０ 親チップの内部回路
２０ 子チップの内部回路
ａ 引き出し部
ｂ 引き出し部
ｃ 引き出し部
ＢＧ１ 接地接続バンプ
ＢＧ２ 接地接続バンプ
ＢＰ１ 電源接続バンプ
ＢＰ２ 電源接続バンプ
ＢＳ１ 信号接続バンプ
ＢＳ２ 信号接続バンプ
ＤＤ１ ダイオード
ＤＤ２ ダイオード
Ｆ リードフレーム
ＰＥ11 電源用パッド
ＰＥ12 接地用パッド
ＰＥ21 電源用パッド
ＰＧ２ 接地接続パッド
ＰＰ１ 電源接続パッド
ＰＰ２ 電源接続パッド
ＰＳ１ 信号接続パッド
ＰＳ２ 信号接続パッド
Ｔ テストプローブ
Ｗ ボンディングワイヤ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a so-called chip-on-chip structure.
[0002]
[Prior art]
It has been proposed that a semiconductor device having a chip-on-chip structure is formed by bonding a second semiconductor chip (child chip) on the first semiconductor chip (parent chip), for example, face-down. In this case, the electrical connection between the first and second semiconductor chips is achieved by bonding bumps provided on the surface of each chip. In addition, external connection after the chip-on-chip structure is accommodated in a package such as resin is to connect the terminal portion of the lead frame and the external connection pad of the first semiconductor chip by wire bonding or the like. Is achieved.
[0003]
In the stage before joining the first and second semiconductor chips, it is inspected whether each semiconductor chip is a non-defective product, for example, by applying a test probe to the bump.
After the first and second semiconductor chips are joined to each other to form a chip-on-chip semiconductor device, it must be ensured that the semiconductor device is a good product as a whole. Therefore, conventionally, after a chip-on-chip structure is accommodated in a package, a test signal is given from a lead frame to perform a function test.
[0004]
[Problems to be solved by the invention]
However, functional testing is an advanced test method that is performed by inputting complex test signals, whereas defects in chip-on-chip semiconductor devices are mostly due to poor connection between bumps. is there.
In spite of this, a simple method for directly inspecting the quality of the connection between bumps has not been provided so far, and therefore, an advanced functional test is performed to find a simple defect such as a bonding failure between bumps. I had to apply it.
[0005]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a chip-on-chip type semiconductor device that can easily inspect the quality of electrical connection between semiconductor chips.
[0006]
[Means for Solving the Problems and Effects of the Invention]
In order to achieve the above object, the invention according to claim 1 is a chip-on-chip type constituted by superposing and joining the first semiconductor chip (1) and the second semiconductor chip (2). The first semiconductor chip includes a first signal connection portion (for transmitting and receiving signals between the internal circuit (10) and the internal circuit (20) of the second semiconductor chip). PS1, BS1), a first ground connection portion (BG1) for applying a ground potential to the second semiconductor chip, and a first power supply connection portion (PP1, for supplying a power supply potential to the second semiconductor chip). BP1) on the outermost surface of the semiconductor substrate, and the second semiconductor chip includes a second signal connection portion (PS2, BS2) connected to the first signal connection portion of the first semiconductor chip. The first ground connection portion of the first semiconductor chip. A second ground connection part (PG2, BG2) to be connected and a second power supply connection part (PP2, BP2) connected to the first power supply connection part of the first semiconductor chip are provided on the outermost surface of the semiconductor substrate. And diodes (DD2, DD1) formed on the semiconductor substrate so as to be connected between the second signal connection portion, the second ground connection portion, and the second power supply connection portion, respectively. In the first semiconductor chip, the ground part (PE12) and the power supply part (PE11) of the first semiconductor chip, and the first ground connection part and the first power supply connection part are: Each of the semiconductor devices is electrically separated.
[0007]
The alphanumeric characters in parentheses represent corresponding components in the embodiments described later.
According to the present invention, when a test voltage is applied between the first signal connection portion and the first ground connection portion or the first power supply connection portion, is a circuit passing through the diode of the second semiconductor chip formed? By inspecting whether or not the connection between the first signal connection portion and the second signal connection portion can be checked, the connection between the first signal connection portion or the first ground connection portion and the first power supply connection portion is also possible. By checking whether or not a circuit passing through the diode of the second semiconductor chip is formed when a test voltage is applied to the first and second semiconductor chips, the quality of the connection between the first power supply connection portion and the second power supply connection portion is determined. Can be inspected.
[0008]
Further, it is inspected whether or not a circuit passing through the diode of the second semiconductor chip is formed when a test voltage is applied between the first signal connection portion or the first power supply connection portion and the first ground connection portion. Thus, the quality of the connection between the first ground connection portion and the second ground connection portion can be inspected.
When the second signal connection unit is a signal input unit, the diode described above may be a protection diode for protecting the internal circuit from surge input, for example. Further, when the second signal connection unit is a signal output unit, it may be a parasitic diode parasitic to the transistor of the signal output circuit.
[0009]
In general, a protection diode or a parasitic diode is also interposed between the ground part and the power supply part in the first signal connection part of the first semiconductor chip. In the present invention, the grounding of the first semiconductor chip is provided. And the power supply section are electrically separated from the first ground connection section and the first power supply connection section, so that a circuit passing through the diode in the first semiconductor chip is formed in each of the above-described inspections. It is not. Therefore, the quality of the electrical connection between the first and second semiconductor chips can be reliably checked.
[0010]
The first and second signal connection portions, the first and second ground connection portions, and the first and second power supply connection portions may include pads formed on the semiconductor substrate. The bump may be formed so as to protrude from the outermost surface. However, at least one of the first and second signal connection portions, at least one of the first and second ground connection portions, and at least one of the first and second power connection portions are bumps, respectively. It is preferable, and thereby, each connection can be performed satisfactorily.
[0011]
Further, when the first semiconductor chip is larger than the second semiconductor chip, the first signal connection portion is drawn out to a region outside the arrangement region of the second semiconductor chip. It is preferable to have. In this case, at least one of the first ground connection portion and the first power supply connection portion similarly has a lead-out portion formed by being drawn out to an area outside the arrangement area of the second semiconductor chip. It is preferable.
[0012]
With such a configuration, the test probe is applied to the bumps drawn outward from the arrangement region of the second semiconductor chip on the surface of the first semiconductor chip, and the first signal connection portion, the second signal connection portion, It is possible to check the quality of the connection between the two. At the same time, the connection between the first ground connection part and the first power supply connection part drawn out of the second semiconductor chip is also good or bad with the corresponding connection part on the second semiconductor chip side. Can be inspected.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view of a semiconductor device using a semiconductor chip according to an embodiment of the present invention, and FIG. 2 is a schematic plan view of the semiconductor device. In this semiconductor device, a parent chip 1 as a first semiconductor chip and a child chip 2 (indicated by a two-dot chain line in FIG. 2) as a second semiconductor chip are placed with their active surfaces facing each other. It has a bonded chip-on-chip structure. In this case, the active surface refers to a surface on the active surface layer region side where a functional element including an active element such as a transistor or a passive element such as a resistor is formed. Each of the parent chip 1 and the child chip 2 may be a silicon chip, but may be another type of semiconductor chip such as a germanium semiconductor or a compound semiconductor (such as gallium arsenide or gallium phosphide). The semiconductor types of 1 and the child chip 2 do not need to match.
[0014]
Signal connection pads PS1 and PS2 for transmitting and receiving signals between the internal circuits 10 and 20 are formed on the active surfaces of the parent chip 1 and the child chip 2, respectively. A connection pad PE is formed. The external connection pads PE include a power supply pad PE11 for supplying power to the parent chip 1 and a grounding pad PE12 for supplying a ground potential to the parent chip 1.
[0015]
Further, on the outermost surface of the parent chip 1, a power connection pad PP1 for supplying a power supply voltage to the child chip 2, and a power supply pad PE21 (an external connection pad PE of the external connection pad PE) to which an external power supply voltage to be supplied to the child chip 2 is applied. 1). The power supply connection pad PP1 and the power supply pad PE21 are connected through a line L on the parent chip 1, and these are electrically connected to a power supply line (power supply unit) for operating the parent chip 1. Insulated.
[0016]
On the semiconductor substrate (P-type substrate in this embodiment) that forms the base of the parent chip 1, diodes DM1 and DM2 are connected between the signal connection pad PS1, the power supply pad PE11, and the grounding pad PE12, respectively. Has been. These diodes DM1 and DM2 are protective diodes for protecting the internal circuit 10 from surge input when the signal connection pad PS1 accepts signal input. When the signal connection pad PS1 outputs a signal to the outside, it is a parasitic diode that is parasitic on the transistor that forms the output circuit.
[0017]
On the outermost surface of the child chip 2, in addition to the signal connection pad PS2, a power connection pad PP2 to which a power supply voltage is supplied and a ground connection pad PG2 to which a ground potential is supplied are provided. On the semiconductor substrate (P-type substrate in this embodiment) forming the base of the child chip 2, diodes DD1 and DD2 are connected between the signal connection pad PS2, the power supply connection pad PP2, and the ground connection pad PG2, respectively. Has been. These diodes DD1 and DD2 are protective diodes for protecting the internal circuit 20 from surge input when the signal connection pad PS2 accepts signal input. When the signal connection pad PS2 outputs a signal to the outside, it is a parasitic diode that is parasitic on the transistor that forms the output circuit.
[0018]
A surface protective film (not shown) made of a silicon nitride film or the like is formed on the outermost surfaces of the parent chip 1 and the child chip 2, and the pads PS1, PS2, PP1, PP2, PG2, and PE are used as the surface protective film. It is exposed from the formed opening. The electrical connection and mechanical joining between the parent chip 1 and the child chip 2 are performed by connecting the signal connection bumps BS1, BS2 disposed on the signal connection pads PS1, PS2, PP1, PP2 of the parent chip 1 and the child chip 2, respectively. , BP1 and BP2 are joined to each other.
[0019]
In addition, the ground connection bump BG2 is also formed on the ground connection pad PG2 of the child chip 2, and the ground connection bump BG1 is provided on the outermost surface of the parent chip 1 opposite to the ground connection bump BG2. Has been. The ground connection bump BG1 on the parent chip 1 side is formed on the surface protective film, and is insulated from the semiconductor substrate that forms the base of the parent chip 1, and therefore electrically from the ground portion of the parent chip 1. It is in an insulated state.
[0020]
In this embodiment, the parent chip 1 is larger than the child chip 2 and the external connection pads PE are arranged outside the arrangement area of the child chip 2. The external connection pad PE is connected to the terminal portion of the lead frame F via the bonding wire W.
The bumps BS2, BP2, and BG2 formed on the surface of the child chip 2 are formed in a limited area near the corresponding pads PS2, PP2, and PG2, whereas they are formed on the surface of the parent chip 1. The bumps BS1, BP1, and BG1 are not limited to the areas near the corresponding pads PS1, PP1, and PG1, but are drawn out to the outside of the arrangement area of the child chip 2 on the surface protection film (FIG. 2). Each). The ground connection bump BG1 is drawn out to the vicinity of the periphery of the parent chip 1, and the end portion of the ground connection bump BG1 and the lead frame F are connected by a bonding wire W.
[0021]
The bumps BS1, BP1, and BG1 on the parent chip 1 are formed in the same process by depositing an oxidation-resistant metal (for example, gold) by electrolytic plating or electroless plating after forming the surface protective film. .
Similarly, BS2, BP2, and BG2 on the child chip 2 are formed in the same process by depositing an oxidation-resistant metal (for example, gold) by electrolytic plating or electroless plating after the formation of the surface protective film. Is done.
[0022]
FIG. 3 is an illustrative electric circuit diagram for explaining a method for inspecting the quality of inter-chip connection between the parent chip 1 and the child chip 2. When inspecting the bonding quality between the signal connection bumps BS1 and BS2, test probes are respectively provided on the lead portion a of the signal connection bump BS1 and the lead portion c of the ground connection bump BG1 (or the lead portion b of the power connection bump BP1). T, T are applied. Whether or not the diode DD2 (or DD1) is connected between the test probes T and T by applying a predetermined test voltage (for example, a voltage that is forward with respect to the diode DD2 (or DD1)). Is inspected.
[0023]
That is, from one test probe T, the ground connection bump BG1 (or power connection bump BP1), the ground connection bump BG2 (or power connection bump BP2), the diode DD2 (or DD1), the signal connection bumps BS2 and BS1, and the other If it is confirmed that the circuit reaching the test probe T is formed, it can be confirmed that the connection between the signal connection bumps BS1 and BS2 is good. At the same time, it is simultaneously confirmed that the connection between the ground connection bumps BG1 and BG2 (or between the power supply connection bumps BP1 and BP2) is good.
[0024]
If a test voltage is applied from the test probe T applied to the lead portion c (or a) and no current is detected in the test probe applied to the lead portion a (or b), one of the above circuits There will be a defect in this part. In such a case, the chip-on-chip structure is determined as a defective product and excluded from the subsequent processes.
Further, by performing the same inspection between the power connection bump BP1 (or ground connection bump BG1) and the signal connection bump BS1 or ground connection bump BG1 (or power connection bump BP1), the power connection bumps BP1 and BP2 It is possible to determine whether or not the joint is good (or between the ground connection bumps BG1 and BG2).
[0025]
Since the power supply unit and the ground unit of the parent chip 1 and the child chip 2 are electrically separated, a circuit passing through the diodes DM1 and DM2 on the parent chip 1 side is formed between the pair of test probes at the time of inspection. There is no. Therefore, the quality of the electrical connection between the parent chip 1 and the child chip 2 can be reliably inspected.
As described above, in this embodiment, the power supply unit and the ground unit of the parent chip 1 and the child chip 2 are electrically separated, and the existing diodes DD1 and DD2 in the child chip 2 are used to Thus, it is possible to easily check the quality of the electrical connection between the parent chip 1 and the child chip 2 without requiring a functional test. Only the chip-on-chip structure determined as a non-defective product by this simple inspection is subjected to the packaging process using the sealing resin and the subsequent functional test process.
[0026]
This inspection is preferably performed prior to wire bonding between the parent chip 1 and the lead frame F. However, when inspection is performed after wire bonding, the power supply unit and grounding unit of the parent chip 1 and the child chip 2 are used. It is necessary to secure a state in which is electrically separated. Specifically, as shown in FIGS. 1 and 2, the power supply pad PE11 and the power supply pad PE21 are connected to different terminal portions of the lead frame F, and the grounding pad PE12 is connected to the ground. The bump BG1 may be connected to each different terminal of the lead frame F.
[0027]
Although one embodiment of the present invention has been described above, the present invention can be implemented in other forms. For example, in the above-described embodiment, power is supplied to the child chip 2 via the line L formed on the semiconductor substrate of the parent chip 1, but the power connection pad PP1 on the parent chip 1 side is omitted, and the power The connection bump BP1 may be connected to the lead frame F by the bonding wire W. That is, the same configuration as that of the ground connection bump BG1 may be employed.
[0028]
In the above-described embodiment, the bumps BS1, BS2, BP1, BP2, BG1, and BG2 are provided on both the parent chip 1 and the child chip 2. For example, the bumps BS2, BP2, and BG2 on the child chip 2 side are provided. The configuration may be such that the bumps BS1, BP1, BG2 on the parent chip 1 side are directly joined to the pads PS2, PP2, PG2 of the child chip 2 by omitting them.
In addition, various design changes can be made within the scope of matters described in the claims.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a semiconductor device having a chip-on-chip structure using a semiconductor chip according to an embodiment of the present invention.
FIG. 2 is a schematic plan view of the semiconductor device.
FIG. 3 is an illustrative electric circuit diagram for explaining a method for inspecting the quality of connection between chips.
[Explanation of symbols]
1 Parent chip (first semiconductor chip)
2 Child chip (second semiconductor chip)
10 Internal circuit of parent chip 20 Internal circuit of child chip a Lead part b Lead part c Lead part BG1 Ground connection bump BG2 Ground connection bump BP1 Power connection bump BP2 Power connection bump BS1 Signal connection bump BS2 Signal connection bump DD1 Diode DD2 Diode F Lead frame PE11 Power pad PE12 Ground pad PE21 Power pad PG2 Ground connection pad PP1 Power connection pad PP2 Power connection pad PS1 Signal connection pad PS2 Signal connection pad T Test probe W Bonding wire

Claims (1)

第１の半導体チップと第２の半導体チップとを重ね合わせて接合して構成されるチップ・オン・チップ型の半導体装置であって、
上記第１の半導体チップは、その内部回路と上記第２の半導体チップの内部回路との間の信号の授受のための第１信号接続部と、上記第２の半導体チップに接地電位を与えるための第１接地接続部と、上記第２の半導体チップに電源電位を与えるための第１電源接続部とを半導体基板の最表面に有しており、
上記第２の半導体チップは、上記第１の半導体チップの第１信号接続部と接続される第２信号接続部と、上記第１の半導体チップの第１接地接続部に接続される第２接地接続部と、上記第１の半導体チップの第１電源接続部に接続される第２電源接続部とを半導体基板の最表面に有しているとともに、上記第２信号接続部と上記第２接地接続部および上記第２電源接続部との間にそれぞれ介装接続されるように上記半導体基板上に形成されたダイオードを有しており、
上記第１の半導体チップにおいて、当該第１の半導体チップの接地部および電源部と、上記第１接地接続部および第１電源接続部とは、それぞれ電気的に分離されていることを特徴とする半導体装置。A chip-on-chip type semiconductor device configured by overlapping and joining a first semiconductor chip and a second semiconductor chip,
The first semiconductor chip has a first signal connection portion for transmitting and receiving signals between its internal circuit and the internal circuit of the second semiconductor chip, and for providing a ground potential to the second semiconductor chip. A first ground connection portion and a first power connection portion for applying a power supply potential to the second semiconductor chip on the outermost surface of the semiconductor substrate,
The second semiconductor chip includes a second signal connection portion connected to the first signal connection portion of the first semiconductor chip and a second ground connection connected to the first ground connection portion of the first semiconductor chip. A connection portion and a second power supply connection portion connected to the first power supply connection portion of the first semiconductor chip are provided on the outermost surface of the semiconductor substrate, and the second signal connection portion and the second ground are provided. A diode formed on the semiconductor substrate so as to be connected between the connection portion and the second power supply connection portion;
In the first semiconductor chip, the ground part and the power supply part of the first semiconductor chip and the first ground connection part and the first power supply connection part are electrically separated from each other. Semiconductor device.
JP31408499A 1999-11-04 1999-11-04 Semiconductor device Expired - Fee Related JP3939057B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31408499A JP3939057B2 (en) 1999-11-04 1999-11-04 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31408499A JP3939057B2 (en) 1999-11-04 1999-11-04 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2001135778A JP2001135778A (en) 2001-05-18
JP3939057B2 true JP3939057B2 (en) 2007-06-27

Family

ID=18049052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31408499A Expired - Fee Related JP3939057B2 (en) 1999-11-04 1999-11-04 Semiconductor device

Country Status (1)

Country Link
JP (1) JP3939057B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4732642B2 (en) * 2001-09-28 2011-07-27 ローム株式会社 Semiconductor device
JP4910512B2 (en) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method of semiconductor device
JP5349410B2 (en) 2010-06-17 2013-11-20 浜松ホトニクス株式会社 Inspection method of semiconductor integrated circuit device and semiconductor integrated circuit device
JP5399982B2 (en) 2010-06-17 2014-01-29 浜松ホトニクス株式会社 Inspection method of semiconductor integrated circuit device and semiconductor integrated circuit device

Also Published As

Publication number Publication date
JP2001135778A (en) 2001-05-18

Similar Documents

Publication Publication Date Title
KR100761860B1 (en) Stack semiconductor package having interposer chip for enabling wire bond monitoring, and fabrication method using the same
TWI646644B (en) Semiconductor device
US20130256865A1 (en) Semiconductor module
JP3260253B2 (en) Inspection method for semiconductor device and conductive adhesive for inspection
JPH08115964A (en) Wire bonding inspection method of ball grid array semiconductor package
JP3939057B2 (en) Semiconductor device
JP4873635B2 (en) Manufacturing method of semiconductor device
JP2004134715A (en) Semiconductor device and its manufacturing method
KR100687687B1 (en) Multichip module packaging method
US9502385B2 (en) Semiconductor device and connection checking method for semiconductor device
JP2002228725A (en) Semiconductor chip, multi-chip module and connection test method
JP3971070B2 (en) Semiconductor device
JP4098976B2 (en) Multi-chip module and inter-chip connection test method
JPH01155637A (en) Multichip module
JP3163903B2 (en) Inspection parts for multi-chip module substrates
JPH1082834A (en) Semiconductor integrated circuit
JP2001135795A (en) Semiconductor device
JP4114294B2 (en) Semiconductor device and inspection method thereof
JP2001135787A (en) Assembly method of semiconductor device
JPS59143338A (en) Semiconductor integrated circuit device
JPS63283138A (en) Semiconductor device
JPS63239853A (en) Semiconductor device
JPH05343488A (en) Semiconductor device
TW200908281A (en) Multi-chip stacked package enabling to electrically isolate an encapsulated fail chip and a substrate utilized for the package
JPS6314438A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040407

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070320

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070327

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100406

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110406

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140406

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees