JP3936190B2 - Ytoを備えた信号解析装置 - Google Patents
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Description
本発明は、YTO(YIG<Yttrium−Iron−Garnet−device>−Tuned Oscillator)を備えた信号解析装置に係り、特に、YTOの応答速度を高速化することができるYTOを備えた信号解析装置に関する。
背景技術
一般に、スペクトラムアナライザ等の信号解析装置には、周波数変換部に局部発振器としてのYTOが設けられる。
このYTOは、YIGなどの磁気素子を用いて高周波の信号を発振出力する発振器である。
図6は、従来のYTOの駆動回路部分を示すブロック図である。
図6において、YTO駆動回路50は、制御回路51、掃引回路52、定電流回路53を有している。
ここで、定電流回路53は、掃引回路52から出力されるノコギリ状の掃引信号、及び制御回路51から出力される掃引開始周波数をオフセットとする制御信号に基づき、YTO55に対する電流値を制御することにより、YTO55の発振周波数を、例えば、3乃至8GHzの周波数範囲で掃引して可変制御する。
なお、ダイオード56は、YTO55の端子Aの電圧が0V以上になることを防止する。
そして、図示しないスペクトラムアナライザ等の信号解析装置では、このようなYTO55に対する発振周波数の可変制御によるYTO55からの高周波信号出力を使用して、信号の解析処理(例えば、所定周波数範囲のスペクトルから変調精度、変調歪、高調波検出、隣接チャンネルの漏洩など)を実行し、解析結果を表示器の画面上などに出力する。
この場合、上記スペクトラムアナライザ等の信号解析装置に対しては、上述したような信号の解析処理を含む信号解析装置での測定作業時間の短縮化を図るために、1秒当たりのYTOの掃引回数をできるだけ増大させたいという要求がある。
これは、YTOが所定周波数範囲(例えば、上記3乃至8GHz)で1回目の掃引を行った後、YTOが次回の掃引を行うために、できるだけ速やかに次回の掃引の開始周波数まで変化させるようにすることによって達成される。
しかしながら、従来のYTO駆動回路50では、次のような理由で掃引回数の増大化を図ることができなかった。
それは、従来のYTO駆動回路50では、YTOが、1回目の掃引終了から次回の掃引開始に移行するまでの間の時間(裏時間)をある程度以下には短くすることができないということによっている。
これは、従来のYTO駆動回路50における定電流回路53では、裏時間における制御電流の変化を高速に行うことができず、必要とする電流値に至るまでの応答に時間(約8msec)がかかっていたためである。
この裏時間は、信号解析装置に設けられる周波数変換部、IF部、CPU等の性能にも影響されるが、上記定電流回路53における電流制御の応答速度の影響を最も大きく受けるため、この裏時間を短くするための解決が望まれていた。
発明の開示
本発明の目的は、上記課題を解決するためになされたものであり、YTOに対する電流制御の応答性を向上させて発振周波数を短時間で変化可能とするYTOを備えた信号解析装置を提供することにある。
本発明の一態様によると、
YTO(5a)を有し、入力信号を受信し、その入力信号と前記YTOの発振周波数をミキシングして中間周波数信号を取り出して、前記入力信号を所望の周波数範囲に渡って解析するためのYTOを備えた信号解析装置において、
YTOの発振周波数に対応した電流を供給する電流駆動回路(21)と、
前記所望の周波数範囲として1掃引で解析するために指定された前記YTOの発振周波数における第1の範囲と次の1掃引で解析するため指定され、前記第1の範囲よりも高い周波数範囲の第2の範囲に対応する周波数を前記YTOに発振させるように電流を前記電流駆動回路から前記YTOに供給させると共に、
前記第1の範囲の終了周波数と前記第2の範囲の開始周波数との差が所定の周波数差よりも大きいことを検出した場合には、前記第1の範囲の終了して前記第2の範囲が開始するまでの期間を短縮するために、前記第1の範囲の終了して前記第2の範囲が開始するまでの期間の一部分に亘り、前記YTOに流れる電流を増加させる指令信号を発生する掃引制御手段(9)と、
前記掃引制御手段からの指令信号を受けて、前記電流駆動回路からの電流を増加させるためのバイアスを形成するバイアス回路(20)と、
を備えたことを特徴とするYTOを備えた信号解析装置が提供される。
前記バイアス回路(20)は、
前記YTO(5a)の端子の一端に設けられ接地させるダイオード(26)と、
前記YTOの端子の一端に対しYTOの動作電圧の電源の供給を切り換えるスイッチ手段(25)とを備え、
前記掃引制御手段(9)の掃引間制御信号がONの時には前記スイッチ手段を介して前記電源をYTOの端子の一端に供給し、制御信号がOFFの時には前記ダイオードを介してYTOの端子の一端を接地する構成としてもよい。
また、前記スイッチ手段(25)の切換え動作の論理を反転させる論理反転手段(33)を備え、
前記スイッチ手段のON/OFFを論理反転の掃引間制御信号OFF/ONで動作させることもできる。
以上のような構成において、電流回路駆動21は、YTO5aの発振周波数を掃引信号に対応して電流制御する。
掃引制御手段9は、1回目の掃引終了時の周波数と次回の掃引開始の周波数の差分が大きい場合には、YTOバイアス回路20にONの掃引間制御信号を出力する。
YTOバイアス回路20は、掃引間制御信号がONのとき、FET25をONさせてYTO5aの動作電圧に対応した電圧を供給する。
このバイアス電圧により電流駆動回路21が流すYTO5aへの電流値の立上がりを急峻にできることにより、裏時間の短縮化を図って、電流制御の応答速度を高速化することができる。
1回目の掃引期間中や、掃引終了時の周波数と次回の掃引開始の周波数の差分が小さい場合には、YTOバイアス回路20がOFFで消費電力を浪費しない。
発明を実施するための最良の形態
以下、本発明の各実施の形態を図面を用いて説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態によるYTOバイアス装置が設けられる信号解析装置の全体構成を示すブロック図である。
この信号解析装置としては、送信機テスタやスペクトラムアナライザがある。
図1の例での信号解析装置は、スペクトラムアナライザであり、入力信号の所定周波数範囲のスペクトルから変調精度、変調歪、高調波検出、隣接チャンネルの漏洩などを解析し、表示器上などに出力する解析処理を行う。
入力端子1を介して入力された高周波の被試験信号aは減衰器2で予め定められた規定レベルに調整されて、周波数変換部3へ入力される。
周波数変換部3へ入力された高周波の被試験信号aは、信号混合器4で後述するYTOが用いられている局部発振器5からの局部発振信号bと混合されて、中間周波数を有する中間周波数信号に変換される。
この中間周波数信号は、BPF(ハンドパスフィルタ)6で帯域制限された後、再度、別の信号混合器7で局部発振器8からの局部発振信号b1と混合されて最終の中間周波数信号cとしてこの周波数変換部3から出力される。
周波数変換部3の局部発振器5の発振周波数は掃引制御手段9によって、パネル等から設定された所定の周波数範囲に亘って掃引される。
その結果、周波数変換部3から出力される中間周波数信号cの周波数fIも掃引動作に同期して変化する。
この周波数変換部3から出力された周波数が低減された中間周波数信号cは、次の分解能バンド幅(RBW)フィルタ10へ入力される。
このRBWフィルタ10は、不要な周波数成分を除き、必要な中間周波数信号のみを選択するバンドパスフィルタ(帯域可変フィルタ)を有している。
このバンドパスフィルタの周波数特性の通過中心周波数fCにおけるピークレベルから3dB低下した時点におけるバンド幅(RBW)は、このスペクトラムアナライザにおける周波数分解能を表すことになる。
また、周波数変換部3から出力される中間周波数信号cの周波数fIが、掃引動作に同期して変化するので、RBWフィルタ10から1掃引期間(掃引周期)内において時間経過と共に出力される出力信号は、掃引受信して中間周波数信号cに変換された被試験信号の各周波数成分における時系列波形となる。
そして、RBWフィルタ10からの出力信号は、増幅器11でゲイン調整された後に、対数(LOG)変換器12で対数変換される。
このLOG変換器12で信号レベルがdB単位に変換された出力信号は、次の検波器13で検波される。
その結果、掃引期間内に検波された信号は、掃引された周波数における時系列波形の大きさを示す。
したがって、この検波器13からの掃引周波数における時系列波形の大きさを示す検波信号は、横軸を周波数、縦軸を振幅として表現すれば、周波数スペクトラム波形となる。
この検波器13から出力された周波数スペクトラム波形を示す信号は、次のビデオバンド幅(VBW)フィルタ14へ入力される。
このVBWフィルタ14は、スペクトラムアナライザの前面パネルに取付けられた表示器17に最終的に表示される周波数スペクトラム波形の高周波成分(雑音成分)を除去するLPF(ローパスフィルタ)で構成されている。
このVBWフィルタ14から出力されたアナログの周波数スペクトラム波形は、図示しないピーク検出器にて各時間軸位置におけるピーク値が検出され、包絡線検波された状態の最終的な周波数スペクトラム波形が得られる。
この最終的な周波数スペクトラム波形を示す信号は、次のA/D変換器16でデジタルデータに変換される。
デジタルデータに変換された周波数スペクトラム波形は、前述した表示器17に表示される。
これによって、被測定信号aの周波数スペクトラム波形が表示器17に表示出力される。
なお、掃引周波数範囲及び表示器17上における周波数の表示範囲を変更することによって、広い周波数範囲に亘って、かつ任意の周波数範囲内の周波数スペクトラムを測定可能である。
図2は、本発明の要部であるYTOバイアス回路20を備えたYTO駆動回路を示すブロック図である。
YTO5aは、図1の周波数変換部3の局部発振器5の一部を構成している。
また、掃引部9aと制御部9bとは、掃引制御手段9を構成している。
定電流回路としての電流駆動回路21は、YTO5aの端子Aの一端に接続され、YTO5aに対する制御電流を可変制御する。
この定電流回路としての電流駆動回路21には、掃引部9aからノコギリ状の掃引信号が入力され、YTO5aの発振周波数を所定の周波数範囲で掃引するようYTO5aに対する電流を制御する。
また、制御部(CPU)9bから掃引開始周波数fsの入力時には、対応する電流となるよう電流制御する。
YTOバイアス回路20は、YTO5aのB端子(接地側)に接続され、金属酸化膜シリコン(MOS)電界効果型トランジスタ(FET)25と、ダイオード26とで構成されている。
ここで、FET25のソースには、電源からの+12Vの電圧が印加される。
また、FET25のドレインは、ダイオード26のカソードを介して並列にYTO5aに接続されている。
なお、ダイオード26のアノードは接地されている。
また、FET25のゲートには、制御部9bからの掃引間制御信号(ON/OFF)が入力される。
そして、制御部9bは、1回目の掃引が終了した際の周波数f2と、次回の掃引開始周波数f3との差を検出し、このf2とf3との差分が所定値以上である場合には、FET25をONさせる制御信号を出力する。
これにより、FET25がONしたとすると、+12Vの電圧がソース−ドレインを介してYTO5aのB端子に印加されるようになっている。
図3は、図2の定電流回路としての電流駆動回路21の内部構成を示す回路図である。
入力端子Vinには、掃引部9aからの掃引信号が入力される。
この掃引信号は、掃引周波数に対応した電圧である。
入力端子Vinは、抵抗R1aを介して演算増幅器(以下、オペアンプと記す)30の逆相(−)入力端子30aに接続される。
このオペアンプ30の出力には、トランジスタ31のベースが接続されている。
このトランジスタ31のコレクタには、負電圧−Vaが印加されている。
このトランジスタ31のエミッタは、それぞれ、同一抵抗値の帰還抵抗R1b,R1cを介してオペアンプ30の逆相(−)入力端子30a及び正相(+)入力端子30bに接続されている。
すなわち、このトランジスタ31は、いわゆるエミッタフォロワとして接続されている。
+側の帰還経路でトランジスタ31の後段(エミッタ)には、内部負荷抵抗R2の一端が接続されている。
この内部負荷抵抗R2の他端は、前記帰還抵抗R1cと出力端子Ioutに接続されている。
そして、オペアンプ30の正相(+)入力端子30aは、抵抗R1dを介して接地されている。
前記出力端子Ioutは、YTO5aの一方の端子Aに接続される。
上記抵抗R1a,R1bR1c,R1dの抵抗値は、内部負荷抵抗R2の抵抗値に比していずれも十分に高い値で、例えば、1kΩである。
また、内部負荷抵抗R2の抵抗値は、上記抵抗R1a,R1bR1c,R1dの抵抗値に比して十分に低い値で、例えば、10Ωである。
また、YTO5aは、図示のようにコイルLと、抵抗Rの直接接続体からなる等価回路で表され、RLによる所定の時定数を有する。
上記定電流回路としての電流駆動回路21は、入力端子Vinに印加される電圧のみに対応する電流電流I=−(Vin)/10(Ω)を出力端子Ioutから出力する。
そして、定電流回路としての電流駆動回路21は、出力端子Iout側の電圧変動に影響されず上記所定の電流値を出力できる定電流回路としての電流駆動回路として動作するものである。
図4は、YTO5aの掃引周波数の変化を示すタイムチャートである。
図4に示すように、第1の範囲をf1乃至f2、第2の範囲をf3乃至f4を掃引で解析するため指定した場合、例えば、1回目の掃引で3GHz(f1)乃至3.5GHz(f2)まで行った後、次回の掃引開始周波数f3が4GHzであったとする。
掃引時に、YTO5aを流れる電流は、端子B−Aに流れ、電流値は定電流回路としての電流駆動回路21で制御されている。
この際、YTOバイアス回路20(FET25)はOFFであり、ダイオード26を介して接地端GNDからYTO5aに電流が流れる。
1回目の掃引終了時、掃引制御手段9の制御部9bは、終了時の周波数f2と次回の掃引開始周波数f3の差分を検出して、この差分が所定値以上であると判断すると、FET25をONさせる掃引間制御信号(+V)を出力する。
この掃引間制御信号の出力時間は、前記f2とf3との差分によって異なる。
これにより、FET25がONすると、YTO5aのB端子は+12Vの電圧でバイアスされる。
この+12Vの電圧は、YTO5aの動作電圧に対応した電圧である。
この状態で定電流回路としての電流駆動回路21が電流値を増加させると、YTO5aの端子AB間の電圧が高い状態にあるため、電流値の立ち上がりを急峻(図中実線に示す)にすることができ、短時間で即座にYTO5aの発振周波数を次の掃引開始周波数f3に引き上げることができる。
なお、図4中の点線は、上記YTOバイアス回路20を設けない場合の状態(図6に示す従来技術に相当)である。
本発明によれば、従来技術に比して掃引周波数を変化させる応答速度を向上できることが判る。
すなわち、従来では、掃引周波数を変化させる応答速度として最大8msec程度かかっていたのに対して、本発明ではそれを最大1msecに時間を短縮することができることが示されている。
(第2の実施の形態)
次に、図5は、本発明の第2の実施の形態に用いられる本発明の要部であるYTOバイアス回路20を備えたYTO駆動回路を示すブロック図である。
この図5に示すYTOバイアス回路20は、図2に示した制御部9bからの掃引間制御信号の論理を反転させて図2に示したFET25を駆動する手段が設けられている以外は、図2に示したYTOバイアス回路20と同様である。
すなわち、図5に示すように、制御部9bからの掃引間制御信号は、トランジスタ33のベースに入力されている。
このトランジスタ33は、そのエミッタが接地されると共に、コレクタがFET25のゲートに接続されている。
これにより、制御部9bの掃引間制御信号がON(+V)してトランジスタ33がONすると、FET25のゲートがOFFするため、+12Vの電圧はYTO5aに印加されない。
一方、制御部9bの掃引間制御信号がOFFのとき、FET25のゲートがONして+12Vの電圧がYTO5aに印加される。
このように、制御部9b内部の論理に対応して上記構成により掃引間制御信号の論理を反転させることができる。
掃引終了後の周波数に対して次の掃引開始の周波数が低い場合(繰返し掃引時等)、すなわち、YTO5aに流れる電流の立ち下がり時は、定電流回路21の特性により立ち上がりよりも早く、最大1msec程度で立ち下がることが確認されている。
なお、f1とf3に対応する各掃引開始周波数制御信号は、制御部9bが定電流回路21のオペアンプ30に与えるオフセット電圧となる。
上記実施形態で説明したYTOバイアス回路20は、YTO5aの発振周波数を移行させる際に短時間だけ一時的に動作するものであり、掃引時間中は動作しないため、消費電力を浪費しない。
本発明によれば、掃引終了時の周波数と次の掃引開始の周波数の差分が大きい場合には、YTOにバイアス電圧を供給する構成であるため、YTOに対する電流値の立上がりを急峻にして裏時間を短縮化でき応答速度を高速化することができる。
また、スイッチ手段を設けてバイアス電圧の印加を切り換えるよう構成することにより、バイアス電圧の印加を短時間で行え、掃引期間中はスイッチ手段を非動作させて消費電力の浪費を抑えることができる。
また、掃引制御手段の掃引間制御信号の論理に合わせて論理反転手段を設けるだけでスイッチ手段を制御手段の論理に合わせて動作できるようになる。
したがって、以上詳述したように、本発明によれば、YTOに対する電流制御の応答性を向上させて発振周波数を短時間で変化可能とするYTOを備えた信号解析装置を提供することができる。
【図面の簡単な説明】
図1は、本発明のYTOを備えた信号解析装置の全体構成を示すブロック図である。
図2は、図1の局部発振器5に用いられるYTOのバイアス回路20を備えたYTO駆動回路の内部構成を示すブロック図である。
図3は、図2の電流駆動回路21の内部構成を示す回路図である。
図4は、図2のバイアス回路20によるYTOへのバイアス電圧印加の作用を説明するためのタイミングチャートである。
図5は、図1の局部発振器5に用いられるYTOのバイアス回路20を備えたYTO駆動回路の他の内部構成を示すブロック図である。
図6は、従来技術によるYTO駆動回路を示すブロック図である。
Claims (10)
- YTOを有し、入力信号を受信し、その入力信号と前記YTOの発振周波数をミキシングして中間周波数信号を取り出して、前記入力信号を所望の周波数範囲に渡って解析するためのYTOを備えた信号解析装置において、
YTOの発振周波数に対応した電流を供給する電流駆動回路と、
前記所望の周波数範囲として1掃引で解析するために指定された前記YTOの発振周波数における第1の範囲と次の1掃引で解析するため指定され、前記第1の範囲よりも高い周波数範囲の第2の範囲に対応する周波数を前記YTOに発振させるように電流を前記電流駆動回路から前記YTOに供給させると共に、
前記第1の範囲の終了周波数と前記第2の範囲の開始周波数との差が所定の周波数差よりも大きいことを検出した場合には、前記第1の範囲の終了して前記第2の範囲が開始するまでの期間を短縮するために、前記第1の範囲の終了して前記第2の範囲が開始するまでの期間の一部分に亘り、前記YTOに流れる電流を増加させる指令信号を発生する掃引制御手段と、
前記掃引制御手段からの指令信号を受けて、前記電流駆動回路からの電流を増加させるためのバイアスを形成するバイアス回路と、
を備えたことを特徴とするYTOを備えた信号解析装置。 - 前記電流駆動回路は、
入力端子に印加される電圧のみに対応する所定の電流を出力端子から出力するもので、前記出力端子側の電圧変動に影響されず上記所定の電流を出力できる定電流回路として動作するものであることを特徴とする請求の範囲1に記載のYTOを備えた信号解析装置。 - 前記電流駆動回路は、
掃引部から掃引周波数に対応した電圧の掃引信号が入力される入力端子と、
前記入力端子に第1の抵抗R1aを介して逆相(−)入力端子が接続されるとともに、正相(+)入力端子が第2の抵抗R1dを介して接地されている演算増幅器と、
前記演算増幅器の出力端にベースが接続され、エミッタがそれぞれ、同一抵抗値の第1及び第2の帰還抵抗R1b,R1cを介して前記演算増幅器の逆相(−)入力端子及び正相(+)入力端子に接続されると共に、コレクタに負電圧−Vaが印加されていることにより、エミッタフォロワとなされたトランジスタと、
前記第2の帰還抵抗R1cと前記トランジスタ31のエミッタとの間に、一端及び他端が接続されている内部負荷抵抗R2と、
前記内部負荷抵抗R2の他端に接続されている出力端子と、
を備えたことを特徴とする請求の範囲2に記載のYTOを備えた信号解析装置。 - 上記抵抗R1a,R1bR1c,R1dの抵抗値は、前記内部負荷抵抗R2の抵抗値に比していずれも1kΩを含む十分に高い値であると共に、
前記内部負荷抵抗R2の抵抗値は、上記抵抗R1a,R1bR1c,R1dの抵抗値に比して10Ωを含む十分に低いい値であることを特徴とする請求の範囲3に記載のYTOを備えた信号解析装置。 - 前記電流駆動回路は、
前記入力端子に印加される電圧Vinと前記内部負荷抵抗R2の抵抗値のみに対応する電流I=−(Vin)/10(Ω)を前記出力端子から出力することを特徴とする請求の範囲4に記載のYTOを備えた信号解析装置。 - 前記掃引制御手段は、
前記電流駆動回路にノコギリ状の掃引信号を入力することにより、前記YTOの発振周波数を所定の周波数範囲で掃引するようYTOに対する電流を制御する掃引部と、
掃引開始周波数fsの入力時に、前記電流駆動回路からの電流が掃引開始周波数fsに対応する電流となるよう電流制御する制御部と、
を備えたことを特徴とする請求の範囲1に記載のYTOを備えた信号解析装置。 - 前記バイアス回路は、
ドレインが前記YTOの接地側に接続されると共に、ソースに+12Vの電圧が印加されているFETと、カソードが前記YTOに接続されると共に、アノードが接地されたダイオードとで構成され、
前記FETのゲートには、前記制御部からの掃引間制御信号が入力されることを特徴とする請求の範囲6に記載のYTOを備えた信号解析装置。 - 前記制御部は、1回目の掃引が終了した際の周波数f2と、次回の掃引開始周波数f3との差を検出し、このf2とf3との差分が所定値以上である場合には、前記FET25をONさせる制御信号を出力することにより、
前記バイアス回路のFETがONして、+12Vのバイアス電圧がソース−ドレインを介して前記YTOに印加されるようになされていることを特徴とする請求の範囲7に記載のYTOを備えた信号解析装置。 - 前記バイアス回路は、
前記制御部からの掃引間制御信号の論理を反転させて前記FETを駆動する手段が設けられていることを特徴とする請求の範囲7に記載のYTOを備えた信号解析装置。 - 前記バイアス回路は、
エミッタが接地され、前記制御部からの掃引間制御信号がベースに入力されていると共に、コレクタが前記FETのゲートに接続されているトランジスタをさらに備えていることにより、
前記制御部の掃引間制御信号がON(+V)して前記トランジスタがONすると、前記FETのゲートがOFFするため、+12Vの電圧が前記YTOに印加されないと共に、
前記制御部からの掃引間制御信号がOFFのとき、前記FET25のゲートがONして+12Vの電圧が前記YTOに印加されるようになされていることを特徴とする請求の範囲9に記載のYTOを備えた信号解析装置。
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