JP3908637B2 - クロスバlsi,そのリンク調整方法およびクロスバネットワーク - Google Patents
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Description
【発明の属する技術分野】
本発明は、クロスバLSI(大規模集積回路),そのリンク調整方法およびクロスバネットワークに関し、特に隣接クロスバLSIの調整を感知してネットワーク全体の調整期間を集中させるクロスバLSI,そのリンク調整方法およびクロスバネットワークに関する。
【0002】
【従来の技術】
多くのプロセッサを接続する為には、大きなクロスバを構成する必要があるが、大きなクロスバを構築するには、小さなクロスバLSIを相互接続して作ることが原価や構成バリエーションを考慮すると一般的である。
【0003】
大規模クロスバ(クロスバネットワーク)では、相互接続されるクロスバLSIが多くなり、実装上同一CLKソースにすることが困難であり、各LSIは非同期クロックで動作させている。
【0004】
更に、クロスバLSI間は、シリアルの高周波I/F(インターフェース)にすることでスループットを向上させているが、このインターフェースは、温度変化やスキュー(skew)を考慮して定期的に調整動作を必要としている。更に、非同期間のインターフェースにおいて、この調整周期は同期インターフェースの場合と比較して大幅に短くなる。
【0005】
図4は、クロスバネットワークの構成例である。図4を参照すると、X1〜X8がクロスバLSI、A〜Hがプロセッサである。各クロスバLSIは定期的に調整が必要なリンクで接続されている。
【0006】
プロセッサAからプロセッサHにトランザクションを送る時に、A→X1→X2→X3→X4→X8→Hというルートを使うとすると、AからH間でリンクを6回通過することになる。
【0007】
リンク部は5000T毎に調整が必要とし、その調整期間に50Tかかるとすると、プロセッサAからプロセッサHにトランザクションを送出する場合の調整動作による損失は、50T×6リンク/5000Tであり、6%の損失になる。調整サイクル=C、調整時間=t、通過するクロスバLSI数=nとし、上記を一般的に表すと、損出=t×(n+1)/C×100[%]になる。式から明らかであるが、nが大きいほど損失は大きくなる。また、調整サイクルCは非同期I/Fの場合、同期と比較して大幅に短くなる。これらは安価なLSIを多数接続してクロスバを構成する場合、性能的なデメリットになる。
【0008】
図5は、従来のクロスバLSIの構成を示す図である。従来のクロスバLSIは概略以下のように動作する。
【0009】
通常、ポート0入力部11〜ポート3入力部14からトランザクションを受信して中継処理部15で中継処理を行い、ポート0出力部17〜ポート3出力部20からトランザクションの送信を行っている。リンク調整部16のタイマーカウンタ161は、CLK(クロック)毎に+1回路162によりカウントアップしている。
【0010】
調整タイミング検出回路163は、タイマーカウンタ161の値が所定の値になったら調整指示を各ポートの調整回路(ポート0調整回路164〜ポート3調整回路167)に出力し、各ポートの調整回路は調整パターンを生成してポート出力部に対して出力し、ポート出力部に対して調整パターンを送信するように指示する。各ポートの出力部(ポート0出力部17〜ポート3出力部20)は次段のクロスバLSIのポート入力部に調整パターンを送信し、次段のクロスバLSIのポート入力部は調整パターンを受信してポート入力部のリンク調整(delay lineの調整および緩衝バッファの調整)を行う(図6参照。なお、図6では説明を簡略にするためポートは2個のみ図示している)。
【0011】
ポート0調整回路164〜ポート3調整回路167が動作すると共に、タイマーカウンタ161はリセットされ再びカウントアップを行う。この動作により、クロスバLSIは定期的に次段のクロスバLSIに調整パターンを送信する。
【0012】
図7は従来の調整時間の例を示す図である。図7を参照すると、上記で説明したA→X1→X2→X3→X4→X8→Hというルートを使う場合の調整時間がタイムチャートで示されている。各クロスバLSIが独自に調整を行っているたま、各クロスバLSIの調整期間がバラバラになり、調整に要する時間が長くなっている。
【0013】
また、従来のリンク調整方法として、プロセッサ間データ通信においてトランスミッタとレシーバの間で定期的に再調整を行うことが、非特許文献1に記載されている。
【0014】
また、従来のリンク調整方法として、ネットワークを構成するルータ間でリンクを同調させることが、特許文献1に記載されている。
【0015】
【特許文献1】
特開2000−236323号公報(第4−7頁、図1)
【非特許文献1】
棚橋俊夫、外10名、”A 2Gb/s 21CH Low-Latency Transceiver Circuit for Inter-Processor Communication”、ISSC2001(February 4-8,2001) Session4(High-Speed Digital Interfaces) 4.2
【0016】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、各クロスバLSIが独自に調整を行っているため、合計した調整時間が大きくなり、ネットワークの性能低下を起こすという問題点がある。
【0017】
本発明の目的は、上記の問題点を解決し、クロスバLSI間の調整動作を短時間で複数個所を同時に行うことで性能の低下を最小限に留めるクロスバLSI,そのリンク調整方法およびクロスバネットワークを提供することにある。
【0018】
【課題を解決するための手段】
本願第1の発明のクロスバLSIは、トランザクション或いは調整信号を受信して中継処理部とリンク調整部とに送出し調整信号を受信した場合には自ポート入力部のリンク調整を行う複数のポート入力部と、 トランザクションが入力された場合には中継処理を行って対応するポート出力部に送出し調整信号が入力された場合には破棄する中継処理部と、 所定の調整タイミング毎に或いは前記ポート入力部から調整信号が入力されたときに調整信号を生成して各ポートの出力部に送出するリンク調整部と、 前記中継処理部からのトランザクションと前記リンク調整部からの調整信号とを入力し前記調整信号を前記トランザクションに優先して送信する複数のポート出力部と、を備える。
【0019】
本願第2の発明のクロスバLSIは、第1の発明において前記トランザクションと前記調整信号は1本のラインを共用して前記ポート入力部で受信し、前記トランザクションと前記調整信号は1本のラインを共用して前記ポート出力部から送信することを特徴とする。
【0020】
本願第3の発明のクロスバLSIは、第1の発明において前記トランザクションと前記調整信号はラインを別々に分けて前記ポート入力部で受信し、前記トランザクションと前記調整信号はラインを別々に分けて前記ポート出力部から送信することを特徴とする。
【0021】
本願第4の発明のクロスバLSIのリンク調整方法は、クロスバネットワークを構成するクロスバLSIのリンク調整方法であって、ポート入力部は調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出し、アジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定の値になったことを検出した場合にリンク調整指示信号を出力し、ポート調整回路は前記リンク調整指示信号を受けて調整信号を生成してポート出力部に送出し、ポート出力部は前記ポート調整回路が生成した調整信号を送信する、ことを特徴とする。
【0022】
本願第5の発明のクロスバLSIのリンク調整方法は、第4の発明において前記リンク調整指示信号は、前記ポート調整回路が調整信号を生成してポート出力部が送信し、隣接クロスバLSIがその調整信号を検出して調整動作を開始して調整信号を生成し再び前記アジャスト検出回路がその調整信号を検出するまでの時間アジャスト抑止回路の出力で抑止されることを特徴とする。
【0023】
本願第6の発明のクロスバネットワークは、データを中継転送するクロスバLSIを複数接続して構成するクロスバネットワークであって、ポート入力部が調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出しアジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定値になったことを検出した場合にポート調整回路が調整信号を生成してポート出力部から送信するクロスバLSIを相互に接続して成ることを特徴とする。
【0024】
【発明の実施の形態】
複数のクロスバLSIで構成するネットワークで、該クロスバLSI間に定期的に調整(アジャスト)が必要なインターフェースを使用しているネットワークシステムにおけるものであり、該クロスバLSIのうち1つが、調整シーケンスに入ると、他のクロスバLSIもそれを感知して調整シーケンスに入り、ネットワーク全体の調整期間を集中させることで、インターフェースの調整による性能低下を軽減することを特徴とする。
【0025】
本発明の実施の形態について、図面を用いて詳細に説明する。
図1は、本発明の実施の形態の構成を示す図である。
【0026】
図1を参照すると、本発明の実施の形態のクロスバLSIは、ポート0入力部1と、ポート1入力部2と、ポート2入力部3と、ポート3入力部4と、中継処理部5と、リンク調整部6と、ポート0出力部7と、ポート1出力部8と、ポート2出力部9と、ポート3出力部10と、を備えている。本例では4個のポートを備えているが、ポートの数は4個に限定されるものではない。
【0027】
ポート0入力部1は、プロセッサ若しくは他のクロスバLSIから送信されたデータを受信し、受信バッファ101を経由して中継処理部5とリンク調整部6のアジャスト検出回路604に送出する。データには、プロセッサ若しくは他の(前段の)クロスバLSIから送信されたトランザクションと他の(前段の)クロスバLSIから送信された調整信号との2種類があり、トランザクションと調整信号は共用の1本のラインで送受信される。データが調整信号の場合には、リンク調整(CLK位相調整用のdelay lineの調整および緩衝バッファの調整)を行う。
【0028】
ポート1入力部2とポート2入力部3とポート3入力部4とは、ポート0入力部1と同様である。
【0029】
中継処理部5は、データ判定手段と中継処理手段と破棄手段とを有する。ポート0入力部1〜ポート3入力部4からのデータをデータ判定手段で判定し、データがトランザクションの場合には、中継処理手段でトランザクションの中継処理を行って対応するポートの出力部(ポート0出力部7〜ポート3出力部10)のセレクタにトランザクションを送出する。ポート0入力部1〜ポート3入力部4からのデータが調整信号の場合には、破棄手段で調整信号を破棄する。
【0030】
リンク調整部6は、調整要求により調整パターン(調整信号)を生成して各ポートの出力部(ポート0出力部7〜ポート3出力部10)のセレクタに送出する。リンク調整部6は、タイマーカウンタ601と、+1回路602と、調整タイミング検出回路603と、アジャスト検出回路604と、アジャスト抑止回路605と、OR回路606と、回路607と、ポート0調整回路608と、ポート1調整回路609と、ポート2調整回路610と、ポート3調整回路611と、を有する。
【0031】
タイマーカウンタ601は、クロック毎に+1回路602で+1カウントされ、回路607からリンク調整指示信号が出力されるとリセットされる。
【0032】
調整タイミング検出回路603は、タイマーカウンタ601の値をチェックし、調整に必要なタイミングを検出すると(タイマーカウンタ601の値が所定の値になると)、調整要求をOR回路606に出力する。
【0033】
アジャスト検出回路604は、隣接接続されているクロスバLSIがリンク調整を開始したことを検知して自クロスバLSIの調整を指示する。すなわち、ポート0入力部1〜ポート3入力部4からのデータのいずれかが調整信号の場合には、隣接したクロスバLSIが調整動作を開始したと認識し、調整要求をOR回路606に出力する。ポート0入力部1〜ポート3入力部4からのデータの全てが調整信号でない場合には、調整要求を出力しない。
【0034】
調整タイミング検出回路603とアジャスト検出回路604の出力はOR回路606でORされた後、リンク調整指示信号として出力される。リンク調整指示信号は回路607でアジャスト抑止回路605の出力で抑止される。
【0035】
ポート0調整回路608は、リンク調整指示信号がオンの場合に、調整パターン(調整信号)を生成してポート0出力部7のセレクタ701に出力する。調整信号は、トランザクションとは明確に区別できる特定パターンの信号である。
【0036】
ポート1調整回路609とポート2調整回路610とポート3調整回路611とは、ポート0調整回路608と同様である。
【0037】
ポート0出力部7は、セレクタ701を有し、セレクタ701が出力するデータ(トランザクション或いは調整信号)を他の(次段の)クロスバLSIに送信する。セレクタ701は、中継処理部5からのトランザクションとリンク調整部6からの調整信号とを入力し、リンク調整部6からの調整信号を中継処理部5からのトランザクションに優先して出力する。すなわち、リンク調整部6からの調整信号が入力されない場合には中継処理部5からのトランザクションを出力し、リンク調整部6からの調整信号が入力された場合にはトランザクションの出力を一時中断してリンク調整部6からの調整信号を出力する。
【0038】
ポート1出力部8とポート2出力部9とポート3出力部10とは、ポート0出力部7と同様である。
【0039】
なお、リンク調整指示信号がオンになるとトランザクションの中継転送(ポート入力部によるトランザクションの受信,中継処理部5における処理およびポート出力部によるトランザクションの送信)は一時中断し、アジャスト抑止回路が抑止を解除した時にトランザクションの中継転送が再開する。
【0040】
本発明の実施の形態の動作について、図1を参照して詳細に説明する。
【0041】
先ず、通常時(リンク調整動作以外のとき)におけるクロスバLSIの動作の概略を説明する。リンク調整動作(単に、調整動作とも言う)とは、調整信号を受信したことによるポート入力部のリンク調整ならびにリンク調整指示信号が出力されたことによるポート調整回路の調整パターン(調整信号)生成とポート出力部からの送信を言う。
【0042】
ポート0入力部1〜ポート3入力部4は前段のクロスバLSIのポート出力部からトランザクションを受信し、中継処理部5で中継処理を行い、ポート0出力部7〜ポート3出力部10から次段のクロスバLSIのポート入力部に送信を行っている。この間、リンク調整部6のタイマーカウンタ601は、CLK毎にカウントアップしている。
【0043】
次に、リンク調整部6の動作を詳細に説明する。
【0044】
調整タイミング検出回路603は、タイマーカウンタ601の値が所定の値になると調整要求を出力する。アジャスト検出回路604やアジャスト抑止回路605が動作していない場合、調整タイミング検出回路603からの調整要求はLINK調整指示信号となり各ポートの調整回路(ポート0調整回路608〜ポート3調整回路611)に出力され、各ポートの調整回路(ポート0調整回路608〜ポート3調整回路611)は調整パターン(調整信号)を生成して各ポートの出力部(ポート0出力部7〜ポート3出力部10)のセレクタに出力する。ポート0調整回路608〜ポート3調整回路611が動作すると共に、タイマーカウンタ601はリセットされ再びカウントアップを行う。この動作により、クロスバLSIのリンク調整部6は定期的に調整パターン(調整信号)を生成して出力する。
【0045】
一方、アジャスト検出回路604は、隣接クロスバLSIがリンクの調整をおこなっていることを検出すると(ポート入力部から入力されたデータが調整信号であることを検出すると)、調整要求を出力する。この調整要求は調整タイミング検出回路603からの調整要求とOR回路606でORされる。アジャスト抑止回路605が働いていない場合、アジャスト検出回路604からの調整要求はLINK調整指示信号となり各ポートの調整回路(ポート0調整回路608〜ポート3調整回路611)に出力される。このため、隣接クロスバLSIが調整動作にはいると、自クロスバLSIもわずかの差で調整動作することができる。
【0046】
アジャスト抑止回路605は、自クロスバLSIがリンク調整動作に入ると暫く調整指示を抑止する。そうすることで、自クロスバLSIが調整動作に入ったことによって、隣接クロスバLSIが調整動作に入り、その影響で再び自クロスバLSIが調整動作を開始するといった調整指示のループを防止している。アジャスト抑止回路605が抑止する期間は、自クロスバLSIが調整動作に入り、隣接クロスバLSIがその調整を検出して調整を開始し、自クロスバLSIのアジャスト検出回路がその調整を検出するまでの時間に設定される。アジャスト抑止回路605に設定された期間の検出にはタイマーカウンタを利用する。アジャスト抑止回路はタイマーカウンタのリセット値に上記の時間を加えた値になると抑止を解除し、通常動作になる。
【0047】
更に、図2を用いて説明する。図2はリンク調整動作を説明する図である。図2では説明を簡略するために、クロスバネットワークの一部を図示し、各クロスバLSIは2個のポートのみを図示している。
【0048】
▲1▼第2クロスバLSIのタイマーカウンタが所定値となり調整要求を行いリンク調整指示を出力したとする。そうすると、第2クロスバLSIの各ポートの調整回路は調整パターン(調整信号)を生成する。
【0049】
▲2▼第2クロスバLSIの各ポートの出力部から調整パターン(調整信号)を隣接のクロスバLSIに送信する。
【0050】
▲3▼第1クロスバLSIのポート0入力部と第3クロスバLSIのポート1入力部は調整パターン(調整信号)を受信してリンク調整を行う。
【0051】
▲4▼第1クロスバLSIと第3クロスバLSIは隣接クロスバLSI(第2クロスバLSI)の調整動作を検出してリンク調整指示を出力し、各ポートの調整回路は調整パターンを生成する。
【0052】
▲5▼第1クロスバLSIと第3クロスバLSIの各ポートの出力部から調整パターン(調整信号)を隣接のクロスバLSIに送信する。
【0053】
▲6▼第2クロスバLSIのポート1入力部と第2クロスバLSIのポート0入力部と第4クロスバLSIのポート1入力部は調整パターン(調整信号)を受信してリンク調整を行う。
【0054】
▲7▼第4クロスバLSIは隣接クロスバLSI(第3クロスバLSI)の調整動作を検出してリンク調整指示を出力し、各ポートの調整回路は調整パターンを生成する。なお、第2クロスバLSIは隣接クロスバLSI(第1クロスバLSIと第3クロスバLSI)の調整信号を検出するが、アジャスト抑止回路が働いていてリンク調整指示を出力しない。
【0055】
▲8▼第4クロスバLSIの各ポートの出力部から調整パターン(調整信号)を隣接のクロスバLSIに送信する。
【0056】
▲9▼第3クロスバLSIのポート0入力部は調整パターン(調整信号)を受信してリンク調整を行う。
【0057】
このように、隣接するクロスバLSIが連鎖的にリンク調整を行う。このため、クロスバネットワークを構成するクロスバLSIのリンク調整期間を集中させることができる。
【0058】
図3に、本発明を適用した場合の調整時間を示す。図3を参照すると、従来の技術において説明した図6の場合と同一のケースにおける調整時間が示されている。調整タイミングがクロスバLSIに伝搬する時間の差はあるが、ほぼ同時に実行されるため、性能低下を最小限に留めている。
【0059】
次に、本発明の他の実施の形態について説明する。
【0060】
上述の実施の形態では、アジャスト検出回路をLINK調整部内に設けているが、他の実施の形態として、各ポートの入力部にそれぞれアジャスト検出回路を設け、各アジャスト検出回路の出力をリンク調整部内のOR回路に入力するようにしてもよい。本形態では、ポート入力部で調整信号を検出するので調整信号が中継処理部に送られず、中継処理部で調整信号を破棄する必要がなく、中継処理部が簡素化できるという効果がある。
【0061】
また、上述の実施の形態では、自クロスバLSIのポート入力部と他クロスバLSIのポート出力部との間ならびに自クロスバLSIのポート出力部と他クロスバLSIのポート入力部との間は1本のラインで接続し、このライン上をトランザクションと調整信号とが流れていたが、他の実施の形態として、自クロスバLSIのポート入力部と他クロスバLSIのポート出力部との間ならびに自クロスバLSIのポート出力部と他クロスバLSIのポート入力部との間を2本のラインで接続し、1本をトランザクション用ラインとし他を調整信号用ラインとするようにしてもよい。本形態では、トランザクションと調整信号のラインが別々なので、調整信号のパターンに制約を受けないという効果がある。
【0062】
【発明の効果】
本発明の効果は、複数のクロスバLSIが定期的に調整動作を必要とするリンクで接続された場合に、複数クロスバLSIを渡るトランザクションがリンク調整中によって動作できない期間を減らし調整動作による性能低下を最小限に低減することである。
【0063】
その理由は、隣接するクロスバLSIのリンク調整動作を検出して自己のリンク調整動作を行い隣接するクロスバLSIに調整信号を送信する手段を設け、従来自立的に行われていたリンクの調整期間を互いに関連づけ、短期間に集中させるようにしたからである。
【図面の簡単な説明】
【図1】本発明の実施の形態の構成を示す図
【図2】本発明のリンク調整動作を説明する図
【図3】本発明の調整時間を示す図
【図4】クロスバネットワークの構成例を示す図
【図5】従来のクロスバLSIの構成を示す図
【図6】従来のリンク調整動作を説明する図
【図7】従来の調整時間を示す図
【符号の説明】
1 ポート0入力部
2 ポート1入力部
3 ポート2入力部
4 ポート3入力部
5 中継処理部
6 リンク調整部
7 ポート0出力部
8 ポート1出力部
9 ポート2出力部
10 ポート3出力部
11 ポート0入力部
14 ポート3入力部
15 中継処理部
16 リンク調整部
17 ポート0出力部
20 ポート3出力部
101 受信バッファ
161 タイマーカウンタ
162 +1回路
163 調整タイミング検出回路
164 ポート0調整回路
167 ポート3調整回路
601 タイマーカウンタ
602 +1回路
603 調整タイミング検出回路
604 アジャスト検出回路
605 アジャスト抑止回路
606 OR回路
607 回路
608 ポート0調整回路
609 ポート1調整回路
610 ポート2調整回路
611 ポート3調整回路
701 セレクタ
Claims (6)
- トランザクション或いは調整信号を受信して中継処理部とリンク調整部とに送出し調整信号を受信した場合には自ポート入力部のリンク調整を行う複数のポート入力部と、
トランザクションが入力された場合には中継処理を行って対応するポート出力部に送出し調整信号が入力された場合には破棄する中継処理部と、
所定の調整タイミング毎に或いは前記ポート入力部から調整信号が入力されたときに調整信号を生成して各ポートの出力部に送出するリンク調整部と、
前記中継処理部からのトランザクションと前記リンク調整部からの調整信号とを入力し前記調整信号を前記トランザクションに優先して送信する複数のポート出力部と、
を備えることを特徴とするクロスバLSI。 - 前記トランザクションと前記調整信号は1本のラインを共用して前記ポート入力部で受信し、前記トランザクションと前記調整信号は1本のラインを共用して前記ポート出力部から送信することを特徴とする請求項1記載のクロスバLSI。
- 前記トランザクションと前記調整信号はラインを別々に分けて前記ポート入力部で受信し、前記トランザクションと前記調整信号はラインを別々に分けて前記ポート出力部から送信することを特徴とする請求項1記載のクロスバLSI。
- クロスバネットワークを構成するクロスバLSIのリンク調整方法であって、
ポート入力部は調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出し、
アジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定の値になったことを検出した場合にリンク調整指示信号を出力し、
ポート調整回路は前記リンク調整指示信号を受けて調整信号を生成してポート出力部に送出し、
ポート出力部は前記ポート調整回路が生成した調整信号を送信する、
ことを特徴とするクロスバLSIのリンク調整方法。 - 前記リンク調整指示信号は、前記ポート調整回路が調整信号を生成してポート出力部が送信し、隣接クロスバLSIがその調整信号を検出して調整動作を開始して調整信号を生成し再び前記アジャスト検出回路がその調整信号を検出するまでの時間アジャスト抑止回路の出力で抑止されることを特徴とする請求項4記載のクロスバLSIのリンク調整方法。
- データを中継転送するクロスバLSIを複数接続して構成するクロスバネットワークであって、
ポート入力部が調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出しアジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定値になったことを検出した場合にポート調整回路が調整信号を生成してポート出力部から送信するクロスバLSIを相互に接続して成ることを特徴とするクロスバネットワーク。
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