JP3908172B2 - シミュレーション方法及びその装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置を構成するCMOS論理回路セルの特性を正確に算出するために必要なセル情報を作成するセル情報作成装置に用いられるシミュレーション方法及びその装置に関するものである。
【0002】
近年、LSIの設計においては、多様化するユーザの要求に応じてCMOS論理回路セルを設計している。その設計された論理回路セルが仕様を満足しているか否かの判断は、論理回路セルの特性により判断する手法が用いられている。また、LSIの開発期間の短縮が要求されていることから、論理回路セルの特性を正確に、かつ短時間で算出することが要求されている。
【0003】
【従来の技術】
従来、LSIの設計において、ユーザの仕様に応じてCMOS論理回路セルを設計している。従って、LSIが仕様通りに作成されているかを検証するためには、各論理回路セルが仕様を満たしているかどうかを判断する必要がある。その判断のためには、各論理回路セルの特性を算出し、その特性によって各論理回路セルが仕様と満たしているかどうかを判断する手法が用いられている。
【0004】
論理回路セルの主な特性としては、論理回路セルの外部入力ピンから外部出力ピンまでの信号の遅延時間がある。この遅延時間を得るためには、論理回路セルの1つの外部入力ピンのみの信号の変化によって外部出力ピンの信号が変化する時の外部入力ピンと外部出力ピンの信号変化を示すパスをセル情報として抽出する。この抽出したセル情報に基づいて回路シミュレーションを実行し、そのシミュレーション結果に基づいて論理回路セルの遅延時間を算出する。
【0005】
一方、論理回路セルのなかには、外部入力ピンの信号の変化に対して、複数の外部出力ピンの信号が変化する時、それらの信号が変化するまでの時間が異なる場合がある。このような論理回路セルにおいては、外部入力ピンの信号の変化に対して、信号が変化する外部出力ピン毎にパスをセル情報として抽出する。
【0006】
また、論理回路セルのなかには、外部入力ピンの信号の変化に対して、他の外部入力ピンの状態に基づいて信号が変化する外部出力ピンが異なる場合がある。このような論理回路セルにおいては、外部入力ピンと外部出力ピンのパスと、他の外部入力ピンの状態を示すコンディションとをセル情報として抽出する。
【0007】
そして、この抽出したセル情報に基づいて回路シミュレーションを実行し、そのシミュレーション結果に基づいて論理回路セルの遅延時間を算出する。
【0008】
【発明が解決しようとする課題】
ところで、論理回路セルには、組合せ回路セルと順序回路セルとがある。組合せ回路セルは、アンド回路等のゲートの組み合わせにより形成された論理回路セルであって、外部入力ピンの信号の変化に応じて外部出力ピンの信号が変化する。従って、組合せ回路セルのパス・コンディションを抽出する場合には、ゲートの接続を示すネット情報や、真理値表、ブール演算等に基づいて容易にパス・コンディションを抽出することが可能であった。そして、抽出したパス・コンディションに基づいて回路シミュレーションを実行して遅延時間を算出したり、実際に作成したLSIをテスタ上で動作させて動作検証が行われていた。
【0009】
一方、順序回路セルは、その内部に記憶素子(メモリ)を持っていて、外部入力ピンの信号の変化に対して、その信号の変化とメモリに保持された状態とに基づいて外部出力ピンの信号が変化する。例えば、図18に示すように、順序回路セルとしてD形フリップフロップセル(以下、DFFセルという)50がある。このDFFセル50の場合、外部入力ピンD,CKにLレベルの信号を入力すると、メモリM1,M2がLレベルの場合には外部出力ピンQからLレベル、外部出力ピンXQからHレベルの信号を出力する。しかし、メモリM1がLレベル、メモリM2がHレベルの場合,DFFセル50は外部出力ピンQからHレベル、外部出力ピンXQからLレベルの信号を出力する。
【0010】
そのため、順序回路セルにおいては、ネット情報等により容易にパス・コンディションを抽出することができなかった。従って、順序回路セルにおいては、設計者が論理回路図面を見ながら人手で真理値表を作成していた。また、順序回路セルのパス・コンディションは、設計者が論理回路図面の外部出力ピンから信号をたどっていって全ての組合せを抽出していた。そのため、順序回路セルの真理値表を作成したり、全てのパス・コンディションを抽出するのに非常に時間がかかっていた。
【0011】
また、設計者が人手で真理値表を作成したり、パス・コンディションを抽出しているので、真理値表が間違っていたり、全てのパス・コンディションを抽出することができないことがある。すると、論理上では仕様通りに動作したLSIが、実際に作成したLSIをテスタ上で動作させてみて初めて順序回路セルの回路の間違いを発見する場合があった。また、順序回路セルの遅延時間が論理上と異なってLSIが仕様通りに動作しない場合があった。
【0012】
本発明は上記問題点を解決するためになされたものであって、その目的は順序回路セルの真理値表及びパス・コンディションのセル情報を正確に、かつ短時間で作成することのできるセル情報作成装置に用いられるシミュレーション方法及びその装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明は上記目的を達成するため、請求項1に記載の発明は、回路内で使用されている素子の電源部、信号入力部、信号出力部にそれぞれ設定された電源部ネット、信号入力部ネット、信号出力部ネットを含むネットテーブルと、前記回路内で使用されているMOSトランジスタ毎に、ドレイン側ネット及びソース側ネットを設定したMOSトランジスタ結線テーブルとを予め作成しておき、電荷の移動が収束したことを判断する収束判定レベルと前記電荷量を信号論理値に変換するしきい値とを入力する入力情報読み込み手段と、前記電荷量を電圧とみなして、前記電源部ネットに前記電源部電圧相当の電荷を設定するとともに、前記信号入力部ネットに前記信号入力部電圧相当の電荷を設定する電荷供給手段と、前記MOSトランジスタの前記ソース側ネットと前記ドレイン側ネットとの間で前記電荷を移動させる電荷移動手段と、該移動後の電荷量を、前記ソース側ネット及び前記ドレイン側ネットにそれぞれ設定する制御手段と、各ネット毎の電荷の変化量と前記収束判定レベルとを比較して電荷の移動が収束したかどうかを判定する収束判定手段と、電荷の移動が収束した後、前記出力部ネットの電荷量を前記しきい値に従って信号論理値に変換して出力する信号変換手段とから構成される。
【0014】
従って、請求項1に記載の発明によれば、電源部ネット、信号入力部ネット、信号出力部ネットを含むネットテーブルと、ドレイン側ネット及びソース側ネットを設定したMOSトランジスタ結成テーブルと、が入力され、ネットに電源部電圧又は信号入力部電圧に基づいた電荷量の電荷が設定される。その電荷は、ソース側ネットとドレイン側ネットとの間で移動された後、ネット毎の電荷量が信号論理値に変換され出力される。
【0015】
【発明の実施の形態】
以下、本発明を具体化した一実施例を図1〜図18に従って説明する。図2は、本発明を適用したセル情報作成装置のシステム構成を示す模式図である。セル情報作成装置1はCAD(ComputerAidedDesign)装置からなり、セル情報作成装置1を構成する中央処理装置(以下、CPUという)2、メモリ3、磁気ディスク4、キーボード5、プリンタ6、及びCRT等の表示器7は、システムバス8により互いに接続されている。
【0016】
CPU2は、キーボード5の操作により、メモリ3に記憶された所定の処理プログラムに基づいてセル情報作成処理を実行するようになっている。処理プログラムは、図1に示すステップ(以下、単にSという)1からS6により構成されている。S1は真理値表作成部(真理値表作成手段)であって、S2〜S4により構成されている。
【0017】
S2はメモリ部モニター真理値表作成部であって、第1の真理値表作成手段としてのメモリ部モニター真理値表作成手段である。CPU2は、ネット情報11を読み込み、順序回路セルの外部入力ピンの信号とメモリ部のレベルとを、Hレベル又はLレベルのセット信号を供給して強制的にセットする初期化を行なう。このとき、HレベルとLレベルとの組合せにより、複数のパターンで外部入力ピンの信号とメモリ部とにセットする。そして、メモリ部に供給する信号を解除した場合、メモリ部の状態が外部入力ピンの信号の影響で変化するか、または変化しないかを検出する。そして、セット信号を供給した場合の外部入力ピン、メモリ部、外部出力ピンの状態と、セット信号の供給を解除した場合のメモリ部、外部出力ピンの状態とを示す第1の真理値表としてのメモリ部モニター真理値表を作成する。
【0018】
このとき、CPU2は、S5の電荷シミュレーション部(電荷シミュレーション手段)を実行し、セット信号を供給した場合の外部出力ピンの状態と、セット信号の供給を解除した場合のメモリ部,外部出力ピンの状態を求める。
【0019】
S3はイニシャルパターン真理値表作成部であって、第2の真理値表作成手段としてのイニシャルパターン真理値表作成手段である。CPU2は、S2において作成したメモリ部モニター真理値表を入力する。そして、CPU2は、その入力した真理値表に基づいて順序回路セル内のメモリ部の信号が衝突しない安定した状態を検出し、第2の真理値表としてのイニシャルパターン真理値表を作成する。例えば、S2において供給したセット信号によるメモリ部の状態がHレベルであって、外部入力ピンの信号によるメモリ部の状態がLレベルのときがある。この場合、メモリ部においてHレベルとLレベルが衝突し、セット信号の供給を解除すると、メモリ部は初期状態であるHレベルからLレベルに変化する。このようなHレベルとLレベルとが衝突していないパターンをメモリ部モニター真理値表から抽出し、イニシャルパターン真理値表を作成する。
【0020】
S4は出力部モニター真理値表作成部であって、第3の真理値表作成手段としての出力部モニター真理値表作成手段である。CPU2は、S3において作成したイニシャルパターン真理値表を入力する。そして、CPU2は、その入力した真理値表に基づいて外部入力ピンの信号の変化と、その変化したときの外部入力ピンの信号の変化及びメモリの信号レベルを抽出し、第3の真理値表としての出力部モニター真理値表を作成する。このとき、CPU2は、S2と同様に、S5の電荷シミュレーション部を実行し、順序回路セルを構成するMOSトランジスタの各部の信号レベルを確定する。そして、イニシャルパターン真理値表13を作成すると、その作成した真理値表13を磁気ディスク4へ書き込み、S6へ移る。
【0021】
S6はパス・コンディション抽出部であって、パス・コンディション抽出手段である。CPU2は、S4において作成したイニシャルパターン真理値表13を入力する。CPU2は、入力した真理値表13に基づいて外部入力ピンの信号の変化に応じて外部出力ピンの信号が変化するパスと、そのパスにおける他の外部入力ピンとメモリ部の状態のコンディションとを抽出し、パス・コンディションデータ14として磁気ディスク4へ書き込む。そして、データ14の書き込みを終了すると、CPU2は、セル情報作成処理を終了する。
【0022】
メモリ3には、CPU2が実行する前記プログラムが磁気ディスク4から読み出されて記憶されている。また、メモリ3には、当該プログラムデータの実行に必要な各種データが予め記憶されるとともに、当該プログラムデータに基づくCPU2の処理結果等が一時的に記憶されるようになっている。
【0023】
磁気ディスク4には、図1に示すようなネット情報11,電荷シミュレーション制御情報(以下、単に制御情報という)12,真理値表13,パス・コンディション14が格納されている。ネット情報11及び制御情報12は、図示しないCAD装置等により予め作成され、磁気ディスク4に格納されている。真理値表13及びパス・コンディション14は、セル情報作成装置1の処理結果が格納される。
【0024】
ネット情報11は、トランジスタレベルネットリスト、トランジスタモデル、電源部ネット名、電源部電圧、外部入力ピン名、外部出力ピン名、回路内メモリ部ネット名により構成されている。ネット情報11は、図示しない配置配線設計用のCAD装置により予め作成され、メモリ3に格納されている。トランジスタレベルネットリストは、設計され、LSIを構成するために配置されたCMOS論理回路セルのうち、順序回路セルの実パターンのMOSトランジスタに対して接続された配線を示している。
【0025】
例えば、図14に示すように、順序回路セル内のMOSトランジスタQ1はNチャネルMOSトランジスタであって、ソースは低電位側電源VSSに接続され、ドレインは高電位側電源VDDに接続されている。また、MOSトランジスタQ1のゲートは図示しない他のMOSトランジスタに接続され、信号Sinを入力している。そして、MOSトランジスタQ1のソースは図示しない他のMOSトランジスタに接続され、信号Soutを出力している。
【0026】
このMOSトランジスタQ1の場合、ゲートは他のMOSトランジスタとネットN1により接続される。また、MOSトランジスタQ1のソースは低電位側電源VSS及び他のMOSトランジスタとネットN2に接続される。更に、MOSトランジスタQ1のドレインは高電位側電源VDDとネットN3の配線により接続される。従って、ネットN1〜N3がMOSトランジスタQ1のトランジスタレベルネットリストとしてネット情報11に格納されている。
【0027】
トランジスタモデルは、そのMOSトランジスタがNチャネルMOSトランジスタかPチャネルMOSトランジスタかを示す情報であって、「N」又は「P」が格納されている。例えば図14に示すMOSトランジスタQ1はNチャネルMOSトランジスタであるので、「N」が格納されている。
【0028】
電源部ネット名は、MOSトランジスタから電源に対して接続されるネット名であって、MOSトランジスタQ1の場合には、ネットN2,N3が格納されている。電源部電圧は、順序回路セルが駆動するための電源部の電圧を示しており、例えば高電位側電源VDD=3.0V,低電位側電源VSS=0Vが格納されている。
【0029】
外部入力ピン名は、順序回路セルに信号が入力されるピン名を示し、外部出力ピン名は、順序回路セルから信号が出力されるピン名を示し、回路内メモリ部ネット名は、順序回路セル内のメモリ部を示している。例えば、図18に示すように、順序回路セルとしてD形フリップフロップセル(DFFセル)50の場合、外部入力ピン名は、外部入力ピンD及び外部入力ピンCKとなる。また、外部出力ピン名は、外部出力ピンQ及び外部出力ピンXQとなる。更に、回路内メモリ部ネット名は、ネットM11及びネットM12となる。
【0030】
制御情報12は、電荷シミュレーション部S5を実行するための制御情報であって、収束判定レベルと信号変換しきい値とから構成されている。収束判定レベルは、信号の変化によりMOSトランジスタを介して移動する電荷の量に基づいて信号が伝達されたと判断するための電荷量である。順序回路セルを構成するMOSトランジスタが信号に基づいて動作する場合、その動作によってMOSトランジスタを介してネット間の電荷の移動をシミュレーションする。そして、その電荷の移動量が所定の量以下になったときに信号が伝達されたと判断し、シミュレーションを終了する。
【0031】
信号変換しきい値は高電位側のしきい値と、低電位側のしきい値とから構成され、MOSトランジスタを介して信号が伝達されたとき、そのときのネットの電荷量により伝達された信号がHレベルかLレベルかを判断するための電荷量である。また、この信号変換しきい値は、MOSトランジスタを設計するときに予め設定されている。即ち、ネットの電荷量が、高電位側のしきい値よりも多い場合にはHレベル、低電位側のしきい値よりも少ない場合にはLレベル、高電位側のしきい値よりも少なく、低電位側のしきい値よりも多い場合にはZレベル(ハイインピーダンス)又はXレベル(不定)として変換する。
【0032】
キーボード5は、メモリ3に格納された前記プログラムの実行に必要なデータを入力したり、プリンタ6や、表示器7に処理結果等の出力命令を入力するために用いられている。
【0033】
次に、S2〜S6の処理について順に詳述する。先ず、CPU2は、S2のメモリ部モニター真理値表作成部を図3に示すフローチャートに従って実行する。即ち、S11は、入力情報読み込み部であって、CPU2は、ネット情報11のトランジスタレベルネットリスト等を入力する。そして、CPU2は、入力したトランジスタレベルネットリスト等をメモリ3に格納し、S12へ移る。
【0034】
S12はテーブル生成部であって、CPU2は、S11において入力したトランジスタレベルネットリストとトランジスタモデルとからMOSトランジスタ結線テーブル15と回路内ネットテーブル16とを作成し、メモリ3に格納する。図12に示すように、MOSトランジスタ結線テーブル15には、MOSトランジスタの素子名と、そのMOSトランジスタのトランジスタタイプ及びそのMOSトランジスタに接続されたネットを示すネットポインタが格納されている。回路内ネットテーブル16には、順序回路セル内のネット名と、そのネットの電荷量とが格納されている。
【0035】
例えば、図14に示すMOSトランジスタQ1の場合、素子名として「Q1」が格納されるとともに、MOSトランジスタQ1のトランジスタタイプである「Nch」がタイプに格納される。そして、ネットポインタには、MOSトランジスタQ1のソース,ゲート,ドレインにそれぞれ接続されたネット名を格納した回路内ネットテーブル16のポインタが格納されている。即ち、ドレイン側ネットポインタには、MOSトランジスタQ1のドレインに接続され回路内ネットテーブル16に格納されたネットN3のポインタが格納されている。同様に、ソース側ネットポインタにはネットN2のポインタが、ゲート側ネットポインタにはネットN3のポインタが格納されている。
【0036】
そして、MOSトランジスタ結線テーブル15と回路内ネットテーブル16との作成を終了すると、CPU2はS13へ移る。S13は信号ネット生成部であって、CPU2は、電荷シミュレーション部S5に入力する信号入力部のネットと信号出力部のネットとを作成する。信号入力部のネットは、外部入力ピンとメモリ部のネットとから構成され、信号出力部のネットは、外部入力ピンとメモリ部と外部出力ピンのネットとから構成される。
【0037】
即ち、図18に示すDFFセル50の場合、信号入力部のネットは外部入力ピンD,CKとメモリ部M1,M2とから構成され、信号出力部のネットは外部入力ピンD,CKとメモリ部M1,M2と外部出力ピンQ,XQとから構成される。
【0038】
S14は入力信号パターン生成部であって、CPU2は、外部入力ピンとメモリ部に強制的にセット信号を供給するために入力信号パターンを作成する。入力信号パターンは、外部入力ピンとメモリ部について、Hレベル,Lレベルの組合せにより生成される。従って、DFFセル50の場合、CPU2は、外部入力ピンD,CKとメモリ部M1,M2とにより16通りの組合せの入力信号パターンを作成し、S15へ移る。
【0039】
S15は初期電荷供給部であって、CPU2は、S13において作成した信号入力部のネットと電源部のネットとに初期電荷を供給する。この初期電荷は、14において作成した入力信号パターンの状態に応じた電荷を供給する。また、ネットテーブル内の電源部ネットに電源電圧相当の電荷を設定しておく。
【0040】
即ち、入力信号パターンがHレベルの場合には、高電位側電源VDDに応じた電荷(本実施例の場合は「3.0」)を設定し、Lレベルの場合には、低電位側電源VSSに応じた電荷(本実施例の場合は「0」)を供給する。
【0041】
S16は電荷シミュレーション部であって、CPU2は、入力信号パターンに応じて電荷を供給した順序回路セルのデータに基づいて、S5の電荷シミュレーション部を実行する。ここで、電荷シミュレーション部について詳述する。
【0042】
図11は、S5の電荷シミュレーション部を詳述したフローチャートである。CPU2は、図11に示すフローチャートに従って、信号入力部のネットに対して入力信号パターンに応じた電荷を供給する。CPU2は、順序回路セルを構成するMOSトランジスタレベルにおいてその供給した電荷を移動させる。そして、CPU2は、信号出力部のネットに対して移動後の電荷量を信号レベルに変換して出力する電荷シミュレーションを実行する。
【0043】
即ち、S31は入力情報読み込み部であって、CPU2は、電荷シミュレーション制御情報12から、収束判定レベルと信号変換しきい値とを入力し、メモリ3に格納し、S32へ移る。
【0044】
S32は電荷供給部であって、CPU2は、回路内ネットテーブルの電源部ネットに電源部電圧相当の電荷を供給する。また、CPU2は、信号入力部のネットに入力信号パターンに相当する電荷を供給する。このとき、供給する電荷量は、電源電圧単位の電荷量とする。
【0045】
例えば、高電位側電源VDDの電圧が3.0Vの場合、電源部のネットの電荷量設定領域に「3.0」を設定する。信号入力部への電荷の供給は、例えば、信号入力部の信号がHレベルの場合、ネットテーブル内の信号入力部のネットの電荷量設定領域に高電位側電源VDDの電圧値、即ち、「3.0」を設定する。
【0046】
S33はMOSトランジスタ電荷移動部であって、CPU2は、MOSトランジスタのソース・ドレイン間でMOSトランジスタのトランジスタタイプ別に電荷を移動させるシミュレーションを行なう。このとき、1回のシミュレーションにより移動させる電荷移動量QMは、
QM=K×(QD−QS)/2 (1)
で決定される。尚、QDはドレイン側電荷量、QSはソース側電荷量である。また、Kはゲートオープン係数であって、シミュレーションを実行するMOSトランジスタがPチャネルMOSトランジスタかNチャネルMOSトランジスタかによって変更されている。NチャネルMOSトランジスタの場合にはゲートオープン係数KN、PチャネルMOSトランジスタの場合にはゲートオープン係数KPが用いられる。ゲートオープン係数KN,KPは、ゲート側電荷量QG、電源電荷量QVDDとすると、
KN=(QG/QVDD)2 (2)
KP=((QVDD−QG)/QVDD)2 (3)
により算出される。
【0047】
又、シミュレーションを高速化したい場合、QG≧QVDDであれば
KN=1.0 (但しQG≧QVDD)
又は
KN=0 (但しQG<QVDD) (4)
KP=1.0 (但しQG≦QVDD)
又は
KP=0 (但しQG>QVDD) (5)
により算出される。
【0048】
そして、CPU2は、算出した電荷移動量QMに基づいて各MOSトランジスタの電荷移動のシミュレーションを1回実行する。図15は、図14に示すMOSトランジスタQ1に対する電荷移動シミュレーションの模式図であって、MOSトランジスタQ1に接続されたネットN2の電荷量の変化を調べる場合を示している。
【0049】
図15(a)に示すように、MOSトランジスタQ1のドレインはネットN3により高電位側電源VDDに接続されている。従って、ネットN3の電荷量は、高電位側電源VDDの電荷量、即ち、「3.0」となっている。一方、電荷量の変化を調べるネットN2は、Hレベル又はLレベルのどちらでもない電荷量「1.5」を初期電荷量として設定している。
【0050】
MOSトランジスタQ1は、そのゲートに接続されたネットN1を介してHレベルの信号Sinを入力するとゲートオープンとなる。このとき、信号SinはHレベルであるので、ゲート側電荷量QGは高電位側電源VDDの電荷量と同じ「3.0」となる。従って、MOSトランジスタQ1はNチャネルMOSトランジスタであるので、式(2)によりゲートオープン係数KN=1となる。すると、ドレイン側電荷量QD=3.0、ソース側電荷量QS=1.5であるので、電荷移動量QMは、式(1)によりQM=0.75となる。従って、CPU2は、図15(b)に示すように、この電荷移動量QMの電荷がMOSトランジスタQ1のドレインからソースに移動させる。
【0051】
そして、MOSトランジスタQ1のソース,ドレインに接続されたネットに対して移動後の電荷量を格納する。即ち、図13に示す回路内ネットテーブル16において、ネットN2に対応した前状態電荷量領域16aに移動前の電荷量、即ち「1.5」が格納され、現在電荷量領域16bに現在の電荷量、即ち「2.25」が格納される。同様に、ネットN3の前状態電荷量領域16aには「3.0」が、現在電荷量領域16bには「2.25」が格納される。
【0052】
S34において、CPU2は、電荷シミュレーションを行なう順序回路セルを構成する全てのMOSトランジスタに対して電荷の移動を行ったか否かを判断する。そして、CPU2は、電荷移動を行っていないMOSトランジスタが存在する場合にはS32,全てのMOSトランジスタに対して電荷移動を行った場合にはS35へ移る。
【0053】
S35は電荷移動収束判定部であって、CPU2は、MOSトランジスタの電荷の移動が収束したかどうかを判定する。図16に示すように、電荷移動量QMが収束判定レベルよりも大きい場合、S36において、CPU2はS32に移り、再び電荷移動を行なう。
【0054】
一方、電荷移動量QMが全てのMOSトランジスタにおいて収束判定レベルよりも小さくなった場合、CPU2は、電荷の移動が収束したと判断し、S37に移る。
【0055】
S37は信号変換部であって、CPU2は、全ネットの電荷量を信号値に変換し、信号出力部ネットの信号を出力する。このとき、ネットの電荷量をS31において入力した信号変換しきい値と比較する。このとき、図17に示すように、変換しようとする電荷量が高電位側の信号変換しきい値よりも多い場合にはHレベル、低電位側の信号変換しきい値よりも少ない場合にはLレベル、高電位側の信号変換しきい値よりも少なく低電位側の信号変換しきい値よりも多い場合にはZレベル又はXレベルに変換する。そして、全てのネットに対して電荷量を信号レベルに変換すると、CPU2は、その変換した信号出力部の信号パターン21を生成し、電荷シミュレーション部の処理を終了する。
【0056】
S16において、電荷シミュレーションを終了すると、CPU2は、S17に移る。S17は信号パターン記憶部であって、CPU2は、S16において電荷シミュレーションを行った結果の信号パターン21をメモリ3に格納する。
【0057】
S18は信号ネット生成部であって、CPU2は、S13と同様に、電荷シミュレーション部S5に入力する信号入力部のネットと信号出力部のネットとを生成し、S19へ移る。
【0058】
S19は入力信号生成部であって、CPU2は、メモリ部の信号を解放した入力信号パターン、即ち、外部入力ピンの信号のみの入力信号パターンを生成する。次に、S20は電荷シミュレーション部であって、CPU2は、メモリ部のセット信号を解放した電荷シミュレーションを行なう。即ち、CPU2は、S19において作成した入力信号パターンに基づいてDFFセル50の電荷シミュレーションを行なう。その詳細は、図11に示す処理と同じ処理を行なう。
【0059】
S21は信号パターン記憶部であって、CPU2は、S20においてメモリ部のセット信号を解放した結果の信号パターンをメモリ3に格納する。そして、S22において、CPU2は、外部入力ピンとメモリ部の組合せを全て終了したか否かを判断する。そして、CPU2は、組合せが残っている場合にはS13へ移り、残った組合せに基づいてセット信号を供給した電荷シミュレーションと、セット信号の供給を解除した電荷シミュレーションとを実行する。一方、全ての組合せについて終了した場合、CPU2はS23へ移る。
【0060】
S23はメモリ部モニター真理値表出力部であって、CPU2は、S17においてメモリ3に格納した入力信号パターンと、S21においてメモリ3に格納した入力信号パターンとに基づいてメモリ部モニター真理値表17を作成し、出力する。順序回路セルがDFFセル50の場合、CPU2は、図4に示すメモリ部モニター真理値表17を作成する。
【0061】
この作成したメモリ部モニター真理値表17により、DFFセル50の動作を容易に確認することができる。また、DFFセル50の回路上、実パターン上の動作を容易に検証することができる。
【0062】
そして、CPU2は、作成したメモリ部モニター真理値表17を磁気ディスク4に格納すると、メモリ部モニター真理値表作成処理を終了する。次に、CPU2は、図5に示すイニシャルパターン真理値表作成処理を行なう。即ち、S41は入力情報読み込み部であって、CPU2は、S2において作成したメモリ部真理値表17を入力し、メモリ3に格納しS42へ移る。
【0063】
S42はイニシャルパターン抽出部であって、CPU2は、順序回路セル内でLレベルとHレベルとが衝突しない様な安定した状態の外部入力ピンの信号とメモリ部の信号レベルの組合せを抽出する。即ち、CPU2は、図4に示すメモリ部モニター真理値表17において、メモリ部へのセット信号の解放前後において、メモリ部と外部出力ピンの信号が変化していないパターンを抽出する。
【0064】
図4に示すメモリ部モニター真理値表17の場合、信号が変化していないパターンは「1」,「2」,「5」,「8」,「11」,「12」,「13」,「16」である。従って、CPU2は、これらのパターンを抽出し、S43へ移る。
【0065】
S43はイニシャルパターン出力部であって、CPU2は、メモリ部モニター真理値表17から抽出したパターンのうち、外部入力ピンD,CKのパターンと、セット信号解放後のメモリ部M1,M2及び外部出力ピンQ,XQのパターンとを図6に示すイニシャルパターン真理値表18として磁気ディスク4に格納する。この作成したイニシャルパターン真理値表18により、DFFセル50の安定した状態となるときの外部入力ピンD,CK、メモリ部M1,M2、外部出力ピンQ,XQの状態を知ることができる。
【0066】
そして、イニシャルパターン真理値表18の格納を終了すると、CPU2は、イニシャルパターン真理値表作成処理を終了する。次に、CPU2は、S3において作成したイニシャルパターン真理値表に基づいて、S4の出力部モニター真理値表作成部を実行する。この出力部モニター真理値表作成部は、図7に示すフローチャートに従って実行される。この出力部モニター真理値表作成部は、S2のメモリ部モニター真理値表作成部と同様の処理を行なう。従って、CPU2がS2と異なる処理を実行する部分についてのみ説明する。
【0067】
CPU2は、S2における外部入力ピンとメモリ部とに強制的にセットするセット信号のパターンに代えて、S3において作成したイニシャルパターン真理値表18に基づいて電荷シミュレーションを実行する。即ち、S54の入力信号パターン作成部において、CPU2は、イニシャルパターン真理値表18のパターンに基づいて外部入力ピンD,CKとメモリ部M1,M2とからなる信号入力部のネット、外部入力ピンD,CKとメモリ部M1,M2と外部出力ピンQ,XQとからなる出力信号部のネットとを作成する。CPU2は、その作成したネットに基づいてS56の電荷シミュレーションを実行する。そして、CPU2は、S57において、電荷シミュレーションの結果を信号パターンとしてメモリ3に格納する。
【0068】
次に、CPU2は、S59の信号パターン生成部において、イニシャルパターン真理値表18のパターンのうち、外部入力ピンD,CKの一方、例えば外部入力ピンCKの状態を変更した信号入力部のネットと信号出力部のネットとを作成する。CPU2は、その作成したネットに基づいてS60の電荷シミュレーションを実行する。即ち、変更した外部入力ピンCKの状態に応じたメモリ部M1,M2と外部出力ピンQ,XQとの状態をシミュレーションする。そして、CPU2は、S61において、電荷シミュレーションの結果を信号パターンとしてメモリ3に格納する。
【0069】
次に、S62において、CPU2は、全ての外部入力ピンの状態を変化させたかどうかを判断する。DFFセル50の場合、S58〜S61において外部入力ピンCKについて変化させた後は、外部入力ピンDについて変化させた場合の信号パターンが必要である。従って、CPU2はS53に移り、外部入力ピンDについて変化させる電荷シミュレーションを実行し、信号パターンを作成する。そして、全ての外部入力ピンの信号を変化させた場合に信号パターンを作成すると、CPU2はS63へ移る。
【0070】
次に、S63において、CPU2はイニシャルパターン真理値表18の全てのパターンについて信号パターンを格納したかどうかを判断する。そして、CPU2は、パターンがまだ残っている場合にはS53に戻って残っているパターンについて信号パターンを作成しメモリ3に格納する。一方、全てのパターンについて信号パターンを作成した場合、CPU2は、S64へ移る。
【0071】
S64は、出力部モニター真理値表出力部であって、CPU2はメモリ3に格納した全てのイニシャルパターン真理値表18についての信号パターンをディスク4へ図8に示す出力部モニター真理値表19、即ち、図1に示す真理値表13として出力する。この作成した出力部モニター真理値表19により、DFFセル50の安定した状態から外部入力ピンD又はCKの信号を変化させたときの外部出力ピンQ,XQの変化を容易に知ることができる。
【0072】
次に、CPU2は、S6のパス・コンディション抽出部を図9に示すフローチャートに従って実行する。即ち、S71は真理値表入力部であって、CPU2は、出力部モニター真理値表19を入力する。S72は出力ピン変化パターン抽出部であって、CPU2は入力した真理値表19のパターンのうち、外部出力ピンQ,XQの状態が変化したパターンのみを抽出する。図8に示す出力部モニター真理値表19において、外部出力ピンQ,XQの状態が変化しているパターンは「3」「9」のみである。従って、CPU2は、このパターン「3」「9」を抽出し、S73へ移る。
【0073】
S73は入出力パス構成部であって、CPU2は抽出したパターンにおいて、外部入力ピンの状態の変化に対してどの外部出力ピンの状態が変化しているかを確認する。そして、CPU2は、外部入力ピンと、その外部入力ピンの状態の変化に対して状態が変化する外部出力ピンとによりパスを構成する。
【0074】
図8の出力部モニター真理値表19では、パターン「3」において、外部入力ピンCKの状態の変化に対して外部出力ピンQの状態が変化している。従って、CPU2は、先ず、外部入力ピンCKと外部出力ピンQとによるパスを構成する。
【0075】
そして、S74において、CPU2は、全ての外部出力ピンについてパスを構成したか否かを判断する。DFFセル50の場合、外部入力ピンCKの状態の変化に対して外部出力ピンXQも状態が変化している。従って、CPU2は、S73において外部入力ピンCKと外部出力ピンXQとによるパスを構成する。
【0076】
S75において、CPU2は、全ての外部入力ピンに対してパスを構成したかを判断し、まだパスを構成する外部入力ピンが残っている場合には、S73に戻り、パスを構成する。また、S76において、CPU2は、全ての抽出したパターンについてパスを構成したか否かを判断する。即ち、CPU2は、パターン「3」と同様に、パターン「9」について外部入力ピンCKと外部出力ピンQとによるパスと、外部入力ピンCKと外部出力ピンXQとによるパスとを構成する。従って、図18に示すDFFセル50の場合、4通りのパスが構成される。そして、全ての抽出パターンについてパスを構成すると、CPU2はS77へ移る。
【0077】
S77は同変化パス抽出部であって、CPU2はS73において構成した全てのパスに対して状態の変化の同じもの同士でコンディションを抽出する。例えば、DFFセル50の場合、外部入力ピンCKと外部出力ピンQのパスについて、外部入力ピンCKがLレベルからHレベルへの変化に応じて外部出力ピンQがHレベルからLレベルに変化する場合と、外部入力ピンCKがLレベルからHレベルへの変化に応じて外部出力ピンQがLレベルからHレベルに変化する場合とがある。この時の変化前の外部入力ピンDの状態とメモリM1,M2の状態からコンディションが抽出される。
【0078】
即ち、外部入力ピンCKがLレベルからHレベルへの変化に応じて外部出力ピンQがHレベルからLレベルに変化する場合、図10に示すように、CPU2はコンディションとして外部入力ピンDのLレベル、メモリ部M1のLレベル、メモリ部M2のHレベルを抽出する。そして、CPU2はS78へ移る。
【0079】
S78は処理結果ファイル出力部であって、CPU2は抽出したパスとコンディションをファイルとしてメモリ3に格納する。そして、CPU2はS79において、全ての変化状態について抽出を終了したか否かを判断する。従って、CPU2は、外部入力ピンCKがLレベルからHレベルへの変化に応じて外部出力ピンQがLレベルからHレベルに変化する場合のコンディションとして外部入力ピンDのHレベル、メモリ部M1のHレベル、メモリ部M2のLレベルを抽出する。
【0080】
次に、CPU2はS80において、全てのパスについてコンディションを抽出したか否かを判断する。即ち、CPU2は、外部入力ピンCKがLレベルからHレベルへの状態の変化に応じて外部出力ピンXQがLレベルからHレベルに変化する場合のコンディションとして外部入力ピンDのLレベル、メモリ部M1のLレベル、メモリ部M2のHレベルを抽出する。また、CPU2は、外部入力ピンCKがLレベルからHレベルへの状態の変化に応じて外部出力ピンXQがHレベルからLレベルに変化する場合のコンディションとして外部入力ピンDのHレベル、メモリ部M1のHレベル、メモリ部M2のLレベルを抽出する。
【0081】
そして、CPU2は全てのパスについてコンディションの抽出を終了すると、メモリ3に格納したパス・コンディションを磁気ディスク4へパス・コンディション20、即ちパス・コンディションデータ14として格納し、全ての処理を終了する。
【0082】
このように、本実施例では、メモリ部を有するCMOS論理回路セルに対して、その論理回路セルの外部入力ピンの信号の状態と、メモリ部の状態との組合せを抽出しておき、その組合せのセット信号を供給して外部入力ピンとメモリ部とを強制的に初期化し、そのときの外部入力ピンとメモリ部と外部出力ピンとの状態を記憶しておく。次に、セット信号の供給を解除し、メモリ部の状態と外部出力ピンとの状態とを記憶する。そして、先に初期化した時の状態と、セット信号の供給を解除した場合の状態とをメモリ部モニター真理値表17として作成する。
【0083】
次に、作成したメモリ部モニター真理値表のうち、初期化したときの状態とセット信号の供給を解除した時のメモリ部の状態が変化しないパターンについて抽出し、そのパターンをイニシャルパターン真理値表18として作成する。
【0084】
その作成したイニシャルパターン真理値表のイニシャルパターンに基づいて、イニシャルパターンで安定な状態に外部入力ピンとメモリ部と外部出力ピンを初期化しておき、その時の状態を記憶する。その状態で外部入力ピンの状態を変化させ、その変化させた時のメモリ部と外部出力ピンの状態を記憶する。そして、先に初期化した時の状態と、外部入力ピンの状態を変化させたときの状態とを出力部モニター真理値表19として作成する。
【0085】
その真理値表19を入力し、外部入力ピンと、外部入力ピンの状態の変化に対して状態が変化する外部出力ピンとからなるパスを抽出する。そして、抽出したパスにおいて、パスを構成する外部入力ピン以外の外部入力ピンと、メモリ部との状態をコンディションとして抽出し、パス・コンディション20を作成するようにした。
【0086】
その結果、順序回路セルにおけるパス・コンディションを容易に抽出することができる。そして、上記のセル情報作成装置1により作成されたパス・コンディション20を用いて回路シミュレーションを行なうことにより、順序回路セルであるDFFセル50の遅延時間の特性を正確に算出することができる。
【0087】
尚、本発明は前記実施例の他、以下の態様で実施するようにしてもよい。
1)上記実施例では、順序回路セルとしてD形フリップフロップセルの真理値表、パス・コンディションを抽出したが、他の順序回路セル、例えばラッチ回路,カウンタ,レジスタ等の真理値表、パス・コンディションを抽出するようにする。
【0088】
また、順序回路セル以外に、組合せ回路セルに対して実施するようにしてもよい。
2)上記実施例において、図2に示すセル情報作成装置1の構成に、光ディスク等の装置を接続して実施する。
【0089】
3)上記実施例では、真理値表作成部S1を構成する各真理値表作成部S2〜S4毎にMOSトランジスタ結線テーブル15と回路ネットテーブル16をメモリ3上に作成するようにしたが、一旦、磁気ディスク4上にテーブル15,16を作成しておき、各真理値表作成部S2〜S4で使用する。そして、パス・コンディション20を抽出した後に、テーブル15,16を削除するようにしてもよい。
【0090】
4)上記実施例の真理値表作成部S1及び電荷シミュレーション部S5と、パス・コンディション抽出部S6とを別のプログラムとして構成する。更に、真理値表作成部S1と電荷シミュレーション部S5とを別のプログラムとして構成する。そして、S16,S20,S56,S60において、CPU2は、電荷シミュレーション部S5のプログラムを起動して電荷シミュレーションを行なう。
【0091】
更には、真理値表作成部S1のメモリ部モニター真理値表作成部S2とイニシャルパターン真理値表作成部S3と出力部モニター真理値表作成部S4とを別々のプログラムとして構成する。
【0092】
5)上記実施例では、CMOS論理回路セルの真理値表とパス・コンディションを作成するようにしたが、他のデバイス、例えばバイポーラ、Bi−CMOS等の論理回路セルについて実施するようにしてもよい。
【0093】
【発明の効果】
以上詳述したように、本発明によれば、順序回路セルの真理値表及びパス・コンディションのセル情報を正確に、かつ短時間で作成することのできるセル情報作成装置に用いられるシミュレーション方法及びその装置を提供することができる。
【図面の簡単な説明】
【図1】 一実施例のセル情報作成処理のフローチャートである。
【図2】 一実施例のセル情報作成装置の概略構成図である。
【図3】 メモリ部モニター真理値表作成部のフローチャートである。
【図4】 メモリ部モニター真理値表を示す説明図である。
【図5】 イニシャルパターン真理値表作成部のフローチャートである。
【図6】 イニシャルパターン真理値表を示す説明図である。
【図7】 出力部モニター真理値作成部のフローチャートである。
【図8】 出力部モニター真理値表を示す説明図である。
【図9】 パス・コンディション抽出部のフローチャートである。
【図10】 パス・コンディションを示す説明図である。
【図11】 電荷シミュレーション部のフローチャートである。
【図12】 MOSトランジスタ結線テーブルを示す説明図である。
【図13】 回路内ネットテーブルを示す説明図である。
【図14】 各テーブルを説明するための回路図である。
【図15】 電荷シミュレーションの模式図である。
【図16】 電荷移動の収束判定を示す説明図である。
【図17】 電荷量に対する信号レベルを示す模式図である。
【図18】 D形フリップフロップセルの論理等価回路図である。
【符号の説明】
S1 真理値表作成手段
S2 第1の真理値表作成手段としてのメモリ部モニター真理値表作成手段
S3 第2の真理値表作成手段としてのイニシャルパターン真理値表作成手段
S4 第3の真理値表作成手段としての出力部モニター真理値表作成手段
S5 電荷シミュレーション手段
S6 パス・コンディション抽出手段
Claims (1)
- 回路内で使用されている素子の電源部、信号入力部、信号出力部にそれぞれ設定された電源部ネット、信号入力部ネット、信号出力部ネットを含むネットテーブルと、前記回路内で使用されているMOSトランジスタ毎に、ドレイン側ネット及びソース側ネットを設定したMOSトランジスタ結線テーブルとを予め作成しておき、
電荷の移動が収束したことを判断する収束判定レベルと電荷量を信号論理値に変換するしきい値とを入力する入力情報読み込み手段と、
前記電荷量を電圧とみなして、前記電源部ネットに前記電源部電圧相当の電荷を設定するとともに、前記信号入力部ネットに前記信号入力部電圧相当の電荷を設定する電荷供給手段と、
前記MOSトランジスタの前記ソース側ネットと前記ドレイン側ネットとの間で前記電荷を移動させる電荷移動手段と、
該移動後の電荷量を、前記ソース側ネット及び前記ドレイン側ネットにそれぞれ設定する制御手段と、
各ネット毎の電荷の変化量と前記収束判定レベルとを比較して電荷の移動が収束したかどうかを判定する収束判定手段と、
電荷の移動が収束した後、前記出力部ネットの電荷量を前記しきい値に従って信号論理値に変換して出力する信号変換手段とから構成されたシミュレーション装置。
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