JP2003263468A

JP2003263468A - 電荷シミュレーション方法及びその装置

Info

Publication number: JP2003263468A
Application number: JP2003011128A
Authority: JP
Inventors: Takayuki Matsuzawa; 孝行松澤; Masato Wakao; 正人若生
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 2003-01-20
Filing date: 2003-01-20
Publication date: 2003-09-19
Anticipated expiration: 2022-04-25
Also published as: JP3908172B2

Abstract

(57)【要約】【課題】順序回路セルの真理値表及びパス・コンディ
ションのセル情報を正確に、かつ短時間で作成すること
の可能なセル情報作成装置を提供する。【解決手段】第１の真理値表作成部S2は、メモリ部を
有するＣＭＯＳ論理回路セルの外部入力ピンとメモリ部
との組合せにより外部入力ピンとメモリ部が強制的に初
期化する。次に初期化を解除し、先の初期化した状態
と、その初期化を解除した状態とにより第１の真理値表
を作成する。第２の真理値表作成部S3は、第１の真理値
表に基づいて外部入力ピンとメモリ部とが安定したパタ
ーンを抽出し、第２の真理値表を作成する。第３の真理
値表作成部S4は、第２の真理値表に基づいて外部入力ピ
ンとメモリ部とを初期化した後、外部入力ピンの状態を
変化し、先に初期化した状態と変化した後の状態とで第
３の真理値表を作成する。パス・コンディション抽出部
S6は、第３の真理値表に基づいてパスとコンディション
とを抽出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置を構成するＣＭＯＳ論理回路セルの特性を正確に算出
するために必要なセル情報を作成するセル情報作成装置
に用いられる電荷シミュレーション方法及びその装置に
関するものである。

【０００２】近年、ＬＳＩの設計においては、多様化す
るユーザの要求に応じてＣＭＯＳ論理回路セルを設計し
ている。その設計された論理回路セルが仕様を満足して
いるか否かの判断は、論理回路セルの特性により判断す
る手法が用いられている。また、ＬＳＩの開発期間の短
縮が要求されていることから、論理回路セルの特性を正
確に、かつ短時間で算出することが要求されている。

【０００３】

【従来の技術】従来、ＬＳＩの設計において、ユーザの
仕様に応じてＣＭＯＳ論理回路セルを設計している。従
って、ＬＳＩが仕様通りに作成されているかを検証する
ためには、各論理回路セルが仕様を満たしているかどう
かを判断する必要がある。その判断のためには、各論理
回路セルの特性を算出し、その特性によって各論理回路
セルが仕様と満たしているかどうかを判断する手法が用
いられている。

【０００４】論理回路セルの主な特性としては、論理回
路セルの外部入力ピンから外部出力ピンまでの信号の遅
延時間がある。この遅延時間を得るためには、論理回路
セルの１つの外部入力ピンのみの信号の変化によって外
部出力ピンの信号が変化する時の外部入力ピンと外部出
力ピンの信号変化を示すパスをセル情報として抽出す
る。この抽出したセル情報に基づいて回路シミュレーシ
ョンを実行し、そのシミュレーション結果に基づいて論
理回路セルの遅延時間を算出する。

【０００５】一方、論理回路セルのなかには、外部入力
ピンの信号の変化に対して、複数の外部出力ピンの信号
が変化する時、それらの信号が変化するまでの時間が異
なる場合がある。このような論理回路セルにおいては、
外部入力ピンの信号の変化に対して、信号が変化する外
部出力ピン毎にパスをセル情報として抽出する。

【０００６】また、論理回路セルのなかには、外部入力
ピンの信号の変化に対して、他の外部入力ピンの状態に
基づいて信号が変化する外部出力ピンが異なる場合があ
る。このような論理回路セルにおいては、外部入力ピン
と外部出力ピンのパスと、他の外部入力ピンの状態を示
すコンディションとをセル情報として抽出する。

【０００７】そして、この抽出したセル情報に基づいて
回路シミュレーションを実行し、そのシミュレーション
結果に基づいて論理回路セルの遅延時間を算出する。

【０００８】

【発明が解決しようとする課題】ところで、論理回路セ
ルには、組合せ回路セルと順序回路セルとがある。組合
せ回路セルは、アンド回路等のゲートの組み合わせによ
り形成された論理回路セルであって、外部入力ピンの信
号の変化に応じて外部出力ピンの信号が変化する。従っ
て、組合せ回路セルのパス・コンディションを抽出する
場合には、ゲートの接続を示すネット情報や、真理値
表、ブール演算等に基づいて容易にパス・コンディショ
ンを抽出することが可能であった。そして、抽出したパ
ス・コンディションに基づいて回路シミュレーションを
実行して遅延時間を算出したり、実際に作成したＬＳＩ
をテスタ上で動作させて動作検証が行われていた。

【０００９】一方、順序回路セルは、その内部に記憶素
子（メモリ）を持っていて、外部入力ピンの信号の変化
に対して、その信号の変化とメモリに保持された状態と
に基づいて外部出力ピンの信号が変化する。例えば、図
１８に示すように、順序回路セルとしてＤ形フリップフ
ロップセル（以下、ＤＦＦセルという）５０がある。こ
のＤＦＦセル５０の場合、外部入力ピンＤ，ＣＫにＬレ
ベルの信号を入力すると、メモリＭ１，Ｍ２がＬレベル
の場合には外部出力ピンＱからＬレベル、外部出力ピン
ＸＱからＨレベルの信号を出力する。しかし、メモリＭ
１がＬレベル、メモリＭ２がＨレベルの場合，ＤＦＦセ
ル５０は外部出力ピンＱからＨレベル、外部出力ピンＸ
ＱからＬレベルの信号を出力する。

【００１０】そのため、順序回路セルにおいては、ネッ
ト情報等により容易にパス・コンディションを抽出する
ことができなかった。従って、順序回路セルにおいて
は、設計者が論理回路図面を見ながら人手で真理値表を
作成していた。また、順序回路セルのパス・コンディシ
ョンは、設計者が論理回路図面の外部出力ピンから信号
をたどっていって全ての組合せを抽出していた。そのた
め、順序回路セルの真理値表を作成したり、全てのパス
・コンディションを抽出するのに非常に時間がかかって
いた。

【００１１】また、設計者が人手で真理値表を作成した
り、パス・コンディションを抽出しているので、真理値
表が間違っていたり、全てのパス・コンディションを抽
出することができないことがある。すると、論理上では
仕様通りに動作したＬＳＩが、実際に作成したＬＳＩを
テスタ上で動作させてみて初めて順序回路セルの回路の
間違いを発見する場合があった。また、順序回路セルの
遅延時間が論理上と異なってＬＳＩが仕様通りに動作し
ない場合があった。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は順序回路セルの真理値表
及びパス・コンディションのセル情報を正確に、かつ短
時間で作成することのできるセル情報作成装置に用いら
れる電荷シミュレーション方法及びその装置を提供する
ことにある。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明は、電荷シミュレーシ
ョンを行う電荷シミュレーション装置に適用される電荷
シミュレーション方法であって、論理回路セルのトラン
ジスタレベルネットリスト、トランジスタモデルから回
路内で使用されているネット毎に前状態の電荷量と現在
の電荷量を設定できる回路内ネットテーブルと、回路内
で使用されているＭＯＳトランジスタ素子毎にトランジ
スタのタイプ、ドレイン側ネットのポインタ、ソース側
ネットのポインタ、ゲート側ネットのポインタを設定し
たＭＯＳトランジスタ結線テーブルとを予め作成してお
き、前記２つのテーブルと電荷シミュレーション制御情
報とを入力し、電荷量を単位容量あたりの電圧とみなし
て、ネットテーブル内電源部ネットに、電源部電圧相当
の電荷を、信号入力部ネットに、入力信号パターン相当
の電荷を供給し、ＭＯＳトランジスタのソース・ドレイ
ン間でトランジスタタイプ別の電荷移動の式に従って電
荷を移動させ、回路内の全トランジスタ素子について電
荷供給と電荷移動を行った後、ネット毎の電荷の変化量
と収束判定レベルとを比較して電荷の移動が収束したか
どうかを判断し、電荷の移動が収束した後、ネットテー
ブル内信号出力部ネットの電荷量を信号変換しきい値に
従って信号値に変換して出力するようにした。

【００１４】従って、請求項１に記載の発明によれば、
予め作成された論理回路セルのトランジスタレベルネッ
トリストとトランジスタモデルとから回路内ネットテー
ブルとＭＯＳトランジスタ結成テーブルとが入力され、
ネットに電源又は入力信号パターンに基づいた電荷量の
電荷が設定される。その電荷は、トランジスタタイプに
よる電荷移動式により移動された後、ネット毎の電荷量
が信号値に変換され出力される。

【００１５】

【発明の実施の形態】以下、本発明を具体化した一実施
例を図１〜図１８に従って説明する。図２は、本発明を
適用したセル情報作成装置のシステム構成を示す模式図
である。セル情報作成装置１はＣＡＤ（ComputerAidedD
esign）装置からなり、セル情報作成装置１を構成する
中央処理装置（以下、ＣＰＵという）２、メモリ３、磁
気ディスク４、キーボード５、プリンタ６、及びＣＲＴ
等の表示器７は、システムバス８により互いに接続され
ている。

【００１６】ＣＰＵ２は、キーボード５の操作により、
メモリ３に記憶された所定の処理プログラムに基づいて
セル情報作成処理を実行するようになっている。処理プ
ログラムは、図１に示すステップ（以下、単にＳとい
う）１からＳ６により構成されている。Ｓ１は真理値表
作成部（真理値表作成手段）であって、Ｓ２〜Ｓ４によ
り構成されている。

【００１７】Ｓ２はメモリ部モニター真理値表作成部で
あって、第１の真理値表作成手段としてのメモリ部モニ
ター真理値表作成手段である。ＣＰＵ２は、ネット情報
１１を読み込み、順序回路セルの外部入力ピンの信号と
メモリ部のレベルとを、Ｈレベル又はＬレベルのセット
信号を供給して強制的にセットする初期化を行なう。こ
のとき、ＨレベルとＬレベルとの組合せにより、複数の
パターンで外部入力ピンの信号とメモリ部とにセットす
る。そして、メモリ部に供給する信号を解除した場合、
メモリ部の状態が外部入力ピンの信号の影響で変化する
か、または変化しないかを検出する。そして、セット信
号を供給した場合の外部入力ピン、メモリ部、外部出力
ピンの状態と、セット信号の供給を解除した場合のメモ
リ部、外部出力ピンの状態とを示す第１の真理値表とし
てのメモリ部モニター真理値表を作成する。

【００１８】このとき、ＣＰＵ２は、Ｓ５の電荷シミュ
レーション部（電荷シミュレーション手段）を実行し、
セット信号を供給した場合の外部出力ピンの状態と、セ
ット信号の供給を解除した場合のメモリ部，外部出力ピ
ンの状態を求める。

【００１９】Ｓ３はイニシャルパターン真理値表作成部
であって、第２の真理値表作成手段としてのイニシャル
パターン真理値表作成手段である。ＣＰＵ２は、Ｓ２に
おいて作成したメモリ部モニター真理値表を入力する。
そして、ＣＰＵ２は、その入力した真理値表に基づいて
順序回路セル内のメモリ部の信号が衝突しない安定した
状態を検出し、第２の真理値表としてのイニシャルパタ
ーン真理値表を作成する。例えば、Ｓ２において供給し
たセット信号によるメモリ部の状態がＨレベルであっ
て、外部入力ピンの信号によるメモリ部の状態がＬレベ
ルのときがある。この場合、メモリ部においてＨレベル
とＬレベルが衝突し、セット信号の供給を解除すると、
メモリ部は初期状態であるＨレベルからＬレベルに変化
する。このようなＨレベルとＬレベルとが衝突していな
いパターンをメモリ部モニター真理値表から抽出し、イ
ニシャルパターン真理値表を作成する。

【００２０】Ｓ４は出力部モニター真理値表作成部であ
って、第３の真理値表作成手段としての出力部モニター
真理値表作成手段である。ＣＰＵ２は、Ｓ３において作
成したイニシャルパターン真理値表を入力する。そし
て、ＣＰＵ２は、その入力した真理値表に基づいて外部
入力ピンの信号の変化と、その変化したときの外部入力
ピンの信号の変化及びメモリの信号レベルを抽出し、第
３の真理値表としての出力部モニター真理値表を作成す
る。このとき、ＣＰＵ２は、Ｓ２と同様に、Ｓ５の電荷
シミュレーション部を実行し、順序回路セルを構成する
ＭＯＳトランジスタの各部の信号レベルを確定する。そ
して、イニシャルパターン真理値表１３を作成すると、
その作成した真理値表１３を磁気ディスク４へ書き込
み、Ｓ６へ移る。

【００２１】Ｓ６はパス・コンディション抽出部であっ
て、パス・コンディション抽出手段である。ＣＰＵ２
は、Ｓ４において作成したイニシャルパターン真理値表
１３を入力する。ＣＰＵ２は、入力した真理値表１３に
基づいて外部入力ピンの信号の変化に応じて外部出力ピ
ンの信号が変化するパスと、そのパスにおける他の外部
入力ピンとメモリ部の状態のコンディションとを抽出
し、パス・コンディションデータ１４として磁気ディス
ク４へ書き込む。そして、データ１４の書き込みを終了
すると、ＣＰＵ２は、セル情報作成処理を終了する。

【００２２】メモリ３には、ＣＰＵ２が実行する前記プ
ログラムが磁気ディスク４から読み出されて記憶されて
いる。また、メモリ３には、当該プログラムデータの実
行に必要な各種データが予め記憶されるとともに、当該
プログラムデータに基づくＣＰＵ２の処理結果等が一時
的に記憶されるようになっている。

【００２３】磁気ディスク４には、図１に示すようなネ
ット情報１１，電荷シミュレーション制御情報（以下、
単に制御情報という）１２，真理値表１３，パス・コン
ディション１４が格納されている。ネット情報１１及び
制御情報１２は、図示しないＣＡＤ装置等により予め作
成され、磁気ディスク４に格納されている。真理値表１
３及びパス・コンディション１４は、セル情報作成装置
１の処理結果が格納される。

【００２４】ネット情報１１は、トランジスタレベルネ
ットリスト、トランジスタモデル、電源部ネット名、電
源部電圧、外部入力ピン名、外部出力ピン名、回路内メ
モリ部ネット名により構成されている。ネット情報１１
は、図示しない配置配線設計用のＣＡＤ装置により予め
作成され、メモリ３に格納されている。トランジスタレ
ベルネットリストは、設計され、ＬＳＩを構成するため
に配置されたＣＭＯＳ論理回路セルのうち、順序回路セ
ルの実パターンのＭＯＳトランジスタに対して接続され
た配線を示している。

【００２５】例えば、図１４に示すように、順序回路セ
ル内のＭＯＳトランジスタＱ１はＮチャネルＭＯＳトラ
ンジスタであって、ソースは低電位側電源Ｖ_SSに接続さ
れ、ドレインは高電位側電源Ｖ_DDに接続されている。ま
た、ＭＯＳトランジスタＱ１のゲートは図示しない他の
ＭＯＳトランジスタに接続され、信号Ｓinを入力してい
る。そして、ＭＯＳトランジスタＱ１のソースは図示し
ない他のＭＯＳトランジスタに接続され、信号Ｓoutを
出力している。

【００２６】このＭＯＳトランジスタＱ１の場合、ゲー
トは他のＭＯＳトランジスタとネットＮ１により接続さ
れる。また、ＭＯＳトランジスタＱ１のソースは低電位
側電源Ｖ_SS及び他のＭＯＳトランジスタとネットＮ２に
接続される。更に、ＭＯＳトランジスタＱ１のドレイン
は高電位側電源Ｖ_DDとネットＮ３の配線により接続され
る。従って、ネットＮ１〜Ｎ３がＭＯＳトランジスタＱ
１のトランジスタレベルネットリストとしてネット情報
１１に格納されている。

【００２７】トランジスタモデルは、そのＭＯＳトラン
ジスタがＮチャネルＭＯＳトランジスタかＰチャネルＭ
ＯＳトランジスタかを示す情報であって、「Ｎ」又は
「Ｐ」が格納されている。例えば図１４に示すＭＯＳト
ランジスタＱ１はＮチャネルＭＯＳトランジスタである
ので、「Ｎ」が格納されている。

【００２８】電源部ネット名は、ＭＯＳトランジスタか
ら電源に対して接続されるネット名であって、ＭＯＳト
ランジスタＱ１の場合には、ネットＮ２，Ｎ３が格納さ
れている。電源部電圧は、順序回路セルが駆動するため
の電源部の電圧を示しており、例えば高電位側電源Ｖ_DD
＝３．０Ｖ，低電位側電源Ｖ_SS＝０Ｖが格納されてい
る。

【００２９】外部入力ピン名は、順序回路セルに信号が
入力されるピン名を示し、外部出力ピン名は、順序回路
セルから信号が出力されるピン名を示し、回路内メモリ
部ネット名は、順序回路セル内のメモリ部を示してい
る。例えば、図１８に示すように、順序回路セルとして
Ｄ形フリップフロップセル（ＤＦＦセル）５０の場合、
外部入力ピン名は、外部入力ピンＤ及び外部入力ピンＣ
Ｋとなる。また、外部出力ピン名は、外部出力ピンＱ及
び外部出力ピンＸＱとなる。更に、回路内メモリ部ネッ
ト名は、ネットＭ１１及びネットＭ１２となる。

【００３０】制御情報１２は、電荷シミュレーション部
Ｓ５を実行するための制御情報であって、収束判定レベ
ルと信号変換しきい値とから構成されている。収束判定
レベルは、信号の変化によりＭＯＳトランジスタを介し
て移動する電荷の量に基づいて信号が伝達されたと判断
するための電荷量である。順序回路セルを構成するＭＯ
Ｓトランジスタが信号に基づいて動作する場合、その動
作によってＭＯＳトランジスタを介してネット間の電荷
の移動をシミュレーションする。そして、その電荷の移
動量が所定の量以下になったときに信号が伝達されたと
判断し、シミュレーションを終了する。

【００３１】信号変換しきい値は高電位側のしきい値
と、低電位側のしきい値とから構成され、ＭＯＳトラン
ジスタを介して信号が伝達されたとき、そのときのネッ
トの電荷量により伝達された信号がＨレベルかＬレベル
かを判断するための電荷量である。また、この信号変換
しきい値は、ＭＯＳトランジスタを設計するときに予め
設定されている。即ち、ネットの電荷量が、高電位側の
しきい値よりも多い場合にはＨレベル、低電位側のしき
い値よりも少ない場合にはＬレベル、高電位側のしきい
値よりも少なく、低電位側のしきい値よりも多い場合に
はＺレベル（ハイインピーダンス）又はＸレベル（不
定）として変換する。

【００３２】キーボード５は、メモリ３に格納された前
記プログラムの実行に必要なデータを入力したり、プリ
ンタ６や、表示器７に処理結果等の出力命令を入力する
ために用いられている。

【００３３】次に、Ｓ２〜Ｓ６の処理について順に詳述
する。先ず、ＣＰＵ２は、Ｓ２のメモリ部モニター真理
値表作成部を図３に示すフローチャートに従って実行す
る。即ち、Ｓ１１は、入力情報読み込み部であって、Ｃ
ＰＵ２は、ネット情報１１のトランジスタレベルネット
リスト等を入力する。そして、ＣＰＵ２は、入力したト
ランジスタレベルネットリスト等をメモリ３に格納し、
Ｓ１２へ移る。

【００３４】Ｓ１２はテーブル生成部であって、ＣＰＵ
２は、Ｓ１１において入力したトランジスタレベルネッ
トリストとトランジスタモデルとからＭＯＳトランジス
タ結線テーブル１５と回路内ネットテーブル１６とを作
成し、メモリ３に格納する。図１２に示すように、ＭＯ
Ｓトランジスタ結線テーブル１５には、ＭＯＳトランジ
スタの素子名と、そのＭＯＳトランジスタのトランジス
タタイプ及びそのＭＯＳトランジスタに接続されたネッ
トを示すネットポインタが格納されている。回路内ネッ
トテーブル１６には、順序回路セル内のネット名と、そ
のネットの電荷量とが格納されている。

【００３５】例えば、図１４に示すＭＯＳトランジスタ
Ｑ１の場合、素子名として「Ｑ１」が格納されるととも
に、ＭＯＳトランジスタＱ１のトランジスタタイプであ
る「Ｎｃｈ」がタイプに格納される。そして、ネットポ
インタには、ＭＯＳトランジスタＱ１のソース，ゲー
ト，ドレインにそれぞれ接続されたネット名を格納した
回路内ネットテーブル１６のポインタが格納されてい
る。即ち、ドレイン側ネットポインタには、ＭＯＳトラ
ンジスタＱ１のドレインに接続され回路内ネットテーブ
ル１６に格納されたネットＮ３のポインタが格納されて
いる。同様に、ソース側ネットポインタにはネットＮ２
のポインタが、ゲート側ネットポインタにはネットＮ３
のポインタが格納されている。

【００３６】そして、ＭＯＳトランジスタ結線テーブル
１５と回路内ネットテーブル１６との作成を終了する
と、ＣＰＵ２はＳ１３へ移る。Ｓ１３は信号ネット生成
部であって、ＣＰＵ２は、電荷シミュレーション部Ｓ５
に入力する信号入力部のネットと信号出力部のネットと
を作成する。信号入力部のネットは、外部入力ピンとメ
モリ部のネットとから構成され、信号出力部のネット
は、外部入力ピンとメモリ部と外部出力ピンのネットと
から構成される。

【００３７】即ち、図１８に示すＤＦＦセル５０の場
合、信号入力部のネットは外部入力ピンＤ，ＣＫとメモ
リ部Ｍ１，Ｍ２とから構成され、信号出力部のネットは
外部入力ピンＤ，ＣＫとメモリ部Ｍ１，Ｍ２と外部出力
ピンＱ，ＸＱとから構成される。

【００３８】Ｓ１４は入力信号パターン生成部であっ
て、ＣＰＵ２は、外部入力ピンとメモリ部に強制的にセ
ット信号を供給するために入力信号パターンを作成す
る。入力信号パターンは、外部入力ピンとメモリ部につ
いて、Ｈレベル，Ｌレベルの組合せにより生成される。
従って、ＤＦＦセル５０の場合、ＣＰＵ２は、外部入力
ピンＤ，ＣＫとメモリ部Ｍ１，Ｍ２とにより１６通りの
組合せの入力信号パターンを作成し、Ｓ１５へ移る。

【００３９】Ｓ１５は初期電荷供給部であって、ＣＰＵ
２は、Ｓ１３において作成した信号入力部のネットと電
源部のネットとに初期電荷を供給する。この初期電荷
は、１４において作成した入力信号パターンの状態に応
じた電荷を供給する。また、ネットテーブル内の電源部
ネットに電源電圧相当の電荷を設定しておく。

【００４０】即ち、入力信号パターンがＨレベルの場合
には、高電位側電源Ｖ_DDに応じた電荷（本実施例の場合
は「３．０」）を設定し、Ｌレベルの場合には、低電位
側電源Ｖ_SSに応じた電荷（本実施例の場合は「０」）を
供給する。

【００４１】Ｓ１６は電荷シミュレーション部であっ
て、ＣＰＵ２は、入力信号パターンに応じて電荷を供給
した順序回路セルのデータに基づいて、Ｓ５の電荷シミ
ュレーション部を実行する。ここで、電荷シミュレーシ
ョン部について詳述する。

【００４２】図１１は、Ｓ５の電荷シミュレーション部
を詳述したフローチャートである。ＣＰＵ２は、図１１
に示すフローチャートに従って、信号入力部のネットに
対して入力信号パターンに応じた電荷を供給する。ＣＰ
Ｕ２は、順序回路セルを構成するＭＯＳトランジスタレ
ベルにおいてその供給した電荷を移動させる。そして、
ＣＰＵ２は、信号出力部のネットに対して移動後の電荷
量を信号レベルに変換して出力する電荷シミュレーショ
ンを実行する。

【００４３】即ち、Ｓ３１は入力情報読み込み部であっ
て、ＣＰＵ２は、電荷シミュレーション制御情報１２か
ら、収束判定レベルと信号変換しきい値とを入力し、メ
モリ３に格納し、Ｓ３２へ移る。

【００４４】Ｓ３２は電荷供給部であって、ＣＰＵ２
は、回路内ネットテーブルの電源部ネットに電源部電圧
相当の電荷を供給する。また、ＣＰＵ２は、信号入力部
のネットに入力信号パターンに相当する電荷を供給す
る。このとき、供給する電荷量は、電源電圧単位の電荷
量とする。

【００４５】例えば、高電位側電源Ｖ_DDの電圧が３．０
Ｖの場合、電源部のネットの電荷量設定領域に「３．
０」を設定する。信号入力部への電荷の供給は、例え
ば、信号入力部の信号がＨレベルの場合、ネットテーブ
ル内の信号入力部のネットの電荷量設定領域に高電位側
電源Ｖ_DDの電圧値、即ち、「３．０」を設定する。

【００４６】Ｓ３３はＭＯＳトランジスタ電荷移動部で
あって、ＣＰＵ２は、ＭＯＳトランジスタのソース・ド
レイン間でＭＯＳトランジスタのトランジスタタイプ別
に電荷を移動させるシミュレーションを行なう。このと
き、１回のシミュレーションにより移動させる電荷移動
量Ｑ_Mは、Ｑ_M＝Ｋ×（Ｑ_D−Ｑ_S）／２（１）で決定される。尚、Ｑ_Dはドレイン側電荷量、Ｑ_Sはソー
ス側電荷量である。また、Ｋはゲートオープン係数であ
って、シミュレーションを実行するＭＯＳトランジスタ
がＰチャネルＭＯＳトランジスタかＮチャネルＭＯＳト
ランジスタかによって変更されている。ＮチャネルＭＯ
Ｓトランジスタの場合にはゲートオープン係数Ｋ_N、Ｐ
チャネルＭＯＳトランジスタの場合にはゲートオープン
係数Ｋ_Pが用いられる。ゲートオープン係数Ｋ_N，Ｋ
_Pは、ゲート側電荷量Ｑ_G、電源電荷量ＱＶ_DDとすると、Ｋ_N＝（Ｑ_G／ＱＶ_DD）² （２）Ｋ_P＝（（ＱＶ_DD−Ｑ_G）／ＱＶ_DD）² （３）により算出される。

【００４７】又、シミュレーションを高速化したい場
合、Ｑ_G≧ＱＶ_DDであればＫ_N＝１．０（但しＱ_G≧ＱＶ_DD）又はＫ_N＝０（但しＱ_G＜ＱＶ_DD）（４）Ｋ_P＝１．０（但しＱ_G≦ＱＶ_DD）又はＫ_P＝０（但しＱ_G＞ＱＶ_DD）（５）により算出される。

【００４８】そして、ＣＰＵ２は、算出した電荷移動量
Ｑ_Mに基づいて各ＭＯＳトランジスタの電荷移動のシミ
ュレーションを１回実行する。図１５は、図１４に示す
ＭＯＳトランジスタＱ１に対する電荷移動シミュレーシ
ョンの模式図であって、ＭＯＳトランジスタＱ１に接続
されたネットＮ２の電荷量の変化を調べる場合を示して
いる。

【００４９】図１５（ａ）に示すように、ＭＯＳトラン
ジスタＱ１のドレインはネットＮ３により高電位側電源
Ｖ_DDに接続されている。従って、ネットＮ３の電荷量
は、高電位側電源Ｖ_DDの電荷量、即ち、「３．０」とな
っている。一方、電荷量の変化を調べるネットＮ２は、
Ｈレベル又はＬレベルのどちらでもない電荷量「１．
５」を初期電荷量として設定している。

【００５０】ＭＯＳトランジスタＱ１は、そのゲートに
接続されたネットＮ１を介してＨレベルの信号Ｓinを入
力するとゲートオープンとなる。このとき、信号Ｓinは
Ｈレベルであるので、ゲート側電荷量Ｑ_Gは高電位側電
源Ｖ_DDの電荷量と同じ「３．０」となる。従って、ＭＯ
ＳトランジスタＱ１はＮチャネルＭＯＳトランジスタで
あるので、式（２）によりゲートオープン係数Ｋ_N＝１
となる。すると、ドレイン側電荷量Ｑ_D＝３．０、ソー
ス側電荷量Ｑ_S＝１．５であるので、電荷移動量Ｑ_Mは、
式（１）によりＱ_M＝０．７５となる。従って、ＣＰＵ
２は、図１５（ｂ）に示すように、この電荷移動量Ｑ_M
の電荷がＭＯＳトランジスタＱ１のドレインからソース
に移動させる。

【００５１】そして、ＭＯＳトランジスタＱ１のソー
ス，ドレインに接続されたネットに対して移動後の電荷
量を格納する。即ち、図１３に示す回路内ネットテーブ
ル１６において、ネットＮ２に対応した前状態電荷量領
域１６ａに移動前の電荷量、即ち「１．５」が格納さ
れ、現在電荷量領域１６ｂに現在の電荷量、即ち「２．
２５」が格納される。同様に、ネットＮ３の前状態電荷
量領域１６ａには「３．０」が、現在電荷量領域１６ｂ
には「２．２５」が格納される。

【００５２】Ｓ３４において、ＣＰＵ２は、電荷シミュ
レーションを行なう順序回路セルを構成する全てのＭＯ
Ｓトランジスタに対して電荷の移動を行ったか否かを判
断する。そして、ＣＰＵ２は、電荷移動を行っていない
ＭＯＳトランジスタが存在する場合にはＳ３２，全ての
ＭＯＳトランジスタに対して電荷移動を行った場合には
Ｓ３５へ移る。

【００５３】Ｓ３５は電荷移動収束判定部であって、Ｃ
ＰＵ２は、ＭＯＳトランジスタの電荷の移動が収束した
かどうかを判定する。図１６に示すように、電荷移動量
Ｑ_Mが収束判定レベルよりも大きい場合、Ｓ３６におい
て、ＣＰＵ２はＳ３２に移り、再び電荷移動を行なう。

【００５４】一方、電荷移動量Ｑ_Mが全てのＭＯＳトラ
ンジスタにおいて収束判定レベルよりも小さくなった場
合、ＣＰＵ２は、電荷の移動が収束したと判断し、Ｓ３
７に移る。

【００５５】Ｓ３７は信号変換部であって、ＣＰＵ２
は、全ネットの電荷量を信号値に変換し、信号出力部ネ
ットの信号を出力する。このとき、ネットの電荷量をＳ
３１において入力した信号変換しきい値と比較する。こ
のとき、図１７に示すように、変換しようとする電荷量
が高電位側の信号変換しきい値よりも多い場合にはＨレ
ベル、低電位側の信号変換しきい値よりも少ない場合に
はＬレベル、高電位側の信号変換しきい値よりも少なく
低電位側の信号変換しきい値よりも多い場合にはＺレベ
ル又はＸレベルに変換する。そして、全てのネットに対
して電荷量を信号レベルに変換すると、ＣＰＵ２は、そ
の変換した信号出力部の信号パターン２１を生成し、電
荷シミュレーション部の処理を終了する。

【００５６】Ｓ１６において、電荷シミュレーションを
終了すると、ＣＰＵ２は、Ｓ１７に移る。Ｓ１７は信号
パターン記憶部であって、ＣＰＵ２は、Ｓ１６において
電荷シミュレーションを行った結果の信号パターン２１
をメモリ３に格納する。

【００５７】Ｓ１８は信号ネット生成部であって、ＣＰ
Ｕ２は、Ｓ１３と同様に、電荷シミュレーション部Ｓ５
に入力する信号入力部のネットと信号出力部のネットと
を生成し、Ｓ１９へ移る。

【００５８】Ｓ１９は入力信号生成部であって、ＣＰＵ
２は、メモリ部の信号を解放した入力信号パターン、即
ち、外部入力ピンの信号のみの入力信号パターンを生成
する。次に、Ｓ２０は電荷シミュレーション部であっ
て、ＣＰＵ２は、メモリ部のセット信号を解放した電荷
シミュレーションを行なう。即ち、ＣＰＵ２は、Ｓ１９
において作成した入力信号パターンに基づいてＤＦＦセ
ル５０の電荷シミュレーションを行なう。その詳細は、
図１１に示す処理と同じ処理を行なう。

【００５９】Ｓ２１は信号パターン記憶部であって、Ｃ
ＰＵ２は、Ｓ２０においてメモリ部のセット信号を解放
した結果の信号パターンをメモリ３に格納する。そし
て、Ｓ２２において、ＣＰＵ２は、外部入力ピンとメモ
リ部の組合せを全て終了したか否かを判断する。そし
て、ＣＰＵ２は、組合せが残っている場合にはＳ１３へ
移り、残った組合せに基づいてセット信号を供給した電
荷シミュレーションと、セット信号の供給を解除した電
荷シミュレーションとを実行する。一方、全ての組合せ
について終了した場合、ＣＰＵ２はＳ２３へ移る。

【００６０】Ｓ２３はメモリ部モニター真理値表出力部
であって、ＣＰＵ２は、Ｓ１７においてメモリ３に格納
した入力信号パターンと、Ｓ２１においてメモリ３に格
納した入力信号パターンとに基づいてメモリ部モニター
真理値表１７を作成し、出力する。順序回路セルがＤＦ
Ｆセル５０の場合、ＣＰＵ２は、図４に示すメモリ部モ
ニター真理値表１７を作成する。

【００６１】この作成したメモリ部モニター真理値表１
７により、ＤＦＦセル５０の動作を容易に確認すること
ができる。また、ＤＦＦセル５０の回路上、実パターン
上の動作を容易に検証することができる。

【００６２】そして、ＣＰＵ２は、作成したメモリ部モ
ニター真理値表１７を磁気ディスク４に格納すると、メ
モリ部モニター真理値表作成処理を終了する。次に、Ｃ
ＰＵ２は、図５に示すイニシャルパターン真理値表作成
処理を行なう。即ち、Ｓ４１は入力情報読み込み部であ
って、ＣＰＵ２は、Ｓ２において作成したメモリ部真理
値表１７を入力し、メモリ３に格納しＳ４２へ移る。

【００６３】Ｓ４２はイニシャルパターン抽出部であっ
て、ＣＰＵ２は、順序回路セル内でＬレベルとＨレベル
とが衝突しない様な安定した状態の外部入力ピンの信号
とメモリ部の信号レベルの組合せを抽出する。即ち、Ｃ
ＰＵ２は、図４に示すメモリ部モニター真理値表１７に
おいて、メモリ部へのセット信号の解放前後において、
メモリ部と外部出力ピンの信号が変化していないパター
ンを抽出する。

【００６４】図４に示すメモリ部モニター真理値表１７
の場合、信号が変化していないパターンは「１」，
「２」，「５」，「８」，「11」，「12」，「13」，
「16」である。従って、ＣＰＵ２は、これらのパターン
を抽出し、Ｓ４３へ移る。

【００６５】Ｓ４３はイニシャルパターン出力部であっ
て、ＣＰＵ２は、メモリ部モニター真理値表１７から抽
出したパターンのうち、外部入力ピンＤ，ＣＫのパター
ンと、セット信号解放後のメモリ部Ｍ１，Ｍ２及び外部
出力ピンＱ，ＸＱのパターンとを図６に示すイニシャル
パターン真理値表１８として磁気ディスク４に格納す
る。この作成したイニシャルパターン真理値表１８によ
り、ＤＦＦセル５０の安定した状態となるときの外部入
力ピンＤ，ＣＫ、メモリ部Ｍ１，Ｍ２、外部出力ピン
Ｑ，ＸＱの状態を知ることができる。

【００６６】そして、イニシャルパターン真理値表１８
の格納を終了すると、ＣＰＵ２は、イニシャルパターン
真理値表作成処理を終了する。次に、ＣＰＵ２は、Ｓ３
において作成したイニシャルパターン真理値表に基づい
て、Ｓ４の出力部モニター真理値表作成部を実行する。
この出力部モニター真理値表作成部は、図７に示すフロ
ーチャートに従って実行される。この出力部モニター真
理値表作成部は、Ｓ２のメモリ部モニター真理値表作成
部と同様の処理を行なう。従って、ＣＰＵ２がＳ２と異
なる処理を実行する部分についてのみ説明する。

【００６７】ＣＰＵ２は、Ｓ２における外部入力ピンと
メモリ部とに強制的にセットするセット信号のパターン
に代えて、Ｓ３において作成したイニシャルパターン真
理値表１８に基づいて電荷シミュレーションを実行す
る。即ち、Ｓ５４の入力信号パターン作成部において、
ＣＰＵ２は、イニシャルパターン真理値表１８のパター
ンに基づいて外部入力ピンＤ，ＣＫとメモリ部Ｍ１，Ｍ
２とからなる信号入力部のネット、外部入力ピンＤ，Ｃ
Ｋとメモリ部Ｍ１，Ｍ２と外部出力ピンＱ，ＸＱとから
なる出力信号部のネットとを作成する。ＣＰＵ２は、そ
の作成したネットに基づいてＳ５６の電荷シミュレーシ
ョンを実行する。そして、ＣＰＵ２は、Ｓ５７におい
て、電荷シミュレーションの結果を信号パターンとして
メモリ３に格納する。

【００６８】次に、ＣＰＵ２は、Ｓ５９の信号パターン
生成部において、イニシャルパターン真理値表１８のパ
ターンのうち、外部入力ピンＤ，ＣＫの一方、例えば外
部入力ピンＣＫの状態を変更した信号入力部のネットと
信号出力部のネットとを作成する。ＣＰＵ２は、その作
成したネットに基づいてＳ６０の電荷シミュレーション
を実行する。即ち、変更した外部入力ピンＣＫの状態に
応じたメモリ部Ｍ１，Ｍ２と外部出力ピンＱ，ＸＱとの
状態をシミュレーションする。そして、ＣＰＵ２は、Ｓ
６１において、電荷シミュレーションの結果を信号パタ
ーンとしてメモリ３に格納する。

【００６９】次に、Ｓ６２において、ＣＰＵ２は、全て
の外部入力ピンの状態を変化させたかどうかを判断す
る。ＤＦＦセル５０の場合、Ｓ５８〜Ｓ６１において外
部入力ピンＣＫについて変化させた後は、外部入力ピン
Ｄについて変化させた場合の信号パターンが必要であ
る。従って、ＣＰＵ２はＳ５３に移り、外部入力ピンＤ
について変化させる電荷シミュレーションを実行し、信
号パターンを作成する。そして、全ての外部入力ピンの
信号を変化させた場合に信号パターンを作成すると、Ｃ
ＰＵ２はＳ６３へ移る。

【００７０】次に、Ｓ６３において、ＣＰＵ２はイニシ
ャルパターン真理値表１８の全てのパターンについて信
号パターンを格納したかどうかを判断する。そして、Ｃ
ＰＵ２は、パターンがまだ残っている場合にはＳ５３に
戻って残っているパターンについて信号パターンを作成
しメモリ３に格納する。一方、全てのパターンについて
信号パターンを作成した場合、ＣＰＵ２は、Ｓ６４へ移
る。

【００７１】Ｓ６４は、出力部モニター真理値表出力部
であって、ＣＰＵ２はメモリ３に格納した全てのイニシ
ャルパターン真理値表１８についての信号パターンをデ
ィスク４へ図８に示す出力部モニター真理値表１９、即
ち、図１に示す真理値表１３として出力する。この作成
した出力部モニター真理値表１９により、ＤＦＦセル５
０の安定した状態から外部入力ピンＤ又はＣＫの信号を
変化させたときの外部出力ピンＱ，ＸＱの変化を容易に
知ることができる。

【００７２】次に、ＣＰＵ２は、Ｓ６のパス・コンディ
ション抽出部を図９に示すフローチャートに従って実行
する。即ち、Ｓ７１は真理値表入力部であって、ＣＰＵ
２は、出力部モニター真理値表１９を入力する。Ｓ７２
は出力ピン変化パターン抽出部であって、ＣＰＵ２は入
力した真理値表１９のパターンのうち、外部出力ピン
Ｑ，ＸＱの状態が変化したパターンのみを抽出する。図
８に示す出力部モニター真理値表１９において、外部出
力ピンＱ，ＸＱの状態が変化しているパターンは「３」
「９」のみである。従って、ＣＰＵ２は、このパターン
「３」「９」を抽出し、Ｓ７３へ移る。

【００７３】Ｓ７３は入出力パス構成部であって、ＣＰ
Ｕ２は抽出したパターンにおいて、外部入力ピンの状態
の変化に対してどの外部出力ピンの状態が変化している
かを確認する。そして、ＣＰＵ２は、外部入力ピンと、
その外部入力ピンの状態の変化に対して状態が変化する
外部出力ピンとによりパスを構成する。

【００７４】図８の出力部モニター真理値表１９では、
パターン「３」において、外部入力ピンＣＫの状態の変
化に対して外部出力ピンＱの状態が変化している。従っ
て、ＣＰＵ２は、先ず、外部入力ピンＣＫと外部出力ピ
ンＱとによるパスを構成する。

【００７５】そして、Ｓ７４において、ＣＰＵ２は、全
ての外部出力ピンについてパスを構成したか否かを判断
する。ＤＦＦセル５０の場合、外部入力ピンＣＫの状態
の変化に対して外部出力ピンＸＱも状態が変化してい
る。従って、ＣＰＵ２は、Ｓ７３において外部入力ピン
ＣＫと外部出力ピンＸＱとによるパスを構成する。

【００７６】Ｓ７５において、ＣＰＵ２は、全ての外部
入力ピンに対してパスを構成したかを判断し、まだパス
を構成する外部入力ピンが残っている場合には、Ｓ７３
に戻り、パスを構成する。また、Ｓ７６において、ＣＰ
Ｕ２は、全ての抽出したパターンについてパスを構成し
たか否かを判断する。即ち、ＣＰＵ２は、パターン
「３」と同様に、パターン「９」について外部入力ピン
ＣＫと外部出力ピンＱとによるパスと、外部入力ピンＣ
Ｋと外部出力ピンＸＱとによるパスとを構成する。従っ
て、図１８に示すＤＦＦセル５０の場合、４通りのパス
が構成される。そして、全ての抽出パターンについてパ
スを構成すると、ＣＰＵ２はＳ７７へ移る。

【００７７】Ｓ７７は同変化パス抽出部であって、ＣＰ
Ｕ２はＳ７３において構成した全てのパスに対して状態
の変化の同じもの同士でコンディションを抽出する。例
えば、ＤＦＦセル５０の場合、外部入力ピンＣＫと外部
出力ピンＱのパスについて、外部入力ピンＣＫがＬレベ
ルからＨレベルへの変化に応じて外部出力ピンＱがＨレ
ベルからＬレベルに変化する場合と、外部入力ピンＣＫ
がＬレベルからＨレベルへの変化に応じて外部出力ピン
ＱがＬレベルからＨレベルに変化する場合とがある。こ
の時の変化前の外部入力ピンＤの状態とメモリＭ１，Ｍ
２の状態からコンディションが抽出される。

【００７８】即ち、外部入力ピンＣＫがＬレベルからＨ
レベルへの変化に応じて外部出力ピンＱがＨレベルから
Ｌレベルに変化する場合、図１０に示すように、ＣＰＵ
２はコンディションとして外部入力ピンＤのＬレベル、
メモリ部Ｍ１のＬレベル、メモリ部Ｍ２のＨレベルを抽
出する。そして、ＣＰＵ２はＳ７８へ移る。

【００７９】Ｓ７８は処理結果ファイル出力部であっ
て、ＣＰＵ２は抽出したパスとコンディションをファイ
ルとしてメモリ３に格納する。そして、ＣＰＵ２はＳ７
９において、全ての変化状態について抽出を終了したか
否かを判断する。従って、ＣＰＵ２は、外部入力ピンＣ
ＫがＬレベルからＨレベルへの変化に応じて外部出力ピ
ンＱがＬレベルからＨレベルに変化する場合のコンディ
ションとして外部入力ピンＤのＨレベル、メモリ部Ｍ１
のＨレベル、メモリ部Ｍ２のＬレベルを抽出する。

【００８０】次に、ＣＰＵ２はＳ８０において、全ての
パスについてコンディションを抽出したか否かを判断す
る。即ち、ＣＰＵ２は、外部入力ピンＣＫがＬレベルか
らＨレベルへの状態の変化に応じて外部出力ピンＸＱが
ＬレベルからＨレベルに変化する場合のコンディション
として外部入力ピンＤのＬレベル、メモリ部Ｍ１のＬレ
ベル、メモリ部Ｍ２のＨレベルを抽出する。また、ＣＰ
Ｕ２は、外部入力ピンＣＫがＬレベルからＨレベルへの
状態の変化に応じて外部出力ピンＸＱがＨレベルからＬ
レベルに変化する場合のコンディションとして外部入力
ピンＤのＨレベル、メモリ部Ｍ１のＨレベル、メモリ部
Ｍ２のＬレベルを抽出する。

【００８１】そして、ＣＰＵ２は全てのパスについてコ
ンディションの抽出を終了すると、メモリ３に格納した
パス・コンディションを磁気ディスク４へパス・コンデ
ィション２０、即ちパス・コンディションデータ１４と
して格納し、全ての処理を終了する。

【００８２】このように、本実施例では、メモリ部を有
するＣＭＯＳ論理回路セルに対して、その論理回路セル
の外部入力ピンの信号の状態と、メモリ部の状態との組
合せを抽出しておき、その組合せのセット信号を供給し
て外部入力ピンとメモリ部とを強制的に初期化し、その
ときの外部入力ピンとメモリ部と外部出力ピンとの状態
を記憶しておく。次に、セット信号の供給を解除し、メ
モリ部の状態と外部出力ピンとの状態とを記憶する。そ
して、先に初期化した時の状態と、セット信号の供給を
解除した場合の状態とをメモリ部モニター真理値表１７
として作成する。

【００８３】次に、作成したメモリ部モニター真理値表
のうち、初期化したときの状態とセット信号の供給を解
除した時のメモリ部の状態が変化しないパターンについ
て抽出し、そのパターンをイニシャルパターン真理値表
１８として作成する。

【００８４】その作成したイニシャルパターン真理値表
のイニシャルパターンに基づいて、イニシャルパターン
で安定な状態に外部入力ピンとメモリ部と外部出力ピン
を初期化しておき、その時の状態を記憶する。その状態
で外部入力ピンの状態を変化させ、その変化させた時の
メモリ部と外部出力ピンの状態を記憶する。そして、先
に初期化した時の状態と、外部入力ピンの状態を変化さ
せたときの状態とを出力部モニター真理値表１９として
作成する。

【００８５】その真理値表１９を入力し、外部入力ピン
と、外部入力ピンの状態の変化に対して状態が変化する
外部出力ピンとからなるパスを抽出する。そして、抽出
したパスにおいて、パスを構成する外部入力ピン以外の
外部入力ピンと、メモリ部との状態をコンディションと
して抽出し、パス・コンディション２０を作成するよう
にした。

【００８６】その結果、順序回路セルにおけるパス・コ
ンディションを容易に抽出することができる。そして、
上記のセル情報作成装置１により作成されたパス・コン
ディション２０を用いて回路シミュレーションを行なう
ことにより、順序回路セルであるＤＦＦセル５０の遅延
時間の特性を正確に算出することができる。

【００８７】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。１）上記実施例では、順序回路セルとしてＤ形フリップ
フロップセルの真理値表、パス・コンディションを抽出
したが、他の順序回路セル、例えばラッチ回路，カウン
タ，レジスタ等の真理値表、パス・コンディションを抽
出するようにする。

【００８８】また、順序回路セル以外に、組合せ回路セ
ルに対して実施するようにしてもよい。２）上記実施例において、図２に示すセル情報作成装置
１の構成に、光ディスク等の装置を接続して実施する。

【００８９】３）上記実施例では、真理値表作成部Ｓ１
を構成する各真理値表作成部Ｓ２〜Ｓ４毎にＭＯＳトラ
ンジスタ結線テーブル１５と回路ネットテーブル１６を
メモリ３上に作成するようにしたが、一旦、磁気ディス
ク４上にテーブル１５，１６を作成しておき、各真理値
表作成部Ｓ２〜Ｓ４で使用する。そして、パス・コンデ
ィション２０を抽出した後に、テーブル１５，１６を削
除するようにしてもよい。

【００９０】４）上記実施例の真理値表作成部Ｓ１及び
電荷シミュレーション部Ｓ５と、パス・コンディション
抽出部Ｓ６とを別のプログラムとして構成する。更に、
真理値表作成部Ｓ１と電荷シミュレーション部Ｓ５とを
別のプログラムとして構成する。そして、Ｓ１６，Ｓ２
０，Ｓ５６，Ｓ６０において、ＣＰＵ２は、電荷シミュ
レーション部Ｓ５のプログラムを起動して電荷シミュレ
ーションを行なう。

【００９１】更には、真理値表作成部Ｓ１のメモリ部モ
ニター真理値表作成部Ｓ２とイニシャルパターン真理値
表作成部Ｓ３と出力部モニター真理値表作成部Ｓ４とを
別々のプログラムとして構成する。

【００９２】５）上記実施例では、ＣＭＯＳ論理回路セ
ルの真理値表とパス・コンディションを作成するように
したが、他のデバイス、例えばバイポーラ、Ｂｉ−ＣＭ
ＯＳ等の論理回路セルについて実施するようにしてもよ
い。

【００９３】

【発明の効果】以上詳述したように、本発明によれば、
順序回路セルの真理値表及びパス・コンディションのセ
ル情報を正確に、かつ短時間で作成することのできるセ
ル情報作成装置に用いられる電荷シミュレーション方法
及びその装置を提供することができる。

【図面の簡単な説明】

【図１】一実施例のセル情報作成処理のフローチャー
トである。

【図２】一実施例のセル情報作成装置の概略構成図で
ある。

【図３】メモリ部モニター真理値表作成部のフローチ
ャートである。

【図４】メモリ部モニター真理値表を示す説明図であ
る。

【図５】イニシャルパターン真理値表作成部のフロー
チャートである。

【図６】イニシャルパターン真理値表を示す説明図で
ある。

【図７】出力部モニター真理値作成部のフローチャー
トである。

【図８】出力部モニター真理値表を示す説明図であ
る。

【図９】パス・コンディション抽出部のフローチャー
トである。

【図１０】パス・コンディションを示す説明図であ
る。

【図１１】電荷シミュレーション部のフローチャート
である。

【図１２】ＭＯＳトランジスタ結線テーブルを示す説
明図である。

【図１３】回路内ネットテーブルを示す説明図であ
る。

【図１４】各テーブルを説明するための回路図であ
る。

【図１５】電荷シミュレーションの模式図である。

【図１６】電荷移動の収束判定を示す説明図である。

【図１７】電荷量に対する信号レベルを示す模式図で
ある。

【図１８】Ｄ形フリップフロップセルの論理等価回路
図である。

【符号の説明】

Ｓ１真理値表作成手段Ｓ２第１の真理値表作成手段としてのメモリ部モニタ
ー真理値表作成手段Ｓ３第２の真理値表作成手段としてのイニシャルパタ
ーン真理値表作成手段Ｓ４第３の真理値表作成手段としての出力部モニター
真理値表作成手段Ｓ５電荷シミュレーション手段Ｓ６パス・コンディション抽出手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者若生正人愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内Ｆターム(参考） 5B046 AA08 BA03 JA04 5J056 AA03 BB60 CC00 CC14 DD13 DD29 DD51 EE06 GG14 KK00 KK03

Claims

【特許請求の範囲】

【請求項１】電荷シミュレーションを行う電荷シミュ
レーション装置に適用される電荷シミュレーション方法
であって、論理回路セルのトランジスタレベルネットリスト、トラ
ンジスタモデルから回路内で使用されているネット毎に
前状態の電荷量と現在の電荷量を設定できる回路内ネッ
トテーブルと、回路内で使用されているＭＯＳトランジ
スタ素子毎にトランジスタのタイプ、ドレイン側ネット
のポインタ、ソース側ネットのポインタ、ゲート側ネッ
トのポインタを設定したＭＯＳトランジスタ結線テーブ
ルとを予め作成しておき、前記２つのテーブルと電荷シミュレーション制御情報と
を入力し、電荷量を単位容量あたりの電圧とみなして、ネットテー
ブル内電源部ネットに、電源部電圧相当の電荷を、信号
入力部ネットに、入力信号パターン相当の電荷を供給
し、ＭＯＳトランジスタのソース・ドレイン間でトランジス
タタイプ別の電荷移動の式に従って電荷を移動させ、回路内の全トランジスタ素子について電荷供給と電荷移
動を行った後、ネット毎の電荷の変化量と収束判定レベ
ルとを比較して電荷の移動が収束したかどうかを判断
し、電荷の移動が収束した後、ネットテーブル内信号出力部
ネットの電荷量を信号変換しきい値に従って信号値に変
換して出力するようにした電荷シミュレーション方法。
【請求項２】論理回路セルのトランジスタレベルネッ
トリスト、トランジスタモデルから回路内で使用されて
いるネット毎に前状態の電荷量と現在の電荷量を設定で
きる回路内ネットテーブルと、回路内で使用されている
ＭＯＳトランジスタ素子毎にトランジスタのタイプ、ド
レイン側ネットのポインタ、ソース側ネットのポイン
タ、ゲート側ネットのポインタを設定したＭＯＳトラン
ジスタ結線テーブルとを予め作成しておき、前記２つのテーブルと電荷シミュレーション制御情報と
を入力する入力情報読み込み手段と、電荷量を単位容量あたりの電圧とみなして、ネットテー
ブル内電源部ネットに、電源部電圧相当の電荷を、信号
入力部ネットに、入力信号パターン相当の電荷を供給す
る電荷供給手段と、ＭＯＳトランジスタのソース・ドレイン間でトランジス
タタイプ別の電荷移動の式に従って電荷を移動させる電
荷移動手段と、回路内の全トランジスタ素子について電荷供給と電荷移
動を行った後、ネット毎の電荷の変化量と収束判定レベ
ルとを比較して電荷の移動が収束したかどうかを判定す
る収束判定手段と、電荷の移動が収束した後、ネットテーブル内信号出力部
ネットの電荷量を信号変換しきい値に従って信号値に変
換して出力する信号変換手段とから構成された電荷シミ
ュレーション装置。