JP3907703B2 - 零ｉｆ受信器 - Google Patents

Description

本発明は、受信信号を同相信号経路及び直交信号経路で復調されるべき一対の直交関係信号へ混合変換する直交関係混合器に結合された局部周波数発生構成を備え、経路は、少なくとも１つのローパスフィルタ及び２つの増幅器よりなるカスケード接続と、増幅器間のＤＣオフセット補正回路とを備える零中間周波数受信器に関する。直接変換零ＩＦ受信器、二重変換零ＩＦ受信器、あるいは他の適当な任意の零ＩＦ受信器であり得るかかる零中間周波数受信器は、ＦＳＫ（周波数偏移変調）又はＰＳＫ（位相変移変調）変調方式を用いるデジタルページ受信器であってよいが、コードレス又はセルラー受信器であってもよい。
上記型式の受信器は、公表された欧州特許ＥＰ０ ５９４ ８９４ Ａ１から公知である。この欧州特許出願は、零中間周波数ＴＤＭＡ即ちいわゆる零ＩＦ受信器におけるＤＣオフセット補正を開示している。受信信号は、直交混合器において局部発振器により混合されることにより混合変換される。混合変換された信号のＤＣオフセットはベースバンド処理により補償される。ＤＣオフセット補正のため、同相信号経路及び直交信号経路の双方に制御ループが設けられる。ＤＣオフセットが多数のタイムスロットにわたって補正される全体補正ループに加えて、受信器は、タイムスロット内で受信された信号のオフセット補正を行う内部制御ループを備えている。この付加的な制御ループは、全体制御ループの偏差信号を零と比較し、１ビットアナログデジタル変換器として機能する比較器を備えてもよい。この比較器は、逐次近似デジタルアナログ変換器にカスケード接続される。逐次近似デジタルアナログ変換器は、ステップで偏差信号が実質的に零となるように全体制御ループのオフセット補正値を逐次決定する。
零中間周波数受信器はメッセージページャの一部であり得る。かかるページャは、同相信号経路及び直交信号経路において高い利得を有する狭帯域受信器である。ＡＰＯＣ、ＦＬＥＸ、及びＥＲＭＥＳ等の新しいページ化プロトコルにより、非常に長いメッセージを送ることができる。信号受信の間、ＤＣドリフトは十分に小さくなければならない（典型的には、混合器の出力において３μＶ未満）。そうでなければ、同相信号即ちＩ信号、及び、直交信号即ちＱ信号における零交差は消失してしまう。更に、比較的長いメッセージを受信する場合、有用な情報、即ち、受信すべきメッセージの一部を失うことなくＤＣオフセット補正を行うことができるのは、同期ワード（ほぼ２秒に１回）の間のみである。かかる受信器に対して、公知のＤＣオフセット補正は満足に作動しない。更に、ページャは、通常は、メッセージを受信する受信モード、及び、受信回路の大部分がオフされたスリープモードで動作する。ページャのバッテリーを節約するため、ページャが受信モードにある期間はできるだけ短くされるべきである。
本発明の目的は、零ＩＦ受信器の高利得零ＩＦ信号経路における高精度なＤＣオフセット補正を提供することにある。本発明の更なる目的は、最適なスリープモード／受信モード比を有する零中間周波数受信器を提供することにある。
かかる目的のため、本発明に係る零中間周波数受信器は、経路が、経路に亘って配置され、経路が高い利得を有するようにする第２のＤＣオフセット補正回路を少なくとも有することを特徴とする。好ましくは、経路のＤＣオフセットは順次に除去され、これにより、第２のＤＣオフセット補正回路は受信器回路の所与の立ち上げ時間の後に起動され得る。そして、ローパスフィルタの所定の立ち上げ時間の後、第１のＤＣ補正回路が起動され得る。
本発明に係る零中間周波数受信器の一実施例において、少なくとも１つのローパスフィルタのうちの第２のローパスフィルタが第１のＤＣオフセット補正回路の出力に結合され、第１のローパスフィルタは第２のローパスフィルタよりも低い選択性を有する。これにより、経路における種々の動的な要求が満足される。経路の異なる位置において信号レベルは異なり、従って、直線性要求も異なる。当初は、選択性は低く、フィルターは良好な直線性を示す。このため、第１のフィルタは、ハンドブック”Active and Passive Analog Filter Design”（「能動及び受動アナログフィルタ設計」）、５．２節、L.P.Huelsman, McGrawhill社、１９９３年に記載された、いわゆる、サレンアンドキー(Sallen and Key)フィルタ等の単純な能動ＲＣフィルタであってよい。経路の下流側の増幅後では、信号レベルはより高く、従って、本技術分野で周知のジャイレータなどの高い選択性を有するフィルタが用いられ得る。
本発明に係る零中間周波数受信器の一実施例において、経路は、経路の上流側ＤＣオフセット補正回路の出力信号がＤＣオフセット補正の間に経路の下流側ローパスフィルタを励起するのを防止するブロック手段を備える。ブロック手段が無ければ、経路の下流側のフィルタは、経路の上流側のＤＣオフセット補正回路による励起のためリンギングを起こす。リンギング信号の振幅が十分に小さくなって経路の下流側のＤＣオフセット補正回路を始動させるまでに比較的長時間を要することとなる。ブロック手段は、ローパスフィルタが上流側ＤＣオフセット補正回路により励起されるのを防止する。従って、受信器のオン時間は大幅に短縮され、バッテリー電力が節約される。ブロック手段は、第１のローパスフィルタの入力に結合された第１のクランプ回路であってよい。
本発明に係る零中間周波数受信器の一実施例において、経路は、第２のＤＣオフセット補正回路を第１のクランプ回路から分離させる第１のバッファ増幅器を備える。このため、第１のクランプ回路は第２のＤＣオフセット補正回路から効果的に分離され、より優れた性能が実現される。
動的帯域要求のためフィルター機能及び増幅機能が経路に亘って配置される実施例において、クランプ機能もまた経路に亘って配置される。受信器がそのパワーダウンモードに入ると、少なくとも増幅器及びＤＣオフセット補正回路等の関連回路のバイアス回路はオフされる。ＤＣオフセット補正回路は、逐次近似アナログデジタル変換器等の無垂下（droop-less）サンプルホールド回路であってもよい。連続近似フィルタの一部であるデジタルアナログ変換器の出力におけるノイズを濾過するため、ローパスフィルタがデジタルアナログ変換器の出力とＤＣオフセット補正回路の減算器の減算入力との間に設けられてもよい。減算器は、経路内に配置され、決定されたＤＣオフセット補正信号を補正されるべき経路信号から減算する。
以下、本発明を一例として添付の図面を参照して説明する。
図１は、本発明に係る零中間周波数受信器の構成を示す。
図２は、本発明に係るＤＣオフセット補正回路を示す。
図３は、本発明に係るＤＣオフセット補正を示すタイミング図である。
図４は、経路の上流側ＤＣオフセット補正回路の出力信号が経路の下流側ローパスフィルタを励起するのを防止するブロック手段を示す。
図５は、ブロック手段の一実施例を示す。
これらの図面において、同一の参照番号は同一の特徴部を示す。
図１は、本発明に係る零中間周波数受信器１の構成を示す。零中間周波数受信器１は、局部周波数発生構成２を備えている。局部周波数発生構成２は、受信信号ｒｆを混合変換する一対の直交関係混合器３及び４に結合されている、受信信号ｒｆは低ノイズ増幅器５を介して混合器３及び４に供給される。局部周波数発生構成２により発生された局部発振器信号ＬＯは、同相信号経路Ｉに含まれた混合器３の入力に供給されると共に、９０°位相変移構成７を介して混合器４に供給される。
零ＩＦ受信器１は、混合器３及び４の前に、先ず受信信号ｒｆを比較的高い中間周波数に変換する更なるＩＦ段階（詳細には示さない）を有する二重変換受信器であってもよい。
ｒｆ信号又は比較的高い中間周波数を混合変換した後、信号はいわゆる零ＩＦ（中間周波数）信号となる。受信器１が二重変換受信器であるならば、２による除算構成（詳細には示さず）を用いて局部発振器信号から直交発振器信号が形成される。
経路Ｉは混合器後増幅器８、第２ＤＣオフセット補正回路９、第１ローパスフィルタ１０、第１増幅器１１、第１ＤＣオフセット補正回路１２、第２ローパスフィルタ１３、第２増幅器１４、第３ＤＣオフセット補正回路１５、及び、制限増幅器１６のカスケード接続を備えている。制限増幅器１６の出力は、ＦＳＫ信号を復調するＦＳＫ（周波数偏移変調）復調器であってよい復調器１８の第１入力１７に結合されている。かかる復調器は本技術分野で周知である。同様に、経路Ｑは、混合器後増幅器１９、ＤＣオフセット補正回路２０、ローパスフィルタ２１、増幅器２２、ＤＣオフセット補正回路２３、ローパスフィルタ２４、増幅器２５、ＤＣオフセット補正回路２６、及び、制限増幅器２７のカスケード接続を備えている。制限増幅器２７の出力は復調器１８の第２入力２８に結合されている。図面において、１つの＊は経路Ｉが続くことを示し、２つの＊＊は経路Ｑが続くことを示している。
零中間周波数受信器１は、制御機能を実行するプログラム化マイクロコントローラ２９を更に備えている。かかるマイクロコントローラはＲＡＭ及びＲＯＭメモリ、及び、アナログ及びデジタルインターフェースを収容しており、市場で容易に入手可能である。零中間周波数受信器はページャやコードレス又はセルラー電話等であってもよく、あるいは、ＰＣ、テレビ受像機、インターネットインターフェース等に組み込まれてもよい。本実施例では、零中間周波数受信器はページャであり、復調器１８、及び、会話フォーマットでページ化メッセージを出力する音声再生装置３１に結合された増幅器３０を更に備えている。かかるページ化メッセージはディスプレイ３２にも表示され、かつ／又は、特定のメッセージをデコードし可聴メッセージを所定の音声シーケンスとして生成するデコーダ／ビーパにより可聴化されてもよい。いわゆる双方向ページャの場合、ページャは送信アンテナ３５に結合された送信手段３４をも備える。受信側では、零中間周波数受信器は受信アンテナ３６に結合されている。
以下、経路ＩのＤＣオフセット補正についてのみ説明するが、経路Ｑのオフセット補正も同様である。経路Ｉ及び経路ＱにおけるＤＣオフセットは独立であるため、経路Ｉ及びＱにおけるＤＣオフセット補正を同時に行うことができる。このため、受信器１の立ち上げ時間が減少し、更なる省電力化が図られる。
図２は、本発明に係る第２ＤＣオフセット補正回路９を示す。他のＤＣオフセット補正回路１２、１５、２０、２３、及び２６の構成及び動作も同様である。第２ＤＣオフセット補正回路９は、決定されたＤＣ補正信号ＤＣＯを経路Ｉの未補正信号ＩＳから減算し、ＤＣオフセット補正信号ＣＩＳを供給する減算器４０を備えている。第２ＤＣオフセット補正回路９は、いわゆる逐次近似型アナログデジタル変換器からなる補正ループを更に備えている。かかるアナログデジタル変換器は、検知増幅器４１、制限増幅器４２、逐次近似抵抗器即ちＳＡＲ４３、及び、デジタルアナログ変換器４４を備えている。デジタルアナログ変換器４４の出力信号のノイズを濾過するためローパスフィルタ４５が設けられている。逐次近似型のアナログデジタル変換器の動作は周知である。より詳細な説明は”The Art of Electronics”（「電子技術」）、４１６頁及び４２０〜４２３頁、Horowitz、Hill、Cambridge United Press、１９８０に見出される。かかるアナログデジタル変換器は、無垂下サンプルホールド回路のように動作する。更に、かかるアナログデジタル変換器形式によれば、ＤＣオフセット補正が比較的少数回のクロックサイクル内で実現され、また、複雑さが比較的小さくなるという利益が得られる。ＤＣオフセット補正は、有利なことに、数回の粗変換サイクル及び数回の微変換サイクルで実行される。
ＤＣオフセット補正回路９は更にＡＮＤゲート４６を備えている。ＡＮＤゲート４６の出力は逐次近似抵抗器４３の制御ライン４７に接続され、各入力にはプログラム化マイクロコントローラ２９により供給されるクロック信号ｃ１及びＤＣオフセット制御信号ｏｃｔ１１が付与される。更に、受信器１が受信モード又はスリープモードにある場合に、種々の回路をそれぞれオン状態又はオフ状態に切り替えるイネーブル信号ｅｎａが設けられている。制御信号ｏｃｔ１１はＳＡＲ４３、増幅器４１及び４２、バッファ増幅器４８、及びクランプ回路４９のＤＣバイアスを起動する。バッファ増幅器４８は、ＤＣオフセット補正回路をローパスフィルタ１０から分離し、ＤＣオフセット補正の間にその励起を防止するために設けられている。また、クランプ回路４９は、ＤＣオフセット補正の間、規定された基準電圧をローパスフィルタに供給するために設けられている。ＤＣオフセット補正の間、クロック信号ｃ１はＳＡＲ４３を作動させる。必要なクロックサイクルの最小数は、デジタルアナログ変換器４４のビット数に等しい。ＤＣオフセット補正が完了した時点で、ＳＡＲ４３は、経路信号ＩＳから減算されるべきデジタル化された信号ＤＣＯを収容している。そして、増幅器４１及び４２はパワーダウンモードに入り、クランプ回路４９が開放され、バッファ増幅器４８が励起される。更に詳細な動作は以下の通りである。簡単のため、ＡＤＣは３ビット逐次近時ＡＤＣであると仮定する。
ＤＣオフセット補正は、最初のクロックサイクルにおいてプリセットパルスがＭＳＢ（最上位ビット）をハイビット値にセットすることにより開始される。２番目のクロックサイクルにおいて、第１のＭＳＢビットはハイにセットされ、減算器４０の出力信号の符号に応じてハイに保持され又はロービット値が付与される。３番目のクロックサイクルにおいて、第２のＭＳＢがハイにセットされ、第１のＭＳＢは減算器４０の出力信号の符号に応じてハイに保持され又はロービット値が付与される。ＤＣオフセット補正処理は、ＬＳＢ（最下位ビット）がセットされた後に終了する。実際の回路では、ビット数は、単純化された上記例の３ビットよりも大きい。典型的には、９ビットＡＤＣ／ＤＡＣの組み合わせにより満足な結果が得られる。フィルタ４５は、ＤＣオフセットの獲得の間、帯域幅が他の場合よりも実質的に高くなるように適合され得る。これにより、十分に低い設定誤差が実現される。ローパスフィルタ１３が経路Ｉに存在するならば、同様のクランプ回路及びバッファ増幅器（詳細には示さず）がそれぞれローパスフィルタ及び経路Ｉに結合される。
図３は、本発明に係るＤＣオフセット補正を例示するタイミング図を時間ｔの関数として示す。制御信号ｅｎａ、及び、受信器１をイネーブルしＤＣ補正回路９でのＤＣオフセット決定を起動するｏｃｔ１１が示されている。経路Ｉの下流方向に、第２オフセット補正回路９、第１ＤＣオフセット補正回路１２、及び第３ＤＣオフセット補正回路１５を順次励起することにより、それぞれ、ＤＣオフセット補正が行われる。この目的のため、更なるＤＣオフセット制御信号ｏｃｔ１２及びｏｃｔ１３が、それぞれ、第１及び第３のＤＣオフセット補正回路を起動する。受信器１がオンされた後、経路Ｉにおける第１ＤＣオフセット補正は、受信器１の所定の立ち上げ時間Ｔｓ＿１後に行われる。第１のＤＣオフセット補正の後、第２のＤＣオフセット補正ｈａ１ローパスフィルタ１１の所定の立ち上げ時間Ｔｓ＿１０後に行われる。そして、第２のＤＣオフセット補正の後、第３のＤＣオフセット補正がローパスフィルタ１３の所定の立ち上げ時間Ｔｓ＿１３後に行われる。
図４は、ＤＣオフセット補正の間に、経路の上流側ＤＣオフセット補正回路の出力信号が経路の下流側ローパスフィルタを励起するのを防止するブロック手段を示す。ブロック手段は、主として、電子回路により実装され得るスイッチである。差動モード信号及び共通モード信号の双方に対する実施例が示されている。スイッチは、ＭＯＳ伝送ゲートであってよい。原理図において、接点Ｓ１ａ及びＳ１ｂよりなるスイッチは、ＤＣオフセットの間、フィルタ１０をＤＣオフセット補正回路９から分離するバッファ手段４８を構成している。また、接点Ｓ２ａ及びＳ２ｂよりなるスイッチは、クランプ回路４９を構成している。クランプの間、共通モード入力電圧に等しい基準電圧Ｕ_refがフィルタ１０に付与される。
図５は、バッファ増幅器４８及びクランプ回路４９からなるブロック手段の一実施例を示す。バッファ増幅器４８はトランジスタＱ１及びＱ２により構成されたデジェネレイト差動対より構成されている。クランプ回路４９はトランジスタＱ３及びＱ４により構成されている。バッファ入力信号Ｕ１は端子Ｊ１及びＪ２に付与され、バッファ出力信号Ｕ２は端子Ｊ３及びＪ４の間で利用可能となる。ＤＣオフセット補正の間、トランジスタＱ５により構成された電流源が励起され、ＤＣオフセット補正の終了後、トランジスタＱ６が励起される。この目的のため、相補制御信号ｓｎｓ及びｎｏｔ−ｓｎｓがトランジスタＱ５及びＱ６に付与される。更に、図５には、電源ラインＶ_CC、アースラインＧＮＤ、及び抵抗器６０、６１、６２、６３、及び６４が示されている。これらの機能及び意義は、上記の説明に鑑みれば、当業者には明らかであろう。
以上、本発明の原理について特定の受信器に関連して説明したが、本説明は単なる一例であって本発明の範囲を限定するものではないことが明瞭に理解されるべきである。同様に、本発明を最良の実施態様に関して示し説明したが、本発明の精神及び範囲から逸脱することなく、形態及びその詳細における上記の及び他の種々の変更、省略、及び付加が行われることが当業者には理解されるべきである。

Claims (12)

1. 受信信号を同相信号経路及び直交信号経路で復調されるべき一対の直交関係信号へ混合変換する一対の直交関係混合器に結合された局部周波数発生構成を備え、各経路が、少なくとも第１のローパスフィルタ及び少なくとも２つの増幅器よりなるカスケード接続と、該増幅器の間の第１のＤＣオフセット補正回路と、少なくとも第２のＤＣオフセット補正回路とを備える、ところの零中間周波数受信器であって、
   前記第１及び第２のＤＣオフセット補正回路はそれぞれ、無垂下サンプルホールド回路を備え、
   前記各経路は、ＤＣオフセット補正の間に、経路の上流側ＤＣオフセット補正回路の出力信号が経路の下流側ローパスフィルタを励起するのを防止するブロック手段を備える、
   ことを特徴とする零中間周波数受信器。
2. 前記ブロック手段は、前記第１のローパスフィルタの入力に結合された第１のクランプ回路を少なくとも備える、請求項１記載の零中間周波数受信器。
3. 前記経路は、前記第２のＤＣオフセット補正回路を前記第１のクランプ回路から分離する第１のバッファ増幅器を備える、請求項２記載の零中間周波数受信器。
4. 前記ブロック手段は前記第２のローパスフィルタの入力に結合された第２のクランプ回路を備える、請求項１記載の零中間周波数受信器。
5. 前記経路は、前記第２のＤＣオフセット補正回路を前記第１のクランプ回路から分離する第１のバッファ増幅器と、前記第１のＤＣオフセット補正回路を前記第２のクランプ回路から分離する第２のバッファ増幅器とを備える、請求項４記載の零中間周波数受信器。
6. 前記第１及び第２のＤＣオフセット補正回路を順次起動するよう構成された請求項１記載の零中間周波数受信器。
7. 前記第２のＤＣオフセット補正回路は、前記第１のローパスフィルタの前で前記カスケード接続に結合された請求項１又は２記載の零中間周波数受信器。
8. 第２のローパスフィルタが前記第１のＤＣオフセット補正回路の出力に結合され、前記第１のローパスフィルタは前記第２のローパスフィルタよりも低い選択性を有する請求項１記載の零中間周波数受信器。
9. 当該零中間周波数受信器が節電モードで作動するよう構成され、
   当該零中間周波数受信器が節電モードになることに応答して、少なくとも前記増幅器、前記フィルタ及び前記ＤＣオフセット補正回路の少なくともバイアス電流をスイッチオフするための手段が設けられる、
   ことを特徴とする請求項１乃至８の何れかに記載の零中間周波数受信機。
10. 前記各無垂下サンプルホールド回路は、前記経路内の減算器と、ループ状に該減算器に結合されたアナログデジタル変換器、ラッチ回路及びデジタルアナログ変換器のカスケード接続とにより構成され、前記デジタルアナログ変換器の出力は前記減算器の減算入力に結合された、
    ことを特徴とする請求項１乃至９の何れかに記載の零中間周波数受信器。
11. 前記デジタルアナログ変換器の出力と前記減算器の前記減算入力との間にローパスフィルタを設けた請求項１０記載の零中間周波数受信器。
12. 前記カスケード接続は、逐次近似型アナログデジタル変換器である請求項１０又は１１記載の零中間周波数受信器。

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