JP3871376B2

JP3871376B2 - Manufacturing method of MIS semiconductor device

Info

Publication number: JP3871376B2
Application number: JP17809996A
Authority: JP
Inventors: 弘明中岡; 敦堀; 博之海本
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1996-07-08
Filing date: 1996-07-08
Publication date: 2007-01-24
Anticipated expiration: 2016-07-08
Also published as: JPH1022503A

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート電極とソース・ドレイン領域とに同時に不純物を導入して構成されるＭＩＳ型トランジスタを搭載したＭＩＳ半導体装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータを始めとする電子機器の高性能化により、半導体集積回路の高集積化、高速化、低消費電力化が要望されている。これらの半導体集積回路の大部分は、ＭＯＳ型トランジスタと呼ばれる半導体素子で構成されているので、上記の要望を実現するためには、ＭＯＳ型トランジスタの微細化が最も重要であり、ＭＯＳ型トランジスタの微細化を進めながらその動作の高速化や動作電圧の低下を実現していく必要がある。
【０００３】
以下、図面を参照しながら、従来のＭＯＳ型半導体装置の一例について説明する。
【０００４】
図７（ａ）〜（ｃ）は、従来の相補型ＭＯＳ（ＣＭＯＳ型）半導体装置（ＦＥＴ）の製造工程を示す断面図である。
【０００５】
まず、図７（ａ）に示すように、ｐ型半導体基板１に、ｎチャネル型ＭＯＳトランジスタ形成領域となるｐ型半導体領域２ａと、ｐチャネル型ＭＯＳトランジスタ形成領域となるｎ型半導体領域２ｂ（ｎウエル）と、ｎ型半導体領域２ａとｐ型半導体領域２ｂとの間を分離する素子分離領域３とを形成する。そして、ｎ型半導体領域２ａの上とｐ型半導体領域２ｂの上とに、ＭＯＳ型トランジスタのゲート酸化膜４とゲート電極１５とをそれぞれ形成する。
【０００６】
次に、図７（ｂ）に示すように、ｐ型半導体領域２ａとｐ型半導体領域２ｂとで個別のフォトレジストマスクを形成して（図示せず）、各ＭＯＳトランジスタ個別に不純物のイオン注入を行なう。すなわち、ｎ型半導体領域２ｂを覆うフォトレジスト膜（図示せず）をマスクとして、ゲート電極１５とｐ型半導体領域２ａ内のゲート電極１５の両側方に位置する領域１８に砒素イオン（Ａｓ+ ）を注入する。注入条件は、例えば加速エネルギーが３０〜６０ＫｅＶで注入量が６〜８×１０¹⁵ｃｍ-²程度である。また、ｐ型半導体領域２ａを覆うフォトレジスト膜（図示せず）をマスクとして、ゲート電極１５とｎ型半導体領域２ｂ内のゲート電極１５の両側方に位置する領域１９にフッ化ホウ素イオン（ＢＦ2+）を注入する。注入条件は例えば加速エネルギーが１０〜４０ＫｅＶで、注入量が３〜８×１０¹⁵ｃｍ-²である。
【０００７】
次に、図７（ｃ）に示す工程で、１０００℃，１０秒間の熱処理を行なって、注入された不純物イオンを活性化し、ｎ型半導体領域２ａ中にｎ型ソース・ドレイン領域１８ａを形成し、ｎ型半導体領域２ｂ中にｐ型ソース・ドレイン領域１９ａを形成するととともに、各半導体領域２ａ，２ｂ内のゲート電極１５を低抵抗化して、低抵抗のｎ型ゲート電極１５ａとｐ型ゲート電極１５ｂとを形成する。
【０００８】
すなわち、ｐ型半導体領域２ａには、ゲート酸化膜４と、ｎ型のゲート電極１５ａと、ｎ型のソース・ドレイン領域１８ａとにより構成されるｐチャネル型ＭＯＳトランジスタ２０ａが形成される。ｎ型半導体領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極１５ｂと、ｐ型のソース・ドレイン領域１９ａとにより構成されるｐチャネル型ＭＯＳトランジスタ２０ｂが形成される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳ型半導体装置において、以下のような問題があった。
【００１０】
問題点（１）
ｎチャネル型ＭＯＳトランジスタのドレイン領域１８ａに注入するｎ型不純物としては砒素イオンと燐イオンとがあるが、燐イオンを注入するとソース・ドレイン拡散層が深くなってショートチャネル効果が大きくなるので、上述のように砒素イオンを注入している。しかし、砒素イオンの注入により不純物濃度のプロファイルが急峻になるので、ドレイン電圧を印加すると電界が大きくなり、インパクトイオン化が起きてトランジスタの特性の劣化が激しくなる虞れがある。
【００１１】
問題点（２）
また、ｎチャネル型ＭＯＳトランジスタのドレイン領域１８ａにおける不純物濃度のプロファイルが急峻なことから、寄生容量、リーク電流が増大する虞れがある。
【００１２】
問題点（３）
ＣＭＯＳ型半導体装置では、ｎチャネルＭＯＳトランジスタのゲート電極１５ａの空乏層の広がりが過大になるのと、ｐチャネル型ＭＯＳトランジスタのゲート電極１５ｂのホウ素が半導体基板に突き抜けるのとを同時に抑制できないという問題があった。つまり、ホウ素の突き抜けを防止するために短時間の熱処理を行なうと、ｎチャネル型トランジスタのゲート電極１５ａ中の砒素イオンの活性化が不十分で空乏層の広がりが大きくなり、ゲート電極の抵抗値が大きくなるので駆動力が低下する。一方、砒素イオンを十分活性化すべく長時間の熱処理を行なうと、ｐチャネル型トランジスタの電極中１５ｂ中のホウ素イオンがゲート酸化膜を突き抜けてチャネル領域に拡散しデバイスの特性を劣化させる虞れがある。
【００１３】
本発明は斯かる点に鑑みてなされたものであり、その目的は、ｎチャネルトランジスタのソース・ドレイン領域を形成するための不純物イオンとして燐イオンを使用しながら、燐イオンの注入時におけるチャネリングを抑制しうる手段を講ずることにより、駆動力の高い，かつ微細化に適したＭＩＳ半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために本発明が講じた手段は、ゲート電極とソース・ドレイン領域に、燐イオンを注入する前に燐イオンの注入時におけるチャネリング防止機能を有する不純物イオンを注入しておくことにある。
【００１５】
具体的には、請求項１〜３に記載されるＭＩＳ半導体装置の製造方法に関する手段を講じている。
【００１６】
請求項１に係るＭＩＳ半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳトランジスタ形成領域の上にゲート絶縁膜を形成する第１の工程と、上記ゲート絶縁膜上にゲート電極を形成する第２の工程と、上記ｎチャネル型ＭＩＳトランジスタ形成領域において、上記ゲート電極をマスクとして、砒素イオンの注入を行って上記ゲート電極及び上記半導体基板をアモルファス化させた後、さらに上記ゲート電極をマスクとして燐イオンの注入を行なう第３の工程と、熱処理により上記燐イオンを拡散，活性化させて、上記ｎチャネルＭＩＳトランジスタ形成領域内の上記ゲート電極の両側方に位置する領域にｎ型ソース・ドレイン領域を形成するとともに、上記ゲート電極を低抵抗化する第４の工程とを備え、上記砒素イオンの注入条件は、加速エネルギーが４０〜８０ＫｅＶで注入量が２〜８×１０^１４ｃｍ^−２であり、上記燐イオンの注入条件は、加速エネルギーが５〜３０ＫｅＶで注入量が２〜８×１０^１５ｃｍ^−２である。
【００１７】
この方法により、従来の砒素イオンのみの注入によってソース・ドレイン領域を形成する方法に比べ、以下の作用効果が得られる。まず、ｎチャネルＭＯＳトランジスタのソース・ドレイン領域が砒素イオンよりもイオン半径が小さい燐イオンを導入されて形成されているためにプロファイルがなだらかになりリーク電流、寄生容量が低減される。また、ドレイン領域における電界が緩和されるためにキャリアのインパクトイオン化に起因するトランジスタの特性劣化が抑制される。さらに、不純物イオンの活性のための熱処理条件を強くしなくても、ゲート電極の空乏化が抑制されるので、トランジスタの駆動力も高くなる。一方、燐注入前の砒素イオン注入により燐イオンのチャネリングが防止されるので、ｎ型ソース・ドレイン拡散層を浅く形成でき、燐イオンによるソース・ドレイン領域を有していながらショートチャネル効果を抑制できる。したがって、駆動力の高い，かつ微細化に適したトランジスタを搭載した半導体装置を形成することができる。
【００１８】
尚、砒素イオンを注入することによって、上記ゲート電極及び半導体基板をアモルファス化させることにより燐イオンのチャネリングを防止する。
【００１９】
また、砒素イオン及び燐イオンの注入条件を上記のようにすることにより、ソース・ドレイン領域の機能に関し、不純物濃度分布については、燐イオンの濃度のみを考慮してさしつかえない。
【００２０】
請求項２に係るＭＩＳ半導体装置の製造方法は、請求項１において、上記第１及び第２の工程では、上記半導体基板のｐチャネル型ＭＩＳトランジスタ形成領域の上にもゲート絶縁膜とゲート電極とを形成し、上記第３の工程の後に、上記ｐチャネル型ＭＩＳトランジスタ形成領域において上記ｎチャネル型ＭＩＳトランジスタ形成領域を覆うマスク部材を用いて上記ゲート電極及び上記半導体基板の内部にｐ型不純物イオンを注入する工程をさらに備え、上記第４の工程では、上記ｐ型不純物イオンをも拡散，活性化させて、上記ｐチャネル型ＭＩＳトランジスタ形成領域の上記ゲート電極の両側方位置する領域にｐ型ソース・ドレイン領域を形成するとともに上記ｐチャネル型ＭＩＳトランジスタ形成領域におけるゲート電極を低抵抗化する方法である。
【００２１】
この方法により、ＭＩＳ型半導体装置中のｎ型ゲート電極に燐イオンを注入しているので、ｐチャネル型ＭＯＳトランジスタのゲート電極からチャネル側にｐ型不純物イオンが突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理でもｎチャネル型ＭＯＳトランジスタのゲート電極の空乏化を抑制することができる。すなわち、駆動力の高いＭＯＳトランジスタを搭載した半導体装置を形成することができる。
【００２２】
請求項３に係るＭＩＳ半導体装置の製造方法は、請求項１において、上記第２の工程と第３の工程との間に、上記ゲート電極をマスクとして上記半導体基板内に低濃度のｎ型不純物イオンを注入する工程と、上記ゲート電極の両側面上にサイドウォールを形成する工程とをさらに備え、上記第３の工程では、上記ゲート電極及びサイドウォールをマスクとして、上記砒素イオンの注入及び上記燐イオンの注入を行なう方法である。
【００２３】
この方法により、特に微細化に適したＬＤＤ構造を有するトランジスタを搭載した半導体装置を形成することができる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｄ）は、第１の実施形態におけるｎチャネルＭＯＳ型半導体装置の製造工程を示す断面図である。
【００２５】
まず、図１（ａ）に示すように、ｐ型の半導体基板１（本実施形態では、ｐ型半導体領域として機能する）の上に厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜からなるゲート電極５とを形成する。
【００２６】
次に、図１（ｂ）に示すように、ＣＶＤ法によりゲート電極５及びｐ型半導体基板１の上に厚みが１００〜２００ｎｍのシリコン酸化膜７を堆積する。
【００２７】
次に、図１（ｃ）に示すように、異方性ドライエッチングを行なって、シリコン酸化膜をエッチバックし、ゲート電極５の両側面上にサイドウォール６を形成する。
【００２８】
次に、図１（ｄ）に示すように、ゲート電極１０及びサイドウォール６をマスクとして、ゲート電極５内と、半導体基板１内のゲート電極５の両側方に位置する領域８とに砒素イオン（Ａｓ+ ）の注入を行なう。この時の注入条件は、例えば加速エネルギーが４０〜８０ＫｅＶで、注入量が２〜８×１０¹⁴ｃｍ-²である。
【００２９】
続いて、図１（ｅ）に示すように、ゲート電極５及びサイドウォール６をマスクとして、ゲート電極５内と、半導体基板１内のゲート電極５の両側方に位置する領域８とにさらに燐イオン（Ｐ+ ）の注入を行なう。この時の注入条件は、例えば加速エネルギーが５〜３０ＫｅＶで、注入量が２〜８×１０¹⁵ｃｍ-²である。このとき、ソース・ドレイン領域となるべき不純物導入層が形成されるが、この状態ではまだキャリアの移動作用を生ぜしめるソース・ドレインとして機能するわけではない。さらに、図１（ｅ）に示す状態で、温度が１０００〜１０５０℃で時間が１〜１５秒間の条件、あるいは温度が８５０℃で時間が１０〜３０分間の条件による熱処理を行ない、注入された不純物イオンつまり砒素イオン（Ａｓ+ ）と燐イオン（Ｐ+ ）とを活性化する。その結果、低抵抗化されたｎ型のゲート電極５ａと、キャリアの移動作用を生ぜしめる機能を有するｎ型のソース・ドレイン領域８ａとが形成される。このとき、全体としてのソース・ドレイン領域８ａの深さは例えば０．１〜０．１５μｍである。ただし、砒素イオン（Ａｓ+ ）の濃度は極めて薄いので、ソース・ドレイン領域８ａにおけるキャリアの移動作用に起用する役割は極めて僅かでほとんど無視しうる。つまり、ソース・ドレイン領域８ａの機能に関し、不純物濃度分布については、燐イオン（Ｐ+ ）の濃度のみを考慮してさしつかえない。
【００３０】
以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。
【００３１】
このような一連の工程を経て形成されたＭＯＳトランジスタは、従来のＭＯＳトランジスタと比較して、以下の利点を有する。以下、その点について、データを参照しながら説明する。
【００３２】
図２は、燐イオンのみの注入によって形成されたソース・ドレイン領域と、本実施形態の砒素イオン及び燐イオンの注入によって形成されたソース・ドレイン領域８ａとにおける燐イオンのみの濃度の分布を示すＳＩＭＳデータである。同図に示すように、燐イオンのみを注入して形成されたソース・ドレイン領域（変化曲線Ａ１参照）の深さに比べ、本実施形態のソース・ドレイン領域（変化曲線Ａ２参照）の深さはかなり浅いことが分かる。そして、本実施形態に係る上記ｎ型ソース・ドレイン領域内の深さ８０ｎｍの位置における上記燐イオンの濃度は３×１０¹⁷〜３×１０¹⁸ｃｍ-³である。また、ｎ型ソース・ドレイン領域８ａ内の深さ８０ｎｍの位置における上記砒素イオンの濃度は３×１０¹⁶〜３×１０¹⁷ｃｍ-³である。
【００３３】
図３は、一般的な燐イオンのみの注入によって形成されるソース・ドレイン領域の接合容量（曲線Ｂ１）と、砒素イオンのみの注入によって形成されるソース・ドレイン領域の接合容量（曲線Ｂ２）とを比較した特性図である。図３を参照すると分かるように、燐イオンの注入によって得られたソース・ドレイン領域の接合容量は小さく、不純物濃度分布がなだらかである。
【００３４】
図４は、砒素イオンのみの注入によって形成された従来のソース・ドレイン領域を有するＭＯＳトランジスタの飽和電流（曲線Ｃ１）と、砒素イオン及び燐イオンの注入によって形成された本実施形態のソース・ドレイン領域を有するＭＯＳトランジスタの飽和電流（曲線Ｃ２）とを比較する特性図である。図４を参照するとわかるように、本実施形態のＭＯＳトランジスタでは、飽和電流値が向上している。
【００３５】
図５は、砒素イオンのみの注入によって形成された従来のゲート電極の空乏化率（曲線Ｄ１）と、砒素イオン及び燐イオンの注入によって形成された本実施形態のゲート電極の空乏化率（曲線Ｄ２）とを比較する特性図である。ただし、Ｃinv ／Ｃoxが高い方が空乏化率が低いことを示す。図５を参照するとわかるように、本実施形態のＭＯＳトランジスタにおけるゲート電極の方が、空乏化率が低い。
【００３６】
以上の一連のデータから、以下のことがわかる。
【００３７】
第１に、ソース・ドレイン領域８ａにおいて、燐イオンの導入によってソース・ドレイン領域８ａを形成しながら、燐イオンの注入前にソース・ドレイン領域となる領域に砒素イオンを注入しておくことで、ソース・ドレイン領域が砒素のみを導入して形成されている場合に比べ、ソース・ドレイン領域８ａの不純物濃度プロファイルが緩やかとなる（図３参照）。したがって、キャリアのインパクトイオン化作用によるトランジスタの特性の劣化や、寄生容量及びリーク電流の増大を抑制することができる。すなわち、上述の問題点（１），（２）を解消することができる。
【００３８】
第２に，図１（ｄ）に示す工程で、砒素イオン（Ａｓ+ ）のイオン注入が行なわれると、半導体基板１内のシリコン単結晶が部分的にアモルファス化される。そして、主としてこのアモルファス化された部分により、次の図１（ｅ）に示す工程で、燐イオン（Ｐ+ ）の注入の際におけるチャネリングが抑制される。したがって、燐イオンのみの注入によってソース・ドレイン領域を形成した場合に比べると、ソース・ドレイン領域８ａの拡散層深さを抑制することができる（図２参照）。したがって、ショートチャネル効果を抑制することができる。
【００３９】
第３に、砒素イオン及び燐イオンの注入によって形成されたｎ型のゲート電極５ａを有するため、高温，長時間の熱処理を行なわなくても燐イオンが十分活性化される。したがって、砒素イオンの不活性化に起因するゲート電極５ａの空乏化を抑制することができ（図５参照）、ｎチャネルＭＯＳ型トランジスタの駆動力が高くなる（図４参照）。すなわち、上述の問題点（３）を解消することができる。
【００４０】
なお、本実施形態では、燐イオンを注入する前に半導体基板１中に半導体基板を構成する単結晶（本実施形態ではシリコン単結晶）をアモルファス化する機能を有する不純物イオンとして砒素イオンを注入したが、同様の機能を有する材料（例えばシリコンイオン，ゲルマニウムイオンなど）であれば、その物質のイオンを注入してから燐イオンを注入しても、本実施形態と同様の効果を発揮することができる。
【００４１】
また、上記第１の実施形態において、上記サイドウォール６は必ずしも形成する必要はない。ただし、サイドウォールを形成することで、上記図１（ａ）に示す工程で、低濃度のｎ型不純物イオン（例えば燐イオン）を注入しておくことにより、ソース・ドレイン領域８ａとチャネル領域との間に低濃度ソース・ドレイン領域をも有するいわゆるＬＤＤ領域を形成することができ、微細化に適したＭＯＳトランジスタを形成することができるという著効を発揮することができる。
【００４２】
（第２の実施形態）
次に、図６（ａ）〜（ｄ）を参照しながら第２の実施形態について説明する。図６（ａ）〜（ｄ）は本発明の第２の実施形態におけるＣＭＯＳ型半導体装置の製造工程を示す断面図である。
【００４３】
図６（ａ）に示す状態では、ｐ型の半導体基板１上にはｎチャネル型ＭＯＳトランジスタ形成領域であるｐ型半導体領域２ａ（本実施形態では、ｐ型半導体基板１と同じ不純物濃度の領域）と、ｐチャネル型ＭＯＳトランジスタ形成領域であるｎ型半導体領域２ｂと、ｐ型半導体領域２ａとｎ型半導体領域２ｂを分離する素子分離領域３とが形成されている。この状態から、上記ｐ型半導体領域２ａ及びｎ型半導体領域２ｂの上に厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜からなるゲート電極５とを形成する。
【００４４】
次に、図６（ｂ）に示すように、ＣＶＤ法によりゲート電極５及びｐ型半導体基板１の上に厚みが１００〜２００ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングを行なって、シリコン酸化膜をエッチバックし、ゲート電極５の両側面上にサイドウォール６を形成する。
【００４５】
次に、図６（ｃ）に示すように、ｐ型半導体領域２ａにおいては、ｎ型半導体領域２ｂを覆うフォトレジスト膜（図示せず），ゲート電極５及びサイドウォール６をマスクとして、上記図１（ｄ）に示す工程と同様の砒素イオンの注入を行ない、その後、上記図１（ｅ）に示す工程と同様の燐イオンの注入を行なって、ゲート電極５内とｐ型半導体領域２ａ内のゲート電極５の両側方に位置する領域８とに砒素イオン及び燐イオンを導入する。この時の注入条件は、上記第１の実施形態に述べた通りでよい。
【００４６】
また、ｎ型半導体領域２ｂにおいては、ｐ型半導体領域２ａを覆うフォトレジスト膜（図示せず），ゲート電極５及びサイドウォール６をマスクとしてフッ化ホウ素イオン（ＢＦ2+）の注入を行ない、ゲート電極５内とｎ型半導体領域２ｂ内のゲート電極５の両側方に位置する領域９内とにフッ化ホウ素イオンを導入する。このとき、フッ化ホウ素イオンの注入条件は、加速エネルギーが１０〜６０ＫｅＶで、注入量が２〜８×１０¹⁵ｃｍ-²である。
【００４７】
さらに、図６（ｄ）に示す状態で、温度が１０００〜１０５０℃で時間が１〜１５秒間の条件、あるいは温度が８５０℃で時間が１０〜３０分間の条件による熱処理を行ない、不純物イオンを活性化する。その結果、ｐ型半導体領域２ａには、低抵抗化されたｎ型ゲート電極５ａと、ｎ型のソース・ドレイン領域８ａとが形成され、ｎ型半導体領域２ｂには、低抵抗化されたｐ型ゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａとが形成される。なお、いずれの半導体領域２ａ，２ｂにおいても、ソース・ドレイン領域８ａ，９ａの深さは０．１〜０．１５μｍである。
【００４８】
すなわち、ｐ型半導体領域２ａには、ゲート酸化膜４と、ｎ型のゲート電極５ａと、ｎ型のソース・ドレイン領域８ａとにより構成されるｐチャネル型ＭＯＳトランジスタ１０ａが形成される。ｎ型半導体領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａとにより構成されるｐチャネル型ＭＯＳトランジスタ１０ｂが形成される。
【００４９】
以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。
【００５０】
本実施形態は、基本的には第１の実施形態の製造工程をＣＭＯＳ型半導体装置に応用したものであり、ｎチャネル型トランジスタ１０ａは、上記第１の実施形態に述べたとおりの特徴を有する。
【００５１】
加えて、本実施形態により形成されるＣＭＯＳ型半導体装置は、上記従来の砒素イオンの注入を用いたｎチャネル型ＭＯＳトランジスタとフッ化ホウ素イオンの注入を用いたｐチャネル型ＭＯＳトランジスタを組み合わせたものに比べ、下記の利点を有する。
【００５２】
ｎチャネル型ＭＯＳトランジスタ１０ａのｎ型ゲート電極５ａに燐イオンを注入しているので、図６R>６（ｄ）に示す状態で熱処理を行なう際、ｐチャネル型ＭＯＳトランジスタ１０ｂのｐ型ゲート電極５ｂからチャネル領域へのホウ素の突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理を行なっても、ｎチャネル型ＭＯＳトランジスタ１０ａのゲート電極５ａ中の燐イオンは十分活性化される。したがって、ｎチャネル型ＭＯＳトランジスタ１０ａにおいて、ｎ型のゲート電極５ａの空乏化を抑制することができるので、十分高い駆動力が得られる。
【００５３】
なお、本実施形態では、ｐ型半導体領域２ａにおいて、燐イオンを注入する前に半導体基板１中に半導体基板を構成する半導体の単結晶（本実施形態ではシリコン単結晶）をアモルファス化する機能を有する不純物イオンとして砒素イオンを注入したが、同様の機能を有する材料（例えばシリコンイオン，ゲルマニウムイオンなど）であれば、その物質のイオンを注入してから燐イオンを注入しても、本実施形態と同様の効果を発揮することができる。
【００５４】
また、上記第２実施形態において、上記サイドウォール６は必ずしも形成する必要はない。ただし、サイドウォールを形成することで、ソース・ドレイン領域８ａとチャネル領域との間に低濃度ソース・ドレイン領域をも有するいわゆるＬＤＤ領域を形成することができ、微細化に適したＭＯＳトランジスタを形成することができるという著効を発揮することができる。
【００５５】
なお、上記第１，第２の実施形態においては、ゲート絶縁膜をシリコン酸化膜で構成したが、シリコン酸化膜の代りにシリコン窒化膜でゲート絶縁膜を構成しても、上記各実施形態と同様の効果を発揮し得ることはいうまでもない。
【００５６】
【発明の効果】
請求項１〜３によれば、ＭＩＳ半導体装置の製造方法として、ｎチャネル型ＭＯＳトランジスタ形成領域において、少なくともゲート電極をマスクとして、砒素イオン注入してから燐イオンを注入し、熱処理により燐イオンを活性化させてソース・ドレイン領域を形成するとともに、ゲート電極を低抵抗化するようにしたので、短チャネル効果を抑制しながら、寄生容量の増大，リーク電流の増大，ゲート電極の空乏化等を抑制することができ、よって、駆動力の高いかつ微細かに適した半導体装置の形成を図ることができる。
【００５７】
ここで、上記砒素イオンの注入条件は、加速エネルギーが４０〜８０ＫｅＶで注入量が２〜８×１０^１４ｃｍ^−２であり、上記燐イオンの注入条件は、加速エネルギーが５〜３０ＫｅＶで注入量が２〜８×１０^１５ｃｍ^−２であることにより、ソース・ドレイン領域の機能に関し、不純物濃度分布については、燐イオンの濃度のみを考慮してさしつかえないようになっている。
【図面の簡単な説明】
【図１】第１の実施形態におけるｎチャネル型ＭＯＳトランジスタの製造工程を示す断面図である。
【図２】第１の実施形態のソース・ドレイン領域と燐イオンのみを導入して形成されるソース・ドレイン領域との燐イオンの濃度分布図である。
【図３】燐イオンを導入して形成されるソース・ドレイン領域と砒素イオンを導入して形成されるソース・ドレイン領域との接合容量を比較した特性図である。
【図４】第１の実施形態のＭＯＳトランジスタの飽和電流値と砒素イオンの導入によるゲート電極を有する従来のＭＯＳトランジスタの飽和電流値とを比較した特性図である。
【図５】第１の実施形態のＭＯＳトランジスタの空乏化率と砒素イオンの導入によるゲート電極を有する従来のＭＯＳトランジスタの空乏化率とを比較した特性図である。
【図６】第２の実施形態のＣＭＯＳトランジスタの製造工程を示す断面図である。
【図７】従来のＣＭＯＳトランジスタの製造工程を示す断面図である。
【符号の説明】
１半導体基板
２ａｐ型半導体領域
２ｂｎ型半導体領域
３素子分離領域
４ゲート酸化膜
５ゲート電極
６サイドウォール
７シリコン酸化膜
８ａｎ型ソース・ドレイン領域
９ａｐ型ソース・ドレイン領域
１０ａｎチャネル型ＭＯＳＤトランジスタ
１０ｂｐチャネル型ＭＯＳトランジスタ[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a MIS semiconductor device equipped with a MIS transistor configured by simultaneously introducing impurities into a gate electrode and source / drain regions.
[0002]
[Prior art]
  In recent years, there has been a demand for higher integration, higher speed, and lower power consumption of semiconductor integrated circuits due to higher performance of electronic devices such as computers. Since most of these semiconductor integrated circuits are composed of semiconductor elements called MOS transistors, miniaturization of MOS transistors is the most important for realizing the above demand. It is necessary to realize higher speed operation and lower operating voltage while miniaturization is progressing.
[0003]
  Hereinafter, an example of a conventional MOS semiconductor device will be described with reference to the drawings.
[0004]
  7A to 7C are cross-sectional views showing the manufacturing process of a conventional complementary MOS (CMOS type) semiconductor device (FET).
[0005]
  First, as shown in FIG. 7A, on a p-type semiconductor substrate 1, a p-type semiconductor region 2a serving as an n-channel MOS transistor forming region and an n-type semiconductor region 2b serving as a p-channel MOS transistor forming region ( n well) and an element isolation region 3 for isolating between the n-type semiconductor region 2a and the p-type semiconductor region 2b. Then, the gate oxide film 4 and the gate electrode 15 of the MOS transistor are formed on the n-type semiconductor region 2a and the p-type semiconductor region 2b, respectively.
[0006]
  Next, as shown in FIG. 7B, individual photoresist masks are formed in the p-type semiconductor region 2a and the p-type semiconductor region 2b (not shown), and impurity ion implantation is performed for each MOS transistor individually. To do. That is, using a photoresist film (not shown) covering the n-type semiconductor region 2b as a mask, arsenic ions (As +) are formed in the regions 18 located on both sides of the gate electrode 15 and the gate electrode 15 in the p-type semiconductor region 2a. Inject. The injection conditions are, for example, an acceleration energy of 30 to 60 KeV and an injection amount of 6 to 8 × 10.¹⁵cm-²Degree. Further, using a photoresist film (not shown) covering the p-type semiconductor region 2a as a mask, boron fluoride ions (BF2 +) are formed in the regions 19 located on both sides of the gate electrode 15 and the gate electrode 15 in the n-type semiconductor region 2b. ). The injection conditions are, for example, an acceleration energy of 10 to 40 KeV and an injection amount of 3 to 8 × 10.¹⁵cm-²It is.
[0007]
  Next, in the step shown in FIG. 7C, heat treatment is performed at 1000 ° C. for 10 seconds to activate the implanted impurity ions, and n-type source / drain regions 18a are formed in the n-type semiconductor region 2a. In addition, the p-type source / drain region 19a is formed in the n-type semiconductor region 2b, and the resistance of the gate electrode 15 in each of the semiconductor regions 2a and 2b is reduced so that the low-resistance n-type gate electrode 15a and p-type gate electrode 15b.
[0008]
  That is, in the p-type semiconductor region 2a, a p-channel MOS transistor 20a constituted by the gate oxide film 4, the n-type gate electrode 15a, and the n-type source / drain region 18a is formed. In the n-type semiconductor region 2b, a p-channel MOS transistor 20b composed of a gate oxide film 4, a p-type gate electrode 15b, and a p-type source / drain region 19a is formed.
[0009]
[Problems to be solved by the invention]
  However, the conventional MOS type semiconductor device has the following problems.
[0010]
  Problem (1)
  The n-type impurity implanted into the drain region 18a of the n-channel MOS transistor includes arsenic ions and phosphorous ions. However, when phosphorous ions are implanted, the source / drain diffusion layer is deepened and the short channel effect is increased. As shown, arsenic ions are implanted. However, since the impurity concentration profile becomes steep due to the implantation of arsenic ions, an electric field increases when a drain voltage is applied, and impact ionization may occur, resulting in severe deterioration of transistor characteristics.
[0011]
  Problem (2)
  Further, since the impurity concentration profile in the drain region 18a of the n-channel MOS transistor is steep, there is a possibility that parasitic capacitance and leakage current may increase.
[0012]
  Problem (3)
  In the CMOS type semiconductor device, it is impossible to simultaneously suppress the spread of the depletion layer of the gate electrode 15a of the n-channel MOS transistor and the boron of the gate electrode 15b of the p-channel MOS transistor from penetrating into the semiconductor substrate. was there. That is, if heat treatment is performed for a short time in order to prevent boron penetration, the activation of arsenic ions in the gate electrode 15a of the n-channel transistor is insufficient and the depletion layer expands and the resistance value of the gate electrode increases. Increases, the driving force decreases. On the other hand, if a long-time heat treatment is performed to sufficiently activate the arsenic ions, boron ions in the electrode 15b of the p-channel transistor may penetrate the gate oxide film and diffuse into the channel region, possibly degrading device characteristics. is there.
[0013]
  The present invention has been made in view of such a point, and an object of the present invention is to perform channeling during implantation of phosphorus ions while using phosphorus ions as impurity ions for forming source / drain regions of an n-channel transistor. An object of the present invention is to provide a MIS semiconductor device having a high driving force and suitable for miniaturization and a method for manufacturing the same by taking measures that can be suppressed.
[0014]
[Means for Solving the Problems]
  In order to achieve the above object, the means of the present invention is to implant impurity ions having a function of preventing channeling when phosphorus ions are implanted into the gate electrode and the source / drain regions. It is in.
[0015]
  Specifically, a hand relating to a method for manufacturing a MIS semiconductor device according to claims 1 to 3.StepI'm taking it.
[0016]
  According to a first aspect of the present invention, there is provided a method for manufacturing a MIS semiconductor device comprising: a first step of forming a gate insulating film on an n-channel MIS transistor formation region of a semiconductor substrate; and a first step of forming a gate electrode on the gate insulating film. In step 2 and in the n-channel MIS transistor formation region, arsenic ions are implanted using the gate electrode as a mask to make the gate electrode and the semiconductor substrate amorphous, and further using the gate electrode as a mask. A third step of implanting phosphorus ions and the phosphorus ions are diffused and activated by heat treatment, and n-type source / drains are formed in regions located on both sides of the gate electrode in the n-channel MIS transistor formation region. Forming a region, and a fourth step of reducing the resistance of the gate electrode. , The amount of implantation acceleration energy at 40~80KeV is 2 to 8 × 10¹⁴cm^-2The phosphorus ion implantation conditions are as follows: the acceleration energy is 5 to 30 KeV, and the implantation amount is 2 to 8 × 10.¹⁵cm^-2It is.
[0017]
  By this method, the following effects can be obtained as compared with the conventional method of forming the source / drain regions by implanting only arsenic ions. First, since the source / drain regions of the n-channel MOS transistor are formed by introducing phosphorus ions having an ion radius smaller than that of arsenic ions, the profile becomes gentle and leakage current and parasitic capacitance are reduced. In addition, since the electric field in the drain region is relaxed, deterioration of transistor characteristics due to impact ionization of carriers is suppressed. Furthermore, since the gate electrode is prevented from being depleted without increasing the heat treatment conditions for activating the impurity ions, the driving capability of the transistor is also increased. On the other hand, channeling of phosphorus ions is prevented by arsenic ion implantation before phosphorus implantation, so that the n-type source / drain diffusion layer can be formed shallow, and the short channel effect can be suppressed while having source / drain regions by phosphorus ions. . Therefore, a semiconductor device including a transistor with high driving power and suitable for miniaturization can be formed.
[0018]
  By implanting arsenic ions, the gate electrode and the semiconductor substrate are made amorphous to prevent channeling of phosphorus ions.
[0019]
  Further, by setting the arsenic ion and phosphorus ion implantation conditions as described above, with regard to the function of the source / drain region, the impurity concentration distribution can be considered only by the phosphorus ion concentration.
[0020]
  According to a second aspect of the present invention, there is provided a method for manufacturing a MIS semiconductor device according to the first aspect, wherein in the first and second steps, a gate insulating film, a gate electrode, and a p-channel MIS transistor formation region of the semiconductor substrate are also formed. After the third step, p-type impurity ions are formed inside the gate electrode and the semiconductor substrate using a mask member that covers the n-channel MIS transistor formation region in the p-channel MIS transistor formation region. In the fourth step, the p-type impurity ions are also diffused and activated to form p-type in regions on both sides of the gate electrode in the p-channel MIS transistor formation region. The source / drain regions are formed and the resistance of the gate electrode in the p-channel MIS transistor forming region is reduced. It is that way.
[0021]
  By this method, since phosphorus ions are implanted into the n-type gate electrode in the MIS type semiconductor device, the p-type impurity ions do not penetrate from the gate electrode of the p-channel MOS transistor to the channel side for a short time or Depletion of the gate electrode of the n-channel MOS transistor can be suppressed even by heat treatment under low temperature conditions. That is, it is possible to form a semiconductor device on which a MOS transistor with high driving power is mounted.
[0022]
  According to a third aspect of the present invention, there is provided a method for manufacturing a MIS semiconductor device according to the first aspect, wherein a low concentration n-type impurity is formed in the semiconductor substrate between the second step and the third step using the gate electrode as a mask. And further comprising a step of implanting ions and a step of forming sidewalls on both side surfaces of the gate electrode. In the third step, the arsenic ions are implanted and the gate electrode and sidewalls are used as a mask. In this method, phosphorus ions are implanted.
[0023]
  By this method, a semiconductor device having a transistor having an LDD structure particularly suitable for miniaturization can be formed..
[0024]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
  FIGS. 1A to 1D are cross-sectional views showing a manufacturing process of an n-channel MOS semiconductor device according to the first embodiment.
[0025]
  First, as shown in FIG. 1A, a gate oxide film 4 made of a silicon oxide film having a thickness of 4 to 10 nm on a p-type semiconductor substrate 1 (functioning as a p-type semiconductor region in this embodiment). Then, a gate electrode 5 made of a polysilicon film having a thickness of 100 to 300 nm is formed.
[0026]
  Next, as shown in FIG. 1B, a silicon oxide film 7 having a thickness of 100 to 200 nm is deposited on the gate electrode 5 and the p-type semiconductor substrate 1 by the CVD method.
[0027]
  Next, as shown in FIG. 1C, anisotropic dry etching is performed to etch back the silicon oxide film, thereby forming sidewalls 6 on both side surfaces of the gate electrode 5.
[0028]
  Next, as shown in FIG. 1D, arsenic ions are formed in the gate electrode 5 and the regions 8 located on both sides of the gate electrode 5 in the semiconductor substrate 1 using the gate electrode 10 and the sidewall 6 as a mask. (As +) is injected. The injection conditions at this time are, for example, an acceleration energy of 40 to 80 KeV and an injection amount of 2 to 8 × 10.¹⁴cm-²It is.
[0029]
  Subsequently, as shown in FIG. 1E, the gate electrode 5 and the sidewalls 6 are used as a mask, and further phosphorous is formed in the gate electrode 5 and in the regions 8 located on both sides of the gate electrode 5 in the semiconductor substrate 1. Ions (P +) are implanted. The injection conditions at this time are, for example, an acceleration energy of 5 to 30 KeV and an injection amount of 2 to 8 × 10.¹⁵cm-²It is. At this time, an impurity introduction layer to be a source / drain region is formed. However, in this state, the impurity introduction layer does not yet function as a source / drain that causes a carrier moving action. Further, in the state shown in FIG. 1 (e), the heat treatment was performed under the conditions of a temperature of 1000 to 1050 ° C. and a time of 1 to 15 seconds, or a temperature of 850 ° C. and a time of 10 to 30 minutes. Impurity ions, that is, arsenic ions (As +) and phosphorus ions (P +) are activated. As a result, an n-type gate electrode 5a having a reduced resistance and an n-type source / drain region 8a having a function of causing a carrier moving action are formed. At this time, the depth of the source / drain region 8a as a whole is, for example, 0.1 to 0.15 μm. However, since the concentration of arsenic ions (As +) is extremely thin, the role used for the carrier moving action in the source / drain region 8a is extremely small and can be almost ignored. That is, regarding the function of the source / drain region 8a, only the concentration of phosphorus ions (P +) can be considered in the impurity concentration distribution.
[0030]
  Although the following steps are omitted, a semiconductor device is formed by forming several layers of metal wiring through an interlayer insulating film.
[0031]
  A MOS transistor formed through such a series of steps has the following advantages compared to a conventional MOS transistor. Hereinafter, this point will be described with reference to data.
[0032]
  FIG. 2 shows the distribution of the concentration of only phosphorus ions in the source / drain region formed by implantation of only phosphorus ions and the source / drain region 8a formed by implantation of arsenic ions and phosphorus ions of this embodiment. SIMS data. As shown in the figure, the depth of the source / drain region (see change curve A2) of the present embodiment compared to the depth of the source / drain region (see change curve A1) formed by implanting only phosphorus ions. Can be seen to be fairly shallow. The phosphorus ion concentration at a position of a depth of 80 nm in the n-type source / drain region according to this embodiment is 3 × 10.¹⁷~ 3x10¹⁸cm-^ThreeIt is. The concentration of the arsenic ions at a position of 80 nm depth in the n-type source / drain region 8a is 3 × 10.¹⁶~ 3x10¹⁷cm-^ThreeIt is.
[0033]
  FIG. 3 shows the junction capacitance (curve B1) of the source / drain region formed by the general implantation of only phosphorus ions, and the junction capacitance (curve B2) of the source / drain region formed by the implantation of only arsenic ions. FIG. As can be seen from FIG. 3, the junction capacitance of the source / drain region obtained by the implantation of phosphorus ions is small, and the impurity concentration distribution is gentle.
[0034]
  FIG. 4 shows a saturation current (curve C1) of a MOS transistor having a conventional source / drain region formed by implanting only arsenic ions, and the source / drain of this embodiment formed by implanting arsenic ions and phosphorous ions. It is a characteristic view which compares the saturation current (curve C2) of the MOS transistor which has an area | region. As can be seen from FIG. 4, the saturation current value is improved in the MOS transistor of this embodiment.
[0035]
  FIG. 5 shows a depletion rate (curve D1) of a conventional gate electrode formed by implanting only arsenic ions and a depletion rate (curve of the gate electrode of the present embodiment formed by implanting arsenic ions and phosphorus ions. It is a characteristic view comparing D2). However, a higher Cinv / Cox indicates a lower depletion rate. As can be seen from FIG. 5, the gate electrode in the MOS transistor of this embodiment has a lower depletion rate.
[0036]
  From the above series of data, the following can be understood.
[0037]
  First, in the source / drain region 8a, while forming the source / drain region 8a by introducing phosphorous ions, arsenic ions are implanted into the region to be the source / drain region before the implantation of phosphorous ions, Compared with the case where the source / drain regions are formed by introducing only arsenic, the impurity concentration profile of the source / drain regions 8a becomes gentle (see FIG. 3). Therefore, it is possible to suppress deterioration of transistor characteristics due to the impact ionization effect of carriers and increase in parasitic capacitance and leakage current. That is, the above problems (1) and (2) can be solved.
[0038]
  Second, when arsenic ions (As +) are ion-implanted in the step shown in FIG. 1D, the silicon single crystal in the semiconductor substrate 1 is partially amorphized. Then, mainly by this amorphous portion, channeling at the time of implantation of phosphorus ions (P +) is suppressed in the process shown in FIG. Therefore, the depth of the diffusion layer of the source / drain region 8a can be suppressed as compared with the case where the source / drain region is formed by implanting only phosphorus ions (see FIG. 2). Therefore, the short channel effect can be suppressed.
[0039]
  Third, since the n-type gate electrode 5a is formed by implanting arsenic ions and phosphorus ions, the phosphorus ions are sufficiently activated without performing heat treatment for a long time at a high temperature. Therefore, depletion of the gate electrode 5a due to the inactivation of arsenic ions can be suppressed (see FIG. 5), and the driving power of the n-channel MOS transistor is increased (see FIG. 4). That is, the above problem (3) can be solved.
[0040]
  In this embodiment, arsenic ions are implanted as impurity ions having a function of amorphizing a single crystal (silicon single crystal in the present embodiment) constituting the semiconductor substrate 1 into the semiconductor substrate 1 before implanting phosphorus ions. However, if the material has a similar function (for example, silicon ion, germanium ion, etc.), even if phosphorus ions are implanted after the ions of the substance are implanted, the same effect as in this embodiment can be exhibited. it can.
[0041]
  In the first embodiment, the sidewall 6 is not necessarily formed. However, by forming sidewalls, low-concentration n-type impurity ions (for example, phosphorus ions) are implanted in the step shown in FIG. A so-called LDD region having low-concentration source / drain regions can be formed between them, and a remarkable effect that a MOS transistor suitable for miniaturization can be formed can be exhibited.
[0042]
  (Second Embodiment)
  Next, a second embodiment will be described with reference to FIGS. FIGS. 6A to 6D are cross-sectional views showing a manufacturing process of a CMOS type semiconductor device according to the second embodiment of the present invention.
[0043]
  In the state shown in FIG. 6A, a p-type semiconductor region 2a, which is an n-channel MOS transistor formation region, is formed on the p-type semiconductor substrate 1 (in this embodiment, a region having the same impurity concentration as the p-type semiconductor substrate 1). ), An n-type semiconductor region 2b that is a p-channel MOS transistor formation region, and an element isolation region 3 that separates the p-type semiconductor region 2a and the n-type semiconductor region 2b. From this state, the gate oxide film 4 made of a silicon oxide film having a thickness of 4 to 10 nm and the gate electrode 5 made of a polysilicon film having a thickness of 100 to 300 nm on the p-type semiconductor region 2a and the n-type semiconductor region 2b. And form.
[0044]
  Next, as shown in FIG. 6B, a silicon oxide film having a thickness of 100 to 200 nm is deposited on the gate electrode 5 and the p-type semiconductor substrate 1 by CVD, and then anisotropic dry etching is performed. The silicon oxide film is etched back to form side walls 6 on both side surfaces of the gate electrode 5.
[0045]
  Next, as shown in FIG. 6C, in the p-type semiconductor region 2a, the photoresist film (not shown) covering the n-type semiconductor region 2b, the gate electrode 5 and the sidewall 6 are used as a mask. Arsenic ions are implanted in the same manner as in the step shown in FIG. 1 (d), and then in the same manner as in the step shown in FIG. 1 (e), phosphorous ions are implanted in the gate electrode 5 and the p-type semiconductor region 2a. Arsenic ions and phosphorus ions are introduced into the regions 8 located on both sides of the gate electrode 5. The implantation conditions at this time may be as described in the first embodiment.
[0046]
  In the n-type semiconductor region 2b, boron fluoride ions (BF2 +) are implanted using a photoresist film (not shown) covering the p-type semiconductor region 2a, the gate electrode 5 and the sidewalls 6 as a mask. 5 and boron fluoride ions are introduced into the regions 9 located on both sides of the gate electrode 5 in the n-type semiconductor region 2b. At this time, boron fluoride ions are implanted under the acceleration energy of 10 to 60 KeV and the implantation amount of 2 to 8 × 10.¹⁵cm-²It is.
[0047]
  Further, in the state shown in FIG. 6D, a heat treatment is performed under conditions of a temperature of 1000 to 1050 ° C. and a time of 1 to 15 seconds, or a temperature of 850 ° C. and a time of 10 to 30 minutes. Activate. As a result, a low resistance n-type gate electrode 5a and n-type source / drain regions 8a are formed in the p-type semiconductor region 2a, and a low resistance p-type is formed in the n-type semiconductor region 2b. A type gate electrode 5b and a p-type source / drain region 9a are formed. In any of the semiconductor regions 2a and 2b, the depth of the source / drain regions 8a and 9a is 0.1 to 0.15 μm.
[0048]
  That is, in the p-type semiconductor region 2a, a p-channel MOS transistor 10a constituted by the gate oxide film 4, the n-type gate electrode 5a, and the n-type source / drain region 8a is formed. In the n-type semiconductor region 2b, a p-channel MOS transistor 10b composed of a gate oxide film 4, a p-type gate electrode 5b, and a p-type source / drain region 9a is formed.
[0049]
  Although the following steps are omitted, a semiconductor device is formed by forming several layers of metal wiring through an interlayer insulating film.
[0050]
  In the present embodiment, the manufacturing process of the first embodiment is basically applied to a CMOS semiconductor device, and the n-channel transistor 10a has the characteristics as described in the first embodiment. .
[0051]
  In addition, the CMOS type semiconductor device formed according to the present embodiment is a combination of the conventional n-channel type MOS transistor using arsenic ion implantation and a p-channel type MOS transistor using boron fluoride ion implantation. Has the following advantages.
[0052]
  Since phosphorus ions are implanted into the n-type gate electrode 5a of the n-channel MOS transistor 10a, the p-type gate electrode 5b of the p-channel MOS transistor 10b is subjected to heat treatment in the state shown in FIG. 6R> 6 (d). Even if heat treatment is performed for a short time or at a low temperature that does not cause boron to penetrate into the channel region, the phosphorus ions in the gate electrode 5a of the n-channel MOS transistor 10a are sufficiently activated. Therefore, in the n-channel MOS transistor 10a, depletion of the n-type gate electrode 5a can be suppressed, so that a sufficiently high driving force can be obtained.
[0053]
  In the present embodiment, in the p-type semiconductor region 2a, the semiconductor single crystal (silicon single crystal in the present embodiment) constituting the semiconductor substrate is made amorphous in the semiconductor substrate 1 before phosphorus ions are implanted. Although arsenic ions are implanted as impurity ions, if the material has a similar function (for example, silicon ions, germanium ions, etc.), the present embodiment can be implemented even if phosphor ions are implanted after the ions of the material are implanted. The same effect can be exhibited.
[0054]
  In the second embodiment, the sidewall 6 is not necessarily formed. However, by forming the sidewall, a so-called LDD region having a low concentration source / drain region can be formed between the source / drain region 8a and the channel region, and a MOS transistor suitable for miniaturization is formed. The remarkable effect that it can be done can be demonstrated.
[0055]
  In the first and second embodiments, the gate insulating film is formed of a silicon oxide film. However, the gate insulating film may be formed of a silicon nitride film instead of the silicon oxide film. It goes without saying that the same effect can be exhibited.
[0056]
【The invention's effect】
  Claims 1 to3According to the method of manufacturing a MIS semiconductor device, in an n-channel MOS transistor formation region, at least a gate electrode is used as a mask, arsenic ions are implanted, phosphorus ions are implanted, and phosphorus ions are activated by heat treatment to activate the source. -Since the drain region is formed and the gate electrode has a low resistance, it is possible to suppress an increase in parasitic capacitance, an increase in leakage current, a depletion of the gate electrode, etc. while suppressing the short channel effect. Therefore, it is possible to form a semiconductor device with high driving force and suitable for fineness.
[0057]
  Here, the arsenic ions are implanted under the acceleration energy of 40 to 80 KeV and the implantation amount of 2 to 8 × 10.¹⁴cm^-2The phosphorus ion implantation conditions are as follows: the acceleration energy is 5 to 30 KeV, and the implantation amount is 2 to 8 × 10.¹⁵cm^-2As a result, with regard to the function of the source / drain region, the impurity concentration distribution can be considered only by considering the concentration of phosphorus ions..
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a manufacturing process of an n-channel MOS transistor according to a first embodiment.
FIG. 2 is a concentration distribution diagram of phosphorus ions between a source / drain region and a source / drain region formed by introducing only phosphorus ions according to the first embodiment;
FIG. 3 is a characteristic diagram comparing the junction capacitance between a source / drain region formed by introducing phosphorus ions and a source / drain region formed by introducing arsenic ions.
FIG. 4 is a characteristic diagram comparing the saturation current value of the MOS transistor of the first embodiment and the saturation current value of a conventional MOS transistor having a gate electrode by introducing arsenic ions.
FIG. 5 is a characteristic diagram comparing the depletion rate of the MOS transistor of the first embodiment and the depletion rate of a conventional MOS transistor having a gate electrode by introducing arsenic ions.
FIG. 6 is a cross-sectional view showing a manufacturing process of the CMOS transistor of the second embodiment.
FIG. 7 is a cross-sectional view showing a manufacturing process of a conventional CMOS transistor.
[Explanation of symbols]
1 Semiconductor substrate
2a p-type semiconductor region
2b n-type semiconductor region
3 Device isolation region
4 Gate oxide film
5 Gate electrode
6 Sidewall
7 Silicon oxide film
8a n-type source / drain region
9a p-type source / drain region
10a n-channel MOSD transistor
10b p-channel MOS transistor

Claims

A first step of forming a gate insulating film on an n-channel MIS transistor formation region of a semiconductor substrate;
A second step of forming a gate electrode on the gate insulating film;
In the n-channel MIS transistor formation region, arsenic ions are implanted using the gate electrode as a mask to amorphize the gate electrode and the semiconductor substrate, and then phosphorus ions are implanted using the gate electrode as a mask. A third step to perform;
The phosphorus ions are diffused and activated by heat treatment to form n-type source / drain regions in regions located on both sides of the gate electrode in the n-channel MIS transistor formation region, and the gate electrode has a low resistance. And a fourth step
The arsenic ion implantation conditions are an acceleration energy of 40 to 80 KeV and an implantation amount of 2 to 8 × 10 ¹⁴ cm ⁻² .
The phosphorus ion implantation condition is that the acceleration energy is 5 to 30 KeV and the implantation amount is 2 to 8 × 10 ¹⁵ cm ⁻² .

In the manufacturing method of the semiconductor device according to claim 1,
In the first and second steps, a gate insulating film and a gate electrode are formed also on the p-channel MIS transistor formation region of the semiconductor substrate,
After the third step, the method further comprises a step of implanting p-type impurity ions using the gate electrode as a mask in the p-channel MIS transistor formation region,
In the fourth step, the p-type impurity ions are also diffused and activated to form p-type source / drain regions in regions of the p-channel MIS transistor formation region located on both sides of the gate electrode. In addition, a method for manufacturing a MIS semiconductor device is characterized in that the resistance of the gate electrode in the pMIS transistor formation region is reduced.

In the manufacturing method of the MIS semiconductor device of Claim 1,
Between the second step and the third step,
Implanting low-concentration n-type impurity ions into the semiconductor substrate using the gate electrode as a mask;
And further forming a sidewall on both side surfaces of the gate electrode,
In the third step, the arsenic ion implantation and the phosphorous ion implantation are performed using the gate electrode and the sidewall as a mask.