JP3870532B2 - ドライバ回路とこれを具備した集積回路およびドライバ回路の動作方法 - Google Patents

ドライバ回路とこれを具備した集積回路およびドライバ回路の動作方法 Download PDF

Info

Publication number
JP3870532B2
JP3870532B2 JP03622198A JP3622198A JP3870532B2 JP 3870532 B2 JP3870532 B2 JP 3870532B2 JP 03622198 A JP03622198 A JP 03622198A JP 3622198 A JP3622198 A JP 3622198A JP 3870532 B2 JP3870532 B2 JP 3870532B2
Authority
JP
Japan
Prior art keywords
driver circuit
power supply
ecl
ttl
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03622198A
Other languages
English (en)
Other versions
JPH11234111A (ja
Inventor
一郎 宗像
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP03622198A priority Critical patent/JP3870532B2/ja
Publication of JPH11234111A publication Critical patent/JPH11234111A/ja
Application granted granted Critical
Publication of JP3870532B2 publication Critical patent/JP3870532B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Logic Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は集積回路(IC)のインターフェース用回路に関する。
【0002】
【従来の技術】
一般に論理用ICとしてTTL/C−MOSファミリやECLファミリがよく知られている。これらのファミリはそれぞれ特有の論理レベルを有していて、異種レベル間の接続にはレベル変換用のICを用いなければならなかった。これはファミリ間の論理レベルの仕様が大きく異なっているためであって、これまで複数の論理レベルの中の、選択された論理レベルに対応して出力形態を変化させるドライバ回路は実用化されていなかった。
【0003】
図4は従来のECL(Emitter Coupled Logic )ドライバ回路の1例であって、内部入力端子Xin、Yinから入力された信号は、ECLドライバ回路の出力段を構成するトランジスタQ91のエミッタから引き出された出力端子20からインターフェース用信号としてレベル変換され、出力される。
【0004】
また、図5は従来のTTL(Transistor-Transistor Logic )ドライバ回路の1例であって、内部入力端子Xin、Yinから入力された信号は、TTLドライバ回路の出力段を構成するトランジスタQ91のエミッタとトランジスタQ92のコレクタの接続点から引き出された出力端子30からインターフェース用信号としてレベル変換され、出力される。
【0005】
さて、上述した状況下にあって、特定のICでは接続される相手側の装置によって、TTL仕様でインターフェースをしたり、ECL仕様でインターフェースをするということが頻繁に生じるものであった。従ってそれぞれのインターフェース仕様に対応するためにはドライバ回路だけを変更したICを生産する必要があり、これは、特に少量生産においては極めて効率の悪いことであった。一方、ユーザーにとっても使用するICが、装置に合致するインターフェース仕様で出力されていなければ、合致させるための変換回路を設けなければならず、煩雑でコストアップになるものであった。
【0006】
【発明が解決しようとする課題】
従って本発明は、複数のインターフェース仕様の中で、選択された仕様で同一の出力端子から出力することが可能なドライバ回路と、このドライバ回路を具備したICおよびドライバ回路の動作方法を提供することを課題とする。
【0007】
【課題を解決するための手段】
本発明は上記課題に鑑みなされたものであって、電気信号を入力してECL仕様の電気信号を出力するECLドライバ回路と、電気信号を入力してTTL仕様の電気信号を出力するTTLドライバ回路と、前記ECLドライバ回路および前記TTLドライバ回路に共通する出力端子と、前記ECLドライバ回路の出力段の回路および前記TTLドライバ回路の出力段の回路に第1の電源電圧を入力する第1の電源入力端子と、前記ECLドライバ回路の出力段の回路に前記第1の電源電圧よりも低い第2の電源電圧を入力する第2の電源入力端子と、前記TTLドライバ回路の出力段の回路に第3の電源電圧を入力する第3の電源入力端子と、を具備したことを特徴とするドライバ回路を構成する。
【0008】
また、前記ECLドライバ回路の出力段のトランジスタを、前記TTLドライバ回路の出力段の一方のトランジスタに共用してドライバ回路を構成する。
【0009】
また、上記ドライバ回路を具備した集積回路を形成して、上記課題を解決する。
また、本発明では、電気信号を入力してECL仕様の電気信号を出力するECLドライバ回路と、電気信号を入力してTTL仕様の電気信号を出力するTTLドライバ回路と、前記ECLドライバ回路および前記TTLドライバ回路に共通する出力端子と、前記ECLドライバ回路の出力段の回路および前記TTLドライバ回路の出力段の回路に第1の電源電圧を入力する第1の電源入力端子と、前記ECLドライバ回路の出力段の回路に前記第1の電源電圧よりも低い第2の電源電圧を入力する第2の電源入力端子と、前記TTLドライバ回路の出力段の回路に第3の電源電圧を入力する第3の電源入力端子と、を具備したドライバ回路の動作方法において、前記第3の電源電圧を前記第1の電源電圧と同一にすることにより、前記ECLドライバ回路よりECL仕様の電気信号を出力させるドライバ回路の動作方法が提供される。
さらに、本発明では、電気信号を入力してECL仕様の電気信号を出力するECLドライバ回路と、電気信号を入力してTTL仕様の電気信号を出力するTTLドライバ回路と、前記ECLドライバ回路および前記TTLドライバ回路に共通する出力端子と、前記ECLドライバ回路の出力段の回路および前記TTLドライバ回路の出力段の回路に第1の電源電圧を入力する第1の電源入力端子と、前記ECLドライバ回路の出力段の回路に前記第1の電源電圧よりも低い第2の電源電圧を入力する第2の電源入力端子と、前記TTLドライバ回路の出力段の回路に第3の電源電圧を入力する第3の電源入力端子と、を具備したドライバ回路の動作方法において、前記第3の電源電圧を前記第2の電源電圧と同一にすることにより、前記TTLドライバ回路よりTTL仕様の電気信号を出力させるドライバ回路の動作方法が提供される。
【0010】
TTLドライバ回路とECLドライバ回路とがICに内蔵されていて、電源入力端子からの印加電圧に対応してドライバ回路が選択され、そのドライバ回路で作成されたインターフェース用信号が共通の出力端子から出力される。
【0011】
【発明の実施の形態】
本発明の実施の形態について図1ないし図3を参照して説明する。ここで図1は本発明にかかわる、TTL仕様とECL仕様の両用のドライバ回路の構成を示す図であり、図2はその両用のドライバ回路のECL動作を説明するための図であり、図3はその両用のドライバ回路のTTL動作を説明するための図である。
【0012】
通常、バイポーラICのTTLドライバ回路においては、2つの出力用トランジスタを縦に接続して、出力「L」時には下段のトランジスタがON、上段のトランジスタがOFFとなり、一方、出力「H」時には上段のトランジスタがON、下段のトランジスタがOFFとなるように働いてインターフェース用信号が出力される。また、ECLドライバ回路においては1つの出力用トランジスタをエミッタフォロワとしインターフェース用信号を出力する。
【0013】
さて、本発明の実施の形態は図1に示すように、TTLドライバ回路とECLドライバ回路とを併設し、且つ、TTLドライバ回路の上段のトランジスタQ91をECLドライバ回路と共用させたものであって、TTLドライバ回路として用いるときは上下のトランジスタQ91、Q92を共に作動させ、一方、ECLドライバ回路としては下段のトランジスタQ92の作動を停止さ、上段のトランジスタQ91のみを作動させて用いるものである。
【0014】
即ち、電源入力端子11の電位をTTLドライバ回路の接地電位VEEとすれば、上下のトランジスタQ91、Q92が作動可能となり、TTLドライバ回路として働く。また、電源入力端子11の電位を、TTLドライバ回路の接地電位VEEより高くし、下段のトランジスタQ92が作動停止する電位にすることでECLドライバ回路として働くことになる。
【0015】
上述したように、本発明のドライバ回路は電源入力端子11に印加する電位によってTTL仕様、あるいはECL仕様のインターフェース用信号を共通の出力端子10から出力することが可能となる。
尚、通常のICにおいて、出力用のトランジスタQ91、Q92を形成するための面積は他のトランジスタの数十倍程度であるのが一般的である。
【0016】
つぎに、本発明のドライバ回路の動作について説明する。
まず、ECLドライバ回路としての動作について図2を参照して説明する。
V1 は外部電源電圧VCCであり、通常3〜5V程度である。V2 は電源入力端子11と外部電源間に接続された0〜1V程度のオフセット用外部電源であり、これによって図2の破線内のブロックには電流が流れず作動停止状態になる。従って、内部入力端子Xin、Yinに加えられた信号は、上段のECLドライバ回路のみが作動可能であるため、トランジスタQ91でエミッタフォロワされて負荷抵抗RL に出力として現れる。
【0017】
このときトランジスタQ91のベース電位は、トランジスタQ91を共用するためにベースに挿入される抵抗R55と電流iR55 とによる電圧R55×iR55 の値だけ降下する。しかしながら、通常、電源VCCと抵抗R55との間にある抵抗R54の抵抗値と抵抗R55の抵抗値は桁数において略同じものを用いるのに対して、抵抗R54を流れる電流iR54 は
iQ91b<<I54<I54+iR55 =iR54
の関係にあって、TTLドライバ回路は作動していないので
iR55 =iQ91b<<iR54
従って、
R54×iR54 >>R55×iR55
であるので抵抗R55を挿入した影響は無視できる。
【0018】
ECL出力の「H」および「L」レベルは、トランジスタQ91の電流増幅率をhFEQ91 、出力端子電流をIOUT と表せば、
出力「H」時の出力Vout は
Vout
=VCC−(R54+R55)×iQ91b−VBEQ91
≒VCC−(R54+R55)×IOUT /hFEQ91 −VBEQ91
また、出力「L」時の出力Vout は
Vout
=VCC−(R54×iR54 +R55×iQ91b)−VBEQ91
≒VCC−(R54×I54+R55×IOUT /hFEQ91 )−VBEQ91
で与えられる。ここで、VBEQ91 はトランジスタQ91のベース・エミッタ間電圧である。
【0019】
つぎに、TTLドライバとしての動作について図3を参照して説明する。
TTL動作では電源入力端子11はVEEが与えられ、ECLドライバ回路とTTLドライバ回路の両方が作動する。即ち、上述したECLドライバ回路で作動したトランジスタQ91とトランジスタQ92とが共に作動する状態になる。
【0020】
内部入力端子Xin、Yinに加えられた信号がXin>Yinの場合、出力端子10からの出力は「H」であるが、TTLドライバ回路のトランジスタQ20およびトランジスタQ92は共にOFFであり、ECLドライバ回路のトランジスタQ57もOFFであるので、
出力「H」時の出力Vout は
Vout
=VCC−(R54+R55)×iQ91b−VBEQ91
≒VCC−(R54+R55)×IOUT /hFEQ91 −VBEQ91
となる。
【0021】
一方、内部入力端子Xin、Yinに加えられた信号がXin<Yinの場合、出力端子10からの出力は「L」であるが、TTLドライバ回路のトランジスタQ20およびトランジスタQ92、ECLドライバ回路のトランジスタQ57はON状態である。このときTTL出力が「L」(通常0.4V以下)となるためにはトランジスタQ91はOFFしなければならない。このためにトランジスタQ91のベース電位は約0.8V以下に下がっている必要がある。
これは
トランジスタQ91のベース電位
=VCC−R54×(I54+iQ20c)−R55×iQ20c
≦0.8V
となるようなトランジスタQ20のコレクタ電流iQ20cを流すことにより実現できるものである。
【0022】
従って、上述したようにしてTTL仕様とECL仕様を切り換えて使用できるドライバ回路を構成することができ、このドライバ回路をICの出力段に用いることにより、接続される相手側回路のインターフェース仕様にかかわることなく接続が可能となる。
【0023】
また、このドライバ回路をECL仕様で用いる場合は、TTLドライバ回路の電源入力端子11の電圧VEEを電源電圧VCC〜VCC−1V程度に設定するため、電圧VEEと接続されているTTLドライバ回路は作動せず、この部分(図2の破線部)には電流は流れない。一方、TTL仕様で用いる場合は、ECLドライバ回路にも電流が流れるが、通常、ECLドライバ回路のバイアス電流はTTLドライバ回路のそれに較べて極めて少ないため、IC全体としての消費電力の増加が問題となる虞れはない。
【0024】
また、TTLドライバ回路およびECLドライバ回路の2つの回路を有するが、ICレイアウト上、最も面積に影響する出力用トランジスタの数は従来のTTLドライバ回路の場合と同数の構成ででき、従ってチップ面積の増加は殆どない。
【0025】
尚、本発明を実現するためには上述した回路構成例に限定されることはなく、本発明の技術的思想を実現するいかなる回路構成でもよいことは当然である。
【0026】
【発明の効果】
以上の説明から明らかなように、本発明によれば、相手側の装置のインターフェース仕様が異なっていても外部に変換用の回路を付加することなく接続することが可能となる。
また、インターフェース仕様を繰り返し変更でき、仕様を変更するための専用回路が不要である。
【0027】
また、1種類のICで多様なインターフェース仕様に対応できるため、特に少量生産におけるICの製造効率が向上し、また、ICの管理も容易になる。
【図面の簡単な説明】
【図1】 本発明にかかわる、TTL仕様とECL仕様の両用のドライバ回路の構成を示す図である。
【図2】 図1に示す両用のドライバ回路のECL動作を説明するための図である。
【図3】 図1に示す両用のドライバ回路のTTL動作を説明するための図である。
【図4】 従来のECLドライバ回路の動作を説明するための図である。
【図5】 従来のTTLドライバ回路の動作を説明するための図である。
【符号の説明】
10、20、30…出力端子、11…電源入力端子、Xin、Yin…内部入力端子、V1 …外部電源、V2 …オフセット用外部電源

Claims (5)

  1. 電気信号を入力してECL仕様の電気信号を出力するECLドライバ回路と、
    電気信号を入力してTTL仕様の電気信号を出力するTTLドライバ回路と、
    前記ECLドライバ回路および前記TTLドライバ回路に共通する出力端子と、
    前記ECLドライバ回路の出力段の回路および前記TTLドライバ回路の出力段の回路に第1の電源電圧を入力する第1の電源入力端子と、
    前記ECLドライバ回路の出力段の回路に前記第1の電源電圧よりも低い第2の電源電圧を入力する第2の電源入力端子と、
    前記TTLドライバ回路の出力段の回路に第3の電源電圧を入力する第3の電源入力端子と、
    を具備したことを特徴とするドライバ回路。
  2. 前記ECLドライバ回路の出力段のトランジスタは、前記TTLドライバ回路の出力段の一方のトランジスタに共用された構成であることを特徴とする請求項1に記載のドライバ回路。
  3. 請求項1に記載のドライバ回路を具備していることを特徴とする集積回路。
  4. 電気信号を入力してECL仕様の電気信号を出力するECLドライバ回路と、電気信号を入力してTTL仕様の電気信号を出力するTTLドライバ回路と、前記ECLドライバ回路および前記TTLドライバ回路に共通する出力端子と、前記ECLドライバ回路の出力段の回路および前記TTLドライバ回路の出力段の回路に第1の電源電圧を入力する第1の電源入力端子と、前記ECLドライバ回路の出力段の回路に前記第1の電源電圧よりも低い第2の電源電圧を入力する第2の電源入力端子と、前記TTLドライバ回路の出力段の回路に第3の電源電圧を入力する第3の電源入力端子と、を具備したドライバ回路の動作方法において、
    前記第3の電源電圧を前記第1の電源電圧と同一にすることにより、前記ECLドライバ回路よりECL仕様の電気信号を出力させるドライバ回路の動作方法。
  5. 電気信号を入力してECL仕様の電気信号を出力するECLドライバ回路と、電気信号を入力してTTL仕様の電気信号を出力するTTLドライバ回路と、前記ECLドライバ回路および前記TTLドライバ回路に共通する出力端子と、前記ECLドライバ回路の出力段の回路および前記TTLドライバ回路の出力段の回路に第1の電源電圧を入力する第1の電源入力端子と、前記ECLドライバ回路の出力段の回路に前記第1の電源電圧よりも低い第2の電源電圧を入力する第2の電源入力端子と、前記TTLドライバ回路の出力段の回路に第3の電源電圧を入力する第3の電源入力端子と、を具備したドライバ回路の動作方法において、
    前記第3の電源電圧を前記第2の電源電圧と同一にすることにより、前記TTLドライバ回路よりTTL仕様の電気信号を出力させるドライバ回路の動作方法。
JP03622198A 1998-02-18 1998-02-18 ドライバ回路とこれを具備した集積回路およびドライバ回路の動作方法 Expired - Fee Related JP3870532B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03622198A JP3870532B2 (ja) 1998-02-18 1998-02-18 ドライバ回路とこれを具備した集積回路およびドライバ回路の動作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03622198A JP3870532B2 (ja) 1998-02-18 1998-02-18 ドライバ回路とこれを具備した集積回路およびドライバ回路の動作方法

Publications (2)

Publication Number Publication Date
JPH11234111A JPH11234111A (ja) 1999-08-27
JP3870532B2 true JP3870532B2 (ja) 2007-01-17

Family

ID=12463726

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03622198A Expired - Fee Related JP3870532B2 (ja) 1998-02-18 1998-02-18 ドライバ回路とこれを具備した集積回路およびドライバ回路の動作方法

Country Status (1)

Country Link
JP (1) JP3870532B2 (ja)

Also Published As

Publication number Publication date
JPH11234111A (ja) 1999-08-27

Similar Documents

Publication Publication Date Title
JPS6266716A (ja) Cmos論理レベルの差動入力の変換回路
US4538076A (en) Level converter circuit
WO1984002622A1 (en) Comparator circuit having reduced input bias current
EP0441317A1 (en) Bi-CMOS logic gate circuits for low-voltage semiconductor integrated circuits
EP0417786A2 (en) A level shift circuit for achieving a high-speed processing and an improved output current capability
US6344815B2 (en) Digital-to-analog converter
JP3870532B2 (ja) ドライバ回路とこれを具備した集積回路およびドライバ回路の動作方法
US5561388A (en) Semiconductor device having CMOS circuit and bipolar circuit mixed
US4977339A (en) Semiconductor integrated circuit having a MOS transistor with a threshold level to enable a level conversion
EP0171280B1 (en) High-fanout clock driver for low level gates
US4791381A (en) Integrated amplifier circuit
JP2005167901A (ja) レベル変換回路
JP2006515142A (ja) フリップ・フロップ回路の構造
JP3775309B2 (ja) ディジタル信号出力回路
EP0289818A2 (en) A non-inverting repeater circuit for use in semiconductor circuit interconnections
JP4037752B2 (ja) 追尾回路
US5434517A (en) ECL output buffer with a MOS transistor used for tristate enable
EP1382123B1 (en) Digital to analog converter.
JP3862550B2 (ja) エミッタフォロワ回路
JPH0136291B2 (ja)
JPS6016988Y2 (ja) キ−インタ−フエ−ス回路
JP3123599B2 (ja) 半導体集積回路
JP2001244758A (ja) バッファ回路およびホールド回路
JPS6085615A (ja) バツフア・アンプ
KR920003882B1 (ko) 바이씨모스 전류스위치형의 디지탈아날로그콘버터

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041203

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20041203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060704

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060901

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061009

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091027

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101027

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101027

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111027

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111027

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121027

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121027

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131027

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees