JP3859318B2 - Electronic circuit packaging method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、回路基板上にICチップを始めとする小型の電子回路部品を実装し、樹脂を注入して回路部品を樹脂中に埋設する電子回路モジュールのパッケージ方法に関する。
【0002】
【従来の技術】
回路基板に各種の回路部品を搭載して一定の機能を持つモジュールを構成する電子回路は、多様な種類のものが現れるとともに小型化が進み、電子機器に表面実装するのに適したものが普及しつつある。このような小型回路のパッケージとして、図4に示すのは発明者らが従来から製造しているもので、寸法の一例を上げれば縦横10mm以下、高さ5mm以下程度である。図4(A)のものはそのB−B断面を同図(B)に示すが、回路基板101にICチップ102やチップ抵抗、チップ・コンデンサ等の回路部品103を実装し、回路基板101周辺の一部または全部にモールド枠104を接合し、その内側にエポキシ等の樹脂105を注入して回路部品を埋設し、金属のシールド・ケース106を取り付けたものである。シールド・ケース106に開けた窓107は、回路中の光電素子のための光の通路である。
【0003】
図4(C)も上記と同系統のパッケージで、そのD−D断面を同図(D)に示すが、回路基板101の両側に樹脂の乗ってない箇所108がある。このパッケージにも金属のシールド・ケース106を取り付けてある。
【0004】
上記のような電子回路の製造は、多数の電子回路となる領域を縦横に格子状に配置した集合回路基板を用いて、各領域に回路部品を実装し、樹脂を注入して硬化させた後これを切断して個々の電子回路に分割することにより能率よく行われる。図5にそのようなパッケージ方法の一例を示す。
【0005】
図5(A)にて、集合回路基板1には多数の電子回路となる領域が配置してあり、各領域にそれぞれ回路部品2をチップ・マウンタ等によって実装する。次に同図(B)にて、集合回路基板1の回路部品搭載面に樹脂成形品のモールド枠3をエポキシ系接着剤などで接合する。モールド枠3には個々の回路領域に対応する多くの窓4が開けてあり、各領域の回路部品2はそれぞれこの窓の中に収まる。次いで同図(C)のようにモールド枠3の各窓4に樹脂5を充填する。そして樹脂5を硬化させた後、図5(D)のように各回路領域の境界線である切断線6に沿って全体を縦横に切断するダイシングを行う。切断した各部分が個々の電子回路7となり、必要に応じてシールド・ケースをつけて完成する。これは図4(A)、(B)の電子回路に相当するものである。
【0006】
図5のモールド枠3は窓4が格子状に設けてあるが、窓4を各行または各列で一つにつないで短冊形の窓にしたものを平行に配置してもよい。その場合、図5(D)で切り離した電子回路7の平行な2辺にモールド枠が残り、他の2辺はモールド枠がなく樹脂の切断面となる。
【0007】
図6に、集合回路基板に回路部品を実装し樹脂をモールドした状態の断面図をいくつか示す。図6(A)は図5のパッケージ方法のものである。図6(B)は、樹脂、レジスト材等で作ったモールド・リブ8を集合回路基板1に接合しておくもので、これは同図(A)のモールド枠3よりも高さが低く、樹脂の根元の部分で領域を定めている。このような背の低いモールド・リブ8は樹脂が硬化した後に剥して除去することがあり、その場合、電子回路は図4(C)のように基板上に樹脂のない部分108があるものとなる。図6(C)ではモールド枠やリブを用いず、樹脂成形用の金型9によって樹脂をモールドする。回路部品の実装後、金型9を回路基板1に当接させ、各回路領域に対応するキャビティ10に樹脂5を注入して回路部品2を封入する。この方法によるパッケージは完成品にモールド枠が残らず、図4(C)、(D)に相当するものとなる。
【0008】
【発明が解決しようとする課題】
上述の電子回路のパッケージ方法は次の点で改良の余地がある。すなわち、図6の断面図に見るように、これらはいずれも集合回路基板1の一方の面、すなわち部品の実装面だけに樹脂を乗せた構造であり、硬化に伴う樹脂の収縮などによって集合回路基板1に反りを生じる傾向がある。図6(A)、図6(B)のようにモールド枠3やモールド・リブ8を集合回路基板1に接合したり、図6(C)のように金型9に壁11を設けて集合回路基板1に樹脂を充填しない部分を残すのは、基板の反りを押さえるためであるが、モールド枠や樹脂のない部分が集合回路基板上で一定の面積を占めるから、製品の小型化や多数個取りによる取り個数を制限する要因となる。しかし、みだりにモールド枠や樹脂のない部分を省くと基板の反りを招く。
【0009】
また、樹脂の引けや高さのばらつきによって回路部品が露出することを防ぎ、回路部品を樹脂中で確実に保護するために、回路部品の高さに対し樹脂の厚さに多少の余裕を設けねばならず、製品の薄型化が制限される。
本発明はこれらの問題を解決して、小型、薄型化や多数個取りによる取り個数の増量に適する電子回路のパッケージ方法を提供するものである。
【0010】
【課題を解決するための手段】
本発明の電子回路のパッケージ方法は、回路部品を実装した回路基板を上板で覆い、回路基板と上板の間に封止用の樹脂を充填し硬化させて全体を一体化するものである。すなわち、回路基板と上板が回路部品を封入した樹脂層をサンドイッチ状に挟持するから、これまでのように回路基板の片面側だけに樹脂があるものと違って、回路基板の反りが確実に防がれる。
【0011】
具体的方法として、切り離して多数の回路基板にするための集合回路基板の各回路領域に、それぞれ回路部品を実装し、集合回路基板の周囲に額縁状のモールド枠を接着してモールド枠内に樹脂を注入し、集合回路基板と同程度の大きさの集合上板を載せて樹脂を硬化させ全体を接合する。そして各回路領域を区分する切断線に沿ってダイシングすることにより電子回路のパッケージを得るのである。
【0012】
別の方法として、集合回路基板に接着するモールド枠として、3辺が閉じて1辺が開いているもの、あるいは1辺の一部に途切れた箇所を設けたものを集合回路基板に接着し、この上に集合上板を接着して箱状にし、モールド枠の途切れた部分である注入口から樹脂を注入して硬化させ、各回路領域を区分する切断線に沿ってダイシングする。
【0013】
さらに別の方法では、集合回路基板に実装した回路部品に集合上板を当接させて乗せる。つまり回路部品のうちもっとも背の高いものを集合回路基板と集合上板の間隔を決めるスペーサに用いる。このように集合回路基板と集合上板を重ねておいて、周囲を封止テープで封止する。ただし周囲を全部ふさがず、一部、樹脂の注入口として開けておく。そして注入口から樹脂を注入して硬化させ、各回路領域を区分する切断線に沿ってダイシングする。
【0014】
上板には絶縁材を用いるなり、あるいは回路部品の表面が十分に絶縁されていて短絡の恐れがないならば、金属板を用いるなりする。絶縁塗装した金属板を用いたり、絶縁材の上板に金属層を重ねるなりしてもよく、このように金属板や金属層を設けることにより遮蔽機能が得られ、従来のようなシールド・ケースを用いなくとも信頼性が保たれる。
【0015】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
図1は、本発明による電子回路のパッケージ方法の第1の実施形態を示す。
図1(A)にて、1は集合回路基板で個々の電子回路の基板となる領域を多数含んでおり、チップ・マウンタによって各領域にそれぞれ回路部品2を実装する。3は樹脂製のモールド枠で額縁状であり、これを接着剤で集合回路基板1に接着する。次に同図(B)にて、モールド枠3の内側に樹脂5を注入して回路部品を樹脂5中に封入する。次に同図(C)にて、接着剤で集合上板12をモールド枠3上に接着し、樹脂5を硬化させて集合回路基板1、モールド枠3および集合上板12の全体を接合する。これを同図(D)に示すように各回路領域の境界線である切断線6に沿ってダイシングすれば、1枚の集合回路基板1からパッケージされた電子回路7が多数個取りされる。モールド枠3は厚さが回路部品の中で最も背の高いものと同じかそれよりやや厚い程度であればよい。
【0016】
図2は本発明の第2の実施形態である。まず、同図(A)のように回路部品2を実装した集合回路基板1、モールド枠3、それから集合上板12を接着剤で一体に接合する。この実施形態ではモールド枠3は4辺が閉じたものでなく、1辺がなくて開口しているものを用いる。図2(B)の左側はこうして箱型に接合したものを立てた様子で、モールド枠3が上辺で開口している箇所は樹脂の注入口13となる。モールド枠3は一辺を全部除くのでなく、同図の右側のもののように、上辺の一部に途切れた箇所を設けて注入口13にしてもよい。同図(C)のように注入口13から樹脂5を注入して箱の内部を充填する。樹脂5を硬化させて切断線6に沿ってダイシングすれば、多数の電子回路パッケージが得られる。
【0017】
図3は本発明の第3の実施形態で、この方法では先の二つの実施形態のようにモールド枠を用いることをしない。同図(A)にて、集合回路基板1に実装した回路部品2の上に集合上板12を重ねる。これを側面から見た状態を同図(A′)に示すが、集合上板12は下面が回路部品2のうち一番背の高いものに接して乗っており、回路部品2を集合回路基板1と集合上板12の間隔を決めるスペーサに使っているのである。ワイヤ・ボンディングしたICチップはスペーサに適しないが、通常、電子回路はこれよりも背の高い回路部品を含んでいる。次にこのように重ねた集合回路基板1と集合上板12の周囲を、図3(B)に示すように注入口13を残して粘着性テープ等の封止テープ14で封止する。同図(C)のように注入口13から樹脂5を注入して内部を充填し、樹脂5を硬化させて封止テープ14を剥し、切断線6に沿ってダイシングする。
【0018】
集合上板12は、絶縁材であれば短絡を起こしたりせずに下面を回路部品2に当接させることができる。製品の薄型化のため、強度の許す範囲で極力薄手の材料(例えば0.1mm前後)を用いる。モジュールの機能によってはフォト・トランジスタ、フォト・ダイオード、LED等の受光、発光の光電素子を含むから、その場合は集合上板12は光を通すことが必要で、光の強度に応じて透明または半透明の樹脂材料等を用いる。しかし他方に遮光を要する回路部品があるなら、その箇所は集合上板12にマスク印刷などを施しておく。
【0019】
回路部品2の表面が十分に絶縁性であれば集合上板12を金属板にでき、金属上板からはシールド作用が得られる。シールド作用の安定のために金属の上板を回路基板の接地パターンに接続するには、例えば接地パターン上に接地用のばね片や導電エラストマ等を置いて上板の下面に当接させるなどの構造を取ることができる。金属上板は、シールド作用以外にも遮光性や放熱性に優れるという利点がある。
金属上板の下面を絶縁塗装などして回路部品に当接させてもよい。金属上板を接地するには、下面の絶縁被覆を一部省き、ここに前記の接地用ばね片等が当接するようにする。
【0020】
以上、本発明の実施形態をいくつか示したが、これらで見たようなモールド枠3や封止テープ14を使わず、治具や取り付け具を用いて本発明の方法を行うこともできる。詳細は省くが、例えば図1の方法の場合、集合回路基板1の周囲に樹脂注入のための壁を設けるのにモールド枠3を接合するのでなく、周囲に壁のある箱状の治具の中に集合回路基板1を置いて樹脂を注入し、集合上板12を乗せる方法でもよい。あるいは図2や図3の方法の場合、上方が開いた「コ」の字型の治具に集合回路基板1と集合上板12を取り付けることによって周辺の3方をふさぎ、開口部から樹脂を注入、硬化させてもよい。治具の幅を増せば1個の治具に集合回路基板1と集合上板12を何組も平行に取り付けられるから、能率よく回路のパッケージを行える。このような方法も本発明の範囲内である。
【0021】
【発明の効果】
本発明による電子回路のパッケージ方法によれば、樹脂が回路基板と上板で挟まれているので、電子回路を多数個取りする面積の大きな集合回路基板を用いる製造方法において基板の反りを防ぐことができ、加工精度や歩留まりが向上する。ダイシングして完成した電子回路は周囲が樹脂面であってモールド枠を含まず、樹脂の乗ってない基板領域もないから製品の面積を小さくでき、1枚の集合回路基板からの電子回路の取り個数が増えて製造コストが下がる。電子回路が上板で保護されているので、従来使えなかったような柔らかい樹脂を使うことが可能になって生産性が上がり、また、電子回路の用途や雰囲気に応じて最適の樹脂を選ぶことができて製品の信頼性が高まる。回路基板と上板の間隔はモールド枠や回路部品をスペーサにして定まるから、製品の高さのばらつきがなくなりパッケージの厚さを薄くできる。更に、製品の上面がフラットな上板で構成されているためマウンターによるマウントを確実にすることができる。従って、電子機器への実装が容易になる。このように本発明の電子回路のパッケージ方法は電子回路の生産性の向上と小型化、薄型化を可能にし、ひいてはこのような回路を用いた電子機器の低廉化、小型化に寄与する。
【図面の簡単な説明】
【図1】本発明の電子回路のパッケージ方法の一実施形態の手順を示す斜視図である。
【図2】本発明の電子回路のパッケージ方法の別の実施形態の手順を示す斜視図である。
【図3】本発明の電子回路のパッケージ方法のさらに別の実施形態の手順を示す斜視図である。
【図4】従来の電子回路のパッケージで、図(A)、(C)はそれぞれ外観図、図(B)、(D)はそれぞれ図(A)、(C)のB−B断面図、D−D断面図である。
【図5】従来の電子回路のパッケージ方法の手順を示す斜視図である。
【図6】従来の電子回路のパッケージ方法において、回路部品を実装した集合回路基板に樹脂をモールドした状態を示す断面図である。
【符号の説明】
1 集合回路基板
2、103 回路部品
3、104 モールド枠
5、105 樹脂
6 切断線
7 電子回路
8 モールド・リブ
9 金型
12 集合上板
13 注入口
14 封止テープ
101 回路基板
102 ICチップ
106 シールド・ケース[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a packaging method for an electronic circuit module in which a small electronic circuit component such as an IC chip is mounted on a circuit board, and a resin is injected to embed the circuit component in the resin.
[0002]
[Prior art]
Electronic circuits that make up modules with a certain function by mounting various circuit components on a circuit board are becoming more and more compact and are suitable for surface mounting on electronic devices. I am doing. FIG. 4 shows a package of such a small circuit, which has been manufactured by the inventors in the past. If an example of the size is given, it is about 10 mm or less in height and width and about 5 mm or less in height. FIG. 4A shows a cross section taken along the line BB in FIG. 4A. A
[0003]
FIG. 4C is also a package of the same type as the above, and its DD cross section is shown in FIG. 4D. However, there are
[0004]
The manufacturing of the electronic circuit as described above is carried out by mounting circuit components in each region using a collective circuit board in which a large number of electronic circuit regions are arranged in a grid pattern in the vertical and horizontal directions, and then injecting and curing the resin. This is done efficiently by cutting it and dividing it into individual electronic circuits. FIG. 5 shows an example of such a packaging method.
[0005]
In FIG. 5A, the
[0006]
In the
[0007]
FIG. 6 shows several cross-sectional views of a state in which circuit components are mounted on a collective circuit board and resin is molded. FIG. 6A shows the package method of FIG. FIG. 6B shows a case where a mold rib 8 made of a resin, a resist material or the like is bonded to the
[0008]
[Problems to be solved by the invention]
The electronic circuit packaging method described above has room for improvement in the following respects. That is, as shown in the cross-sectional view of FIG. 6, these are structures in which resin is placed only on one surface of the
[0009]
Also, in order to prevent circuit components from being exposed due to resin shrinkage and height variations, and to protect the circuit components reliably in the resin, there is some margin in the resin thickness relative to the height of the circuit components. It is necessary to limit the thinning of the product.
The present invention solves these problems and provides a packaging method for an electronic circuit suitable for increasing the number of products obtained by reducing the size, reducing the thickness, and taking multiple pieces.
[0010]
[Means for Solving the Problems]
According to the electronic circuit packaging method of the present invention, a circuit board on which circuit components are mounted is covered with an upper plate, and a sealing resin is filled between the circuit board and the upper plate and cured to be integrated. That is, since the circuit board and the upper plate sandwich the resin layer enclosing the circuit components in a sandwich shape, the circuit board is warped reliably unlike the case where the resin is only on one side of the circuit board as before. It is prevented.
[0011]
As a specific method, circuit components are mounted in each circuit area of the collective circuit board to be separated into a large number of circuit boards, and a frame-shaped mold frame is adhered around the collective circuit board to be placed in the mold frame. Resin is injected, and an assembly upper plate having the same size as that of the assembly circuit board is placed, the resin is cured, and the whole is joined. An electronic circuit package is obtained by dicing along a cutting line that divides each circuit area.
[0012]
As another method, as a mold frame to be bonded to the collective circuit board, one having three sides closed and one side open, or one provided with a discontinuous part on one side is bonded to the collective circuit board, The assembly upper plate is bonded to this to form a box shape, and the resin is injected and cured from the injection port, which is a discontinuous portion of the mold frame, and diced along cutting lines that divide each circuit region.
[0013]
In still another method, the assembly upper plate is placed on a circuit component mounted on the assembly circuit board. That is, the tallest of the circuit components is used as a spacer for determining the distance between the collective circuit board and the collective upper plate. In this way, the assembly circuit board and the assembly upper plate are overlapped, and the periphery is sealed with a sealing tape. However, the entire periphery is not blocked and a part is opened as a resin injection port. Then, resin is injected from the injection port and cured, and dicing is performed along a cutting line that divides each circuit region.
[0014]
An insulating material is used for the upper plate, or a metal plate is used if the surface of the circuit component is sufficiently insulated and there is no fear of a short circuit. You may use a metal plate with insulation coating, or a metal layer on top of the insulating material. By providing a metal plate or metal layer in this way, a shielding function can be obtained, and a conventional shield case Reliability is maintained without using.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a first embodiment of an electronic circuit packaging method according to the present invention.
In FIG. 1A,
[0016]
FIG. 2 shows a second embodiment of the present invention. First, as shown in FIG. 1A, the
[0017]
FIG. 3 shows a third embodiment of the present invention, and this method does not use a mold frame as in the previous two embodiments. In FIG. 2A, the collective
[0018]
If the assembly
[0019]
If the surface of the
The lower surface of the metal upper plate may be brought into contact with the circuit component by insulating coating or the like. In order to ground the metal upper plate, a part of the insulation coating on the lower surface is omitted, and the grounding spring piece or the like is brought into contact therewith.
[0020]
As mentioned above, although several embodiment of this invention was shown, the method of this invention can also be performed using a jig | tool and a fixture, without using the
[0021]
【The invention's effect】
According to the electronic circuit packaging method of the present invention, since the resin is sandwiched between the circuit board and the upper plate, it is possible to prevent the warpage of the board in the manufacturing method using the collective circuit board having a large area for taking a large number of electronic circuits. This improves machining accuracy and yield. The electronic circuit completed by dicing has a resin surface around it, does not include a mold frame, and there is no substrate area on which no resin is placed, so the product area can be reduced, and the electronic circuit can be removed from a single collective circuit board. The number increases and the manufacturing cost decreases. Since the electronic circuit is protected by the top plate, it becomes possible to use soft resin that could not be used before, increasing productivity, and selecting the optimal resin according to the application and atmosphere of the electronic circuit Can improve the reliability of the product. Since the distance between the circuit board and the upper plate is determined by using a mold frame or a circuit component as a spacer, there is no variation in the height of the product, and the thickness of the package can be reduced. Furthermore, since the upper surface of the product is composed of a flat upper plate, mounting by the mounter can be ensured. Therefore, mounting on an electronic device becomes easy. As described above, the electronic circuit packaging method of the present invention can improve the productivity of an electronic circuit, reduce the size, and reduce the thickness, and contribute to the reduction in cost and size of an electronic device using such a circuit.
[Brief description of the drawings]
FIG. 1 is a perspective view showing a procedure of an embodiment of an electronic circuit packaging method of the present invention.
FIG. 2 is a perspective view showing the procedure of another embodiment of the electronic circuit packaging method of the present invention.
FIG. 3 is a perspective view showing a procedure of still another embodiment of the electronic circuit packaging method of the present invention.
4A and 4C are external views, FIGS. 4B and 1D are cross-sectional views taken along the line BB in FIGS. 4A and 4C, respectively. It is DD sectional drawing.
FIG. 5 is a perspective view showing a procedure of a conventional electronic circuit packaging method.
FIG. 6 is a cross-sectional view showing a state in which resin is molded on a collective circuit board on which circuit components are mounted in a conventional electronic circuit packaging method;
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
前記集合回路基板の周辺に額縁状のモールド枠を接着して、その内側に樹脂を注入し、
前記モールド枠およびその内側の前記樹脂層の上に集合上板を乗せて樹脂を硬化させ、前記集合回路基板と前記モールド枠と前記樹脂層と前記集合上板を一体化した後、
この一体化物を各回路領域別に切断することにより、前記回路部品を樹脂中に封入して、前記集合回路基板を分割した個別の回路基板と前記集合上板を分割した個別の上板で挟持した構造を得る電子回路のパッケージ方法。Mount circuit components in multiple circuit areas on the circuit board,
By bonding a frame-shaped mold frame around the collective circuit board, the resin is injected into the inside,
After the ride the set top plate on top of the mold frame and the resin layer of the inner to cure the resin, integrating the set upper the set circuit board and the mold frame and said resin layer,
By cutting the integrated product for each circuit region, said circuit component encapsulated in a resin, is sandwiched between a separate top plate obtained by dividing the set upper and individual circuit board obtained by dividing the aggregate circuit board Electronic circuit packaging method to obtain structure.
前記集合回路基板および別に用意した集合上板の周囲を、ある一辺の一部または全部を開口して注入口としたモールド枠を挟んで接合し、
この接合体を注入口を上に向けて立てた姿勢にして、前記注入口から樹脂を注入し硬化させて、前記集合回路基板と前記モールド枠と前記樹脂層と前記集合上板を一体化した後、
この一体化物を各回路領域別に切断することにより、前記回路部品を樹脂中に封入して、前記集合回路基板を分割した個別の回路基板と前記集合上板を分割した個別の上板で挟持した構造を得る電子回路のパッケージ方法。Mount circuit components in multiple circuit areas on the circuit board,
The periphery of the collective circuit board and the separately prepared collective upper plate are joined by sandwiching a mold frame having an opening partly or entirely on one side,
The conjugate was the inlet to the posture standing facing upward, from said inlet by hardening resin is injected, integrated the set upper the set circuit board and the mold frame and said resin layer After
By cutting the integrated product for each circuit region, said circuit component encapsulated in a resin, is sandwiched between a separate top plate obtained by dividing the set upper and individual circuit board obtained by dividing the aggregate circuit board Electronic circuit packaging method to obtain structure.
前記回路部品に当接させて集合上板を配置することにより前記集合回路基板と前記集合上板の間隔を定め、
前記集合回路基板と前記集合上板の周囲を樹脂の注入口を残して封止テープで封止し、前記注入口から樹脂を注入し硬化させて、前記集合回路基板と前記樹脂層と前記集合上板を一体化した後、
この一体化物を各回路領域別に切断することにより、前記回路部品を樹脂中に封入して、前記集合回路基板を分割した個別の回路基板と前記集合上板を分割した個別の上板で挟持した構造を得る電子回路のパッケージ方法。Mount circuit components in multiple circuit areas on the circuit board,
Define an interval of the set circuit board and the set upper by placing the set top plate is brought into contact with the circuit component,
Wherein the periphery of the collective circuit board and the set upper sealed with sealing tape, leaving an inlet of the resin, and the resin injected and cured from the inlet, the said collective circuit board and the resin layer set After integrating the upper plate,
By cutting the integrated product for each circuit region, said circuit component encapsulated in a resin, is sandwiched between a separate top plate obtained by dividing the set upper and individual circuit board obtained by dividing the aggregate circuit board Electronic circuit packaging method to obtain structure.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24744997A JP3859318B2 (en) | 1997-08-29 | 1997-08-29 | Electronic circuit packaging method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24744997A JP3859318B2 (en) | 1997-08-29 | 1997-08-29 | Electronic circuit packaging method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1174295A JPH1174295A (en) | 1999-03-16 |
JP3859318B2 true JP3859318B2 (en) | 2006-12-20 |
Family
ID=17163617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24744997A Expired - Lifetime JP3859318B2 (en) | 1997-08-29 | 1997-08-29 | Electronic circuit packaging method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3859318B2 (en) |
Families Citing this family (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001210755A (en) * | 2000-01-28 | 2001-08-03 | Nec Corp | Substrate for semiconductor device and method of manufacturing semiconductor device |
DE10014380A1 (en) * | 2000-03-23 | 2001-10-04 | Infineon Technologies Ag | Device for packaging electronic components |
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KR101313391B1 (en) | 2004-11-03 | 2013-10-01 | 테세라, 인코포레이티드 | Stacked packaging improvements |
US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
JP5427374B2 (en) * | 2008-06-25 | 2014-02-26 | 協立化学産業株式会社 | Electronic component module and method of manufacturing electronic component module |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
KR101075241B1 (en) | 2010-11-15 | 2011-11-01 | 테세라, 인코포레이티드 | Microelectronic package with terminals on dielectric mass |
US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
KR101128063B1 (en) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | Package-on-package assembly with wire bonds to encapsulation surface |
US8618659B2 (en) | 2011-05-03 | 2013-12-31 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
US8404520B1 (en) | 2011-10-17 | 2013-03-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
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US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
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US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
JP7121294B2 (en) | 2019-09-10 | 2022-08-18 | 日亜化学工業株式会社 | Method for manufacturing light emitting device |
-
1997
- 1997-08-29 JP JP24744997A patent/JP3859318B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1174295A (en) | 1999-03-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040430 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060403 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060421 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060711 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060919 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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