JP3850478B2 - 高性能パリティ機能アーキテクチャーを含むディスクアレイ格納システム - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明はディスクアレイ格納システムに関し、特に、優れた性能をもち、同時的なデータ移動およびパリティ計算の実行ができるハードウェア型ディスクアレイコントローラに関する。
【０００２】
【従来の技術】
ライド（ＲＡＩＤ）格納システムと呼ばれる、廉価なディスクの冗長型アレイ（Redundant Array of Inexpensive Disks, RAID）は、ホストコンピューターシステムには単一の大きなディスクドライブとして見えるディスクドライブの集合体である。加えて、ディスク格納装置の容量の一部は、それ以外の容量部に格納されたユーザーデータについての冗長情報（redundant information）を格納するために利用される。万一アレイディスクメンバー（array disk member）が故障したときでも、この冗長情報によって、ディスクアレイはデータを失うことなく機能し続けることができ、かつ、故障メンバーにとって代わるアレイディスクドライブメンバー上にデータを再生させることができる。
【０００３】
１９８７年１２月にカリフォルニア大学から発行されたデイビッド・エイ・パターソン、ガース・ギブソンおよびランディー・エイチ・カッツ共著の「廉価なディスクの冗長型アレイの一例」と題する記事（Ｎｏ．ＵＣＢ／ＣＳＤ ８７／３９１）にはいくつかのライドディスクアレイの設計例が掲載されている。ここに引用する上記記事は、ディスクアレイおよびそれらの性能、信頼性、電力消費量およびスケーラビリティ（scaleability, 縮小拡張性）の改良について、単一の大型磁気ディスクと比較して論じている。
【０００４】
この記事には５種類のディスクアレイ構成が記載されている。第一レベルのライドは、データ格納のためのＮ個のディスクと、これらのデータディスクに書き込まれた情報のコピーを格納するための別のＮ個の「ミラー」ディスクとを含んでいる。ライドレベル１の書込み機能は、２つのディスクへのデータの書き込みと、第２「ミラー」ディスクによる冗長情報（すなわち第一ディスクに与えられたものと同一の情報）の受信とを必要とする。データの読み取りでは、いずれのディスクからでもデータを読み取ることができる。
【０００５】
ライドレベル３のシステムは、Ｎ＋１個のディスクからなるグループを１つ以上含む。各グループ内で、データの格納にＮ個のディスクが使用され、もう一つのディスクが冗長情報（すなわちパリティ情報）の格納に利用される。ライドレベル３の書込み機能では、各データブロックはこれをＮ個のデータディスクにまたがって格納すべくＮ個の部分に分割される。それに対応するパリティ情報は、Ｎ個のデータディスクに書き込まれたデータと専用パリティディスクに書き込まれたデータとの排他的ＯＲ積を決定することにより計算される。データが読み取られるときは、すべてのＮ個のデータディスクがアクセスされなければならない。パリティディスクはディスクが故障したときに情報を再構築するのに使用される。
【０００６】
ライドレベル２のシステムは上記のライドレベル３のシステムに類似であるが、ディスクドライブの故障を同定するための付加的な冗長ディスクを含む。
【０００７】
ライドレベル４のシステムもまたＮ＋１個のディスクからなるグループを１つ以上含むが、この場合、Ｎ個のディスクはデータの格納に使用され、付加的ディスクはパリティ情報の格納に利用される。ライドレベル４のシステムは、保存すべきデータを複数のディスクにまたがって格納するにあたり、データが１つ以上のデータブロックからなるより大きな部分に分割される点で、ライドレベル３のシステムと異なる。書込みには依然として二つのディスク、すなわちＮ個のデータディスクの１つおよびパリティディスク、にアクセスすることが必要である。同様にして、読み取りオペレーションは、読み取るべきデータが各ディスク上に格納されているブロック長を超えない限り、通常はＮ個のデータディスクのうちの一ディスクのみにアクセスすればよい。ライドレベル３システムにおけると同様、パリティディスクはディスクの故障の際の情報の再構築に使用される。
【０００８】
ライドレベル５はライドレベル４と類似しているが、データに加えてパリティ情報が各グループ内のＮ＋１個のディスクにまたがって分配される点が異なる。各グループはＮ＋１個のディスクを含むが、各ディスクはいくつかのデータ格納用ブロックと、いくつかのパリティ情報格納用ブロックを含む。パリティ情報がどこに格納されているかは、ユーザーが与えるアルゴリズムによって制御される。ライドレベル４システムと同様に、ライドレベル５の書込みには少なくとも二つのディスクへのアクセスが必要である。しかし、一グループへの書込であれば、ライドレベル４システムにおけるような専用パリティディスクへのアクセスをもはや必要としない。この特徴は同時的書込みオペレーションを行うの に 好都合である。
【０００９】
ライドレベル３におけるように、ライドレベル４あるいはレベル５のいずれにおいてもまた、Ｎ個のデータドライブにまたがって格納されたデータの対応部分についてビット毎の排他的ＯＲ積（bit-wise exclusive-OR）を行うことによりパリティデータを計算することができる。しかしながら、各パリティビットは単にデータドライブからとった対応データビットすべての排他的ＯＲ積であるから、新規パリティは次の方程式を使って旧データ、旧パリティ、および新規データから容易に決定できる：
新規パリティ＝（旧データ ＸＯＲ 新規データ）ＸＯＲ 旧パリティ
上記の方程式に示されたライドレベル４または５に対するパリティ計算は、すべてのデータドライブにまたがって格納されたデータの諸部分のビット毎の排他的ＯＲ積を行うよりもはるかに簡単であるが、通常のライドレベル４または５の書込みオペレーションは最小限二つのディスク読取りと二つのディスク書込みとを必要とする。二つ以上のデータブロックを含むデータ書込みオペレーションには二を超えるディスクの読み取りおよび書込みが必要である。別個のディスクについて行われる各々の読み取りオペレーションには、適切なディスクトラックおよび読み取るべきセクタへのシーク（seek, 探索）および回転が関与する。それゆえ、全ディスクが対象となるシークの時間は各ディスクのシーク時間の最大値である。したがって、ライドレベル４または５のシステムは、これを単一ディスク格納デバイスあるいはライドレベル１、２または３のシステムと比較するとき、書込みの負担が顕著になる。
【００１０】
読み取りおよび書き込み機能を行うためにアレイ内のディスクドライブのオペレーションを統合し、受信データをアレイディスクドライブメンバー上にマップ化し、冗長情報を発生・検査し、データの回復・再構築をするためには、複雑な格納管理技術が必要である。多くの初期ディスクアレイシステムにおいては、これらの複雑な格納管理技術を果たすのに必要なアレイ管理ソフトウェアはホストコンピューターシステム内で実行される。したがってホストシステムは、ディスクアレイに必要な多くの他の格納管理オペレーションの統合のみならず、ディスクアレイコントローラとして機能するとともに冗長情報の発生と検査を行う。
【００１１】
今日使用されているほとんどのディスクアレイシステムは、自己完結型（self-contained）であり、アレイ管理ソフトウェアを実行するための専用のコントローラを含んでおり、したがってホストシステムをこれらのオペレーションの負担を軽減している。図１にはディスクアレイシステムの一つの簡単な構成ブロック図が示してある。このシステムは、ホストコンピューターシステム１２とＮ個のディスクドライブユニットとの間のデータ転送を管理するインテリジェントアレイコントローラ１００を含む。これらのＮ個のディスクドライブユニットの内の５個が図１でドライブＡからドライブＥと示されている。このアレイコントローラの中心部に、周辺コンポーネントインターコネクト（Peripheral Component Interconnect, PCI）のような高速ローカルバス１０２がある。ホストのＳＣＳＩインターフェース１０４およびＳＣＳＩバス１４は、ホストコンピューターシステム１２とＰＣＩバス１０２との間の接続を与える。同様にして、ドライブＡからドライブＥまでの各ディスクドライブは、ＰＣＩバス１０２からＳＣＳＩドライブインターフェース（１１２Ａないし１１２Ｅ）および対応するＳＣＳＩバス（１１４Ａないし１１４Ｅ）に接続される。パリティ機能は、パリティ論理回路１０８およびローカルメモリ１１０によって果たされる。これらもまたそれぞれＰＣＩバス１０２に接続される。このコントローラの諸コンポーネント間の通信および諸コンポーネントのオペレーションは、プロセッサメモリ１１８内に常駐するインストラクションに基づいてプロセッサ１０６により制御される。本技術分野の当業者は、図１に示すアレイコントローラおよびこのコントローラに含まれる諸コンポーネントの構成とオペレーションを直ちに理解できよう。
【００１２】
ライド格納プロセスは、必要なデータ冗長性（すなわちディスクの故障に続く再構築データ）を創成するための多くのパリティ計算とデータ移動オペレーションとを必要とする。上述した図１のアレイコントローラアーキテクチャーでは、アレイ書込みオペレーション期間中の新規パリティ情報の発生あるいはアレイ故障後の再構築データを発生させるためには、ホストコンピューターシステム１２、アレイドライブＡ な いし ド ライブＥ、ローカルメモリ１１０、およびパリティ論理回路１０６との間で新規データ、旧データ、再構築データ、旧パリティ情報、および新規パリティ情報の転送を行う上でＰＣＩバス１０２を多用することが必要となる。
【００１３】
【発明が解決しようとする課題】
それゆえ、本発明の課題はコントローラの性能を改善する新規かつ有用なディスクアレイコントローラのハードウェアアーキテクチャーを与えることである。
【００１４】
本発明のもう一つの課題は、同時的なデータ移動（concurrent data move）およびパリティ計算と、時間的に独立なタスクの同時的実行とを可能にするディスクアレイコントローラアーキテクチャーを与えることである。
【００１５】
本発明のさらに別の課題は、パリティの発生およびデータ再構築のオペレーションを行うための、独特のパリティ補助論理回路と専用ローカルメモリとを含んだディスクアレイコントローラを与えることである。
【００１６】
本発明のさらに別の課題は、Ｉ／Ｏデバイスとローカルメモリ間におけるデータブロックの移動、ホストシステムとローカルメモリ間のデータブロックの移動、パリティ計算、正規アレイコントローラプロセッサメモリフェッチ（normal array controller processor memory fetch）のオペレーションを同時的に行うことを可能にする新規かつ有用なディスクアレイコントローラアーキテクチャーを与えることである。
【００１７】
本発明のさらに別の課題は、ブロック移動の順待ちオペレーション（queued operation of block moves）およびパリティタスクの順待ちオペレーションをも可能にするディスクアレイコントローラアーキテクチャーを与えることである。
【００１８】
【課題を解決するための手段】
前記目的を達成するべく、本発明は、ホストコンピューターシステムから受信したデータを格納すると共に格納済みデータを該ホストコンピューターシステムに提供するためのディスクアレイシステムであって、第一の高速ローカルバスと、該第一の高速ローカルバスを該ホストコンピューターシステムに接続する第一のインターフェース回路と、複数のディスクドライブメンバーと、該複数のディスクドライブメンバーを該第一の高速ローカルバスに接続する第二のインターフェース回路と、該第一の高速ローカルバスに接続されたパリティ補助論理回路と、該第一の高速ローカルバスに接続されるローカルメモリ格納装置と、該パリティ補助論理回路を該ローカルメモリ格納装置に接続する第二の高速ローカルバスと、該第一の高速ローカルバスに接続されたプロセッサと、を有し、該パリティ補助論理回路は、該第二の高速ローカルバスを介して該パリティ補助エンジンを該ローカルメモリに接続する２重ポートメモリインターフェースを有し、ディスクアレイの書込みオペレーション期間中はパリティデータの計算に必要なデータを該第二の高速ローカルバスを介して該ローカルメモリに提供すると共に、該ローカルメモリに保存されているデータを操作して該ディスクアレイ書込みオペレーション期間中のパリティを決定し、該プロセッサは、該第二の高速ローカルバスとは独立する該第一の高速ローカルバスを介して、該第一のインターフェース回路、該第二のインターフェース回路及び該パリティ補助論理回路の各回路の動作制御を、該パリティ補助論理回路の動作と同時に行うことを特徴とするディスクアレイシステムを提供するものである。
【００１９】
ここに記載する実施例では、本パリティ補助論理回路は、排他的ＯＲ論理回路を含んだパリティ計算用パリティ補助エンジンと、上記第二高速ローカルバスを介して上記ローカルメモリに上記パリティ補助エンジンを接続する２重ポートメモリインターフェース（dual ported memory interface）と、上記第一高速ローカルバスに上記２重ポートメモリインターフェースを接続するインターフェース回路とを有する。この第一ローカルバスは高速ＰＣＩバスである。上記の第二バスは２重ポートメモリインターフェースである。
【００２０】
このアレイコントローラアーキテクチャーは縮小拡張が可能であって、ライドモード０、３、４、および５をサポートしている。このアーキテクチャーは、高帯域パリティ計算エンジン（high bandwidth parity calculation engine）と、上記高速ＰＣＩローカルバスの速度に等しい速度（以下、全速という）で動作するバッファ付きＰＣＩインターフェースとを含むという特徴を有する。このアーキテクチャーは、多重タスクが実行されるときにタスクが順待ちできるよう、多重プロセッシングを行うという特徴を有する。さらにこのアーキテクチャーは、１２８ＭＢまでの別のローカルＲＡＭメモリのブロックをＰＣＩバスに付加する途を与える。この付加的ローカルメモリは、ＰＣＩオペレーションおよびパリティオペレーションが同時的に進行しうるように、２重ポート化されている。
【００２１】
本発明に関する上記その他の課題、特徴および利 点 を、添付の図面を参照しながら実施例を通して説明する。
【００２２】
【実施例】
図２に示すディスクアレイシステムは、図１に示して上述したコンポーネントの多くを含む。これらのコントローラアーキテクチャーおよびアレイシステムに共通するコンポーネントについては、図１および図２で共通の参照番号を付してある。図１および図２に示すシステムは、共通のコンポーネントとして、高速ＰＣＩバス１０２、ホストＳＣＳＩインターフェース１０４、ＳＣＳＩバス１４、ＳＣＳＩドライブインターフェース１１２Ａないし１１２Ｅ、ＳＣＳＩバス１１４Ａないし１１４Ｅ、デスクドライブメンバー ド ライブＡ な いしＥ 、 プロセッサ１０６、およびプロセッサメモリ１１８を含む。
【００２３】
しかしながら、図２に示すアレイコントローラアーキテクチャーは、パリティの発生とＰＣＩバス１０２から受信したデータの再構築とに利用されるパリティ論理回路およびローカルメモリとが除去されているため、既知アレイコントローラアーキテクチャーより優れている。図２に示すコントローラアーキテクチャーは、独立したパリティ補助エンジン１３２と、２重ポートメモリインターフェース１３４を介して相互接続されているローカルメモリ１３６とを有する。高速ＰＣＩインターフェース１３０は、ＰＣＩバス１０２とローカルメモリ１３６との間のデータ通信を与える。
【００２４】
図示するように、ＰＣＩバスインターフェース１３０、パリティ計算エンジン１３２および２重ポートメモリインターフェース１３４は、単一のライドパリティ補助チップ１２８中に一体的に集積されている。しかしこれらの三つのコンポーネントは統合された態様で独立に動作し、最小限のホストＣＰＵサイクルを使って高速のデータ格納およびパリティ計算を行うことができる。高速ローカルバス１３８は、このライドパリティ補助チップをローカルメモリ１３６に接続する。
【００２５】
ディスク書込みオペレーションの期間中は、データブロックはホストＳＣＳＩチャンネル１４から受信され、ローカルメモリ１３６内に格納される。パリティ補助エンジン１３２がこのデータを読み取り、パリティ情報を計算し、それをローカルメモリ１３６に書き戻す。次いで最終的データブロックがローカルメモリ１３６から適当なディスクドライブに書き込まれる。
【００２６】
デスク読み取りオペレーションは、ディスクドライブからローカルメモリ１３６へのデータ移動をもって開始される。このデータは次いで、当該データを再構築するのにパリティ情報が必要とされる場合を除き、ホストＳＣＳＩチャンネル１４に転送される。
【００２７】
このアーキテクチャー は メモリ使用度 が 高いので、ローカルメモリ１３６は高帯域を得るため、７２ビット幅のインターフェースで組織されている。また、このメモリは最大性能を得るためのインターリーブサイクル（interleaved cycles）をサポートしている。このメモリシステムは、ライドパリティ補助チップの全速クロック速度で動作することができる。また、経済的なダイナミックＲＡＭを格納用に使用することができるように、レフレッシュコントロールも含まれている。停電が起きたときにメモリデータを保護するため、電力低下モード動作が設けられている。
【００２８】
ＰＣＩインターフェースモジュール１３０は、全速ＰＣＩバス転送を行うことができる。このモジュールは、１バイトから全帯域幅までのすべてのバスモードに応答するように設計されている。このＰＣＩモジュールは、ＰＣＩバスから受信したデータを格納するための１２８バイトのＦＩＦＯを含んでいる。このため、ローカルメモリが一時的に利用できないときでも、ＰＣＩ転送は続行することができる。
【００２９】
パリティ補助エンジン１３２は、ローカルメモリ１３６内に格納されたデータに対して演算を行うことができる。このエンジンは、１２８バイトＦＩＦＯを使って、一時に一バースト単位でパリティを計算し、中間結果を格納することができる。これらの中間結果はローカルメモリに書き戻しされない。最大性能を得るため、パリティ補助エンジンの制御論理回路が、必要とされる各データブロックへのポインタを維持する。このパリティエンジンはローカルバスメモリの全速で動作し、上記メモリ帯域幅にとって最大可能な速度を与える。
【００３０】
このパリティ補助エンジンは、一つのタスクが実行される間、別のタスクが順待ちできるようにするための４個の別個の部分を含んでいる。タスクのスケジュールが実行中のタスクと干渉しないよう、各タスクはそれ自身のコントロール兼ステータスレジスタを維持する。本発明の本アレイ機構を実現するようにパリティエンジンを調整するには、形態上いくつかの選択ができる。このエンジンは、２２＋１個のドライブ幅までのアレイに演算を行う単一エンジンとして構成することができ、また４＋１個のドライブ幅のアレイに演算を行う４個のエンジンマシンとして構成することができる。これらの中間の形態では、エンジンを１０＋１個までのドライブをもつ２エンジンマシンとすることができる。
【００３１】
本パリティエンジンは、移動モードおよびゼロチェックモードのみならず、ライド５およびライド３のパリティ発生／検査モードを与える排他的ＯＲ論理回路を含む。
【００３２】
このアーキテクチャーの最も重要な部分は、アーキテクチャーが時間的に独立なオペレーションを与えることである。パリティ計算のためにデータブロックに同時的にアクセスをする必要はない。いくつかのドライブにまたがるディスクオペレーションのスケジュールが立てられ、各ドライブで実行可能になり次第、実行される。関連性のないディスクオペレーションは、単一のタスクに対するオペレーションがすべてのドライブで完了していないときでも続行しうる。この独立性によって、システムの最も遅い部分であるディスクドライブの動作性能を改善することができる。またこの独立性によって、同時的なハードウェアリソース条件（concurrent hardware resource requirements）を管理するソフトウェアタスクを簡単化することができる。
【００３３】
本発明は、時間的に独立なデータブロック移動、時間的に独立なパリティ計算、順待ちライドオペレーション（３個までの順待ちタスク）、全速ＰＣＩ転送オペレーション（４バイト／クロックサイクル）、および全速パリティ計算（４バイト／クロックサイクル）を含むという特徴を有する。さらに、本アーキテクチャーは、付加的ライドパリティ補助チップおよびローカルメモリ格納装置を付加することによって縮小拡張が可能である。
【００３４】
【効果】
以上に述べたように本発明によれば、データ緩衝用の独立なメモリ構造を有するディスクアレイコントローラアーキテクチャーと、アレイタスクの並列オペレーションを可能にする独立なパリティ計算エンジンとが与えられることが理解できよう。本発明は、ＣＰＵあるいはそのメモリとの干渉を起こすことなくパリティ計算およびメモリブロックの移動を実行することができ、その結果、ＣＰＵにアレイタスクの制御を行わせるようにＣＰＵを解放することができる。ここに開示したアレイコントローラの形態は、格納Ｉ／Ｏデバイスとローカルメモリとの間のデータブロック移動オペレーション、ホストＳＣＳＩ接続部とローカルメモリとの間のデータブロック移動、パリティ計算、正規のＣＰＵメモリフェッチ、ブロック移動を行うための順待ちオペレーション、およびパリティタスクを行うための順待ちオペレーションを同時的に実行することを可能にする。
【００３５】
本発明の好ましい実施例をここに開示したが、前記特許請求の範囲内で種々の設計変更をなしうることを了解されたい。
【図面の簡単な説明】
【図１】 ＰＣＩバスを利用した従来技術のディスクアレイシステムの簡単なアーキテクチャーブロック線図である。
【図２】 本発明に基づく高速ＰＣＩバスと高速動作パリティ機能アーキテクチャーを利用した改良型ディスクアレイシステムの簡単なブロック線図である。
【符号の説明】
１４ ＳＣＳＩバス
１０２ 高速ＰＣＩバス
１０４ ホストＳＣＳＩインターフェース
１０６ プロセッサ
１１２ ＳＣＳＩドライブインターフェース
１１４ ＳＣＳＩバス
１１８ プロセッサメモリ
１２８ ライドパリティ補助チップ
１３０ 高速ＰＣＩインターフェース
１３２ パリティ補助エンジン
１３４ ２重ポートメモリインターフェース
１３６ ローカルメモリ
１３８ 高速ローカルバス
【産業上の利用分野】
本発明はディスクアレイ格納システムに関し、特に、優れた性能をもち、同時的なデータ移動およびパリティ計算の実行ができるハードウェア型ディスクアレイコントローラに関する。
【０００２】
【従来の技術】
ライド（ＲＡＩＤ）格納システムと呼ばれる、廉価なディスクの冗長型アレイ（Redundant Array of Inexpensive Disks, RAID）は、ホストコンピューターシステムには単一の大きなディスクドライブとして見えるディスクドライブの集合体である。加えて、ディスク格納装置の容量の一部は、それ以外の容量部に格納されたユーザーデータについての冗長情報（redundant information）を格納するために利用される。万一アレイディスクメンバー（array disk member）が故障したときでも、この冗長情報によって、ディスクアレイはデータを失うことなく機能し続けることができ、かつ、故障メンバーにとって代わるアレイディスクドライブメンバー上にデータを再生させることができる。
【０００３】
１９８７年１２月にカリフォルニア大学から発行されたデイビッド・エイ・パターソン、ガース・ギブソンおよびランディー・エイチ・カッツ共著の「廉価なディスクの冗長型アレイの一例」と題する記事（Ｎｏ．ＵＣＢ／ＣＳＤ ８７／３９１）にはいくつかのライドディスクアレイの設計例が掲載されている。ここに引用する上記記事は、ディスクアレイおよびそれらの性能、信頼性、電力消費量およびスケーラビリティ（scaleability, 縮小拡張性）の改良について、単一の大型磁気ディスクと比較して論じている。
【０００４】
この記事には５種類のディスクアレイ構成が記載されている。第一レベルのライドは、データ格納のためのＮ個のディスクと、これらのデータディスクに書き込まれた情報のコピーを格納するための別のＮ個の「ミラー」ディスクとを含んでいる。ライドレベル１の書込み機能は、２つのディスクへのデータの書き込みと、第２「ミラー」ディスクによる冗長情報（すなわち第一ディスクに与えられたものと同一の情報）の受信とを必要とする。データの読み取りでは、いずれのディスクからでもデータを読み取ることができる。
【０００５】
ライドレベル３のシステムは、Ｎ＋１個のディスクからなるグループを１つ以上含む。各グループ内で、データの格納にＮ個のディスクが使用され、もう一つのディスクが冗長情報（すなわちパリティ情報）の格納に利用される。ライドレベル３の書込み機能では、各データブロックはこれをＮ個のデータディスクにまたがって格納すべくＮ個の部分に分割される。それに対応するパリティ情報は、Ｎ個のデータディスクに書き込まれたデータと専用パリティディスクに書き込まれたデータとの排他的ＯＲ積を決定することにより計算される。データが読み取られるときは、すべてのＮ個のデータディスクがアクセスされなければならない。パリティディスクはディスクが故障したときに情報を再構築するのに使用される。
【０００６】
ライドレベル２のシステムは上記のライドレベル３のシステムに類似であるが、ディスクドライブの故障を同定するための付加的な冗長ディスクを含む。
【０００７】
ライドレベル４のシステムもまたＮ＋１個のディスクからなるグループを１つ以上含むが、この場合、Ｎ個のディスクはデータの格納に使用され、付加的ディスクはパリティ情報の格納に利用される。ライドレベル４のシステムは、保存すべきデータを複数のディスクにまたがって格納するにあたり、データが１つ以上のデータブロックからなるより大きな部分に分割される点で、ライドレベル３のシステムと異なる。書込みには依然として二つのディスク、すなわちＮ個のデータディスクの１つおよびパリティディスク、にアクセスすることが必要である。同様にして、読み取りオペレーションは、読み取るべきデータが各ディスク上に格納されているブロック長を超えない限り、通常はＮ個のデータディスクのうちの一ディスクのみにアクセスすればよい。ライドレベル３システムにおけると同様、パリティディスクはディスクの故障の際の情報の再構築に使用される。
【０００８】
ライドレベル５はライドレベル４と類似しているが、データに加えてパリティ情報が各グループ内のＮ＋１個のディスクにまたがって分配される点が異なる。各グループはＮ＋１個のディスクを含むが、各ディスクはいくつかのデータ格納用ブロックと、いくつかのパリティ情報格納用ブロックを含む。パリティ情報がどこに格納されているかは、ユーザーが与えるアルゴリズムによって制御される。ライドレベル４システムと同様に、ライドレベル５の書込みには少なくとも二つのディスクへのアクセスが必要である。しかし、一グループへの書込であれば、ライドレベル４システムにおけるような専用パリティディスクへのアクセスをもはや必要としない。この特徴は同時的書込みオペレーションを行うの に 好都合である。
【０００９】
ライドレベル３におけるように、ライドレベル４あるいはレベル５のいずれにおいてもまた、Ｎ個のデータドライブにまたがって格納されたデータの対応部分についてビット毎の排他的ＯＲ積（bit-wise exclusive-OR）を行うことによりパリティデータを計算することができる。しかしながら、各パリティビットは単にデータドライブからとった対応データビットすべての排他的ＯＲ積であるから、新規パリティは次の方程式を使って旧データ、旧パリティ、および新規データから容易に決定できる：
新規パリティ＝（旧データ ＸＯＲ 新規データ）ＸＯＲ 旧パリティ
上記の方程式に示されたライドレベル４または５に対するパリティ計算は、すべてのデータドライブにまたがって格納されたデータの諸部分のビット毎の排他的ＯＲ積を行うよりもはるかに簡単であるが、通常のライドレベル４または５の書込みオペレーションは最小限二つのディスク読取りと二つのディスク書込みとを必要とする。二つ以上のデータブロックを含むデータ書込みオペレーションには二を超えるディスクの読み取りおよび書込みが必要である。別個のディスクについて行われる各々の読み取りオペレーションには、適切なディスクトラックおよび読み取るべきセクタへのシーク（seek, 探索）および回転が関与する。それゆえ、全ディスクが対象となるシークの時間は各ディスクのシーク時間の最大値である。したがって、ライドレベル４または５のシステムは、これを単一ディスク格納デバイスあるいはライドレベル１、２または３のシステムと比較するとき、書込みの負担が顕著になる。
【００１０】
読み取りおよび書き込み機能を行うためにアレイ内のディスクドライブのオペレーションを統合し、受信データをアレイディスクドライブメンバー上にマップ化し、冗長情報を発生・検査し、データの回復・再構築をするためには、複雑な格納管理技術が必要である。多くの初期ディスクアレイシステムにおいては、これらの複雑な格納管理技術を果たすのに必要なアレイ管理ソフトウェアはホストコンピューターシステム内で実行される。したがってホストシステムは、ディスクアレイに必要な多くの他の格納管理オペレーションの統合のみならず、ディスクアレイコントローラとして機能するとともに冗長情報の発生と検査を行う。
【００１１】
今日使用されているほとんどのディスクアレイシステムは、自己完結型（self-contained）であり、アレイ管理ソフトウェアを実行するための専用のコントローラを含んでおり、したがってホストシステムをこれらのオペレーションの負担を軽減している。図１にはディスクアレイシステムの一つの簡単な構成ブロック図が示してある。このシステムは、ホストコンピューターシステム１２とＮ個のディスクドライブユニットとの間のデータ転送を管理するインテリジェントアレイコントローラ１００を含む。これらのＮ個のディスクドライブユニットの内の５個が図１でドライブＡからドライブＥと示されている。このアレイコントローラの中心部に、周辺コンポーネントインターコネクト（Peripheral Component Interconnect, PCI）のような高速ローカルバス１０２がある。ホストのＳＣＳＩインターフェース１０４およびＳＣＳＩバス１４は、ホストコンピューターシステム１２とＰＣＩバス１０２との間の接続を与える。同様にして、ドライブＡからドライブＥまでの各ディスクドライブは、ＰＣＩバス１０２からＳＣＳＩドライブインターフェース（１１２Ａないし１１２Ｅ）および対応するＳＣＳＩバス（１１４Ａないし１１４Ｅ）に接続される。パリティ機能は、パリティ論理回路１０８およびローカルメモリ１１０によって果たされる。これらもまたそれぞれＰＣＩバス１０２に接続される。このコントローラの諸コンポーネント間の通信および諸コンポーネントのオペレーションは、プロセッサメモリ１１８内に常駐するインストラクションに基づいてプロセッサ１０６により制御される。本技術分野の当業者は、図１に示すアレイコントローラおよびこのコントローラに含まれる諸コンポーネントの構成とオペレーションを直ちに理解できよう。
【００１２】
ライド格納プロセスは、必要なデータ冗長性（すなわちディスクの故障に続く再構築データ）を創成するための多くのパリティ計算とデータ移動オペレーションとを必要とする。上述した図１のアレイコントローラアーキテクチャーでは、アレイ書込みオペレーション期間中の新規パリティ情報の発生あるいはアレイ故障後の再構築データを発生させるためには、ホストコンピューターシステム１２、アレイドライブＡ な いし ド ライブＥ、ローカルメモリ１１０、およびパリティ論理回路１０６との間で新規データ、旧データ、再構築データ、旧パリティ情報、および新規パリティ情報の転送を行う上でＰＣＩバス１０２を多用することが必要となる。
【００１３】
【発明が解決しようとする課題】
それゆえ、本発明の課題はコントローラの性能を改善する新規かつ有用なディスクアレイコントローラのハードウェアアーキテクチャーを与えることである。
【００１４】
本発明のもう一つの課題は、同時的なデータ移動（concurrent data move）およびパリティ計算と、時間的に独立なタスクの同時的実行とを可能にするディスクアレイコントローラアーキテクチャーを与えることである。
【００１５】
本発明のさらに別の課題は、パリティの発生およびデータ再構築のオペレーションを行うための、独特のパリティ補助論理回路と専用ローカルメモリとを含んだディスクアレイコントローラを与えることである。
【００１６】
本発明のさらに別の課題は、Ｉ／Ｏデバイスとローカルメモリ間におけるデータブロックの移動、ホストシステムとローカルメモリ間のデータブロックの移動、パリティ計算、正規アレイコントローラプロセッサメモリフェッチ（normal array controller processor memory fetch）のオペレーションを同時的に行うことを可能にする新規かつ有用なディスクアレイコントローラアーキテクチャーを与えることである。
【００１７】
本発明のさらに別の課題は、ブロック移動の順待ちオペレーション（queued operation of block moves）およびパリティタスクの順待ちオペレーションをも可能にするディスクアレイコントローラアーキテクチャーを与えることである。
【００１８】
【課題を解決するための手段】
前記目的を達成するべく、本発明は、ホストコンピューターシステムから受信したデータを格納すると共に格納済みデータを該ホストコンピューターシステムに提供するためのディスクアレイシステムであって、第一の高速ローカルバスと、該第一の高速ローカルバスを該ホストコンピューターシステムに接続する第一のインターフェース回路と、複数のディスクドライブメンバーと、該複数のディスクドライブメンバーを該第一の高速ローカルバスに接続する第二のインターフェース回路と、該第一の高速ローカルバスに接続されたパリティ補助論理回路と、該第一の高速ローカルバスに接続されるローカルメモリ格納装置と、該パリティ補助論理回路を該ローカルメモリ格納装置に接続する第二の高速ローカルバスと、該第一の高速ローカルバスに接続されたプロセッサと、を有し、該パリティ補助論理回路は、該第二の高速ローカルバスを介して該パリティ補助エンジンを該ローカルメモリに接続する２重ポートメモリインターフェースを有し、ディスクアレイの書込みオペレーション期間中はパリティデータの計算に必要なデータを該第二の高速ローカルバスを介して該ローカルメモリに提供すると共に、該ローカルメモリに保存されているデータを操作して該ディスクアレイ書込みオペレーション期間中のパリティを決定し、該プロセッサは、該第二の高速ローカルバスとは独立する該第一の高速ローカルバスを介して、該第一のインターフェース回路、該第二のインターフェース回路及び該パリティ補助論理回路の各回路の動作制御を、該パリティ補助論理回路の動作と同時に行うことを特徴とするディスクアレイシステムを提供するものである。
【００１９】
ここに記載する実施例では、本パリティ補助論理回路は、排他的ＯＲ論理回路を含んだパリティ計算用パリティ補助エンジンと、上記第二高速ローカルバスを介して上記ローカルメモリに上記パリティ補助エンジンを接続する２重ポートメモリインターフェース（dual ported memory interface）と、上記第一高速ローカルバスに上記２重ポートメモリインターフェースを接続するインターフェース回路とを有する。この第一ローカルバスは高速ＰＣＩバスである。上記の第二バスは２重ポートメモリインターフェースである。
【００２０】
このアレイコントローラアーキテクチャーは縮小拡張が可能であって、ライドモード０、３、４、および５をサポートしている。このアーキテクチャーは、高帯域パリティ計算エンジン（high bandwidth parity calculation engine）と、上記高速ＰＣＩローカルバスの速度に等しい速度（以下、全速という）で動作するバッファ付きＰＣＩインターフェースとを含むという特徴を有する。このアーキテクチャーは、多重タスクが実行されるときにタスクが順待ちできるよう、多重プロセッシングを行うという特徴を有する。さらにこのアーキテクチャーは、１２８ＭＢまでの別のローカルＲＡＭメモリのブロックをＰＣＩバスに付加する途を与える。この付加的ローカルメモリは、ＰＣＩオペレーションおよびパリティオペレーションが同時的に進行しうるように、２重ポート化されている。
【００２１】
本発明に関する上記その他の課題、特徴および利 点 を、添付の図面を参照しながら実施例を通して説明する。
【００２２】
【実施例】
図２に示すディスクアレイシステムは、図１に示して上述したコンポーネントの多くを含む。これらのコントローラアーキテクチャーおよびアレイシステムに共通するコンポーネントについては、図１および図２で共通の参照番号を付してある。図１および図２に示すシステムは、共通のコンポーネントとして、高速ＰＣＩバス１０２、ホストＳＣＳＩインターフェース１０４、ＳＣＳＩバス１４、ＳＣＳＩドライブインターフェース１１２Ａないし１１２Ｅ、ＳＣＳＩバス１１４Ａないし１１４Ｅ、デスクドライブメンバー ド ライブＡ な いしＥ 、 プロセッサ１０６、およびプロセッサメモリ１１８を含む。
【００２３】
しかしながら、図２に示すアレイコントローラアーキテクチャーは、パリティの発生とＰＣＩバス１０２から受信したデータの再構築とに利用されるパリティ論理回路およびローカルメモリとが除去されているため、既知アレイコントローラアーキテクチャーより優れている。図２に示すコントローラアーキテクチャーは、独立したパリティ補助エンジン１３２と、２重ポートメモリインターフェース１３４を介して相互接続されているローカルメモリ１３６とを有する。高速ＰＣＩインターフェース１３０は、ＰＣＩバス１０２とローカルメモリ１３６との間のデータ通信を与える。
【００２４】
図示するように、ＰＣＩバスインターフェース１３０、パリティ計算エンジン１３２および２重ポートメモリインターフェース１３４は、単一のライドパリティ補助チップ１２８中に一体的に集積されている。しかしこれらの三つのコンポーネントは統合された態様で独立に動作し、最小限のホストＣＰＵサイクルを使って高速のデータ格納およびパリティ計算を行うことができる。高速ローカルバス１３８は、このライドパリティ補助チップをローカルメモリ１３６に接続する。
【００２５】
ディスク書込みオペレーションの期間中は、データブロックはホストＳＣＳＩチャンネル１４から受信され、ローカルメモリ１３６内に格納される。パリティ補助エンジン１３２がこのデータを読み取り、パリティ情報を計算し、それをローカルメモリ１３６に書き戻す。次いで最終的データブロックがローカルメモリ１３６から適当なディスクドライブに書き込まれる。
【００２６】
デスク読み取りオペレーションは、ディスクドライブからローカルメモリ１３６へのデータ移動をもって開始される。このデータは次いで、当該データを再構築するのにパリティ情報が必要とされる場合を除き、ホストＳＣＳＩチャンネル１４に転送される。
【００２７】
このアーキテクチャー は メモリ使用度 が 高いので、ローカルメモリ１３６は高帯域を得るため、７２ビット幅のインターフェースで組織されている。また、このメモリは最大性能を得るためのインターリーブサイクル（interleaved cycles）をサポートしている。このメモリシステムは、ライドパリティ補助チップの全速クロック速度で動作することができる。また、経済的なダイナミックＲＡＭを格納用に使用することができるように、レフレッシュコントロールも含まれている。停電が起きたときにメモリデータを保護するため、電力低下モード動作が設けられている。
【００２８】
ＰＣＩインターフェースモジュール１３０は、全速ＰＣＩバス転送を行うことができる。このモジュールは、１バイトから全帯域幅までのすべてのバスモードに応答するように設計されている。このＰＣＩモジュールは、ＰＣＩバスから受信したデータを格納するための１２８バイトのＦＩＦＯを含んでいる。このため、ローカルメモリが一時的に利用できないときでも、ＰＣＩ転送は続行することができる。
【００２９】
パリティ補助エンジン１３２は、ローカルメモリ１３６内に格納されたデータに対して演算を行うことができる。このエンジンは、１２８バイトＦＩＦＯを使って、一時に一バースト単位でパリティを計算し、中間結果を格納することができる。これらの中間結果はローカルメモリに書き戻しされない。最大性能を得るため、パリティ補助エンジンの制御論理回路が、必要とされる各データブロックへのポインタを維持する。このパリティエンジンはローカルバスメモリの全速で動作し、上記メモリ帯域幅にとって最大可能な速度を与える。
【００３０】
このパリティ補助エンジンは、一つのタスクが実行される間、別のタスクが順待ちできるようにするための４個の別個の部分を含んでいる。タスクのスケジュールが実行中のタスクと干渉しないよう、各タスクはそれ自身のコントロール兼ステータスレジスタを維持する。本発明の本アレイ機構を実現するようにパリティエンジンを調整するには、形態上いくつかの選択ができる。このエンジンは、２２＋１個のドライブ幅までのアレイに演算を行う単一エンジンとして構成することができ、また４＋１個のドライブ幅のアレイに演算を行う４個のエンジンマシンとして構成することができる。これらの中間の形態では、エンジンを１０＋１個までのドライブをもつ２エンジンマシンとすることができる。
【００３１】
本パリティエンジンは、移動モードおよびゼロチェックモードのみならず、ライド５およびライド３のパリティ発生／検査モードを与える排他的ＯＲ論理回路を含む。
【００３２】
このアーキテクチャーの最も重要な部分は、アーキテクチャーが時間的に独立なオペレーションを与えることである。パリティ計算のためにデータブロックに同時的にアクセスをする必要はない。いくつかのドライブにまたがるディスクオペレーションのスケジュールが立てられ、各ドライブで実行可能になり次第、実行される。関連性のないディスクオペレーションは、単一のタスクに対するオペレーションがすべてのドライブで完了していないときでも続行しうる。この独立性によって、システムの最も遅い部分であるディスクドライブの動作性能を改善することができる。またこの独立性によって、同時的なハードウェアリソース条件（concurrent hardware resource requirements）を管理するソフトウェアタスクを簡単化することができる。
【００３３】
本発明は、時間的に独立なデータブロック移動、時間的に独立なパリティ計算、順待ちライドオペレーション（３個までの順待ちタスク）、全速ＰＣＩ転送オペレーション（４バイト／クロックサイクル）、および全速パリティ計算（４バイト／クロックサイクル）を含むという特徴を有する。さらに、本アーキテクチャーは、付加的ライドパリティ補助チップおよびローカルメモリ格納装置を付加することによって縮小拡張が可能である。
【００３４】
【効果】
以上に述べたように本発明によれば、データ緩衝用の独立なメモリ構造を有するディスクアレイコントローラアーキテクチャーと、アレイタスクの並列オペレーションを可能にする独立なパリティ計算エンジンとが与えられることが理解できよう。本発明は、ＣＰＵあるいはそのメモリとの干渉を起こすことなくパリティ計算およびメモリブロックの移動を実行することができ、その結果、ＣＰＵにアレイタスクの制御を行わせるようにＣＰＵを解放することができる。ここに開示したアレイコントローラの形態は、格納Ｉ／Ｏデバイスとローカルメモリとの間のデータブロック移動オペレーション、ホストＳＣＳＩ接続部とローカルメモリとの間のデータブロック移動、パリティ計算、正規のＣＰＵメモリフェッチ、ブロック移動を行うための順待ちオペレーション、およびパリティタスクを行うための順待ちオペレーションを同時的に実行することを可能にする。
【００３５】
本発明の好ましい実施例をここに開示したが、前記特許請求の範囲内で種々の設計変更をなしうることを了解されたい。
【図面の簡単な説明】
【図１】 ＰＣＩバスを利用した従来技術のディスクアレイシステムの簡単なアーキテクチャーブロック線図である。
【図２】 本発明に基づく高速ＰＣＩバスと高速動作パリティ機能アーキテクチャーを利用した改良型ディスクアレイシステムの簡単なブロック線図である。
【符号の説明】
１４ ＳＣＳＩバス
１０２ 高速ＰＣＩバス
１０４ ホストＳＣＳＩインターフェース
１０６ プロセッサ
１１２ ＳＣＳＩドライブインターフェース
１１４ ＳＣＳＩバス
１１８ プロセッサメモリ
１２８ ライドパリティ補助チップ
１３０ 高速ＰＣＩインターフェース
１３２ パリティ補助エンジン
１３４ ２重ポートメモリインターフェース
１３６ ローカルメモリ
１３８ 高速ローカルバス
Claims (6)
- ホストコンピューターシステムから受信したデータを格納すると共に格納済みデータを該ホストコンピューターシステムに提供するためのディスクアレイシステムであって、
第一の高速ローカルバスと、
該第一の高速ローカルバスを該ホストコンピューターシステムに接続する第一のインターフェース回路と、
複数のディスクドライブメンバーと、
該複数のディスクドライブメンバーを該第一の高速ローカルバスに接続する第二のインターフェース回路と、
該第一の高速ローカルバスに接続されたパリティ補助論理回路と、
該第一の高速ローカルバスに接続されるローカルメモリ格納装置と、
該パリティ補助論理回路を該ローカルメモリ格納装置に接続する第二の高速ローカルバスと、
該第一の高速ローカルバスに接続されたプロセッサと、を有し、
該パリティ補助論理回路は、該第二の高速ローカルバスを介して該パリティ補助エンジンを該ローカルメモリに接続する２重ポートメモリインターフェースを有し、ディスクアレイの書込みオペレーション期間中はパリティデータの計算に必要なデータを該第二の高速ローカルバスを介して該ローカルメモリに提供すると共に、該ローカルメモリに保存されているデータを操作して該ディスクアレイ書込みオペレーション期間中のパリティを決定し、
該プロセッサは、該第二の高速ローカルバスとは独立する該第一の高速ローカルバスを介して、該第一のインターフェース回路、該第二のインターフェース回路及び該パリティ補助論理回路の各回路の動作制御を、該パリティ補助論理回路の動作と同時に行うことを特徴とするディスクアレイシステム。 - 該パリティ補助論理回路は、
パリティを計算するためのパリティ補助エンジンと、
該第一の高速ローカルバスに該２重ポートメモリインターフェースを接続している第三のインターフェース回路と、
を含むことを特徴とする請求項１に記載のディスクアレイシステム。 - 該パリティ補助エンジンは、排他的ＯＲ回路を含むことを特徴とする請求項２に記載のディスクアレイシステム。
- ホストコンピューターシステムから受信したデータを格納すると共に格納済みデータを該ホストコンピューターシステムに提供するための複数のディスクドライブメンバーを含むディスクアレイシステム用コントローラであって、
第一の高速ローカルバスと、
該第一の高速ローカルバスを該ホストコンピューターシステムに接続する第一のインターフェース回路と、
複数のディスクドライブメンバーと、
該複数のディスクドライブメンバーを該第一の高速ローカルバスに接続する第二のインターフェース回路と、
該第一の高速ローカルバスに接続されたパリティ補助論理回路と、
該第一の高速ローカルバスに接続されるローカルメモリ格納装置と、
該パリティ補助論理回路を該ローカルメモリ格納装置に接続する第二の高速ローカルバスと、
該第一の高速ローカルバスに接続されたプロセッサと、を有し、
該パリティ補助論理回路は、該第二の高速ローカルバスを介して該パリティ補助エンジ ンを該ローカルメモリに接続する２重ポートメモリインターフェースを有し、ディスクアレイの書込みオペレーション期間中はパリティデータの計算に必要なデータを該第二の高速ローカルバスを介して該ローカルメモリに提供すると共に、該ローカルメモリに保存されているデータを操作して該ディスクアレイ書込みオペレーション期間中のパリティを決定し、
該プロセッサは、該第二の高速ローカルバスとは独立する該第一の高速ローカルバスを介して、該第一のインターフェース回路、該第二のインターフェース回路及び該パリティ補助論理回路の各回路の動作制御を、該パリティ補助論理回路の動作と同時に行うことを特徴とするディスクアレイシステム用コントローラ。 - 該パリティ補助論理回路は、
パリティを計算するためのパリティ補助エンジンと、
該第一の高速ローカルバスに該２重ポートメモリインターフェースを接続している第三のインターフェース回路と、
を含むことを特徴とする請求項４に記載のディスクアレイシステム用コントローラ。 - 該パリティ補助エンジンは、排他的ＯＲ回路を含むことを特徴とする請求項５に記載のディスクアレイシステム用コントローラ。
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