JP3832736B2 - 低周波数用高分解能型ａ／ｄ変換器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号を入力してΣ−δ変調器を用いデジタル信号に変換して出力する低周波数用高分解能型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】
図４は従来のΣ−δ型Ａ／Ｄ変換器の構成例を示す図であり、１０はΣ−δ型Ａ／Ｄ変換器、１１はΣ−δ変調器、１２はデシメーションフィルタを示す。従来、計測用のＡ／Ｄ変換器としては、逐次比較型のものが用いられてきた。しかし、このＡ／Ｄ変換器では、１８ビットの分解能が限度となるため、最近では、図４に示すようなΣ−δ変調器１１を用い、その出力をデシメーションフィルタ１２を用いて離散化するΣ−δ型Ａ／Ｄ変換器１０へ移行している。
【０００３】
このΣ−δ型Ａ／Ｄ変換器１０は、図４に示すようにΣ−δ変調器１１とデシメーションフィルタ１２の線形結合から構成され、それぞれのゲインＨ１、Ｈ２から、入力Ａに対し、出力Ｄ＝Ｈ１・Ｈ２・Ａ＝Ｈ・Ａの形で作用する。このため、出力Ｄは、Ｈ（＝Ｈ１・Ｈ２）の性能のみで決定される。
【０００４】
【発明が解決しようとする課題】
計測用のＡ／Ｄ変換器は、例えば地震や振動計測に用いられるが、その場合、その周波数範囲は、ＤＣから精々数ｋＨｚ程度までである。しかしながら、例えば地震計の場合、地球潮汐から強震動まで計測を行うとなると、少なくとも１８０ｄＢのダイナミックレンズが要求される。これに対応するには、３０ビットの分解能を有するＡ／Ｄ変換器を必要とする。
【０００５】
しかしながら、図４に示す従来のΣ−δ型Ａ／Ｄ変換器において、分解能を上げるためには、Σ−δ変調器１１の次数を上げるか、或いはデジタルデシメーションフィルタ１２の精度を上げるかであるが、いずれにしても現状では２４ビットの分解能が限度となっている。
【０００６】
【課題を解決するための手段】
本発明は、上記課題を解決するものであって、雑音を低減して高分解能化を可能にするものである。
【０００７】
そのために本発明は、アナログ信号を入力してΣ−δ変調器を用いデジタル信号に変換して出力する低周波数用高分解能型Ａ／Ｄ変換器であって、前記Σ−δ変調器に高利得低域通過フィルタを介してアナログ信号を入力すると共に、該高利得低域通過フィルタの入力側に前記Σ−δ変調器の出力を負帰還する１ビットＤ／Ａ変換器と低域通過フィルタにより構成した負帰還回路を備えたことを特徴とｓ、前記低域通過フィルタは、直列に挿入される抵抗と該抵抗の出力側に並列に接続されるコンデンサにより構成したことを特徴とするものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。図１は本発明に係る低周波数用高分解能型Ａ／Ｄ変換器の実施の形態を示す図、図２は図１に示す高分解能化回路の詳細ブロック図である。図中、１はΣ−δ変調器の高分解能化回路、２は加算回路、３は高利得低域通過フィルタ、４は１次のΣ−δ変調器、５は低域通過フィルタ、６は１ビットＤ／Ａ変換器、７はデシメーションフィルタを示す。
【０００９】
図１において、Σ−δ変調器の高分解能化回路１は、１次のΣ−δ変調器４の部分に加算回路２、高利得低域通過フィルタ３、１ビットＤ／Ａ変換器６、帰還回路用の低域通過フィルタ５を付加して構成したものであり、負帰還回路技術により高分解能化している。この構成によれば、高利得低域通過フィルタ３、１次のΣ−δ変調器４、１ビットＤ／Ａ変換器６、低域通過フィルタ５、デシメーションフィルタ７のゲインをそれぞれ図示のＧ、Ｈ１、１／Ｈ１、Ｆ、Ｈ２とすると、入力Ａに対し、出力Ｄは、
Ｄ＝｛Ｇ／（１＋Ｆ・Ｇ）｝・Ｈ１・Ｈ２・Ａ
となる。ここで、Ｇ＞＞１とすると、
Ｄ＝（１／Ｆ）Ｈ１・Ｈ２・Ａ
さらに、Ｆ＝１とすると、
Ｄ＝Ｈ１・Ｈ２・Ａ
となり、これは、図４に示した従来のＡ／Ｄ変換器と同じになる。
【００１０】
図１に示すΣ−δ変調器の高分解能化回路１は、詳細ブロック図にすると図２に示すような構成となる。図２において、１ビットＤ／Ａ変換器６は、スイッチＳｗｉｔｃｈ２と規準電圧Ｃｏｎｓｔａｎｔからなる構成とすることができ、スイッチングにより１次のΣ−δ変調器４の出力を＋１０Ｖと−１０Ｖの信号列に変換して出力する。
【００１１】
低域通過フィルタ５は、帰還回路用のフィルタで、例えば直流利得が０．１のＲＣフィルタであり、高利得低域通過フィルタ３は、コーナ周波数が２つあるフィルタで直流利得が４００、高周波数域の利得が０．４である。高利得低域通過フィルタ３は、加算回路２を通してｅが入力となり、その高利得低域通過フィルタ３の出力が１次のΣ−δ変調器４への入力となる。
【００１２】
このように１次のΣ−δ変調器４への入力は、従来のＡ／Ｄ変換器のようにＡではなく、Ｇｅとなる。負帰還回路の特徴で、ｅは殆ど零に近い微小な値となるので、Ｇを数百としても、Ｈ１の許容入力範囲（例えば１μＶ〜１０Ｖ）に収めることが可能である。
【００１３】
したがって、例えば本来の１次のΣ−δ変調器４への入力範囲１μＶ〜１０Ｖである場合に、０．１ｎＶ〜１Ｖの実入力Ａに対し、１次のΣ−δ変調器４への入力を０．１ｍＶ〜１０Ｖの範囲に収めることが可能となる。これにより、例えば１次のΣ−δ変調器４が単体では２４ビットの分解能しか持ち得ない場合でも、実効３２ビットの分解能を持つＡ／Ｄ変換器とすることを可能となる。
【００１４】
すなわち、入力Ａが１Ｖのとき、１次のΣ−δ変調器４への入力を１０Ｖに調整したとすると、入力Ａが０．１ｎＶのとき、１次のΣ−δ変調器４への入力を０．１ｍＶにすることが高利得低域通過フィルタ３におけるＧの調整から可能となる。これは、１次のΣ−δ変調器４の許容範囲である。このとき、３２ビットのＡ／Ｄ変換器となる。しかしながら、図４に示した従来のＡ／Ｄ変換器では、入力Ａをそのまま計測するため、１μＶ〜１０Ｖが計測範囲となり、２４ビットが限界となる。
【００１５】
図３はＲＣ回路を用いた他の実施の形態を示す図であり、Ｒは抵抗、Ｃはコンデンサを示す。上記実施の形態では、１次のΣ−δ変調器４の出力を負帰還する回路を、１ビットＤ／Ａ変換器６、低域通過フィルタ５により構成したが、これらは、図３に示すように帰還路に直列に挿入される抵抗Ｒと該抵抗Ｒの出力側に並列に接続されるコンデンサＣからなるＲＣ回路で構成することができる。
【００１６】
上記のように本発明に係る低周波数用高分解能型Ａ／Ｄ変換器は、１次のΣ−δ変調器に高利得低域通過フィルタを介してアナログ信号を入力すると共に、該高利得低域通過フィルタの入力側に１次のΣ−δ変調器の出力を負帰還する回路を備えるものであり、具体的には、例えば１ビットＤ／Ａ変換器と低域通過フィルタ、抵抗ＲとコンデンサＣにより構成し、１次のΣ−δ変調器４の出力をアナログ的に入力側へ負帰還させる、つまり、負帰還形式のＡ／Ｄ変換器を構成している。
【００１７】
なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば計測可能周波数域は、帰還路の低域通過フィルタの遮断周波数までであるが、これを越える周波数域では、負帰還の影響で帰還路の低域通過フィルタが逆影響を及ぼし雑音を増加させてしまう。これを解決しようとする場合には、後続のデシメーションフィルタ７だけでは不十分であり、補償用の有理式型のアナログ低域通過フィルタを１次のΣ−δ変調器４の入力側に組み込むようにしてもよい。
【００１８】
【発明の効果】
以上の説明から明らかなように、本発明によれば、アナログ信号を入力してΣ−δ変調器を用いデジタル信号に変換して出力する低周波数用高分解能型Ａ／Ｄ変換器であって、Σ−δ変調器に高利得低域通過フィルタを介してアナログ信号を入力すると共に、該高利得低域通過フィルタの入力側にΣ−δ変調器の出力を負帰還する１ビットＤ／Ａ変換器と低域通過フィルタにより構成した負帰還回路を備えたを備えたので、負帰還により雑音の極めて小さなＡ／Ｄ変換器となり、高分解能化が可能になる。また、低域通過フィルタは、直列に挿入される抵抗と該抵抗の出力側に並列に接続されるコンデンサにより構成することにより、簡単な回路構成により雑音の極めて小さい、高分解能化が可能なＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る低周波数用高分解能型Ａ／Ｄ変換器の実施の形態を示す図である。
【図２】 図１に示す高分解能化回路の詳細ブロック図である。
【図３】 低域通過フィルタの回路構成例を示す図である。
【図４】 従来のΣ−δ型Ａ／Ｄ変換器の構成例を示す図である。
【符号の説明】
１…Σ−δ変調器の高分解能化回路、２…加算回路、３…高利得低域通過フィルタ、４…１次のΣ−δ変調器、６…１ビットＤ／Ａ変換器、５…低域通過フィルタ、７…デシメーションフィルタ

Claims (2)

1. アナログ信号を入力してΣ−δ変調器を用いデジタル信号に変換して出力する低周波数用高分解能型Ａ／Ｄ変換器であって、前記Σ−δ変調器に高利得低域通過フィルタを介してアナログ信号を入力すると共に、該高利得低域通過フィルタの入力側に前記Σ−δ変調器の出力を負帰還する１ビットＤ／Ａ変換器と低域通過フィルタにより構成した負帰還回路を備えたことを特徴とする低周波数用高分解能型Ａ／Ｄ変換器。
2. 前記低域通過フィルタは、直列に挿入される抵抗と該抵抗の出力側に並列に接続されるコンデンサにより構成したことを特徴とする請求項１記載の低周波数用高分解能型Ａ／Ｄ変換器。

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