JP3832086B2 - Reflective liquid crystal device and reflective projector - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、液晶装置の技術分野に属し、特に画素内にメモリセルを備えた反射型の液晶装置の技術分野に属するものである。
【０００２】
【従来の技術】
近年、ノート型パーソナルコンピュータあるいは液晶プロジェクタ等の電子機器に用いられる液晶装置として、反射型液晶パネルを備えた液晶装置が注目されている。
【０００３】
この反射型液晶パネルは、例えば、データ線、走査線、トランジスタ等のスイッチング素子、電荷蓄積容量、及びアルミニウム等の反射型画素電極等を備えたガラス等の基板と、透明導電膜からなる対向電極等を備えたガラス等の基板との間に液晶層を挟持した構成となっている。画素電極が反射型であるため、画素電極の下側にトランジスタ等のスイッチング素子を設けることができ、解像度を高めた場合でもパネルの開口率が低下せず、高解像度と高輝度を両立させることができる。
【０００４】
しかしながら、このような構成の反射型液晶パネルを駆動する場合には、データ線の電位を画素に設けた電荷蓄積容量に一旦蓄えて、当該電位を反射型画素電極にも印加することで、各画素毎の液晶層へ画像信号電圧を印加する駆動方式を採用していたため、液晶容量及び電荷蓄積容量からの電流のリークが生じる場合がある。従って、液晶容量により保持される電位が低下し、明度やコントラストの低下等の表示状態の劣化を引き起こすことがあった。
【０００５】
このため、表示画像を高品位に保つには、データ線及び走査線に対する信号の供給を行い、周期的に各画素に電圧を印加してその電位を保持しなければならず、低消費電力化を図ることが困難であるという問題があった。
【０００６】
そこで、このような問題の解決するために、例えば特開平８−２８６１７０号公報等に開示されているように、各画素の反射型画素電極の下側に１ビットのメモリセルを配設した液晶パネルが提案された。
【０００７】
このようなメモリセルを各画素毎に備えた液晶パネルにおいては、メモリセルによりデータ線からの画像信号がラッチされ、その信号が各画素の液晶層に印加される。そして、メモリセルは、新たな信号が書き込まれるまで前の信号を保持しているので、一旦信号の書き込みを行ってしまえば、データ線及び走査線への信号の供給を停止しても、それまでに書き込まれた画像は静止画像として継続表示することができる。その結果、静止画像表示時に外部からの画像信号の入力を止めることができ、低消費電力化を図ることができる。
【０００８】
また、画素電圧をデジタル化することにより、クロストーク等による表示品質の劣化が起きにくいといった利点を備えている。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記のようなメモリセルを各画素毎に備えた従来の液晶パネルを用いた場合には、階調表示を行うことが困難になるという問題があった。
【００１０】
メモリセルを各画素毎に備えていない構成の場合には、データ線に供給する信号の選択期間でのオンのパルス幅を階調データに応じて制御することにより、各画素の液晶層に印加する電圧を階調データに対応した値にすることができ、所望の階調表示を行うことができた。
【００１１】
しかし、１ビットのメモリセルを各画素毎に備えた構成の場合には、１ビットデータによってオンまたはオフの表示しかできないため、一選択期間内において当該画素電圧への印加電圧を階調データに対応した値に制御することはできない。
【００１２】
従って、従来は、例えばフレーム周波数が６０Ｈｚの場合には、１フレーム毎に各画素の電圧のオン時間とオフ時間を調整する。つまり、１フレームは、１／６０秒間（１６．６ｍ秒）をさらに２５６階調ならば２５６だけ分割し、各々の期間で画面全体のデータを転送し、オン、オフを表示することで階調を表示するものである。
【００１３】
その結果、１フレームの１／２５６期間内に各画素のメモリセルのデータを書き直さなければならず、メモリセルを各画素毎に備えた場合における上述したような利点を生かすことができないという問題があった。
【００１４】
また、上述のような制御を行うためには、１フレームの１／２５６期間毎にオン時間とオフ時間を調整するため、結果的に液晶層に印加される電圧の切り換え回数が多くなるため、電圧波形になまりが生じ、正確な階調表示を行うことができなかった。
【００１５】
そこで、本発明は、前記問題点を解決し、低消費電力化を図ると共に、クロストーク等による表示品質の劣化を防止し、かつ、階調表示が容易な反射型液晶装置及び反射型プロジェクタを提供することを課題としている。
【００１６】
【課題を解決するための手段】
上記した課題を解決すべく、本発明に係る反射型液晶装置は、第１の基板と、該第１の基板に対向して設けられた第２の基板と、前記第１の基板にマトリクス状に配置された複数の画素電極を備えた反射型液晶装置であって、前記第１の基板の前記画素電極が形成された層よりも下層に、各画素毎に形成され、階調データを構成する複数のビットを保持する階調データ保持手段と、前記データ保持手段に保持された複数ビットにより規定される階調データに対応する、前記各画素を駆動するためのパルス信号をパルス変調により生成するパルス幅変調手段と、前記パルス幅変調手段により生成されたパルス信号に従って、前記各画素を駆動するための電圧を該画素に供給する電圧供給手段とを備えることを特徴とする。
また、本発明に係る反射型液晶装置は、第１の基板と、光透過性を有し該第１の基板に対向して設けられた第２の基板と、前記第１の基板にマトリクス状に設けられる反射型の画素電極と、前記第１の基板と前記第２の基板の間に挟持された液晶とを備えた反射型液晶装置であって、前記第２の基板上の前記画素電極が形成された層よりも下層に、前記各々の画素毎に形成され、複数ビットの階調データを保持する階調データ保持手段と、前記データ保持手段に保持された複数ビットの階調データに基づいて、各々の画素の一走査期間におけるオンまたはオフ期間をパルス幅の大きさとして変調するパルス幅変調手段と、前記パルス幅変調手段により変調されたパルス信号に基づいて、前記画素電極にオン電圧またはオフ電圧を供給する電圧供給手段と、前記画素毎に画像信号に基づく前記階調データを保持させる階調データ書き込み制御手段とを備えることを特徴とする。
【００１７】
本発明に記載の反射型液晶装置によれば、外部から画像信号が供給されると、階調データ書き込み制御手段により、当該画像信号に基づいて各々の画素の階調データ保持手段に対して書き込み制御信号が出力される。これにより、各々の画素の階調データ保持手段においては、前記出力された書き込み制御信号に基づいて複数ビットの階調データが保持される。従って、各々の画素における階調データの値が異ならない限り、一旦階調データを保持させれば、この保持させた階調データに基づいて画素電極にオン電圧またはオフ電圧が供給されることになり、各走査期間毎に各画素において階調データを書き換える必要がなくなる。
【００１８】
そして、パルス幅変調手段は、これらの階調データ保持手段によって各々の画素毎に保持された多ビットの階調データに基づいて、各々の画素の一走査期間におけるオンまたはオフ期間をパルス幅の大きさとして変調する。更に、電圧供給手段は、前記パルス幅変調手段により変調されたパルス信号に基づいて、前記画素電極にオン電圧またはオフ電圧を供給する。従って、各画素は、一走査期間内において階調データに基づく期間だけオン状態となり、階調表示される。
【００１９】
また、本発明に係る反射型液晶装置は、上記の反射型液晶装置において、前記パルス幅変調手段は、一走査期間内で昇順または降順に並べられた最低階調から最高階調までの階調データと前記階調データ保持手段に保持された前記階調データとの一致を検出したとき、前記パルス信号の極性を切り換えることを特徴とする。
また、本発明に係る反射型液晶装置は、上記の反射型液晶装置において、前記パルス幅変調手段は、前記各々の画素毎に形成された階調表示回路と、全ての画素に対して共通に設けられた表示制御回路とを備え、前記階調表示回路は、前記表示制御回路から供給されるタイミングデータと前記階調データ保持手段に保持されたデータとの一致を検出し、一致検出時に自己の出力信号の極性を切り換える一致検出回路と、該一致検出回路の出力信号を保持する出力信号保持回路とを備え、前記表示制御回路は、前記各々の階調表示回路に対し、前記タイミングデータとして、最低階調から最高階調までの階調データを、一走査期間内に昇順または降順に出力する回路を備えることを特徴とする。
【００２０】
本発明に記載の反射型液晶装置によれば、表示制御回路から、各々の階調表示回路に対し、最低階調から最高階調までの階調データが、タイミングデータとして一走査期間内に昇順または降順に出力されると、各画素毎に設けられた階調表示回路においては、一致検出回路により、各画素毎に設けられた階調データ保持手段に保持されたデータと、前記一走査期間内に昇順または降順に出力される階調データとが一致するか否かが判断される。そして、一致が検出された際には、一致検出回路の出力信号の極性が切り換えられ、出力信号保持回路によりこの出力信号はこの極性で保持されることになる。従って、各々の画素において、一走査期間の開始時における極性の初期状態を、前記出力信号保持回路によって保持される信号の極性と反対の極性に設定しておくことにより、前記一致検出回路による出力信号の極性の切り換えから、次の走査期間の開始時の初期状態への切り換えにより、あるいはこの初期状態への切り換えから、前記一致検出回路による出力信号の極性の切り換えにより、前記出力信号保持回路によって保持される出力信号はパルス信号として出力されることになる。また、前記タイミングデータは、最低階調から最高階調までの階調データが、一走査期間内に昇順または降順に出力されるデータであるから、上述のようにして出力されるパルス信号のオン期間あるいはオフ期間は、その前縁または後縁を、一走査期間の前縁または後縁を基準とし、オン期間またはオフ期間が連続するパルス信号となる。従って、一走査期間が短くなり、高い周波数で表示を行う場合でも、液晶に与える電圧の切り換え回数を減少させることができ、波形のなまりによる実効電圧の低下を防止して、正確な階調表示を行うことができる。
【００２１】
また、本発明に係る反射型液晶装置は、上記の反射型液晶装置において、前記パルス幅変調手段は、一走査期間での前記画素の駆動を規定する、最低階調から最高階調までの階調データであって前記一走査期間の後縁側又は前縁側を基準としてオン期間またはオフ期間が連続する前記階調データと、前記階調データ保持手段に保持された前記階調データとの一致を検出したとき、前記パルス信号の極性を切り換えることを特徴とする。
また、本発明に係る反射型液晶装置は、上記の反射型液晶装置において、前記パルス幅変調手段は、前記各々の画素毎に形成された階調表示回路と、複数の画素に対して共通に設けられた表示制御回路とを備え、前記階調表示回路は、前記表示制御回路から供給されるタイミングデータと前記階調データ保持手段に保持されたデータとの一致を検出し、一致検出時に自己の出力信号の極性を切り換える一致検出回路を備え、前記表示制御回路は、前記各々の階調表示回路に対し、前記タイミングデータとして、最低階調から最高階調までの階調データを、一走査期間内におけるオン期間またはオフ期間として表したパルス信号であって、該一走査期間の後縁側をオン期間またはオフ期間の後縁の基準とし、あるいは前記一走査期間の前縁側をオン期間またはオフ期間の前縁の基準として、オン期間またはオフ期間が連続するパルス信号を出力する回路を備えることを特徴とする。
【００２２】
本発明に記載の反射型液晶装置によれば、表示制御回路から、各々の階調表示回路に対し、タイミングデータとしてのパルス信号が出力されると、各画素毎に設けられた階調表示回路においては、一致検出回路により、各画素毎に設けられた階調データ保持手段に保持されたデータと、前記タイミングデータとが一致するか否かが判断される。一致が検出された際には、一致検出回路の出力信号の極性が切り換えられるが、前記タイミングデータは、上述のようにパルス信号であるから、このパルス信号のオン期間においては連続して前記一致が検出されることになる。つまり、前記一致の検出により極性が切り換えられた出力信号は、パルス信号のオン期間中においてその極性で保持される。
【００２３】
従って、各々の画素において、一走査期間の開始時における極性の初期状態を、前記出力信号保持回路によって保持される信号の極性と反対の極性に設定しておくことにより、前記一致検出回路による出力信号の極性の切り換えから、次の走査期間の開始時の初期状態への切り換えにより、あるいはこの初期状態への切り換えから、前記一致検出回路による出力信号の極性の切り換えにより、前記出力信号保持回路によって保持される出力信号はパルス信号として出力されることになる。
【００２４】
また、前記タイミングデータとしてのパルス信号は、最低階調から最高階調までの階調データを、一走査期間内におけるオン期間として表したパルス信号であって、該一走査期間の後縁側をオン期間の後縁の基準とし、あるいは前記一走査期間の前縁側をオン期間の前縁の基準として、オン期間が連続するパルス信号である。従って、一走査期間が短くなり、高い周波数で表示を行う場合でも、液晶に与える電圧の切り換え回数を減少させることができ、波形のなまりによる実効電圧の低下を防止して、正確な階調表示を行うことができる。
【００２５】
また、本発明に係る反射型液晶装置は、上記の反射型液晶装置において、前記階調データ保持手段は、スイッチング素子を用いて形成されたスタティックＲＡＭ（ＳＲＡＭ）あるいはダイナミックＲＡＭ（ＤＲＡＭ）であることを特徴する。
【００２６】
本発明に記載の反射型液晶装置によれば、階調データ保持手段は、各々の画素においてスイッチング素子を用いて形成されたスタティックＲＡＭ（ＳＲＡＭ）あるいはダイナミックＲＡＭ（ＤＲＡＭ）である。従って、液晶装置の高解像度化等に伴い、画素電極の小型化が図られた場合でも、階調データ保持手段を画素電極の下層に確実に作り込むことができ、容易に多ビット化することができる。
【００２７】
また、本発明に係る反射型液晶装置は、上記の反射型液晶装置において、前記階調データ保持手段は、スイッチング素子を用いて形成され、クロック信号に同期して動作するラッチ回路であることを特徴する。
【００２８】
本発明に記載の反射型液晶装置によれば、階調データ保持手段は、各々の画素においてスイッチング素子を用いて形成され、クロック信号に同期して動作するラッチ回路である。従って、クロック信号を制御するだけで容易に階調データを保持させることができる。
【００２９】
また、本発明に係る反射型プロジェクタは、上記した反射型液晶装置を備えることを特徴とする。
【００３０】
本発明に記載の反射型プロジェクタによれば、反射型プロジェクタは、上述した本願発明の反射型液晶装置を備えており、正確な階調表示を容易に行うことのできる反射型液晶装置により、高品質な画像表示を行うことができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３２】
（第１の実施形態）
まず、本発明の第１の実施形態を図１乃至図６に基づいて説明する。
【００３３】
図１は本実施形態における反射型液晶装置の回路構成を説明するためのブロック図である。
【００３４】
図１には示さないが、本実施形態の反射型液晶装置は、ガラスやＳｉなどの第１の基板上に、複数のデータ線対（［Ｄ１１： Ｄ１１’， Ｄ２１： Ｄ２１’，〜 Ｄ８１： Ｄ８１’］〜［Ｄ１ｍ： Ｄ１ｍ’， Ｄ２ｍ： Ｄ２ｍ’，〜 Ｄ８ｍ： Ｄ８ｍ’］）と、複数の表示制御線（Ｓ１〜Ｓｎ）がマトリクス状に互いにほぼ直交して配置されている。
【００３５】
データ線対はＤ１１： Ｄ１１’， Ｄ２１： Ｄ２１’〜 Ｄ８１： Ｄ８１’の８対を一組としており、図１には示されないがこのデータ線対の組が図示のｘ方向に沿ってｍ組設けられており、各組のデータ線対が、第１列〜第ｍ列の各画素領域に対応している。なお、図１においては、一部の画素領域のみを示しているため、第２組〜第ｍ組のデータ線対（［Ｄ１２： Ｄ１２’， Ｄ２２： Ｄ２２’，〜 Ｄ８２： Ｄ８２’］〜［Ｄ１ｍ： Ｄ１ｍ’， Ｄ２ｍ： Ｄ２ｍ’，〜 Ｄ８ｍ： Ｄ８ｍ’］）について図示を省略している。
【００３６】
表示制御線（Ｓ１〜Ｓｎ）は、図１には示されないが図示のｙ方向に沿ってｎ本設けられており、第１行〜第ｎ行の各画素領域に対応している。なお、図１においては、第３行〜第ｎ行の表示制御線（Ｓ３〜Ｓｎ）については図示を省略している。
【００３７】
以上のような各組のデータ線対と表示制御線が交差する領域は、第１行第１列から第ｎ行第ｍ列までのｎ×ｍ個の画素領域（Ｐ１１〜Ｐｎｍ）となっている。すなわち、本実施形態においては、８つのデータ線対と１つの表示制御線から構成されるブロックが一画素領域に対応する。この各画素領域にはアルミニウム等で形成された反射型の画素電極１が設けられている。なお、図１においては、第１行第１列の画素領域Ｐ１１と、第２行第１列の画素領域Ｐ２１のみを示している。
【００３８】
一方、以上のような画素電極１が形成された第１の基板と対向する位置には、ガラス等で形成された第２の基板が配置されており、当該第２の基板の前記画素電極１と対向する側には、透明電極で形成された対向電極２が設けられている。対向電極２は第２の基板上においてマトリクス状に形成されているのではなく、全画素領域を覆う共通電極として或いは各画素行毎にストライプ状に形成されている。そして、第２の基板上には、必要に応じて第１の基板の画素電極１が形成されていない領域を覆うように、ブラックマトリクス等の遮光膜が形成されている。
【００３９】
そして、前記画素電極１と対向電極２の間には、液晶層が封入されており、各画素領域に対応して液晶セル３を構成している。液晶としては、ツイステッドネマチック（ＴＮ）型液晶、スーパーツイステッドネマチック（ＳＴＮ）型液晶、双安定のメモリー性を有するＴＮ型液晶、スーパーホメオトロピック（ＳＨ）型の液晶、ゲスト・ホスト（ＧＨ）型液晶など種々の液晶を用いることができる。但し、ＧＨ型を除いて、第２の基板の外側に偏光板や偏光ビームスプリッタ等の偏光子が必要となる。
【００４０】
次に、前記各画素領域における画素電極１の下側（画素電極１の液晶セル３との接触側とは反対側）には、スイッチング素子としてのトランジスタ４，５、及びメモリ部６から成る階調データ保持手段としての８ビットのランダムアクセスメモリ（ＲＡＭ）と、階調表示回路７が設けられている。
【００４１】
ＲＡＭは、相補データが対にして伝送されるデータ線対（［Ｄ１１： Ｄ１１’， Ｄ２１： Ｄ２１’，〜 Ｄ８１： Ｄ８１’］〜［Ｄ１ｍ： Ｄ１ｍ’， Ｄ２ｍ： Ｄ２ｍ’，〜 Ｄ８ｍ： Ｄ８ｍ’］）から相補データＤ，／Ｄをメモリ部６に書き込むためのトランスファーゲートであるＮチャネル型の電界効果トランジスタ（ＦＥＴ）４と、Ｎチャネル型のＦＥＴ５とを備えている。これらのＦＥＴ４，５のゲート端子には、図１に示すようにワード線Ｗ１，Ｗ２〜Ｗｎが接続されている。
【００４２】
本実施形態のメモリ部６は、図２（Ａ）に示すようなＳＲＡＭ型の構成となっており、相補型ＦＥＴまたは負荷抵抗型ＮチャネルＦＥＴから構成される二つのインバータ６ｂ，６ｃにより構成されたフリップフロップからなるメモリセル６ａと、メモリセル６ａの記憶データの論理を反転出力させるための相補型インバータ６ｄとから構成されている。
【００４３】
このような構成のＲＡＭの動作を、画素領域Ｐ１１に備えられた１ビット目のＲＡＭ１を例として説明する。なお、定常状態においては、データ線Ｄ１１，データ線Ｄ１１’は共にハイレベルの電位であり、ワード線Ｗ１はローレベルの電位であるとする。
【００４４】
まず、メモリセル６ａのノードＱにハイレベルの電位のデータを印加する場合には、図１に示す階調データ書き込み制御手段としてのビットライン制御回路９により、データ線Ｄ１１をハイレベルの電位、データ線Ｄ１１’をローレベルの電位にする。次に、図１に示す階調データ書き込み制御手段としてのワードライン制御回路８によりワード線Ｗ１をハイレベルの電位とすると、ＦＥＴ４及びＦＥＴ５がオン状態となる。これにより、図２に示すように、メモリセル６ａのＦＥＴ４側のノードＱの電位はハイレベルとなり、ＦＥＴ５側のノードＱ’の電位はローレベルとなって、安定した状態が維持され、データの書き込みが行われる。
【００４５】
一旦データが書き込まれると、ワード線Ｗ１をローレベルの電位とし、ＦＥＴ４，５をオフにしても、メモリセル６ａのノードＱ及びノードＱ’の状態は変化せず、保持された状態となる。
【００４６】
従って、メモリ部６の出力部ＯＵＴの電位は、メモリセル６ａのノードＱ’の電位をインバータ６ｄにより反転させてハイレベルとなり、階調表示回路７には最初にデータ線Ｄ１１に書き込んだハイレベルの電位のデータが出力されることになる。
【００４７】
また、メモリセル６ａにローレベルの電位のデータを書き込む際にも、図１に示すビットライン制御回路９により、データ線Ｄ１１をローレベルの電位、データ線Ｄ１１’の電位はハイレベルの電位に設定し、ワードライン制御回路８によりワード線Ｗ１をハイレベルの電位とし、ＦＥＴ４及びＦＥＴ５をオン状態にする。これにより、メモリセル６ａのＦＥＴ４側のノードＱの電位はローレベルとなり、ＦＥＴ５側のノードＱ’の電位はハイレベルとなって、安定した状態が維持され、データの書き込みが行われる。
【００４８】
従って、メモリ部６の出力部ＯＵＴの電位は、メモリセル６ａのノードＱ’の電位をインバータ６ｄにより反転させてローレベルとなり、階調表示回路７には最初にデータ線Ｄ１１に書き込んだローレベルの電位のデータが出力されることになる。
【００４９】
ＲＡＭの各ビットには以上のようにして行方向に並ぶ画素領域毎にデータを書き込むことができる。本実施形態においては、まず、選択した列方向における画素領域のＲＡＭの各ビットについて、ビットライン制御回路９にてデータ線対（［Ｄ１１： Ｄ１１’， Ｄ２１： Ｄ２１’〜 Ｄ８１： Ｄ８１’］〜［Ｄ１ｍ： Ｄ１ｍ’， Ｄ２ｍ： Ｄ２ｍ’〜 Ｄ８ｍ： Ｄ８ｍ’］）の各々にハイレベルとローレベルの相補データを出力し、次にワードライン制御回路８により、ワード線Ｗ１〜Ｗｎのいずれかをハイレベルにしていずれかの行方向の画素領域を一括選択することより、ＲＡＭの各ビットに所望のデータを書き込むように構成している。
【００５０】
つまり、本実施形態においては、各画素領域毎に、８ビットのデジタルデータを記憶させることができるので、画像信号に含まれる各画素毎の階調データを各画素領域のＲＡＭに記憶させ、最大で２５６階調の階調表現を可能としている。
【００５１】
なお、各画素領域のＲＡＭに一旦データを書き込むと、その値は次のデータが書き込まれるまで保持され、また、書き込み電圧に対する液晶の応答速度はデータが書き換えられる速度よりも著しく遅いため、データのＲＡＭへの書き込みタイミングは画像の表示タイミングと全く非同期にすることができる。
【００５２】
なお、各画素領域のＲＡＭのメモリセル６ａの構成は、図２（Ａ）に示したＳＲＡＭ型に限られず、図２（Ｂ）に示すようなＤＲＡＭ型とすることもできる。
ＤＲＡＭ型の場合には、データの電位は保持容量６ｆに書き込まれることになり、書き込まれた電位はインバータ６ｅ及びインバータ６ｄを介して出力されることになる。 ＤＲＡＭ型を用いた場合には、リフレッシュ動作が必要となるが、第１の基板上におけるメモリセル６ａの面積を微細なものにすることができるため、ＲＡＭの高集積化が可能となる。
【００５３】
なお、ＤＲＡＭの場合は、図１のデータ線対から、Ｄ１１’，Ｄ２１’，…，Ｄ８１’を除き、更にトランスファーゲート５を除き、図２のインバータ６ｅを除くことができ、そうすることにより、各画素のデータ保持手段はＦＥＴ４、容量６ｆ、相補型インバータ６ｄで構成できる。
【００５４】
次に、以上のようにして各画素領域に８ビットのＲＡＭに書き込まれた階調データを、液晶セル３に書き込むことにより画像の表示を行うための階調表示回路７の構成について説明する。
【００５５】
複数ビットによりデジタル化された階調データを、液晶セル３に印加する実効電圧として反映させるには、液晶セル３に接続された画素電極１に供給する信号のオン期間を階調データに対応させて変調させるパルス幅変調制御を行う必要がある。
【００５６】
本実施形態では、各画素毎に階調表示回路７を配置し、その階調表示回路７を図３に示すように構成した。図３に示すように、階調表示回路７は、一致検出回路７ａとオンオフ波形選択回路７ｂとを備えている。
【００５７】
一致検出回路７ａは、入力部１１に、排他的論理和回路の出力段に否定回路が接続された入力ゲート回路を、画素領域のＲＡＭのビット数分備えており、この入力部１１の入力ゲート回路には、図１に示す表示制御回路１０に備えられた８ビットのバイナリィカウンタの各段から出力されるバイナリィ信号Ｐ０〜Ｐ７と、画素領域のＲＡＭの各ビットからの出力信号とが各々入力されるように構成されている。従って、前記バイナリィ信号Ｐ０〜Ｐ７により表される値、即ち前記８ビットのバイナリィカウンタによるカウント値（０〜２５５）が、ＲＡＭに記憶されたデータの値に等しくなった時に、全ての入力ゲート回路の出力がハイレベルとなり、これにより、入力部１１の前段に設けられたＡＮＤ回路部１２の全てのＡＮＤゲート回路の出力がハイレベルとなる。このＡＮＤ回路部１２のハイレベルの出力は、ＡＮＤゲート回路で構成されたラッチゲート回路１３の一方の入力端子に入力されるため、このラッチゲート回路１３の他方の入力端子に、図１に示す表示制御回路１から出力されるハイレベルに立ち上がるラッチパルス信号ＬＰが入力されると、Ｄフリップフロップ回路により構成される出力信号保持回路としてのラッチ回路１４のクロック入力端子Ｃに対して、ハイレベルに立ち上がるパルス信号が入力される。これにより、ラッチ回路１４においては、入力端子Ｄに入力された信号が出力端子ＸＱから出力されることになる。本実施形態では、この入力端子Ｄにはローレベル信号ＶＳＳが入力されているので、出力端子ＸＱからはローレベルに立ち下がる信号が出力されることになり、リセット端子Ｒに対してリセット信号が入力されるまで維持される。このリセット端子Ｒにはインバータ回路１５を介して、図１に示す表示制御回路１０から出力され一走査期間（周期Ｔ）の開始を示すタイミング信号ＹＤが入力されるように構成されている。なお、上述した８ビットのバイナリカウンタもこのタイミング信号ＹＤに同期してリセットされ、カウントを開始するように構成されている。また、このタイミング信号ＹＤ、上述したバイナリ信号Ｐ０〜Ｐ７、及びラッチパルス信号ＬＰは、図１に示すように、表示制御回路１０から、表示制御線（Ｓ１〜Ｓｎ）を介して全ての画素に設けられた階調表示回路７の各々に供給されるように構成されている。なお、図３のＡＮＤ回路は入力ゲート回路の出力をワイヤード接続して省略してもよい。
【００５８】
また、オンオフ波形選択回路７ｂは、図３に示すようにスイッチ回路になっている。表示制御回路１０から出力されるオン波形ＯＮＷとオフ波形ＯＦＦＷを一致検出回路７ａからの信号によって選択するものである。
【００５９】
以上のように構成される階調表示回路７の動作を、図３及び図４に基づいて説明する。まず、一走査期間の開始を示すタイミング信号ＹＤが、階調表示回路７に出力されると、ラッチ回路１４の出力は初期状態であるハイレベルの電位となる。従って、オンオフ波形選択回路７ｂにおいては、オン波形ＯＮＷが選択され、画素電極１に供給される。
【００６０】
また、これと同時に表示制御回路１０内の８ビットのバイナリカウンタのカウント動作が開始される。その結果、階調表示回路７には、０〜２５５の値をとるバイナリ信号Ｐ０〜Ｐ７が出力される。更に、図４に示すように、表示制御回路１０から出力されるラッチパルス信号ＬＰも、８ビットのバイナリカウンタのカウント周期に同期して出力されるため、各画素領域に設けられたＲＡＭに記憶されたデータ値と、前記カウンタ値とが一致すると、ラッチ回路１４の出力はローレベル信号に切り換えられ、その後次の走査期間が開始されるまで、ローレベル信号として維持される。ラッチ回路１４の出力がローレベル信号になると、オンオフ波形選択回路７ｂにおいては、オフ波形ＯＦＦＷが選択され、画素電極１に供給される。以上のようにオン電位を画素電極に印加する時間幅に応じて維持することで、各画素の液晶セルに階調レベルに応じた実効電圧を与えることができる。
【００６１】
図４に示す例では、ＲＡＭのデータが「７」である時の例を示しており、一走査期間内において、前記オンオフ波形選択回路７ｂに対する選択パルスについて、各画素領域毎に階調データに対応したパルス幅変調が行われることが判る。
【００６２】
図５に各階調データに対応する前記選択パルスの例を示す。図５に示すように、本実施形態によれば、各選択パルスのオン期間は、走査期間の開始位置に揃えられており、また、オン期間が分散することなく、連続して構成されている。従って、本実施形態によれば、液晶に対して印加する電圧波形の遷移回数を減少させることができ、特に、走査周波数が高い周波数となり、各々のパルスのオン期間が短くなる場合でも、波形のなまりを発生させず、正確な階調表示を行うことができる。
【００６３】
さらに、本実施形態においては、図１に示すように、対向電極２に交流化電源２０を接続し、図６に示すように一走査期間毎に＋３．０Ｖと０Ｖに交互に切り換えられるパルス信号を供給するように構成した。そして、オフ波形ＯＦＦＷとして、図６に示すように対向電極２に供給するパルス信号と同位相のパルス信号を用い、オン波形ＯＮＷとして、図６に示すように対向電極２に供給するパルス信号と逆位相のパルス信号を用いた。
【００６４】
つまり、対向電極２に対して図６に示すようなパルス信号を供給すると共に、画素電極１に対して当該パルス信号と同位相のパルス信号のオフ波形ＯＦＦＷを供給すると、対向電極２と画素電極１の間の電位差は無くなり、液晶セル３に対しては電圧が印加されない状態となる。しかし、オン波形ＯＮＷとして対向電極２に供給するパルス信号と逆位相のパルス信号を画素電極１に供給すると、対向電極２と画素電極１の間の電位差は常に３Ｖとなるが、一走査期間毎に電圧の方向が異なることになり、交流駆動が行われることになる。
【００６５】
このように、本実施形態によれば、第１の基板上に形成した回路の動作電圧を３．０Ｖとし、その回路のゲート耐圧を３．０Ｖ＋αとした場合でも、液晶を交流駆動できるので、パターンを微細化した場合でも良好に液晶を駆動することができる。また、上記各回路の動作電圧（電源電圧）を低電圧にできるので、消費電力を大幅に低減できる。
【００６６】
そして、上述したようなオンオフ波形選択回路７ｂにより、一致検出回路７ａの出力に基づいて、オン波形ＯＮＷとオフ波形ＯＦＦＷとを選択することにより、一走査期間内におけるオン波形ＯＮＷの選択期間を、ＲＡＭに記憶された階調データに応じて伸張することができ、良好な階調表示が可能となる。
【００６７】
また、本実施形態の階調表示回路を用いることにより、液晶セルの透過率特性の補正を容易に行うことができる。
【００６８】
図１７にノーマリーホワイトモードの場合とノーマリーブラックモードの場合についての、液晶セルに対する印加電圧（実効値）に対する透過率特性の一例を示す。
【００６９】
図１７に示すように、いずれのモードの場合も、最大または最小の階調レベルに近づくほど、印加電圧に対する透過率の変化が線形でなくなってくるため、最大または最小の階調レベルに近い場合には、印加電圧のパルス幅を補正しなければならない。
【００７０】
そこで、本実施形態では次に説明するようなパルス幅補正回路を用いることにより、印加電圧のパルス幅を補正している。なお、以下の説明においては、説明を簡単にするために、ＲＡＭを４ビットで構成した場合について説明する。また、以下の説明では選択パルスは走査期間の終了位置に揃えられる点も本実施形態とは異なっている。
【００７１】
図７にパルス幅補正回路の一例、図８に当該パルス幅補正回路の各部のタイムチャート、図９に画素電極と対向電極に液晶層が挟持された液晶セルの等価回路、図１０に画素印加電圧と液晶層への印加電圧との関係図を示す。
【００７２】
図７に示すパルス幅補正回路は、カウンタ６０１と、 Ｄ型フリップフロップ６０２と、 ＡＮＤゲート６０３と、 ＰＬＡ回路６０４と、 ＰＬＡ回路６０４のためのプルアップ用ＰチャネルＭＯＳＦＥＴ６０５と、 ＡＮＤゲート６０６とから構成される。
【００７３】
カウンタ６０１は、９段のバイナリカウンタであり、クロック信号端子ＣＬに入力されるクロック信号ｆ１を計数する。このクロック信号ｆ１は、Ｄ型フリップフロップ６０２にも入力され、 当該Ｄ型フリップフロップ６０２とＡＮＤゲート６０３とからなる回路により、クロック信号ｆ１に同期したリセット信号Ｒの立ち上がり微分パルスが形成される。そして、この微分パルスはカウンタ６０１のリセット信号端子Ｒに入力され、カウンタ６０１はこの微分パルスによりリセットされる。
【００７４】
また、カウンタ６０１のＱ２〜Ｑ８の７ビットの出力には、ＮチャネルＭＯＳＦＥＴによるＰＬＡ回路６０４が接続されている。ＰＬＡ回路６０４は１０個の出口を有しており、各々［７８］〜［２７］といった数値をデコードする。ここで、この数値の設定について説明する。
【００７５】
図１０は画素への印加電圧ＶＰに対する液晶層への充電電圧ＶＬＣの電圧曲線を描いたものである。この電圧曲線は、画素の時定数によって決定され、この時定数は、画素の等価回路を図９のように考えた場合に、液晶層の等価容量ＣＬＣと、画素の抵抗成分Ｒとの積により表される。画素の抵抗成分Ｒは、行側、列側各々の駆動回路の出力抵抗の合成抵抗であるＲ０と、トランジスタの等価抵抗ＲＮＬとの合成抵抗である。このように表される時定数を、走査期間ＴＨに液晶層への充電電圧ＶＬＣがトランジスタのＯＮ電圧ＶＯＮの８０％まで立ち上がるように仮定すれば、液晶層への充電電圧ＶＬＣの時間による変化は図１０に示すようになる。
【００７６】
図１０に示す曲線上の数字は、液晶層への充電電圧ＶＬＣが、画素への印加電圧ＶＰに対して、ＶＬＣ＝０．８ＶＰとなる場合に、当該充電電圧ＶＬＣを均等に１５分割し、更に一走査期間ＴＨを８０分割してＴＨ／８０を１パルスとした時に、分割した各々の電圧を得るために必要な当該パルスの個数である。このような設定により、図１０に示す曲線上には全部で１４個の数字が記載されることになり、１６階調を出すことに対応している。そして、これらの１４個の数字の８０に対する補数が、図７及び図８に括弧書きで示したデコード対象の数値である。また、図８には、各数値に対するＰＬＡ回路６０４によるデコード結果として、ＰＬＡ回路６０４の１０個の出口から出力されるパルス信号を、前記括弧書きで示したデコード対象の数値に対応させて示している。図８に示すように、これらのパルス信号は負極性の信号であるため、インバータ回路により極性を反転させ、この極性を反転させたデコード結果としてのパルス信号と、クロック信号ｆ１の４分周出力であるカウンタ６０１の出力Ｑ１との論理積をＡＮＤゲート６０６で演算することにより、補正クロック信号ｆ２が出力される。
【００７７】
このようにして得られた補正クロック信号ｆ２を、図示しない４ビットのバイナリカウンタに入力し、このバイナリカウンタによる補正クロック信号ｆ２の計数を行う。そして、この計数結果と、ＲＡＭに記憶されたデータを極性反転した値との一致を検出し、一致した時にラッチ回路がセットされるように構成する。例えば、ＲＡＭに記憶されたデータが（００１０）であった場合には、図８に示すように、４ビットバイナリカウンタの値が（１１０１）になった時、即ち１３個目の補正クロック信号ｆ２を計数するタイミングでラッチ回路の出力がハイレベルにセットされる。また、 ＲＡＭに記憶されたデータが（０１１０）であった場合には、図８に示すように、４ビットバイナリカウンタの値が（１００１）になった時、即ち９個目の補正クロック信号ｆ２を計数するタイミングでラッチ回路の出力がハイレベルにセットされる。更に、 ＲＡＭに記憶されたデータが（１１００）であった場合には、４ビットバイナリカウンタの値が（００１１）になった時、即ち３個目の補正クロック信号ｆ２を計数するタイミングでラッチ回路の出力がハイレベルにセットされる。
【００７８】
そして、以上のようにしてラッチ回路の出力がハイレベルにセットされた期間において、オン波形ＯＮＷが選択され、それ以外の期間においてはオフ波形ＯＦＦＷが選択される。
【００７９】
以上のような構成により、補正クロック信号ｆ２は、印加電圧に対する透過率の変化の非線形性を反映した間隔で出力されることになり、この補正クロック信号ｆ２に基づいてセットされるラッチ回路のハイレベルの期間にも前記非線形性が反映されるので、前記非線形性に対応した適切な充電電圧ＶＬＣを液晶層に印加することができる。
【００８０】
本実施形態においては、ＲＡＭが８ビットで構成され、２５６階調の階調表示を行うため、例えば走査期間ＴＨ内に、画素への印加電圧ＶＰの８０％まで立ち上がる液晶層への充電電圧ＶＬＣを２５５分割し、走査期間ＴＨを２５５で分割した期間を一周期とする基準パルスを用いて、２５５分割した各々の電圧に至るまでの基準パルスの個数を図１０に示すような曲線に従って求める。更に、この基準パルスの個数を、図７に示すようなバイナリカウンタとＰＬＡ回路を用いてデコードし、一走査期間ＴＨに２５４個出力される補正クロック信号ｆ２を出力させる。そして、この補正クロック信号ｆ２を８ビットバイナリカウンタにより計数し、図３に示すバイナリ信号Ｐ０〜Ｐ７を出力させる。このようにして、印加電圧に対する透過率の変化の非線形性に対応した適切な電圧を画素に印加することができ、良好な階調表示を行うことができる。
【００８１】
以上のように、本実施形態によれば、各画素において階調データを保持するためのＲＡＭを設けたので、階調データの値が変わらない限り、各画素における階調データの書き換えを行う必要がなく、ＲＡＭに対する階調データの一度の書き込みを行うだけで、液晶に対して適切な電圧を印加することができる。
【００８２】
また、前記ＲＡＭは、従来のような１ビットではなく、複数ビットで構成され、更に、各画素毎に階調表示回路を備えて、当該複数ビットのＲＡＭに保持された階調データに基づいてオン波形の選択パルスをパルス幅変調するように構成したので、各画素毎に独立して一走査期間毎の階調表示を行うことができる。つまり、あたかも階調データをフレームメモリに書き込む処理と同様の処理を行うだけで階調表示が可能となり、階調表示制御を容易に行うことができる。
【００８３】
更に、前記選択パルスのオン期間は、走査期間の開始位置に揃えられ、しかも、一走査期間内に分散されることなく連続するように構成されているので、表示周波数が高い周波数となり、前記選択パルスのオン期間が短くなる場合でも、液晶に対して印加する電圧波形の遷移回数を増加させず、選択パルスの波形になまりを発生させることがない。従って、液晶に対して印加する実効電圧を低下させることがなく、良好な階調表示が可能である。なお、オフ期間を開始位置に揃え、一走査期間の階調レベルに応じたタイミングでオン期間に遷移しても良い。
【００８４】
また、対向電極には交流電圧信号を印加すると共に、前記交流電圧信号の位相を逆位相と同位相に切り換えることにより、画素電極に印加するオン波形とオフ波形の切り換えを行うように構成したので、画素電極に対して電圧の供給を行うゲート手段の耐圧を従来よりも低下させることができ、微細なパターン化を実現することができる。
【００８５】
本実施形態では、反射型の各画素電極１の下の第１の基板にＰ１１の複数ビットのＲＡＭと、階調表示回路７とを形成することになる。
【００８６】
従って、本実施形態によれば、高解像度と高輝度を両立できるという反射型液晶装置の利点を生かしつつ、低消費電力で、容易かつ良好な階調表示を行うことができる。
【００８７】
なお、本実施形態においては、選択パルスのオン期間を、走査期間の開始位置を基準にしてまとめた例について説明したが、本発明はこのような構成に限られるものではなく、走査期間の終了位置を基準としてまとめるように構成しても良い。
【００８８】
（第２の実施形態）
次に、本発明の第２の実施形態を図１１乃至図１４に基づいて説明する。なお、第１の実施形態との共通箇所については同一符号を付して説明を省略する。
【００８９】
本実施形態は、図１１に示すように、各画素毎に第１の実施形態のようなＲＡＭの代わりにインバータからなるラッチ回路３０，３１を用い、また、一致検出回路に入力するデータとして、バイナリィカウンタのカウントデータを用いる代わりに、選択パルスのオン期間を直接規定するタイミングデータを用いたところが、第１の実施形態と異なる。
【００９０】
各画素に設けられるラッチ回路３０，３１は、図１１に示すように、各々２個の相補型クロックドインバータ３０ａ，３０ｂ（３１ａ，３１ｂ ）と１個の相補型インバータ３０ｃ（３１ｃ）から構成されており、図１２（Ｂ）に示すように、クロック信号ＣＬの立ち下がりで、入力データＤ１（Ｄ２）をラッチする。本実施形態では、２ビット分のラッチ回路を備えており、４階調の階調表現が可能である。
【００９１】
各画素に設けられる一致検出回路３２は、図１１に示すように、ＡＮＤゲート回路３２ａとＯＲゲート回路３２ｂとから構成されており、ラッチされた２ビットのデータの一致、ラッチされたデータの各々とタイミングデータとの一致を検出した時、ハイレベル信号を出力する。
【００９２】
本実施形態においては、ゲート数を減少させるために、一致検出回路３２内にはラッチ回路を設けず、表示制御回路１０からＡＮＤゲート回路３２ａに対し、直接、図１２（Ａ）に示すようなタイミングデータＧ１，Ｇ２を入力するように構成した。
【００９３】
オンオフ波形選択回路３３は、イクスクルーシブ回路と否定回路からなり、一致検出回路の出力がハイレベル信号の場合に、対向電極２に印加される波形ＦＲと逆位相の波形をパルス幅変調された信号として出力する。
【００９４】
図１２（Ａ）に本実施形態における動作のタイミングチャートを示す。図１２（Ａ）に示すように、本実施形態においては、ラッチ回路３０．３１にラッチされたデータが（Ｍ１，Ｍ２＝１，１）の場合には、タイミングデータＧ１，Ｇ２の値によらず、一走査期間の全期間においてオン波形が選択される。また、ラッチ回路３０．３１にラッチされたデータが（ Ｍ１，Ｍ２＝１，０）の場合には、タイミングデータＧ１がそのまま選択されることになり、一走査期間の２／３の期間においてオン波形が選択される。更に、ラッチ回路３０．３１にラッチされたデータが（ Ｍ１，Ｍ２＝０，１）の場合には、タイミングデータＧ２がそのまま選択されることになり、一走査期間の１／３の期間においてオン波形が選択される。
【００９５】
以上のようなタイミングデータを用いることにより、本実施形態では、一致検出回路の構成を簡略化することができるだけでなく、第１の実施形態におけるラッチ回路１４を省略することができ、回路を簡略化することが可能である。本実施形態の回路を、相補型のＦＥＴで構成した回路図を図１３（Ａ），（Ｂ）に示す。また、この回路のパターン図を図１４に示す。
【００９６】
図１２に示すように、本実施形態によれば、反射型の各画素電極の下の第１の基板に以上に説明した回路を形成する。従って、液晶装置の小型化及び高解像度化を図り、画素電極の面積を小さくした場合でも、本実施形態の回路を備えた反射型液晶装置を製造することが可能である。
【００９７】
（第３の実施形態）
次に、本発明の第３の実施形態を図１５及び図１６に基づいて説明する。なお、第１の実施形態との共通箇所については同一符号を付して説明を省略する。
【００９８】
本実施形態の反射型液晶装置は、図１５に示すように、第２の基板１３０４ａと、第１の基板１３０４ｂとを備え、第１の基板１３０４ｂには、金属の導電膜が形成されたポリイミドテーブ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Tape Carrier Package）１３２０が接続されている。ＩＣチップ１３２４は、反射型液晶装置の制御を補助するものであり、第1の基板１３０４ｂにその機能をすべて内臓する場合には付加されない場合もある。本実施形態においては、このように構成される液晶装置を液晶ライトバルブ１００Ｂ（１００Ｒ，１００Ｇ）として反射型プロジェクタに用いる。
【００９９】
図１６は本実施形態の反射型プロジェクタの構成を示す図である。本実施形態の反射型プロジェクタは、図１６に示すように、光源ランプ２００から出射された光（概ね白色光）は、クロスダイクロイックミラーからなる色分解ミラー２０１により青色光Ｂと赤色光Ｒ・緑色光Ｇに分光される。また、各光はミラー２０２を介して偏光ビームスプリッタ（ＰＢＳ）２０３に入射され、ＰＢＳ２０３によりＳ偏光光が色光変調用の反射型液晶ライトバルブ１００Ｂ，１００Ｒ，１００Ｇに入射される。入射された色光は、各ライトバルブの第２の基板１３０４ａから液晶層に入射し、反射型の各画素電極にて反射され、再び液晶層を透過して出射される。この液晶層を透過する際に、各画素電極と対向電極間に印加されていた実効電圧に応じて、入射されたＳ偏光光の偏光軸がＰ偏光軸とＳ偏光軸との間で各画素毎に回転制御される。ＰＢＳ２０３では反射型液晶ライトバルブ１００Ｂ，１００Ｒ，１００Ｇから戻ってきたＳ偏光成分は反射しＰ偏光成分を透過する。従って、各ＰＢＳ２０３からは、液晶ライトバルブ１００Ｂ，１００Ｒ，１００Ｇから出射された光の偏光軸の回転程度に応じた光量の色光が透過してくる。この光量が、各色光に割り当てられた階調レベルに応じた光量（透過率）に相当する。各ＰＢＳ２０３を透過した色光は、色合成プリズム２０４内にＸ字状に形成された青色光反射・赤色光反射の波長選択反射層により、青色光Ｂと赤色光Ｒが反射され、緑色光Ｇが透過されて、カラー光が合成されて射出される。このカラー光を投射レンズ２０５によりスクリーン２０６に投射する。
【０１００】
このような構成においても、液晶ライトバルブ各画素のＲＡＭに記憶させたデータにより階調表示が行われるので、液晶層に印加される電圧の切り換え回数は従来の液晶ライトバルブに比べて少なくなり、正確な階調表示を行うことができる。従って、従来よりも高品質のカラー画像を投射することが可能である。
【０１０１】
以上のように、本発明の反射型液晶装置は、ノート型のパーソナルコンピュータ、小型ＶＴＲカメラ、あるいはテレビ等の画像表示部だけでなく、カラー液晶プロジェクタにも用いた場合でも、高解像度かつ高輝度で、良好な階調表示を行うことができる。
【０１０２】
また、以上の本実施形態においては、一走査期間内におけるオン期間を走査期間の後縁側を基準として設定しているが、オン期間とオフ期間を逆にした設定でも、表示品質に問題がなければ構わない。また、階調データやタイミングデータは、オン期間を示すものでも、オフ期間を示すものでも良い。さらに、反射型液晶装置としては、第１基板を半導体基板とする場合だけでなく、光透過性基板を用いて良いことは言うまでもない。
【０１０３】
【発明の効果】
以上詳細に説明したように本発明によれば、各画素を規定する反射型の画素電極よりも下層に、多ビットの階調データ保持手段を備え、階調データ保持手段に保持させた多ビットの階調データに基づいて、パルス幅変調手段により、各々の画素の一走査期間におけるオン期間をパルス幅の大きさとして変調するように構成したので、各画素に対する階調データの書き込み回数を減少させることにより、低消費電力化を図ることができると共に、各画素毎に一走査期間毎の階調表示を行うことができるので、良好な画像表示が可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る反射型液晶装置の概略図である。
【図２】 図１の反射型液晶装置におけるメモリセルの構成を示す回路図であり、（Ａ）はメモリセルをＳＲＡＭで構成した場合の回路図、（Ｂ）はメモリセルをＤＲＡＭで構成した場合の回路図である。
【図３】 図１の反射型液晶装置における階調表示回路の構成を示す回路図である。
【図４】 図１の反射型液晶装置における動作タイミングを示すタイミングチャートである。
【図５】 図１の反射型液晶装置における階調データに対応したオン波形の印加期間を示すタイミングチャートである。
【図６】 図１の反射型液晶装置における対向電極に印加される波形及び画素電極に印加されるオン波形とオフ波形を示す図である。
【図７】 図１の反射型液晶装置に用いられるパルス幅補正回路を説明するためのパルス幅補正回路の一例を示す回路図である。
【図８】 図７のパルス幅補正回路及びラッチ回路の動作タイミングを示すタイミングチャートである。
【図９】 図７のパルス幅補正回路の説明に用いた液晶装置の画素の等価回路を示す回路図である。
【図１０】 図７のパルス幅補正回路の説明に用いた液晶装置の印加電圧に対する液晶層への充電電圧波形を示す図である。
【図１１】 本発明の第２の実施形態に係る反射型液晶装置における階調表示回路の構成を示す回路図である。
【図１２】 本発明の第２の実施形態に係る反射型液晶装置における動作タイミングを示すタイミングチャートであり、（Ａ）はタイミングデータが入力された時の一致検出回路の出力タイミング及びオンオフ波形選択回路の出力タイミングを示すタイミングチャート、（Ｂ）はラッチ回路の動作を示すタイミングチャートである。
【図１３】 本発明の第２の実施形態に係る反射型液晶装置における階調表示回路をＮチャネル型のＴＦＴを用いて示す回路図であり、（Ａ）はラッチ回路の回路図、（Ｂ）は一致検出回路の回路図である。
【図１４】 本発明の第２の実施形態に係る反射型液晶装置における階調表示回路のパターンの一例を示す図である。
【図１５】 本発明の第３の実施形態に係る液晶ライトバルブとしての反射型液晶装置の概略構成を示す斜視図である。
【図１６】 図１５の液晶ライトバルブを用いた反射型プロジェクタの概略構成を示す模式図である。
【図１７】 印加電圧に対する液晶表示パネルの透過率の変化を示す図である。
【符号の説明】
１…画素電極
２…対向基板
３…液晶セル
４、５…スイッチング素子
６…メモリセル
７…階調表示回路
７ａ…一致検出回路
７ｂ…オンオフ波形選択回路
８…ワードライン制御回路
９…ビットライン制御回路
１０…表示制御回路
１４…ラッチ回路
２０…交流化電源
３０、３１…ラッチ回路
３２…一致検出回路
３３…オンオフ波形選択回路[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to the technical field of liquid crystal devices, and particularly to the technical field of reflective liquid crystal devices having memory cells in pixels.
[0002]
[Prior art]
In recent years, a liquid crystal device provided with a reflective liquid crystal panel has attracted attention as a liquid crystal device used in electronic devices such as notebook personal computers or liquid crystal projectors.
[0003]
The reflective liquid crystal panel includes, for example, a substrate made of glass or the like having a switching element such as a data line, a scanning line, a transistor, a charge storage capacitor, and a reflective pixel electrode such as aluminum, and a counter electrode made of a transparent conductive film. The liquid crystal layer is sandwiched between a glass substrate and the like provided with the above. Since the pixel electrode is a reflection type, a switching element such as a transistor can be provided below the pixel electrode, and even when the resolution is increased, the aperture ratio of the panel does not decrease, and both high resolution and high luminance are achieved. Can do.
[0004]
However, when driving a reflective liquid crystal panel having such a configuration, the potential of the data line is temporarily stored in a charge storage capacitor provided in the pixel, and the potential is also applied to the reflective pixel electrode. Since a driving method in which an image signal voltage is applied to the liquid crystal layer for each pixel is employed, current leakage from the liquid crystal capacitor and the charge storage capacitor may occur. Therefore, the potential held by the liquid crystal capacitance is lowered, which may cause deterioration of the display state such as a decrease in brightness and contrast.
[0005]
For this reason, in order to maintain a high quality display image, it is necessary to supply signals to the data lines and scanning lines and periodically apply a voltage to each pixel to maintain the potential, thereby reducing power consumption. There was a problem that it was difficult to plan.
[0006]
In order to solve such problems, for example, as disclosed in Japanese Patent Application Laid-Open No. 8-286170, etc., a liquid crystal in which a 1-bit memory cell is disposed below the reflective pixel electrode of each pixel. A panel was proposed.
[0007]
In a liquid crystal panel provided with such a memory cell for each pixel, an image signal from a data line is latched by the memory cell, and the signal is applied to the liquid crystal layer of each pixel. Since the memory cell holds the previous signal until a new signal is written, once the signal is written, even if the supply of the signal to the data line and the scanning line is stopped, Images written so far can be continuously displayed as still images. As a result, input of an image signal from the outside can be stopped when a still image is displayed, and power consumption can be reduced.
[0008]
Further, by digitizing the pixel voltage, there is an advantage that display quality is hardly deteriorated due to crosstalk or the like.
[0009]
[Problems to be solved by the invention]
However, when a conventional liquid crystal panel provided with a memory cell as described above for each pixel is used, there is a problem that it is difficult to perform gradation display.
[0010]
When the memory cell is not provided for each pixel, the ON pulse width during the selection period of the signal supplied to the data line is controlled according to the gradation data, and applied to the liquid crystal layer of each pixel. The voltage to be applied can be set to a value corresponding to the gradation data, and a desired gradation display can be performed.
[0011]
However, in the case of a configuration in which a 1-bit memory cell is provided for each pixel, only on-off display can be performed by 1-bit data. Therefore, an applied voltage to the pixel voltage is converted into gradation data within one selection period. It cannot be controlled to the corresponding value.
[0012]
Therefore, conventionally, for example, when the frame frequency is 60 Hz, the on time and the off time of the voltage of each pixel are adjusted for each frame. In other words, 1 frame is divided by 256 if 1/60 seconds (16.6 milliseconds) is further divided into 256 gradations, the data of the entire screen is transferred in each period, and the gradation is displayed by displaying on / off. Is displayed.
[0013]
As a result, the data of the memory cell of each pixel must be rewritten within 1/256 period of one frame, and there is a problem that the above-described advantages when the memory cell is provided for each pixel cannot be utilized. there were.
[0014]
In order to perform the control as described above, the ON time and the OFF time are adjusted every 1/256 period of one frame, and as a result, the number of switching of the voltage applied to the liquid crystal layer increases. The voltage waveform was distorted, and accurate gradation display could not be performed.
[0015]
Accordingly, the present invention provides a reflective liquid crystal device and a reflective projector that solve the above-described problems, reduce power consumption, prevent deterioration of display quality due to crosstalk and the like, and facilitate gradation display. The issue is to provide.
[0016]
[Means for Solving the Problems]
In order to solve the above-described problems, a reflective liquid crystal device according to the present invention includes a first substrate, a second substrate provided to face the first substrate, and a matrix on the first substrate. A reflection type liquid crystal device having a plurality of pixel electrodes arranged on the first substrate, formed for each pixel below the layer on which the pixel electrodes are formed on the first substrate, and constituting gradation data A gradation data holding means for holding a plurality of bits and a pulse signal for driving each pixel corresponding to the gradation data defined by the plurality of bits held in the data holding means by pulse modulation And a voltage supply means for supplying a voltage for driving each pixel to the pixel in accordance with a pulse signal generated by the pulse width modulation means.
In addition, a reflective liquid crystal device according to the present invention includes a first substrate, a second substrate that is light-transmissive and provided to face the first substrate, and a matrix on the first substrate. A reflective liquid crystal device comprising: a reflective pixel electrode provided on a first electrode; and a liquid crystal sandwiched between the first substrate and the second substrate, wherein the pixel electrode on the second substrate Is formed for each pixel below the layer formed with the gradation data holding means for holding gradation data of a plurality of bits, and the gradation data of the plurality of bits held in the data holding means. On the basis of the pulse width modulation means for modulating the ON or OFF period in one scanning period of each pixel as the pulse width, and on the pixel electrode based on the pulse signal modulated by the pulse width modulation means. Voltage to supply voltage or off voltage And feeding means, characterized by comprising a gradation data write control means for holding said tone data based on the image signal to each pixel.
[0017]
According to the reflective liquid crystal device of the present invention, when an image signal is supplied from the outside, the gradation data writing control unit writes the data to the gradation data holding unit of each pixel based on the image signal. A control signal is output. As a result, the gradation data holding means of each pixel holds gradation data of a plurality of bits based on the output write control signal. Therefore, unless the gradation data value in each pixel is different, once the gradation data is held, an on voltage or an off voltage is supplied to the pixel electrode based on the held gradation data. Therefore, it is not necessary to rewrite the gradation data in each pixel for each scanning period.
[0018]
Then, the pulse width modulation means converts the ON or OFF period in each scanning period of each pixel based on the multi-bit gradation data held for each pixel by the gradation data holding means. Modulate as magnitude. Further, the voltage supply means supplies an on voltage or an off voltage to the pixel electrode based on the pulse signal modulated by the pulse width modulation means. Therefore, each pixel is turned on only during a period based on the gradation data within one scanning period, and gradation is displayed.
[0019]
The reflection type liquid crystal device according to the present invention is the reflection type liquid crystal device according to the above aspect, wherein the pulse width modulation means includes the gradation from the lowest gradation to the highest gradation arranged in ascending or descending order within one scanning period. When the coincidence between the data and the gradation data held in the gradation data holding means is detected, the polarity of the pulse signal is switched.
Further, the reflection type liquid crystal device according to the present invention is the reflection type liquid crystal device, wherein the pulse width modulation means is common to all the pixels and the gradation display circuit formed for each pixel. A display control circuit provided, and the gradation display circuit detects coincidence between the timing data supplied from the display control circuit and the data held in the gradation data holding means, and detects the coincidence when the coincidence is detected. A coincidence detection circuit for switching the polarity of the output signal, and an output signal holding circuit for holding the output signal of the coincidence detection circuit, wherein the display control circuit provides the grayscale display circuit with the timing data as the timing data. And a circuit that outputs gradation data from the lowest gradation to the highest gradation in ascending order or descending order within one scanning period.
[0020]
According to the reflective liquid crystal device of the present invention, the gradation data from the lowest gradation to the highest gradation is ascending within one scanning period as timing data from the display control circuit to each gradation display circuit. Alternatively, when output in descending order, in the gradation display circuit provided for each pixel, the coincidence detection circuit and the data held in the gradation data holding means provided for each pixel, and the one scanning period It is determined whether or not the grayscale data output in ascending or descending order matches. When a match is detected, the polarity of the output signal of the match detection circuit is switched, and this output signal is held at this polarity by the output signal holding circuit. Accordingly, in each pixel, the initial state of the polarity at the start of one scanning period is set to a polarity opposite to the polarity of the signal held by the output signal holding circuit, so that the output by the coincidence detection circuit is set. By switching the signal polarity to the initial state at the start of the next scanning period, or from switching to this initial state, by switching the polarity of the output signal by the coincidence detection circuit, the output signal holding circuit The held output signal is output as a pulse signal. In addition, since the timing data is data in which gradation data from the lowest gradation to the highest gradation is output in ascending order or descending order within one scanning period, the pulse signal output as described above is turned on. The period or the off period is a pulse signal in which an on period or an off period continues with the leading edge or the trailing edge as a reference and the leading edge or trailing edge of one scanning period as a reference. Therefore, even when a single scanning period is shortened and display is performed at a high frequency, the number of times of switching the voltage applied to the liquid crystal can be reduced, and an effective gradation display is prevented by preventing a decrease in effective voltage due to rounding of the waveform. It can be performed.
[0021]
The reflection type liquid crystal device according to the present invention is the reflection type liquid crystal device according to the above aspect, wherein the pulse width modulation means defines the driving of the pixel in one scanning period from the lowest gradation to the highest gradation. The gradation data, which is tone data and has an on period or an off period continuous with reference to the trailing edge side or the leading edge side of the one scanning period, is matched with the gradation data held in the gradation data holding means. When detected, the polarity of the pulse signal is switched.
The reflection type liquid crystal device according to the present invention is the reflection type liquid crystal device, wherein the pulse width modulation means is common to the gradation display circuit formed for each pixel and a plurality of pixels. A display control circuit provided, and the gradation display circuit detects coincidence between the timing data supplied from the display control circuit and the data held in the gradation data holding means, and detects the coincidence when the coincidence is detected. A coincidence detection circuit for switching the polarity of the output signal, and the display control circuit scans gradation data from the lowest gradation to the highest gradation as the timing data for each of the gradation display circuits. A pulse signal expressed as an on period or an off period within a period, wherein the trailing edge side of the one scanning period is used as a reference of the trailing edge of the on period or the off period, or the leading edge side of the one scanning period is As a reference front edge of the emission period or OFF period, characterized in that it comprises a circuit for outputting a pulse signal on period or OFF period are continuous.
[0022]
According to the reflective liquid crystal device of the present invention, when a pulse signal as timing data is output from the display control circuit to each gradation display circuit, the gradation display circuit provided for each pixel. In this case, the coincidence detection circuit determines whether or not the data held in the gradation data holding means provided for each pixel matches the timing data. When the coincidence is detected, the polarity of the output signal of the coincidence detection circuit is switched. However, since the timing data is a pulse signal as described above, the coincidence is continuously performed during the ON period of the pulse signal. Will be detected. That is, the output signal whose polarity is switched by the detection of the coincidence is held with the polarity during the ON period of the pulse signal.
[0023]
Accordingly, in each pixel, the initial state of the polarity at the start of one scanning period is set to a polarity opposite to the polarity of the signal held by the output signal holding circuit, so that the output by the coincidence detection circuit is set. By switching the signal polarity to the initial state at the start of the next scanning period, or from switching to this initial state, by switching the polarity of the output signal by the coincidence detection circuit, the output signal holding circuit The held output signal is output as a pulse signal.
[0024]
The pulse signal as the timing data is a pulse signal representing gradation data from the lowest gradation to the highest gradation as an ON period within one scanning period, and the trailing edge side of the one scanning period is turned ON. This is a pulse signal in which the ON period continues with the trailing edge of the period as the reference or the leading edge side of the one scanning period as the reference of the leading edge of the ON period. Therefore, even when a single scanning period is shortened and display is performed at a high frequency, the number of times of switching the voltage applied to the liquid crystal can be reduced, and an effective gradation display is prevented by preventing a decrease in effective voltage due to rounding of the waveform. It can be performed.
[0025]
In the reflection type liquid crystal device according to the present invention, the gradation data holding means is a static RAM (SRAM) or a dynamic RAM (DRAM) formed using a switching element. Features.
[0026]
According to the reflective liquid crystal device of the present invention, the gradation data holding means is a static RAM (SRAM) or a dynamic RAM (DRAM) formed by using a switching element in each pixel. Therefore, even when the pixel electrode is downsized due to the high resolution of the liquid crystal device, the gradation data holding means can be surely built in the lower layer of the pixel electrode, and the number of bits can be easily increased. Can do.
[0027]
In the reflective liquid crystal device according to the present invention, in the reflective liquid crystal device, the gradation data holding means is a latch circuit formed using a switching element and operating in synchronization with a clock signal. Characterize.
[0028]
According to the reflective liquid crystal device of the present invention, the gradation data holding means is a latch circuit that is formed using a switching element in each pixel and operates in synchronization with a clock signal. Therefore, the gradation data can be easily held only by controlling the clock signal.
[0029]
In addition, a reflection type projector according to the present invention includes the above-described reflection type liquid crystal device.
[0030]
According to the reflection type projector described in the present invention, the reflection type projector includes the above-described reflection type liquid crystal device of the present invention, and the reflection type liquid crystal device capable of easily performing accurate gradation display, Quality image display can be performed.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0032]
(First embodiment)
First, a first embodiment of the present invention will be described with reference to FIGS.
[0033]
FIG. 1 is a block diagram for explaining a circuit configuration of a reflective liquid crystal device according to this embodiment.
[0034]
Although not shown in FIG. 1, the reflective liquid crystal device of the present embodiment has a plurality of data line pairs ([D11: D11 ′, D21: D21 ′,... D81 :) on a first substrate such as glass or Si. D81 ′] to [D1m: D1m ′, D2m: D2m ′, to D8m: D8m ′]) and a plurality of display control lines (S1 to Sn) are arranged substantially orthogonal to each other in a matrix.
[0035]
The data line pairs are D11: D11 ′, D21: D21 ′ to D81: D81 ′ as one set, and although not shown in FIG. 1, this set of data line pairs is m sets along the x direction shown in the figure. Each pair of data lines corresponds to each pixel region in the first column to the m-th column. In FIG. 1, since only a part of the pixel regions is shown, the second to m-th data line pairs ([D12: D12 ′, D22: D22 ′, to D82: D82 ′] to [ D1m: D1m ′, D2m: D2m ′,... D8m: D8m ′]) are not shown.
[0036]
Although not shown in FIG. 1, n display control lines (S1 to Sn) are provided along the y direction shown in the figure, and correspond to the pixel regions in the first to nth rows. In FIG. 1, the display control lines (S3 to Sn) in the third to nth rows are not shown.
[0037]
The regions where the pairs of data lines and the display control lines intersect as described above are n × m pixel regions (P11 to Pnm) from the first row and first column to the nth row and mth column. Yes. That is, in the present embodiment, a block composed of eight data line pairs and one display control line corresponds to one pixel region. Each pixel region is provided with a reflective pixel electrode 1 made of aluminum or the like. In FIG. 1, only the pixel region P11 in the first row and first column and the pixel region P21 in the second row and first column are shown.
[0038]
On the other hand, a second substrate formed of glass or the like is disposed at a position facing the first substrate on which the pixel electrode 1 as described above is formed, and the pixel electrode 1 of the second substrate is disposed. The counter electrode 2 made of a transparent electrode is provided on the side opposite to. The counter electrode 2 is not formed in a matrix on the second substrate, but is formed as a common electrode covering all the pixel regions or in a stripe shape for each pixel row. On the second substrate, a light shielding film such as a black matrix is formed so as to cover a region of the first substrate where the pixel electrode 1 is not formed, if necessary.
[0039]
A liquid crystal layer is sealed between the pixel electrode 1 and the counter electrode 2 to constitute a liquid crystal cell 3 corresponding to each pixel region. The liquid crystal includes twisted nematic (TN) liquid crystal, super twisted nematic (STN) liquid crystal, TN liquid crystal with bistable memory, super homeotropic (SH) liquid crystal, and guest-host (GH) liquid crystal. Various liquid crystals can be used. However, except for the GH type, a polarizer such as a polarizing plate or a polarizing beam splitter is required outside the second substrate.
[0040]
Next, on the lower side of the pixel electrode 1 in each pixel region (on the side opposite to the contact side of the pixel electrode 1 with the liquid crystal cell 3) is a floor comprising transistors 4 and 5 and a memory unit 6 as switching elements. An 8-bit random access memory (RAM) as tone data holding means and a gradation display circuit 7 are provided.
[0041]
The RAM has a pair of data lines ([D11: D11 ′, D21: D21 ′, to D81: D81 ′] to [D1m: D1m ′, D2m: D2m ′, to D8m: D8m ′, through which complementary data is transmitted in pairs. ] N-channel field effect transistor (FET) 4 which is a transfer gate for writing complementary data D and / D to memory section 6 and N-channel FET 5. As shown in FIG. 1, word lines W1, W2 to Wn are connected to the gate terminals of the FETs 4 and 5, respectively.
[0042]
The memory unit 6 of the present embodiment has an SRAM type configuration as shown in FIG. 2A, and is configured by two inverters 6b and 6c configured by complementary FETs or load resistance N-channel FETs. The memory cell 6a is composed of a flip-flop and a complementary inverter 6d for inverting and outputting the logic of the data stored in the memory cell 6a.
[0043]
The operation of the RAM having such a configuration will be described using the first bit RAM 1 provided in the pixel region P11 as an example. In the steady state, both the data line D11 and the data line D11 ′ are at a high level potential, and the word line W1 is at a low level potential.
[0044]
First, when high level potential data is applied to the node Q of the memory cell 6a, the bit line control circuit 9 as the gradation data write control means shown in FIG. The data line D11 ′ is set to a low level potential. Next, when the word line W1 is set to a high level potential by the word line control circuit 8 as the gradation data writing control means shown in FIG. 1, the FET 4 and the FET 5 are turned on. As a result, as shown in FIG. 2, the potential of the node Q on the FET 4 side of the memory cell 6a becomes a high level, the potential of the node Q ′ on the FET 5 side becomes a low level, and a stable state is maintained. Writing is performed.
[0045]
Once data is written, even if the word line W1 is set to a low level potential and the FETs 4 and 5 are turned off, the state of the node Q and the node Q ′ of the memory cell 6a does not change and is held.
[0046]
Therefore, the potential of the output part OUT of the memory part 6 becomes high level by inverting the potential of the node Q ′ of the memory cell 6a by the inverter 6d, and the gradation display circuit 7 first writes the data line D11 to the high level. The data of the potential is output.
[0047]
In addition, when writing low-level potential data to the memory cell 6a, the bit line control circuit 9 shown in FIG. 1 sets the data line D11 to the low-level potential and the data line D11 ′ to the high-level potential. Then, the word line control circuit 8 sets the word line W1 to a high level potential, and the FET 4 and FET 5 are turned on. As a result, the potential of the node Q on the FET 4 side of the memory cell 6a becomes low level, the potential of the node Q ′ on the FET 5 side becomes high level, a stable state is maintained, and data is written.
[0048]
Accordingly, the potential of the output part OUT of the memory unit 6 is inverted to the low level by inverting the potential of the node Q ′ of the memory cell 6a by the inverter 6d, and the gray level display circuit 7 initially has the low level written to the data line D11. The data of the potential is output.
[0049]
Data can be written into each bit of the RAM for each pixel region arranged in the row direction as described above. In the present embodiment, first, for each bit of the RAM in the pixel region in the selected column direction, the bit line control circuit 9 performs data line pairs ([D11: D11 ′, D21: D21 ′ to D81: D81 ′] to [D1m: D1m ′, D2m: D2m ′ to D8m: D8m ′]) are output to each of the high-level and low-level complementary data, and the word line control circuit 8 then outputs one of the word lines W1 to Wn. It is configured to write desired data to each bit of the RAM by selecting a pixel area in any row direction at a high level.
[0050]
That is, in this embodiment, since 8-bit digital data can be stored for each pixel area, the gradation data for each pixel included in the image signal is stored in the RAM of each pixel area. Therefore, it is possible to express 256 gradations.
[0051]
Note that once data is written to the RAM of each pixel area, the value is held until the next data is written, and the response speed of the liquid crystal to the write voltage is significantly slower than the speed at which the data is rewritten. The writing timing to the RAM can be made completely asynchronous with the image display timing.
[0052]
Note that the configuration of the RAM memory cell 6a in each pixel region is not limited to the SRAM type shown in FIG. 2A, but may be a DRAM type as shown in FIG.
In the case of the DRAM type, the data potential is written in the storage capacitor 6f, and the written potential is output via the inverter 6e and the inverter 6d. When the DRAM type is used, a refresh operation is required. However, since the area of the memory cell 6a on the first substrate can be made minute, the RAM can be highly integrated.
[0053]
In the case of DRAM, it is possible to remove D11 ′, D21 ′,..., D81 ′ from the data line pair in FIG. 1, further remove transfer gate 5, and remove inverter 6e in FIG. The data holding means for each pixel can be composed of an FET 4, a capacitor 6f, and a complementary inverter 6d.
[0054]
Next, the configuration of the gradation display circuit 7 for displaying the image by writing the gradation data written in the 8-bit RAM in each pixel area to the liquid crystal cell 3 as described above will be described.
[0055]
In order to reflect the gradation data digitized by a plurality of bits as an effective voltage applied to the liquid crystal cell 3, the ON period of the signal supplied to the pixel electrode 1 connected to the liquid crystal cell 3 is made to correspond to the gradation data. Therefore, it is necessary to perform pulse width modulation control.
[0056]
In the present embodiment, the gradation display circuit 7 is arranged for each pixel, and the gradation display circuit 7 is configured as shown in FIG. As shown in FIG. 3, the gradation display circuit 7 includes a coincidence detection circuit 7a and an on / off waveform selection circuit 7b.
[0057]
The coincidence detection circuit 7a is provided with an input gate circuit in which a negative circuit is connected to the output stage of the exclusive OR circuit for the number of bits of the RAM in the pixel area. The circuit is supplied with binary signals P0 to P7 output from each stage of an 8-bit binary counter provided in the display control circuit 10 shown in FIG. 1, and an output signal from each bit of the RAM in the pixel area. It is configured to be. Therefore, when the values represented by the binary signals P0 to P7, that is, the count value (0 to 255) by the 8-bit binary counter becomes equal to the value of the data stored in the RAM, all the input gate circuits The output of all the AND gate circuits of the AND circuit unit 12 provided in the preceding stage of the input unit 11 is thereby set to the high level. Since the high level output of the AND circuit section 12 is input to one input terminal of the latch gate circuit 13 constituted by an AND gate circuit, the other input terminal of the latch gate circuit 13 is shown in FIG. When the latch pulse signal LP rising to the high level output from the display control circuit 1 is input, the clock input terminal C of the latch circuit 14 serving as the output signal holding circuit constituted by the D flip-flop circuit is set to the high level. The pulse signal that rises to is input. Thereby, in the latch circuit 14, the signal input to the input terminal D is output from the output terminal XQ. In this embodiment, since the low level signal VSS is input to the input terminal D, a signal that falls to a low level is output from the output terminal XQ, and a reset signal is output to the reset terminal R. It is maintained until it is input. The reset terminal R is configured to receive a timing signal YD output from the display control circuit 10 shown in FIG. 1 and indicating the start of one scanning period (cycle T) via the inverter circuit 15. The 8-bit binary counter described above is also reset in synchronization with the timing signal YD and starts counting. Further, the timing signal YD, the binary signals P0 to P7, and the latch pulse signal LP described above are sent from the display control circuit 10 to all the pixels via the display control lines (S1 to Sn) as shown in FIG. It is configured to be supplied to each of the provided gradation display circuits 7. Note that the AND circuit of FIG. 3 may be omitted by wire-connecting the output of the input gate circuit.
[0058]
The on / off waveform selection circuit 7b is a switch circuit as shown in FIG. The ON waveform ONW and the OFF waveform OFFW output from the display control circuit 10 are selected by a signal from the coincidence detection circuit 7a.
[0059]
The operation of the gradation display circuit 7 configured as described above will be described with reference to FIGS. First, when the timing signal YD indicating the start of one scanning period is output to the gradation display circuit 7, the output of the latch circuit 14 becomes a high level potential which is an initial state. Accordingly, in the on / off waveform selection circuit 7 b, the on waveform ONW is selected and supplied to the pixel electrode 1.
[0060]
At the same time, the count operation of the 8-bit binary counter in the display control circuit 10 is started. As a result, binary signals P0 to P7 having values of 0 to 255 are output to the gradation display circuit 7. Further, as shown in FIG. 4, since the latch pulse signal LP output from the display control circuit 10 is also output in synchronization with the count cycle of the 8-bit binary counter, it is stored in the RAM provided in each pixel area. When the measured data value matches the counter value, the output of the latch circuit 14 is switched to the low level signal, and then maintained as the low level signal until the next scanning period is started. When the output of the latch circuit 14 becomes a low level signal, the off waveform OFFW is selected and supplied to the pixel electrode 1 in the on / off waveform selection circuit 7b. As described above, by maintaining the ON potential in accordance with the time width for applying to the pixel electrode, an effective voltage corresponding to the gradation level can be applied to the liquid crystal cell of each pixel.
[0061]
The example shown in FIG. 4 shows an example when the data in the RAM is “7”. In one scanning period, the selection pulse for the on / off waveform selection circuit 7b is converted into gradation data for each pixel area. It can be seen that corresponding pulse width modulation is performed.
[0062]
FIG. 5 shows an example of the selection pulse corresponding to each gradation data. As shown in FIG. 5, according to the present embodiment, the ON period of each selection pulse is aligned with the start position of the scanning period, and the ON period is continuously formed without dispersion. . Therefore, according to the present embodiment, the number of transitions of the voltage waveform applied to the liquid crystal can be reduced, and in particular, even when the scanning frequency is high and the on period of each pulse is short, Accurate gradation display can be performed without causing rounding.
[0063]
Further, in the present embodiment, as shown in FIG. 1, an AC power supply 20 is connected to the counter electrode 2, and a pulse signal that is alternately switched between +3.0 V and 0 V every scanning period as shown in FIG. Was configured to supply. Then, a pulse signal having the same phase as the pulse signal supplied to the counter electrode 2 as shown in FIG. 6 is used as the off waveform OFFW, and a pulse signal supplied to the counter electrode 2 as shown in FIG. An antiphase pulse signal was used.
[0064]
That is, when the pulse signal as shown in FIG. 6 is supplied to the counter electrode 2 and the OFF waveform OFFW of the pulse signal having the same phase as the pulse signal is supplied to the pixel electrode 1, the counter electrode 2 and the pixel electrode The potential difference between 1 disappears, and no voltage is applied to the liquid crystal cell 3. However, when a pulse signal having a phase opposite to that of the pulse signal supplied to the counter electrode 2 as the ON waveform ONW is supplied to the pixel electrode 1, the potential difference between the counter electrode 2 and the pixel electrode 1 is always 3 V, but for each scanning period. Therefore, the direction of the voltage is different and AC driving is performed.
[0065]
As described above, according to this embodiment, even when the operating voltage of the circuit formed on the first substrate is 3.0 V and the gate breakdown voltage of the circuit is 3.0 V + α, the liquid crystal can be AC driven. Even when the pattern is miniaturized, the liquid crystal can be driven satisfactorily. In addition, since the operating voltage (power supply voltage) of each circuit can be lowered, power consumption can be greatly reduced.
[0066]
Then, by selecting the on waveform ONW and the off waveform OFFW based on the output of the coincidence detection circuit 7a by the on / off waveform selection circuit 7b as described above, the selection period of the on waveform ONW within one scanning period is obtained. The image data can be expanded according to the gradation data stored in the RAM, and a good gradation display can be achieved.
[0067]
Further, by using the gradation display circuit of the present embodiment, it is possible to easily correct the transmittance characteristics of the liquid crystal cell.
[0068]
FIG. 17 shows an example of transmittance characteristics with respect to the applied voltage (effective value) to the liquid crystal cell in the normally white mode and the normally black mode.
[0069]
As shown in FIG. 17, in any mode, as the maximum or minimum gradation level is approached, the change in transmittance with respect to the applied voltage becomes less linear. In this case, the pulse width of the applied voltage must be corrected.
[0070]
Therefore, in this embodiment, the pulse width of the applied voltage is corrected by using a pulse width correction circuit as described below. In the following description, a case where the RAM is configured with 4 bits will be described in order to simplify the description. In the following description, the selection pulse is also different from the present embodiment in that the selection pulse is aligned with the end position of the scanning period.
[0071]
FIG. 7 shows an example of a pulse width correction circuit, FIG. 8 is a time chart of each part of the pulse width correction circuit, FIG. 9 is an equivalent circuit of a liquid crystal cell in which a liquid crystal layer is sandwiched between a pixel electrode and a counter electrode, and FIG. The relationship figure of a voltage and the applied voltage to a liquid-crystal layer is shown.
[0072]
7 includes a counter 601, a D-type flip-flop 602, an AND gate 603, a PLA circuit 604, a pull-up P-channel MOSFET 605 for the PLA circuit 604, and an AND gate 606. Composed.
[0073]
The counter 601 is a 9-stage binary counter, and counts the clock signal f1 input to the clock signal terminal CL. The clock signal f1 is also input to the D-type flip-flop 602, and a rising differential pulse of the reset signal R synchronized with the clock signal f1 is formed by a circuit including the D-type flip-flop 602 and the AND gate 603. The differential pulse is input to the reset signal terminal R of the counter 601, and the counter 601 is reset by this differential pulse.
[0074]
A PLA circuit 604 using an N-channel MOSFET is connected to the 7-bit outputs Q2 to Q8 of the counter 601. The PLA circuit 604 has ten exits and decodes numerical values such as [78] to [27]. Here, the setting of this numerical value is demonstrated.
[0075]
FIG. 10 shows the voltage V applied to the pixel. P Charge voltage V to the liquid crystal layer LC The voltage curve is drawn. This voltage curve is determined by the time constant of the pixel. This time constant is equivalent to the equivalent capacitance C of the liquid crystal layer when the equivalent circuit of the pixel is considered as shown in FIG. LC And the resistance component R of the pixel. The resistance component R of the pixel is a combined resistance of the output resistances of the drive circuits on the row side and the column side. 0 And the equivalent resistance R of the transistor NL And combined resistance. The time constant represented in this way is expressed as the scanning period T H The charging voltage V to the liquid crystal layer LC Is the ON voltage V of the transistor ON Assuming that the voltage rises up to 80%, the charge voltage V to the liquid crystal layer LC The change with time is as shown in FIG.
[0076]
The numbers on the curve shown in FIG. 10 indicate the charging voltage V to the liquid crystal layer. LC Is applied voltage V to the pixel P V LC = 0.8V P The charging voltage V LC Are equally divided into 15 and further one scanning period T H Divided into 80 and T H This is the number of pulses necessary to obtain each divided voltage when / 80 is one pulse. With such a setting, a total of 14 numbers are written on the curve shown in FIG. 10, which corresponds to producing 16 gradations. The complement of these 14 numbers to 80 is the numerical value to be decoded shown in parentheses in FIGS. FIG. 8 shows pulse signals output from the 10 outlets of the PLA circuit 604 in correspondence with the decoding target numerical values shown in parentheses as decoding results by the PLA circuit 604 for each numerical value. Yes. As shown in FIG. 8, since these pulse signals are negative polarity signals, the polarity is inverted by an inverter circuit, and the pulse signal as a decoding result obtained by inverting the polarity and the divided output of the clock signal f1 by four. The AND circuit 606 calculates the logical product of the output Q1 of the counter 601 and the corrected clock signal f2.
[0077]
The correction clock signal f2 obtained in this way is input to a 4-bit binary counter (not shown), and the correction clock signal f2 is counted by this binary counter. Then, a coincidence between the count result and a value obtained by reversing the polarity of the data stored in the RAM is detected, and the latch circuit is set when they coincide. For example, when the data stored in the RAM is (0010), as shown in FIG. 8, when the value of the 4-bit binary counter becomes (1101), that is, the thirteenth correction clock signal f2. The output of the latch circuit is set to a high level at the timing of counting. If the data stored in the RAM is (0110), as shown in FIG. 8, when the value of the 4-bit binary counter becomes (1001), that is, the ninth correction clock signal f2. The output of the latch circuit is set to a high level at the timing of counting. Further, when the data stored in the RAM is (1100), when the value of the 4-bit binary counter becomes (0011), that is, at the timing when the third correction clock signal f2 is counted. Output is set to high level.
[0078]
The ON waveform ONW is selected during the period when the output of the latch circuit is set to the high level as described above, and the OFF waveform OFFW is selected during other periods.
[0079]
With the above configuration, the correction clock signal f2 is output at an interval reflecting the non-linearity of the change in transmittance with respect to the applied voltage. The high level of the latch circuit set based on this correction clock signal f2 is output. Since the non-linearity is also reflected in the level period, an appropriate charging voltage V corresponding to the non-linearity is obtained. LC Can be applied to the liquid crystal layer.
[0080]
In the present embodiment, since the RAM is configured with 8 bits and performs gradation display of 256 gradations, for example, the scanning period T H The applied voltage V to the pixel P The charging voltage V to the liquid crystal layer rising up to 80% LC Is divided into 255 and the scanning period T H 10 is obtained according to a curve as shown in FIG. 10, using a reference pulse having a period divided by 255 as one cycle, and reaching each voltage divided by 255. Further, the number of reference pulses is decoded using a binary counter and a PLA circuit as shown in FIG. H 254 corrected clock signals f2 are output. Then, the correction clock signal f2 is counted by an 8-bit binary counter, and binary signals P0 to P7 shown in FIG. 3 are output. In this way, an appropriate voltage corresponding to the nonlinearity of the change in transmittance with respect to the applied voltage can be applied to the pixel, and a good gradation display can be performed.
[0081]
As described above, according to the present embodiment, since the RAM for holding the gradation data is provided in each pixel, it is necessary to rewrite the gradation data in each pixel as long as the value of the gradation data does not change. However, an appropriate voltage can be applied to the liquid crystal only by writing the gradation data once to the RAM.
[0082]
In addition, the RAM is composed of a plurality of bits instead of the conventional one bit, and further includes a gradation display circuit for each pixel, based on gradation data held in the plurality of bits of RAM. Since the on-waveform selection pulse is configured to be subjected to pulse width modulation, gradation display can be performed for each scanning period independently for each pixel. That is, it is possible to perform gradation display only by performing processing similar to the processing for writing gradation data to the frame memory, and gradation display control can be easily performed.
[0083]
Furthermore, since the ON period of the selection pulse is aligned with the start position of the scanning period and is continuous without being dispersed within one scanning period, the display frequency becomes a high frequency, and the selection is performed. Even when the ON period of the pulse is shortened, the number of transitions of the voltage waveform applied to the liquid crystal is not increased, and the waveform of the selection pulse is not rounded. Therefore, good gradation display is possible without lowering the effective voltage applied to the liquid crystal. Note that the off period may be aligned with the start position, and transition to the on period may be performed at a timing according to the gradation level of one scanning period.
[0084]
Since the AC voltage signal is applied to the counter electrode and the phase of the AC voltage signal is switched to the same phase as the opposite phase, the ON waveform and the OFF waveform applied to the pixel electrode are switched. The breakdown voltage of the gate means for supplying a voltage to the pixel electrode can be reduced as compared with the conventional case, and a fine patterning can be realized.
[0085]
In the present embodiment, the P11 multi-bit RAM and the gradation display circuit 7 are formed on the first substrate below each reflective pixel electrode 1.
[0086]
Therefore, according to the present embodiment, it is possible to easily and satisfactorily perform gradation display with low power consumption while taking advantage of the reflective liquid crystal device that can achieve both high resolution and high luminance.
[0087]
In this embodiment, the example in which the ON period of the selection pulse is summarized based on the start position of the scanning period has been described, but the present invention is not limited to such a configuration, and the end of the scanning period is completed. You may comprise so that it may combine on the basis of a position.
[0088]
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS. In addition, about the common part with 1st Embodiment, the same code | symbol is attached | subjected and description is abbreviate | omitted.
[0089]
In the present embodiment, as shown in FIG. 11, latch circuits 30 and 31 including inverters are used for each pixel instead of the RAM as in the first embodiment, and the data input to the coincidence detection circuit is as follows. The difference from the first embodiment is that timing data that directly defines the ON period of the selection pulse is used instead of using the count data of the binary counter.
[0090]
As shown in FIG. 11, the latch circuits 30 and 31 provided in each pixel are each composed of two complementary clocked inverters 30a and 30b (31a and 31b) and one complementary inverter 30c (31c). As shown in FIG. 12B, the input data D1 (D2) is latched at the falling edge of the clock signal CL. In the present embodiment, a latch circuit for 2 bits is provided, and gradation expression of 4 gradations is possible.
[0091]
As shown in FIG. 11, the coincidence detection circuit 32 provided in each pixel is composed of an AND gate circuit 32a and an OR gate circuit 32b, and each of the coincidence of latched 2-bit data and the latched data When the coincidence with the timing data is detected, a high level signal is output.
[0092]
In the present embodiment, in order to reduce the number of gates, no latch circuit is provided in the coincidence detection circuit 32, and the display control circuit 10 directly connects to the AND gate circuit 32a as shown in FIG. Timing data G1 and G2 are input.
[0093]
The on / off waveform selection circuit 33 is composed of an exclusive circuit and a negation circuit. When the output of the coincidence detection circuit is a high level signal, a waveform having a phase opposite to that of the waveform FR applied to the counter electrode 2 is subjected to pulse width modulation. Output as a signal.
[0094]
FIG. 12A shows a timing chart of the operation in this embodiment. As shown in FIG. 12A, in the present embodiment, when the data latched in the latch circuit 30.31 is (M1, M2 = 1, 1), it depends on the values of the timing data G1, G2. Instead, the ON waveform is selected in the entire period of one scanning period. When the data latched in the latch circuit 30.31 is (M1, M2 = 1, 0), the timing data G1 is selected as it is, and is turned on in 2/3 of one scanning period. The waveform is selected. Further, when the data latched in the latch circuit 30.31 is (M1, M2 = 0, 1), the timing data G2 is selected as it is, and it is turned on in 1/3 of one scanning period. The waveform is selected.
[0095]
By using the timing data as described above, in this embodiment, not only can the configuration of the coincidence detection circuit be simplified, but the latch circuit 14 in the first embodiment can be omitted, and the circuit can be simplified. It is possible to FIGS. 13A and 13B are circuit diagrams in which the circuit of this embodiment is configured by complementary FETs. A pattern diagram of this circuit is shown in FIG.
[0096]
As shown in FIG. 12, according to the present embodiment, the circuit described above is formed on the first substrate under each reflective pixel electrode. Therefore, even when the size and resolution of the liquid crystal device are reduced and the area of the pixel electrode is reduced, it is possible to manufacture a reflective liquid crystal device including the circuit of this embodiment.
[0097]
(Third embodiment)
Next, a third embodiment of the present invention will be described with reference to FIGS. In addition, about the common part with 1st Embodiment, the same code | symbol is attached | subjected and description is abbreviate | omitted.
[0098]
As shown in FIG. 15, the reflective liquid crystal device of this embodiment includes a second substrate 1304a and a first substrate 1304b, and a polyimide having a metal conductive film formed on the first substrate 1304b. A TCP (Tape Carrier Package) 1320 mounted with an IC chip 1324 is connected to the table 1322. The IC chip 1324 assists the control of the reflective liquid crystal device, and may not be added when the first substrate 1304b has all its functions. In the present embodiment, the liquid crystal device configured as described above is used as a liquid crystal light valve 100B (100R, 100G) in a reflective projector.
[0099]
FIG. 16 is a diagram showing the configuration of the reflective projector of this embodiment. In the reflective projector according to the present embodiment, as shown in FIG. 16, the light emitted from the light source lamp 200 (substantially white light) is blue light B and red light R / green by a color separation mirror 201 composed of a cross dichroic mirror. It is split into light G. Each light is incident on a polarization beam splitter (PBS) 203 via a mirror 202, and S-polarized light is incident on a reflective liquid crystal light valve 100B, 100R, 100G for color light modulation by the PBS 203. The incident color light enters the liquid crystal layer from the second substrate 1304a of each light valve, is reflected by each reflective pixel electrode, and is transmitted through the liquid crystal layer again and emitted. When passing through the liquid crystal layer, each pixel has a polarization axis of incident S-polarized light between the P-polarization axis and the S-polarization axis in accordance with the effective voltage applied between the pixel electrode and the counter electrode. The rotation is controlled every time. In the PBS 203, the S polarization component returned from the reflective liquid crystal light valves 100B, 100R, and 100G is reflected and the P polarization component is transmitted. Accordingly, each PBS 203 transmits color light having a light amount corresponding to the degree of rotation of the polarization axis of the light emitted from the liquid crystal light valves 100B, 100R, and 100G. This amount of light corresponds to the amount of light (transmittance) corresponding to the gradation level assigned to each color light. The color light transmitted through each PBS 203 is reflected by blue light B and red light R by the wavelength selective reflection layer of blue light reflection / red light reflection formed in an X shape in the color synthesis prism 204, and green light G is reflected. After being transmitted, the color light is synthesized and emitted. This color light is projected onto the screen 206 by the projection lens 205.
[0100]
Even in such a configuration, since the gradation display is performed by the data stored in the RAM of each pixel of the liquid crystal light valve, the number of times of switching the voltage applied to the liquid crystal layer is smaller than that of the conventional liquid crystal light valve, Accurate gradation display can be performed. Therefore, it is possible to project a color image with higher quality than before.
[0101]
As described above, the reflective liquid crystal device of the present invention has high resolution and high brightness even when used in a color liquid crystal projector as well as an image display unit of a notebook personal computer, a small VTR camera, or a television. Thus, good gradation display can be performed.
[0102]
In the above embodiment, the on period in one scanning period is set with the trailing edge side of the scanning period as a reference, but there is no problem in display quality even if the on period and the off period are reversed. It doesn't matter. Further, the gradation data and timing data may indicate an on period or an off period. Furthermore, as a reflection type liquid crystal device, it is needless to say that not only the first substrate is a semiconductor substrate but also a light transmissive substrate may be used.
[0103]
【The invention's effect】
As described above in detail, according to the present invention, the multi-bit gradation data holding means is provided below the reflective pixel electrode that defines each pixel, and is held by the gradation data holding means. Based on the grayscale data, the pulse width modulation means modulates the ON period in each scanning period of each pixel as the size of the pulse width, so the number of times of writing grayscale data to each pixel is reduced. As a result, power consumption can be reduced and gradation display can be performed for each scanning period for each pixel, so that good image display is possible.
[Brief description of the drawings]
FIG. 1 is a schematic view of a reflective liquid crystal device according to a first embodiment of the present invention.
2 is a circuit diagram showing a configuration of a memory cell in the reflective liquid crystal device of FIG. 1, in which (A) is a circuit diagram in the case where the memory cell is configured by SRAM, and (B) is a circuit in which the memory cell is configured by DRAM. It is a circuit diagram in the case.
3 is a circuit diagram showing a configuration of a gray scale display circuit in the reflective liquid crystal device of FIG. 1;
4 is a timing chart showing operation timings in the reflective liquid crystal device of FIG. 1. FIG.
5 is a timing chart showing an ON waveform application period corresponding to gradation data in the reflective liquid crystal device of FIG. 1; FIG.
6 is a diagram illustrating a waveform applied to a counter electrode and an on waveform and an off waveform applied to a pixel electrode in the reflective liquid crystal device of FIG. 1. FIG.
7 is a circuit diagram showing an example of a pulse width correction circuit for explaining a pulse width correction circuit used in the reflective liquid crystal device of FIG. 1; FIG.
8 is a timing chart showing operation timings of the pulse width correction circuit and the latch circuit of FIG.
9 is a circuit diagram showing an equivalent circuit of a pixel of the liquid crystal device used for explaining the pulse width correction circuit of FIG. 7. FIG.
10 is a diagram showing a charging voltage waveform to a liquid crystal layer with respect to a voltage applied to the liquid crystal device used for explaining the pulse width correction circuit of FIG.
FIG. 11 is a circuit diagram showing a configuration of a gradation display circuit in a reflective liquid crystal device according to a second embodiment of the present invention.
FIG. 12 is a timing chart showing operation timings in the reflective liquid crystal device according to the second embodiment of the present invention, where FIG. The timing chart showing the output timing of the circuit, (B) is a timing chart showing the operation of the latch circuit.
13A and 13B are circuit diagrams showing a gray scale display circuit in a reflective liquid crystal device according to a second embodiment of the present invention using N-channel TFTs, FIG. 13A is a circuit diagram of a latch circuit, and FIG. ) Is a circuit diagram of the coincidence detection circuit.
FIG. 14 is a diagram showing an example of a pattern of a gradation display circuit in a reflective liquid crystal device according to a second embodiment of the present invention.
FIG. 15 is a perspective view showing a schematic configuration of a reflective liquid crystal device as a liquid crystal light valve according to a third embodiment of the present invention.
16 is a schematic diagram showing a schematic configuration of a reflective projector using the liquid crystal light valve of FIG.
FIG. 17 is a diagram showing a change in transmittance of a liquid crystal display panel with respect to an applied voltage.
[Explanation of symbols]
1 ... Pixel electrode
2 ... Counter substrate
3. Liquid crystal cell
4, 5 ... Switching element
6 ... Memory cell
7 ... gradation display circuit
7a: coincidence detection circuit
7b ... ON / OFF waveform selection circuit
8 ... Word line control circuit
9: Bit line control circuit
10: Display control circuit
14 ... Latch circuit
20 ... AC power supply
30, 31 ... Latch circuit
32. Match detection circuit
33 ... ON / OFF waveform selection circuit

Claims (4)

第１の基板と、
該第１の基板に対向して設けられた第２の基板と、
前記第１の基板にマトリクス状に配置された複数の画素電極を備えた反射型液晶装置であって、
前記第１の基板の前記画素電極が形成された層よりも下層に、各画素毎に形成され、階調データを構成する複数のビットを保持する階調データ保持手段と、
前記データ保持手段に保持された複数ビットにより規定される階調データに対応する、前記各画素を駆動するためのパルス信号をパルス変調により生成するパルス幅変調手段と、
前記パルス幅変調手段により生成されたパルス信号に従って、前記各画素を駆動するための電圧を該画素に供給する電圧供給手段と、 を備え、
前記パルス幅変調手段は、前記各々の画素毎に形成された階調表示回路と、複数の画素に対して共通に設けられた表示制御回路とを備え、
前記階調表示回路は、前記表示制御回路から供給されるタイミングデータと前記階調データ保持手段に保持されたデータとの一致を検出し、一致検出時に自己の出力信号の極性を切り換える一致検出回路と、該一致検出回路の出力信号を保持する出力信号保持回路と、該出力保持回路の出力に基づいてオン波形かオフ波形かを選択するオンオフ波形選択回路とを備え、
前記表示制御回路は、前記各々の階調表示回路に対し、前記タイミングデータとして、最低階調から最高階調までの階調データを、一走査期間内に昇順または降順に出力するバイナリィカウンタを備えることを特徴とする反射型液晶装置。A first substrate;
A second substrate provided opposite to the first substrate;
A reflective liquid crystal device comprising a plurality of pixel electrodes arranged in a matrix on the first substrate,
Gradation data holding means formed for each pixel below the layer on which the pixel electrode is formed on the first substrate and holding a plurality of bits constituting gradation data;
Pulse width modulation means for generating, by pulse modulation, a pulse signal for driving each pixel corresponding to gradation data defined by a plurality of bits held in the data holding means;
Voltage supply means for supplying a voltage for driving each pixel to the pixel in accordance with a pulse signal generated by the pulse width modulation means, and
The pulse width modulation means includes a gradation display circuit formed for each of the pixels, and a display control circuit provided in common for a plurality of pixels,
The gradation display circuit detects the coincidence between the timing data supplied from the display control circuit and the data held in the gradation data holding unit, and switches the polarity of its own output signal when a coincidence is detected. An output signal holding circuit that holds an output signal of the coincidence detection circuit, and an on / off waveform selection circuit that selects an on waveform or an off waveform based on the output of the output holding circuit,
The display control circuit includes a binary counter that outputs gradation data from the lowest gradation to the highest gradation as the timing data for each of the gradation display circuits in ascending or descending order within one scanning period. A reflection type liquid crystal device. 前記階調データ保持手段は、スイッチング素子を用いて形成されたスタティックＲＡＭ（ＳＲＡＭ）あるいはダイナミックＲＡＭ（ＤＲＡＭ）であることを特徴する請求項１に記載の反射型液晶装置。  2. The reflection type liquid crystal device according to claim 1, wherein the gradation data holding means is a static RAM (SRAM) or a dynamic RAM (DRAM) formed using a switching element. 前記階調データ保持手段は、スイッチング素子を用いて形成され、クロック信号に同期して動作するラッチ回路であることを特徴とする請求項１に記載の反射型液晶装置。  2. The reflection type liquid crystal device according to claim 1, wherein the gradation data holding means is a latch circuit formed using a switching element and operating in synchronization with a clock signal. 請求項１乃至請求項３のいずれかに記載の反射型液晶装置を備えたことを特徴とする反射型プロジェクタ。  A reflection type projector comprising the reflection type liquid crystal device according to claim 1.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246386B1 (en) * 1998-06-18 2001-06-12 Agilent Technologies, Inc. Integrated micro-display system
JP2001337650A (en) * 2000-05-24 2001-12-07 Canon Inc Liquid crystal display equipment with built-in memory means
JP3723443B2 (en) * 2000-11-17 2005-12-07 三洋電機株式会社 Active matrix display device
JP4619522B2 (en) * 2000-12-04 2011-01-26 東芝モバイルディスプレイ株式会社 Liquid crystal display device
US8339339B2 (en) 2000-12-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, method of driving the same, and electronic device
TW536689B (en) 2001-01-18 2003-06-11 Sharp Kk Display, portable device, and substrate
GB0117226D0 (en) * 2001-07-14 2001-09-05 Koninkl Philips Electronics Nv Active matrix display devices
GB0118183D0 (en) * 2001-07-26 2001-09-19 Koninkl Philips Electronics Nv Device comprising of an array of pixels
JP4785300B2 (en) 2001-09-07 2011-10-05 株式会社半導体エネルギー研究所 Electrophoretic display device, display device, and electronic device
JP3767737B2 (en) 2001-10-25 2006-04-19 シャープ株式会社 Display element and gradation driving method thereof
JP4560275B2 (en) * 2003-04-04 2010-10-13 株式会社半導体エネルギー研究所 Active matrix display device and driving method thereof
US20100193792A1 (en) * 2007-07-20 2010-08-05 Toshiaki Miyajima Laminated film manufacturing method, semiconductor device manufacturing method, semiconductor device and display device
JP2009211094A (en) * 2009-06-17 2009-09-17 Semiconductor Energy Lab Co Ltd Display, and method of driving display, and electronic device
JP2011191771A (en) * 2011-04-19 2011-09-29 Semiconductor Energy Lab Co Ltd Electrophoretic display device and display device
CN106773174A (en) * 2016-12-30 2017-05-31 武汉华星光电技术有限公司 The method of testing and test device of display panel

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