JP3661523B2

JP3661523B2 - Electro-optical device driving method, driving circuit, electro-optical device, and electronic apparatus

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Publication number: JP3661523B2
Application number: JP27753099A
Authority: JP
Inventors: 明井上; 卓山崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-09-29
Filing date: 1999-09-29
Publication date: 2005-06-15
Anticipated expiration: 2019-09-29
Also published as: JP2001100707A

Description

【０００１】
【発明の属する技術分野】
本発明は、パルス幅変調により階調表示制御を行う電気光学装置の駆動方法、駆動回路および電気光学装置ならびに電子機器に関する。
【０００２】
【従来の技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に変わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。
【０００３】
ここで、従来の電気光学装置は、例えば、次のように構成されている。すなわち、従来の電気光学装置は、マトリクス状に配列した画素電極と、この画素電極に接続されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のようなスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板の間に充填された電気光学材料たる液晶とから構成される。そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化するので、画素毎に濃度が変化することとなる。このため、階調表示することが可能となるのである。
【０００４】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、データ線を順次選択し、第３に、選択されたデータ線に、階調に応じた電圧の画像信号をサンプリングする構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、データ線に印加される画像信号は、階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要となるので、装置全体のコスト高を招致してしまう。さらに、これらのＤ／Ａ変換回路、オペアンプなどの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難である、という問題があり、特に、高精細な表示を行う場合に顕著となる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、高品質・高精細な階調表示が可能な電気光学装置、その駆動方法、その駆動回路、さらには、この電気光学装置を用いた電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、第１の発明は、フィールド毎に１画面分の各画素の階調データを受け取り、これらの階調データに従って、各々メモリを備えた複数の画素のオンオフ駆動を行う電気光学装置の駆動方法であって、
１フィールドを分割した複数のサブフィールドの各々において、
各画素をオンにする電圧またはオフにする電圧の印加を指示するデータ信号を前記階調データに応じて順次生成して各画素のメモリに書込み、少なくとも、全画素のメモリに対して前記データ信号の書込みが行われる期間であるデータ転送期間の経過後に、各画素に対して当該データ信号に応じた電圧の印加を行うこと
を特徴とする電気光学装置の駆動方法を提供するものである。
【０００８】
この発明によれば、１フィールドにおいて、画素をオン（またはオフ）にする電圧の印加時間が、当該画素の階調に応じてパルス幅変調される結果、実効値制御による階調表示が行われることとなる。この際、各サブフィールドにおいては、画素のオンまたはオフを指示するだけで済むので、画素への指示信号として、２値信号（すなわち、ＨレベルかＬレベルかしか取り得ないディジタル信号）を用いることができる。従って、この発明では、画素への印加信号がディジタル信号となるので、素子特性や配線抵抗などの不均一性に起因する表示ムラが抑えられる結果、高品質かつ高精細な階調表示が可能となる。
【０００９】
なお、本発明において、１フィールドとは、水平走査信号および垂直走査信号に同期して水平走査および垂直走査することにより、１枚のラスタ画像を形成するのに要する期間という意味合いで用いている。
【００１０】
また、この発明によれば、少なくともデータ転送期間が経過した後に、画素内のメモリに書込まれたデータ信号に応じて画素をオンにする電圧または画素をオフにする電圧のいずれかを各画素に印加するようになっている。このため、データ信号に応じて画素をオンオフ駆動する期間を、データ転送期間の長さとは無関係に設定できるから、高階調の画像表示が可能となる。
【００１１】
なお、本発明において、データ転送期間とは、前記データ信号のいずれかの画素への書込みが開始されてから各データ信号が１画面分の全画素のメモリに対して書込まれるまでの期間を意味する。
【００１２】
この第１の発明の一態様において、各サブフィールドにおけるデータ転送期間の間、各画素のメモリに書込まれたデータ信号とは無関係に、画素をオンにする電圧または画素をオフにする電圧のいずれかを各画素に対して印加する。
【００１３】
第２の発明は、フィールド毎に１画面分の各画素の階調データを受け取り、これらの階調データに従って、複数のデータ線と複数の走査線との各交差に対応して配設され、各々メモリを備えた複数の画素を駆動する電気光学装置の駆動回路であって、
１フィールドを分割した複数のサブフィールドの各々において、データ線から画素への電圧印加を可能にする走査信号を、前記走査線の各々に順次供給する走査線駆動回路と、
前記複数のサブフィールドの各々において、画素をオンにする電圧またはオフにする電圧の印加を指示するデータ信号を前記階調データに応じて順次生成し、前記走査信号が供給される間、当該データ信号を各画素内のメモリに書込むべく各データ線に供給するデータ線駆動回路と、
前記複数のサブフィールドの各々において、少なくとも、全画素のメモリに対して前記データ信号の書込みが行われる期間であるデータ転送期間の経過後に、前記各画素のメモリに書込まれたデータ信号に応じて画素がオンオフ駆動されるように、各画素に印加される電圧を制御する電圧制御回路と
を具備することを特徴とする電気光学装置の駆動回路を提供するものである。
【００１４】
この第２の発明は、上記第１の発明を電気光学装置の駆動回路として具現したものであり、上記第１の発明と同様な効果を奏する。
【００１５】
この第２の発明の一態様において、前記電圧制御回路は、各サブフィールドにおけるデータ転送期間の間、各画素のメモリに書込まれたデータ信号とは無関係に画素がオンまたはオフとなるように、各画素に印加される電圧を制御する。
【００１６】
第３の発明は、複数の走査線と複数のデータ線との各交差に対応して配設され、各々メモリを備えた複数の画素を有する電気光学装置であって、
１フィールドを分割した複数のサブフィールドの各々において、データ線から画素への電圧印加を可能にする走査信号を、前記走査線の各々に順次供給する走査線駆動回路と、
前記複数のサブフィールドの各々において、画素をオンにする電圧またはオフにする電圧の印加を指示するデータ信号を前記階調データに応じて順次生成し、前記走査信号が供給される間、当該データ信号を各画素内のメモリに書込むべく各データ線に供給するデータ線駆動回路と、
前記サブフィールドの各々において、少なくとも、全画素のメモリに対して前記データ信号の書込みが行われる期間であるデータ転送期間の経過後に、前記各画素のメモリに書込まれたデータ信号に応じて画素がオンオフ駆動されるように、各画素に印加される電圧を制御する電圧制御回路と
を具備することを特徴とする電気光学装置を提供するものである。
【００１７】
この第３の発明は、上記第１の発明を電気光学装置として具現したものであり、上記第１の発明と同様な効果を奏する。
【００１８】
この第３の発明の一態様において、前記電圧制御回路は、各サブフィールドにおけるデータ転送期間の間、各画素のメモリに書込まれたデータ信号とは無関係に画素がオンまたはオフとなるように、各画素に印加される電圧を制御する。
【００１９】
第４の発明は、複数の走査線と複数のデータ線との各交差に対応して配設され、各々メモリを備えた複数の画素を有する電気光学装置であって、
１フィールドを分割した複数のサブフィールドの各々において、データ線から画素への電圧印加を可能にする走査信号を、前記走査線の各々に順次供給する走査線駆動回路と、
前記複数のサブフィールドの各々において、画素をオンにする電圧またはオフにする電圧の印加を指示するデータ信号を前記階調データに応じて順次生成し、前記走査信号が供給される間、当該データ信号を各データ線に供給するデータ線駆動回路と
を具備し、
前記各画素は、
画素電極と、
前記画素電極に対向した対向電極と、
前記画素電極および対向電極に挟持された電気光学材料と、
前記走査線を介して走査信号が与えられることにより前記データ線を介して供給されるデータ信号を記憶するメモリと、
前記複数のサブフィールドの各々において、少なくとも、全画素のメモリに対して前記データ信号の書込みが行われる期間であるデータ転送期間の経過後に、前記メモリに書込まれたデータ信号に応じて２種類の電圧の一方を選択して前記画素電極に印加する選択回路と
を有することを特徴とする電気光学装置を提供するものである。
【００２０】
この第４の発明も、上記第１の発明を電気光学装置として具現したものであり、上記第１の発明と同様な効果を奏する。
【００２１】
この第４の発明の一態様において、前記画素の選択回路は、各サブフィールドにおけるデータ転送期間の間、前記メモリに書込まれたデータ信号とは無関係に２種類の電圧の一方を選択して前記画素電極に印加するようになっている。
【００２２】
この発明は、上記電気光学装置自体を単体で製造または製造する他、この電気光学装置を表示装置として備えた電気機器として製造または販売するという態様で実施することも可能である。
【００２３】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照して説明する。
【００２４】
＜本実施形態における電気光学装置の駆動方法＞
まず、本実施形態に係る装置の理解を容易にするため、本実施形態における電気光学装置の駆動方法について説明する。
【００２５】
一般に、電気光学材料として液晶を用いた液晶装置において、液晶に印加される電圧実効値と相対透過率（または反射率）との関係は、電圧無印加状態において黒表示を行うノーマリーブラックモードを例にとれば、図６に示すような関係にある。なお、ここでいう相対透過率とは、透過光量の最低値および最高値を、それぞれ０％および１００％として正規化したものである。図６に示すように、液晶の透過率は、液晶層に対する印加電圧が閾値ＶＴＨ１より小さい場合には０％であるが、印加電圧が閾値ＶＴＨ１以上であり、かつ、飽和電圧ＶＴＨ２以下である場合には、印加電圧に対して非線形に増加する。そして、印加電圧が飽和電圧ＶＴＨ２以上である場合、液晶の透過率は印加電圧によらず一定値を維持する。
【００２６】
さて、液晶の透過率を０％と１００％との間の中間的な透過率にするためには、図６に示す電圧／透過率特性において電圧ＶＴＨ１と電圧ＶＴＨ２との間にある当該透過率に対応して実効電圧を液晶層に印加する必要がある。従来の技術の下では、このような中間階調を得るための電圧がＤ／Ａ変換回路やオペアンプなどのアナログ回路によって生成され、画素電極に印加されていた。
【００２７】
しかし、このような駆動方法によって画素電極に印加される電圧は、アナログ回路の特性や各種の配線抵抗などのばらつきによる影響を受けやすく、さらに、画素同士でみて不均一となりやすいので、高品質かつ高精細な階調表示が困難であった。
【００２８】
そこで、本実施形態に係る電気光学装置では、次のような方法により画素の駆動を行う。なお、本明細書において、１フィールドとは、水平走査信号および垂直走査信号に同期して水平走査および垂直走査することにより、１枚のラスタ画像を形成するのに要する時間である。
【００２９】
まず、１フィールドを６つのサブフィールドに分割し、各サブフィールド単位で液晶層に対する電圧印加を行う。各サブフィールドでは、液晶層に対し、透過率０％に対応した電圧（例えば図６における電圧ＶＬ（＝０Ｖ）または透過率１００％に対応した電圧（例えば図６における電圧ＶＨ）を印加する。
【００３０】
その際、１フィールド内において電圧ＶＨが印加される時間と電圧ＶＬが印加される時間との比率が階調データに応じた比率となるように、電圧ＶＨの印加を行うサブフィールドおよび電圧ＶＬの印加を行うサブフィールドを階調データに応じて決定する。このようにすることで、階調データに応じた実効電圧が液晶層に印加され、透過率０％と透過率１００％との間の中間的な階調での表示が可能となるのである。
【００３１】
Ａ：第１実施形態
＜電気的構成＞
図１は、本発明の第１実施形態に係る電気光学装置の電気的な構成を示すブロック図である。この電気光学装置は、電気光学材料として液晶を用いた液晶装置であり、素子基板と対向基板とが互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が挟持される構成となっている。また、この電気光学装置では、素子基板として半導体基板が用いられており、この素子基板に画素を駆動するトランジスタとともに、周辺駆動回路などが形成されている。図１には、この素子基板に形成された回路の構成が示されている。
【００３２】
図１に示すように、素子基板上における表示領域１０１ａには、複数本の走査線１１２がＸ（行）方向に延在して形成され、複数本のデータ線１１４ａおよびデータ線１１４ｂがＹ（列）方向に延在して形成されている。各データ線１１４ｂの一端は、画素１１０を介して隣接する１本のデータ線１１４ａにインバータ１１４ｃを介して接続されており、各データ線１１４ａおよびデータ線１１４ｂとが対をなすようになっている。そして、画素１１０は、走査線１１２と、一対のデータ線１１４ａおよび１１４ｂとの各交差に対応して設けられて、マトリクス状に配列している。本実施形態では、説明の便宜上、走査線１１２の総本数をｍ本とし、データ線１１４ａおよび１１４ｂのそれぞれの総本数をｎ本として（ｍ、ｎはそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。
【００３３】
図１において、タイミング信号生成回路２００は、図示せぬ上位装置から供給される垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫに従って、各種のタイミング信号やクロック信号などを生成する装置である。このタイミング信号生成回路２００によって生成される信号のうち主要なものを列挙すると次の通りである。
ａ．交流化駆動信号ＬＣＯＭ
この交流化駆動信号ＬＣＯＭは、対向基板の対向電極１０８に印加される。本実施形態において交流化駆動信号ＬＣＯＭは、ＶＨからＶＬ（＝０Ｖ）へ、ＶＬ（＝０Ｖ）からＶＨへ、という具合に１フィールド毎にレベル反転を繰り返す。ここで、電圧ＶＨは、前掲図６において説明したものである。なお、説明の便宜上、この交流化駆動信号ＬＣＯＭのレベルに関しては、ＶＨを単にＨレベルと呼び、ＶＬを単にＬレベルと呼ぶ場合がある。
ｂ．スタートパルスＤＹ
このスタートパルスは、１フィールドを６分割した各サブフィールドの最初に出力されるパルス信号である。
ｃ．クロック信号ＣＬＹ
このクロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定する信号である。
ｄ．ラッチパルスＬＰ
このラッチパルスＬＰは、水平走査期間の最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移（すなわち、立ち上がりおよび立ち下がり）時に出力されるものである。
ｅ．クロック信号ＣＬＸ
このクロック信号ＣＬＸは、いわゆるドットクロックによって規定される信号である。
【００３４】
以上がタイミング信号生成回路２００によって生成される主要な信号の概要である。
【００３５】
図１において、走査線駆動回路１３０は、いわゆるＹシフトレジスタと呼ばれるものであり、サブフィールドの最初に供給されるスタートパルスＤＹをクロック信号ＣＬＹに従って転送し、走査線１１２の各々に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとして順次排他的に供給するものである。
【００３６】
データ線駆動回路１４０は、ある水平走査期間において２値信号Ｄｓをデータ線１１４ａの本数に相当するｎ個順次ラッチした後、ラッチしたｎ個の２値信号Ｄｓを、次の水平走査期間において、それぞれ対応するデータ線１１４ａにデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎとして一斉に供給するものである。このデータ線駆動回路１４０の具体的な構成は、図２に示される通りである。
【００３７】
図２に示すように、このデータ線駆動回路１４０は、Ｘシフトレジスタ１４１０と、第１のラッチ回路１４２０と、第２のラッチ回路１４３０とから構成されている。Ｘシフトレジスタ１４１０は、水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸに従って転送し、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして順次排他的に供給するものである。第１のラッチ回路１４２０は、２値信号Ｄｓをラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎの立ち下がりにおいて順次ラッチするものである。第２のラッチ回路１４３０は、第１のラッチ回路１４２０によりラッチされた２値信号Ｄｓの各々をラッチパルスＬＰの立ち下がりにおいて一斉にラッチするとともに、データ線１１４ａの各々にデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎとして供給するものである。一方、各データ線１１４ｂはインバータ１１４ｃを介して各データ線１１４ａに接続されているから、各データ線１１４ｂには、上記データ信号ｄ１、ｄ２、ｄ３、…、ｄｎをレベル反転した信号が供給される。
【００３８】
ここで、本明細書においては、１つのサブフィールド内において、いずれかの画素に対してデータ信号の書込みが開始されてから、全ての画素に対してデータ信号の書込みが終了するまでの期間を「データ転送期間」と呼ぶ。具体的には、走査線駆動回路１３０から最初の走査信号Ｇ１（図１中最も上段に位置する走査線１１２への走査信号）の出力が開始されてから、最後の走査信号Ｇｍ（最も下段に位置する走査線１１２への走査信号）の出力が終了するまでの期間が、データ転送期間に相当する期間である。なお、図７（詳細は後述する）に示すように、実際には各サブフィールドの開始時点（すなわち、スタートパルスＤＹの立ち上がり時点）と、最初の走査信号Ｇ１の出力開始時点とは時間的にずれているが、以下では説明の便宜上、データ転送期間の開始点をスタートパルスＤＹの立ち上がり時点であるものとして説明を進める。
【００３９】
さて、本実施形態では、上述したように、１フィールドを６個のサブフィールドＳｆ０〜Ｓｆ５に分割し、これらの各サブフィールド単位で、５ビットの階調データに対応した画素のオンオフ駆動を行う。ここで、各サブフィールドの時間長は、上記データ転送期間の時間長と、所定の重みを有する実効電圧を画素に与え得るだけの時間長との合計となっている。以下、各サブフィールドの具体的な時間長について説明する（図８参照）。
ａ．サブフィールドＳｆ０は、データ転送期間の時間長と、前掲図６における電圧ＶＴＨ１相当の実効電圧を液晶層に与え得るだけの時間長とを合わせた時間長となっている。
ｂ．サブフィールドＳｆ１は、データ転送期間の時間長と、重み「１」に相当する実効電圧を画素に与え得るだけの時間長とを合わせた時間長となっている。
ｃ．サブフィールドＳｆ２は、データ転送期間の時間長と、重み「２」に相当する実効電圧を画素に与え得るだけの時間長とを合わせた時間長となっている。
ｄ．サブフィールドＳｆ３は、データ転送期間の時間長と、重み「４」に相当する実効電圧を画素に与え得るだけの時間長とを合わせた時間長となっている。
ｅ．サブフィールドＳｆ４は、データ転送期間の時間長と、重み「８」に相当する実効電圧を画素に与え得るだけの時間長とを合わせた時間長となっている。
ｆ．サブフィールドＳｆ５は、データ転送期間の時間長と、重み「１６」に相当する実効電圧を画素に与え得るだけの時間長とを合わせた時間長となっている。
【００４０】
各サブフィールドＳｆ０〜Ｓｆ５の時間長は以上のように選定されており、１フィールド内において電圧ＶＨが印加される時間と電圧ＶＬが印加される時間との比率が階調データに応じた比率となるように、電圧ＶＨの印加を行うサブフィールドおよび電圧ＶＬの印加を行うサブフィールドを階調データに応じて決定する。そして、これにより、階調データに応じた３２階調の画像表示が可能となっている。
【００４１】
次に、図３を参照して、画素１１０の具体的な構成について説明する。
【００４２】
本実施形態における画素１１０は、画素自体に１ビットのディジタル信号を記憶するメモリと、このメモリに記憶されたディジタル信号に応じて電圧ＶｏｎまたはＶｏｆｆを選択して画素電極に印加する回路とが設けられている。
【００４３】
図３において、インバータ１２１および１２２は、一方の出力端子が他方の入力端子に接続されており、全体として１ビットのメモリを構成している。トランジスタ１１６ａおよび１１６ｂは、この１ビットのメモリに対して書込みを行うときにオン状態とされるスイッチングトランジスタであり、各々のドレインはインバータ１２１および１２２の各出力端子に接続され、各々のゲートは走査信号Ｇｉを供給する走査線１１２に接続されている。また、トランジスタ１１６ａのソースにはデータ線１１４ａが、トランジスタ１１６ｂのソースにはデータ線１１４ｂが、それぞれ接続されている。ここで、データ線１１４ａには、上述したデータ線駆動回路１４０から信号ｄｊ（ｊ＝１〜ｎ）がそのまま供給される一方、データ線１１４ｂにはこの信号ｄｊをレベル反転した信号が供給される。これらの各データ線上の信号は、トランジスタ１１６ａおよび１１６ｂを介してインバータ１２１および１２２からなるメモリに与えられ、このメモリに書込まれる。
【００４４】
トランスミッションゲート１２３は、入力端が電圧Ｖｏｎを供給する配線に接続されており、出力端が画素電極１１８に接続されている。また、トランスミッションゲート１２４は、入力端が電圧Ｖｏｆｆを供給する配線に接続されており、出力端が画素電極１１８に接続されている。これらのトランスミッションゲート１２３および１２４は、いずれもＨレベルのゲート信号を与えられることによりオンになるゲートであり、これらには上記メモリにおけるインバータ１２１および１２２の各出力信号がゲート信号として供給される。
【００４５】
ここで、この画素の動作について説明する。
【００４６】
まず、走査線１１２にＨレベルの走査信号Ｇｉが出力され、トランジスタ１１６ａおよび１１６ｂがオン状態となっているときに、Ｈレベルのデータ信号ｄｊがデータ線１１４ａに、Ｌレベルの信号／ｄｊがデータ線１１４ｂにそれぞれ出力されたとする。この場合、インバータ１２１の出力信号がＨレベル、インバータ１２２の出力信号がＬレベルとなるため、トランスミッションゲート１２３のみがオン状態となり、このトランスミッションゲート１２３を介して電圧Ｖｏｎが画素電極１１８に印加される。
【００４７】
次に、走査線１１２に対する走査信号ＧｉがＬレベルになると、トランジスタ１１６ａおよび１１６ｂはオフ状態となり、インバータ１２１および１２２はそれ以前の出力信号レベルをそのまま維持する。この間、インバータ１２１の出力信号のみがＨレベルとなるため、トランスミッションゲート１２３を介して電圧Ｖｏｎが画素電極１１８に印加され続けることとなる。
【００４８】
その後、走査線１１２に対する走査信号Ｇｉが再びＨレベルとなり、トランジスタ１１６ａおよび１１６ｂがオン状態となっているときに、Ｌレベルのデータ信号ｄｊがデータ線１１４ａに、Ｈレベルの信号／ｄｊがデータ線１１４ｂにそれぞれ出力されたとする。この場合、インバータ１２１の出力信号がＬレベル、インバータ１２２の出力信号がＨレベルとなるため、トランスミッションゲート１２４のみがオン状態となり、このトランスミッションゲート１２４を介して電圧Ｖｏｆｆが画素電極１１８に印加される。
【００４９】
そして、走査線１１２に対する走査信号ＧｉがＬレベルになると、上述したように、インバータ１２１および１２２はそれ以前の出力レベルをそのまま維持し、トランスミッションゲート１２４を介して電圧Ｖｏｆｆが画素電極１１８に印加され続けることとなる。このように、画素１１０はメモリを内蔵しているため、画素電極に対する印加電圧がリークによって揮発するといった事態が生じないという利点がある。
【００５０】
なお、以下では、便宜的に、データ線１１４ａに対してＨレベルのデータ信号が、データ線１１４ｂに対してＬレベルの信号が供給された結果、インバータ１２１の出力信号がＨレベル、インバータ１２２の出力信号がＬレベルで保持された状態を「メモリにＨレベルの信号が書込まれた状態」と呼ぶ。これに対し、データ線１１４ａに対してＬレベルのデータ信号が、データ線１１４ｂに対してＨレベルの信号が供給された結果、インバータ１２１の出力信号がＬレベル、インバータ１２２の出力信号がＨレベルで保持された状態を「メモリにＬレベルの信号が書込まれた状態」とする。すなわち、データ線駆動回路１４０からＨレベルのデータ信号が出力された場合にはメモリにＨレベルの信号が書込まれ、画素電極１１８には電圧Ｖｏｎが印加される。一方、データ線駆動回路１４０からＬレベルのデータ信号が出力された場合にはメモリにＬレベルの信号が書込まれ、画素電極１１８には電圧Ｖｏｆｆが印加されることとなる。
【００５１】
さて、本実施形態においては、これらの各画素の画素電極１１８に印加される電圧ＶｏｎおよびＶｏｆｆのレベルが、所定の条件の下で、ＶＬ（＝０Ｖ）およびＶＨのいずれかに切換わるようになっている。図１において、電圧制御回路１６０は、これらの電圧ＶｏｎおよびＶｏｆｆのレベルを制御するためのものである。具体的には、電圧制御回路１６０には、電圧ＶＨおよびＶＬ、データ転送期間であることを示すデータ転送信号ＤＴ、ならびに交流化駆動信号ＬＣＯＭが入力される一方、これらの各信号に応じてＨレベル（＝ＶＨ）またはＬレベル（＝ＶＬ＝０Ｖ）に設定された電圧ＶｏｎおよびＶｏｆｆが出力される。ここで、データ転送信号ＤＴは、データ転送期間であるか否かを示す信号であり、タイミング信号生成回路２００によって生成されるものであり、具体的には、例えば、スタートパルスＤＹの立ち上がりと同時に立ち上がるとともに、走査信号Ｇｍの立ち下がりと同時にたち下がるパルス信号である（図４参照）。
【００５２】
以下、図４を参照して、電圧制御回路１６０による制御の結果、電圧ＶｏｎおよびＶｏｆｆのレベルがどのように変化するのかを説明する。なお、以下では、サブフィールド内のデータ転送期間内における変化とデータ転送期間が経過した後の期間（以下、「非転送期間」という）内におけるレベルとに分けて説明する。また、以下では、説明の便宜上、電圧ＶｏｎおよびＶｏｆｆのレベルに関しては、ＶＨを単にＨレベルと呼び、ＶＬを単にＬレベルと呼ぶ場合がある。
ａ．データ転送期間内
データ転送期間内においては、電圧制御回路１６０は、画素中のメモリに書込まれた信号に関わらず、画素をオフにする電圧が印加されるように、電圧ＶｏｎおよびＶｏｆｆのレベルを切換える。具体的には、交流化駆動信号ＬＣＯＭがＨレベルであるフィールド内のデータ転送期間においては、電圧Ｖｏｎ、ＶｏｆｆともにＨレベルとなる一方、交流化駆動信号ＬＣＯＭがＬレベルであるフィールド内のデータ転送期間においては、電圧Ｖｏｎ、ＶｏｆｆともにＬレベルとなる。すなわち、メモリに書込まれた信号に従って電圧ＶｏｎおよびＶｏｆｆのいずれが画素電極１１８に印加された場合であっても、交流化駆動信号ＬＣＯＭと画素電極１１８に対する印加電圧とのレベル差は０Ｖとなるため、画素はオフとなる。
ｂ．非転送期間内
データ転送期間経過後、すなわち非転送期間内においては、直前のデータ転送期間において画素中のメモリに書込まれた信号に応じて、画素をオンオフ駆動するための電圧が画素に印加されるように、電圧ＶｏｎおよびＶｏｆｆのレベルが決定される。具体的には、交流化駆動信号ＬＣＯＭがＨレベルであるフィールドにおいてはＶｏｎをＬレベルに、ＶｏｆｆをＨレベルにする一方、交流化駆動信号ＬＣＯＭがＬレベルであるフィールドにおいてはＶｏｎをＨレベルに、ＶｏｆｆをＬレベルにする。この結果、画素１１０中のメモリに書込まれた信号がＨレベルである場合（すなわち、画素電極１１８に電圧Ｖｏｎが印加される場合）には、画素１１０をオンする電圧が印加され、画素１１０中のメモリに書込まれた信号がＬレベルである場合（すなわち、画素電極１１８に電圧Ｖｏｆｆが印加される場合）には、画素をオフする電圧が印加されることとなる。
【００５３】
このように、本実施形態では、データ転送期間の間はメモリに書込まれた信号とは無関係に常に画素がオフになる一方、データ転送期間の経過後には、当該データ転送期間においてメモリに書込まれた信号に応じた信号によって画素がオンオフ駆動されるようになっている。
【００５４】
次に、図１に示すデータ変換回路３００は、各サブフィールドにおいて、各画素に対応した上記５ビットの階調データから当該画素のオンオフ駆動を指示する２値信号Ｄｓを生成するものである。図５は、サブフィールド番号および階調データと２値信号Ｄｓとの関係を示している。データ変換回路３００は、内部のメモリに同図に示すようなテーブルを保持しており、このメモリには、サブフィールド番号と階調データとがアドレスとして与えられるようになっている。この結果、データ変換回路３００からは、サブフィールド番号および階調データに応じた２値信号Ｄｓが出力される。
【００５５】
ここで、サブフィールド番号は、１フィールド内における各サブフィールドの番号であり、「０」〜「５」までのいずれかの値である。このサブフィールド番号を生成する方法に関しては各種考えられるが、例えばスタートパルスＤＹを計数するとともに、交流化駆動信号ＬＣＯＭのレベル遷移（立ち上がりおよび立ち下がり）によって当該計数結果がリセットされるカウンタを設け、このカウンタから得られるカウント値をサブフィールド番号として用いてもよい。データ変換回路３００は、このようにして得られるサブフィールド番号と階調データとの組み合わせに対応したオンオフデータを２値信号Ｄｓとして出力する。
【００５６】
ここで、Ｈレベルの２値信号Ｄｓは画素内の画素電極１１８に対して電圧Ｖｏｎを印加する作用を呈し、Ｌレベルの２値信号Ｄｓは画素内の画素電極１１８に対して電圧Ｖｏｆｆを印加する作用を呈することとなる。例えば、データ変換回路３００からＨレベルの信号Ｄｓが出力され、この結果いずれかのデータ線１１４ａにＨレベルのデータ信号が出力されたとすると、メモリにはＨレベルの信号が書込まれるため、画素電極１１８には電圧Ｖｏｎが印加されるのである。図５に例示するように、階調データが０００００である場合には、全てのサブフィールドにおいてＬレベルの２値信号Ｄｓが出力される。この結果、当該画素の画素電極１１８には、全てのサブフィールドにおいて電圧Ｖｏｆｆが印加されることとなる。また、階調データが００００１である場合には、サブフィールドＳｆ０およびＳｆ１においてＨレベルの２値信号Ｄｓが出力される一方、その他のサブフィールドにおいてはＬレベルの２値信号Ｄｓが出力される。この結果、当該画素の画素電極１１８には、サブフィールドＳｆ０およびＳｆ１において電圧Ｖｏｎが印加される一方、サブフィールドＳｆ２〜Ｓｆ５において電圧Ｖｏｆｆが印加される。
【００５７】
なお、図５に示すように、サブフィールドＳｆ０では、階調データが００００１以上である場合に、階調データとは無関係にＨレベルの２値信号Ｄｓが出力される。これは、上述したように、前掲図６における電圧ＶＴＨ１相当の実効電圧を当該画素に印加するために、データ変換回路３００からデータ線駆動回路１４０に出力されるものである。
【００５８】
データ変換回路３００において生成された２値信号Ｄｓは、走査線駆動回路１３０およびデータ線駆動回路１４０の動作に同期して出力する必要があるので、図１に示すように、データ変換回路３００に対して、スタートパルスＤＹと、水平走査に同期するクロック信号ＣＬＹと、水平走査期間の最初を規定するラッチパルスＬＰと、ドットクロック信号に相当するクロック信号ＣＬＸとが供給されるようになっている。
【００５９】
＜動作＞
次に、上述した実施形態に係る電気光学装置の動作について説明する。図７は、この電気光学装置の動作を示すタイミングチャートである。
【００６０】
まず、交流化駆動信号ＬＣＯＭは、１フィールド（１ｆ）毎にレベル反転して、対向電極１０８に印加される。一方、スタートパルスＤＹは、各サブフィールドの開始タイミングにおいてタイミング信号生成回路２００から出力される。
【００６１】
ここで、交流化駆動信号ＬＣＯＭがＨレベルとなる１フィールドにおいて、サブフィールドＳｆ０の開始を規定するスタートパルスＤＹが供給されると、走査線駆動回路１３０（図１参照）におけるクロック信号ＣＬＹに従った転送によって、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍが順次排他的に出力される。なお、図７に示すように、データ転送期間は、最も短いサブフィールドよりもさらに短い期間に設定されている。
【００６２】
さて、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有し、また、上から数えて１本目の走査線１１２に対応する走査信号Ｇ１は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの半周期だけ遅延して出力される。従って、サブフィールドの最初にスタートパルスＤＹが供給されてから、走査信号Ｇ１が出力されるまでに、ラッチパルスＬＰの１ショット（Ｇ０）がデータ線駆動回路１４０に供給されることとなる。
【００６３】
そこで、このラッチパルスＬＰの１ショット（Ｇ０）が供給された場合について検討してみる。まず、このラッチパルスＬＰの１ショット（Ｇ０）がデータ線駆動回路１４０に供給されると、データ線駆動回路１４０（図２参照）におけるクロック信号ＣＬＸに従った転送によって、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが水平走査期間（１Ｈ）に順次排他的に出力される。なお、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有している。
【００６４】
この際、図２における第１のラッチ回路１４２０は、ラッチ信号Ｓ１の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４ａとの交差に対応する画素１１０への２値信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４ａとの交差に対応する画素１１０への２値信号Ｄｓをラッチし、以下、同様に、上から数えて１本目の走査線１１２と、左から数えてｎ本目までの各データ線１１４ａとの各交差に対応する各画素１１０への２値信号Ｄｓを順次ラッチする。
【００６５】
これにより、まず、図１において上から１本目の走査線１１２との交差に対応する画素１行分の２値信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされることとなる。なお、データ変換回路３００は、第１のラッチ回路１４２０によるラッチのタイミングに合わせて、各画素の階調データを２値信号Ｄｓに変換して出力する。この変換は、前掲図５に示した真理値表に従って実行される。
【００６６】
次に、クロック信号ＣＬＹが立ち下がって、走査信号Ｇ１が出力されると、図１において上から数えて１本目の走査線１１２が選択される結果、当該走査線１１２との交差に対応する画素１１０のトランジスタ１１６がすべてオンとなる。一方、当該クロック信号ＣＬＹの立ち下がりによってラッチパルスＬＰが出力される。そして、このラッチパルスＬＰの立ち下がりタイミングにおいて、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によって点順次的にラッチされた２値信号Ｄｓを、対応するデータ線１１４ａの各々にデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎとして一斉に供給する。この際に、データ線１１４ｂの各々にはデータ信号をレベル反転した信号が供給される。この動作により、上から数えて１行目の各画素１１０内のメモリには、各データ信号の書込みが同時に行われることとなる。
【００６７】
この書込みと並行して、図１において上から２本目の走査線１１２との交差に対応する画素１行分の２値信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされる。
【００６８】
一方、電圧制御回路１６０は、前掲図４に例示したように、電圧ＶｏｎおよびＶｏｆｆの電圧値を制御する。ここでは、交流化駆動信号ＬＣＯＭがＨレベルの場合を想定しているため、データ転送期間においては、ＶｏｎおよびＶｏｆｆともにＨレベルに設定するとともに、非転送期間においては、ＶｏｎをＬレベルに、ＶｏｆｆをＨレベルにそれぞれ設定する。
【００６９】
以後同様な動作が、ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉ（ｉは、１≦ｉ≦ｍを満たす整数）が出力される１水平走査期間（１Ｈ）においては、ｉ本目の走査線１１２に対応する画素１１０の１行分に対するデータ信号ｄ１〜ｄｎの書込みと、（ｉ＋１）本目の走査線１１２に対応する画素１１０の１行分に対する２値信号Ｄｓの点順次的なラッチとが並行して行われることとなる。なお、画素１１０内のメモリに書込まれたデータ信号は、次のサブフィールドにおいて新たなデータ信号が書込まれるまで保持される。
【００７０】
さらに、フィールドが切り換わり、交流化駆動信号ＬＣＯＭがＬレベルに反転した場合においても、各サブフィールドにおいて同様な動作が繰り返される。ただし、電圧制御回路１６０は、前掲図４に示したように、データ転送期間においては電圧Ｖｏｎ、ＶｏｆｆともにＬレベルに設定するとともに、非転送期間においては電圧ＶｏｎをＨレベルに、ＶｏｆｆをＬレベルに設定するように切換わる。
【００７１】
次に、このような動作が行われる結果、画素１１０における液晶層に印加される電圧について検討する。図８は、階調データと、画素１１０における画素電極１１８への印加波形を示すタイミングチャートである。
【００７２】
図８に示すように、各サブフィールドにおけるデータ転送期間内（図８において斜線を付した区間）においては、各画素内のメモリに対していずれのレベルのデータ信号が書込まれているかに関わらず、画素をオフする電圧が印加される。例えば、交流化駆動信号ＬＣＯＭがＨレベルであるフィールド内のデータ転送期間においては、電圧制御回路１６０によって電圧ＶｏｎおよびＶｏｆｆともにＨレベルに設定されている。従って、当該期間においては、画素内のメモリにいずれのレベルの信号が書込まれている場合であっても（すなわち、画素に対して電圧ＶｏｎおよびＶｏｆｆのいずれが印加されている場合であっても）、画素はオフとなる。これに対し、非転送期間においては、電圧制御回路１６０により、電圧ＶｏｎはＬレベルに、ＶｏｆｆはＨレベルに、それぞれ設定されている。従って、画素１１０内のメモリにＨレベルの信号が記憶されている場合（すなわち、画素電極１１８に電圧Ｖｏｎが印加されている場合）には画素がオンとなる一方、画素内のメモリにＬレベルの信号が記憶されている場合（すなわち、画素電極１１８に電圧Ｖｏｆｆが印加されている場合）には画素がオフとなる。
【００７３】
例えば、交流化駆動信号ＬＣＯＭがＨレベルであり、ある画素の階調データが０００００である場合、図５に示したテーブルに従う結果、当該画素内のメモリには、全てのサブフィールドＳｆ０〜Ｓｆ５にわたってＬレベルの信号が書込まれる。この場合、データ転送期間において画素がオフとなるのはもちろん、非転送期間においても、全てのサブフィールドにおいて、画素電極１１８には電圧Ｖｏｆｆ（ＶＨ）が印加される。この結果、１フィールドにおいて液晶層に印加される電圧実効値は０Ｖとなる。従って、当該画素の透過率は、階調データ０００００に対応して０％となる。
【００７４】
また、ある画素の階調データが００００１である場合、図５に示したテーブルに従う結果、当該画素内のメモリには、サブフィールドＳｆ０およびＳｆ１においてはＨレベルの信号が書込まれる一方、その他のサブフィールドにおいてはＬレベルの信号が書込まれる。この結果、サブフィールドＳｆ０およびＳｆ１（データ転送期間および非転送期間）においては、画素電極１１８に対して電圧Ｖｏｎが印加される。ただし、データ転送期間においては、交流化駆動信号ＬＣＯＭと画素電極１１８に印加される電圧Ｖｏｎとのレベル差は０Ｖであるため、画素はオフとなる。一方、非転送期間においては、電圧Ｖｏｎのレベルが反転する（Ｌレベルとなる）ため、画素電極１１８には画素をオンとする電圧が印加される。また、サブフィールドＳｆ２〜Ｓｆ５においては、データ転送期間および非転送期間ともに画素をオフとする電圧が印加される。この結果、階調データ００００１に対応した実効電圧が画素に与えられることとなり、その階調データに応じた透過率が得られる。
【００７５】
さらに、ある画素の階調データが０００１０であるとき、図５に示したテーブルに従う結果、当該画素内のメモリにはサブフィールドＳｆ０およびＳｆ２においてはＨレベルの信号が書込まれる一方、その他のサブフィールドにおいてはＬレベルの信号が書込まれる。この結果、サブフィールドＳｆ０およびＳｆ２においては、画素電極１１８に対して電圧Ｖｏｎが印加されるが、上述したのと同様の理由により、データ転送期間においては画素がオフとなる一方、非転送期間においては画素がオンとなる。また、サブフィールドＳｆ１およびＳｆ３〜Ｓｆ５においては画素をオフとする電圧が印加される。この結果、階調データ０００１０に対応した実効電圧が画素に与えられることとなり、その階調データに応じた透過率が得られる。
【００７６】
他の階調データが与えられた場合も同様であり、階調データに応じた個数のサブフィールド内の非転送期間において画素がオンとなる結果、その階調データに応じた透過率が得られる。
【００７７】
次に、交流化駆動信号ＬＣＯＭがＬレベルになると、Ｈレベルの場合に印加されていた電圧をレベル反転した電圧が画素電極１１８に印加される。このため、交流化駆動信号ＬＣＯＭがＨレベルの場合に各液晶層に印加された電圧は、交流化駆動信号ＬＣＯＭがＬレベルの場合の印加電圧とは極性を反転したものであって、かつ、その絶対値は等しいものとなる。従って、液晶層に直流成分が印加される事態が回避される結果、液晶の劣化が防止されることになる。
【００７８】
このような本実施形態に係る電気光学装置によれば、１フィールドが複数のサブフィールドＳｆ０〜Ｓｆ５に分割され、各サブフィールド毎に、画素にＨレベルまたはＬレベルが書込まれ、１フィールドにおける電圧実効値が制御される。このため、データ線１１４ａおよび１１４ｂに供給されるデータ信号は、ＨレベルまたはＬレベルのみであって、２値的であるため、駆動回路などの周辺回路においては、高精度のＤ／Ａ変換回路やオペアンプなどのような、アナログ信号を処理するための回路は不要となる。このため、回路構成が大幅に簡略化されるので、装置全体のコストを低く抑えることが可能となる。
【００７９】
さらに、データ線１１４ａおよび１１４ｂに供給されるデータ信号（ｄｊおよび／ｄｊ）は２値的であるため、素子特性や配線抵抗などの不均一性に起因する表示ムラが原理的に発生しない。このため、本実施形態に係る電気光学装置によれば、高品位かつ高精細な階調表示が可能となる。
【００８０】
また、本実施形態においては、複数のサブフィールドの各々において、データ転送期間が経過した後にメモリに書込まれた信号に応じた電圧を画素電極１１８に印加するようになっている。このため、各サブフィールドにおいて、各画素への電圧の印加に関してデータ転送期間と非転送期間とを区別することなく、各画素に対してデータ信号が供給された直後から当該データ信号に応じた電圧を画素電極に印加する駆動方法（以下、「他の駆動方法」という）と比較して、以下の利点がある。
【００８１】
図９（ａ）は、上記他の駆動方法を用いた場合の、各サブフィールドとデータ転送期間および電圧印加期間との関係を示すタイミングチャートである。同図中に「電圧印加期間」として示すように、上記他の駆動方法においては、ある画素に対してデータ信号ｄｊが供給されると、直ちに当該データ信号ｄｊに応じた電圧が画素電極に印加され、次のサブフィールドにおいて新たなデータ信号ｄｊ＋１が供給されるまでこの電圧が維持されるようになっている。なお、図９（ａ）においては、スタートパルスＤＹが出力された直後（すなわち、データ転送期間の開始直後）にデータ信号が供給される画素を例としているため、サブフィールドの開始直後から電圧が印加されるようになっている。もちろん、例えば１画面の最後にデータ信号が供給される画素（すなわち、データ転送期間の最後にデータ信号が供給される画素）においては、データ転送期間の最後の時点から電圧印加期間が開始することとなる。
【００８２】
ここで、このような方法において、表示可能な階調数を増加させる場合について検討してみる。
【００８３】
表示可能な階調数を増加させるためには、画素に印加され得る実効電圧の値の種類（個数）をより多くする必要がある。そして、このためには、画素に対してより小さい実効電圧を与え得るサブフィールドを設けなければならない。別の表現をすれば、画素に電圧が印加される時間がより短い（＝小さい電圧実効値を与え得る）サブフィールドを設ける必要があるのである。
【００８４】
ところが、図９（ａ）に示す方法の場合、各サブフィールドの時間長をデータ転送期間の時間長よりも短くすることができない。換言すれば、電圧印加期間の時間長をデータ転送期間の時間長よりも短くすることができない。この結果、１つのサブフィールドの時間長を短縮し、電圧印加時間の時間長とデータ転送期間の時間長とを等しくした場合に印加可能な実効電圧よりも小さい実効電圧を、画素に対して印加することができない。ここで、データ転送期間を短縮することができれば、１つのサブフィールドにおける電圧印加期間をさらに短縮することができるため、階調数を増やすこともできるが、各駆動回路等の性能上、データ転送期間の短縮には限界がある。結局、上述した他の駆動方法においては、画像表示の多階調化に限界があるのである。
【００８５】
これに対し、本実施形態においては、図９（ｂ）に示すように、データ転送期間の経過後にメモリに書込まれた信号に応じて画素をオンまたはオフするようになっている。なお、図９（ｂ）において「電圧印加期間」とは、メモリに書込まれた信号に応じて画素をオンする電圧またはオフする電圧を印加する期間であり、上記実施形態における「非転送期間」に相当する期間である。
【００８６】
上述したように、階調数を増加させるためには、画素に対してより小さい電圧実効値を与え得るサブフィールド、すなわち、画素に電圧が印加される時間がより短いサブフィールドを設ける必要がある。ここで、上記他の方法においては、電圧印加期間の時間長をデータ転送期間の時間長よりも短くできないという制約があったが、本実施形態に係る方法によれば、電圧印加時間の時間長をデータ転送期間の時間長の如何に関わらず自由に設定できる。つまり、いかに小さい実効電圧を与え得るサブフィールドをも設けることができるのである。
【００８７】
以上説明したように、本実施形態に係る方法によれば、データ転送期間の時間長の如何に関わらず、非転送期間、すなわち各画素にデータ信号に応じた電圧が印加される期間を任意に設定することができる。この結果、電圧印加期間（非転送期間）を短縮することにより、画像表示の多階調化を実現することができるという利点がある。換言すれば、多階調表示を行う場合であっても、データ転送期間の短い高性能の駆動回路は必要とならない。
【００８８】
Ｂ：第２実施形態
次に、本発明の第２実施形態について説明する。なお、本実施形態の全体構成は、前掲図１に示した第１実施形態の構成と同様であるため、その説明を省略する。
【００８９】
上記第１実施形態においては、データ転送期間と非転送期間とで電圧ＶｏｎおよびＶｏｆｆのレベルを切換える電圧制御回路１６０を設け、これにより、データ転送期間においてはメモリにいずれの信号が書込まれている場合であっても画素をオフとする電圧が印加されるようにした。これに対し、本実施形態においては、画素内に設けた回路により、この機能を実現するようになっている。
【００９０】
図１０は、本実施形態に係る電気光学装置における画素１１０の構成を示す図である。なお、図１０において、前掲図３に示した各部と共通する部分については図３と同一の符号を付し、その詳細な説明を省略する。
【００９１】
図１０に示すように、本実施形態における画素１１０には、ＮＡＮＤゲート１２５が設けられている。このＮＡＮＤゲート１２５の一方の入力端子はインバータ１２１の出力端子に接続されており、メモリに書込まれた信号が入力される。また、ＮＡＮＤゲート１２５の他方の入力端子にはデータ転送信号ＤＴをレベル反転した信号／ＤＴが入力されるようになっている。ＮＡＮＤゲート１２５の出力端子には、トランスミッションゲート１２４およびインバータ１２６が並列に接続されており、このインバータ１２６の出力端子にはトランスミッションゲート１２３が接続されている。
【００９２】
これらのトランスミッションゲート１２３および１２４は、いずれもＨレベルのゲート信号が与えられることによりオンになるゲートである。具体的には、トランスミッションゲート１２４には、上記ＮＡＮＤゲート１２５の出力信号がゲート信号として供給され、トランスミッションゲート１２３には、ＮＡＮＤゲート１２５の出力信号がインバータ１２６を介してレベル反転された信号がゲート信号として供給される。
【００９３】
また、上記第１実施形態においては、各サブフィールド内のデータ転送期間と非転送期間との切り換わりに応じて、電圧ＶｏｎおよびＶｏｆｆのレベルを電圧制御回路１６０によって切換える構成とした。これに対し、本実施形態においては、図１１に示すように、電圧Ｖｏｆｆは交流化駆動信号ＬＣＯＭと同一のレベルとなる一方、電圧Ｖｏｎは交流化駆動信号ＬＣＯＭを反転したレベル信号となるように、電圧制御回路１６０が動作する。
【００９４】
次に、図１０および図１１を参照して、上記画素１１０内の画素電極１１８に印加される電圧について説明する。なお、以下では、データ転送期間と非転送期間とに分けて説明する。
ａ．データ転送期間
データ転送期間内においてはデータ転送信号ＤＴがＨレベルとなるため、ＮＡＮＤゲート１２５の一方の入力端子に入力される信号／ＤＴはＬレベルとなる（図１１参照）。この結果、他方の入力端子（すなわち、インバータ１２１に接続された入力端子）にいずれのレベルの信号が入力されるかに関わらず、ＮＡＮＤゲート１２５からはＨレベルの信号が出力される。このため、トランスミッションゲート１２４のみがオンとなるから、画素電極１１８には電圧Ｖｏｆｆが印加される。ここで、図１１に示したように、本実施形態においては電圧Ｖｏｆｆが交流化駆動信号ＬＣＯＭと同じレベルとなっているから、データ転送期間においては、メモリにいずれのレベルの信号が書込まれているかに関わらず、画素はオフとなる。
ｂ．非転送期間
非転送期間、すなわち、図１１中の斜線を付した区間においては、メモリに書込まれた信号に応じて画素電極１１８に対して電圧ＶｏｎまたはＶｏｆｆが印加され、画素がオンオフ駆動される。詳述すると、以下の通りである。
【００９５】
非転送期間においては、データ転送信号ＤＴがＬレベルとなるため、ＮＡＮＤゲート１２５の一方の入力端子に入力される信号／ＤＴはＨレベルとなる（図１１参照）。この結果、インバータ１２１の出力信号をレベル反転した信号がＮＡＮＤゲート１２５から出力される。具体的には、当該非転送期間の直前のデータ転送期間において、メモリにＨレベルの信号が書込まれた場合（すなわち、インバータ１２１の出力信号がＨレベル、インバータ１２２の出力信号がＬレベルに保持されている場合）、ＮＡＮＤゲート１２５からはＬレベルの信号が出力される。この結果、トランスミッションゲート１２３のみがオンとなるから、画素電極１１８には電圧Ｖｏｎが印加されることとなる。ここで、図１１に示したように、電圧Ｖｏｎは交流化駆動信号ＬＣＯＭとは反対のレベルとなっているから、画素はオンとなる。
【００９６】
一方、メモリにＬレベルの信号が書込まれた場合（すなわち、インバータ１２１の出力信号がＬレベル、インバータ１２２の出力信号がＨレベルに保持されている場合）、ＮＡＮＤゲート１２５からはＨレベルの信号が出力される。この結果、トランスミッションゲート１２４のみがオンとなるから、画素電極１１８には電圧Ｖｏｆｆが印加されることとなる。上述したように、電圧Ｖｏｆｆは交流化駆動電圧ＬＣＯＭのレベルと等しくなっているため、画素はオフとなる。
【００９７】
このように、本実施形態においては、データ転送期間においては画素は常にオフになるとともに、データ転送期間の経過後にメモリに書込まれた信号に応じて画素がオン／オフ駆動されることとなる。この結果、階調データと、当該階調データが与えられたときの画素電極１１８への印加電圧との関係は、上記第１実施形態において例示した図８と同じになる。
【００９８】
このように、本実施形態によっても、上記第１実施形態と同様の効果が得られる。また、上記実施形態においては、データ転送期間と非転送期間との切り換わりに同期して１フィールド内において何度も電圧ＶｏｎおよびＶｏｆｆのレベルを切換える必要があったが、本実施形態によれば、１フィールド内においては電圧ＶｏｎおよびＶｏｆｆのレベルを切換える必要がないため、上記実施形態と比較して消費電力を低く抑えることができるという利点がある。
【００９９】
Ｃ：変形例
以上この発明の実施形態について説明したが、上記実施形態はあくまでも例示であり、上記実施形態に対しては、本発明の趣旨から逸脱しない範囲で様々な変形を加えることができる。変形例としては、例えば以下のようなものが考えられる。
【０１００】
＜変形例１＞
（１）第１の態様
上記第１実施形態においては、データ転送期間において画素を常にオフとするようにしたが、データ転送期間において画素を常にオンにするようにしてもよい。以下、図１２を参照して、この場合の電圧ＶｏｎおよびＶｏｆｆの変化を説明する。なお、本態様における電圧ＶｏｎおよびＶｏｆｆのレベル変化の様子は、図１２中の（ａ）の部分に示されている。
ａ．データ転送期間内
データ転送期間内においては、電圧制御回路１６０は、画素中のメモリに書込まれた信号に関わらず、画素をオンにする電圧が印加されるように、電圧ＶｏｎおよびＶｏｆｆのレベルを切換える。具体的には、交流化駆動信号ＬＣＯＭがＨレベルであるフィールドにおいては、電圧Ｖｏｎ、ＶｏｆｆともにＬレベルにする一方、交流化駆動信号ＬＣＯＭがＬレベルであるフィールドにおいては、電圧Ｖｏｎ、ＶｏｆｆともにＨレベルとする。この結果、データ転送期間においては、メモリに書込まれた信号に従って電圧ＶｏｎおよびＶｏｆｆのいずれが画素電極１１８に印加された場合であっても、画素はオンとなる。
ｂ．非転送期間内
非転送期間内においては、電圧制御回路１６０は、メモリに書込まれた信号に応じて画素をオンオフ駆動するための電圧が画素に印加されるように、電圧ＶｏｎおよびＶｏｆｆを切換える。具体的には、交流化駆動信号ＬＣＯＭがＨレベルであるフィールドにおいては電圧ＶｏｎをＬレベルに、電圧ＶｏｆｆをＨレベルにする一方、交流化駆動信号ＬＣＯＭがＬレベルであるフィールドにおいては電圧ＶｏｎをＨレベルに、電圧ＶｏｆｆをＬレベルにする。この結果、画素中のメモリに書込まれた信号に応じて画素がオンオフ駆動されることとなる。
【０１０１】
ここで、本態様においては、データ転送期間において強制的に画素をオンとするため、１フィールド内の各データ転送期間における電圧実効値が、図６に示す電圧ＶＴＨ１と同じかそれよりも小さくなるようにデータ転送期間の長さ等を選定する必要がある。ここで、１フィールド内のデータ転送期間における電圧実効値が、上記電圧ＶＴＨ１と等しくなるように設定した場合には、上記第１実施形態におけるサブフィールドＳｆ０（電圧ＶＴＨ１に相当する実効電圧を画素に与え得るだけの時間長に設定されたサブフィールド）を設ける必要がなくなる。一方、１フィールド内のデータ転送期間における電圧実効値が、上記電圧ＶＴＨ１よりも小さくなるように設定した場合には、電圧ＶＴＨ１と当該電圧実効値との差に相当する電圧をサブフィールドＳｆ０において画素電極に与えればよいから、サブフィールドＳｆ０の時間長をより短縮することができる。
【０１０２】
（２）第２の態様
上記第１実施形態においてはデータ転送期間において画素を常にオフとするようにし、上記第１の態様においてはデータ転送期間において画素を常にオンとするようにしたが、各サブフィールド内のデータ転送期間毎に画素をオンまたはオフするようにしてもよい。すなわち、例えば、１つのフィールド内において、サブフィールドＳｆ０〜Ｓｆ２内のデータ転送期間においては画素をオンとし、サブフィールドＳｆ３〜Ｓｆ５内のデータ転送期間においては画素をオフとするようにしてもよい。この場合の電圧ＶｏｎおよびＶｏｆｆのレベル変化の様子を図１２（ｂ）に示す。
【０１０３】
交流化駆動信号ＬＣＯＭがＨレベルである場合、同図に示すように、サブフィールドＳｆ０〜Ｓｆ２内のデータ転送期間においては、電圧Ｖｏｎ、ＶｏｆｆともにＬレベルに設定される。従って、サブフィールドＳｆ０〜Ｓｆ２内のデータ転送期間においては、画素内のメモリに書込まれた信号がいずれのレベルであるかに関わらず、画素はオンとなる。同様に交流化駆動信号ＬＣＯＭがＨレベルである場合、サブフィールドＳｆ３〜Ｓｆ５内のデータ転送期間においては、電圧Ｖｏｎ、ＶｏｆｆともにＨレベルに設定される。従って、サブフィールドＳｆ３〜Ｓｆ５内のデータ転送期間においては、画素内のメモリに書込まれた信号がいずれのレベルであるかに関わらず、画素はオフとなる。一方、交流化駆動信号ＬＣＯＭがＬレベルに切換わった場合には、サブフィールドＳｆ０〜Ｓｆ２内のデータ転送期間においては電圧Ｖｏｎ、ＶｏｆｆともにＨレベルに設定されるため、当該期間においては画素がオンとなる一方、サブフィールドＳｆ３〜Ｓｆ５内のデータ転送期間においては電圧Ｖｏｎ、ＶｏｆｆともにＬレベルに設定されるため、当該期間においては画素がオフとなる。なお、非転送期間においてメモリに書込まれた信号に応じて画素がオンオフ駆動される点は上記各実施形態と同様である。
【０１０４】
本態様によれば、例えば、データ転送期間において画素をオフにするサブフィールドと、データ転送期間において画素をオンにするサブフィールドとを適当に選択することにより、１フィールドにおけるデータ転送期間における電圧実効値を、上述した電圧ＶＴＨ１と等しい値（またはこれに近い値）となるように調節することができる。こうした場合には、電圧ＶＴＨ１に相当する実効電圧を与えるためのサブフィールドＳｆ０を、１フィールド内に含ませる必要がなくなる。なお、上述した例においては、連続するサブフィールドＳｆ０〜Ｓｆ２、およびサブフィールドＳｆ３〜Ｓｆ５毎に、データ転送期間において画素をオンまたはオフするようにしたが、これに限らず、例えばサブフィールドＳｆ０、Ｓｆ２およびＳｆ４内のデータ転送期間においては画素をオンにし、サブフィールドＳｆ１、Ｓｆ３およびＳｆ５内のデータ転送期間においては画素をオフにする、というように、データ転送期間内において画素をオンまたはオフとするサブフィールドが連続しないようにしてもよいことはもちろんである。
【０１０５】
（３）第３の態様
また、上記第２実施形態における画素の構成を図１３に示すものに変更すれば、上記第１の態様と同様に、データ転送期間内において常に画素をオンとすることができる。なお、図１３に示す各部において、上記第２実施形態において示した図１０と共通する各部については同一の符号を付し、その説明を省略する。
【０１０６】
同図に示すように、本変形例における画素１１０は、前掲図１０に示した画素１１０と比較して、ＮＡＮＤゲート１２５およびインバータ１２６の接続の仕方が異なる。具体的には、ＮＡＮＤゲート１２５の一方の入力端子はインバータ１２２の出力端子に接続されており、メモリに書込まれた信号が入力される。また、ＮＡＮＤゲート１２５の他方の入力端子にはデータ転送信号ＤＴをレベル反転した信号／ＤＴが入力されるようになっている。一方、ＮＡＮＤゲート１２５の出力端子は、トランスミッションゲート１２３およびインバータ１２６に接続されている。このインバータ１２６の出力端子は、トランスミッションゲート１２４に接続されている。
【０１０７】
次に、本態様における各信号の具体的な変化の様子について説明する。
ａ．データ転送期間
データ転送期間内においてはデータ転送信号ＤＴがＨレベルとなるためＮＡＮＤゲート１２５の一方の入力端子に入力される信号／ＤＴはＬレベルとなる。この結果、他方の入力端子（すなわち、インバータ１２２に接続された入力端子）にいずれのレベルの信号が入力されるかに関わらず、ＮＡＮＤゲート１２５からはＨレベルの信号が出力される。この結果、トランスミッションゲート１２３のみがオンとなるから、画素電極１８には電圧Ｖｏｎが印加される。ここで、電圧Ｖｏｎは、交流化駆動信号ＬＣＯＭのレベルが反転されたものであるため、データ転送期間においては、メモリにいずれのレベルの信号が書込まれているかに関わらず、画素はオンとなる。
ｂ．非転送期間
非転送期間内においてはデータ転送信号ＤＴがＬレベルとなるため、ＮＡＮＤゲート１２５の一方の入力端子に入力される信号／ＤＴはＨレベルとなる。この結果、ＮＡＮＤゲート１２５からの出力信号は、インバータ１２２の出力信号をレベル反転した信号となる。具体的には、当該非転送期間の直前のデータ転送期間において、メモリにＨレベルの信号が書込まれた場合（すなわち、インバータ１２１の出力信号がＨレベル、インバータ１２２の出力信号がＬレベルに保持されている場合）、ＮＡＮＤゲート１２５からはＨレベルの信号が出力される。この結果、トランスミッションゲート１２３のみがオンとなるから、画素電極１１８には電圧Ｖｏｎが印加されることとなる。ここで、前掲図１１に示したように、電圧Ｖｏｎは交流化駆動信号ＬＣＯＭを反転したレベルであるため、画素はオンとなる。一方、メモリにＬレベルの信号が書込まれた場合（すなわち、インバータ１２１の出力信号がＬレベル、インバータ１２２の出力信号がＨレベルに保持されている場合）、ＮＡＮＤゲート１２５からはＬレベルの信号が出力される。この結果、インバータ１２６を介してＨレベルの信号が供給されるトランスミッションゲート１２４のみがオンとなるから、画素電極１１８には電圧Ｖｏｆｆが印加されることとなる。電圧Ｖｏｆｆは交流化駆動信号ＬＣＯＭと同一のレベルであるから画素はオフとなる。
【０１０８】
このように、本態様においては、データ転送期間においては画素は常にオンとなるとともに、非転送期間においてはメモリに書込まれた信号に応じて画素がオン／オフ駆動されることとなる。なお、１フィールド内のデータ転送期間における電圧実効値については、上記第１の態様に示した条件と同様の条件で設定すればよい。
【０１０９】
上記各実施形態および本変形例に示したように、データ転送期間においては画素をオンするようにしてもオフするようにしてもよい。要は、１つのサブフィールドにおいて、データ転送期間においてはメモリに書込まれた信号とは無関係に画素がオンオフ駆動される一方、データ転送期間が経過した後にはじめて、当該データ転送期間においてメモリに書込まれた信号に応じた電圧が画素に対して印加されるようにすれば、上記第１実施形態において示した効果を得ることができる。
【０１１０】
＜変形例２＞
上記各実施形態においては、各サブフィールドにおいて画素に印加される実効電圧に対して各々異なる重み付けをしたため、各サブフィールドの時間長は異なるものであったが、各サブフィールドの時間長はこれに限られるものではない。例えば１フィールドを３２個のサブフィールドＳｆ０〜Ｓｆ３１に分割し、サブフィールドＳｆ０（電圧ＶＴＨ１に相当する電圧実効値を印加するためのサブフィールド）以外のサブフィールドＳｆ１〜Ｓｆ３１の時間長を同じにしてもよい。図１４は、この場合のサブフィールド番号および階調データと、２値信号Ｄｓとの関係を例示するテーブルである。データ変換回路３００は、同図に示すテーブルに従って、階調データに応じた２値信号Ｄｓを出力し、データ線駆動回路１４０は、この２値信号をデータ信号として各画素に供給する。そして、各サブフィールドにおいてデータ転送期間内は画素をオフにし（上記変形例１に示したようにオンとしてもよい）、データ転送期間経過後にメモリに書込まれた信号に従って画素をオンオフ駆動するようにすればよい。このようにしても、上記各実施形態と同様の効果を得ることができる。
【０１１１】
＜液晶装置の全体構成＞
次に、上述した実施形態や応用形態に係る電気光学装置の構造について、図１５および図１６を参照して説明する。ここで、図１５は、電気光学装置１００の構成を示す平面図であり、図１６は、図１５におけるＡ−Ａ’線の断面図である。
【０１１２】
これらの図に示されるように、電気光学装置１００は、画素電極１１８などが形成された素子基板１０１と、対向電極１０８などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が挟持された構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１０５が封入された後、封止材により封止されるが、これらの図においては省略されている。
【０１１３】
ここで、素子基板１０１は、上述したように半導体基板であるため不透明である。このため、画素電極１１８は、アルミニウムなどの反射性金属から形成されて、電気光学装置１００は、反射型として用いられることになる。これに対して、対向基板１０２は、ガラスなどから構成されるので透明である。
【０１１４】
さて、素子基板１０１において、シール材１０４の内側かつ表示領域１０１ａの外側領域には、遮光膜１０６が設けられている。この遮光膜１０６が形成される領域内のうち、領域１３０ａには走査線駆動回路１３０が形成され、また、領域１４０ａにはデータ線駆動回路１４０が形成されている。すなわち、遮光膜１０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１０６には、対向電極１０８とともに、交流化駆動信号ＬＣＯＭが印加される構成となっている。このため、遮光膜１０６が形成された領域では、液晶層への印加電圧がほぼゼロとなるので、画素電極１１８の電圧無印加状態と同じ表示状態となる。
【０１１５】
また、素子基板１０１において、データ線駆動回路１４０が形成される領域１４０ａ外側であって、シール材１０４を隔てた領域１０７には、複数の接続端子が形成されて、外部からの制御信号や電源などを入力する構成となっている。
【０１１６】
一方、対向基板１０２の対向電極１０８は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０６および接続端子と電気的な導通が図られている。すなわち、交流化駆動信号ＬＣＯＭは、素子基板１０１に設けられた接続端子を介して、遮光膜１０６に、さらに、導通材を介して対向電極１０８に、それぞれ印加される構成となっている。
【０１１７】
ほかに、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板１０１および対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１０１の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【０１１８】
＜その他＞
また、実施形態においては、電気光学装置を構成する素子基板１０１を半導体基板とし、ここに、画素電極１１８に接続されるトランジスタ１１６や、駆動回路の構成素子などを、ＭＯＳ型ＦＥＴで形成したが、本発明は、これに限られない。例えば、素子基板１０１を、ガラスや石英などの非晶質基板とし、ここに半導体薄膜を堆積してＴＦＴを形成する構成としても良い。このようにＴＦＴを用いると、素子基板１０１として透明基板を用いることができる。
【０１１９】
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子（ＥＬ）などを用いて、その電気光学効果により表示を行う装置に適用可能である。すなわち、本発明は、上述した構成と類似の構成を有する電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。なお、上記各実施形態において示したように電気光学材料として液晶を用いた場合には、交流化駆動信号ＬＣＯＭを１フィールド毎にレベル反転し、液晶層に直流成分が印加される事態を回避するようにしたが、電気光学材料として上述したエレクトロルミネッセンス素子を用いた場合には、このように交流駆動する必要はない。
【０１２０】
＜電子機器＞
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【０１２１】
＜その１：プロジェクタ＞
まず、実施形態に係る電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１７は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【０１２２】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液電気光学装置１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。
【０１２３】
このようにして、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。なお、電気光学装置１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【０１２４】
＜その２：モバイル型コンピュータ＞
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１８は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の前面にフロントライトを付加することにより構成されている。
【０１２５】
なお、この構成では、電気光学装置１００を反射直視型として用いることになるので、画素電極１１８において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【０１２６】
＜その３：携帯電話機＞
さらに、上記電気光学装置を、携帯電話機に適用した例について説明する。図１９は、この携帯電話機の構成を示す斜視図である。図において、携帯電話機１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学装置１００が反射直視型として用いられることになるので、画素電極１１８に凹凸が形成される構成が望ましい。
【０１２７】
なお、電子機器としては、図１７〜図１９を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。
【０１２８】
【発明の効果】
以上説明したように、本発明によれば、データ線に印加される信号が２値化されているため、高品位な階調表示が可能となる。また、データ転送期間が経過した後に、画素内のメモリに書込まれた信号に応じて画素をオンまたはオフにする電圧を印加するようになっているため、データ転送期間の如何に関わらず、電圧印加期間を任意に設定することができる。従って、表示画像の多階調化を容易に実現することができるという利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係る電気光学装置の電気的な構成を示すブロック図である。
【図２】同電気光学装置におけるデータ線駆動回路の構成を示すブロック図である。
【図３】同電気光学装置における画素の構成を示すブロック図である。
【図４】同電気光学装置における電圧ＶｏｎおよびＶｏｆｆのレベルを示す図である。
【図５】同電気光学装置におけるデータ変換回路の機能を示す真理値表である。
【図６】同電気光学装置における電圧−透過率特性を示す図である。
【図７】同電気光学装置の動作を示すタイミングチャートである。
【図８】同電気光学装置において対向基板に印加される電圧、および画素電極に印加される電圧を、フィールド単位で示すタイミングチャートである。
【図９】同電気光学装置における効果を説明するための図である。
【図１０】本発明の他の実施形態に係る電気光学装置における画素の構成を示すブロック図である。
【図１１】同電気光学装置における電圧ＶｏｎおよびＶｏｆｆのレベルの変化を説明するためのタイミングチャートである。
【図１２】本発明の変形例における電圧ＶｏｎおよびＶｏｆｆのレベルの変化を説明するためのタイミングチャートである。
【図１３】本発明の変形例における画素の構成を示すブロック図である。
【図１４】本発明の変形例におけるデータ変換回路の機能を示す真理値表である。
【図１５】同電気光学装置の構造を示す平面図である。
【図１６】同電気光学装置の構造を示す断面図である。
【図１７】同電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１８】同電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１９】同電気光学装置を適用した電子機器の一例たる携帯電話機の構成を示す斜視図である。
【符号の説明】
１００……電気光学装置
１０１……素子基板
１０１ａ……表示領域
１０２……対向基板
１０５……液晶（電気光学材料）
１０８……対向電極
１１２……走査線
１１４ａ，１１４ｂ……データ線
１１６ａ，１１６ｂ……トランジスタ
１１８……画素電極
１３０……走査線駆動回路
１４０……データ線駆動回路
１４１０……Ｘシフトレジスタ
１４２０……第１のラッチ回路
１４３０……第２のラッチ回路
１６０……電圧制御回路
２００……タイミング信号生成回路
３００……データ変換回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving method, a driving circuit, an electro-optical device, and an electronic apparatus for an electro-optical device that performs gradation display control by pulse width modulation.
[0002]
[Prior art]
An electro-optical device, for example, a liquid crystal display device using liquid crystal as an electro-optical material, is widely used as a display device in place of a cathode ray tube (CRT) in a display unit of various information processing equipment, a liquid crystal television, and the like.
[0003]
Here, the conventional electro-optical device is configured as follows, for example. In other words, a conventional electro-optical device includes a pixel electrode arranged in a matrix, an element substrate provided with a switching element such as a TFT (Thin Film Transistor) connected to the pixel electrode, and a pixel electrode. It is composed of a counter substrate on which counter electrodes facing each other are formed, and a liquid crystal as an electro-optic material filled between the two substrates. In such a configuration, when a scanning signal is applied to the switching element via the scanning line, the switching element becomes conductive. In this conductive state, when an image signal having a voltage corresponding to the gradation is applied to the pixel electrode through the data line, a charge corresponding to the voltage of the image signal is applied to the liquid crystal layer between the pixel electrode and the counter electrode. Accumulated. After the charge accumulation, even if the switching element is turned off, the charge accumulation in the liquid crystal layer is maintained by the capacitance of the liquid crystal layer itself, the storage capacity, and the like. In this way, when each switching element is driven and the amount of charge to be stored is controlled according to the gradation, the liquid crystal alignment state changes for each pixel, so that the density changes for each pixel. For this reason, gradation display is possible.
[0004]
At this time, the charge can be accumulated in the liquid crystal layer of each pixel for a certain period. First, each scanning line is sequentially selected by the scanning line driving circuit, and second, the scanning line is selected. In the period, the data lines are sequentially selected by the data line driving circuit, and thirdly, a plurality of scanning lines and data lines are arranged on the selected data lines by sampling an image signal having a voltage corresponding to the gradation. A time-division multiplex drive common to the pixels is possible.
[0005]
[Problems to be solved by the invention]
However, the image signal applied to the data line is a voltage corresponding to the gradation, that is, an analog signal. For this reason, a D / A conversion circuit, an operational amplifier, and the like are required for the peripheral circuit of the electro-optical device, which increases the cost of the entire device. Furthermore, display unevenness occurs due to non-uniformity such as the characteristics of these D / A conversion circuits and operational amplifiers and various wiring resistances, so that there is a problem that high-quality display is extremely difficult. Yes, especially when high-definition display is performed.
[0006]
The present invention has been made in view of the above-described circumstances, and an object thereof is an electro-optical device capable of high-quality and high-definition gradation display, a driving method thereof, a driving circuit thereof, An object of the present invention is to provide an electronic apparatus using the electro-optical device.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the first invention receives gradation data of each pixel for one screen for each field, and performs on / off driving of a plurality of pixels each having a memory in accordance with these gradation data. A method for driving an electro-optical device, comprising:
In each of a plurality of subfields obtained by dividing one field,
A data signal for instructing application of a voltage for turning on or off each pixel is sequentially generated according to the gradation data and written to the memory of each pixel, and at least the data signal for the memory of all pixels The voltage corresponding to the data signal is applied to each pixel after the elapse of the data transfer period, which is a period during which writing is performed
An electro-optical device driving method is provided.
[0008]
According to the present invention, in one field, a voltage application time for turning on (or turning off) a pixel is subjected to pulse width modulation in accordance with the gradation of the pixel, so that gradation display by effective value control is performed. It will be. At this time, in each subfield, since it is only necessary to instruct the pixel to be turned on or off, a binary signal (that is, a digital signal that can take only H level or L level) is used as an instruction signal to the pixel. Can do. Therefore, in the present invention, since the applied signal to the pixel is a digital signal, display unevenness due to non-uniformity such as element characteristics and wiring resistance can be suppressed, so that high-quality and high-definition gradation display is possible. Become.
[0009]
In the present invention, one field is used to mean a period required to form one raster image by performing horizontal scanning and vertical scanning in synchronization with the horizontal scanning signal and vertical scanning signal.
[0010]
Further, according to the present invention, at least after the data transfer period has elapsed, either the voltage for turning on the pixel or the voltage for turning off the pixel is set for each pixel according to the data signal written to the memory in the pixel. To be applied. For this reason, since the period during which the pixels are driven on and off in accordance with the data signal can be set regardless of the length of the data transfer period, high gradation image display is possible.
[0011]
In the present invention, the data transfer period is a period from when the writing of the data signal to any pixel is started until each data signal is written to the memory of all pixels for one screen. means.
[0012]
In one aspect of the first aspect of the present invention, the voltage for turning on the pixel or the voltage for turning off the pixel is independent of the data signal written in the memory of each pixel during the data transfer period in each subfield. Either is applied to each pixel.
[0013]
The second invention receives gradation data of each pixel for one screen for each field, and is arranged corresponding to each intersection of a plurality of data lines and a plurality of scanning lines according to the gradation data, A drive circuit for an electro-optical device that drives a plurality of pixels each having a memory,
A scanning line driving circuit for sequentially supplying a scanning signal for enabling voltage application from the data line to the pixel in each of the plurality of subfields obtained by dividing one field;
In each of the plurality of subfields, a data signal instructing application of a voltage for turning on or off a pixel is sequentially generated according to the gradation data, and the data is supplied while the scanning signal is supplied. A data line driving circuit for supplying a signal to each data line to write a signal to a memory in each pixel;
In each of the plurality of subfields, at least after the elapse of a data transfer period, which is a period in which the data signal is written to the memory of all pixels, according to the data signal written to the memory of each pixel A voltage control circuit that controls a voltage applied to each pixel so that the pixel is driven on and off.
The driving circuit of the electro-optical device is provided.
[0014]
According to the second aspect of the invention, the first aspect of the invention is embodied as a drive circuit for an electro-optical device, and the same effect as the first aspect of the invention can be achieved.
[0015]
In one aspect of the second invention, the voltage control circuit is configured so that the pixel is turned on or off during the data transfer period in each subfield regardless of the data signal written in the memory of each pixel. The voltage applied to each pixel is controlled.
[0016]
A third invention is an electro-optical device having a plurality of pixels arranged corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, each having a memory,
A scanning line driving circuit for sequentially supplying a scanning signal for enabling voltage application from the data line to the pixel in each of the plurality of subfields obtained by dividing one field;
In each of the plurality of subfields, a data signal instructing application of a voltage for turning on or off a pixel is sequentially generated according to the gradation data, and the data is supplied while the scanning signal is supplied. A data line driving circuit for supplying a signal to each data line to write a signal to a memory in each pixel;
In each of the subfields, at least after a data transfer period, which is a period during which the data signal is written to the memory of all the pixels, in accordance with the data signal written in the memory of each pixel A voltage control circuit that controls the voltage applied to each pixel so that the
An electro-optical device is provided.
[0017]
The third invention is an embodiment of the first invention as an electro-optical device, and has the same effect as the first invention.
[0018]
In one aspect of the third aspect of the invention, the voltage control circuit is configured so that the pixel is turned on or off regardless of the data signal written to the memory of each pixel during the data transfer period in each subfield. The voltage applied to each pixel is controlled.
[0019]
A fourth invention is an electro-optical device having a plurality of pixels arranged corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, each having a memory,
A scanning line driving circuit for sequentially supplying a scanning signal for enabling voltage application from the data line to the pixel in each of the plurality of subfields obtained by dividing one field;
In each of the plurality of subfields, a data signal instructing application of a voltage for turning on or off a pixel is sequentially generated according to the gradation data, and the data is supplied while the scanning signal is supplied. A data line driving circuit for supplying a signal to each data line;
Comprising
Each pixel is
A pixel electrode;
A counter electrode facing the pixel electrode;
An electro-optic material sandwiched between the pixel electrode and the counter electrode;
A memory for storing a data signal supplied via the data line when a scanning signal is given via the scanning line;
In each of the plurality of subfields, at least two types are selected according to the data signal written to the memory after the data transfer period, which is a period during which the data signal is written to the memory of all pixels, A selection circuit for selecting one of the voltages and applying the voltage to the pixel electrode;
An electro-optical device is provided.
[0020]
The fourth invention also embodies the first invention as an electro-optical device, and has the same effect as the first invention.
[0021]
In one aspect of the fourth aspect of the invention, the pixel selection circuit selects one of the two kinds of voltages regardless of the data signal written in the memory during the data transfer period in each subfield. The pixel electrode is applied.
[0022]
In addition to manufacturing or manufacturing the electro-optical device itself as a single unit, the present invention can also be implemented in a mode in which the electro-optical device is manufactured or sold as an electric device provided with the display device.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0024]
<Driving Method of Electro-Optical Device in Present Embodiment>
First, in order to facilitate understanding of the device according to the present embodiment, a driving method of the electro-optical device according to the present embodiment will be described.
[0025]
In general, in a liquid crystal device using a liquid crystal as an electro-optic material, the relationship between the effective voltage applied to the liquid crystal and the relative transmittance (or reflectance) is a normally black mode in which black display is performed when no voltage is applied. For example, the relationship is as shown in FIG. Here, the relative transmittance is normalized by setting the minimum value and the maximum value of the transmitted light amount to 0% and 100%, respectively. As shown in FIG. 6, the transmittance of the liquid crystal is 0% when the applied voltage to the liquid crystal layer is smaller than the threshold value VTH1, but when the applied voltage is not less than the threshold value VTH1 and not more than the saturation voltage VTH2. Increases nonlinearly with the applied voltage. When the applied voltage is equal to or higher than the saturation voltage VTH2, the transmittance of the liquid crystal maintains a constant value regardless of the applied voltage.
[0026]
In order to set the transmittance of the liquid crystal to an intermediate transmittance between 0% and 100%, the transmittance between the voltage VTH1 and the voltage VTH2 in the voltage / transmittance characteristic shown in FIG. It is necessary to apply an effective voltage to the liquid crystal layer correspondingly. Under the conventional technique, a voltage for obtaining such an intermediate gradation is generated by an analog circuit such as a D / A conversion circuit or an operational amplifier and applied to the pixel electrode.
[0027]
However, the voltage applied to the pixel electrode by such a driving method is easily affected by variations in the characteristics of the analog circuit and various wiring resistances, and moreover, it tends to be nonuniform from pixel to pixel. High-definition gradation display was difficult.
[0028]
Therefore, in the electro-optical device according to the present embodiment, the pixels are driven by the following method. In this specification, one field is the time required to form one raster image by performing horizontal scanning and vertical scanning in synchronization with the horizontal scanning signal and the vertical scanning signal.
[0029]
First, one field is divided into six subfields, and a voltage is applied to the liquid crystal layer in each subfield unit. In each subfield, a voltage corresponding to 0% transmittance (for example, voltage VL (= 0V) in FIG. 6 or a voltage corresponding to 100% transmittance (for example, voltage VH in FIG. 6) is applied to the liquid crystal layer.
[0030]
At this time, the subfield to which the voltage VH is applied and the voltage VL are set so that the ratio between the time during which the voltage VH is applied and the time during which the voltage VL is applied in one field is a ratio according to the gradation data. The subfield to be applied is determined according to the gradation data. By doing so, an effective voltage corresponding to the gradation data is applied to the liquid crystal layer, and display in an intermediate gradation between the transmittance of 0% and the transmittance of 100% becomes possible.
[0031]
A: First embodiment
<Electrical configuration>
FIG. 1 is a block diagram illustrating an electrical configuration of the electro-optical device according to the first embodiment of the invention. This electro-optical device is a liquid crystal device that uses liquid crystal as an electro-optical material, and the element substrate and the counter substrate are stuck to each other with a certain gap therebetween, and the liquid crystal that is the electro-optical material is sandwiched between the gaps. It has become. In this electro-optical device, a semiconductor substrate is used as an element substrate, and a peripheral driving circuit and the like are formed on the element substrate together with transistors for driving pixels. FIG. 1 shows a configuration of a circuit formed on the element substrate.
[0032]
As shown in FIG. 1, in the display region 101a on the element substrate, a plurality of scanning lines 112 are formed extending in the X (row) direction, and the plurality of data lines 114a and data lines 114b are Y ( It extends in the (column) direction. One end of each data line 114b is connected to one adjacent data line 114a via a pixel 110 via an inverter 114c, and each data line 114a and the data line 114b are paired. . The pixels 110 are provided corresponding to the intersections of the scanning lines 112 and the pair of data lines 114a and 114b, and are arranged in a matrix. In this embodiment, for convenience of explanation, the total number of scanning lines 112 is m, the total number of data lines 114a and 114b is n (m and n are integers of 2 or more), and m rows × n Although described as a matrix display device with columns, the present invention is not limited to this.
[0033]
In FIG. 1, a timing signal generation circuit 200 is a device that generates various timing signals, clock signals, and the like in accordance with a vertical scanning signal Vs, a horizontal scanning signal Hs, and a dot clock signal DCLK supplied from a host device (not shown). . The main signals generated by the timing signal generation circuit 200 are listed as follows.
a. AC drive signal LCOM
This alternating drive signal LCOM is applied to the counter electrode 108 of the counter substrate. In this embodiment, the AC drive signal LCOM repeats level inversion for each field, such as VH to VL (= 0 V), VL (= 0 V) to VH, and so on. Here, the voltage VH is the same as that described in FIG. For convenience of explanation, regarding the level of the AC drive signal LCOM, VH may be simply referred to as H level and VL may be simply referred to as L level.
b. Start pulse DY
This start pulse is a pulse signal output at the beginning of each subfield obtained by dividing one field into six.
c. Clock signal CLY
The clock signal CLY is a signal that defines a horizontal scanning period on the scanning side (Y side).
d. Latch pulse LP
The latch pulse LP is a pulse signal output at the beginning of the horizontal scanning period, and is output when the level of the clock signal CLY is changed (that is, rising and falling).
e. Clock signal CLX
The clock signal CLX is a signal defined by a so-called dot clock.
[0034]
The above is an outline of main signals generated by the timing signal generation circuit 200.
[0035]
In FIG. 1, a scanning line driving circuit 130 is a so-called Y shift register, transfers a start pulse DY supplied at the beginning of a subfield according to a clock signal CLY, and scan signals G1, G2, G3,..., Gm are sequentially supplied exclusively.
[0036]
The data line driving circuit 140 sequentially latches n binary signals Ds corresponding to the number of data lines 114a in a certain horizontal scanning period, and then latches the n binary signals Ds in the next horizontal scanning period. The data signals d1, d2, d3,..., Dn are supplied simultaneously to the corresponding data lines 114a. A specific configuration of the data line driving circuit 140 is as shown in FIG.
[0037]
As shown in FIG. 2, the data line driving circuit 140 includes an X shift register 1410, a first latch circuit 1420, and a second latch circuit 1430. The X shift register 1410 transfers the latch pulse LP supplied at the beginning of the horizontal scanning period in accordance with the clock signal CLX and supplies it sequentially and exclusively as the latch signals S1, S2, S3,. The first latch circuit 1420 sequentially latches the binary signal Ds at the fall of the latch signals S1, S2, S3,. The second latch circuit 1430 simultaneously latches each of the binary signals Ds latched by the first latch circuit 1420 at the falling edge of the latch pulse LP, and the data signals d1, d2, It is supplied as d3, ..., dn. On the other hand, since each data line 114b is connected to each data line 114a via an inverter 114c, a signal obtained by inverting the level of the data signals d1, d2, d3,..., Dn is supplied to each data line 114b. The
[0038]
Here, in this specification, a period from the start of data signal writing to any pixel to the end of data signal writing to all pixels in one subfield is defined. This is called a “data transfer period”. Specifically, the output of the first scanning signal G1 (scanning signal to the scanning line 112 located at the uppermost stage in FIG. 1) from the scanning line driving circuit 130 is started, and then the last scanning signal Gm (at the lowermost stage). The period until the output of the scanning signal to the scanning line 112 positioned is a period corresponding to the data transfer period. As shown in FIG. 7 (details will be described later), the start time of each subfield (that is, the rise time of the start pulse DY) and the output start time of the first scanning signal G1 are actually temporally. However, for the sake of convenience of explanation, the following description will be given assuming that the start point of the data transfer period is the rising point of the start pulse DY.
[0039]
In the present embodiment, as described above, one field is divided into six subfields Sf0 to Sf5, and on / off driving of pixels corresponding to 5-bit gradation data is performed in units of these subfields. . Here, the time length of each subfield is the sum of the time length of the data transfer period and the time length that can give an effective voltage having a predetermined weight to the pixel. Hereinafter, a specific time length of each subfield will be described (see FIG. 8).
a. The subfield Sf0 has a time length that is a combination of the time length of the data transfer period and the time length that can provide the liquid crystal layer with an effective voltage equivalent to the voltage VTH1 in FIG.
b. The subfield Sf1 has a time length that is a combination of the time length of the data transfer period and the time length that can provide the pixel with an effective voltage corresponding to the weight “1”.
c. The subfield Sf2 has a time length that is a combination of the time length of the data transfer period and the time length that can give an effective voltage corresponding to the weight “2” to the pixel.
d. The subfield Sf3 has a time length that is a combination of the time length of the data transfer period and the time length that can apply the effective voltage corresponding to the weight “4” to the pixel.
e. The subfield Sf4 has a time length that is a combination of the time length of the data transfer period and the time length that can give the effective voltage corresponding to the weight “8” to the pixel.
f. The subfield Sf5 has a time length that is a combination of the time length of the data transfer period and a time length sufficient to give an effective voltage corresponding to the weight “16” to the pixel.
[0040]
The time length of each of the subfields Sf0 to Sf5 is selected as described above, and the ratio between the time during which the voltage VH is applied and the time during which the voltage VL is applied within one field is the ratio according to the gradation data. Thus, the subfield to which the voltage VH is applied and the subfield to which the voltage VL is applied are determined according to the gradation data. This makes it possible to display an image with 32 gradations corresponding to the gradation data.
[0041]
Next, a specific configuration of the pixel 110 will be described with reference to FIG.
[0042]
The pixel 110 in this embodiment includes a memory that stores a 1-bit digital signal in the pixel itself, and a circuit that selects a voltage Von or Voff according to the digital signal stored in the memory and applies the voltage Von or Voff to the pixel electrode. It has been.
[0043]
In FIG. 3, inverters 121 and 122 have one output terminal connected to the other input terminal, and constitute a 1-bit memory as a whole. Transistors 116a and 116b are switching transistors that are turned on when writing to the 1-bit memory. Each drain is connected to each output terminal of inverters 121 and 122, and each gate is scanned. It is connected to a scanning line 112 that supplies a signal Gi. A data line 114a is connected to the source of the transistor 116a, and a data line 114b is connected to the source of the transistor 116b. Here, the data line 114a is supplied with the signal dj (j = 1 to n) as it is from the data line driving circuit 140, while the data line 114b is supplied with a signal obtained by inverting the level of the signal dj. . A signal on each of these data lines is applied to a memory composed of inverters 121 and 122 via transistors 116a and 116b, and is written into this memory.
[0044]
The transmission gate 123 has an input terminal connected to a wiring that supplies the voltage Von, and an output terminal connected to the pixel electrode 118. The transmission gate 124 has an input terminal connected to a wiring that supplies the voltage Voff, and an output terminal connected to the pixel electrode 118. Each of these transmission gates 123 and 124 is a gate that is turned on when an H level gate signal is applied, and the output signals of the inverters 121 and 122 in the memory are supplied as gate signals.
[0045]
Here, the operation of this pixel will be described.
[0046]
First, when the H level scanning signal Gi is output to the scanning line 112 and the transistors 116a and 116b are in the ON state, the H level data signal dj is the data line 114a, and the L level signal / dj is the data. Assume that the signals are respectively output to the lines 114b. In this case, since the output signal of the inverter 121 is H level and the output signal of the inverter 122 is L level, only the transmission gate 123 is turned on, and the voltage Von is applied to the pixel electrode 118 through the transmission gate 123. .
[0047]
Next, when the scanning signal Gi for the scanning line 112 becomes L level, the transistors 116a and 116b are turned off, and the inverters 121 and 122 maintain the previous output signal level. During this time, only the output signal of the inverter 121 becomes H level, so that the voltage Von is continuously applied to the pixel electrode 118 via the transmission gate 123.
[0048]
After that, when the scanning signal Gi for the scanning line 112 becomes H level again and the transistors 116a and 116b are turned on, the L level data signal dj becomes the data line 114a, and the H level signal / dj becomes the data line. It is assumed that the data is output to 114b. In this case, since the output signal of the inverter 121 is L level and the output signal of the inverter 122 is H level, only the transmission gate 124 is turned on, and the voltage Voff is applied to the pixel electrode 118 via the transmission gate 124. .
[0049]
When the scanning signal Gi for the scanning line 112 becomes L level, as described above, the inverters 121 and 122 maintain the previous output level as it is, and the voltage Voff is applied to the pixel electrode 118 via the transmission gate 124. Will continue. As described above, since the pixel 110 has a built-in memory, there is an advantage that the voltage applied to the pixel electrode does not volatilize due to leakage.
[0050]
In the following description, for the sake of convenience, an H level data signal is supplied to the data line 114a and an L level signal is supplied to the data line 114b. A state in which the output signal is held at the L level is referred to as “a state in which an H level signal is written in the memory”. In contrast, as a result of the L level data signal being supplied to the data line 114a and the H level signal being supplied to the data line 114b, the output signal of the inverter 121 is L level and the output signal of the inverter 122 is H level. The state held in step 1 is referred to as “a state in which an L level signal is written in the memory”. That is, when an H level data signal is output from the data line driving circuit 140, the H level signal is written into the memory, and the voltage Von is applied to the pixel electrode 118. On the other hand, when an L level data signal is output from the data line driving circuit 140, the L level signal is written into the memory, and the voltage Voff is applied to the pixel electrode 118.
[0051]
In the present embodiment, the levels of the voltages Von and Voff applied to the pixel electrodes 118 of these pixels are switched to either VL (= 0 V) or VH under a predetermined condition. It has become. In FIG. 1, a voltage control circuit 160 is for controlling the levels of these voltages Von and Voff. Specifically, the voltages VH and VL, the data transfer signal DT indicating the data transfer period, and the alternating drive signal LCOM are input to the voltage control circuit 160. The voltages Von and Voff set to the level (= VH) or the L level (= VL = 0V) are output. Here, the data transfer signal DT is a signal indicating whether or not it is a data transfer period, and is generated by the timing signal generation circuit 200. Specifically, for example, at the same time as the start pulse DY rises. The pulse signal rises and falls simultaneously with the fall of the scanning signal Gm (see FIG. 4).
[0052]
Hereinafter, how the levels of the voltages Von and Voff change as a result of the control by the voltage control circuit 160 will be described with reference to FIG. In the following description, the change in the data transfer period in the subfield and the level in the period after the data transfer period has elapsed (hereinafter referred to as “non-transfer period”) will be described. In the following, for convenience of explanation, regarding the levels of the voltages Von and Voff, VH may be simply referred to as H level and VL may be simply referred to as L level.
a. Within the data transfer period
During the data transfer period, the voltage control circuit 160 switches the levels of the voltages Von and Voff so that a voltage for turning off the pixel is applied regardless of a signal written in the memory in the pixel. Specifically, in the data transfer period in the field where the AC drive signal LCOM is at the H level, the voltages Von and Voff are both at the H level, while the data transfer in the field where the AC drive signal LCOM is at the L level. During the period, both the voltages Von and Voff are at the L level. In other words, the level difference between the AC drive signal LCOM and the applied voltage to the pixel electrode 118 is 0 V regardless of which of the voltages Von and Voff is applied to the pixel electrode 118 according to the signal written in the memory. Therefore, the pixel is turned off.
b. Within non-transfer period
After the data transfer period has elapsed, that is, within the non-transfer period, a voltage for driving the pixel on / off is applied to the pixel in accordance with a signal written to the memory in the pixel in the immediately preceding data transfer period. , The levels of the voltages Von and Voff are determined. Specifically, Von is set to L level and Voff is set to H level in a field where the AC drive signal LCOM is at H level, while Von is set to H level in a field where the AC drive signal LCOM is at L level. , Voff is set to L level. As a result, when the signal written in the memory in the pixel 110 is at the H level (that is, when the voltage Von is applied to the pixel electrode 118), a voltage for turning on the pixel 110 is applied, and the pixel 110 When the signal written in the memory inside is at the L level (that is, when the voltage Voff is applied to the pixel electrode 118), a voltage for turning off the pixel is applied.
[0053]
As described above, in this embodiment, the pixel is always turned off regardless of the signal written in the memory during the data transfer period, while the data is written in the memory during the data transfer period after the data transfer period elapses. The pixel is driven on and off by a signal corresponding to the inserted signal.
[0054]
Next, in each subfield, the data conversion circuit 300 shown in FIG. 1 generates a binary signal Ds that instructs on / off driving of the pixel from the 5-bit gradation data corresponding to each pixel. FIG. 5 shows the relationship between the subfield number and gradation data and the binary signal Ds. The data conversion circuit 300 holds a table as shown in the figure in an internal memory, and a subfield number and gradation data are given to this memory as addresses. As a result, the data conversion circuit 300 outputs a binary signal Ds corresponding to the subfield number and gradation data.
[0055]
Here, the subfield number is the number of each subfield in one field, and is any value from “0” to “5”. Various methods for generating the subfield number are conceivable. For example, a counter that counts the start pulse DY and resets the count result by the level transition (rise and fall) of the alternating drive signal LCOM is provided. A count value obtained from this counter may be used as a subfield number. The data conversion circuit 300 outputs the on / off data corresponding to the combination of the subfield number and the gradation data obtained as described above as the binary signal Ds.
[0056]
Here, the binary signal Ds at H level applies the voltage Von to the pixel electrode 118 in the pixel, and the binary signal Ds at L level applies the voltage Voff to the pixel electrode 118 in the pixel. It will exhibit the action. For example, if an H level signal Ds is output from the data conversion circuit 300 and an H level data signal is output to any one of the data lines 114a as a result, the H level signal is written in the memory. The voltage Von is applied to the electrode 118. As illustrated in FIG. 5, when the gradation data is 00000, an L level binary signal Ds is output in all subfields. As a result, the voltage Voff is applied to the pixel electrode 118 of the pixel in all subfields. When the gradation data is 00001, an H level binary signal Ds is output in the subfields Sf0 and Sf1, while an L level binary signal Ds is output in the other subfields. As a result, the voltage Von is applied to the pixel electrode 118 of the pixel in the subfields Sf0 and Sf1, while the voltage Voff is applied in the subfields Sf2 to Sf5.
[0057]
As shown in FIG. 5, in the subfield Sf0, when the gradation data is 00001 or more, an H level binary signal Ds is output regardless of the gradation data. As described above, this is output from the data conversion circuit 300 to the data line driving circuit 140 in order to apply an effective voltage corresponding to the voltage VTH1 in FIG.
[0058]
Since the binary signal Ds generated in the data conversion circuit 300 needs to be output in synchronization with the operations of the scanning line driving circuit 130 and the data line driving circuit 140, as shown in FIG. In contrast, a start pulse DY, a clock signal CLY synchronized with horizontal scanning, a latch pulse LP defining the beginning of the horizontal scanning period, and a clock signal CLX corresponding to a dot clock signal are supplied. .
[0059]
<Operation>
Next, the operation of the electro-optical device according to the above-described embodiment will be described. FIG. 7 is a timing chart showing the operation of the electro-optical device.
[0060]
First, the alternating drive signal LCOM is inverted in level for each field (1f) and applied to the counter electrode 108. On the other hand, the start pulse DY is output from the timing signal generation circuit 200 at the start timing of each subfield.
[0061]
Here, when a start pulse DY that specifies the start of the subfield Sf0 is supplied in one field where the AC drive signal LCOM is at the H level, the clock signal CLY in the scanning line drive circuit 130 (see FIG. 1) is followed. The scanning signals G1, G2, G3,..., Gm are sequentially output exclusively by the transfer. As shown in FIG. 7, the data transfer period is set to a period shorter than the shortest subfield.
[0062]
The scanning signals G1, G2, G3,..., Gm each have a pulse width corresponding to a half cycle of the clock signal CLY, and the scanning signal G1 corresponding to the first scanning line 112 counted from the top is After the start pulse DY is supplied, the clock signal CLY rises for the first time and is output with a delay of at least a half cycle of the clock signal CLY. Therefore, one shot (G0) of the latch pulse LP is supplied to the data line driving circuit 140 after the start pulse DY is supplied at the beginning of the subfield and before the scanning signal G1 is output.
[0063]
Consider a case where one shot (G0) of the latch pulse LP is supplied. First, when one shot (G0) of the latch pulse LP is supplied to the data line driving circuit 140, the latch signals S1, S2, and so on are transferred by the data line driving circuit 140 (see FIG. 2) according to the clock signal CLX. S3,..., Sn are sequentially output exclusively in the horizontal scanning period (1H). Note that the latch signals S1, S2, S3,..., Sn each have a pulse width corresponding to a half cycle of the clock signal CLX.
[0064]
At this time, the first latch circuit 1420 in FIG. 2 corresponds to the intersection of the first scanning line 112 counted from the top and the first data line 114a counted from the left at the falling edge of the latch signal S1. The binary signal Ds to the pixel 110 is latched, and then corresponds to the intersection of the first scanning line 112 counted from the top and the second data line 114a counted from the left at the falling edge of the latch signal S2. Similarly, the binary signal Ds to the pixel 110 to be latched is latched, and thereafter, similarly, each corresponding to each intersection of the first scanning line 112 counted from the top and the nth data line 114a counted from the left. The binary signal Ds to the pixel 110 is sequentially latched.
[0065]
Thereby, first, the binary signal Ds for one row corresponding to the intersection with the first scanning line 112 from the top in FIG. 1 is latched dot-sequentially by the first latch circuit 1420. . Note that the data conversion circuit 300 converts the grayscale data of each pixel into a binary signal Ds in accordance with the latch timing of the first latch circuit 1420 and outputs it. This conversion is executed according to the truth table shown in FIG.
[0066]
Next, when the clock signal CLY falls and the scanning signal G1 is output, the pixel corresponding to the intersection with the scanning line 112 is selected as a result of selecting the first scanning line 112 counted from the top in FIG. All 110 transistors 116 are turned on. On the other hand, the latch pulse LP is output at the falling edge of the clock signal CLY. Then, at the falling timing of the latch pulse LP, the second latch circuit 1430 receives the binary signal Ds latched dot-sequentially by the first latch circuit 1420 as a data signal for each corresponding data line 114a. dl, d2, d3,..., dn are supplied all at once. At this time, a signal obtained by inverting the level of the data signal is supplied to each of the data lines 114b. By this operation, each data signal is simultaneously written in the memory in each pixel 110 in the first row counted from the top.
[0067]
In parallel with this writing, the binary signal Ds for one row corresponding to the intersection with the second scanning line 112 from the top in FIG. 1 is latched dot-sequentially by the first latch circuit 1420.
[0068]
On the other hand, the voltage control circuit 160 controls the voltage values of the voltages Von and Voff as illustrated in FIG. Here, since it is assumed that AC drive signal LCOM is at H level, Von and Voff are both set to H level during the data transfer period, and Von is set to L level during the non-transfer period. Are set to H level.
[0069]
Thereafter, the same operation is repeated until the scanning signal Gm corresponding to the mth scanning line 112 is output. That is, in one horizontal scanning period (1H) in which a certain scanning signal Gi (i is an integer satisfying 1 ≦ i ≦ m) is output, data for one row of the pixels 110 corresponding to the i-th scanning line 112. The writing of the signals d1 to dn and the dot sequential latching of the binary signal Ds for one row of the pixels 110 corresponding to the (i + 1) th scanning line 112 are performed in parallel. Note that the data signal written in the memory in the pixel 110 is held until a new data signal is written in the next subfield.
[0070]
Further, even when the field is switched and the AC drive signal LCOM is inverted to the L level, the same operation is repeated in each subfield. However, as shown in FIG. 4, the voltage control circuit 160 sets the voltages Von and Voff to L level during the data transfer period, and sets the voltage Von to H level and Voff to L level during the non-transfer period. Switch to set to.
[0071]
Next, as a result of such an operation, the voltage applied to the liquid crystal layer in the pixel 110 will be considered. FIG. 8 is a timing chart showing gradation data and a waveform applied to the pixel electrode 118 in the pixel 110.
[0072]
As shown in FIG. 8, during the data transfer period in each subfield (the hatched section in FIG. 8), it is related to which level of data signal is written to the memory in each pixel. First, a voltage for turning off the pixel is applied. For example, in the data transfer period in the field where the AC drive signal LCOM is at the H level, the voltages Von and Voff are both set to the H level by the voltage control circuit 160. Therefore, during this period, even when any level of signal is written in the memory in the pixel (that is, when either of the voltages Von and Voff is applied to the pixel). Also, the pixel is turned off. On the other hand, in the non-transfer period, the voltage control circuit 160 sets the voltage Von to the L level and Voff to the H level. Therefore, when an H level signal is stored in the memory in the pixel 110 (that is, when the voltage Von is applied to the pixel electrode 118), the pixel is turned on, while the memory in the pixel has an L level. Is stored (that is, when the voltage Voff is applied to the pixel electrode 118), the pixel is turned off.
[0073]
For example, when the AC drive signal LCOM is at the H level and the gradation data of a certain pixel is 00000, as a result of following the table shown in FIG. 5, the memory in the pixel has all the subfields Sf0 to Sf5. An L level signal is written. In this case, the voltage Voff (VH) is applied to the pixel electrode 118 in all subfields not only during the data transfer period but also during the non-transfer period. As a result, the effective voltage value applied to the liquid crystal layer in one field is 0V. Therefore, the transmittance of the pixel is 0% corresponding to the gradation data 00000.
[0074]
When the grayscale data of a certain pixel is 00001, as a result of following the table shown in FIG. 5, an H level signal is written in the memory in the pixel in the subfields Sf0 and Sf1, while the other In the subfield, an L level signal is written. As a result, the voltage Von is applied to the pixel electrode 118 in the subfields Sf0 and Sf1 (data transfer period and non-transfer period). However, in the data transfer period, the level difference between the AC drive signal LCOM and the voltage Von applied to the pixel electrode 118 is 0 V, so the pixel is turned off. On the other hand, in the non-transfer period, the level of the voltage Von is inverted (becomes L level), so that a voltage for turning on the pixel is applied to the pixel electrode 118. In subfields Sf2 to Sf5, a voltage for turning off the pixels is applied in both the data transfer period and the non-transfer period. As a result, an effective voltage corresponding to the gradation data 00001 is applied to the pixel, and a transmittance corresponding to the gradation data is obtained.
[0075]
Further, when the gradation data of a pixel is 00010, as a result of following the table shown in FIG. 5, an H level signal is written in the memory in the pixel in subfields Sf0 and Sf2, while the other subfields In the field, an L level signal is written. As a result, in the subfields Sf0 and Sf2, the voltage Von is applied to the pixel electrode 118. For the same reason as described above, the pixel is turned off in the data transfer period, while in the non-transfer period. The pixel is turned on. In the subfields Sf1 and Sf3 to Sf5, a voltage for turning off the pixels is applied. As a result, an effective voltage corresponding to the gradation data 0010 is applied to the pixel, and a transmittance corresponding to the gradation data is obtained.
[0076]
The same applies to the case where other gradation data is given. As a result of the pixels being turned on in the non-transfer period in the number of subfields corresponding to the gradation data, the transmittance corresponding to the gradation data is obtained. .
[0077]
Next, when the AC drive signal LCOM becomes L level, a voltage obtained by inverting the voltage applied in the case of H level is applied to the pixel electrode 118. For this reason, the voltage applied to each liquid crystal layer when the alternating drive signal LCOM is at the H level has the polarity reversed from the applied voltage when the alternating drive signal LCOM is at the L level, and Their absolute values are equal. Therefore, a situation where a direct current component is applied to the liquid crystal layer is avoided, and as a result, deterioration of the liquid crystal is prevented.
[0078]
According to the electro-optical device according to this embodiment, one field is divided into a plurality of subfields Sf0 to Sf5, and an H level or an L level is written into the pixel for each subfield. The effective voltage value is controlled. For this reason, the data signals supplied to the data lines 114a and 114b are only at the H level or the L level and are binary, and therefore, in a peripheral circuit such as a drive circuit, a high-precision D / A conversion circuit. A circuit for processing an analog signal such as an operational amplifier or the like becomes unnecessary. For this reason, since the circuit configuration is greatly simplified, the cost of the entire apparatus can be kept low.
[0079]
Further, since the data signals (dj and / dj) supplied to the data lines 114a and 114b are binary, display unevenness due to non-uniformity such as element characteristics and wiring resistance does not occur in principle. For this reason, the electro-optical device according to the present embodiment enables high-quality and high-definition gradation display.
[0080]
In the present embodiment, in each of the plurality of subfields, a voltage corresponding to a signal written in the memory is applied to the pixel electrode 118 after the data transfer period has elapsed. Therefore, in each subfield, the voltage corresponding to the data signal is supplied immediately after the data signal is supplied to each pixel without distinguishing between the data transfer period and the non-transfer period with respect to the voltage application to each pixel. Compared with a driving method (hereinafter, referred to as “another driving method”) in which is applied to the pixel electrode, there are the following advantages.
[0081]
FIG. 9A is a timing chart showing the relationship between each subfield, the data transfer period, and the voltage application period when the other driving method is used. As shown as “voltage application period” in the figure, in another driving method, when a data signal dj is supplied to a certain pixel, a voltage corresponding to the data signal dj is immediately applied to the pixel electrode. This voltage is maintained until a new data signal dj + 1 is supplied in the next subfield. In FIG. 9A, since the pixel to which the data signal is supplied immediately after the start pulse DY is output (that is, immediately after the start of the data transfer period) is taken as an example, the voltage is applied immediately after the start of the subfield. It is to be applied. Of course, for example, in a pixel to which a data signal is supplied at the end of one screen (that is, a pixel to which a data signal is supplied at the end of the data transfer period), the voltage application period starts from the last time of the data transfer period. It becomes.
[0082]
Here, consider the case where the number of gradations that can be displayed is increased in such a method.
[0083]
In order to increase the number of gradations that can be displayed, it is necessary to increase the number (number) of effective voltage values that can be applied to the pixels. For this purpose, a subfield capable of giving a smaller effective voltage to the pixel must be provided. In other words, it is necessary to provide a subfield in which the time during which a voltage is applied to the pixel is shorter (= a small voltage effective value can be given).
[0084]
However, in the case of the method shown in FIG. 9A, the time length of each subfield cannot be made shorter than the time length of the data transfer period. In other words, the time length of the voltage application period cannot be made shorter than the time length of the data transfer period. As a result, an effective voltage smaller than the effective voltage that can be applied when the time length of one subfield is shortened and the time length of the voltage application time is equal to the time length of the data transfer period is applied to the pixel. Can not do it. Here, if the data transfer period can be shortened, the voltage application period in one subfield can be further shortened, so that the number of gradations can be increased. There is a limit to shortening the period. After all, in the other driving methods described above, there is a limit to the multi-gradation of image display.
[0085]
On the other hand, in the present embodiment, as shown in FIG. 9B, the pixel is turned on or off in accordance with a signal written in the memory after the data transfer period has elapsed. In FIG. 9B, the “voltage application period” is a period during which a voltage for turning on or off a pixel is applied in accordance with a signal written in the memory, and the “non-transfer period” in the above embodiment. It is a period corresponding to.
[0086]
As described above, in order to increase the number of gradations, it is necessary to provide a subfield that can give a smaller effective voltage value to the pixel, that is, a subfield in which the voltage is applied to the pixel in a shorter time. . Here, in the above other methods, there is a restriction that the time length of the voltage application period cannot be made shorter than the time length of the data transfer period. However, according to the method according to the present embodiment, the time length of the voltage application time is reduced. Can be freely set regardless of the time length of the data transfer period. That is, it is possible to provide a sub-field that can give a small effective voltage.
[0087]
As described above, according to the method according to the present embodiment, the non-transfer period, that is, the period in which the voltage corresponding to the data signal is applied to each pixel is arbitrarily set regardless of the time length of the data transfer period. Can be set. As a result, there is an advantage that multi-gradation of image display can be realized by shortening the voltage application period (non-transfer period). In other words, a high-performance driver circuit with a short data transfer period is not required even when performing multi-gradation display.
[0088]
B: Second embodiment
Next, a second embodiment of the present invention will be described. The overall configuration of this embodiment is the same as that of the first embodiment shown in FIG.
[0089]
In the first embodiment, the voltage control circuit 160 that switches the levels of the voltages Von and Voff between the data transfer period and the non-transfer period is provided, so that any signal is written to the memory during the data transfer period. Even in such a case, a voltage for turning off the pixel is applied. On the other hand, in the present embodiment, this function is realized by a circuit provided in the pixel.
[0090]
FIG. 10 is a diagram illustrating a configuration of the pixel 110 in the electro-optical device according to the present embodiment. 10, parts common to the respective parts shown in FIG. 3 are given the same reference numerals as those in FIG. 3, and detailed descriptions thereof are omitted.
[0091]
As illustrated in FIG. 10, the pixel 110 in the present embodiment is provided with a NAND gate 125. One input terminal of the NAND gate 125 is connected to the output terminal of the inverter 121, and a signal written in the memory is input. A signal / DT obtained by inverting the level of the data transfer signal DT is input to the other input terminal of the NAND gate 125. A transmission gate 124 and an inverter 126 are connected in parallel to the output terminal of the NAND gate 125, and a transmission gate 123 is connected to the output terminal of the inverter 126.
[0092]
Each of these transmission gates 123 and 124 is a gate that is turned on when an H level gate signal is applied. Specifically, the output signal of the NAND gate 125 is supplied to the transmission gate 124 as a gate signal, and a signal obtained by inverting the level of the output signal of the NAND gate 125 via the inverter 126 is gated to the transmission gate 123. Supplied as a signal.
[0093]
In the first embodiment, the voltage control circuit 160 switches the levels of the voltages Von and Voff according to the switching between the data transfer period and the non-transfer period in each subfield. On the other hand, in this embodiment, as shown in FIG. 11, the voltage Voff has the same level as the AC drive signal LCOM, while the voltage Von becomes a level signal obtained by inverting the AC drive signal LCOM. The voltage control circuit 160 operates.
[0094]
Next, the voltage applied to the pixel electrode 118 in the pixel 110 will be described with reference to FIGS. In the following description, the data transfer period and the non-transfer period are separately described.
a. Data transfer period
Since the data transfer signal DT is at the H level within the data transfer period, the signal / DT input to one input terminal of the NAND gate 125 is at the L level (see FIG. 11). As a result, regardless of which level signal is input to the other input terminal (that is, the input terminal connected to the inverter 121), the NAND gate 125 outputs an H level signal. For this reason, since only the transmission gate 124 is turned on, the voltage Voff is applied to the pixel electrode 118. Here, as shown in FIG. 11, in this embodiment, the voltage Voff is at the same level as that of the AC drive signal LCOM. Therefore, any level signal is written in the memory during the data transfer period. Regardless of whether or not the pixel is off.
b. Non-transfer period
In the non-transfer period, that is, the hatched section in FIG. 11, the voltage Von or Voff is applied to the pixel electrode 118 according to the signal written to the memory, and the pixel is driven on and off. The details are as follows.
[0095]
In the non-transfer period, since the data transfer signal DT is at L level, the signal / DT input to one input terminal of the NAND gate 125 is at H level (see FIG. 11). As a result, a signal obtained by inverting the level of the output signal of the inverter 121 is output from the NAND gate 125. Specifically, when an H level signal is written in the memory in the data transfer period immediately before the non-transfer period (that is, the output signal of the inverter 121 is at the H level and the output signal of the inverter 122 is at the L level). When held, the NAND gate 125 outputs an L level signal. As a result, since only the transmission gate 123 is turned on, the voltage Von is applied to the pixel electrode 118. Here, as shown in FIG. 11, since the voltage Von is at a level opposite to that of the AC drive signal LCOM, the pixel is turned on.
[0096]
On the other hand, when an L level signal is written in the memory (that is, when the output signal of inverter 121 is held at L level and the output signal of inverter 122 is held at H level), NAND gate 125 outputs an H level signal. A signal is output. As a result, only the transmission gate 124 is turned on, so that the voltage Voff is applied to the pixel electrode 118. As described above, since the voltage Voff is equal to the level of the alternating drive voltage LCOM, the pixel is turned off.
[0097]
As described above, in the present embodiment, the pixel is always turned off during the data transfer period, and the pixel is turned on / off according to the signal written to the memory after the data transfer period has elapsed. . As a result, the relationship between the gradation data and the voltage applied to the pixel electrode 118 when the gradation data is given is the same as in FIG. 8 illustrated in the first embodiment.
[0098]
Thus, the present embodiment can provide the same effects as those of the first embodiment. In the above embodiment, the levels of the voltages Von and Voff need to be switched many times within one field in synchronization with the switching between the data transfer period and the non-transfer period. Since it is not necessary to switch the levels of the voltages Von and Voff within one field, there is an advantage that power consumption can be suppressed as compared with the above embodiment.
[0099]
C: Modification
Although the embodiments of the present invention have been described above, the above embodiments are merely examples, and various modifications can be made to the above embodiments without departing from the spirit of the present invention. As modifications, for example, the following can be considered.
[0100]
<Modification 1>
(1) First aspect
In the first embodiment, the pixels are always turned off during the data transfer period. However, the pixels may be always turned on during the data transfer period. Hereinafter, changes in the voltages Von and Voff in this case will be described with reference to FIG. The state of the level changes of the voltages Von and Voff in this aspect is shown in the part (a) in FIG.
a. Within the data transfer period
During the data transfer period, the voltage control circuit 160 switches the levels of the voltages Von and Voff so that a voltage for turning on the pixel is applied regardless of the signal written in the memory in the pixel. Specifically, in the field where the alternating drive signal LCOM is at the H level, the voltages Von and Voff are both at the L level, while in the field where the alternating drive signal LCOM is at the L level, both the voltages Von and Voff are at the H level. Level. As a result, in the data transfer period, the pixel is turned on regardless of which of the voltages Von and Voff is applied to the pixel electrode 118 in accordance with the signal written in the memory.
b. Within non-transfer period
In the non-transfer period, the voltage control circuit 160 switches the voltages Von and Voff so that a voltage for driving the pixel on and off is applied to the pixel according to a signal written in the memory. Specifically, in the field where the alternating drive signal LCOM is at the H level, the voltage Von is set to the L level and the voltage Voff is set to the H level, while in the field where the alternating drive signal LCOM is the L level, the voltage Von is set. The voltage Voff is set to the L level to the H level. As a result, the pixel is driven on and off according to the signal written in the memory in the pixel.
[0101]
Here, in this aspect, since the pixel is forcibly turned on in the data transfer period, the effective voltage value in each data transfer period in one field is equal to or smaller than the voltage VTH1 shown in FIG. Thus, it is necessary to select the length of the data transfer period. Here, when the effective voltage value in the data transfer period in one field is set to be equal to the voltage VTH1, the subfield Sf0 (effective voltage corresponding to the voltage VTH1 in the first embodiment is applied to the pixel). There is no need to provide a subfield set to a length of time that can be given. On the other hand, when the effective voltage value in the data transfer period in one field is set to be smaller than the voltage VTH1, a voltage corresponding to the difference between the voltage VTH1 and the effective voltage value is set in the pixel in the subfield Sf0. Since it suffices to apply it to the electrode, the time length of the subfield Sf0 can be further shortened.
[0102]
(2) Second aspect
In the first embodiment, the pixels are always turned off in the data transfer period, and in the first mode, the pixels are always turned on in the data transfer period. The pixel may be turned on or off every time. That is, for example, in one field, the pixels may be turned on in the data transfer period in the subfields Sf0 to Sf2, and the pixels may be turned off in the data transfer period in the subfields Sf3 to Sf5. FIG. 12B shows how the levels of the voltages Von and Voff change in this case.
[0103]
When AC drive signal LCOM is at H level, as shown in the figure, voltages Von and Voff are both set at L level during the data transfer period in subfields Sf0 to Sf2. Therefore, in the data transfer period in the subfields Sf0 to Sf2, the pixel is turned on regardless of the level of the signal written in the memory in the pixel. Similarly, when AC drive signal LCOM is at H level, voltages Von and Voff are both set at H level during the data transfer period in subfields Sf3 to Sf5. Therefore, in the data transfer period in the subfields Sf3 to Sf5, the pixel is turned off regardless of the level of the signal written in the memory in the pixel. On the other hand, when AC drive signal LCOM is switched to L level, voltages Von and Voff are both set to H level during the data transfer period in subfields Sf0 to Sf2, so that the pixel is on during this period. On the other hand, since the voltages Von and Voff are both set to the L level in the data transfer period in the subfields Sf3 to Sf5, the pixel is turned off in this period. Note that the pixel is turned on and off in accordance with a signal written in the memory during the non-transfer period, similar to the above embodiments.
[0104]
According to this aspect, for example, the voltage effective in the data transfer period in one field is selected by appropriately selecting a subfield in which the pixel is turned off in the data transfer period and a subfield in which the pixel is turned on in the data transfer period. The value can be adjusted to be equal to (or close to) the voltage VTH1 described above. In such a case, it is not necessary to include the subfield Sf0 for applying an effective voltage corresponding to the voltage VTH1 in one field. In the above-described example, the pixels are turned on or off in the data transfer period for each of the continuous subfields Sf0 to Sf2 and subfields Sf3 to Sf5. The pixel is turned on or off in the data transfer period, such as turning on the pixel in the data transfer period in Sf2 and Sf4 and turning off the pixel in the data transfer period in the subfields Sf1, Sf3 and Sf5. Of course, the subfields may not be continuous.
[0105]
(3) Third aspect
Further, if the configuration of the pixel in the second embodiment is changed to that shown in FIG. 13, the pixel can always be turned on within the data transfer period as in the first mode. In addition, in each part shown in FIG. 13, about each part which is common in FIG. 10 shown in the said 2nd Embodiment, the same code | symbol is attached | subjected and the description is abbreviate | omitted.
[0106]
As shown in the figure, the pixel 110 in this modification is different in the connection method of the NAND gate 125 and the inverter 126 compared to the pixel 110 shown in FIG. Specifically, one input terminal of the NAND gate 125 is connected to the output terminal of the inverter 122, and a signal written in the memory is input. A signal / DT obtained by inverting the level of the data transfer signal DT is input to the other input terminal of the NAND gate 125. On the other hand, the output terminal of the NAND gate 125 is connected to the transmission gate 123 and the inverter 126. The output terminal of the inverter 126 is connected to the transmission gate 124.
[0107]
Next, a specific change state of each signal in this aspect will be described.
a. Data transfer period
Since data transfer signal DT is at H level within the data transfer period, signal / DT input to one input terminal of NAND gate 125 is at L level. As a result, the NAND gate 125 outputs an H level signal regardless of which level signal is input to the other input terminal (that is, the input terminal connected to the inverter 122). As a result, since only the transmission gate 123 is turned on, the voltage Von is applied to the pixel electrode 18. Here, since the voltage Von is obtained by inverting the level of the alternating drive signal LCOM, the pixel is turned on during the data transfer period regardless of which level of the signal is written in the memory. Become.
b. Non-transfer period
Since the data transfer signal DT is at the L level within the non-transfer period, the signal / DT input to one input terminal of the NAND gate 125 is at the H level. As a result, the output signal from the NAND gate 125 becomes a signal obtained by inverting the level of the output signal of the inverter 122. Specifically, when an H level signal is written in the memory in the data transfer period immediately before the non-transfer period (that is, the output signal of the inverter 121 is at the H level and the output signal of the inverter 122 is at the L level). When held, the NAND gate 125 outputs an H level signal. As a result, since only the transmission gate 123 is turned on, the voltage Von is applied to the pixel electrode 118. Here, as shown in FIG. 11, the voltage Von is a level obtained by inverting the AC drive signal LCOM, so that the pixel is turned on. On the other hand, when an L level signal is written in the memory (that is, when the output signal of inverter 121 is held at L level and the output signal of inverter 122 is held at H level), NAND gate 125 outputs an L level signal. A signal is output. As a result, only the transmission gate 124 to which the H level signal is supplied via the inverter 126 is turned on, so that the voltage Voff is applied to the pixel electrode 118. Since the voltage Voff is at the same level as the AC drive signal LCOM, the pixel is turned off.
[0108]
Thus, in this aspect, the pixel is always turned on during the data transfer period, and the pixel is turned on / off according to the signal written in the memory during the non-transfer period. Note that the effective voltage value during the data transfer period in one field may be set under the same conditions as those described in the first aspect.
[0109]
As shown in the above embodiments and this modification, the pixels may be turned on or off during the data transfer period. In short, in one subfield, the pixels are driven on and off regardless of the signal written in the memory during the data transfer period, while the data is not written into the memory during the data transfer period until the data transfer period elapses. If the voltage corresponding to the inserted signal is applied to the pixel, the effect shown in the first embodiment can be obtained.
[0110]
<Modification 2>
In each of the above-described embodiments, the effective voltage applied to the pixel in each subfield is weighted differently, so the time length of each subfield is different, but the time length of each subfield is different from this. It is not limited. For example, one field is divided into 32 subfields Sf0 to Sf31, and the time lengths of the subfields Sf1 to Sf31 other than the subfield Sf0 (subfield for applying a voltage effective value corresponding to the voltage VTH1) are made the same. Also good. FIG. 14 is a table illustrating the relationship between the subfield number and gradation data and the binary signal Ds in this case. The data conversion circuit 300 outputs a binary signal Ds corresponding to the gradation data in accordance with the table shown in the figure, and the data line driving circuit 140 supplies this binary signal to each pixel as a data signal. In each subfield, the pixel is turned off during the data transfer period (it may be turned on as shown in Modification 1 above), and the pixel is driven on / off according to the signal written in the memory after the data transfer period has elapsed. You can do it. Even if it does in this way, the same effect as each above-mentioned embodiment can be acquired.
[0111]
<Overall configuration of liquid crystal device>
Next, the structure of the electro-optical device according to the above-described embodiments and application embodiments will be described with reference to FIGS. 15 is a plan view showing the configuration of the electro-optical device 100, and FIG. 16 is a cross-sectional view taken along the line AA ′ in FIG.
[0112]
As shown in these drawings, the electro-optical device 100 includes a device substrate 101 on which a pixel electrode 118 and the like are formed and a counter substrate 102 on which a counter electrode 108 and the like are formed with a certain gap between each other by a sealant 104. And a liquid crystal 105 as an electro-optic material is sandwiched between the gaps. Actually, the sealing material 104 has a cut-out portion, and after the liquid crystal 105 is sealed through this, the sealing material 104 is sealed with a sealing material, but is omitted in these drawings.
[0113]
Here, since the element substrate 101 is a semiconductor substrate as described above, it is opaque. Therefore, the pixel electrode 118 is formed of a reflective metal such as aluminum, and the electro-optical device 100 is used as a reflective type. On the other hand, the counter substrate 102 is transparent because it is made of glass or the like.
[0114]
Now, in the element substrate 101, a light shielding film 106 is provided inside the sealing material 104 and outside the display area 101a. In the region where the light shielding film 106 is formed, the scanning line driving circuit 130 is formed in the region 130a, and the data line driving circuit 140 is formed in the region 140a. That is, the light shielding film 106 prevents light from entering the drive circuit formed in this region. An AC driving signal LCOM is applied to the light shielding film 106 together with the counter electrode 108. For this reason, in the region where the light-shielding film 106 is formed, the voltage applied to the liquid crystal layer becomes almost zero, so that the display state is the same as the voltage non-application state of the pixel electrode 118.
[0115]
In addition, in the element substrate 101, a plurality of connection terminals are formed in a region 107 outside the region 140a where the data line driving circuit 140 is formed and separated from the sealant 104, so that a control signal and a power supply from the outside are formed. And so on.
[0116]
On the other hand, the counter electrode 108 of the counter substrate 102 is electrically connected to the light-shielding film 106 and the connection terminal in the element substrate 101 by a conductive material (not shown) provided in at least one of the four corners of the substrate bonding portion. Conduction is achieved. In other words, the AC drive signal LCOM is applied to the light shielding film 106 via a connection terminal provided on the element substrate 101 and further to the counter electrode 108 via a conductive material.
[0117]
In addition, the counter substrate 102 is first provided with a color filter arranged in a stripe shape, a mosaic shape, a triangle shape, or the like according to the use of the electro-optical device 100, for example, if it is a direct view type. Second, a light shielding film (black matrix) made of, for example, a metal material or resin is provided. In the case of use of color light modulation, for example, when used as a light valve of a projector described later, no color filter is formed. In the case of the direct-view type, the electro-optical device 100 is provided with a front light that emits light from the counter substrate 102 side as necessary. In addition, the electrode formation surfaces of the element substrate 101 and the counter substrate 102 are each provided with an alignment film (not shown) that is rubbed in a predetermined direction to define the alignment direction of the liquid crystal molecules when no voltage is applied. On the other hand, a polarizer (not shown) corresponding to the orientation direction is provided on the counter substrate 101 side. However, if a polymer dispersion type liquid crystal dispersed as fine particles in a polymer is used as the liquid crystal 105, the above-described alignment film, polarizer and the like are not required, so that the light utilization efficiency is increased. This is advantageous in terms of reducing power consumption.
[0118]
<Others>
In the embodiment, the element substrate 101 constituting the electro-optical device is a semiconductor substrate, and the transistor 116 connected to the pixel electrode 118 and the constituent elements of the drive circuit are formed of MOS type FETs. The present invention is not limited to this. For example, the element substrate 101 may be an amorphous substrate such as glass or quartz, and a semiconductor thin film may be deposited thereon to form a TFT. When TFTs are used in this way, a transparent substrate can be used as the element substrate 101.
[0119]
Furthermore, as an electro-optic material, in addition to liquid crystal, an electroluminescence element (EL) or the like can be used for an apparatus that performs display by the electro-optic effect. In other words, the present invention can be applied to any electro-optical device having a configuration similar to the above-described configuration, particularly to any electro-optical device that performs gradation display using pixels that perform binary display that is on or off. It is. In the case where liquid crystal is used as the electro-optic material as shown in the above embodiments, the AC drive signal LCOM is level-inverted for each field to avoid a situation where a DC component is applied to the liquid crystal layer. However, in the case where the above-described electroluminescence element is used as the electro-optic material, it is not necessary to perform AC driving in this way.
[0120]
<Electronic equipment>
Next, some examples in which the above-described liquid crystal device is used in a specific electronic device will be described.
[0121]
<Part 1: Projector>
First, a projector using the electro-optical device according to the embodiment as a light valve will be described. FIG. 17 is a plan view showing the configuration of the projector. As shown in this figure, in the projector 1100, a polarization illumination device 1110 is disposed along the system optical axis PL. In the polarization illumination device 1110, the light emitted from the lamp 1112 becomes a substantially parallel light beam as reflected by the reflector 1114 and enters the first integrator lens 1120. Thereby, the emitted light from the lamp 1112 is divided into a plurality of intermediate light beams. The divided intermediate light beam is converted into a single type of polarized light beam (s-polarized light beam) whose polarization directions are substantially uniform by a polarization conversion element 1130 having a second integrator lens on the light incident side, and the polarized illumination device 1110 It will be emitted from.
[0122]
Now, the s-polarized light beam emitted from the polarization illumination device 1110 is reflected by the s-polarized light beam reflecting surface 1141 of the polarization beam splitter 1140. Of this reflected light beam, the blue light (B) light beam is reflected by the blue light reflecting layer of the dichroic mirror 1151 and modulated by the reflective electro-optical device 100B. Of the light beams transmitted through the blue light reflection layer of the dichroic mirror 1151, the red light (R) light beam is reflected by the red light reflection layer of the dichroic mirror 1152, and is modulated by the reflective liquid electro-optical device 100R. The On the other hand, among the light beams transmitted through the blue light reflection layer of the dichroic mirror 1151, the green light (G) light beam transmits through the red light reflection layer of the dichroic mirror 1152 and is modulated by the reflective electro-optical device 100G. .
[0123]
In this way, red, green, and blue lights that have been color-light modulated by the electro-optical devices 100R, 100G, and 100B are sequentially combined by the dichroic mirrors 1152 and 1151, and the polarization beam splitter 1140, and then are projected by the projection optical system 1160. Is projected on the screen 1170. In addition, since the light beams corresponding to the primary colors of R, G, and B are incident on the electro-optical devices 100R, 100B, and 100G by the dichroic mirrors 1151, 1152, a color filter is not necessary.
[0124]
<Part 2: Mobile computer>
Next, an example in which the electro-optical device is applied to a mobile personal computer will be described. FIG. 18 is a perspective view showing the configuration of this personal computer. In the figure, a computer 1200 includes a main body 1204 having a keyboard 1202 and a display unit 1206. The display unit 1206 is configured by adding a front light to the front surface of the electro-optical device 100 described above.
[0125]
In this configuration, since the electro-optical device 100 is used as a reflection direct-view type, it is desirable that the pixel electrode 118 has irregularities so that the reflected light is scattered in various directions.
[0126]
<Part 3: Mobile phone>
Further, an example in which the electro-optical device is applied to a mobile phone will be described. FIG. 19 is a perspective view showing the configuration of this mobile phone. In the figure, a cellular phone 1300 includes the electro-optical device 100 in addition to a plurality of operation buttons 1302 as well as an earpiece 1304 and a mouthpiece 1306. The electro-optical device 100 is also provided with a front light on the front surface as necessary. Also in this configuration, since the electro-optical device 100 is used as a reflection direct-view type, a configuration in which unevenness is formed in the pixel electrode 118 is desirable.
[0127]
In addition to the electronic devices described with reference to FIGS. 17 to 19, liquid crystal televisions, viewfinder type, monitor direct-view type video tape recorders, car navigation devices, pagers, electronic notebooks, calculators, word processors, etc. , Workstations, videophones, POS terminals, devices with touch panels, and the like. Needless to say, the electro-optical device according to the embodiment or the application form can be applied to these various electronic devices.
[0128]
【The invention's effect】
As described above, according to the present invention, since the signal applied to the data line is binarized, high-quality gradation display is possible. In addition, since a voltage for turning on or off the pixel is applied according to a signal written in the memory in the pixel after the data transfer period has elapsed, regardless of the data transfer period, The voltage application period can be arbitrarily set. Therefore, there is an advantage that a multi-gradation of a display image can be easily realized.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an electrical configuration of an electro-optical device according to an embodiment of the invention.
FIG. 2 is a block diagram illustrating a configuration of a data line driving circuit in the electro-optical device.
FIG. 3 is a block diagram illustrating a configuration of a pixel in the electro-optical device.
FIG. 4 is a diagram illustrating levels of voltages Von and Voff in the electro-optical device.
FIG. 5 is a truth table showing functions of a data conversion circuit in the electro-optical device.
FIG. 6 is a diagram showing voltage-transmittance characteristics in the same electro-optical device.
FIG. 7 is a timing chart showing the operation of the electro-optical device.
FIG. 8 is a timing chart showing a voltage applied to a counter substrate and a voltage applied to a pixel electrode in the same electro-optical device in units of fields.
FIG. 9 is a diagram for explaining an effect in the electro-optical device.
FIG. 10 is a block diagram illustrating a configuration of a pixel in an electro-optical device according to another embodiment of the invention.
FIG. 11 is a timing chart for explaining changes in levels of voltages Von and Voff in the electro-optical device.
FIG. 12 is a timing chart for explaining changes in levels of voltages Von and Voff in a modification of the present invention.
FIG. 13 is a block diagram illustrating a configuration of a pixel according to a modified example of the present invention.
FIG. 14 is a truth table showing functions of a data conversion circuit in a modification of the present invention.
FIG. 15 is a plan view showing the structure of the same electro-optical device.
FIG. 16 is a cross-sectional view showing a structure of the same electro-optical device.
FIG. 17 is a cross-sectional view illustrating a configuration of a projector as an example of an electronic apparatus to which the electro-optical device is applied.
FIG. 18 is a perspective view illustrating a configuration of a personal computer as an example of an electronic apparatus to which the electro-optical device is applied.
FIG. 19 is a perspective view illustrating a configuration of a mobile phone as an example of an electronic apparatus to which the electro-optical device is applied.
[Explanation of symbols]
100: Electro-optical device
101 …… Element substrate
101a …… Display area
102 ... Counter substrate
105 …… Liquid crystal (electro-optic material)
108 …… Counter electrode
112 ... Scanning line
114a, 114b ...... data line
116a, 116b ...... transistor
118 …… Pixel electrode
130... Scanning line driving circuit
140... Data line driving circuit
1410: X shift register
1420... First latch circuit
1430... Second latch circuit
160 …… Voltage control circuit
200: Timing signal generation circuit
300 …… Data conversion circuit

Claims

A driving method of an electro-optical device that receives gradation data of each pixel for one screen for each field and drives a plurality of pixels each having a memory according to the gradation data,
In each of a plurality of subfields obtained by dividing one field,
A data signal instructing application of a voltage for turning on or off each pixel is sequentially generated according to the gradation data and written to the memory of each pixel, and at least the memory for all pixels After the lapse of the data transfer period, which is a period during which the data signal is written, a voltage corresponding to the data signal is applied to each pixel,
During the data transfer period in each subfield, regardless of the data signal written in the memory of each pixel, either the voltage that turns the pixel on or the voltage that turns the pixel off is given to each pixel. Applying the electro-optical device.

A drive circuit of an electro-optical device that receives gradation data of each pixel for one screen for each field and drives a plurality of pixels each including a memory according to the gradation data,
In each of a plurality of subfields obtained by dividing one field, a data signal instructing application of a voltage for turning on or off each pixel is sequentially generated according to the gradation data, and the data signal is A data line driving circuit for supplying each data line to be written to the memory in each pixel via the data line;
In each of the plurality of subfields, writing to the memory of each pixel is performed after the elapse of a data transfer period, which is a period during which the data signal is written to the memory of all pixels via the data line. A voltage control circuit that controls a voltage applied to each pixel so that the pixel is turned on or off according to a data signal that is read;
Comprising
The voltage control circuit applies a voltage applied to each pixel so that the pixel is turned on or off regardless of a data signal written in the memory of each pixel during a data transfer period in each subfield. A drive circuit for an electro-optical device, characterized in that

An electro-optical device having a plurality of pixels arranged corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, each having a memory,
In each of a plurality of subfields obtained by dividing one field, a data signal instructing application of a voltage for turning on or off each pixel is sequentially generated according to the gradation data, and the data signal is A data line driving circuit for supplying each data line to be written to the memory in each pixel via the data line;
In each of the subfields, at least after the data transfer period, which is a period during which the data signal is written to the memory of all the pixels, is written to the memory of each pixel. A voltage control circuit that controls a voltage applied to each pixel so that the pixel is turned on or off according to a data signal;
Comprising
The voltage control circuit applies a voltage applied to each pixel so that the pixel is turned on or off regardless of a data signal written in the memory of each pixel during a data transfer period in each subfield. An electro-optical device characterized by controlling.

An electro-optical device having a plurality of pixels arranged corresponding to each intersection of a plurality of scanning lines and a plurality of data lines,
In each of a plurality of subfields obtained by dividing one field, a data signal instructing application of a voltage for turning on a pixel or a voltage for turning off a pixel is sequentially generated according to the gradation data. A data line driving circuit to be supplied via the data line;
Comprising
Each pixel is
A pixel electrode;
A memory for storing a data signal supplied via the data line;
In each of the plurality of subfields, at least two types are selected according to the data signal written to the memory after the data transfer period, which is a period during which the data signal is written to the memory of all the pixels. A selection circuit for selecting one of the voltages and applying it to the pixel electrode;
Have
The selection circuit selects one of two kinds of voltages and applies the selected voltage to the pixel electrode regardless of a data signal written in the memory during a data transfer period in each subfield. Optical device.

An electronic apparatus comprising the electro-optical device according to claim 3 as a display device.