JP3750501B2 - Electro-optical device driving method, driving circuit, electro-optical device, and electronic apparatus - Google Patents

Electro-optical device driving method, driving circuit, electro-optical device, and electronic apparatus Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、時間軸上における変調を行なうことにより階調表示制御を行う電気光学装置の駆動方法、駆動回路および電気光学装置ならびに電子機器に関する。
【０００２】
【従来の技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に変わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。
【０００３】
ここで、従来の電気光学装置は、例えば、次のように構成されている。すなわち、従来の電気光学装置は、マトリクス状に配列した画素電極と、この画素電極に接続されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のようなスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板の間に充填された電気光学材料たる液晶とから構成される。そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子を非導通状態としても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化するので、画素毎に濃度が変化することとなる。このため、階調表示することが可能となるのである。
【０００４】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、データ線を順次選択し、第３に、選択されたデータ線に、階調に応じた電圧の画像信号をサンプリングする構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、データ線に印加される画像信号は、階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要となるので、装置全体のコスト高を招致してしまう。さらに、これらのＤ／Ａ変換回路、オペアンプなどの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難である、という問題があり、特に、高精細な表示を行う場合に顕著となる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、高品質・高精細な階調表示が可能な電気光学装置およびその駆動方法、さらにはこの電気光学装置を用いた電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、複数の走査線と複数のデータ線との各交差に対応して画素が設けられ、前記走査線に走査信号が供給され、前記データ線にオン状態又はオフ状態を指示する２値信号を供給して当該画素に階調を表示させる電気光学装置の駆動方法であって、１フィールドを全画素オフ期間と複数のサブフィールド期間とに分割する一方、前記１フィールドの開始時から所定の期間において前記全画素オフ期間を設け、当該全画素オフ期間においては、前記複数の走査線のすべてに走査信号を供給して選択するとともにすべての画素に対して一斉にオフ状態を指示する信号をデータ線に供給し、前記全画素オフ期間後の前記複数のサブフィールド期間において、前記走査信号を前記複数の走査線の各々に順次供給し、当該選択に対応する画素のオン状態またはオフ状態を指示する２値信号を前記画素に対応するデータ線に供給し、各フィールド毎に前記２値信号のレベルを切り換えてデータ線に供給するものである。
【０００９】
かかる電気光学装置の駆動方法によれば、１フィールドにおいて、画素をオン（またはオフ）にする電圧の印加時間が、当該画素の階調に応じてパルス幅変調される結果、実効値制御による階調表示が行われることになる。この際、各サブフィールドにおいては、画素のオンまたはオフを指示するだけで済むので、画素への指示信号として、２値信号（すなわち、ＨレベルかＬレベルかしか取り得ないディジタル信号）を用いることができる。従って、この発明では、画素への印加信号がディジタル信号となるので、素子特性や配線抵抗などの不均一性に起因する表示ムラが抑えられる結果、高品質かつ高精細な表示が可能となる。
【００１０】
また、この発明によれば、１フィールドの最初にすべての画素を一斉にオフする全画素オフ期間を設けているので、各画素のオン電圧またはオフ電圧の印加開始タイミングの相違に起因して、印加される電圧実効値が不均一になるのを回避することができる。
【００１１】
なお、本明細書において、「すべての画素」または「全画素」等の文言は、電気光学装置が備える画素のうち、画像表示を行うべく駆動の対象となっている画素のすべてをいう。同様に、本明細書における「すべてのデータ線」とは、電気光学装置が備えるすべてのデータ線のうち、画像表示を行うべく駆動の対象となっている画素に接続されたデータ線のすべてを意味する。つまり、「すべての画素」または「全画素」等の文言は、電気光学装置が備える画素のすべてを用いて画像表示を行う場合には、まさにそれらすべての画素を意味する。一方、電気光学装置が備える画素のうちの一部を用いて画像表示を行う場合には、その表示の対象となっている一部の画素のすべてを意味する。つまり、電気光学装置が備える画素であっても、表示の対象となっていない画素は、本明細書にいう「すべての画素」または「全画素」には含まれない。本明細書における「すべてのデータ線」についても同様である。
【００１２】
上記第１の発明においては、前記各フィールドに含まれる複数のサブフィールドのうち、最後のサブフィールドにおいては画素をオフ状態にするようにしてもよい。こうすることにより、各画素に印加される電圧実効値が不均一となる事態を、より確実に回避することができる。
【００１３】
また、第２の発明は、複数の走査線と複数のデータ線との各交差に対応して画素が設けられ、前記走査線に走査信号が供給され、前記データ線にオン状態又はオフ状態を指示する２値信号を供給して当該画素に階調を表示させる電気光学装置の駆動回路であって、１フィールドを全画素オフ期間と複数のサブフィールド期間とに分割する一方、前記１フィールドの開始時から所定の期間において前記全画素オフ期間を設け、当該全画素オフ期間においては、すべての画素に対して一斉にオフ状態を指示する信号をデータ線に供給する全画素オフ回路と、前記複数のサブフィールドの各々において、各画素のオン状態またはオフ状態を指示する２値信号を発生するデータ変換回路であって、各サブフィールド毎に各画素に対応した前記２値信号を各画素に対応した階調データから生成するデータ変換回路と、前記全画素オフ期間において前記複数の走査線のすべてに走査信号を供給するとともに、前記全画素オフ期間後の前記複数のサブフィールド期間において前記複数の走査線の各々に走査信号を順次供給する走査線駆動回路と、前記走査線が選択される間、前記データ変換回路において生成された２値信号を各データ線に供給するとともに、各フィールド毎に前記２値信号のレベルを切り換えて各データ線に供給するデータ線駆動回路と、を具備するものである。
【００１４】
この第２の発明は、上記第１の発明を電気光学装置の駆動回路として具現したものであり、上記第１の発明と同様の効果を得ることができる。
【００１５】
上記第２の発明において、前記全画素オフ回路は、前記全画素オフ期間において、データ線から画素への信号供給を可能にする全画素選択信号を、すべての画素に対して一斉に供給する全画素選択回路と、前記全画素選択信号が供給される間、画素をオフ状態にするための信号をすべてのデータ線に対して一斉に供給する信号供給回路とを具備することを特徴とする電気光学装置の駆動回路であることが望ましい。
【００１６】
こうすることにより、各画素のオン電圧またはオフ電圧の印加開始タイミングの相違に起因して、印加される電圧実効値が不均一になるのを回避することができる。
【００１７】
さらに、上記第２の発明において、前記データ変換回路は、前記各フィールドに含まれる複数のサブフィールドのうち、最後のサブフィールドにおいては、画素をオフ状態にする電圧の印加を指示する２値信号を発生することを特徴とする電気光学装置の駆動回路としてもよい。
【００１８】
こうすることにより、各画素に印加される電圧実効値が不均一となる事態を、より確実に回避することができる。
【００１９】
また、上記第２の発明において、前記データ線駆動回路は、水平走査期間のはじめに供給されるラッチパルス信号をクロック信号に応じて順次シフトして出力するシフトレジスタと、前記２値信号を、前記シフトレジスタによりシフトされた信号により、複数系統に分配された前記２値信号を同時にラッチするラッチ回路とを備える構成とすることが望ましい。
【００２０】
１フィールドを複数のサブフィールドに分割しているので、各サブフィールドにおいてデータを点順次的に供給する構成では、画素への書込時間が十分でない事態が予想される。そこで、この発明のように、複数系統に分配された前記２値信号を同時にラッチする構成とすれば、シフトレジスタの段数が低減されるとともに、ラッチ回路がデータをラッチするのに要する時間も短縮することが可能となる。
【００２１】
さらに、前記データ線駆動回路が、水平走査期間のはじめに供給されるラッチパルス信号をクロック信号に応じて順次シフトして出力するシフトレジスタと、前記２値信号を、前記シフトレジスタによりシフトされた信号により順次ラッチする第１のラッチ回路と、前記第１のラッチ回路によりラッチされた前記２値信号を、前記ラッチパルス信号に基づいてラッチするとともに、対応するデータ線に前記データ信号として一斉に出力する第２のラッチ回路とからなる構成とすることも望ましい。
【００２２】
この構成のように、データをデータ線に供給する前に、一旦、第１のラッチ回路によって、点順次的にラッチするとともに、このラッチした信号を、第２のラッチ回路によって、水平走査期間のはじめに供給されるラッチパルス信号によって一斉にラッチして、データ線に供給すると、画素の書込時間として、１水平走査期間という比較的長い時間を確保することが可能となる。
【００２３】
さて、このような構成において、前記第１のラッチ回路は、前記シフトレジスタによりシフトされた信号により、複数系統に分配された前記２値信号を同時にラッチする構成が望ましい。
【００２４】
この構成によれば、シフトレジスタの段数が低減されるとともに、第１のラッチ回路がデータをラッチするのに要する時間も短縮することが可能となる。
【００２５】
さらに、第３の発明は、複数の走査線と複数のデータ線との各交差に対応して設けられた画素と、１フィールドを全画素オフ期間と複数のサブフィールド期間とに分割する一方、
前記１フィールドの開始時から所定の期間において前記全画素オフ期間を設け、当該全画素オフ期間においては、すべての画素に対して一斉にオフ状態を指示する信号をデータ線に供給する全画素オフ回路と、前記複数のサブフィールドの各々において、各画素のオン状態またはオフ状態を指示する２値信号を発生するデータ変換回路であって、各サブフィールド毎に各画素に対応した前記２値信号を各画素に対応した階調データから生成するデータ変換回路と、前記全画素オフ期間において前記複数の走査線のすべてに走査信号を供給して選択するとともに、前記全画素オフ期間後の前記複数のサブフィールド期間において前記複数の走査線の各々に走査信号を順次供給する走査線駆動回路と、前記走査線が選択される間、前記データ変換回路において生成された２値信号を各データ線に供給するとともに、各フィールド毎に前記２値信号のレベルを切り換えて各データ線に供給するデータ線駆動回路と、を具備するものである。
【００２６】
この第３の発明は、上記第１の発明を電気光学装置として具現したものであり、上記第１の発明と同様の効果を得ることができる。
【００２７】
なお、上記第３の発明における前記メモリは,前記走査信号によって導通状態になるスイッチング素子と、前記スイッチング素子が導通状態になると対応するデータ線に供給されているデータを書き込み、前記スイッチング素子が非導通状態になると書き込まれたデータを保持するキャパシタとを具備するようにしてもよい。この構成では、ＤＲＡＭとなるために簡略化が容易である。
【００２８】
ここで、前記スイッチング素子は、Ｐチャネル型およびＮチャネル型トランジスタを相補的に組み合わせたものである構成が望ましい。スイッチング素子を片チャネル型トランジスタとした場合には、そのしきい値電圧を考慮してデータの電圧を設定する必要があるが、この態様によれば、しきい値電圧を考慮する必要がなくなる。
【００２９】
一方、前記メモリが、前記走査信号によって導通状態になるスイッチング素子と、前記スイッチング素子が導通状態になると対応するデータ線に供給されているデータを書き込み、前記スイッチング素子が非導通状態になると書き込まれたデータを保持する、互いに一方のインバータの出力が他方のインバータの入力となっている２つのインバータからなる構成もまた望ましい。この構成では、ＳＲＡＭとなるためにデータが自己保存されるので、動作マージンを拡大することができる。
さらに、上記第３の発明において、前記画素、前記全画素オフ回路、前記走査線駆動回路、および前記データ線駆動回路は半導体基板上に形成され、前記画素電極は反射性を有することが望ましい。
【００３０】
半導体基板の電子移動度は高いので、当該基板に形成されるスイッチング素子や、駆動回路の構成素子などについて、高速応答性とともに小サイズ化を図ることが可能となる。
【００３１】
また、上記目的を達成するために、本件第４の発明に係る電子機器にあっては、上記電気光学装置を備えているので、Ｄ／Ａ変換回路やオペアンプなどが不要となる上に、これらのＤ／Ａ変換回路、オペアンプなどの特性や、各種の配線抵抗などの不均一性の影響を受けない。従って、この電気機器によれば、コストが抑えられるとともに、高品質かつ高精細な階調表示が可能となる。
【００３２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。
【００３３】
Ａ：本発明に係る電気光学装置の駆動方法の原理
まず、本実施形態に係る装置の理解を容易にするため、本実施形態における電気光学装置の駆動方法について説明する。
【００３４】
一般に、電気光学装置として液晶を用いた液晶装置において、液晶層に印加される電圧実効値と相対透過率（または反射率）との関係は、電圧無印加状態において黒表示を行うノーマリーブラックモードを例にとれば、図５（ａ）に示すような関係にある。なお、相対透過率とは、透過光量の最低値および最高値を、それぞれ０％および１００％として正規化したものである。図５（ａ）に示すように、液晶の透過率は、液晶層に印加される電圧実効値がＶＴＨ１より小さい場合には０％であるが、印加される電圧実効値がＶＴＨ１以上であり、かつ、ＶＴＨ２以下である場合には、その電圧実効値に対して非線形に増加する。そして、印加される電圧実効値がＶＴＨ２以上である場合、液晶の透過率は印加される電圧実効値が増加するに従って低下していく。
【００３５】
ここで、本実施形態に係る電気光学装置が８階調表示を行うものとし、３ビットで示される階調データが、それぞれ同図に示される透過率を指示するものとする。この際、各透過率に応じて液晶層に印加すべき電圧実効値を、それぞれＶ０〜Ｖ７とすると、従来の技術の下では、これらの電圧Ｖ０〜Ｖ７自体を、液晶層に印加する構成となっていた。このため、特に、中間階調に対応する電圧Ｖ１〜Ｖ６については、Ｄ／Ａ変換回路やオペアンプなどのアナログ回路の特性や、各種の配線抵抗などのばらつきによる影響を受けやすく、さらに、画素同士でみて不均一となりやすいので、高品質かつ高精細な階調表示が困難であった。
【００３６】
そこで、本実施形態に係る電気光学装置では、以下に示す方法により画素の駆動を行う。なお、本明細書において、１フィールドとは、水平走査信号および垂直走査信号に同期して水平走査および垂直走査することにより、１枚のラスタ画像を形成するのに要する時間である。従って、ノンインターレース方式などにおける１フレームも、本発明にいう１フィールドに相当する。
【００３７】
まず、本実施形態においては、液晶層に瞬間的に印加される電圧を、たとえばＬレベルに相当する電圧ＶＬ（＝０Ｖ）と、Ｈレベルに相当する電圧ＶＨのいずれかとする構成を採る。そして、１フィールドの期間のうち、液晶層に電圧ＶＬを印加する時間長と、電圧ＶＨを印加する時間長との比率を制御して、液晶層に印加される電圧実効値が、Ｖ１、Ｖ２、・・・、Ｖ７となるように構成するようになっている。詳述すると、以下の通りである。
【００３８】
まず、図５（ｂ）に示すように、１フィールドを９つの期間に分割する。そして、各画素に対して与えられる階調データに応じて、これらの各期間のうち、液晶層に対して電圧ＶＨを印加する期間と、電圧ＶＬを印加する期間とを決定する。こうして液晶層に電圧ＶＬが印加される時間長と電圧ＶＨが印加される時間長とを制御することにより、上述した電圧実効値Ｖ１、Ｖ２、・・・、Ｖ７を液晶層に対して与えることができ、当該電圧に対応した階調表示が可能となるのである。
【００３９】
ただし、本発明においては、１フィールドを分割した複数の期間のうち、最初の期間においては、階調データの如何にかかわらず、すべての画素の液晶層に対して一斉に電圧ＶＬが印加されるようになっている。詳細は後述するが、１フィールドの最初にこのような期間を設けることにより、各画素に印加される電圧実効値を、各画素の位置に関わらず均一にすることができるのである。図５（ｂ）にも示すように、以下では、この１フィールドのうちの最初の期間を全画素オフ期間と呼ぶ。さらに、１フィールドのうちの全画素オフ期間を除いた８つの期間の各々を、便宜的にサブフィールドＳｆ１〜Ｓｆ８と呼ぶ。
【００４０】
さらに、以下に示す実施形態においては、１フィールドのうちの最後の期間、すなわち、サブフィールドＳｆ８においては、階調データの如何に関わらず、各画素の液晶層に対して電圧ＶＬが印加されるようになっている。詳細は後述するが、このような期間を１フィールドの最後に設けることにより、サブフィールドＳｆ８を除くすべてのサブフィールドＳｆ１〜Ｓｆ７にわたって画素をオン状態にする場合であっても、各画素に印加される実効電圧を、各画素の位置に関わらず均一にすることができる。なお、このサブフィールドＳｆ８の時間長は、すべての走査線を走査するのに要する時間以上の時間長に設定されている。
【００４１】
このように、本実施形態に係る電気光学装置においては、１フィールドのうちの全画素オフ期間およびサブフィールドＳｆ８を除いた各サブフィールドＳｆ１〜Ｓｆ７ごとに、階調データに応じて、画素の液晶層に対して電圧ＶＬまたはＶＨを印加するようになっている。ここで、上述した電圧ＶＨは、サブフィールドＳｆ１〜Ｓｆ７にわたって液晶層に当該電圧ＶＨを印加した場合に、１フィールドにおいて当該液晶層に与えられる電圧実効値が、図５（ａ）におけるＶ７と同じになるように設定されている。この結果、サブフィールドＳｆ１〜Ｓｆ７にわたって液晶層に電圧ＶＬ（＝０Ｖ）を印加すれば透過率は０％となり、サブフィールドＳｆ１〜Ｓｆ７にわたって液晶層に電圧ＶＨを印加すれば透過率は１００％となるのである。さらに、これらのサブフィールドＳｆ１〜Ｓｆ７のうち、液晶層に電圧ＶＬを印加するサブフィールドと、電圧ＶＨを印加するサブフィールドとを、階調データに応じて決定することにより、液晶層に印加される電圧実効値をＶ１、Ｖ２、・・・、Ｖ６とすることができ、この結果、階調表示を実現できるのである。
【００４２】
例えば、ある画素に対して階調データ（００１）が与えられた場合、すなわち、当該画素の透過率を１４．３％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１においては画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ２〜Ｓｆ７ならびに上述した全画素オフ期間およびサブフィールドＳｆ８においては当該液晶層に対して電圧ＶＬを印加する。ここで、電圧実効値は、電圧瞬時値の２乗を１周期（１フィールド）にわたって平均化した平方根で求められるから、サブフィールドＳｆ１の時間長を、１フィールド（１ｆ）の時間長に対して（Ｖ１／ＶＨ）2となる時間長に設定すれば、上記の電圧印加によって１フィールド（１ｆ）に当該液晶層に印加される電圧実効値はＶ１となる。
【００４３】
また、例えば、ある画素に対して階調データ（０１０）が与えられた場合、すなわち、当該画素の透過率を２８．６％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ２においては画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ３〜Ｓｆ７ならびに全画素オフ期間およびサブフィールドＳｆ８においては当該液晶層に対して電圧ＶＬを印加する。このため、サブフィールドＳｆ１〜Ｓｆ２の時間長を、１フィールド（１ｆ）の時間長に対して（Ｖ２／ＶＨ）2となる時間長に設定すれば、上記電圧印加によって１フィールド（１ｆ）に当該液晶層に印加される電圧実効値はＶ２となる。ここで、サブフィールドＳｆ１は、上述したように（Ｖ１／ＶＨ）2となる時間長に設定されているから、サブフィールドＳｆ２については、１フィールド（１ｆ）に対して（Ｖ２／ＶＨ）2−（Ｖ１／ＶＨ）2となる時間長とすればよい。
【００４４】
同様に、例えば、ある画素に対して階調データ（０１１）が与えられた場合、すなわち、当該画素の透過率を４２．９％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ３においては画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ４〜Ｓｆ７ならびに全画素オフ期間およびサブフィールドＳｆ８においては当該液晶層に対して電圧ＶＬを印加する。このため、サブフィールドＳｆ１〜Ｓｆ３の時間長を１フィールド（１ｆ）に対して（Ｖ３／ＶＨ）2となる時間長に設定すれば、上記電圧印加によって１フィールド（１ｆ）に当該液晶層に印加される電圧実効値はＶ３となる。ここで、サブフィールドＳｆ１〜Ｓｆ２は、上述したように（Ｖ２／ＶＨ）2となる時間長に設定されているから、サブフィールドＳｆ３については、１フィールド（１ｆ）に対して（Ｖ３／ＶＨ）2−（Ｖ２／ＶＨ）2となる時間長に設定すればよいことが判る。
【００４５】
以下、同様にして、他のサブフィールドＳｆ４〜Ｓｆ７の各期間が決定される。
【００４６】
このように、サブフィールドＳｆ１〜Ｓｆ７の各期間を設定して、階調データに応じた電圧印加を行う構成とすれば、各画素の液晶層に印加される電圧はＶＬまたはＶＨの２値であるにもかかわらず、各透過率に対応した階調表示が可能となるのである。
【００４７】
なお、以下では、説明の便宜上、論理振幅については、電圧ＶＨをＨレベルとし、電圧ＶＬをＬレベルとして考えることとする。
【００４８】
Ｂ：実施形態の構成
図１は、本発明の第１実施形態に係る電気光学装置の電気的な構成を示すブロック図である。この電気光学装置は、電気光学材料としてツイステッドネマチック（ＴＮ）型液晶を用いた液晶装置であり、素子基板と対向基板とが互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が挟まれた構成となっている。また、この電気光学装置では、素子基板としてガラスや石英などの透明基板が用いられており、この素子基板上に画素を駆動する薄膜トランジスタ（ＴＦＴ）とともに、周辺駆動回路を構成する相補型ＴＦＴなどが形成されている。図１は、この素子基板に形成された回路の構成を示すブロック図である。
【００４９】
図１に示すように、素子基板上の表示領域１０１ａには、複数本の走査線１１２がＸ（行）方向に延在して形成され、複数本のデータ線１１４がＹ（列）方向に延在して形成されている。そして、画素１１０は、走査線１１２とデータ線１１４との各交差に対応して設けられて、マトリクス状に配列している。本実施形態では、説明の便宜上、走査線１１２の総本数をｍ本とし、データ線１１４の総本数をｎ本として（ｍ、ｎはそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。
【００５０】
画素１１０の具体的な構成としては、例えば、図２（ａ）に示すものが挙げられる。この構成では、トランジスタ（薄膜トランジスタ：ＴＦＴ）１１６のゲートが走査線１１２に、ソースがデータ線１１４に、ドレインが画素電極１１８に、それぞれ接続されるとともに、画素電極１１８と対向電極１０８との間に電気光学材料たる液晶１０５が挟まれて液晶層が形成されている。ここで、画素電極１１８と接地電位ＧＮＤ（＝０Ｖ，但し、後述するデータ信号のＬレベル、対向電極信号ＬＣＣＯＭやその他の電位としてもよい）との間には蓄積容量１１９が形成されている。この蓄積容量１１９は、トランジスタ１１６を介して画素電極１１８に電圧が印加された後、この印加電圧を必要な時間だけほぼ一定に維持するために設けられた容量である。対向電極１０８は、画素電極１１８と対向するように対向基板に一面に形成される透明電極である。
【００５１】
図２（ａ）に示される構成では、トランジスタ１１６として一方のチャネル型（例えばＮチャネル型）のみが用いられている。従って、データ線１１４からトランジスタ１１６を介して画素電極１１８へ電圧が印加される際、データ線１１４に対する印加電圧が、走査線１１２上の電圧よりもトランジスタ１１６の閾値電圧だけ低い電圧に達すると、トランジスタ１１６が非導通状態となってしまう。このため、走査線１１２に対する印加電圧がデータ線１１４に対する印加電圧よりもトランジスタ１１７の閾値電圧分だけ高くない場合には、画素電極１１８に対する印加電圧をデータ線１１４上の電圧に一致させることができず、両電圧間にオフセット電圧が生じることとなる。
【００５２】
これに対し、図２（ｂ）に示すように、Ｐチャネル型トランジスタとＮチャネル型トランジスタとを相補的に組み合わせたトランスミッションゲート構成とすれば、このようなオフセット電圧を生じさせることなく、データ線１１４上の電圧を極めて少ない誤差で画素電極１１８に印加することができる。ただし、この相補型構成では、走査信号として互いに反転レベルの信号を供給する必要が生じるため、１行の画素１１０に対して走査線１１２ａ、１１２ｂの２本が必要となる。
【００５３】
また、他の画素１１０の構成としては、図２（ｃ）に示すように、互いに一方のインバータの出力が他方のインバータの入力となっている２つのインバータからなるＳＲＡＭを用いる構成もまた望ましい。図２（ｃ）ではＴａ３とＴａ４、Ｔａ５とＴａ６がインバータを構成している。この構成では、ＳＲＡＭとなるためにデータ線１１４から書き込まれた電圧が自己保存されるので、動作マージンを拡大することができる。ただし、このＳＲＡＭ構成では、データ線から書き込む電圧として互いに排他的レベルを供給する必要が生じるため、トランジスタＴａ１、Ｔａ２、Ｔａ３、Ｔａ４、Ｔａ５、Ｔａ６とデータ線１１４ａ、１１４ｂが必要となる。
【００５４】
再び図１において、タイミング信号生成回路２００は、図示せぬ上位装置から供給される垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫに従って、各種のタイミング信号やクロック信号などを生成するための回路である。このタイミング信号生成回路２００によって生成される信号のうち主要なものを列挙すると次の通りである。
ａ．対向電極信号ＬＣＣＯＭ
この対向電極信号ＬＣＣＯＭは、対向基板に形成された対向電極１０８（図２参照）と、各データ線１１４の一端に接続されたスイッチ１２１の入力端とに供給される信号である。本実施形態において対向電極信号ＬＣＣＯＭは、ＨレベルからＬレベルへ、ＬレベルからＨレベルへ、という具合に１フィールド毎にレベル反転を繰り返す信号である。
ｂ．全画素選択信号ＳＬ
この全画素選択信号ＳＬは、各走査線１１２に接続されたＯＲゲート１２０の一方の入力端と、各データ線１１４に接続されたスイッチ１２１のゲートとに供給される信号である。この全画素選択信号ＳＬは、１フィールドの開始時点から上述した全画素オフ期間が経過するまでの期間においてのみＨレベルとなり、それ以外の期間、すなわちサブフィールドＳｆ１〜Ｓｆ８においてはＬレベルとなる信号である。
ｃ．スタートパルスＤＹ
このスタートパルスＤＹは、１フィールドから全画素オフ期間を除いた期間を８分割した各サブフィールドの最初に出力されるパルス信号である。
ｄ．クロック信号ＣＬＹ
このクロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定する信号である。
ｅ．ラッチパルスＬＰ
このラッチパルスＬＰは、水平走査期間の最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移（すなわち、立ち上がりおよび立ち下り）時に出力されるものである。
ｆ．クロック信号ＣＬＸ
このクロック信号ＣＬＸは、いわゆるドットクロックを規定する信号である。
【００５５】
以上がタイミング信号生成回路２００によって生成される主な信号の概要である。
【００５６】
次に、走査線駆動回路１３０は、いわゆるＹシフトレジスタと呼ばれるものであり、各サブフィールドの最初に供給されるスタートパルスＤＹをクロック信号ＣＬＹに従って転送し、走査線１１２の各々に走査信号Ｇ１、Ｇ２、Ｇ３、・・・、Ｇｍとして順次出力するものである。
【００５７】
ここで、各走査線１１２の一端（図１においては各走査線１１２の左端）は、各走査線１１２に対応して設けられたＯＲゲート１２０の出力端に接続されている。このＯＲゲート１２０は２つの入力端を有しており、一方の入力端には、上記走査線駆動回路１３０から出力される走査信号Ｇｉ（ｉは１≦ｉ≦ｍを満たす整数）が供給される。この走査信号Ｇｉは、各ＯＲゲート１２０を介して各走査線１１２に順次供給される。一方、各ＯＲゲート１２０の他方の入力端には、上記タイミング信号生成回路２００から出力される全画素選択信号ＳＬが供給される。１フィールドのうちの全画素オフ期間において全画素選択信号ＳＬがＨレベルになると、この全画素選択信号ＳＬは、すべてのＯＲゲート１２０を介して一斉に各走査線１１２に供給され、すべての画素１１０のトランジスタ１１６がオン状態となる。このように、ＯＲゲート１２０は、特許請求の範囲における「全画素選択回路」を構成するものである。
【００５８】
また、各データ線１１４の一端はデータ線駆動回路１４０に接続される一方、他端は各データ線１１４に対応して設けられたスイッチ１２１の出力端に接続されている。各スイッチ１２１の入力端は、上述した対向電極信号ＬＣＣＯＭが供給される配線に接続されている。一方、各スイッチ１２１のゲートは、上述した全画素選択信号ＳＬが供給される配線に接続されており、Ｈレベルの信号が与えられることにより導通状態となる。すなわち、全画素オフ期間においてＨレベルの全画素選択信号ＳＬが供給されると、各スイッチ１２１が導通状態となり、この結果、対向電極信号ＬＣＣＯＭがすべてのデータ線１１４に対して一斉に供給される。なお、上記各スイッチ１２１は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを相補的に組み合わせてなるトランスミッションゲート構成としてもよいし、一方のチャネル型のトランジスタのみから構成されるものであってもよい。
【００５９】
データ線駆動回路１４０は、ある水平走査期間において、２値信号Ｄｓをデータ信号ｄ１、ｄ２、ｄ３、・・・、ｄｎとして順次各データ線１１４に供給するためのものである。図３は、このデータ線駆動回路１４０の具体的な構成を示すブロック図である。同図に示すように、このデータ線駆動回路１４０は、Ｘシフトレジスタ１４１０と、ラッチ回路１４２０とから構成されている。Ｘシフトレジスタ１４１０は、水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸに従って転送し、ラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎとして順次出力するものである。ラッチ回路１４２０は、データ変換回路３００から出力される２値信号Ｄｓをラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎの立下りにおいてラッチし、データ信号ｄ１、ｄ２、ｄ３、・・・ｄｎとして順次対応するデータ線１１４に出力する。
【００６０】
なお、このような走査線駆動回路１３０、データ線駆動回路１４０、ＯＲゲート１２０及びスイッチ１２１を構成するトランジスタは、素子基板上に形成されたＴＦＴから構成することができる。
【００６１】
次に、データ変換回路３００について説明する。上述したように、本実施形態では、１フィールドから全画素オフ期間を除いた期間を８個のサブフィールドＳｆ１〜Ｓｆ８に分割し、これらの各サブフィールド単位で、３ビットの階調データに対応した画素１１０のオンオフ駆動を行い、８階調の画像表示を行う。データ変換回路３００は、各サブフィールドにおいて、各画素に対応した階調データに基づいて当該画素のオンオフ駆動を指示する２値信号Ｄｓを生成するものである。図４（ａ）は、対向電極信号ＬＣＣＯＭがＨレベルである場合のデータ変換回路３００の機能を示す真理値表であり、図４（ｂ）は、対向電極信号ＬＣＣＯＭがＬレベルである場合のデータ変換回路３００の機能を示す真理値表である。
【００６２】
図４（ａ）においては、対向電極信号ＬＣＣＯＭがＨレベルである場合を想定しているので、Ｈレベルの２値信号Ｄｓが画素をオフ状態とする作用を呈し、Ｌレベルの２値信号Ｄｓは画素をオン状態とする作用を呈する。これに対し、図４（ｂ）においては、対向電極信号ＬＣＣＯＭがＬレベルである場合を想定しているので、Ｈレベルの２値信号Ｄｓが画素をオン状態とする作用を呈し、Ｌレベルの２値信号Ｄｓが画素をオフ状態とする作用を呈する。
【００６３】
具体的には、例えば、対向電極信号ＬＣＣＯＭがＨレベルであるフィールドにおいて、ある画素１１０の階調データとして（０１１）が与えられたとすると、データ変換回路３００は、図４（ａ）に示す真理値表に従って、サブフィールドＳｆ１〜Ｓｆ３においてはＬレベルの２値信号Ｄｓを出力する一方、サブフィールドＳｆ４〜Ｓｆ８においてはＨレベルの２値信号Ｄｓを出力する。そして、サブフィールドＳｆ１〜Ｓｆ３においては、Ｌレベルの電圧が当該画素１１０の画素電極１１８に印加される結果、液晶層に印加される電圧はＶＨとなり、当該画素１１０はオン状態となる。一方、サブフィールドＳｆ４〜Ｓｆ８においては、Ｈレベルの電圧が当該画素１１０の画素電極１１８に印加される結果、液晶層に印加される電圧は０Ｖとなり、当該画素１１０はオフ状態となる。
【００６４】
一方、対向電極信号ＬＣＣＯＭがＬレベルであるサブフィールドにおいて、上記と同様に階調データ（０１１）が与えられたとすると、データ変換回路３００は、図４（ｂ）に示す真理値表に従って、サブフィールドＳｆ１〜Ｓｆ３においてはＨレベルの２値信号Ｄｓを出力する一方、サブフィールドＳｆ４〜Ｓｆ８においてはＬレベルの２値信号Ｄｓを出力する。そして、サブフィールドＳｆ１〜Ｓｆ３においては、Ｈレベルの電圧が当該画素１１０の画素電極１１８に印加される結果、液晶層に印加される電圧はＶＨとなり、当該画素１１０はオン状態となる。一方、サブフィールドＳｆ４〜Ｓｆ８においては、Ｌレベルの電圧が当該画素１１０の画素電極１１８に印加される結果、液晶層に印加される電圧は０Ｖとなり、当該画素１１０はオフ状態となる。
【００６５】
なお、図４（ａ）および（ｂ）に示すように、階調データの如何に関わらず、サブフィールドＳｆ８に対応する２値信号Ｄｓはオフ状態となる電圧レベルとなっている。すなわち、サブフィールドＳｆ８においては、階調データの如何に関わらず、画素１１０はオフ状態になる。これは、各画素１１０の位置によって異なるデータ信号の書込タイミングの影響を受けることなく、すべての画素１１０に印加される電圧を均一にするためである（詳細は後述する）。
【００６６】
データ変換回路３００において生成された２値信号Ｄｓは、走査線駆動回路１３０およびデータ線駆動回路１４０の動作に同期して出力される必要があるので、図１に示すように、データ変換回路３００に対して、スタートパルスＤＹと、水平走査期間の最初を規定するラッチパルスＬＰと、ドットクロック信号に相当するクロック信号ＣＬＸとが供給されるようになっている。さらに、階調データから２値信号Ｄｓへの変換ルールを、対向電極信号ＬＣＣＯＭの電圧レベルの反転に同期して図４（ａ）および（ｂ）のうちのいずれかに切換える必要があるので、データ変換回路３００には対向電極信号ＬＣＣＯＭも供給されている。
【００６７】
なお、本実施形態において、走査線駆動回路１３０およびデータ線駆動回路１４０に含まれるトランジスタは、各画素内のトランジスタと共通の工程により素子基板上に形成されることが好ましい。また、本実施形態のように、素子基板をガラスや石英等の絶縁基板とした場合には、各トランジスタは薄膜トランジスタとして形成されるが、素子基板は半導体基板としてもよく、その場合、トランジスタは半導体基板に作り込んだＭＯＳトランジスタとして形成される。
【００６８】
Ｃ：実施形態の動作
次に、上記実施形態に係る電気光学装置の動作について説明する。図６および図７は、この電気光学装置の動作を示すタイミングチャートである。
【００６９】
図６に示すように、全画素選択信号ＳＬは、各フィールドの開始時点から全画素オフ期間の間においてＨレベルとなる。
【００７０】
まず、対向電極信号ＬＣＣＯＭがＨレベルであるフィールドにおいて、全画素選択信号ＳＬがＨレベルとなると、ＯＲゲート１２０を介してこの全画素選択信号ＳＬがすべての走査線１１２に出力される。この結果、すべての画素１１０のトランジスタ１１６が一斉に導通状態となる。一方、Ｈレベルの全画素選択信号ＳＬが供給されると、データ線１１４に接続されたすべてのスイッチ１２１が導通状態となる。この結果、すべてのデータ線１１４に対して対向電極信号ＬＣＣＯＭが一斉に供給されることとなる。いま、すべての画素１１０のトランジスタ１１６は導通状態となっているから、各データ線１１４に供給された対向電極信号ＬＣＣＯＭは、当該トランジスタ１１６を介して画素電極１１８に印加される。一方、対向電極１０８には対向電極信号ＬＣＣＯＭが印加されているから、すべての画素１１０の液晶層に印加される電圧は０Ｖとなる。この結果、全画素選択信号ＳＬがＨレベルとなる全画素オフ期間においては、すべての画素１１０が一斉にオフ状態となるのである。なお、このことからも明らかなように、全画素選択期間の時間長は、すべての画素１１０がオフ状態となるのに十分な時間長が確保されている必要がある。
【００７１】
次に、全画素オフ期間が経過すると、１フィールド内の８個のサブフィールドの各開始タイミングにおいて、スタートパルスＤＹがタイミング信号生成回路２００から順次出力される。
【００７２】
ここで、サブフィールドＳｆ１の開始を規定するスタートパルスＤＹが供給されると、走査線駆動回路１３０（図１参照）はこのスタートパルスＤＹをクロック信号ＣＬＹに従って転送し、この結果、データ転送期間（１Ｖａ）内に走査信号Ｇ１、Ｇ２、Ｇ３、・・・、Ｇｍが順次出力されることとなる。なお、走査信号Ｇ１、Ｇ２、Ｇ３、・・・、Ｇｍは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有している。また、データ転送期間（１Ｖａ）は、各サブフィールドの開始時からすべての走査線１１２に対して走査信号を供給し終わるまでの期間であり、その時間長は、各サブフィールドの時間長と同じかそれよりもさらに短い時間長に設定されている（すなわち、１Ｖａ≦Ｓｆｋ（ｋは１≦ｋ≦８を満たす整数）が成り立つようになっている）。走査線駆動回路１３０から出力された走査信号Ｇｉは、ＯＲゲート１２０を介して各走査線１１２に順次供給される。ここでは、まず、走査信号Ｇ１が走査線駆動回路１３０から出力された場合について検討してみる。
【００７３】
走査信号Ｇ１が図１において上から数えて１本目の走査線１１２に供給される結果、当該走査線１１２に接続されたすべての画素１１０（１行目に位置するｎ個の画素）のトランジスタ１１６が導通状態となる。
【００７４】
一方、当該クロック信号ＣＬＹの立ち下りタイミング、すなわち、走査信号Ｇ１の立ち上がりタイミングにおいてラッチパルスＬＰがタイミング信号生成回路２００から出力される。データ線駆動回路１４０内のＸシフトレジスタ１４１０は、このラッチパルスＬＰをクロック信号ＣＬＸに従って転送し、この結果、ラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎが水平走査期間（１Ｈ）に順次出力される。なお、ラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有している。
【００７５】
そして、図３におけるラッチ回路１４２０は、ラッチ信号Ｓ１の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４との交差に対応する画素１１０への２値信号Ｄｓをラッチし、左から数えて１本目のデータ線１１４にデータ信号ｄ１として出力する。次に、ラッチ信号Ｓ２の立下りにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４との交差に対応する画素１１０への２値信号Ｄｓをラッチし、左から数えて２本目のデータ線１１４にデータ信号ｄ２として出力する。以後同様に、上から数えて１本目の走査線１１２と、左から数えてｊ（ｊは１≦ｊ≦ｎを満たす整数）本目のデータ線１１４との交差に対応する画素１１０への２値信号を順次ラッチし、当該データ線１１４にデータ信号ｄｊとして出力する。同様の動作を、左から数えてｎ本目のデータ線１１４に対してデータ信号ｄｎが供給されるまで繰り返す。なお、データ変換回路３００は、ラッチ回路１４２０によるラッチのタイミングに合わせて、各画素１１０の階調データを２値信号Ｄｓに変換して出力することは言うまでもない。
【００７６】
いま、上から数えて１本目の走査線１１２に接続された各画素１１０のトランジスタ１１６は、走査信号Ｇ１の供給によって導通状態となっている。従って、データ線駆動回路１４０から順次データ線１１４に供給されるデータ信号は、トランジスタ１１６を介して各画素１１０の画素電極１１８に順次書き込まれることとなる。
【００７７】
そして、以降同様の動作が、ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉが出力される１水平走査期間（１Ｈ）においては、ｉ本目の走査線１１２に対応するｎ個の画素１１０に対するデータ信号ｄ１〜ｄｎの書き込みが点順次的に行われることとなる。なお、画素１１０に書き込まれたデータ信号は、次のサブフィールドＳｆ２において新たなデータ信号が書き込まれるまで保持される。
【００７８】
以後、同様の動作が、サブフィールドの開始を規定するスタートパルスＤＹが供給される毎に繰り返される。なお、データ転送期間の時間長が、いずれかのサブフィールドの時間長と等しい場合（すなわち、１Ｖａ＝Ｓｆｋである場合）、最も下側に位置する走査線１１２に接続される画素には、当該サブフィールドの最後のタイミングで電圧の印加がなされることとなる。しかしながら、当該画素に対して新たな電圧の書込みがなされるのは、次のサブフィールドの最後のタイミングであるため、結局、当該画素に対して電圧の印加が行われる期間と、その他の走査線に接続された画素に対して電圧の印加が行われる期間とは一致する。この結果、各画素毎の電圧印加期間は、各サブフィールドにおいて同一となるのである。
【００７９】
さらに、フィールドが切り換わり、対向電極信号ＬＣＣＯＭがＬレベルに反転した場合においても、各サブフィールドにおいて同様の動作が繰り返される。ただし、対向電極信号ＬＣＣＯＭがＬレベルであるフィールドにおいては、データ変換回路３００は、図４（ｂ）に示した真理値表に従って階調データから２値信号Ｄｓへの変換を行う。
【００８０】
次に、このような動作が行われることによって、画素１１０における液晶層に印加される電圧について検討する。図７は、階調データと、各階調データに対応して画素１１０の画素電極１１８に印加される電圧波形との関係を示すタイミングチャートである。
【００８１】
例えば、対向電極信号ＬＣＣＯＭがＨレベルであるフィールドにおいて、ある画素１１０に対して階調データ（０００）が与えられた場合、全画素選択信号ＳＬがＨレベルとなる全画素オフ期間においては、当該画素１１０の画素電極１１８に対して対向電極信号ＬＣＣＯＭが印加されるため、当該画素の液晶層に印加される電圧は０Ｖとなり、オフ状態となる。続いて、全画素オフ期間の経過後においては、図４（ａ）に示した真理値表に従う結果、当該画素１１０の画素電極１１８には、図７に示されるように、サブフィールドＳｆ１〜Ｓｆ８にわたってＨレベルのデータ信号が書き込まれる。ここで、Ｈレベルのデータ信号の電圧レベルと、対向電極１１８に印加されている対向電極信号ＬＣＣＯＭの電圧レベルとは同一であるから、当該画素１１０の液晶層に印加される電圧は０Ｖとなる。従って、１フィールドにおいて当該画素の液晶層に印加される電圧実効値は０Ｖとなる。この結果、当該画素１１０の透過率は、階調データ（０００）に対応して０％となる。
【００８２】
一方、次のフィールドにおいて対向電極信号ＬＣＣＯＭがＬレベルとなった場合も同様に、全画素オフ期間においては対向電極信号ＬＣＣＯＭが画素電極１１８に印加されて画素１１０がオフ状態となる。一方、全画素オフ期間の経過後においては、図４（ｂ）に示した真理値表に従う結果、当該画素１１０の画素電極１１８には、図７に示されるように、サブフィールドＳｆ１〜Ｓｆ８にわたってＬレベルのデータ信号が書き込まれ、画素１１０はオフ状態となる。この結果、１フィールドにわたって画素１１０はオフ状態となるから、当該画素１１０の透過率は、対向電極信号ＬＣＣＯＭがＨレベルである場合と同様０％となる。
【００８３】
また、対向電極信号ＬＣＣＯＭがＨレベルであるフィールドにおいて、ある画素１１０に対して階調データ（００１）が与えられた場合、全画素オフ期間においては上記と同様に当該画素１１０の液晶層に印加される電圧は０Ｖとなる。続いて、全画素オフ期間の経過後においては、図４（ａ）に示した真理値表に従う結果、サブフィールドＳｆ１においては対向電極信号ＬＣＣＯＭと反転レベルであるＬレベルのデータ信号が画素電極１１８に書き込まれる一方、サブフィールドＳｆ２〜Ｓｆ８においてはＨレベルのデータ信号が画素電極１１８に書き込まれる。すなわち、サブフィールドＳｆ１においては、当該画素１１０の液晶層に対して電圧ＶＨが印加される一方、その他のサブフィールドＳｆ２〜Ｓｆ８においては、当該液晶層に印加される電圧は０Ｖとなる。ここで、サブフィールドＳｆ１の時間長が１フィールド（１ｆ）の時間長に対して占める割合は（Ｖ１／ＶＨ）2であり、この期間に電圧ＶＨが印加されるから、１フィールドにおいて当該画素１１０の液晶層に印加される電圧実効値はＶ１となる。従って、当該画素１１０の透過率は、階調データ（００１）に対応して１４．３％となるのである。
【００８４】
一方、次のフィールドにおいて対向電極信号ＬＣＣＯＭがＬレベルとなった場合も同様に、全画素オフ期間においては画素１１０の液晶層に印加される電圧は０Ｖとなる。また、サブフィールドＳｆ１においては画素電極１１８にＨレベルのデータ信号が書き込まれて当該画素の液晶層には電圧ＶＨが印加される一方、サブフィールドＳｆ２〜Ｓｆ８においては画素電極１１８にＬレベルのデータ信号が書き込まれて当該画素の液晶層に印加される電圧は０Ｖとなる。この結果、対向電極信号ＬＣＣＯＭがＨレベルである場合と同様に、１フィールドにおいて液晶層に印加される電圧実効値は、階調データ（００１）に対応したものとなる。なお、上記からも明らかなように、対向電極信号ＬＣＣＯＭがＬレベルであるフィールド内のサブフィールドＳｆ１において液晶層に印加される電圧は、対向電極信号ＬＣＣＯＭがＨレベルであるフィールド内のサブフィールドＳｆ１において液晶層に印加される電圧とは極性が逆であり、かつ、その絶対値は等しくなる。こうすることにより、液晶層に直流成分が印加されるのを回避することができるから、液晶１０５の劣化が防止されるという効果が得られる。この効果は、他の階調データが与えられたときも全く同様に得られる。
【００８５】
次に、対向電極信号ＬＣＣＯＭがＨレベルであるフィールドにおいて、ある画素１１０に対して階調データ（０１０）が与えられた場合、図７からも明らかなように、全画素オフ期間においては当該画素１１０の液晶層に印加される電圧は０Ｖとなる。また、サブフィールドＳｆ１およびＳｆ２においては、当該画素１１０の液晶層に対して電圧ＶＨが印加される一方、その他のサブフィールドＳｆ３〜Ｓｆ８においては、当該液晶層に印加される電圧は０Ｖとなる。ここで、サブフィールドＳｆ１〜Ｓｆ２の時間長が１フィールド（１ｆ）の時間長に対して占める割合は（Ｖ２／ＶＨ）2であり、この期間に電圧ＶＨが印加されるから、１フィールドにおいて当該画素の液晶層に印加される電圧実効値はＶ２となる。従って、当該画素１１０の透過率は、階調データ（０１０）に対応して２８．６％となる。対向電極信号ＬＣＣＯＭがＬレベルとなるフィールドにおいても同様である。
【００８６】
他の階調データが与えられた場合も同様である。すなわち、１フィールドのうちの全画素オフ期間においては、階調データの如何に関わらず常に当該画素の液晶層に印加される電圧は０Ｖとなる。また、全画素オフ期間経過後のサブフィールドＳｆ１〜Ｓｆ８においては、図４（ａ）または（ｂ）に示した真理値表に従い、液晶層に対して印加される電圧がＶＨとなるサブフィールドと、印加される電圧が０Ｖとなるサブフィールドとが決定される。そして、１フィールドにおいて当該液晶層に印加される電圧実効値が制御され、階調データに対応した透過率が得られるのである。
【００８７】
以上説明したように、本実施形態に係る電気光学装置によれば、１フィールドのうちの全画素オフ期間を除く期間が複数のサブフィールドＳｆ１〜Ｓｆ８に分割され、各サブフィールド毎に、各画素の液晶層に対して０Ｖまたは電圧ＶＨのいずれかが印加されて、１フィールドにおける電圧実効値が制御される。このため、本実施形態においては、従来の技術の下では、透過率に応じた電圧を生成するために不可欠であった高精度のＤ／Ａ変換回路やオペアンプなどのような、アナログ信号を処理するための回路を駆動回路などを設ける必要がない。このため、回路構成が大幅に簡略化されるので、装置全体のコストを低く抑えることができる。さらに、画素に印加される電圧はＨレベルまたはＬレベルのみであり、２値的であるため、素子特性や配線抵抗などの不均一性に起因する表示ムラが原理的に発生しない。このため、本実施形態に係る電気光学装置によれば、高品質かつ高精細な階調表示が可能となる。
【００８８】
また、本実施形態においては、各フィールドの最初にすべての画素１１０をオフ状態とするようになっているため、画素１１０の位置に応じてデータ信号の書込みタイミングが異なることに起因して、各画素１１０に印加される実効電圧が不均一になるのを回避することができる。詳述すると、以下の通りである。
【００８９】
ここで、本実施形態に係る駆動方法の効果を説明するため、全画素オフ期間を設けない駆動方法（以下、「他の駆動方法」という）について検討してみる。すなわち、他の駆動方法においては、１フィールド内に全画素オフ期間を設けることなく、１フィールドを複数のサブフィールドにのみ分割する。そして、１フィールド内において画素１１０をオン状態にする時間と画素１１０をオフ状態にする時間との比率が階調データに応じた比率となるように各画素をオンオフ駆動することにより、階調データに応じた透過率を得るようになっている。
【００９０】
図８（ａ）は、上記他の駆動方法を用いた場合に、最初の画素および最後の画素に印加される電圧波形を例示するタイミングチャートである。ここで、最初の画素とは、１画面分のすべての画素のうち、最初にデータ信号が書き込まれる画素、すなわち、上から数えて１本目の走査線と左から数えて１本目のデータ線との交差に対応して設けられた画素である。また、最後の画素とは、１画面分のすべての画素のうち、最後にデータ信号が書き込まれる画素、すなわち、上から数えてｍ本目の走査線と、左から数えてｎ本目のデータ線との交差に対応して設けられた画素である。なお、図８（ａ）においては、説明の便宜上、最初の画素と最後の画素に対して同一の階調データが与えられ、この階調データに従う結果、１フィールドのうちのサブフィールドＳｆ１〜Ｓｆ３においてのみ画素をオン状態とし、その他のサブフィールドにおいては画素をオフ状態にする場合を想定している。また、フィールドｆ１の直前のフィールドは、画素をオフ状態にするサブフィールドをもって終了しているものとする。
【００９１】
まず、最初の画素の画素電極に対しては、フィールドｆ１の開始時（図８における時刻Ｔａ１）において対向電極信号ＬＣＣＯＭと反転レベルのデータ信号が書き込まれる。この結果、当該画素の液晶層には電圧ＶＨが印加され、画素はオン状態となる。なお、厳密には、最初の画素の画素電極に対して信号が書き込まれるタイミングと各サブフィールドの開始タイミングとは同一ではないが、ここでは説明の便宜上、これらのタイミングが同一であるものとして説明を進める。
【００９２】
サブフィールドＳｆ２およびＳｆ３においても同様に、最初の画素の画素電極に対しては対向電極信号ＬＣＣＯＭと反転レベルの信号が書き込まれ、画素はオン状態となる。
【００９３】
次に、サブフィールドＳｆ４以後のサブフィールドにおいては、画素はオフ状態になる。すなわち、まず、サブフィールドＳｆ４の開始タイミング（時刻Ｔａ２）においては、最初の画素の画素電極に対して対向電極信号ＬＣＣＯＭと同一レベルの信号が書き込まれ、この結果、当該最初の画素はオフ状態となる。サブフィールドＳｆ５〜Ｓｆ７においても同様に、画素電極に対して対向電極信号ＬＣＣＯＭと同一レベルの信号が書き込まれる結果、画素はオフ状態となる。
【００９４】
上記からも明らかなように、フィールドｆ１内で最初の画素がオン状態となる期間は、時刻Ｔａ１〜Ｔａ２の期間である。
【００９５】
次に、上記他の駆動方法を用いた場合に、フィールドｆ１において、最後の画素の画素電極に印加される電圧について検討する。まず、サブフィールドＳｆ１において、最後の画素の画素電極に対しては、最初の画素の画素電極に対して信号が書き込まれた時刻Ｔａ１からデータ転送期間（１Ｖａ）だけ経過した時刻Ｔａ１’において、対向電極信号ＬＣＣＯＭと反転レベルの信号が書き込まれ、当該最後の画素はオン状態となる。以後のサブフィールドＳｆ２およびＳｆ３においても同様に画素はオン状態となる。そして、サブフィールドＳｆ４において、最初の画素の画素電極に対してデータ信号が書き込まれた時刻Ｔａ２からデータ転送期間（１Ｖａ）だけ経過した時刻Ｔａ２’において、対向電極信号ＬＣＣＯＭと同一レベルの信号が最後の画素の画素電極に対して書き込まれる。この結果、画素は時刻Ｔａ２’からオフ状態となる。よって、最後の画素は、対向電極信号ＬＣＣＯＭと反転レベルの信号が書き込まれる時刻Ｔａ１’から、対向電極信号ＬＣＣＯＭと同一レベルの信号が書き込まれる時刻Ｔａ２’に至るまでの期間においてはオン状態になることは明らかである。
【００９６】
しかしながら、時刻Ｔａ１〜Ｔａ１’の期間においては、フィールドｆ１の直前のフィールドにおいて最後の画素の画素電極に書き込まれたＬレベルの信号が維持されている。一方、時刻Ｔａ１において対向電極信号ＬＣＣＯＭはＨレベルに反転しているから、時刻Ｔａ１〜Ｔａ１’の期間において、当該画素の液晶層に印加される電圧はＶＨとなり、最後の画素はオン状態となる。結局、最後の画素がオン状態となる期間は、Ｔａ１〜Ｔａ２’の期間であり、最初の画素がオン状態となる期間よりも期間Ｔａ１〜Ｔａ１’、すなわちデータ転送期間（１Ｖａ）の分だけ長い期間オン状態となってしまうのである。
【００９７】
このように、上記他の駆動方法においては、最初の画素がオン状態となる期間と、最後の画素がオン状態となる期間とが異なってしまうため、最初の画素と最後の画素には同一の階調データが与えられたにも関わらず、最初の画素に印加される電圧実効値と最後の画素に印加される電圧実効値とは異なってしまう。この結果、同一の階調で表示すべきであるにもかかわらず、各画素の透過率が異なってしまい、画素の位置に応じて表示が不均一になってしまうという問題が生じる。
【００９８】
これに対し、本実施形態に係る駆動方法によれば、かかる問題は生じない。この点について、図８（ｂ）を参照して説明する。図８（ｂ）は、本実施形態に係る駆動方法を用いた場合に、最初の画素および最後の画素に印加される電圧の波形を例示する図である。なお、図８（ｂ）においても、図８（ａ）の例と同様、最初の画素および最後の画素に対して同一の階調データが与えられ、この階調データに従う結果、１フィールドのうちのサブフィールドＳｆ１〜Ｓｆ３においてのみ画素をオン状態にする場合を想定している。
【００９９】
まず、対向電極信号ＬＣＣＯＭがＨレベルであるフィールドｆ１において、最初の画素の画素電極に対しては、フィールドｆ１の開始時（時刻Ｔｂ０）から全画素オフ期間が経過するまで（時刻Ｔｂ１）の期間において、対向電極信号ＬＣＣＯＭが印加される。この結果、当該期間においては最初の画素はオフ状態になる。
【０１００】
次に、全画素オフ期間経過後、サブフィールドＳｆ１の開始タイミングである時刻Ｔｂ１において、最初の画素電極に対して、対向電極信号ＬＣＣＯＭと反転レベルのデータ信号が書き込まれる。この結果、画素はオン状態となる。サブフィールドＳｆ２およびＳｆ３においても同様に最初の画素はオン状態となる。
【０１０１】
さらに、サブフィールドＳｆ４の開始タイミング（時刻Ｔｂ２）において、最初の画素の画素電極に対して対向電極信号ＬＣＣＯＭと同一レベルのデータ信号が書き込まれ、この結果画素はオフ状態になる。以後のサブフィールドＳｆ４〜Ｓｆ８においても同様に、最初の画素はオフ状態になる。結局、フィールドｆ１において最初の画素がオン状態となる期間は時刻Ｔｂ１〜Ｔｂ２の期間となる。
【０１０２】
一方、最後の画素の画素電極にも、最初の画素と同様、フィールドｆ１の開始時（時刻Ｔｂ０）から全画素オフ期間が経過するまで（時刻Ｔｂ１）の期間において、対向電極信号ＬＣＣＯＭと同一レベルのデータ信号が書き込まれる。この結果、最後の画素はオフ状態になる。
【０１０３】
次に、全画素オフ期間が経過した後、サブフィールドＳｆ１内の、最初の画素に対するデータ信号の書込みタイミング（時刻Ｔｂ１）からデータ転送期間（１Ｖａ）だけ経過した時刻Ｔｂ１’において、対向電極信号ＬＣＣＯＭと反転レベルのデータ信号が最後の画素の画素電極に対して書き込まれる。この結果、最後の画素はオン状態となる。なお、全画素オフ期間において画素電極に書き込まれた対向電極信号ＬＣＣＯＭと同一レベルのデータ信号は、時刻Ｔｂ１’に至るまで保持されている。一方、サブフィールドＳｆ２およびＳｆ３においても同様にして最後の画素はオン状態となる。
【０１０４】
次に、サブフィールドＳｆ４内の、最初の画素の画素電極に対して対向電極信号ＬＣＣＯＭと同一レベルのデータ信号が書き込まれた時刻Ｔｂ２からデータ転送期間（１Ｖａ）だけ経過した時刻Ｔｂ２’において、最後の画素の画素電極に対しても対向電極信号ＬＣＣＯＭと同一レベルのデータ信号が書き込まれ、当該画素はオフ状態になる。以後のサブフィールドＳｆ５〜Ｓｆ８においても同様に、最後の画素はオフ状態になる。
【０１０５】
結局、最後の画素がオン状態となる期間は、時刻Ｔｂ１’〜Ｔｂ２’の期間である。この期間は、最初の画素のオン期間よりもデータ転送期間（１Ｖａ）の分だけ時間的に遅れた期間となるが、その時間長は最初の画素のオン期間と同一となる。すなわち、最初の画素に印加される電圧実効値と、最後の画素に印加される電圧実効値とは等しくなるのである。このように、本実施形態に係る駆動方法によれば、同一の階調データが与えられた各画素に対して等しい電圧実効値を印加することができる。すなわち、上述した他の駆動方法におけるように、画素に対するデータ信号の書込みタイミングの違いに起因して、各画素に印加される電圧実効値が不均一になってしまうことがないから、すべての画素を通じて均一な表示を実現することができるのである。
【０１０６】
ところで、上記実施形態においては、基板上に配設されたすべての画素を用いて画像表示を行う場合を例に説明したため、全画素オフ期間においては、まさに電気光学装置が備えるすべての画素が一斉にオフ状態とされることとした。一方、近年、電気光学装置が備えるすべての画素のうちの一部の画素のみを用いて、部分表示（すなわち、表示領域のうちの一部の領域のみを用いた表示）を可能にした電気光学装置も提供されている。本発明をこのような電気光学装置に適用して部分表示を行う場合、当該電気光学装置が備えるすべての画素のうち、駆動の対象となる画素（すなわち、部分表示を行う領域に属する画素）のみについて、１フィールド内の全画素オフ期間においてオフ状態とし、各サブフィールドにおいて階調データに応じた電圧を印加する、といった処理を行うこととなる。つまり、本明細書における「全画素」または「すべての画素」とは、「電気光学装置が備える画素のうち、表示を行うために駆動の対象とされるすべての画素」という意味である。従って、電気光学装置が備える画素であっても、表示の対象となっていない画素は、本明細書にいう「全画素」および「すべての画素」には含まれない。具体的には、本明細書における「全画素」または「すべての画素」とは、電気光学装置が備えるすべての画素を用いて表示を行う場合には、まさにそれらすべての画素を意味する。一方、電気光学装置が備えるすべての画素のうちの一部の画素のみを用いて表示を行う場合にあっては、本明細書における「全画素」または「すべての画素」とは、表示を行うために駆動されるすべての画素を意味し、表示の対象となっていない画素は含まれない。
【０１０７】
また、例えば、画素電極が形成された領域における液晶層の厚さと、画素電極が形成されない領域（例えば表示領域以外の領域）における液晶層の厚さとが、画素電極の厚さ分だけ異なってしまうのを回避すべく、本来表示を行わない領域内に、いわゆるダミー画素（ダミー電極）を形成することがある。ここで、このようなダミー画素は、表示のために駆動されるものではないから、本明細書にいう「全画素」または「すべての画素」に含まれないのはいうまでもない。
【０１０８】
さて、本実施形態においては、１フィールドのうちの最後のサブフィールドＳｆ８においては階調データの如何に関わらず画素をオフ状態とするようにしたが、これは以下の理由によるものである。なお、以下では、常に画素をオフ状態にするサブフィールドのことをオフサブフィールドという。
【０１０９】
図９（ａ）は、上記実施形態におけるオフサブフィールド（サブフィールドＳｆ８）を設けず、１フィールドを全画素オフ期間と７個のサブフィールドとに分け、各サブフィールド単位で画素をオンオフ駆動する場合の各信号の様子を示すタイミングチャートである。なお、図９（ａ）および（ｂ）においては、階調データが（１１１）の場合を想定している。
【０１１０】
図９（ａ）に示すように、オフサブフィールドを設けない場合、最後の画素がオン状態となる期間は、最初の画素がオン状態となる期間よりもデータ転送期間分だけ短くなってしまう。これに対し、上記実施形態のように、１フィールドの最後にオフサブフィールドを設けた場合、図９（ｂ）に示すように、最後の画素がオン状態となるタイミングは、最初の画素がオン状態となるタイミングよりもデータ転送期間の分だけ遅れるが、この遅れた分だけ、オフサブフィールドにおいて画素をオン状態にする時間を確保することができるのである。従って、図９（ｂ）からも明らかなように、最初の画素がオン状態となる期間は、最後の画素がオン状態となる期間よりもデータ転送期間の分だけ遅れるが、その時間長は等しくなる。つまり、オフサブフィールドを設けることにより、当該オフサブフィールドを除いたすべてのサブフィールドにわたって画素をオン状態にする場合であっても、各画素に対して与えられる実効電圧を均一にすることができるのである。このことからも明らかなように、オフサブフィールドは、データ転送期間以上の時間長を有する必要がある。
【０１１１】
なお、本実施形態においては、液晶に印加される電圧実効値と相対透過率（または反射率）との関係を、図５（ａ）に示すように、印加される電圧実効値がＶＴＨ２以上になると液晶の透過率が低下していくものとしたので、各画素に印加される実効電圧を各画素の位置に関わらず均一にするために、オフサブフィールドを設定する必要が生じた。しかし、印加される電圧実効値がＶＴＨ２以上になると、液晶の透過率が印加される電圧実効値によらず一定値を維持するような特性をもつ液晶を用いた場合には、サブフィールドＳｆ１〜Ｓｆ７の合計の時間長が、１フィールドに対して（Ｖ７／ＶＨ）2となる時間長よりも長くなったとしても、すなわち、液晶層に印加される電圧実効値がＶＴＨ２を越えたとしても、透過率は１００％を維持するので、各画素に印加される実効電圧を各画素の位置に関わらず均一にするためのオフサブフィールドは無くてもよい。
【０１１２】
Ｄ：変形例
以上この発明の一実施形態について説明したが、上記実施形態はあくまでも例示であり、上記実施形態に対しては、本発明の趣旨から逸脱しない範囲で様々な変形を加えることができる。変形例としては、例えば以下のようなものが考えられる。
【０１１３】
＜変形例１＞
上述した各実施形態においては、各サブフィールドの書き込みを、最も短いサブフィールドと同じかそれよりもさらに短いデータ転送期間（１Ｖａ）で完了する必要がある（すなわち、１Ｖａ≦Ｓｆｋとなる必要がある）。一方、上述した各実施形態では８階調表示としたが、さらに階調表示度数を高めるためには、サブフィールドの期間をさらに短くする必要があるから、各サブフィールドの書き込みをより短期間で完了させる必要が生じる。
【０１１４】
しかしながら、駆動回路、特に、データ線駆動回路１４０におけるＸシフトレジスタ１４１０は、実際には上限付近の動作周波数で動作しているので、このままでは、階調表示度数を高めることができない。そこで、この点に改良を施した変形例について説明する。
【０１１５】
図１０は、本変形例に係る電気光学装置におけるデータ線駆動回路１４１の構成を示すブロック図である。この図において、Ｘシフトレジスタ１４１１は、ラッチパルスＬＰをクロック信号ＣＬＸに従って転送する点においては、図３に示されるＸシフトレジスタ１４１０と同様であるが、その段数が半分となっている点においてＸシフトレジスタ１４１０と相違している。すなわち、ｎ＝２ｐを満たす整数ｐを想定すると、Ｘシフトレジスタ１４１１は、ラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｐを順次出力する構成となっている。
【０１１６】
また、この変形例において２値信号Ｄｓは、左から数えて奇数本目のデータ線１１４への２値信号Ｄｓ１と、偶数本目のデータ線１１４への２値信号Ｄｓ２との２系統に分けられて供給される。さらに、ラッチ回路１４２１では、奇数本目のデータ線１１４に対応して２値信号Ｄｓ１をラッチするものと、それに続く偶数本目のデータ線１１４に対応して２値信号Ｄｓ２をラッチするものとが組となって、それぞれ同一のラッチ信号の立ち下がりで同時にラッチを行う構成となっている。
【０１１７】
このような構成のデータ線駆動回路１４１によれば、図１０に示されるように、同一のラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｐによって同時に画素２個分の２値信号Ｄｓ１、Ｄｓ２がラッチされる。すなわち、隣り合う２本のデータ線に対してそれぞれデータ信号ｄｊおよびｄｊ＋１が同時に供給されるのである。この結果、クロック信号ＣＬＸの周波数を上記実施形態と同一に維持したまま、必要な水平走査期間を半分にすることができる。さらに、Ｘシフトレジスタ１４１１を構成する単位回路の段数は、データ線１１４の総本数に対応する「ｎ」から、その半分である「ｐ」に削減される。このため、Ｘシフトレジスタ１４１１の構成を、Ｘシフトレジスタ１４１０（図３参照）と比較して簡略化することも可能である。
【０１１８】
一方、Ｘシフトレジスタ１４１１を構成する単位回路の段数が半分で済むということは、必要な水平走査期間を同じとするのであれば、クロック信号ＣＬＸの周波数を半分に低下させることができることを意味する。このため、水平走査期間を同じとするのであれば、動作周波数に起因して消費される電力を抑えることもできる。
【０１１９】
なお、本変形例においては、ラッチ信号によって同時にラッチ動作を行うラッチ回路１４２１の個数を「２」としたが、「３」以上としてもよいのはもちろんである。この場合、２値信号は、当該個数に応じた系統に分けられて供給され、Ｘシフトレジスタ１４１１の段数はデータ線数をその個数で除した数に減らすことができる。
【０１２０】
＜変形例２＞
上記実施形態においては、１水平走査期間において選択された１行分の画素に対して、点順次的にデータ信号を書き込む点順次駆動を採用したが、これに限らず、１水平走査期間において１行分の画素に対して一斉にデータ信号を書き込む線順次駆動を採用することもできる。図１１は、本変形例におけるデータ線駆動回路１４２の構成を示すブロック図である。
【０１２１】
このデータ線駆動回路１４２は、ある水平走査期間において２値信号Ｄｓをデータ線１１４の本数に相当するｎ個順次ラッチした後、ラッチしたｎ個の２値信号Ｄｓを次の水平走査期間において、それぞれ対応するデータ線１１４にデータ信号ｄ１、ｄ２、ｄ３、・・・、ｄｎとして一斉に供給するものである。具体的には、図１１に示すように、このデータ線駆動回路１４２は、Ｘシフトレジスタ１４１０と、第１ラッチ回路１４３０と、第２ラッチ回路１４３１とにより構成されている。Ｘシフトレジスタ１４１０は、上記実施形態におけるものと同様のものである。
【０１２２】
第１ラッチ回路１４３０は、２値信号Ｄｓをラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎの立ち下がりにおいて順次ラッチするものである。第２ラッチ回路１４３１は、第１ラッチ回路１４３０によってラッチされた２値信号Ｄｓの各々をラッチパルスＬＰの立ち下がりにおいて一斉にラッチするとともに、データ線１１４の各々にデータ信号ｄ１、ｄ２、ｄ３、・・・、ｄｎとして供給するようになっている。
【０１２３】
ここで、ある水平走査期間におけるデータ線駆動回路１４２の動作の概要について説明する。まず、ある走査信号Ｇｉが出力される１水平走査期間（１Ｈ）において、第２ラッチ回路１４３１は、当該走査信号Ｇｉの立ち上がりタイミングにおいて供給されるラッチパルスＬＰに従い、ｎ本のデータ線１１４の各々に対して一斉にデータ信号ｄ１、ｄ２、ｄ３、・・・、ｄｎを出力する。これらのデータ信号は、走査信号Ｇｉの供給によって導通状態となっている各画素のトランジスタを介して画素電極に書き込まれる。一方、この書込み動作に並行して、第１ラッチ回路１４３０は、上記ラッチパルスＬＰの転送によってＸシフトレジスタ１４１０から出力されるラッチ信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎに従い、（ｉ＋１）本目の走査線１１２に対応する１行分の画素に対する２値信号の点順次的なラッチを行う。
【０１２４】
このような動作が各水平走査期間ごとに並行して行われることにより、線順次駆動が実現される。なお、本変形例においても、上記変形例２に示したように、ラッチ信号によって同時にラッチ動作を行うラッチ回路１４２２の個数を「２」以上とするようにしてもよいことはもちろんである。
【０１２５】
Ｅ：液晶装置の全体構成
次に、上記実施形態や応用形態に係る電気光学装置の構造について、図１２および図１３を参照して説明する。ここで、図１２は、電気光学装置１００の構成を示す平面図であり、図１３は、図１２におけるＡ−Ａ’線の断面図である。
【０１２６】
これらの図に示されるように、電気光学装置１００は、画素電極１１８などが形成された素子基板１０１と、対向電極１０８などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が挟持された構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１０５が封入された後、封止材により封止されるが、これらの図においては省略されている。
【０１２７】
ここで、上記各実施形態においては、素子基板１０１を、上述したようにガラスまたは石英等の透明基板とした。従って、画素電極１１８をアルミニウム等の反射性金属によって形成すれば反射型表示装置として用いることができる一方、画素電極１１８をＩＴＯ（Indium Tin Oxide）等の透明薄膜によって形成すれば透過型表示装置として用いることができる。
【０１２８】
このように、上記各実施形態においては、素子基板１０１をガラスや石英等の透明な絶縁基板とし、ここに、画素電極１１８に接続されるトランジスタ１１６や、駆動回路の構成素子などを、基板上に堆積又は貼付けた半導体薄膜に形成したＴＦＴで構成したが、本発明を適用できるのは、かかる電気光学装置に限られない。例えば、素子基板１０１を半導体基板とし、この半導体基板にＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）等を形成するようにしてもよい。ただし、この場合、素子基板は不透明であるから、画素電極１１８はアルミニウム等の反射性金属によって形成され、反射型表示装置として用いられることとなる。
【０１２９】
さて、素子基板１０１において、シール材１０４の内側かつ表示領域１０１ａの外側領域には、遮光膜１０６が設けられている。この遮光膜１０６が形成される領域内のうち、領域１３０ａには走査線駆動回路１３０が形成され、また、領域１４０ａにはデータ線駆動回路１４０が形成されている。すなわち、遮光膜１０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１０６には、対向電極１０８とともに、対向電極信号ＬＣＣＯＭが印加される構成となっている。このため、遮光膜１０６が形成された領域では、液晶層への印加電圧がほぼゼロとなるので、画素電極１１８の電圧無印加状態と同じ表示状態となる。
【０１３０】
また、素子基板１０１において、データ線駆動回路１４０が形成される領域１４０ａ外側であって、シール材１０４を隔てた領域１０７には、複数の接続端子が形成されて、外部からの制御信号や電源などを入力する構成となっている。
【０１３１】
一方、対向基板１０２の対向電極１０８は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０６および接続端子と電気的な導通が図られている。すなわち、対向電極信号ＬＣＣＯＭは、素子基板１０１に設けられた接続端子を介して、遮光膜１０６に、さらに、導通材を介して対向電極１０８に、それぞれ印加される構成となっている。
【０１３２】
ほかに、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板１０１および対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１０１の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【０１３３】
なお、液晶としては、上述したＴＮ型のほか、１８０度以上のねじれ配向を有するＳＴＮ（Super Twisted Nematic）型や、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いることもできる。
【０１３４】
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。さらに、対向基板１０２に対向電極１０８を配置するのでなく、素子基板１０１上に、画素電極と対向電極とを、互いに間隔を置いて櫛歯状に配置する構成としても良い。この構成では、液晶分子が水平配向して、電極間による横方向の電界に応じて液晶分子の配向方向が変化することになる。このように、本発明の駆動方法に適合するものであれば、液晶や配向方式として、種々のものを用いることが可能である。
【０１３５】
くわえて、電気光学装置としては、液晶装置のほかに、エレクトロルミネッセンス（ＥＬ）や、デジタルマイクロミラーデバイス（ＤＭＤ）、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う装置などの種々の電気光学装置に適用可能である。この場合、電気光学材料としては、ＥＬ、ミラーデバイス、ガス、蛍光体などとなる。なお、電気光学材料としてＥＬを用いる場合、素子基板１０１においてＥＬが画素電極１１８と透明導電膜の対向電極１０８との間に介在することになるので、対向基板１０２は不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。
【０１３６】
Ｆ：電子機器
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【０１３７】
＜その１：プロジェクタ＞
まず、実施形態に係る電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１４は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【０１３８】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液電気光学装置１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。
【０１３９】
このようにして、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。なお、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【０１４０】
なお、ここでは反射型の電気光学装置を用いたプロジェクタを例に説明を進めたが、透過型の電気光学装置を用いたプロジェクタとしてもよいことはもちろんである。
【０１４１】
＜その２：モバイル型コンピュータ＞
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１５は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の前面にフロントライトを付加することにより構成されている。
【０１４２】
なお、この構成では、電気光学装置１００を反射直視型として用いることになるので、画素電極１１８において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【０１４３】
＜その３：携帯電話機＞
さらに、上記電気光学装置を、携帯電話機に適用した例について説明する。図１６は、この携帯電話機の構成を示す斜視図である。図において、携帯電話機１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学装置１００が反射直視型として用いられることになるので、画素電極１１８に凹凸が形成される構成が望ましい。
【０１４４】
なお、電子機器としては、図１４〜図１６を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。
【０１４５】
【発明の効果】
以上説明したように、本発明によれば、データ線に印加される信号が２値化されて、高品位な階調表示が可能となる。また、本発明によれば、一斉に画素をオフ状態にする全画素オフ期間を各フィールド毎に設けたため、すべての画素にわたって均一な表示を実現することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る電気光学装置の電気的な構成を示すブロック図である。
【図２】 （ａ）、（ｂ）および（ｃ）は、それぞれ同電気光学装置の画素の一態様を示す回路図である。
【図３】 同電気光学装置におけるデータ線駆動回路の構成を示すブロック図である。
【図４】 同電気光学装置におけるデータ変換回路の機能を示す真理値表である。
【図５】 （ａ）は同電気光学装置における電圧−透過率特性を示す図であり、（ｂ）は１フィールド内の全画素オフ期間および各サブフィールドを説明するための図である。
【図６】 同電気光学装置の動作を示すタイミングチャートである。
【図７】 同電気光学装置において対向電極に印加される電圧、および画素電極に印加される電圧を示すタイミングチャートである。
【図８】 同電気光学装置における効果を説明するための図である。
【図９】 同電気光学装置におけるオフサブフィールドについて説明するための図である。
【図１０】 本発明の変形例に係る電気光学装置におけるデータ線駆動回路の構成を示すブロック図である。
【図１１】 本発明の変形例に係る電気光学装置におけるデータ線駆動回路の構成を示すブロック図である。
【図１２】 同電気光学装置の構造を示す平面図である。
【図１３】 同電気光学装置の構造を示す断面図である。
【図１４】 同電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１５】 同電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１６】 同電気光学装置を適用した電子機器の一例たる携帯電話機の構成を示す斜視図である。
【符号の説明】
１００・・・電気光学装置
１０１・・・素子基板
１０１ａ・・・表示領域
１０２・・・対向基板
１０５・・・液晶
１０８・・・対向電極
１１０・・・画素
１１２・・・走査線
１１４・・・データ線
１１６・・・トランジスタ
１１８・・・画素電極
１１９・・・蓄積容量
１２０・・・ＯＲゲート
１２１・・・スイッチ
１３０・・・走査線駆動回路
１４０，１４１，１４２・・・データ線駆動回路
１４１０，１４１１・・・Ｘシフトレジスタ
１４２０，１４２１・・・ラッチ回路
２００・・・タイミング信号生成回路
３００・・・データ変換回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving method, a driving circuit, an electro-optical device, and an electronic apparatus for an electro-optical device that performs gradation display control by performing modulation on a time axis.
[0002]
[Prior art]
An electro-optical device, for example, a liquid crystal display device using liquid crystal as an electro-optical material, is widely used as a display device in place of a cathode ray tube (CRT) in a display unit of various information processing equipment, a liquid crystal television, and the like.
[0003]
Here, the conventional electro-optical device is configured as follows, for example. In other words, a conventional electro-optical device includes a pixel electrode arranged in a matrix, an element substrate provided with a switching element such as a TFT (Thin Film Transistor) connected to the pixel electrode, and a pixel electrode. It is composed of a counter substrate on which counter electrodes facing each other are formed, and a liquid crystal as an electro-optic material filled between the two substrates. In such a configuration, when a scanning signal is applied to the switching element via the scanning line, the switching element becomes conductive. In this conductive state, when an image signal having a voltage corresponding to the gradation is applied to the pixel electrode through the data line, a charge corresponding to the voltage of the image signal is applied to the liquid crystal layer between the pixel electrode and the counter electrode. Accumulated. After the charge accumulation, even if the switching element is turned off, the charge accumulation in the liquid crystal layer is maintained by the capacity of the liquid crystal layer itself, the storage capacity, and the like. In this way, when each switching element is driven and the amount of charge to be stored is controlled according to the gradation, the liquid crystal alignment state changes for each pixel, so that the density changes for each pixel. For this reason, gradation display is possible.
[0004]
At this time, the charge can be accumulated in the liquid crystal layer of each pixel for a certain period. First, each scanning line is sequentially selected by the scanning line driving circuit, and second, the scanning line is selected. In the period, the data lines are sequentially selected by the data line driving circuit, and thirdly, a plurality of scanning lines and data lines are arranged on the selected data lines by sampling an image signal having a voltage corresponding to the gradation. A time-division multiplex drive common to the pixels is possible.
[0005]
[Problems to be solved by the invention]
However, the image signal applied to the data line is a voltage corresponding to the gradation, that is, an analog signal. For this reason, a D / A conversion circuit, an operational amplifier, and the like are required for the peripheral circuit of the electro-optical device, which increases the cost of the entire device. Furthermore, display unevenness occurs due to non-uniformity such as the characteristics of these D / A conversion circuits and operational amplifiers and various wiring resistances, so that there is a problem that high-quality display is extremely difficult. Yes, especially when high-definition display is performed.
[0006]
The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide an electro-optical device capable of high-quality and high-definition gradation display, a driving method thereof, and the electro-optical device. It is to provide an electronic device used.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, according to a first aspect of the present invention, a pixel is provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, a scanning signal is supplied to the scanning lines, and the data lines are turned on. A method for driving an electro-optical device that supplies a binary signal that indicates a state or an off state to display a gradation on the pixel, and divides one field into an all-pixel off period and a plurality of subfield periods The all pixel off period is provided in a predetermined period from the start of the one field, and the all pixel off period is selected by supplying a scanning signal to all of the plurality of scanning lines and for all the pixels. A signal for instructing an off state at a time to the data line, and sequentially supplying the scanning signal to each of the plurality of scanning lines in the plurality of subfield periods after the all-pixel off period, A binary signal designating an on state or an off state of a pixel corresponding to the selection is supplied to the data line corresponding to the pixel, and the level of the binary signal is switched for each field and supplied to the data line. is there.
[0009]
According to the driving method of the electro-optical device, the voltage application time for turning on (or turning off) a pixel in one field is subjected to pulse width modulation in accordance with the gray level of the pixel, and as a result, a step based on effective value control. Key display will be performed. At this time, in each subfield, since it is only necessary to instruct the pixel to be turned on or off, a binary signal (that is, a digital signal that can take only H level or L level) is used as an instruction signal to the pixel. Can do. Therefore, in the present invention, since the applied signal to the pixel is a digital signal, display unevenness due to non-uniformity such as element characteristics and wiring resistance is suppressed, and as a result, high-quality and high-definition display is possible.
[0010]
In addition, according to the present invention, since all the pixel off periods in which all the pixels are turned off at the same time at the beginning of one field are provided, due to the difference in the on-voltage or off-voltage application start timing of each pixel, It is possible to avoid the applied voltage effective value from becoming non-uniform.
[0011]
Note that in this specification, the phrase “all pixels” or “all pixels” refers to all of pixels included in the electro-optical device that are driven to perform image display. Similarly, “all data lines” in this specification refers to all of the data lines connected to the pixels to be driven to perform image display among all the data lines provided in the electro-optical device. means. In other words, the term “all pixels” or “all pixels” means all the pixels when an image is displayed using all the pixels of the electro-optical device. On the other hand, when image display is performed using some of the pixels included in the electro-optical device, it means all of the pixels that are the display target. That is, even if the electro-optical device is a pixel, a pixel that is not a display target is not included in “all pixels” or “all pixels” in this specification. The same applies to “all data lines” in this specification.
[0012]
In the first aspect, the pixel may be turned off in the last subfield among the plurality of subfields included in each field. By doing so, it is possible to more reliably avoid a situation where the effective voltage value applied to each pixel becomes non-uniform.
[0013]
According to a second aspect of the present invention, a pixel is provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, a scanning signal is supplied to the scanning line, and the data line is turned on or off. A driving circuit for an electro-optical device that supplies a binary signal to display a gray scale on the pixel, and divides one field into an all-pixel off period and a plurality of subfield periods, The all-pixel off period is provided in a predetermined period from the start, and in the all-pixel off period, an all-pixel off circuit that supplies a signal instructing an off state to all the pixels all at once to the data line; A data conversion circuit for generating a binary signal indicating an on state or an off state of each pixel in each of a plurality of subfields, wherein the binary signal corresponding to each pixel for each subfield A data conversion circuit that generates grayscale data corresponding to each pixel, and supplies a scanning signal to all of the plurality of scanning lines in the all-pixel off period, and the plurality of subfield periods after the all-pixel off period A scanning line driving circuit for sequentially supplying a scanning signal to each of the plurality of scanning lines, and supplying a binary signal generated in the data conversion circuit to each data line while the scanning line is selected. And a data line driving circuit that switches the level of the binary signal for each field and supplies the data signal to each data line.
[0014]
In the second invention, the first invention is embodied as a drive circuit for an electro-optical device, and the same effect as that of the first invention can be obtained.
[0015]
In the second aspect, the all-pixel off circuit supplies all pixel selection signals that enable signal supply from the data line to the pixels all at once in the all-pixel off period. An electric circuit comprising: a pixel selection circuit; and a signal supply circuit that simultaneously supplies a signal for turning off pixels to all data lines while the all-pixel selection signal is supplied. A drive circuit for the optical device is desirable.
[0016]
By doing so, it is possible to prevent the applied voltage effective value from becoming non-uniform due to the difference in the application start timing of the on-voltage or off-voltage of each pixel.
[0017]
Further, in the second invention, the data conversion circuit is a binary signal instructing application of a voltage for turning off the pixel in the last subfield among the plurality of subfields included in each field. The driving circuit of the electro-optical device may be used.
[0018]
By doing so, it is possible to more reliably avoid a situation where the effective voltage value applied to each pixel becomes non-uniform.
[0019]
In the second aspect of the invention, the data line driving circuit includes a shift register that sequentially shifts and outputs a latch pulse signal supplied at the beginning of a horizontal scanning period according to a clock signal, and the binary signal. It is desirable to include a latch circuit that simultaneously latches the binary signal distributed to a plurality of systems by a signal shifted by a shift register.
[0020]
Since one field is divided into a plurality of subfields, it is expected that the writing time to the pixels is not sufficient in the configuration in which data is supplied dot-sequentially in each subfield. Therefore, if the binary signal distributed to a plurality of systems is latched simultaneously as in the present invention, the number of stages of the shift register is reduced and the time required for the latch circuit to latch data is also shortened. It becomes possible to do.
[0021]
Further, the data line driving circuit sequentially shifts and outputs a latch pulse signal supplied at the beginning of a horizontal scanning period according to a clock signal, and the binary signal is a signal shifted by the shift register. The first latch circuit sequentially latched by the first latch circuit and the binary signal latched by the first latch circuit are latched based on the latch pulse signal and simultaneously output to the corresponding data lines as the data signal. It is also desirable that the second latch circuit be configured.
[0022]
As in this configuration, before supplying data to the data line, the first latch circuit temporarily latches the data in a dot-sequential manner, and the latched signal is transferred to the horizontal scanning period by the second latch circuit. When latched simultaneously by the latch pulse signal supplied first and supplied to the data line, a relatively long time of one horizontal scanning period can be secured as the pixel writing time.
[0023]
In such a configuration, it is desirable that the first latch circuit latches the binary signals distributed to a plurality of systems simultaneously with a signal shifted by the shift register.
[0024]
According to this configuration, the number of stages of the shift register is reduced, and the time required for the first latch circuit to latch data can be shortened.
[0025]
Furthermore, the third invention divides a pixel provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines and one field into an all-pixel off period and a plurality of subfield periods,
The all-pixel off period is provided in a predetermined period from the start of the one field, and in the all-pixel off period, all pixels are off to supply a signal instructing the off state to all the pixels all at once. A data conversion circuit for generating a binary signal indicating an on state or an off state of each pixel in each of the plurality of subfields, the binary signal corresponding to each pixel in each subfield A data conversion circuit that generates grayscale data corresponding to each pixel, and supplies a scanning signal to all of the plurality of scanning lines in the all-pixel off period, and selects the plurality of pixels after the all-pixel off period. A scanning line driving circuit for sequentially supplying a scanning signal to each of the plurality of scanning lines in the subfield period, and the data conversion while the scanning lines are selected. With the binary signal generated in the road is supplied to each data line, but having a, a data line driving circuit for supplying to the data lines by switching the level of the binary signal for each field.
[0026]
In the third aspect of the invention, the first aspect of the invention is embodied as an electro-optical device, and the same effect as that of the first aspect of the invention can be obtained.
[0027]
In the memory according to the third aspect of the invention, the switching element that is turned on by the scanning signal and the data supplied to the corresponding data line when the switching element is turned on are written, and the switching element is not turned on. A capacitor that holds written data when it is in a conductive state may be provided. In this configuration, since it is a DRAM, simplification is easy.
[0028]
Here, it is desirable that the switching element has a complementary combination of P-channel and N-channel transistors. When the switching element is a one-channel transistor, it is necessary to set the data voltage in consideration of the threshold voltage, but according to this aspect, it is not necessary to consider the threshold voltage.
[0029]
On the other hand, the memory writes the switching element that is turned on by the scanning signal, and the data supplied to the corresponding data line when the switching element is turned on, and is written when the switching element is turned off. It is also desirable to have a configuration comprising two inverters that hold the data and in which the output of one inverter is the input of the other inverter. In this configuration, the data is self-saved because it is an SRAM, so that the operation margin can be expanded.
Furthermore, in the third aspect of the invention, it is preferable that the pixel, the all-pixel off circuit, the scanning line driving circuit, and the data line driving circuit are formed on a semiconductor substrate, and the pixel electrode has reflectivity.
[0030]
Since the electron mobility of the semiconductor substrate is high, it is possible to reduce the size of the switching elements formed on the substrate, the constituent elements of the drive circuit, and the like with high-speed response.
[0031]
In order to achieve the above object, the electronic device according to the fourth aspect of the present invention includes the electro-optical device, so that a D / A conversion circuit, an operational amplifier, and the like are not necessary. It is not affected by non-uniformity such as characteristics of the D / A converter circuit, operational amplifier, and various wiring resistances. Therefore, according to this electric apparatus, the cost can be suppressed and high-quality and high-definition gradation display can be performed.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. Such an embodiment shows one aspect of the present invention, and does not limit the present invention, and can be arbitrarily changed within the scope of the present invention.
[0033]
A: Principle of driving method of electro-optical device according to the present invention
First, in order to facilitate understanding of the device according to the present embodiment, a driving method of the electro-optical device according to the present embodiment will be described.
[0034]
In general, in a liquid crystal device using a liquid crystal as an electro-optical device, the relationship between the effective voltage value applied to the liquid crystal layer and the relative transmittance (or reflectance) is normally black mode in which black display is performed when no voltage is applied. As an example, the relationship is as shown in FIG. The relative transmittance is normalized by setting the minimum value and the maximum value of the amount of transmitted light as 0% and 100%, respectively. As shown in FIG. 5A, the transmittance of the liquid crystal is 0% when the voltage effective value applied to the liquid crystal layer is smaller than VTH1, but the applied voltage effective value is VTH1 or more. And when it is VTH2 or less, it increases non-linearly with respect to the voltage effective value. When the applied voltage effective value is VTH2 or more, the transmittance of the liquid crystal decreases as the applied voltage effective value increases.
[0035]
Here, it is assumed that the electro-optical device according to the present embodiment performs 8-gradation display, and gradation data represented by 3 bits indicates the transmittance illustrated in FIG. At this time, assuming that the effective voltage values to be applied to the liquid crystal layer according to the respective transmittances are V0 to V7, respectively, under the conventional technique, these voltages V0 to V7 themselves are applied to the liquid crystal layer. It was. For this reason, in particular, the voltages V1 to V6 corresponding to the intermediate gradation are easily affected by variations in characteristics of analog circuits such as a D / A conversion circuit and an operational amplifier and various wiring resistances. In view of this, it is difficult to achieve high-quality and high-definition gradation display.
[0036]
Therefore, in the electro-optical device according to this embodiment, the pixels are driven by the following method. In this specification, one field is the time required to form one raster image by performing horizontal scanning and vertical scanning in synchronization with the horizontal scanning signal and the vertical scanning signal. Therefore, one frame in the non-interlace method or the like corresponds to one field in the present invention.
[0037]
First, in the present embodiment, a configuration is adopted in which the voltage instantaneously applied to the liquid crystal layer is, for example, one of a voltage VL (= 0 V) corresponding to the L level and a voltage VH corresponding to the H level. Then, by controlling the ratio of the time length during which the voltage VL is applied to the liquid crystal layer and the time length during which the voltage VH is applied during one field period, the effective voltage values applied to the liquid crystal layer are V1, V2 ,..., V7. The details are as follows.
[0038]
First, as shown in FIG. 5B, one field is divided into nine periods. Of these periods, a period during which the voltage VH is applied to the liquid crystal layer and a period during which the voltage VL is applied are determined in accordance with the gradation data given to each pixel. In this way, the voltage effective values V1, V2,..., V7 are given to the liquid crystal layer by controlling the time length during which the voltage VL is applied to the liquid crystal layer and the time length during which the voltage VH is applied. Therefore, gradation display corresponding to the voltage can be performed.
[0039]
However, in the present invention, in the first period among a plurality of periods obtained by dividing one field, the voltage VL is applied simultaneously to the liquid crystal layers of all the pixels regardless of the gradation data. It is like that. Although details will be described later, by providing such a period at the beginning of one field, the effective voltage value applied to each pixel can be made uniform regardless of the position of each pixel. As shown in FIG. 5B, hereinafter, the first period of the one field is referred to as an all pixel off period. Further, each of the eight periods excluding all the pixel off periods in one field is referred to as subfields Sf1 to Sf8 for convenience.
[0040]
Further, in the embodiment described below, in the last period of one field, that is, in the subfield Sf8, the voltage VL is applied to the liquid crystal layer of each pixel regardless of the gradation data. It is like that. Although details will be described later, even when such a period is provided at the end of one field and the pixels are turned on over all the subfields Sf1 to Sf7 except for the subfield Sf8, the period is applied to each pixel. The effective voltage can be made uniform regardless of the position of each pixel. The time length of the subfield Sf8 is set to a time length longer than the time required to scan all the scanning lines.
[0041]
As described above, in the electro-optical device according to the present embodiment, the liquid crystal of the pixel according to the gradation data for each of the subfields Sf1 to Sf7 excluding the all pixel off period and the subfield Sf8 in one field. A voltage VL or VH is applied to the layer. Here, when the voltage VH is applied to the liquid crystal layer over the subfields Sf1 to Sf7, the voltage effective value given to the liquid crystal layer in one field is the same as V7 in FIG. 5A. It is set to be. As a result, if the voltage VL (= 0 V) is applied to the liquid crystal layer over the subfields Sf1 to Sf7, the transmittance is 0%, and if the voltage VH is applied to the liquid crystal layer over the subfields Sf1 to Sf7, the transmittance is 100%. It becomes. Further, among these subfields Sf1 to Sf7, the subfield to which the voltage VL is applied to the liquid crystal layer and the subfield to which the voltage VH is applied are determined in accordance with the gradation data, thereby being applied to the liquid crystal layer. The effective voltage value can be V1, V2,..., V6. As a result, gradation display can be realized.
[0042]
For example, when gradation data (001) is given to a certain pixel, that is, when gradation display is performed with the transmittance of the pixel being 14.3%, subfields of one field (1f) are displayed. In Sf1, the voltage VH is applied to the liquid crystal layer of the pixel, while the voltage VL is applied to the liquid crystal layer in the other subfields Sf2 to Sf7 and the above-described all-pixel off period and subfield Sf8. Here, since the effective voltage value is obtained by a square root obtained by averaging the square of the instantaneous voltage value over one period (one field), the time length of the subfield Sf1 is set to the time length of one field (1f). (V1 / VH) 2 If the time length is set to, the effective voltage value applied to the liquid crystal layer in one field (1f) by the voltage application is V1.
[0043]
Further, for example, when gradation data (010) is given to a certain pixel, that is, when gradation display is performed with the transmittance of the pixel being 28.6%, of one field (1f), In subfields Sf1 to Sf2, voltage VH is applied to the liquid crystal layer of the pixel, while in other subfields Sf3 to Sf7 and all pixel off periods and subfield Sf8, voltage VL is applied to the liquid crystal layer. . Therefore, the time length of the subfields Sf1 to Sf2 is set to (V2 / VH) with respect to the time length of one field (1f). 2 If the time length is set to, the effective voltage value applied to the liquid crystal layer in one field (1f) by the voltage application is V2. Here, the subfield Sf1 is (V1 / VH) as described above. 2 For the subfield Sf2, (V2 / VH) for one field (1f) 2 -(V1 / VH) 2 The time length to be
[0044]
Similarly, for example, when gradation data (011) is given to a certain pixel, that is, when gradation display is performed with the transmittance of the pixel being 42.9%, one field (1f) In subfields Sf1 to Sf3, voltage VH is applied to the liquid crystal layer of the pixel, while in other subfields Sf4 to Sf7 and all pixel off periods and subfield Sf8, voltage VL is applied to the liquid crystal layer. To do. For this reason, the time length of the subfields Sf1 to Sf3 is set to (V3 / VH) for one field (1f). 2 If the time length is set to, the effective voltage value applied to the liquid crystal layer in one field (1f) by the voltage application is V3. Here, as described above, the subfields Sf1 to Sf2 are (V2 / VH). 2 For the subfield Sf3, (V3 / VH) for one field (1f) 2 -(V2 / VH) 2 It can be seen that the time length of
[0045]
Hereinafter, similarly, each period of other subfields Sf4 to Sf7 is determined.
[0046]
As described above, if each period of the subfields Sf1 to Sf7 is set and voltage is applied according to the gradation data, the voltage applied to the liquid crystal layer of each pixel is a binary value of VL or VH. In spite of the fact, gradation display corresponding to each transmittance is possible.
[0047]
In the following, for convenience of explanation, regarding the logical amplitude, the voltage VH is considered as H level and the voltage VL is considered as L level.
[0048]
B: Configuration of the embodiment
FIG. 1 is a block diagram illustrating an electrical configuration of the electro-optical device according to the first embodiment of the invention. This electro-optical device is a liquid crystal device using a twisted nematic (TN) type liquid crystal as an electro-optical material, and an element substrate and a counter substrate are stuck with a certain gap therebetween, and a liquid crystal as an electro-optical material is attached to the gap. Is sandwiched between. Further, in this electro-optical device, a transparent substrate such as glass or quartz is used as an element substrate. A thin film transistor (TFT) for driving a pixel and a complementary TFT constituting a peripheral drive circuit are provided on the element substrate. Is formed. FIG. 1 is a block diagram showing a configuration of a circuit formed on the element substrate.
[0049]
As shown in FIG. 1, in the display area 101a on the element substrate, a plurality of scanning lines 112 are formed extending in the X (row) direction, and a plurality of data lines 114 are formed in the Y (column) direction. It is formed to extend. The pixels 110 are provided corresponding to the intersections of the scanning lines 112 and the data lines 114, and are arranged in a matrix. In this embodiment, for convenience of description, the total number of scanning lines 112 is m, the total number of data lines 114 is n (m and n are integers of 2 or more), and a matrix type of m rows × n columns. Although described as a display device, the present invention is not limited to this.
[0050]
As a specific configuration of the pixel 110, for example, the one shown in FIG. In this configuration, the gate of the transistor (thin film transistor: TFT) 116 is connected to the scanning line 112, the source is connected to the data line 114, and the drain is connected to the pixel electrode 118, and between the pixel electrode 118 and the counter electrode 108. A liquid crystal layer is formed by sandwiching a liquid crystal 105 as an electro-optical material. Here, a storage capacitor 119 is formed between the pixel electrode 118 and the ground potential GND (= 0 V, however, it may be an L level of a data signal, a counter electrode signal LCCOM, or other potential described later). The storage capacitor 119 is a capacitor provided to maintain the applied voltage substantially constant for a necessary time after a voltage is applied to the pixel electrode 118 via the transistor 116. The counter electrode 108 is a transparent electrode formed on one surface of the counter substrate so as to face the pixel electrode 118.
[0051]
In the configuration illustrated in FIG. 2A, only one channel type (for example, an N channel type) is used as the transistor 116. Therefore, when a voltage is applied from the data line 114 to the pixel electrode 118 through the transistor 116, when the applied voltage to the data line 114 reaches a voltage lower than the voltage on the scanning line 112 by the threshold voltage of the transistor 116, The transistor 116 is turned off. Therefore, when the applied voltage to the scanning line 112 is not higher than the applied voltage to the data line 114 by the threshold voltage of the transistor 117, the applied voltage to the pixel electrode 118 can be matched with the voltage on the data line 114. Instead, an offset voltage is generated between the two voltages.
[0052]
On the other hand, as shown in FIG. 2B, if a transmission gate configuration in which a P-channel transistor and an N-channel transistor are complementarily combined is used, the data line can be generated without generating such an offset voltage. The voltage on 114 can be applied to the pixel electrode 118 with very little error. However, in this complementary configuration, it is necessary to supply signals of inverted levels as scanning signals, so two scanning lines 112a and 112b are required for one row of pixels 110.
[0053]
Further, as the configuration of the other pixel 110, as shown in FIG. 2C, a configuration using an SRAM composed of two inverters in which the output of one inverter is the input of the other inverter is also desirable. In FIG. 2C, Ta3 and Ta4, Ta5 and Ta6 constitute an inverter. In this configuration, since the SRAM is an SRAM, the voltage written from the data line 114 is self-stored, so that the operation margin can be expanded. However, in this SRAM configuration, it is necessary to supply mutually exclusive levels as voltages to be written from the data lines, so that transistors Ta1, Ta2, Ta3, Ta4, Ta5, Ta6 and data lines 114a, 114b are required.
[0054]
Referring again to FIG. 1, a timing signal generation circuit 200 generates various timing signals, clock signals, and the like according to a vertical scanning signal Vs, a horizontal scanning signal Hs, and a dot clock signal DCLK supplied from a host device (not shown). Circuit. The main signals generated by the timing signal generation circuit 200 are listed as follows.
a. Counter electrode signal LCCOM
The counter electrode signal LCCOM is a signal supplied to the counter electrode 108 (see FIG. 2) formed on the counter substrate and the input end of the switch 121 connected to one end of each data line 114. In the present embodiment, the counter electrode signal LCCOM is a signal that repeats level inversion for each field, such as from H level to L level, from L level to H level.
b. All pixel selection signal SL
The all pixel selection signal SL is a signal supplied to one input terminal of the OR gate 120 connected to each scanning line 112 and the gate of the switch 121 connected to each data line 114. This all-pixel selection signal SL is at the H level only during the period from the start of one field until the above-described all-pixel off period elapses, and is at the L level in the other periods, that is, the subfields Sf1 to Sf8. It is.
c. Start pulse DY
The start pulse DY is a pulse signal output at the beginning of each subfield obtained by dividing a period obtained by removing all pixel off periods from one field into eight.
d. Clock signal CLY
The clock signal CLY is a signal that defines a horizontal scanning period on the scanning side (Y side).
e. Latch pulse LP
The latch pulse LP is a pulse signal that is output at the beginning of the horizontal scanning period, and is output when the clock signal CLY changes in level (that is, rising and falling).
f. Clock signal CLX
The clock signal CLX is a signal that defines a so-called dot clock.
[0055]
The above is the outline of the main signals generated by the timing signal generation circuit 200.
[0056]
Next, the scanning line driving circuit 130 is a so-called Y shift register, transfers the start pulse DY supplied at the beginning of each subfield in accordance with the clock signal CLY, and supplies the scanning signal G1, G2, G3,..., Gm are sequentially output.
[0057]
Here, one end of each scanning line 112 (the left end of each scanning line 112 in FIG. 1) is connected to an output terminal of an OR gate 120 provided corresponding to each scanning line 112. The OR gate 120 has two input terminals, and a scanning signal Gi (i is an integer satisfying 1 ≦ i ≦ m) outputted from the scanning line driving circuit 130 is supplied to one input terminal. The The scanning signal Gi is sequentially supplied to each scanning line 112 via each OR gate 120. On the other hand, an all-pixel selection signal SL output from the timing signal generation circuit 200 is supplied to the other input terminal of each OR gate 120. When all pixel selection signal SL becomes H level during all pixel OFF period in one field, this all pixel selection signal SL is supplied to each scanning line 112 simultaneously through all OR gates 120, and all pixels are selected. 110 transistor 116 is turned on. As described above, the OR gate 120 constitutes an “all pixel selection circuit” in the claims.
[0058]
One end of each data line 114 is connected to the data line driving circuit 140, and the other end is connected to the output terminal of the switch 121 provided corresponding to each data line 114. The input terminal of each switch 121 is connected to the wiring to which the above-described counter electrode signal LCCOM is supplied. On the other hand, the gate of each switch 121 is connected to the wiring to which the above-described all pixel selection signal SL is supplied, and becomes conductive when an H level signal is applied. That is, when the H-level all-pixel selection signal SL is supplied in the all-pixel off period, the respective switches 121 are turned on, and as a result, the counter electrode signal LCCOM is supplied to all the data lines 114 all at once. . Each switch 121 may have a transmission gate configuration in which an N-channel transistor and a P-channel transistor are complementarily combined, or may be configured only by one channel-type transistor. .
[0059]
The data line driving circuit 140 is for sequentially supplying the binary signal Ds as the data signals d1, d2, d3,..., Dn to each data line 114 in a certain horizontal scanning period. FIG. 3 is a block diagram showing a specific configuration of the data line driving circuit 140. As shown in the figure, the data line driving circuit 140 includes an X shift register 1410 and a latch circuit 1420. The X shift register 1410 transfers the latch pulse LP supplied at the beginning of the horizontal scanning period according to the clock signal CLX, and sequentially outputs it as the latch signals S1, S2, S3,. The latch circuit 1420 latches the binary signal Ds output from the data conversion circuit 300 at the falling edge of the latch signals S1, S2, S3,..., Sn, and the data signals d1, d2, d3,. Are sequentially output to the corresponding data line 114.
[0060]
Note that the transistors included in the scanning line driver circuit 130, the data line driver circuit 140, the OR gate 120, and the switch 121 can be formed of TFTs formed over the element substrate.
[0061]
Next, the data conversion circuit 300 will be described. As described above, in this embodiment, a period obtained by removing all pixel off periods from one field is divided into eight subfields Sf1 to Sf8, and each subfield unit corresponds to 3-bit gradation data. The on / off drive of the pixel 110 is performed to display an image with 8 gradations. In each subfield, the data conversion circuit 300 generates a binary signal Ds that instructs on / off driving of the pixel based on gradation data corresponding to each pixel. FIG. 4A is a truth table showing the function of the data conversion circuit 300 when the counter electrode signal LCCOM is at the H level, and FIG. 4B is a diagram when the counter electrode signal LCCOM is at the L level. 3 is a truth table showing functions of the data conversion circuit 300.
[0062]
In FIG. 4A, since it is assumed that the counter electrode signal LCCOM is at the H level, the H level binary signal Ds exhibits the action of turning off the pixel, and the L level binary signal Ds. Exhibits the action of turning on the pixels. On the other hand, in FIG. 4B, since it is assumed that the counter electrode signal LCCOM is at the L level, the binary signal Ds at the H level exhibits the action of turning on the pixel, The binary signal Ds has an effect of turning off the pixel.
[0063]
Specifically, for example, if (011) is given as the gradation data of a certain pixel 110 in the field where the counter electrode signal LCCOM is at the H level, the data conversion circuit 300 uses the truth shown in FIG. In accordance with the value table, L-level binary signal Ds is output in subfields Sf1 to Sf3, while H-level binary signal Ds is output in subfields Sf4 to Sf8. In the subfields Sf1 to Sf3, the L level voltage is applied to the pixel electrode 118 of the pixel 110. As a result, the voltage applied to the liquid crystal layer is VH, and the pixel 110 is turned on. On the other hand, in the subfields Sf4 to Sf8, as a result of the H level voltage being applied to the pixel electrode 118 of the pixel 110, the voltage applied to the liquid crystal layer becomes 0V, and the pixel 110 is turned off.
[0064]
On the other hand, in the subfield in which the counter electrode signal LCCOM is at the L level, assuming that the gradation data (011) is given in the same manner as described above, the data conversion circuit 300 uses the truth table shown in FIG. In fields Sf1 to Sf3, an H level binary signal Ds is output, while in subfields Sf4 to Sf8, an L level binary signal Ds is output. In the subfields Sf1 to Sf3, as a result of the H level voltage being applied to the pixel electrode 118 of the pixel 110, the voltage applied to the liquid crystal layer becomes VH, and the pixel 110 is turned on. On the other hand, in the subfields Sf4 to Sf8, as a result of applying the L level voltage to the pixel electrode 118 of the pixel 110, the voltage applied to the liquid crystal layer becomes 0V, and the pixel 110 is turned off.
[0065]
As shown in FIGS. 4A and 4B, the binary signal Ds corresponding to the subfield Sf8 is at the voltage level at which it is turned off regardless of the gradation data. That is, in the subfield Sf8, the pixel 110 is turned off regardless of the gradation data. This is because the voltage applied to all the pixels 110 is made uniform without being affected by the writing timing of the data signal which varies depending on the position of each pixel 110 (details will be described later).
[0066]
Since the binary signal Ds generated in the data conversion circuit 300 needs to be output in synchronization with the operations of the scanning line driving circuit 130 and the data line driving circuit 140, as shown in FIG. On the other hand, a start pulse DY, a latch pulse LP that defines the beginning of the horizontal scanning period, and a clock signal CLX corresponding to a dot clock signal are supplied. Furthermore, since the conversion rule from the gradation data to the binary signal Ds needs to be switched to one of FIGS. 4A and 4B in synchronization with the inversion of the voltage level of the counter electrode signal LCCOM, The data conversion circuit 300 is also supplied with a counter electrode signal LCCOM.
[0067]
Note that in this embodiment, the transistors included in the scan line driver circuit 130 and the data line driver circuit 140 are preferably formed over the element substrate by a process common to the transistors in each pixel. Further, when the element substrate is an insulating substrate such as glass or quartz as in this embodiment, each transistor is formed as a thin film transistor. However, the element substrate may be a semiconductor substrate, in which case the transistor is a semiconductor. It is formed as a MOS transistor built in the substrate.
[0068]
C: Operation of the embodiment
Next, the operation of the electro-optical device according to the above embodiment will be described. 6 and 7 are timing charts showing the operation of the electro-optical device.
[0069]
As shown in FIG. 6, the all-pixel selection signal SL becomes H level during the all-pixel off period from the start time of each field.
[0070]
First, in the field where the counter electrode signal LCCOM is at the H level, when the all pixel selection signal SL becomes the H level, the all pixel selection signal SL is output to all the scanning lines 112 via the OR gate 120. As a result, the transistors 116 of all the pixels 110 are turned on all at once. On the other hand, when the H-level all-pixel selection signal SL is supplied, all the switches 121 connected to the data line 114 are turned on. As a result, the counter electrode signal LCCOM is supplied to all the data lines 114 all at once. Now, since the transistors 116 of all the pixels 110 are in a conductive state, the counter electrode signal LCCOM supplied to each data line 114 is applied to the pixel electrode 118 via the transistor 116. On the other hand, since the counter electrode signal LCCOM is applied to the counter electrode 108, the voltage applied to the liquid crystal layers of all the pixels 110 is 0V. As a result, all the pixels 110 are simultaneously turned off during the all pixel off period in which the all pixel selection signal SL is at the H level. As is clear from this, the time length of the all pixel selection period needs to be secured for a time length sufficient for all the pixels 110 to be turned off.
[0071]
Next, when the all-pixel off period has elapsed, the start pulse DY is sequentially output from the timing signal generation circuit 200 at each start timing of eight subfields in one field.
[0072]
Here, when the start pulse DY that defines the start of the subfield Sf1 is supplied, the scanning line driving circuit 130 (see FIG. 1) transfers the start pulse DY according to the clock signal CLY, and as a result, the data transfer period ( 1Va), scanning signals G1, G2, G3,..., Gm are sequentially output. The scanning signals G1, G2, G3,..., Gm each have a pulse width corresponding to a half cycle of the clock signal CLY. The data transfer period (1Va) is a period from the start of each subfield to the end of supplying scanning signals to all the scanning lines 112, and the time length is the same as the time length of each subfield. It is set to a shorter time length (that is, 1 Va ≦ Sfk (k is an integer satisfying 1 ≦ k ≦ 8) is established). The scanning signal Gi output from the scanning line driving circuit 130 is sequentially supplied to each scanning line 112 via the OR gate 120. Here, first, a case where the scanning signal G1 is output from the scanning line driving circuit 130 will be considered.
[0073]
As a result of the scanning signal G1 being supplied to the first scanning line 112 counted from the top in FIG. 1, the transistors 116 of all the pixels 110 (n pixels located in the first row) connected to the scanning line 112. Becomes conductive.
[0074]
On the other hand, the latch pulse LP is output from the timing signal generation circuit 200 at the falling timing of the clock signal CLY, that is, at the rising timing of the scanning signal G1. The X shift register 1410 in the data line driving circuit 140 transfers the latch pulse LP according to the clock signal CLX, and as a result, the latch signals S1, S2, S3,..., Sn are sequentially supplied in the horizontal scanning period (1H). Is output. Note that the latch signals S1, S2, S3,..., Sn each have a pulse width corresponding to a half cycle of the clock signal CLX.
[0075]
The latch circuit 1420 in FIG. 3 applies to the pixel 110 corresponding to the intersection of the first scanning line 112 counted from the top and the first data line 114 counted from the left at the falling edge of the latch signal S1. The binary signal Ds is latched and output as the data signal d1 to the first data line 114 counting from the left. Next, at the fall of the latch signal S2, the binary signal Ds to the pixel 110 corresponding to the intersection of the first scanning line 112 counted from the top and the second data line 114 counted from the left is latched. The data signal d2 is output to the second data line 114 counted from the left. Thereafter, similarly, the binary value to the pixel 110 corresponding to the intersection of the first scanning line 112 counted from the top and the jth data line 114 j (j is an integer satisfying 1 ≦ j ≦ n) counted from the left. The signals are sequentially latched and output to the data line 114 as the data signal dj. The same operation is repeated until the data signal dn is supplied to the nth data line 114 counting from the left. Needless to say, the data conversion circuit 300 converts the gradation data of each pixel 110 into a binary signal Ds in accordance with the timing of latching by the latch circuit 1420.
[0076]
Now, the transistor 116 of each pixel 110 connected to the first scanning line 112 counted from the top is in a conductive state by the supply of the scanning signal G1. Therefore, data signals sequentially supplied from the data line driver circuit 140 to the data lines 114 are sequentially written to the pixel electrodes 118 of the respective pixels 110 through the transistors 116.
[0077]
Thereafter, the same operation is repeated until the scanning signal Gm corresponding to the mth scanning line 112 is output. That is, in one horizontal scanning period (1H) in which a certain scanning signal Gi is output, the writing of the data signals d1 to dn to the n pixels 110 corresponding to the i-th scanning line 112 is performed dot-sequentially. It becomes. Note that the data signal written in the pixel 110 is held until a new data signal is written in the next subfield Sf2.
[0078]
Thereafter, the same operation is repeated every time the start pulse DY that defines the start of the subfield is supplied. Note that when the time length of the data transfer period is equal to the time length of any of the subfields (that is, 1Va = Sfk), the pixel connected to the lowest scanning line 112 includes A voltage is applied at the last timing of the subfield. However, since a new voltage is written to the pixel at the last timing of the next subfield, eventually, a period during which voltage is applied to the pixel and other scanning lines. This period coincides with a period in which a voltage is applied to the pixels connected to. As a result, the voltage application period for each pixel is the same in each subfield.
[0079]
Further, even when the field is switched and the counter electrode signal LCCOM is inverted to the L level, the same operation is repeated in each subfield. However, in the field where the counter electrode signal LCCOM is at the L level, the data conversion circuit 300 converts the gradation data into the binary signal Ds according to the truth table shown in FIG.
[0080]
Next, the voltage applied to the liquid crystal layer in the pixel 110 by performing such an operation will be considered. FIG. 7 is a timing chart showing the relationship between the gradation data and the voltage waveform applied to the pixel electrode 118 of the pixel 110 corresponding to each gradation data.
[0081]
For example, in the field in which the counter electrode signal LCCOM is at the H level, when gradation data (000) is given to a certain pixel 110, in the all pixel off period in which the all pixel selection signal SL is at the H level, Since the counter electrode signal LCCOM is applied to the pixel electrode 118 of the pixel 110, the voltage applied to the liquid crystal layer of the pixel is 0 V, and the pixel electrode 118 is turned off. Subsequently, after all the pixel off periods have elapsed, as a result of following the truth table shown in FIG. 4A, the pixel electrode 118 of the pixel 110 has subfields Sf1 to Sf8 as shown in FIG. The H level data signal is written over. Here, since the voltage level of the H-level data signal and the voltage level of the counter electrode signal LCCOM applied to the counter electrode 118 are the same, the voltage applied to the liquid crystal layer of the pixel 110 is 0V. . Therefore, the effective voltage value applied to the liquid crystal layer of the pixel in one field is 0V. As a result, the transmittance of the pixel 110 is 0% corresponding to the gradation data (000).
[0082]
On the other hand, when the common electrode signal LCCOM becomes L level in the next field, the common electrode signal LCCOM is applied to the pixel electrode 118 and the pixel 110 is turned off during the all pixel off period. On the other hand, after the all-pixel off period has elapsed, as a result of following the truth table shown in FIG. 4B, the pixel electrode 118 of the pixel 110 has the subfields Sf1 to Sf8 as shown in FIG. An L level data signal is written, and the pixel 110 is turned off. As a result, since the pixel 110 is turned off over one field, the transmittance of the pixel 110 is 0% as in the case where the counter electrode signal LCCOM is at the H level.
[0083]
Further, in the field where the counter electrode signal LCCOM is at the H level, when gradation data (001) is given to a certain pixel 110, it is applied to the liquid crystal layer of the pixel 110 in the same manner as described above during the all pixel off period. The applied voltage becomes 0V. Subsequently, after the all-pixel off period has elapsed, as a result of following the truth table shown in FIG. 4A, in the subfield Sf1, the counter electrode signal LCCOM and the L level data signal, which is the inversion level, are output to the pixel electrode 118. On the other hand, an H level data signal is written to the pixel electrode 118 in the subfields Sf2 to Sf8. That is, in the subfield Sf1, the voltage VH is applied to the liquid crystal layer of the pixel 110, while in the other subfields Sf2 to Sf8, the voltage applied to the liquid crystal layer is 0V. Here, the ratio of the time length of the subfield Sf1 to the time length of one field (1f) is (V1 / VH) 2 Since the voltage VH is applied during this period, the effective voltage value applied to the liquid crystal layer of the pixel 110 in one field is V1. Therefore, the transmittance of the pixel 110 is 14.3% corresponding to the gradation data (001).
[0084]
On the other hand, when the counter electrode signal LCCOM becomes L level in the next field, similarly, the voltage applied to the liquid crystal layer of the pixel 110 is 0 V in the all-pixel off period. In the subfield Sf1, an H level data signal is written to the pixel electrode 118 and the voltage VH is applied to the liquid crystal layer of the pixel. On the other hand, in the subfields Sf2 to Sf8, L level data is applied to the pixel electrode 118. The voltage to which the signal is written and applied to the liquid crystal layer of the pixel is 0V. As a result, as in the case where the counter electrode signal LCCOM is at the H level, the effective voltage value applied to the liquid crystal layer in one field corresponds to the gradation data (001). As is clear from the above, the voltage applied to the liquid crystal layer in the subfield Sf1 in the field where the counter electrode signal LCCOM is at the L level is the subfield Sf1 in the field in which the counter electrode signal LCCOM is at the H level. In FIG. 5, the polarity is opposite to the voltage applied to the liquid crystal layer, and the absolute value thereof is equal. By doing so, it is possible to avoid application of a direct current component to the liquid crystal layer, so that an effect of preventing deterioration of the liquid crystal 105 can be obtained. This effect can be obtained in the same manner when other gradation data is given.
[0085]
Next, in the field where the counter electrode signal LCCOM is at the H level, when gradation data (010) is given to a certain pixel 110, as is apparent from FIG. The voltage applied to the liquid crystal layer 110 is 0V. In the subfields Sf1 and Sf2, the voltage VH is applied to the liquid crystal layer of the pixel 110, while in the other subfields Sf3 to Sf8, the voltage applied to the liquid crystal layer is 0V. Here, the ratio of the time length of the subfields Sf1 to Sf2 to the time length of one field (1f) is (V2 / VH) 2 Since the voltage VH is applied during this period, the effective voltage value applied to the liquid crystal layer of the pixel in one field is V2. Therefore, the transmittance of the pixel 110 is 28.6% corresponding to the gradation data (010). The same applies to the field where the counter electrode signal LCCOM is at the L level.
[0086]
The same applies when other gradation data is given. That is, in the all-pixel off period in one field, the voltage applied to the liquid crystal layer of the pixel is always 0 V regardless of the gradation data. Further, in the subfields Sf1 to Sf8 after the all-pixel off period has elapsed, in accordance with the truth table shown in FIG. 4A or 4B, the subfield in which the voltage applied to the liquid crystal layer is VH The subfield in which the applied voltage is 0V is determined. Then, the effective voltage value applied to the liquid crystal layer in one field is controlled, and the transmittance corresponding to the gradation data is obtained.
[0087]
As described above, according to the electro-optical device according to the present embodiment, the period excluding all pixel off periods in one field is divided into a plurality of subfields Sf1 to Sf8, and each pixel is divided into each subfield. Either 0 V or voltage VH is applied to the liquid crystal layer, and the effective voltage value in one field is controlled. For this reason, in this embodiment, analog signals such as high-precision D / A conversion circuits and operational amplifiers that were indispensable for generating a voltage according to the transmittance under the conventional technology are processed. It is not necessary to provide a drive circuit or the like for the circuit for this. For this reason, since the circuit configuration is greatly simplified, the cost of the entire apparatus can be kept low. Furthermore, since the voltage applied to the pixel is only H level or L level and is binary, display unevenness due to non-uniformity such as element characteristics and wiring resistance does not occur in principle. For this reason, according to the electro-optical device according to the present embodiment, high-quality and high-definition gradation display is possible.
[0088]
In the present embodiment, since all the pixels 110 are turned off at the beginning of each field, each data signal write timing differs depending on the position of the pixel 110, and thus It can be avoided that the effective voltage applied to the pixel 110 becomes non-uniform. The details are as follows.
[0089]
Here, in order to explain the effect of the driving method according to the present embodiment, a driving method without an all-pixel off period (hereinafter referred to as “another driving method”) will be considered. That is, in another driving method, one field is divided only into a plurality of subfields without providing all pixel off periods in one field. Then, each pixel is turned on / off so that the ratio between the time for turning on the pixel 110 and the time for turning off the pixel 110 in one field becomes a ratio according to the gradation data, thereby providing gradation data. The transmittance according to the is obtained.
[0090]
FIG. 8A is a timing chart illustrating voltage waveforms applied to the first pixel and the last pixel when the other driving method is used. Here, the first pixel is a pixel to which a data signal is first written out of all pixels for one screen, that is, the first scanning line counting from the top and the first data line counting from the left. This pixel is provided corresponding to the intersection of. The last pixel is the pixel to which the data signal is written last among all the pixels for one screen, that is, the mth scanning line counting from the top, and the nth data line counting from the left. This pixel is provided corresponding to the intersection of. In FIG. 8A, for convenience of explanation, the same gradation data is given to the first pixel and the last pixel, and as a result according to the gradation data, subfields Sf1 to Sf3 of one field are obtained. It is assumed that the pixel is turned on only in, and the pixel is turned off in the other subfields. Further, it is assumed that the field immediately before the field f1 ends with a subfield for turning off the pixel.
[0091]
First, the counter electrode signal LCCOM and the inverted level data signal are written into the pixel electrode of the first pixel at the start of the field f1 (time Ta1 in FIG. 8). As a result, the voltage VH is applied to the liquid crystal layer of the pixel, and the pixel is turned on. Strictly speaking, the timing at which a signal is written to the pixel electrode of the first pixel and the start timing of each subfield are not the same, but here, for convenience of explanation, it is assumed that these timings are the same. To proceed.
[0092]
Similarly, in the subfields Sf2 and Sf3, the counter electrode signal LCCOM and the inverted level signal are written to the pixel electrode of the first pixel, and the pixel is turned on.
[0093]
Next, in the subfields after the subfield Sf4, the pixels are turned off. That is, first, at the start timing (time Ta2) of the subfield Sf4, a signal having the same level as the counter electrode signal LCCOM is written to the pixel electrode of the first pixel, and as a result, the first pixel is turned off. Become. Similarly, in the subfields Sf5 to Sf7, a signal having the same level as the counter electrode signal LCCOM is written to the pixel electrode, so that the pixel is turned off.
[0094]
As is clear from the above, the period in which the first pixel is turned on in the field f1 is the period from time Ta1 to Ta2.
[0095]
Next, the voltage applied to the pixel electrode of the last pixel in the field f1 when the other driving method is used will be considered. First, in the subfield Sf1, the pixel electrode of the last pixel is opposed at the time Ta1 ′ when the data transfer period (1Va) has elapsed from the time Ta1 when the signal is written to the pixel electrode of the first pixel. The electrode signal LCCOM and the inversion level signal are written, and the last pixel is turned on. In the subsequent subfields Sf2 and Sf3, the pixels are similarly turned on. Then, in the subfield Sf4, at the time Ta2 ′ after the data transfer period (1Va) has elapsed from the time Ta2 when the data signal is written to the pixel electrode of the first pixel, the signal having the same level as the counter electrode signal LCCOM is the last. Is written to the pixel electrode of each pixel. As a result, the pixel is turned off from time Ta2 ′. Therefore, the last pixel is in an ON state during a period from the time Ta1 ′ at which the counter electrode signal LCCOM and the inverted level signal are written to the time Ta2 ′ at which the signal at the same level as the counter electrode signal LCCOM is written. It is clear.
[0096]
However, during the period from time Ta1 to Ta1 ′, the L level signal written in the pixel electrode of the last pixel in the field immediately before the field f1 is maintained. On the other hand, since the counter electrode signal LCCOM is inverted to the H level at the time Ta1, the voltage applied to the liquid crystal layer of the pixel is VH and the last pixel is turned on in the period from the time Ta1 to Ta1 ′. . Eventually, the period in which the last pixel is in the on state is the period from Ta1 to Ta2 ′, and is longer than the period in which the first pixel is in the on state by the period Ta1 to Ta1 ′, that is, the data transfer period (1Va). It will be in an ON state for a period.
[0097]
As described above, in the other driving methods, the period in which the first pixel is turned on is different from the period in which the last pixel is turned on. Although the gray scale data is given, the effective voltage value applied to the first pixel is different from the effective voltage value applied to the last pixel. As a result, there is a problem in that although the display should be performed with the same gradation, the transmittance of each pixel is different, and the display becomes non-uniform depending on the position of the pixel.
[0098]
On the other hand, according to the driving method according to the present embodiment, such a problem does not occur. This point will be described with reference to FIG. FIG. 8B is a diagram illustrating a waveform of a voltage applied to the first pixel and the last pixel when the driving method according to this embodiment is used. In FIG. 8B as well, as in the example of FIG. 8A, the same gradation data is given to the first pixel and the last pixel. It is assumed that the pixels are turned on only in the subfields Sf1 to Sf3.
[0099]
First, in the field f1 where the counter electrode signal LCCOM is at the H level, for the pixel electrode of the first pixel, the period from the start of the field f1 (time Tb0) until the all pixel off period has elapsed (time Tb1) , The counter electrode signal LCCOM is applied. As a result, the first pixel is turned off in this period.
[0100]
Next, at the time Tb1, which is the start timing of the subfield Sf1, after the all-pixel off period has elapsed, the counter electrode signal LCCOM and the inverted level data signal are written to the first pixel electrode. As a result, the pixel is turned on. Similarly, in the subfields Sf2 and Sf3, the first pixel is turned on.
[0101]
Further, at the start timing (time Tb2) of the subfield Sf4, a data signal having the same level as the counter electrode signal LCCOM is written to the pixel electrode of the first pixel, and as a result, the pixel is turned off. Similarly in the subsequent subfields Sf4 to Sf8, the first pixel is turned off. Eventually, the period during which the first pixel is turned on in the field f1 is the period from time Tb1 to time Tb2.
[0102]
On the other hand, the pixel electrode of the last pixel also has the same level as the counter electrode signal LCCOM in the period from the start of the field f1 (time Tb0) until the all pixel off period has elapsed (time Tb1), as in the first pixel. Data signal is written. As a result, the last pixel is turned off.
[0103]
Next, at the time Tb1 ′ when the data transfer period (1Va) has elapsed from the data signal write timing (time Tb1) to the first pixel in the subfield Sf1 after the all-pixel off period has elapsed, the counter electrode signal LCCOM A data signal of the inverted level is written to the pixel electrode of the last pixel. As a result, the last pixel is turned on. Note that the data signal of the same level as the counter electrode signal LCCOM written to the pixel electrode in the all-pixel off period is held until time Tb1 ′. On the other hand, in the subfields Sf2 and Sf3, the last pixel is similarly turned on.
[0104]
Next, at the time Tb2 ′ when the data transfer period (1Va) has elapsed from the time Tb2 when the data signal of the same level as the counter electrode signal LCCOM is written to the pixel electrode of the first pixel in the subfield Sf4, the last A data signal of the same level as the counter electrode signal LCCOM is also written to the pixel electrode of this pixel, and the pixel is turned off. Similarly, in the subsequent subfields Sf5 to Sf8, the last pixel is turned off.
[0105]
After all, the period during which the last pixel is in the on state is the period from time Tb1 ′ to Tb2 ′. This period is a period delayed in time by the data transfer period (1Va) from the on period of the first pixel, but the time length is the same as the on period of the first pixel. That is, the effective voltage value applied to the first pixel is equal to the effective voltage value applied to the last pixel. As described above, according to the driving method according to the present embodiment, the same voltage effective value can be applied to each pixel to which the same gradation data is given. That is, as in the other driving methods described above, the effective voltage value applied to each pixel does not become non-uniform due to the difference in the writing timing of the data signal to the pixel. Through this, uniform display can be realized.
[0106]
By the way, in the above-described embodiment, the case where image display is performed using all the pixels arranged on the substrate has been described as an example. Therefore, in the all pixel off period, all the pixels included in the electro-optical device are all at the same time. It was decided to be turned off. On the other hand, in recent years, electro-optics that have enabled partial display (that is, display using only some of the display areas) using only some of the pixels included in the electro-optical device. An apparatus is also provided. When partial display is performed by applying the present invention to such an electro-optical device, only a pixel to be driven (that is, a pixel belonging to a region where partial display is performed) among all the pixels included in the electro-optical device. Therefore, processing is performed in which all pixels in one field are turned off during the off-period, and a voltage corresponding to the gradation data is applied in each subfield. That is, “all pixels” or “all pixels” in this specification means “all pixels that are driven for display among the pixels included in the electro-optical device”. Therefore, even if the pixel is included in the electro-optical device, a pixel that is not a display target is not included in “all pixels” and “all pixels” in this specification. Specifically, “all pixels” or “all pixels” in this specification means all those pixels when display is performed using all pixels included in the electro-optical device. On the other hand, in the case where display is performed using only a part of all the pixels provided in the electro-optical device, “all pixels” or “all pixels” in this specification refers to display. Therefore, it means all the pixels that are driven and does not include pixels that are not to be displayed.
[0107]
Further, for example, the thickness of the liquid crystal layer in the region where the pixel electrode is formed differs from the thickness of the liquid crystal layer in the region where the pixel electrode is not formed (for example, a region other than the display region) by the thickness of the pixel electrode. In order to avoid this, a so-called dummy pixel (dummy electrode) may be formed in a region where display is not originally performed. Here, since such a dummy pixel is not driven for display, it goes without saying that it is not included in “all pixels” or “all pixels” in this specification.
[0108]
In the present embodiment, in the last subfield Sf8 of one field, the pixels are turned off regardless of the gradation data, for the following reason. In the following, a subfield in which a pixel is always turned off is referred to as an off subfield.
[0109]
In FIG. 9A, the off subfield (subfield Sf8) in the above embodiment is not provided, and one field is divided into all pixel off periods and seven subfields, and the pixels are driven on and off in units of each subfield. It is a timing chart which shows the mode of each signal in a case. In FIGS. 9A and 9B, it is assumed that the gradation data is (111).
[0110]
As shown in FIG. 9A, when the off subfield is not provided, the period in which the last pixel is in the on state is shorter than the period in which the first pixel is in the on state by the data transfer period. On the other hand, when an off-subfield is provided at the end of one field as in the above embodiment, the first pixel is turned on when the last pixel is turned on as shown in FIG. Although it is delayed by the amount of the data transfer period from the timing of the state, it is possible to secure the time for turning on the pixel in the off-subfield by this delay. Therefore, as apparent from FIG. 9B, the period in which the first pixel is in the on state is delayed by the data transfer period from the period in which the last pixel is in the on state, but the time length is equal. Become. In other words, by providing an off subfield, the effective voltage applied to each pixel can be made uniform even when pixels are turned on over all subfields except the off subfield. It is. As is clear from this, the off-subfield needs to have a time length longer than the data transfer period.
[0111]
In the present embodiment, the relationship between the effective voltage value applied to the liquid crystal and the relative transmittance (or reflectivity) is shown in FIG. Then, since the transmittance of the liquid crystal is supposed to decrease, it is necessary to set an off-subfield in order to make the effective voltage applied to each pixel uniform regardless of the position of each pixel. However, when the applied voltage effective value is equal to or higher than VTH2, the subfields Sf1 to Sf1 are used in the case of using a liquid crystal having such a characteristic that the transmittance of the liquid crystal maintains a constant value regardless of the applied voltage effective value. The total time length of Sf7 is 1 field (V7 / VH) 2 Even if the effective voltage value applied to the liquid crystal layer exceeds VTH2, the transmittance is maintained at 100%. Therefore, the effective voltage applied to each pixel is There may be no off-subfield for making it uniform regardless of the position of each pixel.
[0112]
D: Modification
Although one embodiment of the present invention has been described above, the above embodiment is merely an example, and various modifications can be made to the above embodiment without departing from the spirit of the present invention. As modifications, for example, the following can be considered.
[0113]
<Modification 1>
In each of the above-described embodiments, writing of each subfield needs to be completed in a data transfer period (1Va) that is the same as or shorter than the shortest subfield (that is, 1Va ≦ Sfk needs to be satisfied). ). On the other hand, in each of the above-described embodiments, the 8-gradation display is used. However, in order to further increase the gradation display frequency, it is necessary to further shorten the subfield period. It needs to be completed.
[0114]
However, the X shift register 1410 in the driving circuit, in particular, the data line driving circuit 140 actually operates at an operating frequency near the upper limit, so that the gray scale display frequency cannot be increased as it is. Therefore, a modified example in which this point is improved will be described.
[0115]
FIG. 10 is a block diagram showing a configuration of the data line driving circuit 141 in the electro-optical device according to this modification. In this figure, the X shift register 1411 is the same as the X shift register 1410 shown in FIG. 3 in that the latch pulse LP is transferred in accordance with the clock signal CLX, but in that the number of stages is halved. This is different from the shift register 1410. That is, assuming an integer p satisfying n = 2p, the X shift register 1411 is configured to sequentially output the latch signals S1, S2, S3,.
[0116]
In this modification, the binary signal Ds is divided into two systems: a binary signal Ds1 to the odd-numbered data lines 114 counted from the left and a binary signal Ds2 to the even-numbered data lines 114. Supplied. Further, the latch circuit 1421 is configured to latch the binary signal Ds1 corresponding to the odd-numbered data line 114 and to latch the binary signal Ds2 corresponding to the subsequent even-numbered data line 114. Thus, latching is performed simultaneously at the falling edge of the same latch signal.
[0117]
According to the data line driving circuit 141 having such a configuration, as shown in FIG. 10, binary signals Ds1, Ds2 for two pixels at the same time by the same latch signals S1, S2, S3,. Is latched. That is, data signals dj and dj + 1 are simultaneously supplied to two adjacent data lines. As a result, the required horizontal scanning period can be halved while the frequency of the clock signal CLX is maintained the same as in the above embodiment. Further, the number of unit circuits constituting the X shift register 1411 is reduced from “n” corresponding to the total number of data lines 114 to “p” which is half of the number. Therefore, the configuration of the X shift register 1411 can be simplified as compared with the X shift register 1410 (see FIG. 3).
[0118]
On the other hand, the fact that the number of unit circuits constituting the X shift register 1411 is half means that the frequency of the clock signal CLX can be reduced to half if the required horizontal scanning period is the same. . For this reason, if the horizontal scanning period is the same, the power consumed due to the operating frequency can be suppressed.
[0119]
In this modification, the number of latch circuits 1421 that simultaneously perform the latch operation by the latch signal is “2”, but it is needless to say that the number may be “3” or more. In this case, the binary signal is divided and supplied in a system corresponding to the number, and the number of stages of the X shift register 1411 can be reduced to the number obtained by dividing the number of data lines by the number.
[0120]
<Modification 2>
In the above-described embodiment, dot sequential driving in which data signals are written dot-sequentially to pixels for one row selected in one horizontal scanning period is employed. It is also possible to employ line-sequential driving in which data signals are written simultaneously to the pixels for a row. FIG. 11 is a block diagram showing a configuration of the data line driving circuit 142 in this modification.
[0121]
The data line driving circuit 142 sequentially latches n binary signals Ds corresponding to the number of data lines 114 in a certain horizontal scanning period, and then latches the n binary signals Ds in the next horizontal scanning period. The data signals d1, d2, d3,..., Dn are supplied simultaneously to the corresponding data lines 114, respectively. Specifically, as shown in FIG. 11, the data line driving circuit 142 includes an X shift register 1410, a first latch circuit 1430, and a second latch circuit 1431. The X shift register 1410 is the same as that in the above embodiment.
[0122]
The first latch circuit 1430 sequentially latches the binary signal Ds at the fall of the latch signals S1, S2, S3,. The second latch circuit 1431 simultaneously latches each of the binary signals Ds latched by the first latch circuit 1430 at the falling edge of the latch pulse LP, and the data signals d1, d2, d3, ..., dn is supplied.
[0123]
Here, an outline of the operation of the data line driving circuit 142 in a certain horizontal scanning period will be described. First, in one horizontal scanning period (1H) in which a certain scanning signal Gi is output, the second latch circuit 1431 follows each of the n data lines 114 according to the latch pulse LP supplied at the rising timing of the scanning signal Gi. Are simultaneously output to the data signals d1, d2, d3,. These data signals are written to the pixel electrodes through the transistors of the respective pixels that are turned on by the supply of the scanning signal Gi. On the other hand, in parallel with this write operation, the first latch circuit 1430 follows (i + 1) according to the latch signals S1, S2, S3,..., Sn output from the X shift register 1410 by the transfer of the latch pulse LP. Point-sequential latching of binary signals is performed on pixels for one row corresponding to the main scanning line 112.
[0124]
By performing such an operation in parallel for each horizontal scanning period, line sequential driving is realized. In this modified example, as shown in the modified example 2, it is needless to say that the number of latch circuits 1422 that simultaneously perform a latch operation by a latch signal may be “2” or more.
[0125]
E: Overall configuration of the liquid crystal device
Next, the structure of the electro-optical device according to the above-described embodiments and application embodiments will be described with reference to FIGS. 12 is a plan view showing the configuration of the electro-optical device 100, and FIG. 13 is a cross-sectional view taken along the line AA ′ in FIG.
[0126]
As shown in these drawings, the electro-optical device 100 includes a device substrate 101 on which a pixel electrode 118 and the like are formed and a counter substrate 102 on which a counter electrode 108 and the like are formed with a certain gap between each other by a sealant 104. And a liquid crystal 105 as an electro-optic material is sandwiched between the gaps. Actually, the sealing material 104 has a cut-out portion, and after the liquid crystal 105 is sealed through this, the sealing material 104 is sealed with a sealing material, but is omitted in these drawings.
[0127]
Here, in each of the above embodiments, the element substrate 101 is a transparent substrate such as glass or quartz as described above. Accordingly, if the pixel electrode 118 is formed of a reflective metal such as aluminum, it can be used as a reflective display device. On the other hand, if the pixel electrode 118 is formed of a transparent thin film such as ITO (Indium Tin Oxide), it can be used as a transmissive display device. Can be used.
[0128]
As described above, in each of the above embodiments, the element substrate 101 is a transparent insulating substrate such as glass or quartz, and the transistor 116 connected to the pixel electrode 118, the constituent elements of the drive circuit, and the like are mounted on the substrate. However, the present invention is not limited to such electro-optical devices. For example, the element substrate 101 may be a semiconductor substrate, and a MOS transistor (MOSFET) or the like may be formed on the semiconductor substrate. However, in this case, since the element substrate is opaque, the pixel electrode 118 is formed of a reflective metal such as aluminum and used as a reflective display device.
[0129]
In the element substrate 101, a light shielding film 106 is provided on the inner side of the sealant 104 and on the outer side of the display region 101a. In the region where the light shielding film 106 is formed, the scanning line driving circuit 130 is formed in the region 130a, and the data line driving circuit 140 is formed in the region 140a. That is, the light shielding film 106 prevents light from entering the drive circuit formed in this region. A counter electrode signal LCCOM is applied to the light shielding film 106 together with the counter electrode 108. For this reason, in the region where the light-shielding film 106 is formed, the voltage applied to the liquid crystal layer becomes almost zero, so that the display state is the same as the voltage non-application state of the pixel electrode 118.
[0130]
In addition, in the element substrate 101, a plurality of connection terminals are formed in a region 107 outside the region 140a where the data line driving circuit 140 is formed and separated from the sealant 104, so that a control signal and a power supply from the outside are formed. And so on.
[0131]
On the other hand, the counter electrode 108 of the counter substrate 102 is electrically connected to the light-shielding film 106 and the connection terminal in the element substrate 101 by a conductive material (not shown) provided in at least one of the four corners of the substrate bonding portion. Conduction is achieved. That is, the counter electrode signal LCCOM is applied to the light shielding film 106 via a connection terminal provided on the element substrate 101 and further to the counter electrode 108 via a conductive material.
[0132]
In addition, the counter substrate 102 is first provided with a color filter arranged in a stripe shape, a mosaic shape, a triangle shape, or the like according to the use of the electro-optical device 100, for example, if it is a direct view type. Second, a light shielding film (black matrix) made of, for example, a metal material or resin is provided. In the case of use of color light modulation, for example, when used as a light valve of a projector described later, no color filter is formed. In the case of the direct-view type, the electro-optical device 100 is provided with a front light that emits light from the counter substrate 102 side as necessary. In addition, the electrode formation surfaces of the element substrate 101 and the counter substrate 102 are each provided with an alignment film (not shown) that is rubbed in a predetermined direction to define the alignment direction of the liquid crystal molecules when no voltage is applied. On the other hand, a polarizer (not shown) corresponding to the orientation direction is provided on the counter substrate 101 side. However, if a polymer dispersion type liquid crystal dispersed as fine particles in a polymer is used as the liquid crystal 105, the above-described alignment film, polarizer and the like are not required, so that the light utilization efficiency is increased. This is advantageous in terms of reducing power consumption.
[0133]
As the liquid crystal, in addition to the above-described TN type, STN (Super Twisted Nematic) type having a twisted orientation of 180 degrees or more, BTN (Bi-stable Twisted Nematic) type, ferroelectric type, etc. are provided. A stable type, a polymer-dispersed type, and a dye (guest) having anisotropy in absorption of visible light in the major axis direction and minor axis direction of the molecule is dissolved in a liquid crystal (host) having a certain molecular arrangement. A guest-host type liquid crystal in which dye molecules are arranged in parallel with liquid crystal molecules can also be used.
[0134]
In addition, the liquid crystal molecules are arranged in a vertical direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are arranged in a horizontal direction with respect to both substrates when a voltage is applied. The liquid crystal molecules are aligned in the horizontal direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are aligned in the vertical direction with respect to both substrates when a voltage is applied. It is good also as a structure. Further, instead of disposing the counter electrode 108 on the counter substrate 102, the pixel electrode and the counter electrode may be arranged on the element substrate 101 in a comb-like shape at intervals. In this configuration, the liquid crystal molecules are horizontally aligned, and the alignment direction of the liquid crystal molecules changes according to the electric field in the horizontal direction between the electrodes. As described above, various liquid crystal and alignment methods can be used as long as they are compatible with the driving method of the present invention.
[0135]
In addition, as an electro-optical device, in addition to a liquid crystal device, electroluminescence (EL), a digital micromirror device (DMD), plasma emission, fluorescence due to electron emission, and the like are used for display by the electro-optical effect. The present invention can be applied to various electro-optical devices such as devices. In this case, the electro-optic material is EL, mirror device, gas, phosphor, or the like. Note that when EL is used as the electro-optic material, the EL is interposed between the pixel electrode 118 and the counter electrode 108 of the transparent conductive film in the element substrate 101, so that the counter substrate 102 is not necessary. As described above, the present invention is applied to all electro-optical devices having a configuration similar to the above-described configuration, in particular, electro-optical devices that perform gradation display using pixels that perform binary display of on or off. Applicable.
[0136]
F: Electronic equipment
Next, some examples in which the above-described liquid crystal device is used in a specific electronic device will be described.
[0137]
<Part 1: Projector>
First, a projector using the electro-optical device according to the embodiment as a light valve will be described. FIG. 14 is a plan view showing the configuration of the projector. As shown in this figure, in the projector 1100, a polarization illumination device 1110 is disposed along the system optical axis PL. In this polarization illumination device 1110, the light emitted from the lamp 1112 becomes a substantially parallel light beam as reflected by the reflector 1114, and enters the first integrator lens 1120. Thereby, the emitted light from the lamp 1112 is divided into a plurality of intermediate light beams. The divided intermediate light beam is converted into a single type of polarized light beam (s-polarized light beam) having substantially the same polarization direction by a polarization conversion element 1130 having a second integrator lens on the light incident side, and the polarized illumination device 1110 It will be emitted from.
[0138]
Now, the s-polarized light beam emitted from the polarization illumination device 1110 is reflected by the s-polarized light beam reflecting surface 1141 of the polarization beam splitter 1140. Of this reflected light beam, the blue light (B) light beam is reflected by the blue light reflecting layer of the dichroic mirror 1151 and modulated by the reflective electro-optical device 100B. Of the light beams that have passed through the blue light reflecting layer of the dichroic mirror 1151, the red light (R) light beam is reflected by the red light reflecting layer of the dichroic mirror 1152, and is modulated by the reflective liquid electro-optical device 100R. The On the other hand, among the light beams transmitted through the blue light reflecting layer of the dichroic mirror 1151, the green light (G) light beam is transmitted through the red light reflecting layer of the dichroic mirror 1152 and modulated by the reflective electro-optical device 100G. .
[0139]
In this way, the red, green, and blue lights that have been color-light modulated by the electro-optical devices 100R, 100G, and 100B are sequentially combined by the dichroic mirrors 1152 and 1151, and the polarization beam splitter 1140, and then are projected by the projection optical system 1160. Is projected on the screen 1170. In addition, since the light beams corresponding to the primary colors of R, G, and B are incident on the electro-optical devices 100R, 100G, and 100B by the dichroic mirrors 1151 and 1152, a color filter is not necessary.
[0140]
Here, the description has been made by taking as an example a projector using a reflection type electro-optical device, but it goes without saying that a projector using a transmission type electro-optical device may be used.
[0141]
<Part 2: Mobile computer>
Next, an example in which the electro-optical device is applied to a mobile personal computer will be described. FIG. 15 is a perspective view showing the configuration of this personal computer. In the figure, a computer 1200 includes a main body 1204 having a keyboard 1202 and a display unit 1206. The display unit 1206 is configured by adding a front light to the front surface of the electro-optical device 100 described above.
[0142]
In this configuration, since the electro-optical device 100 is used as a reflection direct-view type, it is desirable that the pixel electrode 118 has irregularities so that the reflected light is scattered in various directions.
[0143]
<Part 3: Mobile phone>
Further, an example in which the electro-optical device is applied to a mobile phone will be described. FIG. 16 is a perspective view showing the configuration of this mobile phone. In the figure, a cellular phone 1300 includes the electro-optical device 100 in addition to a plurality of operation buttons 1302 as well as an earpiece 1304 and a mouthpiece 1306. The electro-optical device 100 is also provided with a front light on the front surface as necessary. Also in this configuration, since the electro-optical device 100 is used as a reflection direct-view type, a configuration in which unevenness is formed in the pixel electrode 118 is desirable.
[0144]
In addition to the electronic devices described with reference to FIGS. 14 to 16, the electronic devices include a liquid crystal television, a viewfinder type, a monitor direct view type video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, a word processor. , Workstations, videophones, POS terminals, devices with touch panels, and the like. Needless to say, the electro-optical device according to the embodiment or the application form can be applied to these various electronic devices.
[0145]
【The invention's effect】
As described above, according to the present invention, the signal applied to the data line is binarized, and high-quality gradation display is possible. In addition, according to the present invention, since all the pixel off periods in which the pixels are turned off all at once are provided for each field, uniform display can be realized over all the pixels.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an electrical configuration of an electro-optical device according to an embodiment of the invention.
FIGS. 2A, 2B, and 2C are circuit diagrams each illustrating one mode of a pixel of the electro-optical device. FIGS.
FIG. 3 is a block diagram showing a configuration of a data line driving circuit in the electro-optical device.
FIG. 4 is a truth table showing functions of a data conversion circuit in the electro-optical device.
5A is a diagram showing voltage-transmittance characteristics in the electro-optical device, and FIG. 5B is a diagram for explaining all pixel off periods and each subfield in one field.
FIG. 6 is a timing chart showing the operation of the electro-optical device.
FIG. 7 is a timing chart showing a voltage applied to a counter electrode and a voltage applied to a pixel electrode in the same electro-optical device.
FIG. 8 is a diagram for explaining an effect in the electro-optical device.
FIG. 9 is a diagram for explaining an off-subfield in the electro-optical device.
FIG. 10 is a block diagram illustrating a configuration of a data line driving circuit in an electro-optical device according to a modification of the invention.
FIG. 11 is a block diagram illustrating a configuration of a data line driving circuit in an electro-optical device according to a modified example of the invention.
FIG. 12 is a plan view showing the structure of the same electro-optical device.
FIG. 13 is a cross-sectional view showing a structure of the same electro-optical device.
FIG. 14 is a cross-sectional view illustrating a configuration of a projector as an example of an electronic apparatus to which the electro-optical device is applied.
FIG. 15 is a perspective view illustrating a configuration of a personal computer as an example of an electronic apparatus to which the electro-optical device is applied.
FIG. 16 is a perspective view illustrating a configuration of a mobile phone as an example of an electronic apparatus to which the electro-optical device is applied.
[Explanation of symbols]
100: Electro-optical device
101: Element substrate
101a ... display area
102. Counter substrate
105 ... Liquid crystal
108 ... Counter electrode
110 ... pixel
112... Scanning line
114 ... data line
116 ... Transistor
118... Pixel electrode
119 ... Storage capacity
120 ... OR gate
121 ... Switch
130... Scanning line driving circuit
140, 141, 142... Data line driving circuit
1410, 1411... X shift register
1420, 1421 ... Latch circuit
200: Timing signal generation circuit
300: Data conversion circuit

Claims (14)

複数の走査線と複数のデータ線との各交差に対応して画素が設けられ、前記走査線に走査信号が供給され、前記データ線にオン状態又はオフ状態を指示する２値信号を供給して当該画素に階調を表示させる電気光学装置の駆動方法であって、
１フィールドを全画素オフ期間と複数のサブフィールド期間とに分割する一方、
前記１フィールドの開始時から所定の期間において前記全画素オフ期間を設け、当該全画素オフ期間においては、前記複数の走査線のすべてに走査信号を供給して選択するとともにすべての画素に対して一斉にオフ状態を指示する信号をデータ線に供給し、
前記全画素オフ期間後の前記複数のサブフィールド期間において、前記走査信号を前記複数の走査線の各々に順次供給し、当該選択に対応する画素のオン状態またはオフ状態を指示する２値信号を前記画素に対応するデータ線に供給し、各フィールド毎に前記２値信号のレベルを切り換えてデータ線に供給すること
を特徴とする電気光学装置の駆動方法。A pixel is provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, a scanning signal is supplied to the scanning lines, and a binary signal indicating an on state or an off state is supplied to the data lines. A driving method of the electro-optical device for displaying gradation on the pixel,
While dividing one field into an all-pixel off period and a plurality of subfield periods,
The all-pixel off period is provided in a predetermined period from the start of the one field, and in the all-pixel off period, a scanning signal is supplied to all of the plurality of scanning lines and selected. Supply signals to the data lines to indicate the OFF state all at once,
In the plurality of subfield periods after the all-pixel off period, the scanning signal is sequentially supplied to each of the plurality of scanning lines, and a binary signal indicating an on state or an off state of the pixel corresponding to the selection is generated. A method for driving an electro-optical device, comprising: supplying to a data line corresponding to the pixel, and switching the level of the binary signal for each field and supplying the data line to the data line. 前記複数のサブフィールドのうち、最後のサブフィールドにおいては、すべての画素をオフ状態にすることを特徴とする請求項１に記載の電気光学装置の駆動方法。  2. The method of driving an electro-optical device according to claim 1, wherein all pixels are turned off in the last subfield among the plurality of subfields. 複数の走査線と複数のデータ線との各交差に対応して画素が設けられ、前記走査線に走査信号が供給され、前記データ線にオン状態又はオフ状態を指示する２値信号を供給して当該画素に階調を表示させる電気光学装置の駆動回路であって、
１フィールドを全画素オフ期間と複数のサブフィールド期間とに分割する一方、
前記１フィールドの開始時から所定の期間において前記全画素オフ期間を設け、当該全画素オフ期間においては、すべての画素に対して一斉にオフ状態を指示する信号をデータ線に供給する全画素オフ回路と、
前記複数のサブフィールドの各々において、各画素のオン状態またはオフ状態を指示する２値信号を発生するデータ変換回路であって、各サブフィールド毎に各画素に対応した前記２値信号を各画素に対応した階調データから生成するデータ変換回路と、
前記全画素オフ期間において前記複数の走査線のすべてに走査信号を供給するとともに、前記全画素オフ期間後の前記複数のサブフィールド期間において前記複数の走査線の各々に走査信号を順次供給する走査線駆動回路と、
前記走査線が選択される間、前記データ変換回路において生成された２値信号を各データ線に供給するとともに、各フィールド毎に前記２値信号のレベルを切り換えて各データ線に供給するデータ線駆動回路と、
を具備することを特徴とする電気光学装置の駆動回路。A pixel is provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, a scanning signal is supplied to the scanning lines, and a binary signal indicating an on state or an off state is supplied to the data lines. A driving circuit for an electro-optical device that displays gradation on the pixel,
While dividing one field into an all-pixel off period and a plurality of subfield periods,
The all-pixel off period is provided in a predetermined period from the start of the one field, and in the all-pixel off period, all pixels are off to supply a signal instructing the off state to all the pixels all at once. Circuit,
In each of the plurality of subfields, a data conversion circuit that generates a binary signal indicating an on state or an off state of each pixel, wherein the binary signal corresponding to each pixel is output to each pixel in each subfield. A data conversion circuit that generates gradation data corresponding to
A scan that supplies a scan signal to all of the plurality of scan lines in the all-pixel off period and sequentially supplies a scan signal to each of the plurality of scan lines in the plurality of subfield periods after the all-pixel off period. A line drive circuit;
While the scanning line is selected, the binary signal generated in the data conversion circuit is supplied to each data line, and the level of the binary signal is switched for each field and supplied to each data line. A drive circuit;
An electro-optical device driving circuit comprising: 前記全画素オフ回路は、
前記全画素オフ期間において、データ線から画素への信号供給を可能にする全画素選択信号を、すべての画素に対して一斉に供給する全画素選択回路と、
前記全画素選択信号が供給される間、画素をオフ状態にするための信号をすべてのデータ線に対して一斉に供給する信号供給回路と、
を具備することを特徴とする請求項３に記載の電気光学装置の駆動回路。The all-pixel off circuit is
An all-pixel selection circuit that simultaneously supplies all the pixel selection signals that enable the signal supply from the data line to the pixels to all the pixels in the all-pixel off period;
A signal supply circuit for simultaneously supplying signals for turning off pixels to all data lines while the all-pixel selection signal is supplied;
The drive circuit for the electro-optical device according to claim 3, comprising: 前記データ変換回路は、
前記各フィールドに含まれる複数のサブフィールドのうち、最後のサブフィールドにおいては、すべての画素のオフ状態を指示する信号を発生すること
を特徴とする請求項３または４に記載の電気光学装置の駆動回路。The data conversion circuit includes:
5. The electro-optical device according to claim 3, wherein a signal indicating an off state of all pixels is generated in a last sub-field among a plurality of sub-fields included in each field. Driving circuit. 前記データ線駆動回路は、
水平走査期間のはじめに供給されるラッチパルス信号をクロック信号に応じて順次シフトして出力するシフトレジスタと、
前記２値信号を、前記シフトレジスタによりシフトされた信号により、複数系統に分配された前記２値信号を同時にラッチするラッチ回路と、
を具備することを特徴とする請求項３乃至５のいずれか１項に記載の電気光学装置の駆動回路。The data line driving circuit includes:
A shift register that sequentially shifts and outputs a latch pulse signal supplied at the beginning of the horizontal scanning period according to a clock signal;
A latch circuit for simultaneously latching the binary signal distributed to a plurality of systems by the signal shifted by the shift register;
The drive circuit for an electro-optical device according to claim 3, comprising: 前記データ線駆動回路は、
水平走査期間のはじめに供給されるラッチパルス信号をクロック信号に応じて順次シフトして出力するシフトレジスタと、
前記２値信号を、前記シフトレジスタによりシフトされた信号により順次ラッチする第１のラッチ回路と、
前記第１のラッチ回路によりラッチされた前記２値信号を、前記ラッチパルス信号に基づいてラッチするとともに、対応するデータ線に前記データ信号として一斉に出力する第２のラッチ回路と、
を具備することを特徴とする請求項３乃至５のいずれか１項に記載の電気光学装置の駆動回路。The data line driving circuit includes:
A shift register that sequentially shifts and outputs a latch pulse signal supplied at the beginning of the horizontal scanning period according to a clock signal;
A first latch circuit for sequentially latching the binary signal by a signal shifted by the shift register;
A second latch circuit that latches the binary signal latched by the first latch circuit based on the latch pulse signal and simultaneously outputs the binary signal to the corresponding data line as the data signal;
The drive circuit for an electro-optical device according to claim 3, comprising: 前記第１のラッチ回路は、
前記シフトレジスタによりシフトされた信号により、複数系統に分配された前記２値信号を同時にラッチする
ことを特徴とする請求項７に記載の電気光学装置の駆動回路。The first latch circuit includes:
The drive circuit for the electro-optical device according to claim 7, wherein the binary signal distributed to a plurality of systems is simultaneously latched by a signal shifted by the shift register. 複数の走査線と複数のデータ線との各交差に対応して設けられた画素と、
１フィールドを全画素オフ期間と複数のサブフィールド期間とに分割する一方、
前記１フィールドの開始時から所定の期間において前記全画素オフ期間を設け、当該全画素オフ期間においては、すべての画素に対して一斉にオフ状態を指示する信号をデータ線に供給する全画素オフ回路と、
前記複数のサブフィールドの各々において、各画素のオン状態またはオフ状態を指示する２値信号を発生するデータ変換回路であって、各サブフィールド毎に各画素に対応した前記２値信号を各画素に対応した階調データから生成するデータ変換回路と、
前記全画素オフ期間において前記複数の走査線のすべてに走査信号を供給して選択するとともに、前記全画素オフ期間後の前記複数のサブフィールド期間において前記複数の走査線の各々に走査信号を順次供給する走査線駆動回路と、
前記走査線が選択される間、前記データ変換回路において生成された２値信号を各データ線に供給するとともに、各フィールド毎に前記２値信号のレベルを切り換えて各データ線に供給するデータ線駆動回路と、
を具備することを特徴とする電気光学装置。A pixel provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines;
While dividing one field into an all-pixel off period and a plurality of subfield periods,
The all-pixel off period is provided in a predetermined period from the start of the one field, and in the all-pixel off period, all pixels are off to supply a signal instructing the off state to all the pixels all at once. Circuit,
In each of the plurality of subfields, a data conversion circuit that generates a binary signal indicating an on state or an off state of each pixel, wherein the binary signal corresponding to each pixel is output to each pixel in each subfield. A data conversion circuit that generates gradation data corresponding to
A scanning signal is supplied to and selected from all of the plurality of scanning lines in the all pixel off period, and a scanning signal is sequentially applied to each of the plurality of scanning lines in the plurality of subfield periods after the all pixel off period. A scanning line driving circuit to be supplied;
While the scanning line is selected, the binary signal generated in the data conversion circuit is supplied to each data line, and the level of the binary signal is switched for each field and supplied to each data line. A drive circuit;
An electro-optical device comprising: 前記画素はメモリを有し、
前記走査信号によって導通状態になるスイッチング素子と、
前記スイッチング素子が導通状態になると対応するデータ線に供給されているデータを書き込み、前記スイッチング素子が非導通状態になると書き込まれたデータを保持するキャパシタと、
を具備することを特徴とする請求項９に記載の電気光学装置。The pixel has a memory;
A switching element that is rendered conductive by the scanning signal;
When the switching element is turned on, the data supplied to the corresponding data line is written, and when the switching element is turned off, the capacitor that holds the written data;
The electro-optical device according to claim 9, comprising: 前記スイッチング素子は、
Ｐチャネル型およびＮチャネル型トランジスタを相補的に組み合わせたものである
ことを特徴とする請求項１０に記載の電気光学装置。The switching element is
The electro-optical device according to claim 10, wherein P-channel and N-channel transistors are combined in a complementary manner. 前記メモリは、
前記走査信号によって導通状態になるスイッチング素子と、
前記スイッチング素子が導通状態になると対応するデータ線に供給されているデータを書き込み、前記スイッチング素子が非導通状態になると書き込まれたデータを保持する、互いに一方のインバータの出力が他方のインバータの入力となっている２つのインバータと、
を具備することを特徴とする請求項９に記載の電気光学装置。The memory is
A switching element that is rendered conductive by the scanning signal;
When the switching element is turned on, the data supplied to the corresponding data line is written, and when the switching element is turned off, the written data is held. The outputs of one inverter are the inputs of the other inverter. And two inverters,
The electro-optical device according to claim 9, comprising: 前記画素、前記全画素オフ回路、前記走査線駆動回路、および前記データ線駆動回路は半導体基板上に形成され、
前記画素電極は反射性を有する
ことを特徴とする請求項９乃至１２のいずれか１項に記載の電気光学装置。The pixels, the all-pixel off circuit, the scanning line driving circuit, and the data line driving circuit are formed on a semiconductor substrate,
The electro-optical device according to claim 9, wherein the pixel electrode has reflectivity. 請求項９乃至１３のいずれか１の請求項に記載の電気光学装置を表示装置として備えることを特徴とする電子機器。  An electronic apparatus comprising the electro-optical device according to any one of claims 9 to 13 as a display device.
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