JP3876622B2

JP3876622B2 - Electro-optical device driving method, electro-optical device driving circuit, and electro-optical device

Info

Publication number: JP3876622B2
Application number: JP2000381933A
Authority: JP
Inventors: 裕小澤; 明井上; 昭彦伊藤; 良石井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-12-15
Filing date: 2000-12-15
Publication date: 2007-02-07
Anticipated expiration: 2020-12-15
Also published as: JP2002182607A

Description

【０００１】
【発明の属する技術分野】
本発明は、電気光学装置の駆動に用いて好適な電気光学装置の駆動方法、電気光学装置の駆動回路および電気光学装置に関する。
【０００２】
【背景技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。ここで、従来の電気光学装置は、例えば、次のように構成されている。すなわち、従来の電気光学装置は、マトリクス状に配列した画素電極と、この画素電極に接続されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のようなスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との問に充填された電気光学材料たる液晶とから構成される。
【０００３】
そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化するので、画素毎に濃度が変化することになる。このため、階調表示することが可能となるのである。
【０００４】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、データ線を順次選択し、第３に、選択されたデータ線に、階調に応じた電圧の画像信号をサンプリングする構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００５】
しかしながら、データ線に印加される画像信号は、階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなとが必要となるので、装置全体のコスト高を招致してしまう。くわえて、これらのＤ／Ａ変換回路、オペアンプなとの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難である、という問題があり、特に、高精細な表示を行う場合に顕著となる。さらに、液晶等の電気光学物質において、印加電圧と透過率との関係は、電気光学物質の種類に応じて相違する。このため、電気光学装置を駆動する駆動回路としては、各種の電気光学装置に対応できる汎用のものが望まれる。
【０００６】
上述した事情により、本出願人は、１フレームを複数のサブフィールドに分割し、サブフィールド毎に各画素をオン／オフする技術を開発している。この技術によれば、各サブフィールド内で画素がオン／オフされる際の印加電圧は階調に拘らず一定であり、１フレーム内で画素がオン状態になるデューティ比（または電圧実効値）によって画素の階調が決定される。
【０００７】
ここで、デューティ比を０〜１００％の間で変化させながら電気光学装置の階調を観察すると、デューティ比０％付近において、デューティ比が変化しているにもかかわらず階調が変化しない領域が存在する。この領域が発生する態様は、液晶の組成に応じて異なるが、階調が変化しない領域に対応して、指定された階調に拘らず画素が常にオンまたはオフに設定される期間を設ける必要がある。
【０００８】
ここで、必要とされる画像の階調度を２^Ｎとした時、１フレーム内に２^Ｎ個のサブフィールドを設ける方式と、Ｎ個のサブフィールドを設ける方式とが考えられる。前者の方式においては、各サブフィールド期間はほぼ等しい長さを有するが、電気光学装置の非線形特性を補償するために、必要に応じてサブフィールド期間は若干づつ増減される。これにより、前者の方式は電気光学装置の非線形特性を精密に補償できる点で有利である。
【０００９】
一方、後者の方式においては、Ｎ個のサブフィールド期間は、階調データの各ビットに対応付けられる。２^０桁に対応付けられるサブフィールド期間は最短になり、他のサブフィールドは、対応するビットの桁数Ｍに応じて、最短サブフィールド長のほぼ２^Ｍ倍の長さを有する。後者の方式は前者の方式と比較して、１フレーム内における画素のオン／オフ回数を少なくすることができ、消費電力を低く抑えられる点で有利である。
【００１０】
【発明が解決しようとする課題】
ところで、後者の方式において階調データの１画素を構成するＮビットのデータは一旦メモリに書き込まれ、対応するサブフィールドのオン／オフ制御に用いられる。各サブフィールドのオン／オフ制御のために必要なビットは各１ビットであるが、従来のサブフィールド駆動回路においては全Ｎビットが同時に読出され、この中から必要な１ビットのみが使用されていた。かかる構成においては、本来必要とされないビットもサブフィールド毎に読み出されるため、メモリアクセスのための電力が無駄になっていた。
この発明は上述した事情に鑑みてなされたものであり、消費電力を低減できる電気光学装置の駆動方法、電気光学装置の駆動回路および電気光学装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。複数の走査線と複数のデータ線との各交差に対応して複数の画素が設けられ、前記走査線に走査信号が供給され、前記データ線に印加される電圧にしたがって前記画素に階調表示させる電気光学装置の駆動方法であって、１フレームを複数のサブフィールドに分割する一方、階調データにかかわらず前記複数の画素をオン状態にするオン区間またはオフ状態にするオフ区間を有し、当該オン区間またはオフ区間を前記１フレーム内において複数回に分割して設け、前記階調データに基づいて、前記各サブフィールドに対応する複数のメモリブロックにオン状態またはオフ状態を指示する２値信号を書込み、前記複数のサブフィールド毎に、前記複数のメモリブロックのうち前記サブフィールドに対応するメモリブロックから前記２値信号を読み出すとともに他のメモリブロックからの読み出しを禁止し、前記オン区間またはオフ区間においては、前記複数のメモリブロックからの読み出しを禁止し、前記複数のメモリブロックから読出された前記２値信号に基づいて前記各画素のオン状態またはオフ状態を制御することを特徴とする。
さらに、前記複数のメモリブロックから読み出された前記２値信号及び前記オン区間またはオフ区間を指示する２値信号の論理和に基づいて前記各画素のオン状態またはオフ状態を制御することを特徴とする。
また、複数の走査線と複数のデータ線との各交差に対応して複数の画素が設けられ、前記走査線に走査信号が供給され、前記データ線に印加される電圧にしたがって前記画素に階調表示させる電気光学装置の駆動回路であって、１フレームを複数のサブフィールドに分割する一方、階調データにかかわらず前記複数の画素をオン状態にするオン区間またはオフ状態にするオフ区間を有し、当該オン区間またはオフ区間が前記１フレーム内において複数回に分割して設けられ、前記複数のサブフィールド毎に前記走査信号を前記走査線の各々に順次供給する走査線駆動回路と、前記複数のサブフィールドに対応して設けられた複数のメモリブロックと、前記階調データに基づいて、前記各サブフィールドに対応する複数のメモリブロックにオン状態またはオフ状態を指示する２値信号を書き込む書込み制御部と、前記複数のサブフィールド毎に、前記複数のメモリブロックのうち前記サブフィールドに対応するメモリブロックから前記２値信号を読出すとともに他のメモリブロックからの読出しを禁止し、前記オン区間またはオフ区間においては、前記複数のメモリブロックからの読み出しを禁止する読出し制御部と、前記２値信号に基づくデータ信号を、それぞれ前記画素に対応する走査線に前記走査信号が供給される期間に、当該画素に対応するデータ線に供給するデータ線駆動回路と、を具備することを特徴とすることを特徴とする。
さらに、前記データ線駆動回路は、前記複数のメモリブロックから読み出された前記２値信号及び前記オン区間またはオフ区間を指示する２値信号の論理和に基づいて前記各画素に対応するデータ線にデータ信号を供給することを特徴とすることを特徴とする。
また、複数の走査線と、複数のデータ線と、複数の走査線と複数のデータ線との各交差に対応して複数の画素電極と、前記画素電極毎に設けられ、当該走査線を介して供給される走査信号によって、当該データ線と当該画素電極との導通を制御するスイッチング素子とを備えた素子基板と、前記画素電極に対して対向配置された対向電極を備える対向基板と、前記素子基板と前記対向基板との問に挟持された電気光学材料と、１フレームを複数のサブフィールドに分割する一方、階調データにかかわらず前記複数の画素をオン状態にするオン区間またはオフ状態にするオフ区間を有し、当該オン区間またはオフ区間が前記１フレーム内において複数回に分割して設けられ、前記複数のサブフィールド毎に前記走査信号を前記走査線の各々に順次供給する走査線駆動回路と、前記各サブフィールドに対応して設けられた複数のメモリブロックと、前記階調データに基づいて、前記各サブフィールドに対応する複数のメモリブロックにオン状態またはオフ状態を指示する２値信号を書き込む書込み制御部と、前記複数のサブフィールド毎に、前記複数のメモリブロックのうち前記サブフィールドに対応するメモリブロックから前記２値信号を読出すとともに他のメモリブロックからの読出しを禁止し、前記オン区間またはオフ区間においては、前記複数のメモリブロックからの読み出しを禁止する読出し制御部と、前記２値信号に基づくデータ信号を、それぞれ前記画素に対応する走査線に前記走査信号が供給される期間に、当該画素に対応するデータ線に供給するデータ線駆動回路と、を具備することを特徴とする。
さらに、前記データ線駆動回路は、前記複数のメモリブロックから読み出された前記２値信号及び前記オン区間またはオフ区間を指示する２値信号の論理和に基づいて前記各画素に対応するデータ線にデータ信号を供給することを特徴とする。
【００１２】
【発明の実施の形態】
１．実施形態の構成
次に、本発明の一実施形態の電気光学装置の構成を図１を参照し説明する。
図において、タイミング信号生成回路２００には、図示せぬ上位装置から垂直同期信号Ｖｓ、水平同期信号Ｈｓおよび入力階調データＤ０〜Ｄ２のドットクロック信号ＤＣＬＫが供給される。また、発振回路１５０は、読み出しタイミングの基本クロックＲＣＬＫをタイミング信号生成回路２００に供給する。タイミング信号生成回路２００は、これらの信号にしたがって、次に説明する各種のタイミング信号やクロック信号などを生成するものである。まず、交流化信号ＦＲは、１フレーム毎に極性反転する信号である。
【００１３】
駆動信号ＬＣＯＭは、対向基板の対向電極に印加される信号であり、本実施形態においては一定電位（零電位）になる。スタートパルスＤＹは、各サブフィールドにおいて最初に出力されるパルス信号である。クロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定する信号である。ラッチパルスＬＰは、水平走査期間の最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移（すなわち、立ち上がりおよび立ち下がり）時に出力されるものである。クロック信号ＣＬＸは、表示用のドットクロック信号である。
【００１４】
−方、素子基板１０１上における表示領域１０１ａには、図においてＸ（行）方向に延在して複数本の走査線１１２が形成されている。また、複数本のデータ線１１４が、Ｙ（列）方向に沿って延在して形成されている。そして、画素１１０は、走査線１１２とデータ線１１４との各交差に対応して設けられて、マトリクス状に配列されている。ここで、説明の便宜上、本実施形態では、走査線１１２の総本数をｍ本とし、データ線１１４の総本数をｎ本として（ｍ、ｎはそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。
【００１５】
１．１．＜画素の構成＞
画素１１０の具体的な構成としては、例えば、図２（ａ）に示されるものが挙げられる。この構成では、トランジスタ（ＭＯＳ型ＦＥＴ）１１６のゲートが走査線１１２に、ソースがデータ線１１４に、ドレインが画素電極１１８に、それぞれ接続されるとともに、画素電極１１８と対向電極１０８との間に電気光学材料たる液晶１０５が挟持されて液晶層が形成されている。ここで、対向電極１０８は、後述するように、実際には画素電極１１８と対向するように対向基板に一面に形成される透明電極である。また、画素電極１１８と対向電極１０８との聞においては蓄積容量１１９が形成されて、液晶層に蓄積される電荷のリークを防止している。なお、この実施形態では、蓄積容量１１９を画素電極１１８と対向電極１０８の間に形成したが、画素電極１１８と接地電位ＧＮＤ間や画素電極１１８とゲート線間等に形成しても良い。
【００１６】
ここで、図２（ａ）に示される構成では、トランジスタ１１６として一方のチャネル型のみが用いられているために、オフセット電圧が必要となるが、図２（ｂ）に示されるように、Ｐチャネル型トランジスタとＮチャネル型トランジスタとを相補的に組み合わせた構成とすれば、オフセット電圧の影響をキャンセルすることができる。ただし、この相補型構成では、走査信号として互いに排他的レベルを供給する必要が生じるため、１行の画素１１０に対して走査線１１２ａ，１１２ｂの２本の走査線が必要となる。
【００１７】
１．２．＜走査線駆動回路１３０＞
説明を再び図１に戻す。走査線駆動回路１３０は、サブフィールドの最初に供給されるスタートパルスＤＹをクロック信号ＣＬＹにしたがって転送し、走査線１１２の各々に走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmとして順次排他的に供給するものである。
【００１８】
１．３．＜データ変換回路３００＞
データ変換回路３００は、ドットクロック信号ＤＣＬＫに同期して入力される入力階調データＤ０〜Ｄ２を、クロック信号ＣＬＸに同期する二値信号Ｄｓに変換し出力するものである。ここで、データ変換回路３００の詳細構成を図３を参照し説明する。図において３２０，３２１，３２２はメモリブロックであり、各々階調データＤ０，Ｄ１，Ｄ２を記憶するために設けられ、素子基板１０１の表示領域（ｍ行×ｎ列）に対応して各々ｍ×ｎビットのメモリ空間を有する。
【００１９】
メモリブロック３２０，３２１，３２２は、書込みおよび読出し動作を非同期に、かつ独立して実行できるように構成されている。３１０は書込みアドレス制御部であり、垂直同期信号Ｖｓ、水平同期信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期して、ライトイネーブル信号ＷＥおよび書込みアドレスＷＡＤをメモリブロック３２０，３２１，３２２に供給する。
【００２０】
すなわち、書込みアドレス制御部３１０はドットクロック信号ＤＣＬＫをカウントアップし、このカウント結果を書込みアドレスＷＡＤとして出力するとともに、書込みアドレスＷＡＤの値が確定する毎にライトイネーブル信号ＷＥを出力する。また、書込みアドレス制御部３１０におけるカウント結果は、垂直同期信号Ｖｓが入力される毎にリセットされる。これにより、各メモリブロック３２０，３２１，３２２には、そのｍ×ｎビットのメモリ空間を順次アクセスする書込みアドレスＷＡＤが供給され、階調データＤ０〜Ｄ２は対応するメモリブロックの表示位置に応じたアドレスに順次格納されてゆくことになる。なお、以上のような書き込み制御のタイミングチャートを図１６に示しておく。
【００２１】
次に、図５，図６を参照し、本実施形態におけるサブフィールド駆動の概要を説明しておく。
図５に示すように、各フレームは、階調データに拘らず画素がオンになるオン区間Ｄ_onと、サブフィールドＳＦ１，ＳＦ２，ＳＦ３とから構成される。図中の＋Ｖ，−Ｖは液晶のオン電位である。サブフィールドＳＦ２の長さはサブフィールドＳＦ１のほぼ２倍、サブフィールドＳＦ３の長さはサブフィールドＳＦ２のほぼ２倍になるように設定され、各画素のオン／オフ状態はサブフィールド毎に切り換えられる。ここで、各画素のサブフィールド毎のオン／オフ状態は、階調データの値に応じて図６の真理値表に示すように設定される。なお、サブフィールド数、サブフィールドの長さは、用途に応じて適宜設定される。
【００２２】
図３に戻り、表示アドレス制御部３３０は、上記各サブフィールド期間が開始されると、対応する表示行のビットデータをアクセスするアドレス信号ＲＡＤを出力する。アドレス信号ＲＡＤは、クロック信号ＣＬＸに同期し表示列数に応じて「ｎ−１」回インクリメントされる。これにより、対応する表示行に対して第１列〜第ｎ列のビットを順次アクセスするようなアドレス信号ＲＡＤが出力される。
【００２３】
また、読出し信号ＲＤ０は、サブフィールドＳＦ１の間、常にイネーブル状態になる。但し、読出し信号ＲＤ１，ＲＤ２はサブフィールドＳＦ１においては常にオフ状態にされる。これにより、メモリブロック３２０のみが読出し可能な状態になり、他のメモリブロックは読出し禁止状態になる。そして、メモリブロック３２０から、対応する表示行の第１列〜第ｎ列における階調データの最下位ビットの階調データＤ０が読み出される。
【００２４】
また、読出し信号ＲＤ１は、サブフィールドＳＦ２の間、常にイネーブル状態になる。但し、読出し信号ＲＤ０，ＲＤ２はサブフィールドＳＦ２においては常にオフ状態にされる。これにより、メモリブロック３２１のみがアクセスされ、階調データの下位より第２ビットの階調データＤ１が読み出される。
【００２５】
同様に、読出し信号ＲＤ２は、サブフィールドＳＦ３の間、常にイネーブル状態になる。但し、読出し信号ＲＤ０，ＲＤ１はサブフィールドＳＦ３においては常にオフ状態にされる。これにより、メモリブロック３２２のみがアクセスされ、最上位ビットの階調データＤ２が読み出される。なお、以上のような読み出し制御のタイミングチャートを図１２〜１５に示しておく。
【００２６】
このように、本実施形態においては、各サブフィールドＳＦ１，ＳＦ２，ＳＦ３においてメモリブロック３２０，３２１，３２２の何れか一つのみが択一的に読み出される。つまり、当該サブフィールド期間に必要なデータのみが読み出される。よって、余分なデータが読み出されないため、従来と比較してデータ読み出しに必要な電力を低減できるのである。さらに、本実施形態のように各サブフィールドに対応したメモリブロックを設けることにより、対象となるサブフィールドに関連しないメモリブロックが読み出されることが防止され、メモリブロック３２０，３２１，３２２をアクセスするための電力が著しく低減されることが解る。
【００２７】
また、オン区間Ｄ_onが開始されると、クロック信号ＣＬＸのｎ周期の期間、オン信号Ｓ_onがＨレベルに固定される。そして、オア回路３３２は、これら階調データＤ０，Ｄ１，Ｄ２およびオン信号Ｓ_onの論理和を二値信号Ｄｓとして出力する。なお、図５ではオン区間Ｄ_onは１フレーム期間内に１回設けているが、複数回に分割して設けてもよい。また、オン区間Ｄ_onだけでなく、オフ区間Ｄ_offを併せて設けても良い。このようにオン区間Ｄ_onとオフ区間Ｄ_offを両方設けることにより、１フレーム期間の長さを固定したままでオン区間Ｄ_onの長さを調整することができるようになる。
【００２８】
１．４．＜データ線駆動回路１４０＞
次に、データ線駆動回路１４０は、ある水平走査期間において二値信号Ｄｓをデータ線１１４の本数に相当するｎ個順次ラッチした後、ラッチしたｎ個の二値信号Ｄｓを、次の水平走査期間において、電位選択回路１４４０を介して、それぞれ対応するデータ線１１４にデータ信号ｄ1, ｄ2, ｄ3, …ｄnとして一斉に供給するものである。ここで、データ線駆動回路１４０の具体的な構成は、図４に示される通りである。すなわち、データ線駆動回路１４０は、Ｘシフトレジスタ１４１０と、第１のラッチ回路１４２０と、第２のラッチ回路１４３０と、電位選択回路１４４０とから構成されている。
【００２９】
このうちＸシフトレジスタ１４１０は、水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnとして順次排他的に供給するものである。次に、第１のラッチ回路１４２０は、二値信号Ｄｓをラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnの立ち下がりにおいて順次ラッチするものである。そして、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によりラッチされた二値信号Ｄｓの各々をラッチパルスＬＰの立ち下がりにおいて一斉にラッチし、電位選択回路１４４０に転送する。
【００３０】
電位選択回路１４４０は、交流化信号ＦＲに基づいてこれらのラッチした二値信号を電位に変換し、データ信号ｄ1, ｄ2, ｄ3, …,ｄnとしてデータ線１１４に印加するものである。すなわち、交流化信号ＦＲがＬレベルであれば、データ信号ｄ1, ｄ2, ｄ3, …ｄnのＨレベルは電位Ｖ1に、Ｌレベルは零電位に変換される。一方、交流化信号ＦＲがＨレベルであれば、データ信号ｄ1, ｄ2, ｄ3, …ｄnのＨレベルは電位−Ｖ1に、Ｌレベルは零電位に変換される。
【００３１】
１．５．＜液晶装置の構成＞
上述した電気光学装置の構造について、図７(a)，(b)を参照して説明する。ここで、同図(a)は、電気光学装置１００の構成を示す平面図であり、同図(b)は、同図(a)におけるＡ−Ａ´線の断面図である。これらの図に示されるように、電気光学装置１００は、画素電極１１８などが形成された素子基板１０１と、対向電極１０８などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が挟持された構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１０５が封入された後、封止材により封止されるが、これらの図においては省略されている。
【００３２】
ここで、素子基板１０１は、上述したように半導体基板であるため不透明である。このため、画素電極１１８は、アルミニウムなどの反射性金属から形成されて、電気光学装置１００は、反射型として用いられることになる。これに対して、対向基板１０２は、ガラスなどから構成されるので透明である。
【００３３】
さて、素子基板１０１において、シール材１０４の内側かつ表示領域１０１ａの外側領域には、遮光膜１０６が設けられている。この遮光膜１０６が形成される領域内のうち、領域１３０ａには走査線駆動回路１３０が形成され、また領域１４０ａにはデータ線駆動回路１４０が形成されている。すなわち、遮光膜１０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１０６には、対向電極１０８とともに、駆動信号ＬＣＯＭが印加される構成となっている。このため、遮光膜１０６が形成された領域では、液晶層への印加電圧がほほゼロとなるので、画素電極１１８の電圧無印加状態と同じ表示状態となる。
【００３４】
また、素子基板１０１において、データ線駆動回路１４０が形成される領域１４０ａ外側であって、シール材１０４を隔てた領域１０７には、複数の接続端子が形成されて、外側からの制御信号や電源などを入力する構成となっている。一方、対向基板１０２の対向電極１０８は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０６および接続端子と電気的な導通が図られている。すなわち、駆動信号ＬＣＯＭは、素子基板１０１に設けられた接続端子を介して、遮光膜１０６に、さらに、導通材を介して対向電極１０８に、それぞれ印加される構成となっている。
【００３５】
ほかに、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板１０１およげ対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）など設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１０２の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有効である。
【００３６】
２．実施形態の動作
次に、上述した実施形態に係る電気光学装置の動作について説明する。図８は、この電気光学装置の動作を説明するためのタイミングチャートである。まず、交流化信号ＦＲは、１フレーム（１Ｆ）ごとに極性反転する信号である。一方、スタートパルスＤＹは、オン区間Ｄ_onおよび各サブフィールドの開始時に供給される。
【００３７】
ここで、交流化信号ＦＲがＬレベルとなる１フレーム（１Ｆ）において、スタートパルスＤＹが供給されると、走査線駆動回路１３０（図１参照）におけるクロック信号ＣＬＹにしたがった転送によって、走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmが期間（ｔ）に順次排他的に出力される。なお、期間（ｔ）は、最も短いサブフィールドＳＦ１よりもさらに短い期間に設定されている。
【００３８】
さて走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有し、また、上から数えて１本目の走査線１１２に対応する走査信号Ｇ1は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの半周期だけ遅延して出力される構成となっている。したがって、スタートパルスＤＹが供給されてから、走査信号Ｇ1が出力されるまでに、ラッチパルスＬＰの１ショット（Ｇ0）がデータ線駆動回路１４０に供給されることになる。
【００３９】
そこで、このラッチパルスＬＰの１ショット（Ｇ0）が供給された場合について検討してみる。まず、このラッチパルスＬＰの１ショット（Ｇ0）がデータ線駆動回路１４０に供給されると、データ線駆動回路１４０（図４参照）におけるクロック信号ＣＬＸにしたがった転送によって、ラッチ信号Ｓ1, Ｓ2, Ｓ3, …,Ｓnが水平走査期間（１Ｈ）に順次排他的に出力される。なお、ラッチ信号Ｓ1,Ｓ2, Ｓ3, …, Ｓnは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有している。
【００４０】
この際、図４における第１のラッチ回路１４２０は、ラッチ信号Ｓ1の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４との交差に対応する画素１１０への二値信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４との交差に対応する画素１１０への二値信号Ｄｓをラッチし、以下、同様に、上から数えて１本目の走査線１１２と、左から数えてｎ本目のデータ線１１４との交差に対応する画素１１０への二値信号Ｄｓをラッチする。
【００４１】
これにより、まず、図１において上から１本目の走査線１１２との交差に対応する画素１行分の二値信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされることになる。なお、データ変換回路３００は、第１のラッチ回路１４２０によるラッチのタイミングに合わせて、各画素の階調データＤ０〜Ｄ２を二値信号Ｄｓに変換して出力することはいうまでもない。
【００４２】
次に、クロック信号ＣＬＹが立ち下がって、走査信号Ｇ1が出力されると、図１において上から数えて１本目の走査線１１２が選択される結果、当該走査線１１２との交差に対応する画素１１０のトランジスタ１１６がすべてオンとなる。一方、当該クロック信号ＣＬＹの立ち下がりによってラッチパルスＬＰが出力される。そして、このラッチパルスＬＰの立ち下がりタイミングにおいて、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によって点順次的にラッチされた二値信号Ｄｓを、電位選択回路１４４０を介して、対応するデータ線１１４の各々にデータ信号ｄ1, ｄ2, ｄ3, …,ｄnとして一斉に供給する。このため、上から数えて１行目の画素１１０においては、データ信号ｄ1, ｄ2, ｄ3, …,ｄnの書込が同時に行われることとなる。
【００４３】
この書込と並行して、図１において上から２本目の走査線１１２との交差に対応する画素１行分の二値信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされる。そして、以降同様な動作が、ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉ（ｉは、１≦ｉ≦ｍを満たす整数）が出力される１水平走査期間（１Ｈ）においては、ｉ本目の走査繰１１２に対応する画素１１０の１行分に対するデータ信号ｄ1,ｄ2, ｄ3, …,ｄnの書込と、（ｉ＋１）本目の走査線１１２に対応する画素１１０の１行分に対する二値信号Ｄｓの点順次的なラッチとが並行して行われることになる。なお、画素１１０に書き込まれたデータ信号は、次のサブフィールドＳf2における書込まで保持される。
【００４４】
以下同様な動作が、オン区間Ｄ_onおよびサブフィールドの開始を規定するスタートパルスＤＹが供給される毎に繰り返される。但し、オン区間Ｄ_onにおいては、二値信号Ｄｓのレベルは常にＨレベルである。さらに、１フレーム経過後、交流化信号ＦＲがＨレベルに反転した場合においても、各サブフィールドにおいて同様な動作が繰り返される。
【００４５】
３．電子機器の具体例
３．１．＜プロジェクタ＞
次に、上述した電気光学装置を具体的な電子機器に用いた例のいくつかについて説明する。
まず、上記実施形態に係る電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図９は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【００４６】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の電気光学装置１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。
【００４７】
このようにして、電気光学装置１００Ｒ，１００Ｇ，１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。なお、電気光学装置１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【００４８】
３．２．＜モバイル型コンピュータ＞
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１０は、このパーソナルコンピュータの構成を示す正面図である。図において、モバイル型コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の前面にフロントライトを付加することにより構成されている。なお、この構成では、電気光学装置１００を反射直視型として用いることになるので、画素電極１１８において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【００４９】
モバイル型コンピュータにおいては、ユーザがキーボード１２０２等を一定時間操作しなかった場合は、省電力モードに移行する。この場合、表示ユニット１２０６には「POWER SAVE」のような省電力表示が行われる。かかる表示を行う場合には階調数を高くする必要が無いため、モバイル型コンピュータにおいて動作するデバイスドライバ（ソフトウエア）の制御の下、例えば階調数「２」を指定する階調数選択信号が保持回路２４０に供給される。
【００５０】
３．３．＜携帯電話器＞
さらに、上記電気光学装置を、携帯電話器に適用した例について説明する。図１１は、この携帯電話器の構成を示す斜視図である。図において、携帯電話器１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも電気光学装置１００が反射直視型として用いられることになるので、画素電極１１８に凹凸が形成される構成が望ましい。
【００５１】
３．４．＜その他＞
電子機器としては、以上説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、上述した電気光学装置が適用可能なのは言うまでもない。
【００５２】
４．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
（１）上述した実施形態にあっては、必要とされる画像の階調度を２^Ｎ（上記例ではＮ＝３）とした時、Ｎ＝３個のサブフィールドを設ける方式について説明したが、２^Ｎ＝８個のサブフィールドを設ける方式も採用できる。この際、メモリブロック３２０，３２１，３２２に代えて、
▲１▼３ビットの階調データを、８個のサブフィールドのオン／オフを示す８ビットのデータに変換するデコーダと、
▲２▼これら８ビットのデータを各々格納する、ｍ×ｎビットの８個のメモリブロックと
をデータ変換回路３００に設けるとよい。
【００５３】
（２）上述した実施形態にあっては、交流化信号ＦＲを１フレームの周期で極性反転することとしたが、本発明は、これに限られず、例えば、２フレーム以上の周期で極性反転する構成としても良い。ただし、上述した実施形態において、データ変換回路３００は、スタートパルスＤＹをカウントするとともに、当該カウント結果を交流化信号ＦＲの遷移によってリセットすることで、現状のサブフィールドを認識する構成としたので、交流化信号ＦＲを２フレーム以上の周期で極性反転する場合には、フレームを規定するための何らかの信号を与える必要が生じる。
【００５４】
（３）上記実施形態において対向電極１０８に印加する駆動信号ＬＣＯＭは零電位であったが、各画素に印加される電圧はトランジスタ１１６の特性、蓄積容量１１９や液晶の容量等によって、電圧がシフトする場合がある。この様な場合には、対向電極１０８に印加する駆動信号ＬＣＯＭのレベルを電圧のシフト量に応じてずらしてもよい。
【００５５】
（４）また、上記実施形態においては、電気光学装置を構成する素子基板１０１を半導体基板とし、ここに、画素電極１１８に接続されるトランジスタ１１６や、駆動回路の構成素子などを、ＭＯＳ型ＦＥＴで形成したが、本発明は、これに限られない。例えば、素子基板１０１を、ガラスや石英などの非晶質基板とし、ここに半導体簿膜を堆積してＴＦＴを形成する構成としても良い。このようにＴＦＴを用いると、素子基板１０１として透明基板を用いることができる。また、走査線駆動回路１３０やデータ線駆動回路１４０は外付けの構成としてもよい。さらに、タイミング信号生成回路２００、データ変換回路３００、およびデータ線駆動回路１４０を１チップにまとめたり、他の回路をまとめるような構成も可能である。
【００５６】
（５）さらに、上記実施形態は本発明を液晶を用いた電気光学装置に適用した例を説明したが、他の電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。このような電気光学装置としてはエレクトロルミネッセンス装置やプラズマディスプレイなどが考えられる。特に有機ＥＬの場合は、液晶のような交流駆動をする必要が無く、極性反転をしなくて良い。
【００５７】
（６）上記実施形態においては、走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmを順次排他的に出力することによって走査線１１２を上から順に選択する例を挙げたが、走査線１１２の選択順序はこれに限定されるものではなく、例えば走査信号を「Ｇ1,Ｇ11, Ｇ21, … ,Ｇ2, Ｇ12, Ｇ22, … ,Ｇ3, Ｇ13, Ｇ23, … 」の如く、複数ライン毎に飛ばしながら出力し、１サブフィールド内で全ラインの走査線１１２を選択するようにしてもよい。
【００５８】
以上説明したように、各サブフィールド毎に、複数のメモリブロックのうち該サブフィールドに対応する一のメモリブロックを読出し状態に設定し、他のメモリブロックを読出し禁止状態に設定し、該一のメモリブロックからオンまたはオフ情報を読み出すから、メモリアクセスのための電力を有効に活用することができ、消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の電気光学装置の電気的構成を示すブロック図である。
【図２】上記実施形態における画素の構成例を示す図である。
【図３】上記実施形態におけるデータ変換回路３００のブロック図である。
【図４】上記実施形態におけるデータ線駆動回路１４０のブロック図である。
【図５】上記実施形態における階調データと画素電極１１８への印加波形との関係を示すタイミングチャートである。
【図６】上記実施形態における階調データと画素電極１１８への印加波形との関係を示す真理値表である。
【図７】上記実施形態における電気光学装置の構造図である。
【図８】上記実施形態の電気光学装置のタイミングチャートである。
【図９】同電気光学装置を適用した電子機器の一例たるプロジェクタ１１００の構成を示す図である。
【図１０】同電気光学装置を適用した電子機器の一例たるモバイル型コンピュータ１２００の正面図である。
【図１１】同電気光学装置を適用した電子機器の一例たる携帯電話器１３００の斜視図である。
【図１２】データ変換回路３００の読み出し制御のタイミングチャートである。
【図１３】データ変換回路３００の読み出し制御のタイミングチャートである。
【図１４】データ変換回路３００の読み出し制御のタイミングチャートである。
【図１５】データ変換回路３００の読み出し制御のタイミングチャートである。
【図１６】データ変換回路３００の書き込み制御のタイミングチャートである。
【符号の説明】
１０１……素子基板
１０１ａ……表示領域
１０５……液晶
１０８……対向電極
１１２……走査線
１１４……データ線
１１６……トランジスタ
１１８……画素電極
１１９……蓄積容量
１３０……走査線駆動回路
１４０……データ線駆動回路
２００……タイミング信号生成回路
３００……データ変換回路
３１０……書込みアドレス制御部（書込み制御部）
３２０，３２１，３２２……メモリブロック
３３０……表示アドレス制御部（読出し制御部）
３３２……オア回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving method for an electro-optical device suitable for driving an electro-optical device, a driving circuit for the electro-optical device, and an electro-optical device.
[0002]
[Background]
An electro-optical device, for example, a liquid crystal display device using liquid crystal as an electro-optical material, is widely used as a display device in place of a cathode ray tube (CRT) in a display unit of various information processing devices, a liquid crystal television, and the like. Here, the conventional electro-optical device is configured as follows, for example. In other words, a conventional electro-optical device includes a pixel electrode arranged in a matrix, an element substrate provided with a switching element such as a TFT (Thin Film Transistor) connected to the pixel electrode, and a pixel electrode. It is composed of a counter substrate on which counter electrodes facing each other are formed, and a liquid crystal as an electro-optical material filled between the two substrates.
[0003]
In such a configuration, when a scanning signal is applied to the switching element via the scanning line, the switching element becomes conductive. In this conductive state, when an image signal having a voltage corresponding to the gradation is applied to the pixel electrode through the data line, a charge corresponding to the voltage of the image signal is applied to the liquid crystal layer between the pixel electrode and the counter electrode. Accumulated. After the charge accumulation, even if the switching element is turned off, the charge accumulation in the liquid crystal layer is maintained by the capacitance of the liquid crystal layer itself, the storage capacity, and the like. As described above, when each switching element is driven and the amount of charge to be stored is controlled according to the gradation, the liquid crystal alignment state changes for each pixel, so that the density changes for each pixel. For this reason, gradation display is possible.
[0004]
At this time, the charge can be accumulated in the liquid crystal layer of each pixel for a certain period. First, each scanning line is sequentially selected by the scanning line driving circuit, and second, the scanning line is selected. In the period, the data lines are sequentially selected by the data line driving circuit, and thirdly, a plurality of scanning lines and data lines are arranged on the selected data lines by sampling an image signal having a voltage corresponding to the gradation. A time-division multiplex drive common to the pixels is possible.
[0005]
However, the image signal applied to the data line is a voltage corresponding to the gradation, that is, an analog signal. For this reason, since a peripheral circuit of the electro-optical device requires a D / A conversion circuit or an operational amplifier, the cost of the entire device is increased. In addition, display unevenness occurs due to non-uniformity such as these D / A conversion circuits and operational amplifiers and various wiring resistances, and it is extremely difficult to display high quality. There is a problem, particularly when high-definition display is performed. Furthermore, in an electro-optical material such as liquid crystal, the relationship between the applied voltage and the transmittance varies depending on the type of electro-optical material. For this reason, as a drive circuit for driving the electro-optical device, a general-purpose circuit that can handle various electro-optical devices is desired.
[0006]
Due to the circumstances described above, the present applicant has developed a technique for dividing one frame into a plurality of subfields and turning on / off each pixel for each subfield. According to this technique, the applied voltage when a pixel is turned on / off within each subfield is constant regardless of the gradation, and the duty ratio (or voltage effective value) at which the pixel is turned on within one frame. Determines the gradation of the pixel.
[0007]
Here, when the gradation of the electro-optical device is observed while changing the duty ratio between 0 to 100%, the gradation does not change in the vicinity of the duty ratio of 0% even though the duty ratio changes. Exists. The manner in which this region occurs varies depending on the composition of the liquid crystal, but it is necessary to provide a period in which the pixel is always set to on or off regardless of the designated gradation, corresponding to the region where the gradation does not change. There is.
[0008]
Here, when the required gradation of the image is ^2N , a method of providing ^2N subfields in one frame and a method of providing N subfields can be considered. In the former method, each subfield period has substantially the same length, but the subfield period is slightly increased or decreased as necessary in order to compensate for the nonlinear characteristic of the electro-optical device. As a result, the former method is advantageous in that it can accurately compensate for the nonlinear characteristics of the electro-optical device.
[0009]
On the other hand, in the latter method, N subfield periods are associated with each bit of the gradation data. Subfield period associated with the 2 ⁰ digits becomes shortest, other subfields, in accordance with the number of digits M of the corresponding bit has approximately 2 ^M times the length of the shortest sub-field length. Compared with the former method, the latter method is advantageous in that the number of on / off times of pixels in one frame can be reduced and the power consumption can be suppressed low.
[0010]
[Problems to be solved by the invention]
By the way, in the latter method, N-bit data constituting one pixel of gradation data is once written in a memory and used for on / off control of a corresponding subfield. The number of bits required for on / off control of each subfield is one bit. In the conventional subfield driving circuit, all N bits are read out simultaneously, and only one necessary bit is used. It was. In such a configuration, since bits that are not originally required are also read for each subfield, power for memory access is wasted.
SUMMARY An advantage of some aspects of the invention is that it provides an electro-optical device driving method, an electro-optical device driving circuit, and an electro-optical device that can reduce power consumption.
[0011]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is characterized by having the following configuration. A plurality of pixels are provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, a scanning signal is supplied to the scanning lines, and gradation display is performed on the pixels according to a voltage applied to the data lines. An electro-optical device driving method for dividing one frame into a plurality of subfields, and having an on section in which the plurality of pixels are turned on or an off section in which the plurality of pixels are turned on regardless of gradation data The ON section or the OFF section is divided into a plurality of times in the one frame, and an ON state or an OFF state is instructed to a plurality of memory blocks corresponding to the subfields based on the gradation data 2 A value signal is written, and for each of the plurality of subfields, the binary signal is read from a memory block corresponding to the subfield among the plurality of memory blocks. And reading from other memory blocks is prohibited, and reading from the plurality of memory blocks is prohibited in the on period or the off period, based on the binary signal read from the plurality of memory blocks. The on state or off state of each pixel is controlled.
Further, the ON state or OFF state of each pixel is controlled based on the logical sum of the binary signal read from the plurality of memory blocks and the binary signal indicating the ON interval or OFF interval. And
In addition, a plurality of pixels are provided corresponding to each intersection of the plurality of scanning lines and the plurality of data lines, a scanning signal is supplied to the scanning lines, and the pixels are scaled according to a voltage applied to the data lines. A driving circuit for an electro-optical device that performs tone display, and divides one frame into a plurality of subfields, and includes an on section in which the plurality of pixels are turned on or an off section in which the plurality of pixels are turned on regardless of gradation data. A scanning line driving circuit, wherein the on section or the off section is divided into a plurality of times in the one frame, and sequentially supplies the scanning signal to each of the scanning lines for each of the plurality of subfields; ON to a plurality of memory blocks provided corresponding to the plurality of subfields and a plurality of memory blocks corresponding to the subfields based on the gradation data. A write control unit for writing a binary signal indicating a state or an off state, and reading the binary signal from the memory block corresponding to the subfield among the plurality of memory blocks for each of the plurality of subfields Reading from the memory block and prohibiting reading from the plurality of memory blocks in the on period or the off period, and a data signal based on the binary signal respectively correspond to the pixel And a data line driver circuit that supplies data lines corresponding to the pixels during a period in which the scanning signals are supplied to the scanning lines.
Further, the data line driving circuit is configured to output a data line corresponding to each pixel based on a logical sum of the binary signal read from the plurality of memory blocks and a binary signal indicating the on period or the off period. It is characterized by supplying a data signal.
Also, a plurality of scanning lines, a plurality of data lines, a plurality of pixel electrodes corresponding to each intersection of the plurality of scanning lines and the plurality of data lines, and provided for each of the pixel electrodes, via the scanning lines. An element substrate including a switching element that controls conduction between the data line and the pixel electrode according to a scanning signal supplied in response to the scanning signal; a counter substrate including a counter electrode disposed to face the pixel electrode; An electro-optical material sandwiched between the element substrate and the counter substrate, and an on section or an off state in which one frame is divided into a plurality of subfields and the plurality of pixels are turned on regardless of gradation data The ON section or the OFF section is divided into a plurality of times in the one frame, and the scanning signal is sequentially applied to each of the scanning lines for each of the plurality of subfields. A scanning line driving circuit to be supplied, a plurality of memory blocks provided corresponding to each subfield, and a plurality of memory blocks corresponding to each subfield based on the gradation data are turned on or off A write control unit for writing a binary signal for instructing, and for each of the plurality of subfields, reads the binary signal from a memory block corresponding to the subfield out of the plurality of memory blocks and from another memory block Reading control unit for prohibiting reading from the plurality of memory blocks in the on period or the off period, and a data signal based on the binary signal to the scanning line corresponding to the pixel, respectively. A data line driving circuit for supplying a data line corresponding to the pixel in a period in which the scanning signal is supplied; Characterized by including the.
Further, the data line driving circuit is configured to output a data line corresponding to each pixel based on a logical sum of the binary signal read from the plurality of memory blocks and a binary signal indicating the on period or the off period. A data signal is supplied to the device.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
1. Configuration of Embodiment Next, the configuration of an electro-optical device according to an embodiment of the present invention will be described with reference to FIG.
In the figure, the timing signal generation circuit 200 is supplied with a vertical synchronizing signal Vs, a horizontal synchronizing signal Hs and a dot clock signal DCLK of input gradation data D0 to D2 from a host device (not shown). Further, the oscillation circuit 150 supplies the basic clock RCLK of the read timing to the timing signal generation circuit 200. The timing signal generation circuit 200 generates various timing signals and clock signals described below according to these signals. First, the AC signal FR is a signal whose polarity is inverted every frame.
[0013]
The drive signal LCOM is a signal applied to the counter electrode of the counter substrate, and has a constant potential (zero potential) in the present embodiment. The start pulse DY is a pulse signal that is output first in each subfield. The clock signal CLY is a signal that defines a horizontal scanning period on the scanning side (Y side). The latch pulse LP is a pulse signal output at the beginning of the horizontal scanning period, and is output when the level of the clock signal CLY is changed (that is, rising and falling). The clock signal CLX is a dot clock signal for display.
[0014]
On the other hand, in the display area 101a on the element substrate 101, a plurality of scanning lines 112 are formed extending in the X (row) direction in the figure. A plurality of data lines 114 are formed extending along the Y (column) direction. The pixels 110 are provided corresponding to the intersections of the scanning lines 112 and the data lines 114, and are arranged in a matrix. Here, for convenience of explanation, in this embodiment, the total number of scanning lines 112 is m, the total number of data lines 114 is n (m and n are each an integer of 2 or more), and m rows × n columns. However, the present invention is not limited to this.
[0015]
1.1. <Pixel configuration>
As a specific configuration of the pixel 110, for example, the one shown in FIG. In this configuration, the gate of the transistor (MOS type FET) 116 is connected to the scanning line 112, the source is connected to the data line 114, and the drain is connected to the pixel electrode 118, and between the pixel electrode 118 and the counter electrode 108. A liquid crystal layer is formed by sandwiching a liquid crystal 105 as an electro-optical material. Here, as will be described later, the counter electrode 108 is actually a transparent electrode formed on one surface of the counter substrate so as to face the pixel electrode 118. In addition, a storage capacitor 119 is formed between the pixel electrode 118 and the counter electrode 108 to prevent leakage of charges accumulated in the liquid crystal layer. In this embodiment, the storage capacitor 119 is formed between the pixel electrode 118 and the counter electrode 108. However, it may be formed between the pixel electrode 118 and the ground potential GND or between the pixel electrode 118 and the gate line.
[0016]
Here, in the configuration shown in FIG. 2A, since only one channel type is used as the transistor 116, an offset voltage is required. However, as shown in FIG. If the channel transistor and the N channel transistor are combined in a complementary manner, the influence of the offset voltage can be canceled. However, in this complementary configuration, it is necessary to supply mutually exclusive levels as scanning signals, so two scanning lines 112a and 112b are required for one row of pixels 110.
[0017]
1.2. <Scanning line driving circuit 130>
The description returns to FIG. 1 again. The scanning line driving circuit 130 transfers the start pulse DY supplied at the beginning of the subfield according to the clock signal CLY, and sequentially supplies each of the scanning lines 112 exclusively as the scanning signals G1, G2, G3,. To do.
[0018]
1.3. <Data Conversion Circuit 300>
The data conversion circuit 300 converts the input gradation data D0 to D2 input in synchronization with the dot clock signal DCLK into a binary signal Ds synchronized with the clock signal CLX and outputs the binary signal Ds. Here, the detailed configuration of the data conversion circuit 300 will be described with reference to FIG. In the figure, reference numerals 320, 321, and 322 denote memory blocks, which are provided for storing gradation data D 0, D 1, and D 2, respectively, and correspond to the display area (m rows × n columns) of the element substrate 101. It has an n-bit memory space.
[0019]
The memory blocks 320, 321, and 322 are configured so that write and read operations can be executed asynchronously and independently. A write address control unit 310 supplies the write enable signal WE and the write address WAD to the memory blocks 320, 321, and 322 in synchronization with the vertical synchronization signal Vs, the horizontal synchronization signal Hs, and the dot clock signal DCLK.
[0020]
That is, the write address control unit 310 counts up the dot clock signal DCLK, outputs the count result as the write address WAD, and outputs the write enable signal WE every time the value of the write address WAD is determined. The count result in the write address control unit 310 is reset every time the vertical synchronization signal Vs is input. Thus, the write address WAD for sequentially accessing the memory space of m × n bits is supplied to each of the memory blocks 320, 321, and 322, and the gradation data D0 to D2 corresponds to the display position of the corresponding memory block. It will be sequentially stored in the address. A timing chart of the write control as described above is shown in FIG.
[0021]
Next, an outline of subfield driving in this embodiment will be described with reference to FIGS.
As shown in FIG. 5, each frame includes an on section D_on in which pixels are turned on regardless of gradation data, and subfields SF1, SF2, and SF3. In the figure, + V and −V are on-potentials of the liquid crystal. The length of the subfield SF2 is set to be approximately twice that of the subfield SF1, and the length of the subfield SF3 is set to be approximately twice that of the subfield SF2. The on / off state of each pixel is switched for each subfield. . Here, the on / off state for each subfield of each pixel is set as shown in the truth table of FIG. 6 according to the value of the gradation data. Note that the number of subfields and the length of the subfields are appropriately set according to the application.
[0022]
Returning to FIG. 3, when each of the subfield periods is started, the display address control unit 330 outputs an address signal RAD for accessing the bit data of the corresponding display row. The address signal RAD is incremented “n−1” times in accordance with the number of display columns in synchronization with the clock signal CLX. As a result, an address signal RAD for sequentially accessing the bits in the first column to the n-th column for the corresponding display row is output.
[0023]
Further, the read signal RD0 is always enabled during the subfield SF1. However, read signals RD1 and RD2 are always turned off in subfield SF1. As a result, only the memory block 320 can be read, and the other memory blocks are in a read-inhibited state. Then, the gradation data D0 of the least significant bit of the gradation data in the first column to the n-th column of the corresponding display row is read from the memory block 320.
[0024]
Further, the read signal RD1 is always enabled during the subfield SF2. However, the read signals RD0 and RD2 are always turned off in the subfield SF2. As a result, only the memory block 321 is accessed, and the second bit gradation data D1 is read from the lower order of the gradation data.
[0025]
Similarly, the read signal RD2 is always enabled during the subfield SF3. However, the read signals RD0 and RD1 are always turned off in the subfield SF3. As a result, only the memory block 322 is accessed, and the most significant bit gradation data D2 is read. Note that timing charts for the read control as described above are shown in FIGS.
[0026]
Thus, in the present embodiment, only one of the memory blocks 320, 321, and 322 is alternatively read in each of the subfields SF1, SF2, and SF3. That is, only data necessary for the subfield period is read out. Therefore, since unnecessary data is not read, the power required for reading data can be reduced as compared with the conventional case. Further, by providing a memory block corresponding to each subfield as in this embodiment, it is possible to prevent a memory block not related to the target subfield from being read and to access the memory blocks 320, 321, and 322. It can be seen that the power of is significantly reduced.
[0027]
Further, when the on period D_on is started, the on signal S_on is fixed to the H level during the period of the n period of the clock signal CLX. The OR circuit 332 outputs the logical sum of the gradation data D0, D1, D2 and the ON signal S_on as a binary signal Ds. In FIG. 5, the ON section D_on is provided once in one frame period, but may be provided by being divided into a plurality of times. Further, not only the on section D_on but also the off section D_off may be provided. Thus, by providing both the on section D_on and the off section D_off, the length of the on section D_on can be adjusted while the length of one frame period is fixed.
[0028]
1.4. <Data line driving circuit 140>
Next, the data line driving circuit 140 sequentially latches n binary signals Ds corresponding to the number of data lines 114 in a certain horizontal scanning period, and then the latched n binary signals Ds are subjected to the next horizontal scanning. In this period, the data signals d1, d2, d3,... Dn are simultaneously supplied to the corresponding data lines 114 via the potential selection circuit 1440. Here, the specific configuration of the data line driving circuit 140 is as shown in FIG. That is, the data line driving circuit 140 includes an X shift register 1410, a first latch circuit 1420, a second latch circuit 1430, and a potential selection circuit 1440.
[0029]
Among them, the X shift register 1410 transfers the latch pulse LP supplied at the beginning of the horizontal scanning period in accordance with the clock signal CLX, and sequentially supplies the latch signals S1, S2, S3,. . Next, the first latch circuit 1420 sequentially latches the binary signal Ds at the fall of the latch signals S1, S2, S3,..., Sn. Then, the second latch circuit 1430 latches each of the binary signals Ds latched by the first latch circuit 1420 at the falling edge of the latch pulse LP, and transfers them to the potential selection circuit 1440.
[0030]
The potential selection circuit 1440 converts these latched binary signals into potentials based on the alternating signal FR and applies them to the data lines 114 as data signals d1, d2, d3,. That is, if the AC signal FR is at the L level, the H level of the data signals d1, d2, d3,... Dn is converted to the potential V1, and the L level is converted to the zero potential. On the other hand, if the alternating signal FR is at the H level, the H level of the data signals d1, d2, d3,... Dn is converted to the potential -V1, and the L level is converted to the zero potential.
[0031]
1.5. <Configuration of liquid crystal device>
The structure of the above-described electro-optical device will be described with reference to FIGS. 7 (a) and 7 (b). 1A is a plan view showing the configuration of the electro-optical device 100, and FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG. As shown in these drawings, the electro-optical device 100 includes a device substrate 101 on which a pixel electrode 118 and the like are formed and a counter substrate 102 on which a counter electrode 108 and the like are formed with a certain gap between each other by a sealant 104. And a liquid crystal 105 as an electro-optic material is sandwiched between the gaps. Actually, the sealing material 104 has a cut-out portion, and after the liquid crystal 105 is sealed through this, the sealing material 104 is sealed with the sealing material, but is omitted in these drawings.
[0032]
Here, since the element substrate 101 is a semiconductor substrate as described above, it is opaque. For this reason, the pixel electrode 118 is formed of a reflective metal such as aluminum, and the electro-optical device 100 is used as a reflective type. On the other hand, the counter substrate 102 is transparent because it is made of glass or the like.
[0033]
Now, in the element substrate 101, a light shielding film 106 is provided inside the sealing material 104 and outside the display area 101a. In the region where the light shielding film 106 is formed, the scanning line driving circuit 130 is formed in the region 130a, and the data line driving circuit 140 is formed in the region 140a. That is, the light shielding film 106 prevents light from entering the drive circuit formed in this region. A drive signal LCOM is applied to the light shielding film 106 together with the counter electrode 108. For this reason, in the region where the light-shielding film 106 is formed, the voltage applied to the liquid crystal layer is almost zero, so that the display state is the same as the voltage non-application state of the pixel electrode 118.
[0034]
In the element substrate 101, a plurality of connection terminals are formed outside the region 140a where the data line driving circuit 140 is formed, and the sealant 104 is separated, and control signals and power from the outside are formed. And so on. On the other hand, the counter electrode 108 of the counter substrate 102 is electrically connected to the light-shielding film 106 and the connection terminal in the element substrate 101 by a conductive material (not shown) provided in at least one of the four corners of the substrate bonding portion. Conduction is achieved. That is, the drive signal LCOM is applied to the light shielding film 106 via a connection terminal provided on the element substrate 101 and further to the counter electrode 108 via a conductive material.
[0035]
In addition, the counter substrate 102 is first provided with a color filter arranged in a stripe shape, a mosaic shape, a triangle shape, or the like according to the use of the electro-optical device 100, for example, if it is a direct view type. Second, a light shielding film (black matrix) made of, for example, a metal material or resin is provided. In the case of use of color light modulation, for example, when used as a light valve of a projector described later, a color filter is not formed. In the case of the direct view type, a front light that irradiates light from the counter substrate 102 side is provided on the electro-optical device 100 as necessary. In addition, the electrode formation surfaces of the element substrate 101 and the counter substrate 102 are each provided with an alignment film (not shown) that is rubbed in a predetermined direction to define the alignment direction of the liquid crystal molecules when no voltage is applied. On the other hand, a polarizer (not shown) corresponding to the orientation direction is provided on the counter substrate 102 side. However, if a polymer-dispersed liquid crystal dispersed as fine particles in a polymer is used as the liquid crystal 105, the above-described alignment film, polarizer, and the like are not required, so that the light utilization efficiency is increased. This is effective in terms of reducing power consumption.
[0036]
2. Operation of Embodiment Next, the operation of the electro-optical device according to the above-described embodiment will be described. FIG. 8 is a timing chart for explaining the operation of the electro-optical device. First, the alternating signal FR is a signal whose polarity is inverted every frame (1F). On the other hand, the start pulse DY is supplied at the start of the ON period D_on and each subfield.
[0037]
Here, when the start pulse DY is supplied in one frame (1F) in which the AC signal FR is at the L level, the scanning signal is transferred by the scanning line driving circuit 130 (see FIG. 1) according to the clock signal CLY. G1, G2, G3,..., Gm are sequentially output exclusively in the period (t). The period (t) is set to a period shorter than the shortest subfield SF1.
[0038]
The scanning signals G1, G2, G3,..., Gm each have a pulse width corresponding to a half cycle of the clock signal CLY, and the scanning signal G1 corresponding to the first scanning line 112 counted from above is After the start pulse DY is supplied, the clock signal CLY rises for the first time and is output after being delayed by at least a half cycle of the clock signal CLY. Therefore, one shot (G0) of the latch pulse LP is supplied to the data line driving circuit 140 after the start pulse DY is supplied and before the scanning signal G1 is output.
[0039]
Consider a case where one shot (G0) of the latch pulse LP is supplied. First, when one shot (G0) of the latch pulse LP is supplied to the data line driving circuit 140, the latch signals S1, S2, and S2 are transferred by the transfer according to the clock signal CLX in the data line driving circuit 140 (see FIG. 4). S3,..., Sn are sequentially output exclusively in the horizontal scanning period (1H). The latch signals S1, S2, S3,..., Sn each have a pulse width corresponding to a half cycle of the clock signal CLX.
[0040]
At this time, the first latch circuit 1420 in FIG. 4 corresponds to the intersection of the first scanning line 112 counted from the top and the first data line 114 counted from the left at the falling edge of the latch signal S1. The binary signal Ds to the pixel 110 is latched, and then corresponds to the intersection of the first scanning line 112 counted from the top and the second data line 114 counted from the left at the falling edge of the latch signal S2. The binary signal Ds to the pixel 110 to be latched is latched, and similarly, the same applies to the pixel 110 corresponding to the intersection of the first scanning line 112 counted from the top and the nth data line 114 counted from the left. The binary signal Ds is latched.
[0041]
Thereby, first, the binary signal Ds for one row corresponding to the intersection with the first scanning line 112 from the top in FIG. 1 is latched dot-sequentially by the first latch circuit 1420. . Needless to say, the data conversion circuit 300 converts the grayscale data D0 to D2 of each pixel into a binary signal Ds in accordance with the timing of latching by the first latch circuit 1420 and outputs the binary signal Ds.
[0042]
Next, when the clock signal CLY falls and the scanning signal G1 is output, the first scanning line 112 counted from the top in FIG. 1 is selected, and as a result, the pixel corresponding to the intersection with the scanning line 112 is selected. All 110 transistors 116 are turned on. On the other hand, the latch pulse LP is output at the falling edge of the clock signal CLY. Then, at the falling timing of the latch pulse LP, the second latch circuit 1430 responds to the binary signal Ds latched dot-sequentially by the first latch circuit 1420 via the potential selection circuit 1440. Data signals d1, d2, d3,..., Dn are simultaneously supplied to each of the data lines 114. Therefore, the data signals d1, d2, d3,..., Dn are simultaneously written in the pixels 110 in the first row counting from the top.
[0043]
In parallel with this writing, the binary signal Ds for one row corresponding to the intersection with the second scanning line 112 from the top in FIG. 1 is latched dot-sequentially by the first latch circuit 1420. . Thereafter, the same operation is repeated until the scanning signal Gm corresponding to the mth scanning line 112 is output. That is, in one horizontal scanning period (1H) in which a certain scanning signal Gi (i is an integer satisfying 1 ≦ i ≦ m) is output, data for one row of pixels 110 corresponding to the i-th scanning repetition 112. The writing of the signals d1, d2, d3,..., Dn and the dot sequential latching of the binary signal Ds for one row of the pixels 110 corresponding to the (i + 1) th scanning line 112 are performed in parallel. It will be. Note that the data signal written to the pixel 110 is held until writing in the next subfield Sf2.
[0044]
Thereafter, the same operation is repeated every time the start pulse DY that defines the start of the ON period D_on and the subfield is supplied. However, in the on section D_on, the level of the binary signal Ds is always H level. Furthermore, even when the AC signal FR is inverted to H level after one frame has elapsed, the same operation is repeated in each subfield.
[0045]
3. Specific examples of electronic devices 3.1. <Projector>
Next, some examples in which the above-described electro-optical device is used in a specific electronic apparatus will be described.
First, a projector using the electro-optical device according to the embodiment as a light valve will be described. FIG. 9 is a plan view showing the configuration of the projector. As shown in this figure, in the projector 1100, a polarization illumination device 1110 is disposed along the system optical axis PL. In this polarization illumination device 1110, the light emitted from the lamp 1112 becomes a substantially parallel light beam as reflected by the reflector 1114, and enters the first integrator lens 1120. Thereby, the emitted light from the lamp 1112 is divided into a plurality of intermediate light beams. The divided intermediate light beam is converted into a single type of polarized light beam (s-polarized light beam) whose polarization directions are substantially uniform by a polarization conversion element 1130 having a second integrator lens on the light incident side, and the polarized illumination device 1110 It will be emitted from.
[0046]
Now, the s-polarized light beam emitted from the polarization illumination device 1110 is reflected by the s-polarized light beam reflecting surface 1141 of the polarization beam splitter 1140. Of this reflected light beam, the blue light (B) light beam is reflected by the blue light reflecting layer of the dichroic mirror 1151 and modulated by the reflective electro-optical device 100B. Of the light beams that have passed through the blue light reflecting layer of the dichroic mirror 1151, the red light (R) light beam is reflected by the red light reflecting layer of the dichroic mirror 1152, and is modulated by the reflective electro-optical device 100R. . On the other hand, among the light beams transmitted through the blue light reflecting layer of the dichroic mirror 1151, the green light (G) light beam is transmitted through the red light reflecting layer of the dichroic mirror 1152 and modulated by the reflective electro-optical device 100G. .
[0047]
In this way, the red, green, and blue lights that have been color-light modulated by the electro-optical devices 100R, 100G, and 100B are sequentially combined by the dichroic mirrors 1152 and 1151, and the polarization beam splitter 1140, and then are projected by the projection optical system 1160. Is projected on the screen 1170. In addition, since the light beams corresponding to the primary colors of R, G, and B are incident on the electro-optical devices 100R, 100B, and 100G by the dichroic mirrors 1151, 1152, a color filter is not necessary.
[0048]
3.2. <Mobile computer>
Next, an example in which the electro-optical device is applied to a mobile personal computer will be described. FIG. 10 is a front view showing the configuration of the personal computer. In the figure, a mobile computer 1200 includes a main body 1204 having a keyboard 1202 and a display unit 1206. The display unit 1206 is configured by adding a front light to the front surface of the electro-optical device 100 described above. In this configuration, since the electro-optical device 100 is used as a reflection direct-view type, it is desirable that the pixel electrode 118 has irregularities so that the reflected light is scattered in various directions.
[0049]
In the mobile computer, when the user does not operate the keyboard 1202 or the like for a predetermined time, the mobile computer shifts to the power saving mode. In this case, a power saving display such as “POWER SAVE” is performed on the display unit 1206. Since it is not necessary to increase the number of gradations when performing such display, a gradation number selection signal for designating the gradation number “2”, for example, under the control of a device driver (software) operating in the mobile computer. Is supplied to the holding circuit 240.
[0050]
3.3. <Mobile phone>
Further, an example in which the electro-optical device is applied to a mobile phone will be described. FIG. 11 is a perspective view showing the configuration of the cellular phone. In the figure, a cellular phone 1300 includes the electro-optical device 100 together with a plurality of operation buttons 1302, an earpiece 1304, and a mouthpiece 1306. The electro-optical device 100 is also provided with a front light on the front surface as necessary. Also, with this configuration, the electro-optical device 100 is used as a reflection direct view type, and therefore, a configuration in which unevenness is formed on the pixel electrode 118 is desirable.
[0051]
3.4. <Others>
In addition to the above-described electronic devices, liquid crystal televisions, viewfinder type, monitor direct-view type video tape recorders, car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, Examples include a device equipped with a touch panel. Needless to say, the above-described electro-optical device can be applied to these various electronic devices.
[0052]
4). Modifications The present invention is not limited to the above-described embodiment, and for example, various modifications are possible as follows.
(1) In the embodiment described above, the method of providing N = 3 subfields when the required image gradation is 2 ^N (N = 3 in the above example) has been described. A method of providing 2 ^N = 8 subfields can also be adopted. At this time, instead of the memory blocks 320, 321, and 322,
(1) A decoder that converts 3-bit gradation data into 8-bit data indicating on / off of 8 subfields;
(2) The data conversion circuit 300 may be provided with 8 m × n-bit memory blocks for storing the 8-bit data.
[0053]
(2) In the embodiment described above, the polarity of the AC signal FR is inverted at a period of one frame. However, the present invention is not limited to this, and for example, the polarity is inverted at a period of two frames or more. It is good also as a structure. However, in the above-described embodiment, the data conversion circuit 300 is configured to recognize the current subfield by counting the start pulse DY and resetting the count result by transition of the alternating signal FR. When the polarity of the AC signal FR is inverted at a period of two frames or more, it is necessary to provide some signal for defining the frame.
[0054]
(3) In the above embodiment, the drive signal LCOM applied to the counter electrode 108 is zero potential, but the voltage applied to each pixel is shifted depending on the characteristics of the transistor 116, the storage capacitor 119, the capacitance of the liquid crystal, and the like. There is a case. In such a case, the level of the drive signal LCOM applied to the counter electrode 108 may be shifted according to the voltage shift amount.
[0055]
(4) In the above-described embodiment, the element substrate 101 constituting the electro-optical device is a semiconductor substrate, and the transistor 116 connected to the pixel electrode 118, the constituent elements of the drive circuit, etc. However, the present invention is not limited to this. For example, the element substrate 101 may be an amorphous substrate such as glass or quartz, and a semiconductor book film may be deposited thereon to form a TFT. When TFTs are used in this way, a transparent substrate can be used as the element substrate 101. Further, the scanning line driving circuit 130 and the data line driving circuit 140 may be externally attached. Further, the timing signal generation circuit 200, the data conversion circuit 300, and the data line driving circuit 140 may be combined into one chip, or other circuits may be combined.
[0056]
(5) Further, although the above embodiment has described an example in which the present invention is applied to an electro-optical device using liquid crystal, other electro-optical devices, in particular, pixels that perform binary display of on or off are used. Thus, the present invention can be applied to all electro-optical devices that perform gradation display. As such an electro-optical device, an electroluminescence device or a plasma display can be considered. In particular, in the case of organic EL, there is no need to perform AC driving as in liquid crystal, and polarity inversion is not necessary.
[0057]
(6) In the above-described embodiment, an example in which the scanning lines 112 are sequentially selected from the top by sequentially outputting the scanning signals G1, G2, G3,. Is not limited to this. For example, the scanning signal is output while skipping every plural lines as "G1, G11, G21, ..., G2, G12, G22, ..., G3, G13, G23, ...". Alternatively, all the scanning lines 112 may be selected within one subfield.
[0058]
As described above, for each subfield, one memory block corresponding to the subfield among the plurality of memory blocks is set to the read state, the other memory block is set to the read inhibit state, and the one Since the on / off information is read from the memory block, the power for accessing the memory can be used effectively, and the power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an electrical configuration of an electro-optical device according to an embodiment of the invention.
FIG. 2 is a diagram illustrating a configuration example of a pixel in the embodiment.
FIG. 3 is a block diagram of a data conversion circuit 300 in the embodiment.
4 is a block diagram of a data line driving circuit 140 in the embodiment. FIG.
FIG. 5 is a timing chart showing a relationship between gradation data and a waveform applied to the pixel electrode 118 in the embodiment.
FIG. 6 is a truth table showing the relationship between gradation data and a waveform applied to the pixel electrode 118 in the embodiment.
FIG. 7 is a structural diagram of the electro-optical device in the embodiment.
FIG. 8 is a timing chart of the electro-optical device according to the embodiment.
FIG. 9 is a diagram illustrating a configuration of a projector 1100 as an example of an electronic apparatus to which the electro-optical device is applied.
FIG. 10 is a front view of a mobile computer 1200 as an example of an electronic apparatus to which the electro-optical device is applied.
FIG. 11 is a perspective view of a mobile phone 1300 as an example of an electronic apparatus to which the electro-optical device is applied.
12 is a timing chart of read control of the data conversion circuit 300. FIG.
13 is a timing chart of read control of the data conversion circuit 300. FIG.
14 is a timing chart of read control of the data conversion circuit 300. FIG.
15 is a timing chart of read control of the data conversion circuit 300. FIG.
16 is a timing chart of write control of the data conversion circuit 300. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 ... Element board | substrate 101a ... Display area 105 ... Liquid crystal 108 ... Counter electrode 112 ... Scan line 114 ... Data line 116 ... Transistor 118 ... Pixel electrode 119 ... Storage capacitor 130 ... Scan line drive circuit 140 ... data line driving circuit 200 ... timing signal generation circuit 300 ... data conversion circuit 310 ... write address control unit (write control unit)
320, 321, 322 ... Memory block 330 ... Display address control unit (reading control unit)
332: OR circuit

Claims

A plurality of pixels are provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, a scanning signal is supplied to the scanning lines, and gradation display is performed on the pixels according to a voltage applied to the data lines. An electro-optical device driving method
One frame is divided into a plurality of subfields, and has an on section in which the plurality of pixels are in an on state or an off section in an off state regardless of gradation data,
The on section or the off section is divided into a plurality of times in the one frame,
Based on the gradation data, a binary signal indicating an on state or an off state is written to a plurality of memory blocks corresponding to each subfield,
For each of the plurality of subfields, the binary signal is read from the memory block corresponding to the subfield among the plurality of memory blocks and reading from other memory blocks is prohibited.
In the on section or the off section, reading from the plurality of memory blocks is prohibited,
An electro-optical device driving method, comprising: controlling an on state or an off state of each pixel based on the binary signal read from the plurality of memory blocks.

An on state or an off state of each pixel is controlled based on a logical sum of the binary signal read from the plurality of memory blocks and a binary signal indicating the on period or the off period. The driving method of the electro-optical device according to claim 1.

A plurality of pixels are provided corresponding to each intersection of a plurality of scanning lines and a plurality of data lines, a scanning signal is supplied to the scanning lines, and gradation display is performed on the pixels according to a voltage applied to the data lines. A drive circuit for the electro-optical device,
While one frame is divided into a plurality of subfields, the frame has an on section or an off section in which the plurality of pixels are turned on or off regardless of gradation data, and the on section or off section is the one frame. A scanning line driving circuit that is divided into a plurality of times and supplies the scanning signal sequentially to each of the scanning lines for each of the plurality of subfields;
A plurality of memory blocks provided corresponding to the plurality of subfields;
A write control unit that writes a binary signal indicating an on state or an off state to a plurality of memory blocks corresponding to each subfield based on the gradation data;
For each of the plurality of subfields, the binary signal is read from the memory block corresponding to the subfield among the plurality of memory blocks, and reading from other memory blocks is prohibited. A read control unit for prohibiting reading from the plurality of memory blocks;
A data line driving circuit for supplying a data signal based on the binary signal to a data line corresponding to the pixel during a period in which the scanning signal is supplied to the scanning line corresponding to the pixel;
An electro-optical device driving circuit comprising:

The data line driving circuit is configured to transmit data to the data line corresponding to each pixel based on a logical sum of the binary signal read from the plurality of memory blocks and a binary signal indicating the on period or the off period. 4. The drive circuit for an electro-optical device according to claim 3, wherein a signal is supplied.

A plurality of scanning lines, a plurality of data lines, a plurality of pixel electrodes corresponding to each intersection of the plurality of scanning lines and the plurality of data lines, and provided for each pixel electrode, and supplied through the scanning lines An element substrate including a switching element that controls conduction between the data line and the pixel electrode according to a scanning signal generated;
A counter substrate comprising a counter electrode disposed opposite to the pixel electrode;
An electro-optic material sandwiched between the element substrate and the counter substrate;
While one frame is divided into a plurality of subfields, the frame has an on section or an off section in which the plurality of pixels are turned on or off regardless of gradation data, and the on section or off section is the one frame. A scanning line driving circuit that is divided into a plurality of times and supplies the scanning signal sequentially to each of the scanning lines for each of the plurality of subfields;
A plurality of memory blocks provided corresponding to the subfields;
A write control unit that writes a binary signal indicating an on state or an off state to a plurality of memory blocks corresponding to each subfield based on the gradation data;
For each of the plurality of subfields, the binary signal is read from the memory block corresponding to the subfield among the plurality of memory blocks, and reading from other memory blocks is prohibited. A read control unit for prohibiting reading from the plurality of memory blocks;
A data line driving circuit for supplying a data signal based on the binary signal to a data line corresponding to the pixel during a period in which the scanning signal is supplied to the scanning line corresponding to the pixel;
An electro-optical device comprising:

The data line driving circuit performs data transfer to the data line corresponding to each pixel based on a logical sum of the binary signal read from the plurality of memory blocks and a binary signal indicating the on period or the off period. 6. The electro-optical device according to claim 5, wherein a signal is supplied.