JP3825651B2 - デジタルｖｔｒ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、入力映像を間欠的に記録するデジタルＶＴＲ等のデジタルＶＴＲに関する。
【０００２】
【従来の技術】
記録時において、実データ（入力映像・音声データまたはその圧縮データ）をメモリに蓄積し、記録ブロック単位のデータが蓄積される毎に、１記録ブロック単位のデータを磁気テープに記録し、再生時には磁気テープに記録されたデータを記録ブロック単位毎に間欠的に読み出し、磁気テープから読み出されたデータをメモリに蓄積し、メモリに蓄積されたデータを読み出して再生出力するデジタルＶＴＲが知られている。
【０００３】
このようなデジタルＶＴＲでは、磁気テープを通常再生速度より速い速度で送って再生を行なうこと、つまり、早送り再生（早戻し再生を含む）を行なうことは困難であった。早送り再生を行なうようにするためには、予め記録データ上に、通常再生用データとは別に早送り再生用データを作成させることが必要であり、フォーマッタとしてそのような機能を持った特殊なものを用いる必要があった。
【０００４】
そこで、本出願人は、フォーマッタとして特殊なものを用いることなく、早送り再生を行なえるようになるデジタルＶＴＲを開発し、平成１２年２月２８日に特許出願した（特願２０００−５１３０２参照）。
【０００５】
つまり、本出願人が開発したデジタルＶＴＲは、記録時において、磁気テープのコントロールトラックに、各記録ブロックの中間の所定位置に対応する位置にキューマークを記録させる手段、早送り再生時において、１記録ブロック中の実データがメモリに所定量蓄積された時点で、メモリのデータの取込みを停止させるとともにキャプスタンモータを加速させる手段、およびキューマークが検出されたときに、キャプスタンモータを減速させる手段を備えている。
【０００６】
この方法では、早送り再生時において、各記録ブロック中の実データの先頭部分（例えば０．５秒分）のみを順次再生することになる。このため、早送り再生時において、隣り合う記録ブロックの再生映像に時間差が生じるため、再生映像がなめらかにならないという問題がある。
【０００７】
【発明が解決しようとする課題】
この発明は、フォーマッタとして特殊なものを用いることなく、早送り再生を行なえるようになり、しかも早送り時の再生映像をなめらかにすることができるデジタルＶＴＲを提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明によるデジタルＶＴＲは、記録時において、実データを１フィールド単位のデータブロック毎にメモリに時系列の順番で蓄積していき、複数のデータブロックを含む所定の記録ブロック単位の実データがメモリに蓄積される毎に、その記録ブロック単位の実データを磁気テープに記録し、通常再生時には磁気テープに記録された実データを記録ブロック単位毎に間欠的に読み出し、磁気テープから読み出された実データをメモリに蓄積し、メモリに蓄積された実データを読み出して再生出力するデジタルＶＴＲであって、記録時において、複数のデータブロックからなる１記録ブロック単位の実データがメモリに蓄積されると、メモリから所定フィールド数ずつ間隔をおいてデータブロックを読み出し、読み出した各データブロックに時系列番号を付加したものをサーチ用データブロックとして磁気テープに記録した後、残りのデータブロックをメモリから読み出し、読み出した各データブロックに時系列番号を付加して磁気テープに記録する記録制御手段、通常再生時において、磁気テープから読み出された１記録ブロック単位の実データがメモリに蓄積されると、メモリに蓄積された実データを構成する各データブロックを、時系列番号の順番で読み出して再生する通常再生制御手段、早送り再生時においては、１記録ブロック内の実データのうちの先頭部分のサーチ用データブロックのみを磁気テープから読み出してメモリに蓄積するとともに、メモリに蓄積したサーチ用データブロックを所定の順番で読み出して再生する早送り再生制御手段を備えていることを特徴とする。
【０００９】
メモリはメインバンクとサブバンクとを備えており、記録制御手段は、１記録ブロック単位の実データをデータブロック毎にメインバンクに蓄積していくとともに、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、サブバンクから所定アドレス数ずつ間隔をおいてアドレス情報を読み出すことによって、メインバンクから所定フィールド数ずつ間隔をおいてデータブロックを読み出し、読み出した各データブロックに時系列番号を付加したものをサーチ用データブロックとして磁気テープに記録する手段、およびこの後、サブバンクから残りのアドレス情報を、時系列の順番で読み出すことにより、残りのデータブロックをメモリから読み出し、読み出した各データブロックに時系列番号を付加したものを磁気テープに記録する手段を備えている。
【００１０】
メモリはメインバンクとサブバンクとを備えており、通常再生制御手段は、１記録ブロック内の各データブロックを磁気テープから読み出してメインバンクに蓄積していくとともに、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、およびサブバンクから、サブバンクのアドレス順に、アドレス情報を読み出すことによって、メインバンクからデータブロックを時系列番号の順番で読み出して再生する手段を備えている。
【００１１】
メモリはメインバンクとサブバンクとを備えており、早送り再生制御手段は、１記録ブロック内の実データのうちの先頭部分のサーチ用データブロックのみを磁気テープから読み出してメインバンクに蓄積していくとともに、各サーチ用データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、およびサブバンクから所定アドレス数ずつ間隔をおいてアドレス情報を読み出すことによって、メインバンクから各サーチ用データブロックを読み出して再生する手段を備えている。
【００１２】
記録時において、磁気テープのコントロールトラックに、各記録ブロックの中間の所定位置に対応する位置にキューマークを記録させる手段、ならびに早送り再生時において、１記録ブロック中の実データがメモリに所定量蓄積された時点で、メモリへのデータの取込みを停止させるとともにキャプスタンモータを加速させる手段、およびキューマークが検出されたときに、キャプスタンモータを減速させる手段を備えていることが好ましい。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明を監視システムに用いられるデジタルＶＴＲに適用した場合の実施の形態について説明する。
【００１４】
〔１〕デシタルＶＴＲの構成の説明
【００１５】
図１は、デシタルＶＴＲの構成を示している。
デジタルＶＴＲは、ビデオ処理部１、オーディオ処理部２、メモリ３、フォーマッタ４、サブ制御部５、電磁変換部６、メイン制御部７、キューマーク検出回路９等を備えている。
【００１６】
メイン制御部７は、マイクロコンピュータで構成され、システムコントローラの機能とサーボブロックの機能とを備えている。メイン制御部７は、キャプスタン用周波数発生器（ＣＦＧ）１０１の出力、ＣＴＬ信号等に基づいてキャプスタンモータ１００を制御するとともに、ドラム用位相発生器（ＤＰＧ）２０１の出力、ドラム用周波数発生器（ＤＦＧ）２０２の出力等に基づいてドラムモータ２００を制御する。
【００１７】
メイン制御部７内のＣＴＬ録再回路７ａは、記録時には、ＣＴＬヘッド３０１を用いて磁気テープ３００のコントロールトラックにＣＴＬ信号を記録し、再生時には、ＣＴＬヘッド３０１を用いて磁気テープ３００のコントロールトラックからＣＴＬ信号を読み取る。キューマーク検出回路９は、早送り再生または早戻し再生時にＣＴＬ録再回路７ａによって磁気テープ３００から読み取られたＣＴＬ信号に基づいて後述するキューマークを検出するためのものである。
【００１８】
ビデオ処理部１は、デコーダ１１、エンコーダ１２、ＪＰＥＧ規格の圧縮／伸長器１３および圧縮／伸長処理用のメモリ１４から構成される。メモリ１４は、１フィールド分の容量をそれぞれ有しかつ入力データが交互に書き込まれる領域Ｉ、ＩＩおよびＪＰＥＧ圧縮後のデータを格納する領域ＩＩＩに分割されている。
【００１９】
オーディオ処理部２はフィルタ２１、Ａ／Ｄ変換器２２、Ｄ／Ａ変換器２３、ＰＣＭエンコーダ／デコーダ２４およびＦＩＦＯメモリ２５から構成される。サブ制御部５はＣＰＵ５１およびＦＰＧＡ５２から構成される。ビデオ処理部１、オーディオ処理部２、メモリ３、フォーマッタ４およびサブ制御部５は、データバスライン８を介して互いに接続されている。サブ制御部５はメイン制御部７と接続されている。
【００２０】
〔２〕磁気テープに記録される１記録ブロックの構成およびＣＴＬマーキングの構成についての説明
【００２１】
このデジタルＶＴＲでは、磁気テープに所定の記録ブロック単位ずつデータが間欠的に記録される。図２は、磁気テープに記録される１記録ブロックの構成およびＣＴＬマーキングの構成を示している。
【００２２】
この実施の形態では、磁気テープへの記録フォーマットをＤ−ＶＨＳ、１記録ブロックを３３６トラック、メモリ３の容量を６４Ｍビット（８Ｍバイト）とする。
【００２３】
１記録ブロックは、図２（ａ）に示すように、３３６トラック分（１６８ＣＴＬ分）のデータからなり、複数フィールド数分のデータを含んでいる。１記録ブロックは、３２トラック分（１６ＣＴＬ分）の前側ダミーデータ部、それに続く２８８トラック分（１４４ＣＴＬ分）の実データ部および１６トラック分（８ＣＴＬ分）の後側ダミーデータ部とからなる。
【００２４】
また、１記録ブロックに対応するＣＴＬマーキングは、図２（ｂ）に示すように、”０”を示す先頭の８ＣＴＬ、それに続くスタートマークを表す８ＣＴＬ、それに続く”０”を示す６８ＣＴＬ、それに続くキュー（CUE)マークを表す１６ＣＴＬ、それに続く”０”を示す６０ＣＴＬ、およびそれに続くエンドマークを表す８ＣＴＬからなる。
【００２５】
スタートマークはＶＨＳ規格によるＶＩＳＳ／ＶＡＳＳ信号のショートＳの”０”、”１”を使用した”１０１０１０１０”から構成される。エンドマークはＶＨＳ規格によるＶＩＳＳ／ＶＡＳＳ信号のロングＬの”０”、”１”を使用した”１０１０１０１０”から構成される。
【００２６】
ＶＨＳ規格ではショートＳの”０”のＮ極書き込み時間とＳ極書き込み時間との比は５７．５：４２．５と定義され、ショートＳの”１”のＮ極書き込み時間とＳ極書き込み時間との比は２５．０：７５．０と定義されている。また、ロングＬの”０”のＮ極書き込み時間とＳ極書き込み時間との比は６２．５：３７．５と定義され、ロングＬの”１”のＮ極書き込み時間とＳ極書き込み時間との比は３０．０：７０．０と定義されている。
【００２７】
キューマークとしては、ＶＨＳ規格で定義されているショートＳおよびロングＬの”０”、”１”とは、Ｎ極書き込み時間とＳ極書き込み時間との比が異なる”０”を使用した”００００００００００００００００”が用いられる。この例では、キューマークを構成する”０”としては、Ｎ極書き込み時間とＳ極書き込み時間との比が、８０：２０の”０”が用いられている。
【００２８】
この理由は、通常のＶＩＳＳ／ＶＡＳＳを判定するための判定部が、キューマークを構成するＣＴＬを、ＶＩＳＳ／ＶＡＳＳ信号を構成する”０”または”１”と誤認識するのを防止するためである。このため、通常のＶＩＳＳ／ＶＡＳＳ判定部とは別に、キューマーク検出回路９が設けられているのである。
【００２９】
スタートマーク、エンドマーク、キューマーク以外の”０”としては、ＶＨＳ規格で定義されているショートＳまたはロングＬの”０”が用いられている。
【００３０】
なお、ＣＴＬ信号のスタートマークを、１記録ブロックの先頭に相当する位置に記録せずに、”０”のＣＴＬが８つ出力された後に記録させるようにしているのは、次のような理由による。つまり、このＶＴＲでは、再生時において、磁気テープは１記録ブロック分の再生が行なわれる毎に磁気テープ３００の走行が停止せしめられる。このため、再生時において１記録ブロックの最初の部分はエンベロープが安定しないので、その不安定な位置にスタートマークを記録すると、スタートマークの検出ミスが発生するおそれがある。そこで、１記録ブロックの先頭に相当する位置よりも後位置にスタートマークを記録しているのである。
【００３１】
〔３〕ＶＴＲの記録動作についての説明
【００３２】
記録時にはメイン制御部７は、キャプスタンモータ１００及びドラムモータ２００を一定速度で回転させるように制御する。また、ＣＴＬ録再回路７ａによって磁気テープ３００のコントロールトラックにＣＴＬ信号を記録する。
【００３３】
図示しない監視カメラ（ビデオカメラ）からのＮＴＳＣ方式のコンポジットビデオ信号、または輝度／色信号に分離されたＹ／Ｃコンポーネント信号は、デコーダ１１に入力される。デコーダ１１は、入力されたビデオ信号をＹＵＶ変換し、得られたＹＵＶ信号をＡ／Ｄ変換する。
【００３４】
デコーダ１１によって得られたＹＵＶデジタルデータは、ＪＰＥＧ規格で入出力データを圧縮伸長する圧縮／伸長器１３に送られる。圧縮／伸長器１３はＣＰＵ５１からデータバスライン８を経由して送られてくる録画間隔情報により、指示されたフィールド毎のＹＵＶデジタルデータをメモリ１４の領域Ｉ、ＩＩに交互に取り込む。メモリ１４に取り込まれたＹＵＶデジタルデータは、圧縮／伸長器１３によって圧縮される。圧縮後の圧縮ビデオデータはメモリ１４の領域ＩＩＩに書き込まれる。
【００３５】
メモリ１４の領域ＩＩＩに書き込まれた１フィールド分の圧縮ビデオデータは、ＣＰＵ５１からデータバスライン８を経由して送られてくる制御命令に基づき、圧縮／伸長器１３によってメモリ１４の領域ＩＩＩから読み出され、データバスライン８を経由して、メモリ３に書き込まれる。この際、ＦＰＧＡ５２によってＱテーブルデータ、映像データ領域を識別するための領域識別コードが圧縮ビデオデータに付加されてメモリ３に書き込まれる。
【００３６】
一方、ビデオカメラ（図示略）からのオーディオ信号はオーディオ処理部２内のフィルタ２１に連続して入力される。フィルタ２１は、オーディオ信号の高域ノイズ成分を除去し、帯域制限されたオーディオ信号をＡ／Ｄ変換器２２に出力する。Ａ／Ｄ変換器２２は、帯域制限されたオーディオ信号をＡ／Ｄ変換する。Ａ／Ｄ変換器２２によって得られたデジタルオーディオ信号は、ＰＣＭエンコーダ／デコーダ２４に連続して送られる。
【００３７】
ＰＣＭエンコーダ／デコーダ２４は、送られてきたデジタルオーディオ信号を、ＰＣＭ方式により圧縮する。圧縮後の圧縮オーディオデータは、ＦＩＦＯメモリ２５に書き込まれる。ＦＩＦＯメモリ２５は、上記録画間隔毎に書き込まれた圧縮オーディオデータを読み出し、データバスライン８を経由してメモリ３に書き込む。この際、ＦＰＧＡ５２によってオーディオデータ領域を識別するための領域識別コードが圧縮オーディオデータに付加されてメモリ３に書き込まれる。また、ＣＰＵ５１から記録日時、録画間隔等の付加情報もメモリ３へ蓄えられる。
【００３８】
圧縮ビデオデータ、圧縮オーディオデータおよび付加情報は、１フィールド単位で図３に示すようにフォーマット化され、１つのデータブロックとしてメモリ３に蓄積される。
【００３９】
つまり、１フィールド分のデータブロックは、ヘッダ部８１、オーディオデータ部８２および映像データ部８３からなる。
【００４０】
ヘッダ部８１には、付加情報、Ｑテーブルデータ等が含まれている。ヘッダ部８１の先頭には、ヘッダ部８１の先頭であることを示すフレームヘッダＡが挿入されている。オーディオデータ部８２の先頭にはオーディオデータ領域であることを識別するための領域識別コードＢが挿入されている。映像データ部８３の先頭には映像データ領域であることを識別するための領域識別コードＣが挿入されている。映像データ部８３の最後には、映像データ部の最後であることを示すエンドコードＤが挿入されている。
【００４１】
メモリ３は、図４に示すように、メインバンク(MAIN BANK) とサブバンク(SUB BANK)とを備えている。サブ制御部５のＦＰＧＡ５２は、実データを１フィールド単位のデータブロック毎に、メインバンクに、時系列の順番で蓄積していく。図４において、データブロックの後の数字は、１記録ブロック内のデータブロックの時系列の順番を示している。
【００４２】
また、ＦＰＧＡ５２は、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく。格納アドレス情報には、先頭格納アドレス（スタートアドレス）および最終格納アドレス（エンドアドレス）がある。図４において、サブバンクの下側に記された１〜１４４の数字は、サブバンクのアドレスを表しているものとする。
【００４３】
メモリ３のメインバンクに所定の記録ブロック単位に応じた量のデータ（実データ）が蓄積される毎に、それらの実データ（圧縮ビデオデータ、圧縮オーディオデータ、付加情報）が読み出され、データバスライン８を経由して、フォーマッタ４に送られる。この例では、上述したように、１記録ブロックは３３６トラック分のデータからなり、そのうち２８８トラック分のデータが実データであるので、２８８トラック分のデータ（データブロック）がメモリ３のメインバンクに蓄積される毎に、そのデータが読み出されてフォーマッタ４に送られる。
【００４４】
データブロックの読み出しは、次のようにして行なわれる。つまり、まず、ＣＰＵ５１が、ＦＰＧＡ５２に対して、サブバンクのアドレスを指定する。ＦＰＧＡ５２は、ＣＰＵ５１によって指定されたサブバンクのアドレスに格納されているスタートアドレスおよびエンドアドレスを取得し、取得したスタートアドレスおよびエンドアドレスに基づいて、メインバンクからデータブロックを読み出す。
【００４５】
ＦＰＧＡ５２は、メインバンクから読み出した各データブロックの付加情報部分にシーケンシャル番号を付加して、フォーマッタ４に送る。シーケンシャル番号は、１記録ブロック内に含まれるデータブロックの時系列の順番を表す番号である。
【００４６】
フォーマッタ４によりフォーマット変換されたデータは電磁変換部６に送られ、電磁変換部６内の記録アンプおよびビデオヘッドを介して磁気テープ３００に記録される。１記録ブロック単位のデータの記録が終了する毎に、磁気テープは停止せしめられる。
【００４７】
この実施の形態では、後述するように、ピクチャーサーチ（早送り再生、早戻し再生）時には、各記録ブロックに対して、たとえば、実データ部分（２８８トラック）の先頭の０．５秒分（１５ＣＴＬ＝３０トラック）のみが再生される。
【００４８】
ＤＶＨＳのフォーマットでは、１トラックに２８KBYTE のデータを記録することができるため、1 フィールド当たり５６KBYTE の画質モードで記録を行なった場合、実データ部分に約１４４のデータブロックが記録されることになる。
【００４９】
ピクチャーサーチ時に再生されるデータは１記録ブロック当たり３０トラック分（１５個のデータブロック分）であるので、１０データブロック（１４４／１５＝９．６）以上飛ばして読み出せば、ピクチャーサーチ時に再生される映像がなめらかな映像となる。
【００５０】
そこで、この実施の形態では、磁気テープにデータを記録する際に、図５に示すように、磁気テープにおける実データ部の先頭部分（約３０トラック分）に、１６データブロック飛ばしで、データブロックを記録するようにした。そして、１記録ブロック内のデータブロックのうち、その残りのデータブロックを、それ以降に時系列の順番で記録するようにした。
【００５１】
つまり、メモリ３から実データをフォーマッタ４に送る際には、まず、ＣＰＵ５１は、所定アドレス数（この例では１６）ずつ間隔をおいて、サブバンクのアドレスを指定していく。つまり、ＣＰＵ５２は、１、１７、３３…というように、１＋１６Ｎ（Ｎ＝０，１，２，…、ただし、Ｎは、１＋１６Ｎ＜１４４を満たす値である）によって表されるアドレスを順次指定していく。
【００５２】
ＦＰＧＡ５２は、ＣＰＵ５２によって指定されたサブバンクのアドレスに格納されているアドレス情報（スタートアドレスおよびエンドアドレス）を取得し、取得したアドレス情報に基づいてメインバンクからデータブロックを読み出す。そして、読み出したデータブロックの付加情報部分にそのデータブロックに対応するシーケンシャル番号（時系列番号）を付加した後、そのデータブロックをフォーマッタ４に送る。
【００５３】
したがって、記録時には、図５に示すように、まず、メインバンクからデータブロックが１６ずつ間隔をおいて読み出され、読み出された各データブロックにシーケンシャル番号が付加されたものが、サーチ用データブロックとして磁気テープに記録される。
【００５４】
ＣＰＵ５１は、１＋１６Ｎ＜１４４を満たす最大の（１＋１６Ｎ）を指定した後、サブバンクの残りのアドレスを小さいものから順に順次していく。これにより、残りのデータブロックが時系列の順番で順次読み出され、読み出されデータブロックにシーケンシャル番号が付加されたものが、磁気テープに順次記録される。
【００５５】
図６は、記録動作開始後に、メモリ３内に１記録ブロック内の実データ総量に相当するデータが書き込まれたときの各部の信号を示している。
【００５６】
図６において信号MEMORY FULL は、メモリ３に１記録ブロック内の実データ総量に相当するデータが書き込まれたときにＨレベルとされ、その所定容量分のデータが読み出されたときにＬレベルにされる信号を示している。この信号MEMORY FULL は、サブ制御部５によって生成されて、メイン制御部７に送られる。この信号MEMORY FULL は、記録時には１記録ブロックの記録開始トリガ信号となり、再生時には１記録ブロックの再生開始トリガ信号となる。
【００５７】
信号SW TR は、フォーマッタ４より作成される位相サーボ用基準信号を示している。この信号SW TR は、フォーマッタ４からメイン制御部７に送られる。
【００５８】
信号MC ON は、キャプスタンモータ１００の駆動指令信号を示しており、メイン制御部７によって生成される。
【００５９】
信号CTL は、記録時には磁気テープ３００に記録されるＣＴＬ信号を示し、再生時には磁気テープ３００から読み出されるＣＴＬ信号を示している。
【００６０】
信号FORMATTER は、メイン制御部７からフォーマッタ４に送られるコントロール信号およびフォーマッタ４の状態を示す信号を示している。
【００６１】
信号VD RECは、フォーマッタ４から電磁変換部６内のビデオヘッドに送られる記録指示信号を示している。
【００６２】
信号FORMATTER USE は、記録時にはメモリ３内の実データをフォーマッタ４に送るための送信指令信号を示し、再生時にはフォーマッタ４からメモリ３に実データを送るための送信指令信号を示している。この信号FORMATTER USE は、メイン制御部７によって生成され、サブ制御部５に送られる。
【００６３】
信号RD DATA は、フォーマッタ４から電磁変換部６に送られる記録データを示している。
【００６４】
記録動作開始後に、メモリ３内に１記録ブロック内の実データ総量に相当するデータが書き込まれると、サブ制御部５からメイン制御部７に送られるMEMORY FULL がＨレベルとなる。
【００６５】
MEMORY FULL がＨレベルとなると（時点ｔ１）、この後のSW TR の立ち下がりタイミングで（時点ｔ２）、メイン制御部７は、信号MC ON をＨレベルにさせて、キャプスタンモータ１００を駆動させる。また、メイン制御部７は、サブ制御部５を介してフォーマッタ４に記録開始指令(REC指令) を送信する。
【００６６】
フォーマッタ４は、記録開始指令を受信すると、記録動作モードとなり、RD DATA で示すようにダミーデータを出力するとともに、VD RECをＨレベルにさせるので、電磁変換部６内のビデオヘッドによってダミーデータの磁気テープ３００への記録が開始せしめられる。また、ＣＴＬ録再回路７ａによるＣＴＬ信号の磁気テープ３００への記録が開始する。
【００６７】
この後、メイン制御部７は、所定のタイミング（ｔ３）で、サブ制御部５に送られているFORMATTER USE をＨレベルにさせる。FORMATTER USE がＨレベルとなると、メモリ３からフォーマッタ４への実データの送信が開始される。Ｄ−ＶＨＳ規格のフォーマッタ４ではＤ−ＶＨＳのフォーマットにおいて６トラックシーケンスを守る必要があるためフォーマッタ４の内部にメモリを持っており、フォーマッタ４に送られたデータは一旦メモリに格納された後、RD DATA で示すように遅延されて出力される。したがって、実データは、時点ｔ３より所定時間遅れた時点ｔ４から、磁気テープ３００に記録され始める。
【００６８】
ＣＴＬ信号のスタートマークは、上述したように、再生時にエンベロープが安定する位置、すなわち、”０”のＣＴＬが８つ出力された後に出力されて、磁気テープ３００に記録される。
【００６９】
図７は、メモリ３から１記録ブロック内の実データ総量に相当するデータが全て読み出されたときの各部の信号を示している。
【００７０】
メモリ３から１記録ブロック内の実データ総量に相当するデータが全て読み出されると、サブ制御部５からメイン制御部７に送られるMEMORY FULL がＬレベルとなる。
【００７１】
MEMORY FULL がＬレベルとなると（時点ｔ５）、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＬレベルにする。FORMATTER USE がＬレベルとなると、メモリ３からフォーマッタ４への実データの送信が停止せしめられる。ただし、上述したように、フォーマッタ４に送られたデータは遅延されて出力されるため、RD DATA に示すように、MEMORY FULL がＬレベルとなった時点ｔ５の後においてもフォーマッタ４から電磁変換部６に実データが送られる。
【００７２】
実データの磁気テープ３００への記録が終了すると（時点ｔ６）、フォーマッタ４は所定量のダミーデータを電磁変換部６に送る。実データの磁気テープ３００への記録が終了し（時点ｔ６）、ダミーデータの記録が開始される時点から、ＣＴＬ信号のエンドマークの記録が開始される。
【００７３】
メイン制御部７は、MEMORY FULL がＬレベルとなった時点ｔ５の後、所定のタイミングで（時点ｔ７）、サブ制御部５を介して、フォーマッタ４に記録停止指令(STOP 指令) を送る。フォーマッタ４は、記録停止指令を受信すると、停止状態となるとともに、VD RECをＬレベルにさせるので、電磁変換部６内のビデオヘッドによる磁気テープ３００への記録が停止せしめられる。
【００７４】
また、メイン制御部７は、フォーマッタ４が記録動作を停止するタイミング（時点ｔ８）で、MC ON をＬレベルにさせ、キャプスタンモータ１００を停止させる。また、メイン制御部７は、ＣＴＬ録再回路７ａによるＣＴＬ信号の磁気テープ３００への記録を停止させる。
【００７５】
〔４〕再生動作についての説明
【００７６】
再生時には、電磁変換部６内のビデオヘッドによって磁気テープから１記録ブロック単位毎にデータが読み出される。読み取られたデータは、電磁変換部６内の再生アンプを介してフォーマッタ４に送られる。フォーマッタ４は、送られてきたデータに対して記録時とは逆の変換を行う。フォーマッタ４によって得られた実データ（付加情報、圧縮ビデオデータおよび圧縮オーディオデータ）は、バスライン８を通じて、メモリ３に書き込まれる。
【００７７】
この際、サブ制御部５のＦＰＧＡ５２は、次のような制御を行なう。ＣＰＵ５１からの再生データ書き込み命令により、メモリ３のサブバンクにデータ”０”を書き込み、サブバンクのデータをクリアする。これは、磁気テープの傷等によるドロップアウトで、データブロックが欠落し、メモリ３に書き込めなかったデータブロック及びピクチャーサーチ時にメモリ３に書き込まれないデータブロックを検出するために行なわれる。
【００７８】
ＦＰＧＡ５２は、フォーマッタ４により、データブロックが送られてくると、図８に示すように、メモリ３のメインバンクに、送られてきたデータブロックを順次書き込む。また、ＦＰＧＡ５２は、そのデータブロックの付加情報部分のシーケンシャル番号を検出し、そのシーケンシャル番号に対応したサブバンクのアドレスに、当該データブロックのメインバンクへの格納アドレス情報（スタートアドレスおよびエンドアドレス）を書き込む。
【００７９】
１記録ブロックの再生が終了した時点（ＣＰＵ５１からの再生データ書き込み命令が解除された時）で、サブ制御部５のＦＰＧＡ５２は、ＣＰＵ５１に、アドレス情報を書き込んだサブバンクのアドレスのうちの最大値（以下、書き込みアドレス最大値という）を通知する。
【００８０】
このようにして、メモリ３のメインバンクに１記録ブロック内の実データの全てが書き込まれると、ＣＰＵ５１からの読み出し命令により、ＦＰＧＡ５２によってメモリ３からデータが読み出される。
【００８１】
ＣＰＵ５１がサブバンクのアドレスをＦＰＧＡ５２に指示すると、ＦＰＧＡ５２は指示されたアドレスに格納されているスタートアドレスおよびエンドアドレスを取得し、取得アドレスに基づいてメインバンクからデータブロックを読み出す。
【００８２】
通常再生時には、ＣＰＵ５１は、サブバンクのアドレスとして、最小値”１”から書き込みアドレス最大値まで、順番に指定していく。したがって、メインバンクから、記録ブロック内のデータブロックが、シーケンシャル番号（時系列番号）の順番で順次読み出される。
【００８３】
なお、磁気テープの傷などによるドロップアウト等でデータブロックが欠落した場合には、そのデータブロックに対応するサブバンク内のデータが”０”となっているため、ＦＰＧＡ５２は、読み出すべきデータブロックがメインバンクに存在しないことをＣＰＵ５１に通知する。ＣＰＵ５１は、その通知を受けると、指定アドレスを次のアドレスに更新する。
【００８４】
メモリ３から読み出されたＱテーブルデータは圧縮／伸長器１３に、圧縮ビデオデータは圧縮／伸長器１３経由でメモリ１４の領域ＩＩＩに送られる。また、メモリ３から読み出された圧縮オーディオデータはＦＩＦＯメモリ２５に送られる。
【００８５】
メモリ１４の領域ＩＩＩに送られた圧縮ビデオデータはＱテーブルデータに基づいて、圧縮／伸長器１３で伸長される。圧縮／伸長器１３による伸長処理後に得られた１フィールド単位のＹＵＶデジタルデータは、メモリ１４の領域Ｉ、ＩＩに交互に書き込まれる。
【００８６】
メモリ１４の領域Ｉ、ＩＩに書き込まれたＹＵＶデジタルデータは、圧縮／伸長器１３によって読み出されて、エンコーダ１２に送られる。エンコーダ１２は、ＹＵＶデジタルデータをＤ／Ａ変換した後、エンコードし、これによって得られたコンポジットビデオ信号およびＹ／Ｃコンポーネント信号を出力する。
【００８７】
一方、ＦＩＦＯメモリ２５に書き込まれた圧縮オーディオデータは、ＰＣＭエンコーダ／デコーダ２４によってデコードされ、Ｄ／Ａ変換器２３に送られる。Ｄ／Ａ変換器２３は、デジタルオーディオデータをＤ／Ａ変換し、得られたアナログオーディオ信号をフィルタ２１に出力する。フィルタ２１は、送られてきたアナログオーディオ信号から、Ｄ／Ａ変換器２３によるＤ／Ａ変換時に発生した高域のノイズ成分を除去して、得られたアナログオーディオ信号を出力する。
【００８８】
再生開始直後においては、メイン制御部７は、信号MC ON をＨレベルとして、キャプスタンモータ１００を駆動させる。これにより、磁気テープ３００から読み出されたデータがメモリ３に書き込まれていく。そして、磁気テープ３００からエンドマークが検出されるとメイン制御部７は、信号MC ON をＬレベルとして、キャプスタンモータ１００を停止させる。
【００８９】
キャプスタンモータ１００が駆動せしめられた後において、メモリ３にある程度のデータが蓄積されると、メモリ３からデータが順次読み出される。メモリ３から読み出されたＱテーブルデータおよび圧縮ビデオデータは、ビデオ処理部１に送られ、上述したような処理が行なわれて出力される。また、メモリ３から読み出された圧縮オーディオデータは、オーディオ処理部２に送られ、上述したような処理が行なわれて出力される。
【００９０】
図９は、再生時において、メモリ３に書き込まれた１記録ブロック内の実データ総量に相当するデータの全てが、メモリ３から読み出されたときの各部の信号を示している。
【００９１】
図９において、信号ENV は、再生時に磁気テープ３００から読み出されたデータを示している。また、信号PB Hは、内部のビデオ回路が再生画をメモリ３に取り込める状態となっていることを示す信号である。
【００９２】
メモリ３に書き込まれた１記録ブロック内の実データ総量に相当するデータの全てが、メモリ３から読み出されると、信号MEMORY FULL がＬレベルとなる。信号MEMORY FULL がＬレベルとなると（時点ｔ１１）、この後のSW TR の立ち下がりタイミングで（時点ｔ１２）、メイン制御部７は、信号MC ON をＨレベルにして、キャプスタンモータ１００を駆動させる。この後、ＣＴＬ録再回路７ａによるＣＴＬ信号の再生が開始される。
【００９３】
この後に、メイン制御部７は、ＣＴＬ信号からなるスタートマーク”１０１０１０１０”の”１０”を２度検出すると（時点１３）、サブ制御部５を介してフォーマッタ４に再生開始指令( PB指令) を送るとともに、信号PB HをＨレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＨレベルにさせる。
【００９４】
フォーマッタ４は、再生開始指令を受信すると、再生動作モードとなる。FORMATTER USE がＨレベルとなると、フォーマッタ４からメモリ３への実データの送信が開始される。メモリ３にある程度のデータが書き込まれると、メモリ３からデータが順次読み出される。
【００９５】
図１０は、再生時において、メモリ３に１記録ブロック内の実データが書き込まれている途中において、ＣＴＬ信号からなるエンドマークが検出されたときの各部の信号を示している。
【００９６】
メモリ３に１記録ブロック内の実データが書き込まれている途中において、メイン制御部７がＣＴＬ信号からなるエンドマーク”１０１０１０１０”における”１０”を２度検出すると（時点ｔ１４）、メイン制御部７は、信号MC ON をＬレベルにして、キャプスタンモータ１００を停止させる。このため、記録ブロックの後側ダミーデータ部の途中で磁気テープ３００が停止せしめられる。
【００９７】
また、メイン制御部７は、エンドマーク”１０１０１０１０”における”１０”を２度検出した時点ｔ１４から後の所定のタイミングで（時点ｔ１５）、サブ制御部５を介してフォーマッタ４に再生停止指令(STOP 指令) を送るとともに、信号PB HをＬレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＬレベルにさせる。
【００９８】
フォーマッタ４は、再生停止指令を受信すると、停止モードとなる。FORMATTER USE がＬレベルとなると、フォーマッタ４からメモリ３への実データの送信が停止せしめられる。
【００９９】
上記実施の形態によれば、記録ブロック単位毎にデータを記録するデジタルＶＴＲにおいて、記録時に、サーボ及びメカ系の安定する記録ブロックの開始点および記録ブロックの終了点とを、コントロールトラックにスタートマークおよびエンドマークとして記録しているため、記録ブロックの安定した記録再生が可能となる。またエンベロープが安定してからフォーマッタを動作させているので、フォーマッタの誤動作も防ぐことが可能となる。
【０１００】
〔５〕早送り再生（早戻し再生）動作についての説明
【０１０１】
〔５−１〕早送り再生動作についての説明
【０１０２】
図１１および図１２は、早送り再生時の各部の信号を示している。
【０１０３】
早送り再生時においても、上記〔４〕で説明した通常再生時と同様にして、キャプスタンモータ１００が駆動される。そして、ＣＴＬ録再回路７ａによるＣＴＬ信号の再生が開始せしめられる。
【０１０４】
この後に、メイン制御部７は、ＣＴＬ信号からなるスタートマーク”１０１０１０１０”の”１０”を２度検出すると（時点ｔ２１）、サブ制御部５を介してフォーマッタ４に再生開始指令(PB 指令) を送るとともに、信号PB HをＨレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＨレベルにさせる。
【０１０５】
フォーマッタ４は、再生開始指令を受信すると、再生動作モードとなる。FORMATTER USE がＨレベルとなると、フォーマッタ４からメモリ３への実データの送信が開始される。メモリ３にある程度のデータが書き込まれると、メモリ３からデータが順次読み出される。
【０１０６】
また、メモリ３に所定量の実データが蓄積された時点（ｔ２２）、この例では、メモリ３に０．５秒（１５ＣＴＬ＝３０トラック）分の実データが蓄積された時点で、メイン制御部７はキャプスタンモータ１００を加速するための加速指令を発生する。これにより、キャプスタンモータ１００の速度モードがプレイモード（通常再生速度モード）からそれより速いサーチ速度モードに変更せしめられる。
【０１０７】
また、メイン制御部７は、フォーマッタ４の誤動作を防止するため、時点ｔ２２で、フォーマッタ４に対して停止指令を送る。したがって、早送り再生時には、１記録ブロック内の実データのうち、先頭の３０トラック分のみが再生出力される。
【０１０８】
この後、キューマークを構成する”０”がキューマーク検出回路９によって検出され、１６ＣＴＬからなるキューマークのうちの８ＣＴＬをメイン制御部７が確認した時点（ｔ２３）で、メイン制御部７はキャプスタンモータ１００を減速するための減速指令を発生する。これにより、キャプスタンモータ１００の速度モードがサーチ速度モードからプレイモードに戻される。なお、キューマークを構成する”０”はキューマーク検出回路９によって検出され、その検出結果がメイン制御部７に送られる。
【０１０９】
この後、メイン制御部７がＣＴＬ信号からなるエンドマーク”１０１０１０１０”における”１０”を２度検出すると（時点ｔ２４）、メイン制御部７は、信号MC ON をＬレベルにして、キャプスタンモータ１００を停止させる。このため、記録ブロックの後側ダミーデータ部の途中で磁気テープ３００が停止せしめられる。
【０１１０】
また、メイン制御部７は、エンドマーク”１０１０１０１０”における”１０”を２度検出した時点ｔ２４から後の所定のタイミングで（時点ｔ２５）、信号PB HをＬレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＬレベルにさせる。
【０１１１】
この後、メイン制御部７は、MC ON を再度Ｈレベルにさせ、キャプスタンモータ１００を駆動させる。そして、同様な動作が繰り返し行なわれる。
【０１１２】
図１３は、早送り再生時の時間経過とテープ位置との関係を示している。図１３における折れ線は、縦軸に経過時間Ｔをとり、横軸にテープ位置をとった場合の、時間経過とテープ位置との関係を示している。
【０１１３】
図１３において、ｔ１、ｔ３、ｔ５はキャプスタンモータ１００の加速時点を示し、ｔ２、ｔ４、ｔ６はキャプスタンモータ１００の減速位置（キューマーク検出時点）を示している。キャプスタンモータ１００の加速時点ｔ１、ｔ３、ｔ５の前に実データが取り込まれている。
【０１１４】
このように、早送り再生時においては、１記録ブロック中の実データがメモリ３に所定量蓄積された時点で、メモリ３へのデータの取込みを停止させるとともにキャプスタンモータ１００を加速させ、キューマークが検出された時にキャプスタンモータ１００を減速させるといった動作を繰り返し行なう。したがって、各記録ブロックの実データの先頭部分のみが順次再生される。
【０１１５】
早送り再生時の、メモリ３へのデータの書き込み動作およびメモリ３からのデータの読み出し動作について、説明する。
【０１１６】
実データの先頭部分のメモリ３への書き込み動作は、通常再生時と同じであり、メモリ３内の内部には、図１４に示すようなデータが格納される。
【０１１７】
つまり、ＣＰＵ５１からの再生データ書き込み命令により、メモリ３のサブバンクにデータ”０”を書き込み、サブバンクのデータをクリアする。
【０１１８】
ＦＰＧＡ５２は、フォーマッタ４により、データブロックが送られてくると、図１４に示すように、メモリ３のメインバンクに、送られてきたデータブロックを順次書き込む。また、ＦＰＧＡ５２は、そのデータブロックの付加情報部分のシーケンシャル番号を検出し、そのシーケンシャル番号に対応したサブバンクのアドレスに、当該データブロックのメインブロックへの格納アドレス情報（スタートアドレスおよびエンドアドレス）を書き込む。
【０１１９】
１記録ブロックの実データの先頭部分の再生が終了した時点（ＣＰＵ５１からの再生データ書き込み命令が解除された時）で、サブ制御部５のＦＰＧＡ５２は、ＣＰＵ５１に、アドレス情報を書き込んだサブバンクのアドレスのうちの最大値（以下、書き込みアドレス最大値という）を通知する。
【０１２０】
このようにして、メモリ３に１記録ブロック内の実データの先頭部分が書き込まれると、ＣＰＵ５１からの読み出し命令により、ＦＰＧＡ５２によってメモリ３からデータが読み出される。
【０１２１】
早送り再生時には、ＣＰＵ５１は、サブバンクのアドレスとして、１＋１６Ｎ（Ｎ＝０，１，…）によって規定される値を、１から書き込みアドレス最大値まで、昇順に指定していく。したがって、メインバンクから実データ部の先頭に記録されたサーチ用データブロックが時系列の順番で読み出される。
【０１２２】
〔５−２〕早戻し再生動作についての説明
図１５は、早戻し再生時の時間経過とテープ位置との関係を示している。図１５における折れ線は、縦軸に経過時間Ｔをとり、横軸にテープ位置をとった場合の、時間経過とテープ位置との関係を示している。
【０１２３】
図１５に示すように、早戻し再生時には、２記録ブロック以上、テープを逆方向にサーチ速度モードで送って、キューマークが検出されると（時点ｔ１）、正方向にテープを通常再生速度モード（プレイモード）で送る。エンドマークが検出されると（時点ｔ２）、一旦テープを停止させた後、テープを再度、正方向にプレイモードで送る。そして、スタートマークを検出した後、所定時間だけ実データの取込みを行なうと（時点ｔ３）、テープを停止させる。これにより、記録ブロック（ｎ−１）の先頭部分の再生が行なわれる。
【０１２４】
この後、２記録ブロック以上、テープを逆方向にサーチ速度モードで送って、キューマークが検出されると（時点ｔ４）、正方向にテープを通常再生速度モード（プレイモード）で送る。エンドマークが検出されると（時点ｔ５）、一旦テープを停止させた後、テープを再度、正方向にプレイモードで送る。そして、スタートマークを検出した後、所定時間だけ実データの取込みを行なうと（時点ｔ６）、テープを停止させる。これにより、記録ブロック（ｎ−２）の先頭部分の再生が行なわれる。以上の動作を繰り返すことにより、早戻し再生が行なわれる。
【０１２５】
早戻し再生時においても、実データの先頭部分のメモリ３への書き込み動作は、早送り通常再生時と同じであり、メモリ３内の内部には、図１４に示すようなデータが格納される。
【０１２６】
早戻し再生時においては、ＣＰＵ５１は、サブバンクのアドレスとして、１＋１６Ｎ（Ｎ＝０，１，…）で規定される値を、書き込みアドレス最大値から最小値（＝１）まで、降順に順次指定していく。したがって、メインバンクから実データ部の先頭に記録されたサーチ用データブロックが時系列の順序と反対の順序で読み出される。
【０１２７】
【発明の効果】
この発明によれば、フォーマッタとして特殊なものを用いることなく、早送り再生を行なえるようになり、しかも早送り時の再生映像をなめらかにすることができるようになる。
【図面の簡単な説明】
【図１】デシタルＶＴＲの構成を示すブロック図である。
【図２】磁気テープに記録される１記録ブロックの構成および磁気テープのコントロールトラックに記録されるＣＴＬマーキングの構成を示す模式図である。
【図３】１フィールド分のデータブロックの構成を示す模式図である。
【図４】記録時に、メモリ３のメインバンク(MAIN BANK) とサブバンク(SUB BANK)に蓄積される情報を示す模式図である。
【図５】記録時に、磁気テープに記録される実データの内容（データブロック）を示す模式図である。
【図６】記録動作開始後に、メモリ３内に１記録ブロック内の実データ総量に相当するデータが書き込まれたときの各部の信号を示すタイミングチャートである。
【図７】記録時おいて、メモリ３から１記録ブロック内の実データ総量に相当するデータが全て読み出されたときの各部の信号を示すタイミングチャートである。
【図８】再生時に、メモリ３のメインバンク(MAIN BANK) とサブバンク(SUB BANK)に蓄積される情報を示す模式図である。
【図９】再生時において、メモリ３に書き込まれた１記録ブロック内の実データ総量に相当するデータの全てが、メモリ３から読み出されたときの各部の信号を示すタイミングチャートである。
【図１０】再生時において、メモリ３に１記録ブロック内の実データが書き込まれている途中において、ＣＴＬ信号からなるエンドマークが検出されたときの各部の信号を示すタイミングチャートである。
【図１１】早送り再生時の各部の信号を示すタイミングチャートである。
【図１２】早送り再生時の各部の信号を示すタイミングチャートである。
【図１３】早送り再生時の時間経過とテープ位置との関係を示すタイミングチャートである。
【図１４】早送り再生時に、メモリ３のメインバンク(MAIN BANK) とサブバンク(SUB BANK)に蓄積される情報を示す模式図である。
【図１５】早戻し再生時の時間経過とテープ位置との関係を示すタイミングチャートである。
【符号の説明】
１ ビデオ処理部
２ オーディオ処理部
３ メモリ
４ フォーマッタ
５ サブ制御部
６ 電磁変換部
７ メイン制御部
９ キューマーク検出回路
【発明の属する技術分野】
この発明は、入力映像を間欠的に記録するデジタルＶＴＲ等のデジタルＶＴＲに関する。
【０００２】
【従来の技術】
記録時において、実データ（入力映像・音声データまたはその圧縮データ）をメモリに蓄積し、記録ブロック単位のデータが蓄積される毎に、１記録ブロック単位のデータを磁気テープに記録し、再生時には磁気テープに記録されたデータを記録ブロック単位毎に間欠的に読み出し、磁気テープから読み出されたデータをメモリに蓄積し、メモリに蓄積されたデータを読み出して再生出力するデジタルＶＴＲが知られている。
【０００３】
このようなデジタルＶＴＲでは、磁気テープを通常再生速度より速い速度で送って再生を行なうこと、つまり、早送り再生（早戻し再生を含む）を行なうことは困難であった。早送り再生を行なうようにするためには、予め記録データ上に、通常再生用データとは別に早送り再生用データを作成させることが必要であり、フォーマッタとしてそのような機能を持った特殊なものを用いる必要があった。
【０００４】
そこで、本出願人は、フォーマッタとして特殊なものを用いることなく、早送り再生を行なえるようになるデジタルＶＴＲを開発し、平成１２年２月２８日に特許出願した（特願２０００−５１３０２参照）。
【０００５】
つまり、本出願人が開発したデジタルＶＴＲは、記録時において、磁気テープのコントロールトラックに、各記録ブロックの中間の所定位置に対応する位置にキューマークを記録させる手段、早送り再生時において、１記録ブロック中の実データがメモリに所定量蓄積された時点で、メモリのデータの取込みを停止させるとともにキャプスタンモータを加速させる手段、およびキューマークが検出されたときに、キャプスタンモータを減速させる手段を備えている。
【０００６】
この方法では、早送り再生時において、各記録ブロック中の実データの先頭部分（例えば０．５秒分）のみを順次再生することになる。このため、早送り再生時において、隣り合う記録ブロックの再生映像に時間差が生じるため、再生映像がなめらかにならないという問題がある。
【０００７】
【発明が解決しようとする課題】
この発明は、フォーマッタとして特殊なものを用いることなく、早送り再生を行なえるようになり、しかも早送り時の再生映像をなめらかにすることができるデジタルＶＴＲを提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明によるデジタルＶＴＲは、記録時において、実データを１フィールド単位のデータブロック毎にメモリに時系列の順番で蓄積していき、複数のデータブロックを含む所定の記録ブロック単位の実データがメモリに蓄積される毎に、その記録ブロック単位の実データを磁気テープに記録し、通常再生時には磁気テープに記録された実データを記録ブロック単位毎に間欠的に読み出し、磁気テープから読み出された実データをメモリに蓄積し、メモリに蓄積された実データを読み出して再生出力するデジタルＶＴＲであって、記録時において、複数のデータブロックからなる１記録ブロック単位の実データがメモリに蓄積されると、メモリから所定フィールド数ずつ間隔をおいてデータブロックを読み出し、読み出した各データブロックに時系列番号を付加したものをサーチ用データブロックとして磁気テープに記録した後、残りのデータブロックをメモリから読み出し、読み出した各データブロックに時系列番号を付加して磁気テープに記録する記録制御手段、通常再生時において、磁気テープから読み出された１記録ブロック単位の実データがメモリに蓄積されると、メモリに蓄積された実データを構成する各データブロックを、時系列番号の順番で読み出して再生する通常再生制御手段、早送り再生時においては、１記録ブロック内の実データのうちの先頭部分のサーチ用データブロックのみを磁気テープから読み出してメモリに蓄積するとともに、メモリに蓄積したサーチ用データブロックを所定の順番で読み出して再生する早送り再生制御手段を備えていることを特徴とする。
【０００９】
メモリはメインバンクとサブバンクとを備えており、記録制御手段は、１記録ブロック単位の実データをデータブロック毎にメインバンクに蓄積していくとともに、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、サブバンクから所定アドレス数ずつ間隔をおいてアドレス情報を読み出すことによって、メインバンクから所定フィールド数ずつ間隔をおいてデータブロックを読み出し、読み出した各データブロックに時系列番号を付加したものをサーチ用データブロックとして磁気テープに記録する手段、およびこの後、サブバンクから残りのアドレス情報を、時系列の順番で読み出すことにより、残りのデータブロックをメモリから読み出し、読み出した各データブロックに時系列番号を付加したものを磁気テープに記録する手段を備えている。
【００１０】
メモリはメインバンクとサブバンクとを備えており、通常再生制御手段は、１記録ブロック内の各データブロックを磁気テープから読み出してメインバンクに蓄積していくとともに、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、およびサブバンクから、サブバンクのアドレス順に、アドレス情報を読み出すことによって、メインバンクからデータブロックを時系列番号の順番で読み出して再生する手段を備えている。
【００１１】
メモリはメインバンクとサブバンクとを備えており、早送り再生制御手段は、１記録ブロック内の実データのうちの先頭部分のサーチ用データブロックのみを磁気テープから読み出してメインバンクに蓄積していくとともに、各サーチ用データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、およびサブバンクから所定アドレス数ずつ間隔をおいてアドレス情報を読み出すことによって、メインバンクから各サーチ用データブロックを読み出して再生する手段を備えている。
【００１２】
記録時において、磁気テープのコントロールトラックに、各記録ブロックの中間の所定位置に対応する位置にキューマークを記録させる手段、ならびに早送り再生時において、１記録ブロック中の実データがメモリに所定量蓄積された時点で、メモリへのデータの取込みを停止させるとともにキャプスタンモータを加速させる手段、およびキューマークが検出されたときに、キャプスタンモータを減速させる手段を備えていることが好ましい。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明を監視システムに用いられるデジタルＶＴＲに適用した場合の実施の形態について説明する。
【００１４】
〔１〕デシタルＶＴＲの構成の説明
【００１５】
図１は、デシタルＶＴＲの構成を示している。
デジタルＶＴＲは、ビデオ処理部１、オーディオ処理部２、メモリ３、フォーマッタ４、サブ制御部５、電磁変換部６、メイン制御部７、キューマーク検出回路９等を備えている。
【００１６】
メイン制御部７は、マイクロコンピュータで構成され、システムコントローラの機能とサーボブロックの機能とを備えている。メイン制御部７は、キャプスタン用周波数発生器（ＣＦＧ）１０１の出力、ＣＴＬ信号等に基づいてキャプスタンモータ１００を制御するとともに、ドラム用位相発生器（ＤＰＧ）２０１の出力、ドラム用周波数発生器（ＤＦＧ）２０２の出力等に基づいてドラムモータ２００を制御する。
【００１７】
メイン制御部７内のＣＴＬ録再回路７ａは、記録時には、ＣＴＬヘッド３０１を用いて磁気テープ３００のコントロールトラックにＣＴＬ信号を記録し、再生時には、ＣＴＬヘッド３０１を用いて磁気テープ３００のコントロールトラックからＣＴＬ信号を読み取る。キューマーク検出回路９は、早送り再生または早戻し再生時にＣＴＬ録再回路７ａによって磁気テープ３００から読み取られたＣＴＬ信号に基づいて後述するキューマークを検出するためのものである。
【００１８】
ビデオ処理部１は、デコーダ１１、エンコーダ１２、ＪＰＥＧ規格の圧縮／伸長器１３および圧縮／伸長処理用のメモリ１４から構成される。メモリ１４は、１フィールド分の容量をそれぞれ有しかつ入力データが交互に書き込まれる領域Ｉ、ＩＩおよびＪＰＥＧ圧縮後のデータを格納する領域ＩＩＩに分割されている。
【００１９】
オーディオ処理部２はフィルタ２１、Ａ／Ｄ変換器２２、Ｄ／Ａ変換器２３、ＰＣＭエンコーダ／デコーダ２４およびＦＩＦＯメモリ２５から構成される。サブ制御部５はＣＰＵ５１およびＦＰＧＡ５２から構成される。ビデオ処理部１、オーディオ処理部２、メモリ３、フォーマッタ４およびサブ制御部５は、データバスライン８を介して互いに接続されている。サブ制御部５はメイン制御部７と接続されている。
【００２０】
〔２〕磁気テープに記録される１記録ブロックの構成およびＣＴＬマーキングの構成についての説明
【００２１】
このデジタルＶＴＲでは、磁気テープに所定の記録ブロック単位ずつデータが間欠的に記録される。図２は、磁気テープに記録される１記録ブロックの構成およびＣＴＬマーキングの構成を示している。
【００２２】
この実施の形態では、磁気テープへの記録フォーマットをＤ−ＶＨＳ、１記録ブロックを３３６トラック、メモリ３の容量を６４Ｍビット（８Ｍバイト）とする。
【００２３】
１記録ブロックは、図２（ａ）に示すように、３３６トラック分（１６８ＣＴＬ分）のデータからなり、複数フィールド数分のデータを含んでいる。１記録ブロックは、３２トラック分（１６ＣＴＬ分）の前側ダミーデータ部、それに続く２８８トラック分（１４４ＣＴＬ分）の実データ部および１６トラック分（８ＣＴＬ分）の後側ダミーデータ部とからなる。
【００２４】
また、１記録ブロックに対応するＣＴＬマーキングは、図２（ｂ）に示すように、”０”を示す先頭の８ＣＴＬ、それに続くスタートマークを表す８ＣＴＬ、それに続く”０”を示す６８ＣＴＬ、それに続くキュー（CUE)マークを表す１６ＣＴＬ、それに続く”０”を示す６０ＣＴＬ、およびそれに続くエンドマークを表す８ＣＴＬからなる。
【００２５】
スタートマークはＶＨＳ規格によるＶＩＳＳ／ＶＡＳＳ信号のショートＳの”０”、”１”を使用した”１０１０１０１０”から構成される。エンドマークはＶＨＳ規格によるＶＩＳＳ／ＶＡＳＳ信号のロングＬの”０”、”１”を使用した”１０１０１０１０”から構成される。
【００２６】
ＶＨＳ規格ではショートＳの”０”のＮ極書き込み時間とＳ極書き込み時間との比は５７．５：４２．５と定義され、ショートＳの”１”のＮ極書き込み時間とＳ極書き込み時間との比は２５．０：７５．０と定義されている。また、ロングＬの”０”のＮ極書き込み時間とＳ極書き込み時間との比は６２．５：３７．５と定義され、ロングＬの”１”のＮ極書き込み時間とＳ極書き込み時間との比は３０．０：７０．０と定義されている。
【００２７】
キューマークとしては、ＶＨＳ規格で定義されているショートＳおよびロングＬの”０”、”１”とは、Ｎ極書き込み時間とＳ極書き込み時間との比が異なる”０”を使用した”００００００００００００００００”が用いられる。この例では、キューマークを構成する”０”としては、Ｎ極書き込み時間とＳ極書き込み時間との比が、８０：２０の”０”が用いられている。
【００２８】
この理由は、通常のＶＩＳＳ／ＶＡＳＳを判定するための判定部が、キューマークを構成するＣＴＬを、ＶＩＳＳ／ＶＡＳＳ信号を構成する”０”または”１”と誤認識するのを防止するためである。このため、通常のＶＩＳＳ／ＶＡＳＳ判定部とは別に、キューマーク検出回路９が設けられているのである。
【００２９】
スタートマーク、エンドマーク、キューマーク以外の”０”としては、ＶＨＳ規格で定義されているショートＳまたはロングＬの”０”が用いられている。
【００３０】
なお、ＣＴＬ信号のスタートマークを、１記録ブロックの先頭に相当する位置に記録せずに、”０”のＣＴＬが８つ出力された後に記録させるようにしているのは、次のような理由による。つまり、このＶＴＲでは、再生時において、磁気テープは１記録ブロック分の再生が行なわれる毎に磁気テープ３００の走行が停止せしめられる。このため、再生時において１記録ブロックの最初の部分はエンベロープが安定しないので、その不安定な位置にスタートマークを記録すると、スタートマークの検出ミスが発生するおそれがある。そこで、１記録ブロックの先頭に相当する位置よりも後位置にスタートマークを記録しているのである。
【００３１】
〔３〕ＶＴＲの記録動作についての説明
【００３２】
記録時にはメイン制御部７は、キャプスタンモータ１００及びドラムモータ２００を一定速度で回転させるように制御する。また、ＣＴＬ録再回路７ａによって磁気テープ３００のコントロールトラックにＣＴＬ信号を記録する。
【００３３】
図示しない監視カメラ（ビデオカメラ）からのＮＴＳＣ方式のコンポジットビデオ信号、または輝度／色信号に分離されたＹ／Ｃコンポーネント信号は、デコーダ１１に入力される。デコーダ１１は、入力されたビデオ信号をＹＵＶ変換し、得られたＹＵＶ信号をＡ／Ｄ変換する。
【００３４】
デコーダ１１によって得られたＹＵＶデジタルデータは、ＪＰＥＧ規格で入出力データを圧縮伸長する圧縮／伸長器１３に送られる。圧縮／伸長器１３はＣＰＵ５１からデータバスライン８を経由して送られてくる録画間隔情報により、指示されたフィールド毎のＹＵＶデジタルデータをメモリ１４の領域Ｉ、ＩＩに交互に取り込む。メモリ１４に取り込まれたＹＵＶデジタルデータは、圧縮／伸長器１３によって圧縮される。圧縮後の圧縮ビデオデータはメモリ１４の領域ＩＩＩに書き込まれる。
【００３５】
メモリ１４の領域ＩＩＩに書き込まれた１フィールド分の圧縮ビデオデータは、ＣＰＵ５１からデータバスライン８を経由して送られてくる制御命令に基づき、圧縮／伸長器１３によってメモリ１４の領域ＩＩＩから読み出され、データバスライン８を経由して、メモリ３に書き込まれる。この際、ＦＰＧＡ５２によってＱテーブルデータ、映像データ領域を識別するための領域識別コードが圧縮ビデオデータに付加されてメモリ３に書き込まれる。
【００３６】
一方、ビデオカメラ（図示略）からのオーディオ信号はオーディオ処理部２内のフィルタ２１に連続して入力される。フィルタ２１は、オーディオ信号の高域ノイズ成分を除去し、帯域制限されたオーディオ信号をＡ／Ｄ変換器２２に出力する。Ａ／Ｄ変換器２２は、帯域制限されたオーディオ信号をＡ／Ｄ変換する。Ａ／Ｄ変換器２２によって得られたデジタルオーディオ信号は、ＰＣＭエンコーダ／デコーダ２４に連続して送られる。
【００３７】
ＰＣＭエンコーダ／デコーダ２４は、送られてきたデジタルオーディオ信号を、ＰＣＭ方式により圧縮する。圧縮後の圧縮オーディオデータは、ＦＩＦＯメモリ２５に書き込まれる。ＦＩＦＯメモリ２５は、上記録画間隔毎に書き込まれた圧縮オーディオデータを読み出し、データバスライン８を経由してメモリ３に書き込む。この際、ＦＰＧＡ５２によってオーディオデータ領域を識別するための領域識別コードが圧縮オーディオデータに付加されてメモリ３に書き込まれる。また、ＣＰＵ５１から記録日時、録画間隔等の付加情報もメモリ３へ蓄えられる。
【００３８】
圧縮ビデオデータ、圧縮オーディオデータおよび付加情報は、１フィールド単位で図３に示すようにフォーマット化され、１つのデータブロックとしてメモリ３に蓄積される。
【００３９】
つまり、１フィールド分のデータブロックは、ヘッダ部８１、オーディオデータ部８２および映像データ部８３からなる。
【００４０】
ヘッダ部８１には、付加情報、Ｑテーブルデータ等が含まれている。ヘッダ部８１の先頭には、ヘッダ部８１の先頭であることを示すフレームヘッダＡが挿入されている。オーディオデータ部８２の先頭にはオーディオデータ領域であることを識別するための領域識別コードＢが挿入されている。映像データ部８３の先頭には映像データ領域であることを識別するための領域識別コードＣが挿入されている。映像データ部８３の最後には、映像データ部の最後であることを示すエンドコードＤが挿入されている。
【００４１】
メモリ３は、図４に示すように、メインバンク(MAIN BANK) とサブバンク(SUB BANK)とを備えている。サブ制御部５のＦＰＧＡ５２は、実データを１フィールド単位のデータブロック毎に、メインバンクに、時系列の順番で蓄積していく。図４において、データブロックの後の数字は、１記録ブロック内のデータブロックの時系列の順番を示している。
【００４２】
また、ＦＰＧＡ５２は、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく。格納アドレス情報には、先頭格納アドレス（スタートアドレス）および最終格納アドレス（エンドアドレス）がある。図４において、サブバンクの下側に記された１〜１４４の数字は、サブバンクのアドレスを表しているものとする。
【００４３】
メモリ３のメインバンクに所定の記録ブロック単位に応じた量のデータ（実データ）が蓄積される毎に、それらの実データ（圧縮ビデオデータ、圧縮オーディオデータ、付加情報）が読み出され、データバスライン８を経由して、フォーマッタ４に送られる。この例では、上述したように、１記録ブロックは３３６トラック分のデータからなり、そのうち２８８トラック分のデータが実データであるので、２８８トラック分のデータ（データブロック）がメモリ３のメインバンクに蓄積される毎に、そのデータが読み出されてフォーマッタ４に送られる。
【００４４】
データブロックの読み出しは、次のようにして行なわれる。つまり、まず、ＣＰＵ５１が、ＦＰＧＡ５２に対して、サブバンクのアドレスを指定する。ＦＰＧＡ５２は、ＣＰＵ５１によって指定されたサブバンクのアドレスに格納されているスタートアドレスおよびエンドアドレスを取得し、取得したスタートアドレスおよびエンドアドレスに基づいて、メインバンクからデータブロックを読み出す。
【００４５】
ＦＰＧＡ５２は、メインバンクから読み出した各データブロックの付加情報部分にシーケンシャル番号を付加して、フォーマッタ４に送る。シーケンシャル番号は、１記録ブロック内に含まれるデータブロックの時系列の順番を表す番号である。
【００４６】
フォーマッタ４によりフォーマット変換されたデータは電磁変換部６に送られ、電磁変換部６内の記録アンプおよびビデオヘッドを介して磁気テープ３００に記録される。１記録ブロック単位のデータの記録が終了する毎に、磁気テープは停止せしめられる。
【００４７】
この実施の形態では、後述するように、ピクチャーサーチ（早送り再生、早戻し再生）時には、各記録ブロックに対して、たとえば、実データ部分（２８８トラック）の先頭の０．５秒分（１５ＣＴＬ＝３０トラック）のみが再生される。
【００４８】
ＤＶＨＳのフォーマットでは、１トラックに２８KBYTE のデータを記録することができるため、1 フィールド当たり５６KBYTE の画質モードで記録を行なった場合、実データ部分に約１４４のデータブロックが記録されることになる。
【００４９】
ピクチャーサーチ時に再生されるデータは１記録ブロック当たり３０トラック分（１５個のデータブロック分）であるので、１０データブロック（１４４／１５＝９．６）以上飛ばして読み出せば、ピクチャーサーチ時に再生される映像がなめらかな映像となる。
【００５０】
そこで、この実施の形態では、磁気テープにデータを記録する際に、図５に示すように、磁気テープにおける実データ部の先頭部分（約３０トラック分）に、１６データブロック飛ばしで、データブロックを記録するようにした。そして、１記録ブロック内のデータブロックのうち、その残りのデータブロックを、それ以降に時系列の順番で記録するようにした。
【００５１】
つまり、メモリ３から実データをフォーマッタ４に送る際には、まず、ＣＰＵ５１は、所定アドレス数（この例では１６）ずつ間隔をおいて、サブバンクのアドレスを指定していく。つまり、ＣＰＵ５２は、１、１７、３３…というように、１＋１６Ｎ（Ｎ＝０，１，２，…、ただし、Ｎは、１＋１６Ｎ＜１４４を満たす値である）によって表されるアドレスを順次指定していく。
【００５２】
ＦＰＧＡ５２は、ＣＰＵ５２によって指定されたサブバンクのアドレスに格納されているアドレス情報（スタートアドレスおよびエンドアドレス）を取得し、取得したアドレス情報に基づいてメインバンクからデータブロックを読み出す。そして、読み出したデータブロックの付加情報部分にそのデータブロックに対応するシーケンシャル番号（時系列番号）を付加した後、そのデータブロックをフォーマッタ４に送る。
【００５３】
したがって、記録時には、図５に示すように、まず、メインバンクからデータブロックが１６ずつ間隔をおいて読み出され、読み出された各データブロックにシーケンシャル番号が付加されたものが、サーチ用データブロックとして磁気テープに記録される。
【００５４】
ＣＰＵ５１は、１＋１６Ｎ＜１４４を満たす最大の（１＋１６Ｎ）を指定した後、サブバンクの残りのアドレスを小さいものから順に順次していく。これにより、残りのデータブロックが時系列の順番で順次読み出され、読み出されデータブロックにシーケンシャル番号が付加されたものが、磁気テープに順次記録される。
【００５５】
図６は、記録動作開始後に、メモリ３内に１記録ブロック内の実データ総量に相当するデータが書き込まれたときの各部の信号を示している。
【００５６】
図６において信号MEMORY FULL は、メモリ３に１記録ブロック内の実データ総量に相当するデータが書き込まれたときにＨレベルとされ、その所定容量分のデータが読み出されたときにＬレベルにされる信号を示している。この信号MEMORY FULL は、サブ制御部５によって生成されて、メイン制御部７に送られる。この信号MEMORY FULL は、記録時には１記録ブロックの記録開始トリガ信号となり、再生時には１記録ブロックの再生開始トリガ信号となる。
【００５７】
信号SW TR は、フォーマッタ４より作成される位相サーボ用基準信号を示している。この信号SW TR は、フォーマッタ４からメイン制御部７に送られる。
【００５８】
信号MC ON は、キャプスタンモータ１００の駆動指令信号を示しており、メイン制御部７によって生成される。
【００５９】
信号CTL は、記録時には磁気テープ３００に記録されるＣＴＬ信号を示し、再生時には磁気テープ３００から読み出されるＣＴＬ信号を示している。
【００６０】
信号FORMATTER は、メイン制御部７からフォーマッタ４に送られるコントロール信号およびフォーマッタ４の状態を示す信号を示している。
【００６１】
信号VD RECは、フォーマッタ４から電磁変換部６内のビデオヘッドに送られる記録指示信号を示している。
【００６２】
信号FORMATTER USE は、記録時にはメモリ３内の実データをフォーマッタ４に送るための送信指令信号を示し、再生時にはフォーマッタ４からメモリ３に実データを送るための送信指令信号を示している。この信号FORMATTER USE は、メイン制御部７によって生成され、サブ制御部５に送られる。
【００６３】
信号RD DATA は、フォーマッタ４から電磁変換部６に送られる記録データを示している。
【００６４】
記録動作開始後に、メモリ３内に１記録ブロック内の実データ総量に相当するデータが書き込まれると、サブ制御部５からメイン制御部７に送られるMEMORY FULL がＨレベルとなる。
【００６５】
MEMORY FULL がＨレベルとなると（時点ｔ１）、この後のSW TR の立ち下がりタイミングで（時点ｔ２）、メイン制御部７は、信号MC ON をＨレベルにさせて、キャプスタンモータ１００を駆動させる。また、メイン制御部７は、サブ制御部５を介してフォーマッタ４に記録開始指令(REC指令) を送信する。
【００６６】
フォーマッタ４は、記録開始指令を受信すると、記録動作モードとなり、RD DATA で示すようにダミーデータを出力するとともに、VD RECをＨレベルにさせるので、電磁変換部６内のビデオヘッドによってダミーデータの磁気テープ３００への記録が開始せしめられる。また、ＣＴＬ録再回路７ａによるＣＴＬ信号の磁気テープ３００への記録が開始する。
【００６７】
この後、メイン制御部７は、所定のタイミング（ｔ３）で、サブ制御部５に送られているFORMATTER USE をＨレベルにさせる。FORMATTER USE がＨレベルとなると、メモリ３からフォーマッタ４への実データの送信が開始される。Ｄ−ＶＨＳ規格のフォーマッタ４ではＤ−ＶＨＳのフォーマットにおいて６トラックシーケンスを守る必要があるためフォーマッタ４の内部にメモリを持っており、フォーマッタ４に送られたデータは一旦メモリに格納された後、RD DATA で示すように遅延されて出力される。したがって、実データは、時点ｔ３より所定時間遅れた時点ｔ４から、磁気テープ３００に記録され始める。
【００６８】
ＣＴＬ信号のスタートマークは、上述したように、再生時にエンベロープが安定する位置、すなわち、”０”のＣＴＬが８つ出力された後に出力されて、磁気テープ３００に記録される。
【００６９】
図７は、メモリ３から１記録ブロック内の実データ総量に相当するデータが全て読み出されたときの各部の信号を示している。
【００７０】
メモリ３から１記録ブロック内の実データ総量に相当するデータが全て読み出されると、サブ制御部５からメイン制御部７に送られるMEMORY FULL がＬレベルとなる。
【００７１】
MEMORY FULL がＬレベルとなると（時点ｔ５）、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＬレベルにする。FORMATTER USE がＬレベルとなると、メモリ３からフォーマッタ４への実データの送信が停止せしめられる。ただし、上述したように、フォーマッタ４に送られたデータは遅延されて出力されるため、RD DATA に示すように、MEMORY FULL がＬレベルとなった時点ｔ５の後においてもフォーマッタ４から電磁変換部６に実データが送られる。
【００７２】
実データの磁気テープ３００への記録が終了すると（時点ｔ６）、フォーマッタ４は所定量のダミーデータを電磁変換部６に送る。実データの磁気テープ３００への記録が終了し（時点ｔ６）、ダミーデータの記録が開始される時点から、ＣＴＬ信号のエンドマークの記録が開始される。
【００７３】
メイン制御部７は、MEMORY FULL がＬレベルとなった時点ｔ５の後、所定のタイミングで（時点ｔ７）、サブ制御部５を介して、フォーマッタ４に記録停止指令(STOP 指令) を送る。フォーマッタ４は、記録停止指令を受信すると、停止状態となるとともに、VD RECをＬレベルにさせるので、電磁変換部６内のビデオヘッドによる磁気テープ３００への記録が停止せしめられる。
【００７４】
また、メイン制御部７は、フォーマッタ４が記録動作を停止するタイミング（時点ｔ８）で、MC ON をＬレベルにさせ、キャプスタンモータ１００を停止させる。また、メイン制御部７は、ＣＴＬ録再回路７ａによるＣＴＬ信号の磁気テープ３００への記録を停止させる。
【００７５】
〔４〕再生動作についての説明
【００７６】
再生時には、電磁変換部６内のビデオヘッドによって磁気テープから１記録ブロック単位毎にデータが読み出される。読み取られたデータは、電磁変換部６内の再生アンプを介してフォーマッタ４に送られる。フォーマッタ４は、送られてきたデータに対して記録時とは逆の変換を行う。フォーマッタ４によって得られた実データ（付加情報、圧縮ビデオデータおよび圧縮オーディオデータ）は、バスライン８を通じて、メモリ３に書き込まれる。
【００７７】
この際、サブ制御部５のＦＰＧＡ５２は、次のような制御を行なう。ＣＰＵ５１からの再生データ書き込み命令により、メモリ３のサブバンクにデータ”０”を書き込み、サブバンクのデータをクリアする。これは、磁気テープの傷等によるドロップアウトで、データブロックが欠落し、メモリ３に書き込めなかったデータブロック及びピクチャーサーチ時にメモリ３に書き込まれないデータブロックを検出するために行なわれる。
【００７８】
ＦＰＧＡ５２は、フォーマッタ４により、データブロックが送られてくると、図８に示すように、メモリ３のメインバンクに、送られてきたデータブロックを順次書き込む。また、ＦＰＧＡ５２は、そのデータブロックの付加情報部分のシーケンシャル番号を検出し、そのシーケンシャル番号に対応したサブバンクのアドレスに、当該データブロックのメインバンクへの格納アドレス情報（スタートアドレスおよびエンドアドレス）を書き込む。
【００７９】
１記録ブロックの再生が終了した時点（ＣＰＵ５１からの再生データ書き込み命令が解除された時）で、サブ制御部５のＦＰＧＡ５２は、ＣＰＵ５１に、アドレス情報を書き込んだサブバンクのアドレスのうちの最大値（以下、書き込みアドレス最大値という）を通知する。
【００８０】
このようにして、メモリ３のメインバンクに１記録ブロック内の実データの全てが書き込まれると、ＣＰＵ５１からの読み出し命令により、ＦＰＧＡ５２によってメモリ３からデータが読み出される。
【００８１】
ＣＰＵ５１がサブバンクのアドレスをＦＰＧＡ５２に指示すると、ＦＰＧＡ５２は指示されたアドレスに格納されているスタートアドレスおよびエンドアドレスを取得し、取得アドレスに基づいてメインバンクからデータブロックを読み出す。
【００８２】
通常再生時には、ＣＰＵ５１は、サブバンクのアドレスとして、最小値”１”から書き込みアドレス最大値まで、順番に指定していく。したがって、メインバンクから、記録ブロック内のデータブロックが、シーケンシャル番号（時系列番号）の順番で順次読み出される。
【００８３】
なお、磁気テープの傷などによるドロップアウト等でデータブロックが欠落した場合には、そのデータブロックに対応するサブバンク内のデータが”０”となっているため、ＦＰＧＡ５２は、読み出すべきデータブロックがメインバンクに存在しないことをＣＰＵ５１に通知する。ＣＰＵ５１は、その通知を受けると、指定アドレスを次のアドレスに更新する。
【００８４】
メモリ３から読み出されたＱテーブルデータは圧縮／伸長器１３に、圧縮ビデオデータは圧縮／伸長器１３経由でメモリ１４の領域ＩＩＩに送られる。また、メモリ３から読み出された圧縮オーディオデータはＦＩＦＯメモリ２５に送られる。
【００８５】
メモリ１４の領域ＩＩＩに送られた圧縮ビデオデータはＱテーブルデータに基づいて、圧縮／伸長器１３で伸長される。圧縮／伸長器１３による伸長処理後に得られた１フィールド単位のＹＵＶデジタルデータは、メモリ１４の領域Ｉ、ＩＩに交互に書き込まれる。
【００８６】
メモリ１４の領域Ｉ、ＩＩに書き込まれたＹＵＶデジタルデータは、圧縮／伸長器１３によって読み出されて、エンコーダ１２に送られる。エンコーダ１２は、ＹＵＶデジタルデータをＤ／Ａ変換した後、エンコードし、これによって得られたコンポジットビデオ信号およびＹ／Ｃコンポーネント信号を出力する。
【００８７】
一方、ＦＩＦＯメモリ２５に書き込まれた圧縮オーディオデータは、ＰＣＭエンコーダ／デコーダ２４によってデコードされ、Ｄ／Ａ変換器２３に送られる。Ｄ／Ａ変換器２３は、デジタルオーディオデータをＤ／Ａ変換し、得られたアナログオーディオ信号をフィルタ２１に出力する。フィルタ２１は、送られてきたアナログオーディオ信号から、Ｄ／Ａ変換器２３によるＤ／Ａ変換時に発生した高域のノイズ成分を除去して、得られたアナログオーディオ信号を出力する。
【００８８】
再生開始直後においては、メイン制御部７は、信号MC ON をＨレベルとして、キャプスタンモータ１００を駆動させる。これにより、磁気テープ３００から読み出されたデータがメモリ３に書き込まれていく。そして、磁気テープ３００からエンドマークが検出されるとメイン制御部７は、信号MC ON をＬレベルとして、キャプスタンモータ１００を停止させる。
【００８９】
キャプスタンモータ１００が駆動せしめられた後において、メモリ３にある程度のデータが蓄積されると、メモリ３からデータが順次読み出される。メモリ３から読み出されたＱテーブルデータおよび圧縮ビデオデータは、ビデオ処理部１に送られ、上述したような処理が行なわれて出力される。また、メモリ３から読み出された圧縮オーディオデータは、オーディオ処理部２に送られ、上述したような処理が行なわれて出力される。
【００９０】
図９は、再生時において、メモリ３に書き込まれた１記録ブロック内の実データ総量に相当するデータの全てが、メモリ３から読み出されたときの各部の信号を示している。
【００９１】
図９において、信号ENV は、再生時に磁気テープ３００から読み出されたデータを示している。また、信号PB Hは、内部のビデオ回路が再生画をメモリ３に取り込める状態となっていることを示す信号である。
【００９２】
メモリ３に書き込まれた１記録ブロック内の実データ総量に相当するデータの全てが、メモリ３から読み出されると、信号MEMORY FULL がＬレベルとなる。信号MEMORY FULL がＬレベルとなると（時点ｔ１１）、この後のSW TR の立ち下がりタイミングで（時点ｔ１２）、メイン制御部７は、信号MC ON をＨレベルにして、キャプスタンモータ１００を駆動させる。この後、ＣＴＬ録再回路７ａによるＣＴＬ信号の再生が開始される。
【００９３】
この後に、メイン制御部７は、ＣＴＬ信号からなるスタートマーク”１０１０１０１０”の”１０”を２度検出すると（時点１３）、サブ制御部５を介してフォーマッタ４に再生開始指令( PB指令) を送るとともに、信号PB HをＨレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＨレベルにさせる。
【００９４】
フォーマッタ４は、再生開始指令を受信すると、再生動作モードとなる。FORMATTER USE がＨレベルとなると、フォーマッタ４からメモリ３への実データの送信が開始される。メモリ３にある程度のデータが書き込まれると、メモリ３からデータが順次読み出される。
【００９５】
図１０は、再生時において、メモリ３に１記録ブロック内の実データが書き込まれている途中において、ＣＴＬ信号からなるエンドマークが検出されたときの各部の信号を示している。
【００９６】
メモリ３に１記録ブロック内の実データが書き込まれている途中において、メイン制御部７がＣＴＬ信号からなるエンドマーク”１０１０１０１０”における”１０”を２度検出すると（時点ｔ１４）、メイン制御部７は、信号MC ON をＬレベルにして、キャプスタンモータ１００を停止させる。このため、記録ブロックの後側ダミーデータ部の途中で磁気テープ３００が停止せしめられる。
【００９７】
また、メイン制御部７は、エンドマーク”１０１０１０１０”における”１０”を２度検出した時点ｔ１４から後の所定のタイミングで（時点ｔ１５）、サブ制御部５を介してフォーマッタ４に再生停止指令(STOP 指令) を送るとともに、信号PB HをＬレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＬレベルにさせる。
【００９８】
フォーマッタ４は、再生停止指令を受信すると、停止モードとなる。FORMATTER USE がＬレベルとなると、フォーマッタ４からメモリ３への実データの送信が停止せしめられる。
【００９９】
上記実施の形態によれば、記録ブロック単位毎にデータを記録するデジタルＶＴＲにおいて、記録時に、サーボ及びメカ系の安定する記録ブロックの開始点および記録ブロックの終了点とを、コントロールトラックにスタートマークおよびエンドマークとして記録しているため、記録ブロックの安定した記録再生が可能となる。またエンベロープが安定してからフォーマッタを動作させているので、フォーマッタの誤動作も防ぐことが可能となる。
【０１００】
〔５〕早送り再生（早戻し再生）動作についての説明
【０１０１】
〔５−１〕早送り再生動作についての説明
【０１０２】
図１１および図１２は、早送り再生時の各部の信号を示している。
【０１０３】
早送り再生時においても、上記〔４〕で説明した通常再生時と同様にして、キャプスタンモータ１００が駆動される。そして、ＣＴＬ録再回路７ａによるＣＴＬ信号の再生が開始せしめられる。
【０１０４】
この後に、メイン制御部７は、ＣＴＬ信号からなるスタートマーク”１０１０１０１０”の”１０”を２度検出すると（時点ｔ２１）、サブ制御部５を介してフォーマッタ４に再生開始指令(PB 指令) を送るとともに、信号PB HをＨレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＨレベルにさせる。
【０１０５】
フォーマッタ４は、再生開始指令を受信すると、再生動作モードとなる。FORMATTER USE がＨレベルとなると、フォーマッタ４からメモリ３への実データの送信が開始される。メモリ３にある程度のデータが書き込まれると、メモリ３からデータが順次読み出される。
【０１０６】
また、メモリ３に所定量の実データが蓄積された時点（ｔ２２）、この例では、メモリ３に０．５秒（１５ＣＴＬ＝３０トラック）分の実データが蓄積された時点で、メイン制御部７はキャプスタンモータ１００を加速するための加速指令を発生する。これにより、キャプスタンモータ１００の速度モードがプレイモード（通常再生速度モード）からそれより速いサーチ速度モードに変更せしめられる。
【０１０７】
また、メイン制御部７は、フォーマッタ４の誤動作を防止するため、時点ｔ２２で、フォーマッタ４に対して停止指令を送る。したがって、早送り再生時には、１記録ブロック内の実データのうち、先頭の３０トラック分のみが再生出力される。
【０１０８】
この後、キューマークを構成する”０”がキューマーク検出回路９によって検出され、１６ＣＴＬからなるキューマークのうちの８ＣＴＬをメイン制御部７が確認した時点（ｔ２３）で、メイン制御部７はキャプスタンモータ１００を減速するための減速指令を発生する。これにより、キャプスタンモータ１００の速度モードがサーチ速度モードからプレイモードに戻される。なお、キューマークを構成する”０”はキューマーク検出回路９によって検出され、その検出結果がメイン制御部７に送られる。
【０１０９】
この後、メイン制御部７がＣＴＬ信号からなるエンドマーク”１０１０１０１０”における”１０”を２度検出すると（時点ｔ２４）、メイン制御部７は、信号MC ON をＬレベルにして、キャプスタンモータ１００を停止させる。このため、記録ブロックの後側ダミーデータ部の途中で磁気テープ３００が停止せしめられる。
【０１１０】
また、メイン制御部７は、エンドマーク”１０１０１０１０”における”１０”を２度検出した時点ｔ２４から後の所定のタイミングで（時点ｔ２５）、信号PB HをＬレベルにする。また、メイン制御部７は、サブ制御部５に送られているFORMATTER USE をＬレベルにさせる。
【０１１１】
この後、メイン制御部７は、MC ON を再度Ｈレベルにさせ、キャプスタンモータ１００を駆動させる。そして、同様な動作が繰り返し行なわれる。
【０１１２】
図１３は、早送り再生時の時間経過とテープ位置との関係を示している。図１３における折れ線は、縦軸に経過時間Ｔをとり、横軸にテープ位置をとった場合の、時間経過とテープ位置との関係を示している。
【０１１３】
図１３において、ｔ１、ｔ３、ｔ５はキャプスタンモータ１００の加速時点を示し、ｔ２、ｔ４、ｔ６はキャプスタンモータ１００の減速位置（キューマーク検出時点）を示している。キャプスタンモータ１００の加速時点ｔ１、ｔ３、ｔ５の前に実データが取り込まれている。
【０１１４】
このように、早送り再生時においては、１記録ブロック中の実データがメモリ３に所定量蓄積された時点で、メモリ３へのデータの取込みを停止させるとともにキャプスタンモータ１００を加速させ、キューマークが検出された時にキャプスタンモータ１００を減速させるといった動作を繰り返し行なう。したがって、各記録ブロックの実データの先頭部分のみが順次再生される。
【０１１５】
早送り再生時の、メモリ３へのデータの書き込み動作およびメモリ３からのデータの読み出し動作について、説明する。
【０１１６】
実データの先頭部分のメモリ３への書き込み動作は、通常再生時と同じであり、メモリ３内の内部には、図１４に示すようなデータが格納される。
【０１１７】
つまり、ＣＰＵ５１からの再生データ書き込み命令により、メモリ３のサブバンクにデータ”０”を書き込み、サブバンクのデータをクリアする。
【０１１８】
ＦＰＧＡ５２は、フォーマッタ４により、データブロックが送られてくると、図１４に示すように、メモリ３のメインバンクに、送られてきたデータブロックを順次書き込む。また、ＦＰＧＡ５２は、そのデータブロックの付加情報部分のシーケンシャル番号を検出し、そのシーケンシャル番号に対応したサブバンクのアドレスに、当該データブロックのメインブロックへの格納アドレス情報（スタートアドレスおよびエンドアドレス）を書き込む。
【０１１９】
１記録ブロックの実データの先頭部分の再生が終了した時点（ＣＰＵ５１からの再生データ書き込み命令が解除された時）で、サブ制御部５のＦＰＧＡ５２は、ＣＰＵ５１に、アドレス情報を書き込んだサブバンクのアドレスのうちの最大値（以下、書き込みアドレス最大値という）を通知する。
【０１２０】
このようにして、メモリ３に１記録ブロック内の実データの先頭部分が書き込まれると、ＣＰＵ５１からの読み出し命令により、ＦＰＧＡ５２によってメモリ３からデータが読み出される。
【０１２１】
早送り再生時には、ＣＰＵ５１は、サブバンクのアドレスとして、１＋１６Ｎ（Ｎ＝０，１，…）によって規定される値を、１から書き込みアドレス最大値まで、昇順に指定していく。したがって、メインバンクから実データ部の先頭に記録されたサーチ用データブロックが時系列の順番で読み出される。
【０１２２】
〔５−２〕早戻し再生動作についての説明
図１５は、早戻し再生時の時間経過とテープ位置との関係を示している。図１５における折れ線は、縦軸に経過時間Ｔをとり、横軸にテープ位置をとった場合の、時間経過とテープ位置との関係を示している。
【０１２３】
図１５に示すように、早戻し再生時には、２記録ブロック以上、テープを逆方向にサーチ速度モードで送って、キューマークが検出されると（時点ｔ１）、正方向にテープを通常再生速度モード（プレイモード）で送る。エンドマークが検出されると（時点ｔ２）、一旦テープを停止させた後、テープを再度、正方向にプレイモードで送る。そして、スタートマークを検出した後、所定時間だけ実データの取込みを行なうと（時点ｔ３）、テープを停止させる。これにより、記録ブロック（ｎ−１）の先頭部分の再生が行なわれる。
【０１２４】
この後、２記録ブロック以上、テープを逆方向にサーチ速度モードで送って、キューマークが検出されると（時点ｔ４）、正方向にテープを通常再生速度モード（プレイモード）で送る。エンドマークが検出されると（時点ｔ５）、一旦テープを停止させた後、テープを再度、正方向にプレイモードで送る。そして、スタートマークを検出した後、所定時間だけ実データの取込みを行なうと（時点ｔ６）、テープを停止させる。これにより、記録ブロック（ｎ−２）の先頭部分の再生が行なわれる。以上の動作を繰り返すことにより、早戻し再生が行なわれる。
【０１２５】
早戻し再生時においても、実データの先頭部分のメモリ３への書き込み動作は、早送り通常再生時と同じであり、メモリ３内の内部には、図１４に示すようなデータが格納される。
【０１２６】
早戻し再生時においては、ＣＰＵ５１は、サブバンクのアドレスとして、１＋１６Ｎ（Ｎ＝０，１，…）で規定される値を、書き込みアドレス最大値から最小値（＝１）まで、降順に順次指定していく。したがって、メインバンクから実データ部の先頭に記録されたサーチ用データブロックが時系列の順序と反対の順序で読み出される。
【０１２７】
【発明の効果】
この発明によれば、フォーマッタとして特殊なものを用いることなく、早送り再生を行なえるようになり、しかも早送り時の再生映像をなめらかにすることができるようになる。
【図面の簡単な説明】
【図１】デシタルＶＴＲの構成を示すブロック図である。
【図２】磁気テープに記録される１記録ブロックの構成および磁気テープのコントロールトラックに記録されるＣＴＬマーキングの構成を示す模式図である。
【図３】１フィールド分のデータブロックの構成を示す模式図である。
【図４】記録時に、メモリ３のメインバンク(MAIN BANK) とサブバンク(SUB BANK)に蓄積される情報を示す模式図である。
【図５】記録時に、磁気テープに記録される実データの内容（データブロック）を示す模式図である。
【図６】記録動作開始後に、メモリ３内に１記録ブロック内の実データ総量に相当するデータが書き込まれたときの各部の信号を示すタイミングチャートである。
【図７】記録時おいて、メモリ３から１記録ブロック内の実データ総量に相当するデータが全て読み出されたときの各部の信号を示すタイミングチャートである。
【図８】再生時に、メモリ３のメインバンク(MAIN BANK) とサブバンク(SUB BANK)に蓄積される情報を示す模式図である。
【図９】再生時において、メモリ３に書き込まれた１記録ブロック内の実データ総量に相当するデータの全てが、メモリ３から読み出されたときの各部の信号を示すタイミングチャートである。
【図１０】再生時において、メモリ３に１記録ブロック内の実データが書き込まれている途中において、ＣＴＬ信号からなるエンドマークが検出されたときの各部の信号を示すタイミングチャートである。
【図１１】早送り再生時の各部の信号を示すタイミングチャートである。
【図１２】早送り再生時の各部の信号を示すタイミングチャートである。
【図１３】早送り再生時の時間経過とテープ位置との関係を示すタイミングチャートである。
【図１４】早送り再生時に、メモリ３のメインバンク(MAIN BANK) とサブバンク(SUB BANK)に蓄積される情報を示す模式図である。
【図１５】早戻し再生時の時間経過とテープ位置との関係を示すタイミングチャートである。
【符号の説明】
１ ビデオ処理部
２ オーディオ処理部
３ メモリ
４ フォーマッタ
５ サブ制御部
６ 電磁変換部
７ メイン制御部
９ キューマーク検出回路
Claims (5)
- 記録時において、実データを１フィールド単位のデータブロック毎にメモリに時系列の順番で蓄積していき、複数のデータブロックを含む所定の記録ブロック単位の実データがメモリに蓄積される毎に、その記録ブロック単位の実データを磁気テープに記録し、通常再生時には磁気テープに記録された実データを記録ブロック単位毎に間欠的に読み出し、磁気テープから読み出された実データをメモリに蓄積し、メモリに蓄積された実データを読み出して再生出力するデジタルＶＴＲであって、
記録時において、複数のデータブロックからなる１記録ブロック単位の実データがメモリに蓄積されると、メモリから所定フィールド数ずつ間隔をおいてデータブロックを読み出し、読み出した各データブロックに時系列番号を付加したものをサーチ用データブロックとして磁気テープに記録した後、残りのデータブロックをメモリから読み出し、読み出した各データブロックに時系列番号を付加して磁気テープに記録する記録制御手段、
通常再生時において、磁気テープから読み出された１記録ブロック単位の実データがメモリに蓄積されると、メモリに蓄積された実データを構成する各データブロックを、時系列番号の順番で読み出して再生する通常再生制御手段、
早送り再生時においては、１記録ブロック内の実データのうちの先頭部分のサーチ用データブロックのみを磁気テープから読み出してメモリに蓄積するとともに、メモリに蓄積したサーチ用データブロックを所定の順番で読み出して再生する早送り再生制御手段、
を備えていることを特徴とするデジタルＶＴＲ。 - メモリはメインバンクとサブバンクとを備えており、
記録制御手段は、
１記録ブロック単位の実データをデータブロック毎にメインバンクに蓄積していくとともに、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、
サブバンクから所定アドレス数ずつ間隔をおいてアドレス情報を読み出すことによって、メインバンクから所定フィールド数ずつ間隔をおいてデータブロックを読み出し、読み出した各データブロックに時系列番号を付加したものをサーチ用データブロックとして磁気テープに記録する手段、および
この後、サブバンクから残りのアドレス情報を、時系列の順番で読み出すことにより、残りのデータブロックをメモリから読み出し、読み出した各データブロックに時系列番号を付加したものを磁気テープに記録する手段、
を備えていることを特徴とする請求項１に記載のデジタルＶＴＲ。 - メモリはメインバンクとサブバンクとを備えており、
通常再生制御手段は、
１記録ブロック内の各データブロックを磁気テープから読み出してメインバンクに蓄積していくとともに、各データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、および
サブバンクから、サブバンクのアドレス順に、アドレス情報を読み出すことによって、メインバンクからデータブロックを時系列番号の順番で読み出して再生する手段、
を備えていることを特徴とする請求項１および２のいずれかに記載のデジタルＶＴＲ。 - メモリはメインバンクとサブバンクとを備えており、
早送り再生制御手段は、
１記録ブロック内の実データのうちの先頭部分のサーチ用データブロックのみを磁気テープから読み出してメインバンクに蓄積していくとともに、各サーチ用データブロックのメインバンクへの格納アドレス情報を、それらのデータブロックの時系列の順番に対応したサブバンクのアドレス位置に蓄積していく手段、および
サブバンクから所定アドレス数ずつ間隔をおいてアドレス情報を読み出すことによって、メインバンクから各サーチ用データブロックを読み出して再生する手段、
を備えていることを特徴とする請求項１、２および３のいずれかに記載のデジタルＶＴＲ。 - 記録時において、磁気テープのコントロールトラックに、各記録ブロックの中間の所定位置に対応する位置にキューマークを記録させる手段、ならびに
早送り再生時において、１記録ブロック中の実データがメモリに所定量蓄積された時点で、メモリへのデータの取込みを停止させるとともにキャプスタンモータを加速させる手段、および
キューマークが検出されたときに、キャプスタンモータを減速させる手段、
を備えていることを特徴とする請求項１、２、３および４のいずれかにデジタルＶＴＲ。
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