JP3822104B2 - 行経路でのパイプライン構造を持ったメモリ - Google Patents
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Description
【０００１】
【発明の背景】
【発明の分野】
本発明は、ＤＲＡＭセルコア構造の変形を通して不規則な行アクセスに対して、行アクセスを減少させ、実効バンド幅を向上させるためのＤＲＡＭ構造に関するものである。特に、順次的なアクセスに対して充分なバンド幅を確保しながら、同時に新しい技術の適用によって、行経路での時間を短縮し、待ち時間を短くするために既存の構造に採用した時、性能の向上があるものとして知られているＶＣＭ（Virtual Channel Memory）のチャンネル構造のセルコアアクセス方式を変化させて、行バッファ、デコーダごとのラッチ挿入を通してFCRAM等で使用したものと異なるパイプライン構造を提案して、ランダム行サイクルに対しても高速化を具現するための高速行サイクルが可能なメモリのパイプライン構造に関するものである。
【０００２】
【関連技術の説明】
一般的に、ＤＲＡＭの性能は、大きくバンド幅と待ち時間（Latency）で現すことができる。バンド幅というのは、一回に伝送できる情報の量を示し、これは、伝送される信号の周波数と信号線の個数に比例し、主にＤＲＡＭのカラム経路によって決定される。したがって、ＤＲＡＭは、可能なら高いバンド幅を持つことがよく、こんな理由でＤＲＡＭのカラム経路を高速化するために、色々な方法が提案された。一方、待ち時間は、ＤＲＡＭをアクセスするために特定住所を入力後ＤＲＡＭからデータが出力されるまでの時間を示し、これは、主にＤＲＡＭの行経路により決定する。可能ならデータが早く出力される方がよいので、待ち時間は、短ければ短いほど良い性能を示す。
【０００３】
この時、システム内に使用されるＤＲＡＭに対するアクセスが順次的な傾向を現す場合には、ＤＲＡＭの構造的な特性上そのＤＲＡＭが現すことができる最大バンド幅を充分に活用できる。しかし、最近のコンピュータシステムは、価格低下のためにシステムメモリをフレームバッファに活用するＵＭＡ（Unified Memory Architecture）が提案されており、キャッシュコントローラ、ＰＣＩコントローラ、グラフィックコントローラ等、一つのシステム内にメインメモリを直接アクセスするマスタが複数存在するようになった。
【０００４】
また、Ｃ++のようなモジュール化された形態の言語で開発されたソフトウェア等が多くなり、メモリアクセスの形態が、とても不規則的に現れている。このような場合、ＤＲＡＭの待ち時間が長ければ、一つのアクセスに対してデータが出力される時間が長く、実際的に有効なバンド幅が大きく減少することになる。故に、バンド幅と一緒に待ち時間が、ＤＲＡＭの性能を示す時に、とても重要な要素になってきた。
【０００５】
しかし、上述したＤＲＡＭの待ち時間は、行経路によって決定される。これは、バンド幅に影響を与えるカラム経路に比べて、配線のRC時定数等の物理的な要素により多くの制限を受けており、時間短縮が難しい。
【０００６】
したがって、上記のような待ち時間が増加するのを防止するために、または、短縮させるために多くの技術が提案されている。提案された代表的な技術に対して詳しく見てみると、多重バンク及びアクセス順序調整方式と一時バッファ使用方式とアドレス非多重化及び行経路パイプライン方式及びＳＲＡＭをＤＲＡＭ内に一緒に集積する方式をあげられる。
【０００７】
まず、多重バンク及びアクセス順序調整方式について見てみると、まず、数個のバンクを置き、お互いに異なるバンク間に連続的なアクセスがある時、バンクインターリービングを通じ、ページミスペナルティーを減少させＤＲＡＭをアクセスする順序を調整して実効バンド幅を改善させる構造が提案された。
【０００８】
しかし、この構造は、行経路で時間を短縮させ待ち時間を減少させるものではなく、ＤＲＡＭ内部に多くのバンクを置きＤＲＡＭアクセス動作を重畳させ全体的に見る時、待ち時間が減ったような効果を見せる方式である。
【０００９】
したがって、お互いに異なるバンクにアクセスが発生する場合には、待ち時間が減少する効果が現れるが、同じバンクに対して連続的なアクセスが必要な場合は、既存の待ち時間がそのまま出力に反映される短所があり、さらに数個の内部バンクによって雑音特性が悪化する短所がある。
【００１０】
また、上述した従来の代表的な方式中、一時バッファ使用方式は、片側セルコアの構造を変形して行経路で所要される時間を直接減少させ、待ち時間をを減少させるもので、センスアンプに一時データバッファを採用した構造が提案された。
【００１１】
上記の一時バッファの使用方式は、一時データバッファを活用して、ビットラインの信号振幅を最小化することによりプリチャージ時間を減らし、データ検出時間を短縮した。行経路にパイプラインの概念を導入して不規則な行アクセスに対する10nsecのサイクル時間を具現した。
【００１２】
しかし、上述した一時バッファ使用方式は、まだ概念的なアイデアの段階であり、その運営に他の構造的運営的な諸般技術が下支えされておらず、一時バッファに貯蔵されたデータを再びセルコアに復元する問題及びこれをコントロールするためのコントローラの複雑度等、実際システムに使用する場合には、行待ち時間の速さを効果的に活用できない。また、一時バッファによる面積増加問題も深刻である。
【００１３】
また、上述した従来の代表的な方式中、アドレス非多重化及び行経路パイプライン方式について見てみれば、行経路にパイプラインの概念を導入して既存の方式とは違ってアドレス非多重化方式を採択して２０ｎｓの行サイクルを具現したものとしてＦＣＲＡＭ（Fast Cycle RAM）がある。
【００１４】
上記のアドレス非多重化及び行経路パイプライン方式は、サブ−ワードライン構造を採択し、セルコアのサブブロックの大きさを減らしてセルコアを駆動するドライバの負荷を減らして、ダイレクトセンシング方法等を使用して行経路での時間を短縮させる長所がある。
【００１５】
しかし、上述した方式は、セルコアのアクセス時間を減らすためにサブブロックの大きさを非常に小さくし他の付加的な回路も多く追加して全体的に同じ集積度の他のＤＲＡＭ構造に比べて３０〜４０％程度の面積が追加的に使用された。一方、アドレスの入力方式に非多重化方式を使用することによって、アドレス入力によるピンの数等、インターフェイス面での既存のシステムと互換性がないため、データ出力方式においても既存のＤＲＡＭ構造と差異があり、これを現在使用しているシステムに適用するためには、データ出力端に付加的なインターフェイス回路が必要となる欠点がある。
【００１６】
最後に、ＳＲＡＭをＤＲＡＭ内に一緒に集積する方式があるが、この方式は、前述した三つの方式とは、異なった形態で不規則な行アクセスに対しても充分なバンド幅を確保するためにＤＲＡＭにＳＲＡＭを集積するものである。これは、基本的にメモリアクセスパターンの時間的、空間的局地性を活用するものであり、共に集積されたＳＲＡＭをデータバッファに活用してＳＲＡＭとＤＲＡＭセルコアの動作を分離させ、同時動作が可能にすることによってページミスによる待ち時間を減らして実効バンド幅を向上させようとする試みでありＥＳＤＲＡＭ（Enhanced Synchronous DRAM）、ＣＤＲＡＭ（Cache DRAM）、Ｗｉｄｅ ＣＤＲＡＭ［6］、ＶＣＭ（Virtual Channel Memory）がその代表的な例である。
【００１７】
上述した色々な方式例の中で順次的なアクセスに対して充分なバンド幅を確保しながら同時に新しい技術の適用により行経路での時間を短縮して短い待ち時間特性を得るために既存の構造に採用した時、性能の向上があるものとして知られているＶＣＭ構造の技術背景と特徴に対して簡略に見てみると、ＶＣＭは、日本“ＮＥＣ”社が提案したもので、ＥＳＤＲＡＭ、ＣＤＲＡＭ構造と同様にＳＲＡＭバッファをＤＲＡＭ内部に集積し、これを活用して実効バンド幅を増加させようとする構造である。集積したＳＲＡＭバッファを“チャンネル”と言い、ＥＳＤＲＡＭ、ＣＤＲＡＭの場合と同様にチャンネルを通じてＤＲＡＭセルコアの動作とＳＲＡＭバッファでの動作を分離させ、ページミスによるプリチャージ時間を隠す。しかし、ＥＳＤＲＡＭとＣＤＲＡＭが集積されたＳＲＡＭとＤＲＡＭコア間のデータ伝送及び一貫性維持のための制御をＤＲＡＭ内部に一緒に集積したコントローラを利用して自体的に行なう反面、ＶＣＭは、外部からのコントロールによってＳＲＡＭとＤＲＡＭとのデータ伝送を制御しようとする。
【００１８】
したがって、コントロールによるロジック部分がＤＲＡＭ内部に含まれていないため、比較的構造が簡単でＳＲＡＭ集積による面積増加は、３％程度であると知られている。外部から適切なコントロールを行なえる場合、ＳＲＡＭ及びＤＲＡＭの動作とデータ伝送を最適化して大部分のページミスによる時間遅延を隠すことができる柔軟性がある。
【００１９】
一方、各々のメモリマスタが自身だけの行データバッファを割当られ、これを独立的にコントロールできるためシステム内に複数のメモリマスタが存在するシステムに対して適切に対応できる。
【００２０】
図１は、従来のＶＣＭの構成の例示図であり、ＶＣＭ（ＥＳＤＲＡＭ, ＣＤＲＡＭを含む）は、根本的にセルコアの行経路時間を短縮させるものではなく、ＳＲＡＭを通じてセルコアでの動作とチャンネル（ＳＲＡＭ）での動作を分離して重畳させ、多くのアクセスをチャンネル（ＳＲＡＭ）で速く処理できるようにして、待ち時間が減るのと同じ効果を利用するものである。
【００２１】
つまり、通常的にチャンネルでライトミスが発生した場合（つまり必要なデータが１６個のチャンネルに無い場合）１６個のチャンネル中,一つを選択してそのデータを捨て、新しいデータを読込む方式もあるが、図1に図示してあるようなＶＣＭでは、可能な一つのチャンネルをアクセスしないで、すぐにセルコアにデータを伝送するためにダミーチャンネルを使用する。
【００２２】
この時、ダミーチャンネルの使用方式は、基本的に一旦セルコアで必要なセグメントを読込み、記録しようとするデータを記録した後、再びセルコアに書く方式であり（Read Modified Write 方式）、連続するライトミスの場合または、二つのライトミスが同一のセグメントに対して行なわれた場合には、はじめのライトミスによってデータをダミーチャンネルに読込んだ後、すぐにセルに再書き出しせずに二番目のライトミスデータを記録後、セルに該当セグメントを再び書込む。
【００２３】
一方、お互いに異なるセグメントに対してライトミスが発生した場合には、各々に対してセグメントを読込み再書込みする動作が必要である。
【００２４】
したがって、前述したようにＶＣＭは、ＳＲＡＭを通じてセルコアでの動作とチャンネル（ＳＲＡＭ）での動作を分離して重畳させ、多くのアクセスをチャンネル（ＳＲＡＭ）で速く処理できるようにして、待ち時間が減るのと同じ効果を利用するものである。連続的なチャンネルミス等によって連続的にＤＲＡＭのセルコアをアクセスしなければならない場合には、図1の場合と同じ概念で既存の長い待ち時間がそのまま出力に現れるようになり、セルコアからすぐにデータが出力されるのではなく、チャンネルを経てデータが外部に出力されるため、かえって既存の構造より待ち時間が長くなることがある。つまり、全体性能がセルコアをアクセスするバックグラウンド動作によって制限される。
【００２５】
特に、お互いに異なるセグメントに対してライトミスが連続的に発生した場合、ダミーチャンネルを通じてこれを処理して、一つのライトミスに対して２回ずつセルコアをアクセスしなければならない負担がある。
【００２６】
さらに、ダミーチャンネルをアクセスする間には、ＶＣＭの構造上、他のバックグラウンド動作を行なうことができないため、連続するライトミスによってバックグラウンド動作が連続しなければならない場合、待ち時間損害は深刻である。
【００２７】
一方、一つのセグメント処理のためにＶＣＭでは、全体行を活性化させている。使用するセグメント以外の他の３個のセグメントが次のアクセスに活用される場合には、問題が無いが、メモリアクセス方式の特性上、一緒に活性化された他のセグメントがほとんど活用できないため不必要な電力消費がある。
【００２８】
【発明の概要】
本発明は、高速行サイクルのためのメモリのパイプライン構造を提供し、アドレスデコーディング動作とセルコアでの動作を分離して、アドレス多重化方式をそのまま使用して、既存のシステムと互換性を維持できる。また、ライトミスサイクルで２回のセルコアアクセスを1回に減らせ、データ伝送時の感知増幅器の動作を円滑にする方法を提供することを目的とする。
【００２９】
本発明の目的は、既存のＶＣＭのチャンネル構造のセルコアアクセス方式を変化させて、行バッファ、デコーダ毎のラッチ挿入によって、FCRAM等で使用するのとは異なるパイプライン構造を提案して、ランダム行サイクルに対しても高速化を具現するための高速行サイクルが可能なメモリのパイプライン構造を提供することである。
【００３２】
上記の目的を達成するための本発明のまた他の特徴は、電気信号の論理状態を貯蔵可能な複数個のメモリセルコアが、Ｎ個の列とＭ個の行に配列されているメモリセルアレイと、列または行に配列されている各メモリセルコアのアドレスとビットラインの能動化を通じて該当セルコアに貯蔵されているデータの読出または書込動作を行なえるメモリ構造において、上記メモリセルアレイのワードラインを所定個数ずつ束ねて一つの群を形成し、上記の各群を代表するワードラインをメインワードラインに、上記メインワードラインを除いた残りのワードラインをサブワードラインとし、特定制御システムからアドレスデコーディングデータの入力を受け、これを一時貯蔵するバッファと、上記バッファから出力されるアドレスデコーディングデータから上記制御システムが要請するアドレス行を検出する行検出手段と、入力される上記制御システムが要請するアドレス行に対するデータに対応する上記メインワードラインを駆動するメインワードライン駆動部及び上記行検出手段と上記メインワードライン駆動部間の信号伝達経路上に位置し、アドレスデコーディングの動作とセルコアのアクセス動作を分離するラッチ部、及び上記メモリセルアレイを構成する各セルコアのデータビットラインに連結されている感知増幅器とデータ入出力チャンネル間に具備されており、データ検出動作とデータ伝送の動作を分離させる行バッファを含むところにある。
【００３３】
【好ましい実施例の詳細な説明】
本発明の上述した目的と色々な長所は、この技術分野に熟練した人々により、添附した図面を参照し、後述する発明の好ましい実施例からさらに明確になるだろう。
【００３４】
まず、本発明で適用しようとする技術的思想に対して見てみると、本発明は、ＤＲＡＭセルコア構造の変形を通じて不規則な行アクセスに対して、行待ち時間を減少させ実効バンド幅を向上させるために、基本的に既存の構造に採用した時３％程度の小さな面積増加によって充分な大きさのブロック大きさとチャンネルヒット率及び柔軟性を維持し、順次的なアクセスに対して高いバンド幅を持つ性能向上を期待できるＶＣＭのチャンネル構造を使用する。
【００３５】
この時、上記ＶＣＭのチャンネル構造を使用する基本的な技術的土台上でバックグラウンド動作（セルコアアクセス）により性能が制限を受けるＶＣＭの限界を克服するためにＶＣＭのセルコアアクセス方式を変化させ、行バッファ、デコーダ単位のラッチ挿入によってＦＣＲＡＭ等で使用したのとは異なるパイプライン構造を提案し、ランダム行サイクルに対しても高速化を具現しようとするものである。また、アドレス多重化方式をそのまま採用して外部とのインターフェイス観点で既存のシステムに大きく修正作業することなく使用できる互換性を維持したアドレス入力方式を改善して、アドレスバスの使用効率を増加させようとするものである。
【００３６】
一方、サブワードライン構造を使用してＤＲＡＭセルコアを部分的に活性化させ、一回に駆動する感知増幅器数を減らし、低消費電力を具現しようとするものである。
【００３７】
上述した本発明の技術的思想をもう少し詳しく見るために、ＶＣＭの機能をおしひろげて見てみると、初期製品での ＶＣＭのチャンネルは、１Ｋビットの大きさを持っており総１７個がＤＲＡＭに内蔵されていた。この内１６個のチャンネルには、外部からRead・Writeが全て可能であり ＶＣＭでは、１６Ｋビット容量の有効なＳＲＡＭが集積されていたと言えた。チャンネルは、セルコアのセンスアンプと外部の入出力部間に配置されており、外部またはセルコアにデータ伝送が可能である。
【００３８】
セルコアとチャンネル間のデータ伝送は、セルコアが１Ｋｂｉｔ単位（この単位をセグメントと言う）に分割され内部の広いバスを通じて一度になされる。現在は、一つの行（４Ｋｂｉｔ）が４個のセグメントに分割されている。外部からは、セルコアを直接アクセスできず、必ずチャンネルを通じてのみアクセスが可能である。セルコアとチャンネル間の伝送動作は、バックグラウンド動作と言い、チャンネルと外部のインターフェイスとの伝送動作は、フォアグラウンド（Foreground）動作と言う。
【００３９】
フォアグラウンド動作とバックグラウンド（Background）動作は、ＥＤＲＡＭ、ＣＤＲＡＭにおけるのと同じ概念で動作が分離できるため、同時に並列で動作することができる。ＶＣＭは、上記の説明と同じくセルコアの構造を改善する技術ではなく、ＳＲＡＭを集積して外部とのインターフェイス方式を改善するものであり、他のメモリ技術（ＲＤＲＡＭ，ＳＤＲＡＭ方式等）とも結合できる長所がある。
【００４０】
１６個のチャンネルは、外部のコントローラから動作及び該当チャンネルの特性を独立的にコントロールでき、フルアソシアティブな特性を持っており、システム内に複数のメモリマスタが存在する場合、各メモリマスタに特定チャンネルを割当して各々をコントロールできる。一方、１６個のチャンネル以外の１個のチャンネルは、“ダアミーチャンネル”といい、書込動作のための専用チャンネルで、外部からは書込動作だけが行なえる。
【００４１】
したがって、本発明では、上述したＶＣＭの諸般技術に次のような技術的特徴を付加した。一番目は、行経路高速化。二番目は、ライトミス処理の変化。最後は、部分活性化である。
【００４２】
上述した本発明による付加された技術的特徴を簡略に見てみると、行経路高速化と言うのは、ＶＣＭ構造は、根本的に行経路を高速化した方式ではなく、ＳＲＡＭバッファを通じて多くのアクセスをチャンネルで処理できるようにして性能の向上を得る方式であり、全体的な性能がバックグラウンド動作により制限されており、このような制約条件を解消するために本発明では、ＶＣＭ構造の行経路にパイプラインの概念を導入する。
【００４３】
また、本発明で適用する技術中、ライトミス処理の変化技術は、既存のＶＣＭの場合に“Read Modified Write”形態でダミーチャンネルをアクセスするために連続するライトミスが同じセグメントに対するものでなければ、これに対する処理のため、セルコアを2回アクセスするようになる問題点を解消するために、ライトミスサイクルで“Read Modified Write”形態ではなく “Write Through”形態のダミーチャンネルアクセス方式を使用して、ライトミス発生時セルコアアクセスを1回に減少させる。
【００４４】
また、本発明で適用する技術中、部分活性化技術は、ＶＣＭで現れた不必要な電力消費を減少させるために本発明では、低電力具現のためにセルコアをセグメント単位で部分活性化しようとするものである。
【００４５】
以下、添付した図面を参照しながら上述した応用技術が適用されている本発明による好ましい実施例を説明する。
【００４６】
図２は、本発明によるメモリの構成例示図である。大きくチャンネル１と部分活性化構造２と行経路におけるパイプライン構造３と行バッファ４及びデータ入出力部５に区分できる。
【００４７】
上記の区分構成に対して特徴を見てみると、上記のチャンネル１の大きさは、１Ｋｂｉｔであり集積された個数は１６個である。基本的にＶＣＭで言われているチャンネル構造を大きく変形せず使用した構造である。ただし、ダミーチャンネルは、ＶＣＭで使用する構造ではなく、本構造では、感知増幅器下に存在する行バッファ４がダミーチャンネルの役割を行なう。
【００４８】
また、参照番号２で表示される部分活性化構造は、セルコアからチャンネルに伝送する場合、ＶＣＭで全体行を活性化させるのとは異なり、一回に必要なセグメント単位でだけ部分的に活性化させる。この場合、データ検出動作を既存に比べて１／４程度に減らすことができるので不必要に消費される電力を減らせる反面、セルコアアクセスパターンの特性上性能低下は、ほとんどない。ただ、セルコアにサブワードライン構造を使用し、メインデコーダの出力部にラッチを挿入して既存のシステムとアドレス入力面で互換性をそのまま維持しながらもセルコアをセグメント単位で部分的にだけ活性化させられるようになり、ＸアドレスとＹアドレス間の遅延時間であるｔＲＣＤは、ないと仮定する。
【００４９】
また、参照番号３で表示される行経路でのパイプライン構造に対して見てみると、連続的なセルコアアクセス時間を高速化するために本発明では、行経路にたいしパイプライン構造を採用する。行経路を構成する動作は、アドレス入力及びデコーディング動作とセルコアアクセスを通じたデータ検出及び更新動作、及び次のアクセス準備のためのプリチャージ動作に分けられる。
【００５０】
このデータの検出とプリチャージ動作は、セルコアに直接順次的に行なわれる動作であり、二動作の分離が不可能な反面、アドレスデコーディング動作とセルコアの動作は、セルコアとデコーディングロジックを回路的に分離させる場合、動作の重畳が可能である。
【００５１】
したがって、本発明では、階層的ワードライン駆動方式によってメインデコーダロジックの出力部にラッチを挿入して、アドレスデコーディングの動作とコアでの動作を分離させた。また、センスアンプ出力端に行バッファを挿入してセルコアとチャンネル間のデータ伝送動作とセルコアアクセス動作を分離させた。
【００５２】
また、参照番号4で表示される行バッファは、感知増幅器とチャンネル間に追加的にチャンネルとのデータパスにデータを貯蔵する機能を行ない、上記の行バッファ4を挿入して感知増幅器を通じたデータ検出動作とデータ伝送の動作を分離させ、行経路にパイプラインを構成する。行バッファは、ＥＳＤＲＡＭと同様に各バンクのセグメントに対して一つずつ存在し、感知増幅器のすぐ下に位置している。
【００５３】
つまり、セルコアからデータをチャンネルに伝送する場合、感知増幅器を通じて検出したデータをチャンネルに伝送する役割を感知増幅器の代わりに行ない、感知増幅器が駆動しなければならない負荷を減らす役割をし、チャンネルデータをセルコアに伝送しなければならない場合には、データ伝送とセルコアの検出動作が同時に進行できるようにデータを前もって貯蔵するバッファの役割をする。
【００５４】
一方、外部から直接行バッファをアクセスできる経路をおき、チャンネルでのライトミス時にライターデータバッファとして活用して、ＶＣＭ構造でのダミーチャンネルと類似した役割を行なう。このためには、行バッファに各ビットをコントロールできるＹアドレス デコーダが追加的に必要である。
【００５５】
この時、行バッファの構造は、一般的なＳＲＡＭセルの構造と同一のもので、インバーターが交差結合された構造である。
【００５６】
最後に、参照番号５で表示されるデータ入出力部は、チャンネルでのライトミス状況が発生した場合、外部から直接行バッファをアクセスできるようにデータ経路を設けた。
【００５７】
この時、本発明は、ＤＲＡＭセルコアの構造を改善したもので、データの入出力構成及び他のインターフェイス等は、基本的に変わり無い。したがって、ＶＣＭが同一のインターフェイスを維持する長所はそのまま受け継ぎ、本発明もやはり既存のインターフェイスとの互換性をそのまま維持できる。
【００５８】
以上で、各主要構成に対する動作特性を詳しく見てきたので、以下では、動作モードによる全体的な動作に対して詳しく見てみることにする。
【００５９】
本発明によるメモリの動作を説明するにあたり、本発明によるメモリ構造はＶＣＭのチャンネル構造を使用しており、チャンネルでなされるフォアグラウンド動作はＶＣＭと同一であるのでその詳しい動作説明を省略し、本発明の要旨は、既存のＶＣＭでなされるバックグラウンド動作を改善したものであるから、バックグラウンド動作を中心に説明する。
【００６０】
図３（ａ）ないし図３（ｃ）は、本発明によるセルコアに対する概念例示図であり、一つのメインワードライン（ＭＷＬ）に対して4個のサブワードライン（ＳＷＬ）が選択され、各サブワードライン（ＳＷＬ）は、概念的に１Ｋビット大きさのセグメントを担当するようになる。
【００６１】
ところで、一般的なサブワードライン構造では、メインワードラインが駆動以後すぐ続いて受信ドライバによって選択された一つのサブワードラインを駆動させ始めるが、本発明では、特定のセグメントに対して部分的にセルコアを駆動するために Ｘアドレスにすぐ続いて入ってくるＹアドレスから与えられる情報を利用して（セグメント選択）特定なセグメントに対してだけサブワードラインを駆動させる。
【００６２】
一方、Ｘデコーダであるメイン検出器１２の出力端にラッチ１３が挿入されており、セルコアのアクセスと以後のＸ−アドレスバッファ１１を通じて流入するＸアドレスに対するデコーディング作業を分離させる。
【００６３】
つまり、本発明では、Ｘアドレスメイン検出器12以後に挿入されたラッチ１３と階層的なワードライン駆動方式を使用してセルコアを１Ｋビット大きさのセグメント単位で部分活性化させる。
【００６４】
このために本発明構造では、SＤＲＡＭ、ＶＣＭ等で使用しているアドレス多重化方式を使用し、既存の入出力インターフェイス構造と互換性を維持して、動作モード時、各アドレスが入力される時間が異なると仮定する。
【００６５】
したがって、既存のＳＤＲＡＭまたはＶＣＭ構造では、行選択によるＸアドレスが入力された後、ｔＲＣＤ（RAS to CAS遅延）時間後に列選択のためのアドレスを入力する方式を使用しているが、本発明では、Ｘアドレスの入力後、ｔＲＣＤ時間遅延なしにすぐ続いてＹアドレスがコントローラから供給されることを仮定する。
【００６６】
ゆえに、セルコアのアクセス過程を時間の変化によって添付した図３ｂと図３ｃを参照して説明すれば、まず、参照番号Ｃ１で表示されたクロックのエッジからＸアドレスをバッファ１１に受入れればすぐにアドレスがデコーディングされ、その結果がメイン検出器１２出力端に連結されたラッチ１３に貯蔵されセルコアアクセスとアドレスデコーディング経路が分離される。
【００６７】
一方、ラッチ１３に貯蔵されたＸアドレス値によってメインワードライン（ＭＷＬ）が駆動始め、次に、参照番号Ｃ２で表示されたクロックのエッジからＹアドレスの入力を受けると、４個のセグメント中、部分的に活性化させる部分を判断するためにＹアドレスの上位２個のビットをデコーディングして特定なセグメントに対するサブワードライン（ＳＷＬ）の駆動を活性化させる。
【００６８】
したがって、実際セルコアのアクセスは、Ｙアドレスが入力された以後になる。
【００６９】
一方, 既存の構造では、セルコアに対してプリチャージ動作が完了した以後その次のアクセスのためのＸアドレスを入力できたが、本発明構造では、Ｘアドレスによってすぐにセルコアデータに対するアクセスが始まるのではないので、セルコアでプリチャージ動作が行なわれる途中に、次のコアアクセスのためのＸアドレスを入力できるようになる（添付図３（ｃ）参照）。
【００７０】
以下では、添付図４を参照して読出動作について見てみることにする。
図４は、本発明によるメモリでセルコアの読出動作状態を説明するための例示図である。セルコアからチャンネルにデータを伝送する動作を説明すると次のようになる。
【００７１】
セルコアをアクセスするために前に説明した順序によってアドレスが入力されると、Ｙアドレスが入力された以後、セルコアのアクセスが始まる（Ｓ１）。以後、感知増幅器（Ｓ／Ａ）によってビットラインに適正な程度の電位差が形成（Ｓ２）されると、伝送スイッチを開き検出したデータを感知増幅器すぐ下に位置した行バッファ４に伝送する（Ｓ３）。
【００７２】
以後、感知伝送スイッチを閉じ感知増幅器と行バッファ４が分離され、セルコアからのデータ更新（セル復元）動作とチャンネルにデータを伝送する動作が各々上記の感知増幅器と行バッファ４を通じて並列的に行なわれる（Ｓ４）。 つまり、上記の行バッファ４は、感知増幅器（Ｓ／Ａ）が直接チャンネルのデータを更新しなければならない負担を減らす役割をするので、セルコアをアクセスする時間を減少させられる。
【００７３】
図５は、本発明によるメモリでセルコアのデータ復元動作状態を説明するための例示図である。前で説明したように行バッファ４によってチャンネルとセルコアの動作が分離され、独立的に行なわれ得る。
【００７４】
復元サイクルは、まず、クロックのエッジからデータ復元を行なおうとするチャンネル番号とデータを持ち込んだバンクの位置、該当バンクのセグメント情報を外部のコントローラから入力受け、セルコアアクセスが実行される前にチャンネルのデータを行バッファ４に伝送し始める（Ｓ１１）。
【００７５】
そして、その次のクロックで活性化させるバンクのＸアドレスの入力を受け、セルコアアクセスを始める（Ｓ１２）。 復元サイクルでは、読出サイクルとは異なり、Ｘアドレス以前に活性化しようとするセグメントに対する情報を前もって得たので、Ｘアドレス以後Ｙアドレス入力を待つ必要なしにすぐにメインワードライン（ＭＷＬ）とサブワードライン（ＳＷＬ）を順次的に活性化させられる。
【００７６】
一方、該当セグメントに対するサブワードライン（ＳＷＬ）の駆動が終り、セルのデータがビットラインにチャージ割当される時点では、時間的に見る時、チャンネルのデータがすでに行バッファに全て伝送されている状態であり、以後、ビットラインと行バッファを連結してビットラインに行バッファのデータ内容を伝達して感知増幅器（Ｓ／Ａ）を活性化させビットラインを駆動する。
【００７７】
一方、行バッファ4も回路的に感知増幅器（Ｓ／Ａ）の役割を行なうことができるので、感知増幅器（Ｓ／Ａ）と行バッファ4間の連結をそのまま維持しておいてビットラインを上記の感知増幅器（Ｓ／Ａ）と一緒に駆動すれば、駆動能力が増加することによりセルデータの更新時間を速められる。
【００７８】
図６は、本発明によるメモリでセルコアのデータ書込動作状態を説明するための例示図である。チャンネルライトミスサイクルに対して“Read Modified Write”方式ではなく“Write through”方式を使用する。つまり、本発明では、チャネルライトミスが発生した場合、セルコアアクセス動作と外部からライトミスに該当するデータを伝送する動作を並行して行なう。復元サイクルと同じくセルコアアクセスのためにＸアドレスを供給する前にデータが書かれていなければならないバンクとセグメント位置、そして、それに該当するＹアドレスを供給して、それと一緒に書こうとするデータも一緒に供給して、行バッファに前もって書込んでおく。一方、外部からデータが入力されている間、Ｘアドレスを受け入れセルコアに対するアクセスを並行して行なう。
【００７９】
データ伝送が終わった時点または、バースト長さによってセルコアのデータがビットラインにチャージ割当される時点が過ぎれば、行バッファ4と感知増幅器（Ｓ／Ａ）間を連結して上記の行バッファ4に記録されているデータをセルコアに伝送する。
【００８０】
以上の説明で本発明は、特定の実施例と関連して図示及び説明したが、特許請求範囲によって示した発明の思想及び領域からはずれない限度内で多様な改造及び変化が可能であるということは、当業界で通常の知識を持った者なら誰でもたやすく理解できることである。
【図面の簡単な説明】
【図１】 一般的なＶＣＭの構成例示図である。
【図２】 本発明のメモリの概念的構成例示図である。
【図３】 図３（ａ）ないし図３（ｃ）は、本発明のセルコアに対する概念例示図である。
【図４】 本発明のメモリでセルコアの読出動作状態を説明する例示図である。
【図５】 本発明のメモリでセルコアのデータ復元動作状態を説明する例示図である。
【図６】 本発明のメモリでセルコアのデータ書込動作状態を説明する例示図である。
【発明の背景】
【発明の分野】
本発明は、ＤＲＡＭセルコア構造の変形を通して不規則な行アクセスに対して、行アクセスを減少させ、実効バンド幅を向上させるためのＤＲＡＭ構造に関するものである。特に、順次的なアクセスに対して充分なバンド幅を確保しながら、同時に新しい技術の適用によって、行経路での時間を短縮し、待ち時間を短くするために既存の構造に採用した時、性能の向上があるものとして知られているＶＣＭ（Virtual Channel Memory）のチャンネル構造のセルコアアクセス方式を変化させて、行バッファ、デコーダごとのラッチ挿入を通してFCRAM等で使用したものと異なるパイプライン構造を提案して、ランダム行サイクルに対しても高速化を具現するための高速行サイクルが可能なメモリのパイプライン構造に関するものである。
【０００２】
【関連技術の説明】
一般的に、ＤＲＡＭの性能は、大きくバンド幅と待ち時間（Latency）で現すことができる。バンド幅というのは、一回に伝送できる情報の量を示し、これは、伝送される信号の周波数と信号線の個数に比例し、主にＤＲＡＭのカラム経路によって決定される。したがって、ＤＲＡＭは、可能なら高いバンド幅を持つことがよく、こんな理由でＤＲＡＭのカラム経路を高速化するために、色々な方法が提案された。一方、待ち時間は、ＤＲＡＭをアクセスするために特定住所を入力後ＤＲＡＭからデータが出力されるまでの時間を示し、これは、主にＤＲＡＭの行経路により決定する。可能ならデータが早く出力される方がよいので、待ち時間は、短ければ短いほど良い性能を示す。
【０００３】
この時、システム内に使用されるＤＲＡＭに対するアクセスが順次的な傾向を現す場合には、ＤＲＡＭの構造的な特性上そのＤＲＡＭが現すことができる最大バンド幅を充分に活用できる。しかし、最近のコンピュータシステムは、価格低下のためにシステムメモリをフレームバッファに活用するＵＭＡ（Unified Memory Architecture）が提案されており、キャッシュコントローラ、ＰＣＩコントローラ、グラフィックコントローラ等、一つのシステム内にメインメモリを直接アクセスするマスタが複数存在するようになった。
【０００４】
また、Ｃ++のようなモジュール化された形態の言語で開発されたソフトウェア等が多くなり、メモリアクセスの形態が、とても不規則的に現れている。このような場合、ＤＲＡＭの待ち時間が長ければ、一つのアクセスに対してデータが出力される時間が長く、実際的に有効なバンド幅が大きく減少することになる。故に、バンド幅と一緒に待ち時間が、ＤＲＡＭの性能を示す時に、とても重要な要素になってきた。
【０００５】
しかし、上述したＤＲＡＭの待ち時間は、行経路によって決定される。これは、バンド幅に影響を与えるカラム経路に比べて、配線のRC時定数等の物理的な要素により多くの制限を受けており、時間短縮が難しい。
【０００６】
したがって、上記のような待ち時間が増加するのを防止するために、または、短縮させるために多くの技術が提案されている。提案された代表的な技術に対して詳しく見てみると、多重バンク及びアクセス順序調整方式と一時バッファ使用方式とアドレス非多重化及び行経路パイプライン方式及びＳＲＡＭをＤＲＡＭ内に一緒に集積する方式をあげられる。
【０００７】
まず、多重バンク及びアクセス順序調整方式について見てみると、まず、数個のバンクを置き、お互いに異なるバンク間に連続的なアクセスがある時、バンクインターリービングを通じ、ページミスペナルティーを減少させＤＲＡＭをアクセスする順序を調整して実効バンド幅を改善させる構造が提案された。
【０００８】
しかし、この構造は、行経路で時間を短縮させ待ち時間を減少させるものではなく、ＤＲＡＭ内部に多くのバンクを置きＤＲＡＭアクセス動作を重畳させ全体的に見る時、待ち時間が減ったような効果を見せる方式である。
【０００９】
したがって、お互いに異なるバンクにアクセスが発生する場合には、待ち時間が減少する効果が現れるが、同じバンクに対して連続的なアクセスが必要な場合は、既存の待ち時間がそのまま出力に反映される短所があり、さらに数個の内部バンクによって雑音特性が悪化する短所がある。
【００１０】
また、上述した従来の代表的な方式中、一時バッファ使用方式は、片側セルコアの構造を変形して行経路で所要される時間を直接減少させ、待ち時間をを減少させるもので、センスアンプに一時データバッファを採用した構造が提案された。
【００１１】
上記の一時バッファの使用方式は、一時データバッファを活用して、ビットラインの信号振幅を最小化することによりプリチャージ時間を減らし、データ検出時間を短縮した。行経路にパイプラインの概念を導入して不規則な行アクセスに対する10nsecのサイクル時間を具現した。
【００１２】
しかし、上述した一時バッファ使用方式は、まだ概念的なアイデアの段階であり、その運営に他の構造的運営的な諸般技術が下支えされておらず、一時バッファに貯蔵されたデータを再びセルコアに復元する問題及びこれをコントロールするためのコントローラの複雑度等、実際システムに使用する場合には、行待ち時間の速さを効果的に活用できない。また、一時バッファによる面積増加問題も深刻である。
【００１３】
また、上述した従来の代表的な方式中、アドレス非多重化及び行経路パイプライン方式について見てみれば、行経路にパイプラインの概念を導入して既存の方式とは違ってアドレス非多重化方式を採択して２０ｎｓの行サイクルを具現したものとしてＦＣＲＡＭ（Fast Cycle RAM）がある。
【００１４】
上記のアドレス非多重化及び行経路パイプライン方式は、サブ−ワードライン構造を採択し、セルコアのサブブロックの大きさを減らしてセルコアを駆動するドライバの負荷を減らして、ダイレクトセンシング方法等を使用して行経路での時間を短縮させる長所がある。
【００１５】
しかし、上述した方式は、セルコアのアクセス時間を減らすためにサブブロックの大きさを非常に小さくし他の付加的な回路も多く追加して全体的に同じ集積度の他のＤＲＡＭ構造に比べて３０〜４０％程度の面積が追加的に使用された。一方、アドレスの入力方式に非多重化方式を使用することによって、アドレス入力によるピンの数等、インターフェイス面での既存のシステムと互換性がないため、データ出力方式においても既存のＤＲＡＭ構造と差異があり、これを現在使用しているシステムに適用するためには、データ出力端に付加的なインターフェイス回路が必要となる欠点がある。
【００１６】
最後に、ＳＲＡＭをＤＲＡＭ内に一緒に集積する方式があるが、この方式は、前述した三つの方式とは、異なった形態で不規則な行アクセスに対しても充分なバンド幅を確保するためにＤＲＡＭにＳＲＡＭを集積するものである。これは、基本的にメモリアクセスパターンの時間的、空間的局地性を活用するものであり、共に集積されたＳＲＡＭをデータバッファに活用してＳＲＡＭとＤＲＡＭセルコアの動作を分離させ、同時動作が可能にすることによってページミスによる待ち時間を減らして実効バンド幅を向上させようとする試みでありＥＳＤＲＡＭ（Enhanced Synchronous DRAM）、ＣＤＲＡＭ（Cache DRAM）、Ｗｉｄｅ ＣＤＲＡＭ［6］、ＶＣＭ（Virtual Channel Memory）がその代表的な例である。
【００１７】
上述した色々な方式例の中で順次的なアクセスに対して充分なバンド幅を確保しながら同時に新しい技術の適用により行経路での時間を短縮して短い待ち時間特性を得るために既存の構造に採用した時、性能の向上があるものとして知られているＶＣＭ構造の技術背景と特徴に対して簡略に見てみると、ＶＣＭは、日本“ＮＥＣ”社が提案したもので、ＥＳＤＲＡＭ、ＣＤＲＡＭ構造と同様にＳＲＡＭバッファをＤＲＡＭ内部に集積し、これを活用して実効バンド幅を増加させようとする構造である。集積したＳＲＡＭバッファを“チャンネル”と言い、ＥＳＤＲＡＭ、ＣＤＲＡＭの場合と同様にチャンネルを通じてＤＲＡＭセルコアの動作とＳＲＡＭバッファでの動作を分離させ、ページミスによるプリチャージ時間を隠す。しかし、ＥＳＤＲＡＭとＣＤＲＡＭが集積されたＳＲＡＭとＤＲＡＭコア間のデータ伝送及び一貫性維持のための制御をＤＲＡＭ内部に一緒に集積したコントローラを利用して自体的に行なう反面、ＶＣＭは、外部からのコントロールによってＳＲＡＭとＤＲＡＭとのデータ伝送を制御しようとする。
【００１８】
したがって、コントロールによるロジック部分がＤＲＡＭ内部に含まれていないため、比較的構造が簡単でＳＲＡＭ集積による面積増加は、３％程度であると知られている。外部から適切なコントロールを行なえる場合、ＳＲＡＭ及びＤＲＡＭの動作とデータ伝送を最適化して大部分のページミスによる時間遅延を隠すことができる柔軟性がある。
【００１９】
一方、各々のメモリマスタが自身だけの行データバッファを割当られ、これを独立的にコントロールできるためシステム内に複数のメモリマスタが存在するシステムに対して適切に対応できる。
【００２０】
図１は、従来のＶＣＭの構成の例示図であり、ＶＣＭ（ＥＳＤＲＡＭ, ＣＤＲＡＭを含む）は、根本的にセルコアの行経路時間を短縮させるものではなく、ＳＲＡＭを通じてセルコアでの動作とチャンネル（ＳＲＡＭ）での動作を分離して重畳させ、多くのアクセスをチャンネル（ＳＲＡＭ）で速く処理できるようにして、待ち時間が減るのと同じ効果を利用するものである。
【００２１】
つまり、通常的にチャンネルでライトミスが発生した場合（つまり必要なデータが１６個のチャンネルに無い場合）１６個のチャンネル中,一つを選択してそのデータを捨て、新しいデータを読込む方式もあるが、図1に図示してあるようなＶＣＭでは、可能な一つのチャンネルをアクセスしないで、すぐにセルコアにデータを伝送するためにダミーチャンネルを使用する。
【００２２】
この時、ダミーチャンネルの使用方式は、基本的に一旦セルコアで必要なセグメントを読込み、記録しようとするデータを記録した後、再びセルコアに書く方式であり（Read Modified Write 方式）、連続するライトミスの場合または、二つのライトミスが同一のセグメントに対して行なわれた場合には、はじめのライトミスによってデータをダミーチャンネルに読込んだ後、すぐにセルに再書き出しせずに二番目のライトミスデータを記録後、セルに該当セグメントを再び書込む。
【００２３】
一方、お互いに異なるセグメントに対してライトミスが発生した場合には、各々に対してセグメントを読込み再書込みする動作が必要である。
【００２４】
したがって、前述したようにＶＣＭは、ＳＲＡＭを通じてセルコアでの動作とチャンネル（ＳＲＡＭ）での動作を分離して重畳させ、多くのアクセスをチャンネル（ＳＲＡＭ）で速く処理できるようにして、待ち時間が減るのと同じ効果を利用するものである。連続的なチャンネルミス等によって連続的にＤＲＡＭのセルコアをアクセスしなければならない場合には、図1の場合と同じ概念で既存の長い待ち時間がそのまま出力に現れるようになり、セルコアからすぐにデータが出力されるのではなく、チャンネルを経てデータが外部に出力されるため、かえって既存の構造より待ち時間が長くなることがある。つまり、全体性能がセルコアをアクセスするバックグラウンド動作によって制限される。
【００２５】
特に、お互いに異なるセグメントに対してライトミスが連続的に発生した場合、ダミーチャンネルを通じてこれを処理して、一つのライトミスに対して２回ずつセルコアをアクセスしなければならない負担がある。
【００２６】
さらに、ダミーチャンネルをアクセスする間には、ＶＣＭの構造上、他のバックグラウンド動作を行なうことができないため、連続するライトミスによってバックグラウンド動作が連続しなければならない場合、待ち時間損害は深刻である。
【００２７】
一方、一つのセグメント処理のためにＶＣＭでは、全体行を活性化させている。使用するセグメント以外の他の３個のセグメントが次のアクセスに活用される場合には、問題が無いが、メモリアクセス方式の特性上、一緒に活性化された他のセグメントがほとんど活用できないため不必要な電力消費がある。
【００２８】
【発明の概要】
本発明は、高速行サイクルのためのメモリのパイプライン構造を提供し、アドレスデコーディング動作とセルコアでの動作を分離して、アドレス多重化方式をそのまま使用して、既存のシステムと互換性を維持できる。また、ライトミスサイクルで２回のセルコアアクセスを1回に減らせ、データ伝送時の感知増幅器の動作を円滑にする方法を提供することを目的とする。
【００２９】
本発明の目的は、既存のＶＣＭのチャンネル構造のセルコアアクセス方式を変化させて、行バッファ、デコーダ毎のラッチ挿入によって、FCRAM等で使用するのとは異なるパイプライン構造を提案して、ランダム行サイクルに対しても高速化を具現するための高速行サイクルが可能なメモリのパイプライン構造を提供することである。
【００３２】
上記の目的を達成するための本発明のまた他の特徴は、電気信号の論理状態を貯蔵可能な複数個のメモリセルコアが、Ｎ個の列とＭ個の行に配列されているメモリセルアレイと、列または行に配列されている各メモリセルコアのアドレスとビットラインの能動化を通じて該当セルコアに貯蔵されているデータの読出または書込動作を行なえるメモリ構造において、上記メモリセルアレイのワードラインを所定個数ずつ束ねて一つの群を形成し、上記の各群を代表するワードラインをメインワードラインに、上記メインワードラインを除いた残りのワードラインをサブワードラインとし、特定制御システムからアドレスデコーディングデータの入力を受け、これを一時貯蔵するバッファと、上記バッファから出力されるアドレスデコーディングデータから上記制御システムが要請するアドレス行を検出する行検出手段と、入力される上記制御システムが要請するアドレス行に対するデータに対応する上記メインワードラインを駆動するメインワードライン駆動部及び上記行検出手段と上記メインワードライン駆動部間の信号伝達経路上に位置し、アドレスデコーディングの動作とセルコアのアクセス動作を分離するラッチ部、及び上記メモリセルアレイを構成する各セルコアのデータビットラインに連結されている感知増幅器とデータ入出力チャンネル間に具備されており、データ検出動作とデータ伝送の動作を分離させる行バッファを含むところにある。
【００３３】
【好ましい実施例の詳細な説明】
本発明の上述した目的と色々な長所は、この技術分野に熟練した人々により、添附した図面を参照し、後述する発明の好ましい実施例からさらに明確になるだろう。
【００３４】
まず、本発明で適用しようとする技術的思想に対して見てみると、本発明は、ＤＲＡＭセルコア構造の変形を通じて不規則な行アクセスに対して、行待ち時間を減少させ実効バンド幅を向上させるために、基本的に既存の構造に採用した時３％程度の小さな面積増加によって充分な大きさのブロック大きさとチャンネルヒット率及び柔軟性を維持し、順次的なアクセスに対して高いバンド幅を持つ性能向上を期待できるＶＣＭのチャンネル構造を使用する。
【００３５】
この時、上記ＶＣＭのチャンネル構造を使用する基本的な技術的土台上でバックグラウンド動作（セルコアアクセス）により性能が制限を受けるＶＣＭの限界を克服するためにＶＣＭのセルコアアクセス方式を変化させ、行バッファ、デコーダ単位のラッチ挿入によってＦＣＲＡＭ等で使用したのとは異なるパイプライン構造を提案し、ランダム行サイクルに対しても高速化を具現しようとするものである。また、アドレス多重化方式をそのまま採用して外部とのインターフェイス観点で既存のシステムに大きく修正作業することなく使用できる互換性を維持したアドレス入力方式を改善して、アドレスバスの使用効率を増加させようとするものである。
【００３６】
一方、サブワードライン構造を使用してＤＲＡＭセルコアを部分的に活性化させ、一回に駆動する感知増幅器数を減らし、低消費電力を具現しようとするものである。
【００３７】
上述した本発明の技術的思想をもう少し詳しく見るために、ＶＣＭの機能をおしひろげて見てみると、初期製品での ＶＣＭのチャンネルは、１Ｋビットの大きさを持っており総１７個がＤＲＡＭに内蔵されていた。この内１６個のチャンネルには、外部からRead・Writeが全て可能であり ＶＣＭでは、１６Ｋビット容量の有効なＳＲＡＭが集積されていたと言えた。チャンネルは、セルコアのセンスアンプと外部の入出力部間に配置されており、外部またはセルコアにデータ伝送が可能である。
【００３８】
セルコアとチャンネル間のデータ伝送は、セルコアが１Ｋｂｉｔ単位（この単位をセグメントと言う）に分割され内部の広いバスを通じて一度になされる。現在は、一つの行（４Ｋｂｉｔ）が４個のセグメントに分割されている。外部からは、セルコアを直接アクセスできず、必ずチャンネルを通じてのみアクセスが可能である。セルコアとチャンネル間の伝送動作は、バックグラウンド動作と言い、チャンネルと外部のインターフェイスとの伝送動作は、フォアグラウンド（Foreground）動作と言う。
【００３９】
フォアグラウンド動作とバックグラウンド（Background）動作は、ＥＤＲＡＭ、ＣＤＲＡＭにおけるのと同じ概念で動作が分離できるため、同時に並列で動作することができる。ＶＣＭは、上記の説明と同じくセルコアの構造を改善する技術ではなく、ＳＲＡＭを集積して外部とのインターフェイス方式を改善するものであり、他のメモリ技術（ＲＤＲＡＭ，ＳＤＲＡＭ方式等）とも結合できる長所がある。
【００４０】
１６個のチャンネルは、外部のコントローラから動作及び該当チャンネルの特性を独立的にコントロールでき、フルアソシアティブな特性を持っており、システム内に複数のメモリマスタが存在する場合、各メモリマスタに特定チャンネルを割当して各々をコントロールできる。一方、１６個のチャンネル以外の１個のチャンネルは、“ダアミーチャンネル”といい、書込動作のための専用チャンネルで、外部からは書込動作だけが行なえる。
【００４１】
したがって、本発明では、上述したＶＣＭの諸般技術に次のような技術的特徴を付加した。一番目は、行経路高速化。二番目は、ライトミス処理の変化。最後は、部分活性化である。
【００４２】
上述した本発明による付加された技術的特徴を簡略に見てみると、行経路高速化と言うのは、ＶＣＭ構造は、根本的に行経路を高速化した方式ではなく、ＳＲＡＭバッファを通じて多くのアクセスをチャンネルで処理できるようにして性能の向上を得る方式であり、全体的な性能がバックグラウンド動作により制限されており、このような制約条件を解消するために本発明では、ＶＣＭ構造の行経路にパイプラインの概念を導入する。
【００４３】
また、本発明で適用する技術中、ライトミス処理の変化技術は、既存のＶＣＭの場合に“Read Modified Write”形態でダミーチャンネルをアクセスするために連続するライトミスが同じセグメントに対するものでなければ、これに対する処理のため、セルコアを2回アクセスするようになる問題点を解消するために、ライトミスサイクルで“Read Modified Write”形態ではなく “Write Through”形態のダミーチャンネルアクセス方式を使用して、ライトミス発生時セルコアアクセスを1回に減少させる。
【００４４】
また、本発明で適用する技術中、部分活性化技術は、ＶＣＭで現れた不必要な電力消費を減少させるために本発明では、低電力具現のためにセルコアをセグメント単位で部分活性化しようとするものである。
【００４５】
以下、添付した図面を参照しながら上述した応用技術が適用されている本発明による好ましい実施例を説明する。
【００４６】
図２は、本発明によるメモリの構成例示図である。大きくチャンネル１と部分活性化構造２と行経路におけるパイプライン構造３と行バッファ４及びデータ入出力部５に区分できる。
【００４７】
上記の区分構成に対して特徴を見てみると、上記のチャンネル１の大きさは、１Ｋｂｉｔであり集積された個数は１６個である。基本的にＶＣＭで言われているチャンネル構造を大きく変形せず使用した構造である。ただし、ダミーチャンネルは、ＶＣＭで使用する構造ではなく、本構造では、感知増幅器下に存在する行バッファ４がダミーチャンネルの役割を行なう。
【００４８】
また、参照番号２で表示される部分活性化構造は、セルコアからチャンネルに伝送する場合、ＶＣＭで全体行を活性化させるのとは異なり、一回に必要なセグメント単位でだけ部分的に活性化させる。この場合、データ検出動作を既存に比べて１／４程度に減らすことができるので不必要に消費される電力を減らせる反面、セルコアアクセスパターンの特性上性能低下は、ほとんどない。ただ、セルコアにサブワードライン構造を使用し、メインデコーダの出力部にラッチを挿入して既存のシステムとアドレス入力面で互換性をそのまま維持しながらもセルコアをセグメント単位で部分的にだけ活性化させられるようになり、ＸアドレスとＹアドレス間の遅延時間であるｔＲＣＤは、ないと仮定する。
【００４９】
また、参照番号３で表示される行経路でのパイプライン構造に対して見てみると、連続的なセルコアアクセス時間を高速化するために本発明では、行経路にたいしパイプライン構造を採用する。行経路を構成する動作は、アドレス入力及びデコーディング動作とセルコアアクセスを通じたデータ検出及び更新動作、及び次のアクセス準備のためのプリチャージ動作に分けられる。
【００５０】
このデータの検出とプリチャージ動作は、セルコアに直接順次的に行なわれる動作であり、二動作の分離が不可能な反面、アドレスデコーディング動作とセルコアの動作は、セルコアとデコーディングロジックを回路的に分離させる場合、動作の重畳が可能である。
【００５１】
したがって、本発明では、階層的ワードライン駆動方式によってメインデコーダロジックの出力部にラッチを挿入して、アドレスデコーディングの動作とコアでの動作を分離させた。また、センスアンプ出力端に行バッファを挿入してセルコアとチャンネル間のデータ伝送動作とセルコアアクセス動作を分離させた。
【００５２】
また、参照番号4で表示される行バッファは、感知増幅器とチャンネル間に追加的にチャンネルとのデータパスにデータを貯蔵する機能を行ない、上記の行バッファ4を挿入して感知増幅器を通じたデータ検出動作とデータ伝送の動作を分離させ、行経路にパイプラインを構成する。行バッファは、ＥＳＤＲＡＭと同様に各バンクのセグメントに対して一つずつ存在し、感知増幅器のすぐ下に位置している。
【００５３】
つまり、セルコアからデータをチャンネルに伝送する場合、感知増幅器を通じて検出したデータをチャンネルに伝送する役割を感知増幅器の代わりに行ない、感知増幅器が駆動しなければならない負荷を減らす役割をし、チャンネルデータをセルコアに伝送しなければならない場合には、データ伝送とセルコアの検出動作が同時に進行できるようにデータを前もって貯蔵するバッファの役割をする。
【００５４】
一方、外部から直接行バッファをアクセスできる経路をおき、チャンネルでのライトミス時にライターデータバッファとして活用して、ＶＣＭ構造でのダミーチャンネルと類似した役割を行なう。このためには、行バッファに各ビットをコントロールできるＹアドレス デコーダが追加的に必要である。
【００５５】
この時、行バッファの構造は、一般的なＳＲＡＭセルの構造と同一のもので、インバーターが交差結合された構造である。
【００５６】
最後に、参照番号５で表示されるデータ入出力部は、チャンネルでのライトミス状況が発生した場合、外部から直接行バッファをアクセスできるようにデータ経路を設けた。
【００５７】
この時、本発明は、ＤＲＡＭセルコアの構造を改善したもので、データの入出力構成及び他のインターフェイス等は、基本的に変わり無い。したがって、ＶＣＭが同一のインターフェイスを維持する長所はそのまま受け継ぎ、本発明もやはり既存のインターフェイスとの互換性をそのまま維持できる。
【００５８】
以上で、各主要構成に対する動作特性を詳しく見てきたので、以下では、動作モードによる全体的な動作に対して詳しく見てみることにする。
【００５９】
本発明によるメモリの動作を説明するにあたり、本発明によるメモリ構造はＶＣＭのチャンネル構造を使用しており、チャンネルでなされるフォアグラウンド動作はＶＣＭと同一であるのでその詳しい動作説明を省略し、本発明の要旨は、既存のＶＣＭでなされるバックグラウンド動作を改善したものであるから、バックグラウンド動作を中心に説明する。
【００６０】
図３（ａ）ないし図３（ｃ）は、本発明によるセルコアに対する概念例示図であり、一つのメインワードライン（ＭＷＬ）に対して4個のサブワードライン（ＳＷＬ）が選択され、各サブワードライン（ＳＷＬ）は、概念的に１Ｋビット大きさのセグメントを担当するようになる。
【００６１】
ところで、一般的なサブワードライン構造では、メインワードラインが駆動以後すぐ続いて受信ドライバによって選択された一つのサブワードラインを駆動させ始めるが、本発明では、特定のセグメントに対して部分的にセルコアを駆動するために Ｘアドレスにすぐ続いて入ってくるＹアドレスから与えられる情報を利用して（セグメント選択）特定なセグメントに対してだけサブワードラインを駆動させる。
【００６２】
一方、Ｘデコーダであるメイン検出器１２の出力端にラッチ１３が挿入されており、セルコアのアクセスと以後のＸ−アドレスバッファ１１を通じて流入するＸアドレスに対するデコーディング作業を分離させる。
【００６３】
つまり、本発明では、Ｘアドレスメイン検出器12以後に挿入されたラッチ１３と階層的なワードライン駆動方式を使用してセルコアを１Ｋビット大きさのセグメント単位で部分活性化させる。
【００６４】
このために本発明構造では、SＤＲＡＭ、ＶＣＭ等で使用しているアドレス多重化方式を使用し、既存の入出力インターフェイス構造と互換性を維持して、動作モード時、各アドレスが入力される時間が異なると仮定する。
【００６５】
したがって、既存のＳＤＲＡＭまたはＶＣＭ構造では、行選択によるＸアドレスが入力された後、ｔＲＣＤ（RAS to CAS遅延）時間後に列選択のためのアドレスを入力する方式を使用しているが、本発明では、Ｘアドレスの入力後、ｔＲＣＤ時間遅延なしにすぐ続いてＹアドレスがコントローラから供給されることを仮定する。
【００６６】
ゆえに、セルコアのアクセス過程を時間の変化によって添付した図３ｂと図３ｃを参照して説明すれば、まず、参照番号Ｃ１で表示されたクロックのエッジからＸアドレスをバッファ１１に受入れればすぐにアドレスがデコーディングされ、その結果がメイン検出器１２出力端に連結されたラッチ１３に貯蔵されセルコアアクセスとアドレスデコーディング経路が分離される。
【００６７】
一方、ラッチ１３に貯蔵されたＸアドレス値によってメインワードライン（ＭＷＬ）が駆動始め、次に、参照番号Ｃ２で表示されたクロックのエッジからＹアドレスの入力を受けると、４個のセグメント中、部分的に活性化させる部分を判断するためにＹアドレスの上位２個のビットをデコーディングして特定なセグメントに対するサブワードライン（ＳＷＬ）の駆動を活性化させる。
【００６８】
したがって、実際セルコアのアクセスは、Ｙアドレスが入力された以後になる。
【００６９】
一方, 既存の構造では、セルコアに対してプリチャージ動作が完了した以後その次のアクセスのためのＸアドレスを入力できたが、本発明構造では、Ｘアドレスによってすぐにセルコアデータに対するアクセスが始まるのではないので、セルコアでプリチャージ動作が行なわれる途中に、次のコアアクセスのためのＸアドレスを入力できるようになる（添付図３（ｃ）参照）。
【００７０】
以下では、添付図４を参照して読出動作について見てみることにする。
図４は、本発明によるメモリでセルコアの読出動作状態を説明するための例示図である。セルコアからチャンネルにデータを伝送する動作を説明すると次のようになる。
【００７１】
セルコアをアクセスするために前に説明した順序によってアドレスが入力されると、Ｙアドレスが入力された以後、セルコアのアクセスが始まる（Ｓ１）。以後、感知増幅器（Ｓ／Ａ）によってビットラインに適正な程度の電位差が形成（Ｓ２）されると、伝送スイッチを開き検出したデータを感知増幅器すぐ下に位置した行バッファ４に伝送する（Ｓ３）。
【００７２】
以後、感知伝送スイッチを閉じ感知増幅器と行バッファ４が分離され、セルコアからのデータ更新（セル復元）動作とチャンネルにデータを伝送する動作が各々上記の感知増幅器と行バッファ４を通じて並列的に行なわれる（Ｓ４）。 つまり、上記の行バッファ４は、感知増幅器（Ｓ／Ａ）が直接チャンネルのデータを更新しなければならない負担を減らす役割をするので、セルコアをアクセスする時間を減少させられる。
【００７３】
図５は、本発明によるメモリでセルコアのデータ復元動作状態を説明するための例示図である。前で説明したように行バッファ４によってチャンネルとセルコアの動作が分離され、独立的に行なわれ得る。
【００７４】
復元サイクルは、まず、クロックのエッジからデータ復元を行なおうとするチャンネル番号とデータを持ち込んだバンクの位置、該当バンクのセグメント情報を外部のコントローラから入力受け、セルコアアクセスが実行される前にチャンネルのデータを行バッファ４に伝送し始める（Ｓ１１）。
【００７５】
そして、その次のクロックで活性化させるバンクのＸアドレスの入力を受け、セルコアアクセスを始める（Ｓ１２）。 復元サイクルでは、読出サイクルとは異なり、Ｘアドレス以前に活性化しようとするセグメントに対する情報を前もって得たので、Ｘアドレス以後Ｙアドレス入力を待つ必要なしにすぐにメインワードライン（ＭＷＬ）とサブワードライン（ＳＷＬ）を順次的に活性化させられる。
【００７６】
一方、該当セグメントに対するサブワードライン（ＳＷＬ）の駆動が終り、セルのデータがビットラインにチャージ割当される時点では、時間的に見る時、チャンネルのデータがすでに行バッファに全て伝送されている状態であり、以後、ビットラインと行バッファを連結してビットラインに行バッファのデータ内容を伝達して感知増幅器（Ｓ／Ａ）を活性化させビットラインを駆動する。
【００７７】
一方、行バッファ4も回路的に感知増幅器（Ｓ／Ａ）の役割を行なうことができるので、感知増幅器（Ｓ／Ａ）と行バッファ4間の連結をそのまま維持しておいてビットラインを上記の感知増幅器（Ｓ／Ａ）と一緒に駆動すれば、駆動能力が増加することによりセルデータの更新時間を速められる。
【００７８】
図６は、本発明によるメモリでセルコアのデータ書込動作状態を説明するための例示図である。チャンネルライトミスサイクルに対して“Read Modified Write”方式ではなく“Write through”方式を使用する。つまり、本発明では、チャネルライトミスが発生した場合、セルコアアクセス動作と外部からライトミスに該当するデータを伝送する動作を並行して行なう。復元サイクルと同じくセルコアアクセスのためにＸアドレスを供給する前にデータが書かれていなければならないバンクとセグメント位置、そして、それに該当するＹアドレスを供給して、それと一緒に書こうとするデータも一緒に供給して、行バッファに前もって書込んでおく。一方、外部からデータが入力されている間、Ｘアドレスを受け入れセルコアに対するアクセスを並行して行なう。
【００７９】
データ伝送が終わった時点または、バースト長さによってセルコアのデータがビットラインにチャージ割当される時点が過ぎれば、行バッファ4と感知増幅器（Ｓ／Ａ）間を連結して上記の行バッファ4に記録されているデータをセルコアに伝送する。
【００８０】
以上の説明で本発明は、特定の実施例と関連して図示及び説明したが、特許請求範囲によって示した発明の思想及び領域からはずれない限度内で多様な改造及び変化が可能であるということは、当業界で通常の知識を持った者なら誰でもたやすく理解できることである。
【図面の簡単な説明】
【図１】 一般的なＶＣＭの構成例示図である。
【図２】 本発明のメモリの概念的構成例示図である。
【図３】 図３（ａ）ないし図３（ｃ）は、本発明のセルコアに対する概念例示図である。
【図４】 本発明のメモリでセルコアの読出動作状態を説明する例示図である。
【図５】 本発明のメモリでセルコアのデータ復元動作状態を説明する例示図である。
【図６】 本発明のメモリでセルコアのデータ書込動作状態を説明する例示図である。
Claims (1)
- 電気信号の論理状態を貯蔵可能な複数個のメモリセルコアがＮ個の列とＭ個の行に配列されているメモリセルアレイを備え、
列または行に配列されている各メモリセルコアのアドレスとビットラインの能動化を通じ、該当セルコアに貯蔵されているデータの読出または書込動作を行なえるメモリ構造において、上記のメモリセルアレイのワードラインを所定個数ずつ束ねて一つの群を形成し、上記の各群を代表するワードラインをメインワードラインに、上記メインワードラインを除いた残りのワードラインをサブワードラインとし、
特定制御システムからアドレスデコーディングデータの入力を受け、それを一時貯蔵するバッファと;
上記のバッファから出力されるアドレスデコーディングデータから上記の制御システムが要請するアドレス行を検出する行検出手段と;
入力される上記の制御システムが要請するアドレス行に対するデータに対応する上記のメインワードラインを駆動するメインワードライン駆動部と;
上記の行検出手段と上記のメインワードライン駆動部間の信号伝達経路上に位置し、アドレスデコーディングの動作とセルコアのアクセス動作を分離するラッチ部とを含む行経路でのパイプライン構造と、
上記のメモリセルアレイを構成する各セルコアのデータビットラインに連結されている感知増幅器と、
前記メモリセルアレイとともに集積配置された外部からのアクセスが可能な複数のチャンネルを構成するＳＲＡＭバッファと、
前記感知増幅器と前記ＳＲＡＭバッファとの間に備えられ、データ検出動作とデータ伝送の動作を分離させる行バッファとをさらに備え、
前記複数のチャンネルのうちライトミスが生じた場合には、ダミーチャネルとして前記行バッファが用いられる、行経路でのパイプライン構造を持ったメモリ。
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