JP3803414B2 - Horizontal pixel number conversion circuit - Google Patents

Description

となる。ここでＱ（ｉ）は画素数変換後のｉ番目のデータ、Ｄ（ｉ）であり、またＤ（ｉ＋１）、Ｄ（ｉ＋２）、Ｄ（ｉ＋３）はそれぞれ変換前のｉ番目、（ｉ＋１）番目、（ｉ＋２）番目、（ｉ＋３）番目のデータである。例えば入力信号でのａ、ｂ、ｃ、ｄの値は画素数変換前後の画素数の比によって決められる値であり、変換前のデータの変換後のデータに対する寄与率を算出することで求められる。５画素を４画素に変換する際の階調積分表示の例を図８に示した。図８中に示されるように、変換前の５画素を４等分し、それぞれの領域の輝度値を積分して新しい４画素の輝度値とする。元々１つの画素が持っていた情報は、画素数の変換後、１つまたは２つの画素へ反映される。
【０００５】
【発明が解決しようとする課題】
このように、入力信号を生成したクロックを忠実再生するには幅広い発振周波数範囲に対応できる高性能なＰＬＬ回路が必要となる。また、１水平同期当たりのクロック数も多岐にわたるため、あらかじめ記憶しておくべき設定値の数が多くなるし、全てを網羅するのはほぼ不可能であるため、使用する人に調整してもらう方法を取らざるを得ない。
【０００６】
本発明は前記課題に鑑み、コンピュータから出力される信号の１水平同期当たりのクロック数を正確に知る必要の無い水平画素数変換回路を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の水平画素数変換回路は、コンピュータから入力された方形波である映像信号を生成したクロックより高い一定の周波数で、水平同期信号にロックしたクロックを生成するためのＰＬＬ回路と、前記ＰＬＬ回路からのクロックで前記入力映像信号をディジタル信号に変換するＡ／Ｄ変換器と、画素数の変換率に応じて帯域を切り替えるデジタルローパスフィルタと、画素間の補間処理により損なわれる画素の高域成分をあらかじめ補うための高域強調回路と、１水平同期間の画素データを格納するメモリと、前記高域強調回路と前記メモリとの間に配置され、隣接画素間の内挿処理を行なう補間手段と、画素数を所望の数にするために前記メモリの書き込み制御を行う書き込み制御信号を生成する制御手段とを備え、前記映像信号を生成したクロックにかかわらず、前記映像信号を生成したクロックより高い一定の周波数のクロックでＡ／Ｄ変換するように構成したものである。
【０００８】
【発明の実施の形態】
本発明の請求項１に記載の水平画素数変換回路は、入力映像信号の１水平同期当たりの画素数を所望の画素数に変換するために、前記映像信号を生成したクロックより高い周波数のクロックをＡ／Ｄ変換器のサンプリングクロックとすることで水平方向の画素数を前記の所望の画素数以上へ一旦増やし、画素間の補間処理を施しながら画素数を所望の画素数へ減らすことを特徴としたものであり、コンピュータ等から出力される映像信号を生成するクロックの周波数（１水平同期当たりのクロック数）、およびその位相（映像信号との位相差）を正確に知る必要がないため、回路の事前調整やコンピュータ等の信号方式の事前調査の必要が無く、どのような信号に対しても安定した画素数変換が実現できるものである。
【０００９】
以下に、本発明の一実施の形態について、図１、図２、図３、図４、図５、図６を用いて説明する。
【００１０】
（実施の形態１）
図１において、１１、１２、１３はアナログ素子からなるローパスフィルタ（以下ＬＰＦと記す）であり、それぞれ入力映像信号Ｒ、Ｇ、Ｂの帯域を制限するものである。１４は帯域制限後の映像信号（Ｒ２）をＡ／Ｄ変換するためのものである。１０は水平同期Ｈからクロックを生成するＰＬＬ回路であり、本実施の形態では約８０ＭＨｚで発振するものとする。Ａ／Ｄ変換器１４を通過した信号は、ディジタルＬＰＦ１５によりさらに帯域が制限されて出力されている（Ｒ４）。信号ＡはディジタルＬＰＦ１５の通過域を制御する信号である。
【００１１】
そこで図２を用いてディジタルＬＰＦ１５の具体的な回路例および動作を説明する。図２では簡単のために３系統ある信号（Ｒ、Ｇ、Ｂ）のうち１系統分のみ記述したが、残りの２系統も同じ回路である。図２において、１９、２０、２１、２２はフリップフロップ、２３、２４、２５は増幅器、２６、２７は加算器、２８はセレクターである。フリップフロップ１９、２０および加算器２６および増幅器２３はｚ変換を用いて書くと、
ｙ ＝ （１ ＋［ｚ−２］） ／ ２
（［ｚ−２］はｚの２乗の逆数を表す。以下、自然数ｎについてｚのｎ乗の逆数は［ｚ−ｎ］と記す）というフィルタを構成しており、フリップフロップ２１、２２および加算器２７および増幅器２４、２５は同様に、
ｙ ＝ （１ ＋ ２×［ｚ−１］＋［ｚ−２］） ／ ４
というフィルタを構成している。制御信号ＡがＬレベルのときはセレクター２８より後段のフィルタのみが有効である。信号ＡがＨレベルのときは図２の全ての素子の動作が有効で、すなわち、

というＬＰＦになる。制御信号Ａをどちらのレベルにするかは、画素数変換の変換率に依存する。例えばＡ／Ｄ変換器１４によるＡ／Ｄ変換後の画素数と最終的に得たい画素数の比が２以下であれば制御信号ＡはＬレベルとし、２以上であればＨレベルとするのが望ましい。なお、本構成では簡単のためにディジタルＬＰＦ１５の帯域切換を２段階のみとしたが、回路規模が許す範囲内で選択できる帯域切換数を増やすことももちろん可能である。
【００１２】
図１中の１６は画像の高周波成分を増幅するためのピーキング回路である。信号Ｂはピーキング回路１６における高周波成分の増幅度を制御するための信号である。図３をもちいてピーキング回路１６の具体的な回路例および動作を説明する。図３では簡単のために３系統ある信号（Ｒ、Ｇ、Ｂ）のうち１系統分のみ記述したが、残りの２系統も同じ回路である。
【００１３】
図３中で２９、３０はフリップフロップ、３４、３６は加算器、３１、３２、３３、３５は増幅器であり、増幅器３５による信号増幅度Ｃは制御信号Ｂによって制御するものとする。３７は加算器３６の出力を制限するリミッターである。フリップフロップ２９、３０および増幅器３１、３２、３３、３５および加算器３４によって高域通過フィルタが形成され、それは、
ｙ ＝（−１ ＋ ２×［ｚ−１］−［ｚ−２］）／Ｃ
と表される。上記の高域成分とフリップフロップ２９の出力を加算器３６によって加算することで高域成分が増幅された信号が得られる。
【００１４】
図１中の１７は、隣接２画素間の内挿処理と、メモリ１８の書き込み制御信号を生成する回路である。図４、図５を用いて補間手段１７の具体的な回路例および動作を説明する。図４は本発明の水平画素数変換回路の補間手段の一実施形態例であり、図５はその補間手段に用いられる係数発生回路４２の一実施形態を表している。本実施の形態では図４および図５において、隣接画素間の内挿処理を行なう補間手段と、画素数を所望の数にするために前記メモリの書き込み制御を行う書き込み制御信号を生成する制御手段との機能を併せもつ構成について説明する。また、図４では簡単のためにＲ，Ｇ，Ｂの３つの系統のうち１系統についてのみ記述したが、残り２系統も同じである。ただし、係数発生回路４２は３系統共通でも良い。
【００１５】
図４中で３８はフリップフロップ、３９は減算器、４０は乗算器、４１は加算器、４２は乗算器４０の入力信号ｋおよびメモリ１８の書き込み制御信号ＷＥを生成する係数発生回路である。乗算器３９は９ビットの符号付き信号（図では（ｂ−ａ））と８ビットの符号無し信号（図ではｋ）の乗算を行う。出力は１７ビットとなるが、下位の８ビットは切り捨て、上位９ビットのみを加算器４１へ接続する。ここで係数発生回路４２の具体的構成例を図５を用いて説明する。
【００１６】
図５中で、４４と５０はセット付きフリップフロップで、フリップフロップへの入力が何であれ、図中の信号／ＲＳＴがＬレベルのときに次のクロックの立ち上がりでＨレベルを出力する。４５、４６、５２はリセット付きフリップフロップで、フリップフロップへの入力が何であれ、図中の信号／ＲＳＴがＬレベルのときに次のクロックの立ち上がりでＬレベルを出力する。４３、５１、５３はセレクターである。４２、４８は加算器で、４２は２ビット、４８は８ビットとした。４９、４７はＮＡＮＤゲート、５５はＡＮＤゲートである。５４はカウンターで、設定値Ｕを分周比としてクロックをカウントし、分周比毎に負極性の信号を出力する。ＡＮＤゲートに入力されるＨは水平同期信号で、ここでは負極性とした。
【００１７】
ここで、画素数の変換率の設定方法を説明する。Ａ／Ｄ変換器１４にてＡ／Ｄ変換後の画素数と画素数変換後の画素数の比が変換前：変換後＝１１：３である場合、その比１１／３は３．６６６６であり、その小数部は０．６６６６、整数部は３である。補間手段１７において係数発生回路４２の加算器４８の入力信号Ｍには上記の変換率の小数部を設定する。具体的にはＭは８ビットの信号であるので、
Ｍ ＝ ０．６６６６ × ２５６ ＝ １７０．６６６６（約１７１）
であるので１７１とする（２５６は２の８乗である）。図５の係数発生回路４２を構成するセレクター５３のセレクト信号ＲＳは上記変換率の整数部分が２以上のとき１を設定し、２未満のときは０を設定する。セレクター４３の設定値ＶはＶのビット数がｎであるとき２のｎ乗から（変換率の整数部−１）を減じた値を設定する。本構成例では設定値Ｖはｎ＝２ビットとしたので、
Ｖ ＝ ４ − （３ − １） ＝ ２
である。カウンタ５４に設定する入力信号Ｕは変換前の画素数を分子とし変換後の画素数を分母としたときの分数を約分し、それの分子値を設定する。本実施の形態では分数は１１／３であり約分した値であるので設定値Ｕは１１となる。カウンタ５４が存在するのは、変換率の小数部Ｍが誤差を含むためである。上記の設定のように少数部Ｍの算出結果は整数になるとは限らない。そのためにフリップフロップ５２及び加算器４８からなる設定値Ｍの累積結果は累積が進むにつれて誤差も累積されてしまい、適切な係数ｋが得られなくなってしまう。このような誤差の累積を防ぐために補間処理を適切なタイミングで初期化する信号を生成するためにカウンタ５４を設けている。
【００１８】
補間処理の初期化は水平同期毎にも行うのが望ましいので負極性の水平同期信号Ｈとカウンタ５４の出力信号との論理積をとり、あらためて初期化信号／ＲＳＴとした。かかる設定における回路の動作は後で図６のタイミング図を用いて説明する。
【００１９】
図１において１８は画素数変換後の１水平同期間の画素を格納するに十分な容量を持つメモリであり、クロック（ＣＬＫ））に同期して書き込まるが、書き込み制御信号ＷＥがＬレベルのときは書き込まれない。
【００２０】
以上のような構成における水平画素数変換回路の動作例を回路図である図１、図４、図５およびタイミング図として図６、図７を用いて説明する。設定としては前記のように入力信号をＡ／Ｄ変換したあとの１水平同期当りの画素数と画素数変換動作後の画素数の比が１１：３であるとする。また、図６中の信号（例えばＲやＲ２など）は図１、図４および図５中に記載されている箇所の信号を指している。簡単のために信号Ｒのみについて説明するが、信号Ｇ、信号Ｂも同様である。
【００２１】
ＣＬＫは図１中のＰＬＬ回路１０にて生成される信号で、本実施の形態では８０ＭＨｚとする。入力信号Ｒをもともと生成したクロックとは無関係である。
【００２２】
入力信号Ｒはコンピュータ等から入力された信号であり、図６のように一般的に方形波である。信号Ｒ２はアナログＬＰＦ１１を通過しているため、入力信号Ｒの広域成分がカットされた信号となっている（図６では入力信号Ｒを方形波としたので、立ち上がりおよび立ち下がりがなめらかになったような信号となっている）。図６のＲ３はＲ２をＡ／Ｄ変換したものである。
【００２３】
Ｒ３は図１のディジタルＬＰＦ１５に入力される。ここでディジタルＬＰＦ１５を制御する信号Ａは、本実施形態においてはＡ／Ｄ変換後の画素数と最終的に得たい画素の比が１１／３＝３．６６６６であり整数部が２以上であるためにＨレベルとした。
【００２４】
よってディシジタルＬＰＦ１５の出力信号であるＲ４は、信号Ｒ３に対して、

というフィルタを作用させた信号となる（図６）。
【００２５】
ディジタルＬＰＦ１５は後段の補間手段１７が２点間の直線補間であるために適切な補間処理をするためには欠かせないのであるが、高域がカットされるためにこのままでは文字等、高周波成分に富む信号を表示した際に、輪郭がぼやけてしまう。そのためにピーキング回路１６で文字の輪郭等の高周波成分を増幅して、画質の改善を行なう。信号ｂはその高域成分増幅が行なわれた後の信号である。ピーキング回路１６の制御信号Ｂは図３中の増幅器３５の増幅度を制御する信号であるが、ここでは増幅度１（つまり信号は増幅器３５を素通りする）とした。よってピーキング回路は
ｙ ＝ −１ ＋３×［ｚ−１］＋［ｚ−２］
というフィルタ回路となり、出力結果であるｂは図６のようになる。
【００２６】
信号ｂは図１の補間手段１７へ入力される。信号ａは図４（補間手段１７内部構成図）中のフリップフロップ３８の出力である。（ｂ−ａ）は図４の減算器３９により信号ｂより信号ａを減じた出力である。
【００２７】
図４中の係数発生回路４２の出力信号ｋおよびＷＥの説明を図５と図７を用いて説明する。変換率は３．６６６６（＝１１／３）なので、ＲＳ＝１、Ｖ＝２、さらにカウンタ５４の分周比Ｕは１１画素を３画素に変換するのでＵ＝１１とする。この場合出力信号及びＷＥは図６のようになる。参考のために／ＲＳＴも付記下。／ＲＳＴはカウンタ５４の分周比は１１であるので、１１ロック毎にＬになる。
【００２８】
図４において、乗算器４０は係数発生回路４２の出力ｋと、乗算器３９の出力の乗算が行なわれる。結果は本来１７ビット（符号付き）であるが、下位８ビットは切り捨てる。加算器４１において、信号ａと乗算器４０の上位９ビットとの加算が行なわれ、これが図１におけるメモリ１８へ入力される（信号ｃ）。メモリ１８へは信号ｃの全てが書き込まれるのではなく、係数発生回路４２で生成された信号ＷＥがＨのときのみ書き込みが行なわれる。それでメモリ１８の記憶内容を信号ＷＥのタイミングで連続的に読み出すと、最終的な結果である信号ｄが得られる。ディジタル信号ｄを入力信号Ｒと比較しやすくするために、ｄのディジタル値を縦軸とした図も付記した（図６中のディジタル信号ｄの下側に記載）。
【００２９】
かかる構成により、コンピュータ等から生成される映像信号の１水平同期当りの画素数が不明であっても、Ａ／Ｄ変換のサンプリングクロックの周波数は任意に設定することができるので、ＰＬＬに対してさして生態が要求されず、しかも的切な画素数変換が得られる。
【００３０】
【発明の効果】
以上のように、本発明の水平画素数変換回路によれば、入力信号の方式や入力信号を生成した元々のクロック周波数およびその位相をあらかじめ知る必要はなく、Ａ／Ｄのサンプリング周波数を任意に設定できるためにＰＬＬ回路の発振周波数はほぼ一定にすることができるのでＰＬＬ回路に対して高い性能を要求する必要も無しに、適切な画素数変換ができる水平画素数変換回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における水平画素数変換回路の回路図
【図２】本発明の実施の形態１におけるディジタルＬＰＦの回路図
【図３】本発明の実施の形態１におけるピーキング回路の回路図
【図４】本発明の実施の形態１における補間手段、制御手段の回路図
【図５】本発明の実施の形態１における係数発生回路の回路図
【図６】本発明の実施の形態１における水平画素数変換回路の動作を示すタイミング図
【図７】従来の技術における水平画素数変換回路の回路図
【図８】従来の技術における水平画素数変換の動作を説明する図
【符号の説明】
１０ ＰＬＬ回路
１１，１２，１３ アナログＬＰＦ
１４ Ａ／Ｄ変換器
１８ メモリ
１９，２０，２１，２２，２９，３０，３８，４４，４５，４６，５０，５２，５６ フリップフロップ
２６，２７，３４，３６，４１，４２，４８ 加算器
２３，２４，２５，３１，３２，３３，３５ 増幅器
２８，４３，５１，５３ セレクター
３７ リミッター
３９ 減算器
４０ 乗算器
４７，４９ ＮＡＮＤゲート
５５ ＡＮＤゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to pixel number conversion in electronic devices such as liquid crystal displays and plasma displays.
[0002]
[Prior art]
Conventionally, when a signal generated from a computer or the like is displayed as an input signal on a matrix drive type display element such as a liquid crystal panel or a plasma panel, the number of pixels of the original input signal and the number of pixels of the display element do not match. In some cases, a clock having the same frequency as the clock for generating the input signal is reproduced, the input signal is A / D converted using the clock as a sampling clock, and the number of pixels is converted by digital signal processing. The operation for converting the number of pixels is, for example, from SEMI Japan edited “Electronic Display Forum 95 Lectures” from page 90 to page 95 (TFT LCD monitor display system / written by Hiroyuki Mano, Hitachi, Ltd., System Development Laboratory). The gradation integration reduction display method shown is an example.
[0003]
Hereinafter, a conventional horizontal pixel number conversion circuit will be described with reference to the drawings. FIG. 7 is a circuit diagram showing a configuration of a conventional horizontal pixel number conversion circuit. From the input signal, the PLL circuit 2 is for faithfully reproducing the clock that generated the input signal (this is present in the computer body), and it is necessary to know in advance the number of clocks per horizontal synchronization, The phase difference between the input signal and the clock a regenerated by the PLL circuit 2 must also be adjusted. In recent years, there are a wide variety of signals output from computers, and the clock frequency ranges from about 20 MHz to over 100 MHz. In any two computers, even if the number of effective display pixels is the same, the number of clocks per horizontal synchronization including the blanking period is not always the same. Since it is completely arbitrary what kind of clock frequency and what number of clocks per one horizontal sync output the human or computer software using the computer, the range of the oscillation frequency of the PLL circuit 2 is There must be a wide range, and there are many setting values that should be stored in advance for the number of clocks per horizontal synchronization.
[0004]
When the internal operation of the gradation integration display circuit 3 is expressed by a mathematical expression,

It becomes. Here, Q (i) is the i-th data after conversion of the number of pixels, D (i), and D (i + 1), D (i + 2), and D (i + 3) are the i-th before conversion and (i + 1), respectively. , (I + 2) th, (i + 3) th data. For example, the values of a, b, c, and d in the input signal are values determined by the ratio of the number of pixels before and after the pixel number conversion, and can be obtained by calculating the contribution ratio of the data before conversion to the data after conversion. . An example of gradation integration display when converting 5 pixels to 4 pixels is shown in FIG. As shown in FIG. 8, the five pixels before conversion are divided into four equal parts, and the luminance values of the respective areas are integrated to obtain new four pixel luminance values. Information originally possessed by one pixel is reflected in one or two pixels after conversion of the number of pixels.
[0005]
[Problems to be solved by the invention]
Thus, in order to faithfully reproduce the clock that generated the input signal, a high-performance PLL circuit that can cope with a wide oscillation frequency range is required. In addition, since the number of clocks per horizontal synchronization is diverse, the number of setting values to be stored in advance is large, and it is almost impossible to cover all of them. I have to take the way.
[0006]
In view of the above problems, the present invention provides a horizontal pixel number conversion circuit that does not require accurate knowledge of the number of clocks per horizontal synchronization of a signal output from a computer.
[0007]
[Means for Solving the Problems]
In order to solve the above problem, the horizontal pixel number conversion circuit of the present invention generates a clock locked to a horizontal synchronizing signal at a constant frequency higher than a clock that generates a square wave video signal input from a computer. PLL circuit, an A / D converter that converts the input video signal into a digital signal with a clock from the PLL circuit, a digital low-pass filter that switches a band according to a conversion rate of the number of pixels, and interpolation between pixels A high-frequency emphasis circuit for preliminarily compensating for a high-frequency component of a pixel damaged by processing; a memory for storing pixel data during one horizontal synchronization; and an adjacent pixel disposed between the high-frequency emphasis circuit and the memory. Interpolating means for performing interpolating processing, and control means for generating a write control signal for performing write control of the memory in order to obtain a desired number of pixels The A / D conversion is performed with a clock having a constant frequency higher than the clock that generated the video signal, regardless of the clock that generated the video signal.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
The horizontal pixel number conversion circuit according to claim 1 of the present invention is a clock having a frequency higher than that of the clock that generated the video signal in order to convert the number of pixels per horizontal synchronization of the input video signal into a desired number of pixels. Is used as a sampling clock of the A / D converter to temporarily increase the number of pixels in the horizontal direction to the desired number of pixels or more and reduce the number of pixels to the desired number of pixels while performing interpolation processing between the pixels. Because there is no need to know exactly the frequency of the clock (the number of clocks per horizontal synchronization) and the phase (phase difference from the video signal) for generating a video signal output from a computer or the like, There is no need for circuit pre-adjustment or prior investigation of a signal system such as a computer, and stable pixel number conversion can be realized for any signal.
[0009]
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1, 2, 3, 4, 5, and 6.
[0010]
(Embodiment 1)
In FIG. 1, reference numerals 11, 12, and 13 denote low-pass filters (hereinafter referred to as LPF) made of analog elements, which limit the bands of input video signals R, G, and B, respectively. 14 is for A / D conversion of the video signal (R2) after band limitation. Reference numeral 10 denotes a PLL circuit that generates a clock from the horizontal synchronization H, and in this embodiment, oscillates at about 80 MHz. The signal that has passed through the A / D converter 14 is output with the band further limited by the digital LPF 15 (R4). The signal A is a signal for controlling the pass band of the digital LPF 15.
[0011]
A specific circuit example and operation of the digital LPF 15 will be described with reference to FIG. In FIG. 2, for the sake of simplicity, only one system of three signals (R, G, B) is described, but the remaining two systems are the same circuit. In FIG. 2, 19, 20, 21, and 22 are flip-flops, 23, 24, and 25 are amplifiers, 26 and 27 are adders, and 28 is a selector. When the flip-flops 19 and 20 and the adder 26 and the amplifier 23 are written using the z-transform,
y = (1+ [z-2]) / 2
([Z-2] represents the reciprocal of the square of z. Hereinafter, the reciprocal of the nth power of z is expressed as [zn] for the natural number n), and the flip-flops 21, 22 and The adder 27 and the amplifiers 24 and 25 are similarly
y = (1 + 2 * [z-1] + [z-2]) / 4
The filter is configured. When the control signal A is at L level, only the filter subsequent to the selector 28 is effective. When the signal A is at the H level, the operation of all the elements in FIG.

It becomes LPF. The level at which the control signal A is set depends on the conversion rate of the pixel number conversion. For example, if the ratio of the number of pixels after A / D conversion by the A / D converter 14 and the number of pixels to be finally obtained is 2 or less, the control signal A is L level, and if it is 2 or more, the control signal A is H level. Is desirable. In this configuration, for the sake of simplicity, the band switching of the digital LPF 15 is performed only in two stages, but it is of course possible to increase the number of band switching that can be selected within the range allowed by the circuit scale.
[0012]
Reference numeral 16 in FIG. 1 denotes a peaking circuit for amplifying high frequency components of an image. The signal B is a signal for controlling the amplification degree of the high frequency component in the peaking circuit 16. A specific circuit example and operation of the peaking circuit 16 will be described with reference to FIG. In FIG. 3, for the sake of simplicity, only one system of three signals (R, G, B) is described, but the remaining two systems are the same circuit.
[0013]
In FIG. 3, 29 and 30 are flip-flops, 34 and 36 are adders, 31, 32, 33 and 35 are amplifiers, and the signal amplification degree C by the amplifier 35 is controlled by the control signal B. A limiter 37 limits the output of the adder 36. A high-pass filter is formed by flip-flops 29, 30 and amplifiers 31, 32, 33, 35 and an adder 34, which
y = (-1 + 2 * [z-1]-[z-2]) / C
It is expressed. By adding the high frequency component and the output of the flip-flop 29 by the adder 36, a signal in which the high frequency component is amplified is obtained.
[0014]
Reference numeral 17 in FIG. 1 denotes a circuit that generates an interpolation process between two adjacent pixels and a write control signal for the memory 18. A specific circuit example and operation of the interpolation means 17 will be described with reference to FIGS. FIG. 4 shows an embodiment of the interpolation means of the horizontal pixel number conversion circuit of the present invention, and FIG. 5 shows an embodiment of the coefficient generation circuit 42 used in the interpolation means. In this embodiment, in FIG. 4 and FIG. 5, an interpolating unit that performs an interpolation process between adjacent pixels, and a control unit that generates a write control signal for performing the write control of the memory in order to set the number of pixels to a desired number. A configuration having both functions will be described. In FIG. 4, only one system is described among the three systems R, G, and B for simplicity, but the remaining two systems are the same. However, the coefficient generation circuit 42 may be common to the three systems.
[0015]
In FIG. 4, 38 is a flip-flop, 39 is a subtractor, 40 is a multiplier, 41 is an adder, and 42 is a coefficient generating circuit for generating the input signal k of the multiplier 40 and the write control signal WE of the memory 18. The multiplier 39 multiplies the 9-bit signed signal ((b-a) in the figure) by the 8-bit unsigned signal (k in the figure). The output is 17 bits, but the lower 8 bits are discarded and only the upper 9 bits are connected to the adder 41. Here, a specific configuration example of the coefficient generation circuit 42 will be described with reference to FIG.
[0016]
In FIG. 5, reference numerals 44 and 50 denote set flip-flops, which output the H level at the next clock rise when the signal / RST in the figure is at the L level, regardless of the input to the flip-flop. Reference numerals 45, 46 and 52 denote flip-flops with a reset, which output an L level at the next rising edge of the clock when the signal / RST in the figure is at an L level regardless of the input to the flip-flop. 43, 51, and 53 are selectors. 42 and 48 are adders, 42 is 2 bits, and 48 is 8 bits. 49 and 47 are NAND gates, and 55 is an AND gate. A counter 54 counts the clock using the set value U as the frequency division ratio, and outputs a negative polarity signal for each frequency division ratio. H input to the AND gate is a horizontal synchronizing signal, and has a negative polarity here.
[0017]
Here, a method for setting the conversion rate of the number of pixels will be described. When the ratio of the number of pixels after the A / D conversion and the number of pixels after the pixel number conversion by the A / D converter 14 is before conversion: after conversion = 11: 3, the ratio 11/3 is 3.6666. The decimal part is 0.6666 and the integer part is 3. In the interpolation means 17, the decimal part of the conversion rate is set in the input signal M of the adder 48 of the coefficient generation circuit 42. Specifically, since M is an 8-bit signal,
M = 0.6666 × 256 = 170.6666 (about 171)
Therefore, 171 is set (256 is 2 to the 8th power). The select signal RS of the selector 53 constituting the coefficient generating circuit 42 of FIG. 5 is set to 1 when the integer part of the conversion rate is 2 or more, and is set to 0 when it is less than 2. The set value V of the selector 43 is set to a value obtained by subtracting (integer part-1 of conversion rate) from the nth power of 2 when the number of bits of V is n. In this configuration example, the setting value V is n = 2 bits.
V = 4− (3-1) = 2
It is. The input signal U set in the counter 54 divides the fraction when the number of pixels before conversion is the numerator and the number of pixels after conversion is the denominator, and sets the numerator value thereof. In this embodiment, the fraction is 11/3, which is a reduced value, so the set value U is 11. The counter 54 exists because the fractional part M of the conversion rate includes an error. As described above, the calculation result of the decimal part M is not always an integer. For this reason, the accumulated result of the set value M composed of the flip-flop 52 and the adder 48 accumulates errors as the accumulation proceeds, and an appropriate coefficient k cannot be obtained. In order to prevent such error accumulation, a counter 54 is provided for generating a signal for initializing the interpolation processing at an appropriate timing.
[0018]
Since the initialization of the interpolation process is desirably performed for each horizontal synchronization, the logical product of the negative horizontal synchronization signal H and the output signal of the counter 54 is obtained, and the initialization signal / RST is newly obtained. The operation of the circuit in this setting will be described later with reference to the timing chart of FIG.
[0019]
In FIG. 1, reference numeral 18 denotes a memory having a capacity sufficient to store pixels during one horizontal synchronization after the conversion of the number of pixels. The memory 18 is written in synchronization with the clock (CLK), but the write control signal WE is at L level. When not written.
[0020]
An operation example of the horizontal pixel number conversion circuit having the above configuration will be described with reference to FIGS. 1, 4 and 5 which are circuit diagrams and timing diagrams of FIGS. 6 and 7. FIG. As a setting, it is assumed that the ratio of the number of pixels per horizontal synchronization after the A / D conversion of the input signal as described above and the number of pixels after the pixel number conversion operation is 11: 3. Further, signals in FIG. 6 (for example, R, R2 and the like) indicate signals at locations described in FIG. 1, FIG. 4, and FIG. For simplicity, only the signal R will be described, but the same applies to the signals G and B.
[0021]
CLK is a signal generated by the PLL circuit 10 in FIG. 1 and is 80 MHz in this embodiment. It is independent of the clock that originally generated the input signal R.
[0022]
The input signal R is a signal input from a computer or the like, and is generally a square wave as shown in FIG. Since the signal R2 passes through the analog LPF 11, the wide range component of the input signal R is cut (in FIG. 6, since the input signal R is a square wave, the rise and fall are smooth). Signal). R3 in FIG. 6 is obtained by A / D converting R2.
[0023]
R3 is input to the digital LPF 15 of FIG. In this embodiment, the signal A for controlling the digital LPF 15 has a ratio of the number of pixels after A / D conversion to the finally desired pixel of 11/3 = 3.6666 and an integer part of 2 or more. Therefore, it was set to H level.
[0024]
Therefore, R4 which is an output signal of the digital LPF 15 is compared with the signal R3.

That is, the signal is acted on by the filter (FIG. 6).
[0025]
The digital LPF 15 is indispensable for performing an appropriate interpolation process because the subsequent interpolation means 17 is a linear interpolation between two points. However, since the high range is cut, a high frequency component such as a character is left as it is. When a rich signal is displayed, the outline is blurred. For this purpose, the peaking circuit 16 amplifies high-frequency components such as character outlines to improve image quality. The signal b is a signal after the high-frequency component amplification is performed. The control signal B of the peaking circuit 16 is a signal for controlling the amplification degree of the amplifier 35 in FIG. 3. Here, the amplification degree is 1 (that is, the signal passes through the amplifier 35). Therefore, the peaking circuit is y = −1 + 3 × [z−1] + [z−2].
FIG. 6 shows b as the output result.
[0026]
The signal b is input to the interpolation means 17 in FIG. The signal a is the output of the flip-flop 38 in FIG. 4 (internal configuration diagram of the interpolation means 17). (Ba) is an output obtained by subtracting the signal a from the signal b by the subtractor 39 in FIG.
[0027]
The output signals k and WE of the coefficient generation circuit 42 in FIG. 4 will be described with reference to FIGS. Since the conversion rate is 3.6666 (= 11/3), RS = 1, V = 2, and the division ratio U of the counter 54 is set to U = 11 because 11 pixels are converted into 3 pixels. In this case, the output signal and WE are as shown in FIG. For reference, / RST is also appended. Since / RST has a division ratio of 11 by the counter 54, it becomes L every 11 locks.
[0028]
In FIG. 4, the multiplier 40 multiplies the output k of the coefficient generation circuit 42 and the output of the multiplier 39. The result is originally 17 bits (signed), but the lower 8 bits are discarded. In the adder 41, the signal a and the upper 9 bits of the multiplier 40 are added, and this is input to the memory 18 in FIG. 1 (signal c). Not all of the signal c is written into the memory 18, but writing is performed only when the signal WE generated by the coefficient generation circuit 42 is H. Thus, when the stored contents of the memory 18 are continuously read out at the timing of the signal WE, the final signal d is obtained. In order to make it easier to compare the digital signal d with the input signal R, a diagram with the digital value of d as the vertical axis is also added (described below the digital signal d in FIG. 6).
[0029]
With this configuration, even if the number of pixels per horizontal synchronization of a video signal generated from a computer or the like is unknown, the frequency of the sampling clock for A / D conversion can be arbitrarily set. Now, ecology is not required, and an appropriate pixel number conversion can be obtained.
[0030]
【The invention's effect】
As described above, according to the horizontal pixel number conversion circuit of the present invention, it is not necessary to know in advance the method of the input signal, the original clock frequency at which the input signal was generated, and its phase, and the A / D sampling frequency can be arbitrarily set. Since the oscillation frequency of the PLL circuit can be made almost constant because it can be set, it is possible to provide a horizontal pixel number conversion circuit capable of appropriate pixel number conversion without requiring high performance for the PLL circuit. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a horizontal pixel number conversion circuit in Embodiment 1 of the present invention. FIG. 2 is a circuit diagram of a digital LPF in Embodiment 1 of the present invention. FIG. 3 is peaking in Embodiment 1 of the present invention. FIG. 4 is a circuit diagram of interpolation means and control means in Embodiment 1 of the present invention. FIG. 5 is a circuit diagram of coefficient generation circuit in Embodiment 1 of the present invention. FIG. 7 is a timing diagram illustrating the operation of the horizontal pixel number conversion circuit according to the first embodiment. FIG. 7 is a circuit diagram of the horizontal pixel number conversion circuit according to the conventional technique. Explanation of symbols]
10 PLL circuit 11, 12, 13 Analog LPF
14 A / D converter 18 Memory 19, 20, 21, 22, 29, 30, 38, 44, 45, 46, 50, 52, 56 Flip-flop 26, 27, 34, 36, 41, 42, 48 Adder 23, 24, 25, 31, 32, 33, 35 Amplifiers 28, 43, 51, 53 Selector 37 Limiter 39 Subtractor 40 Multiplier 47, 49 NAND gate 55 AND gate

Claims (1)

A PLL circuit for generating a clock locked to a horizontal synchronizing signal at a constant frequency higher than a clock for generating a video signal that is a square wave input from a computer, and the input video signal using the clock from the PLL circuit. A / D converter for converting into a digital signal, a digital low-pass filter for switching the band according to the conversion rate of the number of pixels , and a high-frequency emphasizing circuit for compensating in advance for the high-frequency components of the pixels damaged by the interpolation processing between the pixels A memory for storing pixel data for one horizontal synchronization , an interpolating unit arranged between the high-frequency emphasizing circuit and the memory, and performing an interpolation process between adjacent pixels, and a desired number of pixels. And a control means for generating a write control signal for performing write control of the memory, and regardless of the clock that generated the video signal, A horizontal pixel number conversion circuit that performs A / D conversion with a clock having a constant frequency higher than the clock that generated the video signal.

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