JP3801545B2 - コンパイラ用プログラム、コンパイラ装置及びコンパイル方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、Ｃ＋＋言語等の高級言語で記述されたソースプログラムを機械語プログラムに変換するコンパイラに関し、特に、コンパイラによる最適化に関する。
【０００２】
【従来の技術】
近年のプロセッサの高機能化に伴い、プロセッサが備える高い機能を有効に引き出すことが可能な性能の高いコンパイラが求められている。つまり、ターゲットプロセッサが備える高機能な専用命令を効率的に生成するコンパイラが求められている。
【０００３】
例えば、デジタル信号処理等のメディア処理に必要とされる各種固定小数点フォーマットでの演算命令を実行するプロセッサや、ＳＩＭＤ（Single Instruction Multiple Data）型の命令を実行する高機能なプロセッサが開発されているが、そのようなプロセッサをターゲットとするコンパイラは、各種固定小数点フォーマットでの演算命令やＳＩＭＤ型命令を効率的に生成することによってコードサイズ及び実行速度の点で最適化を図ることが求められる。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のコンパイラは、Ｃ＋＋言語等の高級言語で記述されたソースプログラムに対しては、必ずしも、プロセッサが備える高機能な専用命令を効率的に生成しているとは言えない。そのために、コードサイズと実行速度の点で厳しい条件が求められるメディア処理等のアプリケーション開発においては、ユーザは、クリティカルな箇所については、アセンブラ命令で記述せざるを得ないのが現状である。ところが、アセンブラ命令でのプログラミングは、Ｃ＋＋言語等の高級言語を用いた開発に比べ、開発工数が大きくなるだけでなく、保守性や移植性についても著しく劣るという問題がある。
【０００５】
また、従来のコンパイラでは、プロセッサが備える高機能な専用命令を生成する等の最適化処理は、コンパイラ自身に組み込まれている。つまり、ターゲットプロセッサの特徴を有効に活用して最適化を図る処理モジュールは、コンパイラ自身に組み込まれ、一体化されている。そのために、コンパイラの機能拡張を図る場合や、ターゲットプロセッサの仕様が変更された場合等においては、コンパイラ全体の再構築が必要とされ、その度に、コンパイラのバージョンアップ等を繰り返さなければならないという問題がある。
【０００６】
そこで、本発明は、このような状況に鑑みてなされたものであり、プロセッサが備える高機能な専用命令を効率的に生成することができるコンパイラを提供することを目的とする。
また、コンパイラ自身のバージョンアップを頻繁に繰り返すことなく、機能拡張等の改良を行っていくことが可能なコンパイラ等を提供することをも目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るコンパイラ用プログラムは、ソースプログラムを機械語プログラムに翻訳するコンパイラ用のプログラムであって、対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を含み、前記プログラムはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【０００８】
例えば、本発明は、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、データとメソッドとからなるクラスが定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるプログラムである。
【０００９】
ここで、前記クラスは、固定小数点型を定義するクラスであり、前記検出サブステップでは、前記固定小数点型のデータを使用している中間コードを検出してもよい。そして、前記クラスのメソッドは、前記固定小数点型のデータを対象とする演算子を定義するメソッドであり、前記検出サブステップでは、演算子と演算の対象となるデータの型との組が前記メソッドでの定義と一致するか否かによって前記検出をし、前記置換サブステップでは、前記演算子と前記データの型との組が一致する中間コードを、対応する機械語命令に置き換えてもよい。
【００１０】
また、本発明に係るコンパイラ用プログラムは、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、関数が定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【００１１】
なお、本発明は、このようなコンパイラ用プログラムとして実現することができるだけでなく、このようなプログラムに含まれるステップを手段とするコンパイラ装置として実現したり、このような特徴的なコンパイラあるいはヘッダファイルが記録されたコンピュータ読み取り可能な記録媒体として実現することもできる。そして、そのようなプログラムやデータファイルは、ＣＤ−ＲＯＭ等の記録媒体やインターネット等の伝送媒体を介して広く流通させることができるのは言うまでもない。
【００１２】
【発明の実施の形態】
以下、本発明に係るコンパイラの実施の形態について図面を用いて詳細に説明する。
本実施の形態におけるコンパイラは、Ｃ／Ｃ＋＋言語等の高級言語で記述されたソースプログラムを特定のプロセッサ（ターゲット）が実行できる機械語プログラムに翻訳するクロスコンパイラであり、生成する機械語プログラムのコードサイズや実行時間に関する最適化の指示をきめ細かく指定することができるという特徴を有する。
【００１３】
［プロセッサ］
まず、本実施の形態におけるコンパイラの対象となるプロセッサの一例について、図１〜図３６を用いて説明する。
本実施の形態におけるコンパイラの対象となるプロセッサは、例えば、通常のマイコンに比べて実行可能な命令の並列性が高く、ＡＶメディア系信号処理技術分野をターゲットとして開発された汎用プロセッサである。
【００１４】
図１は、そのようなプロセッサの概略ブロック図の一例である。このプロセッサ１は、３２ビットを基本語長（ワード）とする演算装置であり、命令制御部１０、デコード部２０、レジスタファイル３０、演算部４０、Ｉ／Ｆ部５０、命令メモリ部６０、データメモリ部７０、拡張レジスタ部８０及びＩ／Ｏインターフェース部９０から構成される。演算部４０は、ＳＩＭＤ型命令の演算を実行する算術論理・比較演算器４１〜４３、乗算・積和演算器４４、バレルシフタ４５、除算器４６及び変換器４７からなる。乗算・積和演算器４４は、ビット精度を落とさないように、最長で６５ビットで累算する。また、乗算・積和演算器４４は、算術論理・比較演算器４１〜４３と同様、ＳＩＭＤ型命令の実行が可能である。更に、このプロセッサ１は、算術論理・比較演算命令が最大３並列実行可能である。
【００１５】
図２は、算術論理・比較演算器４１〜４３の概略図を示す。算術論理・比較演算器４１〜４３それぞれは、ＡＬＵ部４１ａ、飽和処理部４１ｂ及びフラグ部４１ｃから構成される。ＡＬＵ部４１ａは、算術演算器、論理演算器、比較器、ＴＳＴ器からなる。対応する演算データのビット幅は、８ビット(バイト。このときは、演算器を４並列で使用)、１６ビット(ハーフワード。このときは、演算器を２並列で使用)、３２ビットである(ワード。このときは、全演算器で３２ビットデータ処理)。更に算術演算結果に対しては、フラグ部４１ｃ等により、オーバーフローの検出とコンディションフラグの生成が行われる。各演算器、比較器、ＴＳＴ器の結果は、算術右シフト、飽和処理部４１ｂによる飽和、最大・最小値検出、絶対値生成処理が行われる。
【００１６】
図３は、バレルシフタ４５の構成を示すブロック図である。バレルシフタ４５は、セレクタ４５ａ、４５ｂ、上位バレルシフタ４５ｃ、下位バレルシフタ４５ｄ及び飽和処理部４５ｅから構成され、データの算術シフト(２の補数体系のシフト)または、論理シフト(符号なしシフト)を実行する。通常は、３２ビットもしくは、６４ビットのデータを入出力としている。レジスタ３０ａ、３０ｂに格納された被シフトデータに対して、別のレジスタまたは即値でシフト量が指定される。データは、左６３ビット〜右６３ビットの算術または論理シフトが行われ、入力ビット長で出力される。
【００１７】
また、バレルシフタ４５は、ＳＩＭＤ型命令に対して、８、１６、３２、６４ビットのデータをシフトすることができる。例えば、８ビットデータのシフトを４並列で処理することができる。
【００１８】
算術シフトは、２の補数体系のシフトであり、加算や減算時の小数点の位置合わせや、２のべき乗の乗算(２、２の２乗、２の（−１）乗、２の（−２）乗倍など)等のために行われる。
【００１９】
図４は、変換器４７の構成を示すブロック図である。変換器４７は、飽和ブロック(SAT)４７ａ、BSEQブロック４７ｂ、MSKGENブロック４７ｃ、VSUMBブロック４７、BCNTブロック４７ｅ及びILブロック４７ｆから構成される。
【００２０】
飽和ブロック(SAT)４７ａは、入力データに対する飽和処理を行う。３２ビットデータを飽和処理するブロックを２つ持つことにより、２並列のＳＩＭＤ型命令をサポートする。
【００２１】
BSEQブロック４７ｂは、MSBから連続する０か１をカウントする。
MSKGENブロック４７ｃは、指定されたビット区間を１、それ以外を０として出力する。
VSUMBブロック４７ｄは、入力データを指定されたビット幅に区切り、その総和を出力する。
BCNTブロック４７ｅは、入力データで１となっているビットの数をカウントする。
ILブロック４７ｆは、入力データを指定されたビット幅に区切り、各データブロックを入れ換えた値を出力する。
【００２２】
図５は、除算器４６の構成を示すブロック図である。除算器４６は、被除数を６４ビット、除数を３２ビットとし、商と剰余を３２ビットずつ出力する。商と剰余を求めるまでに３４サイクルを必要とする。符号付き、符号なし、両方のデータを扱うことが可能である。ただし、被除数と除数において符号の有無の設定は共通とする。その他、オーバーフローフラグ、０除算フラグを出力する機能を有する。
【００２３】
図６は、乗算・積和演算器４４の構成を示すブロック図である。乗算・積和演算器４４は、２つの３２ビット乗算器（MUL）４４ａ、４４ｂ、３つの６４ビット加算器（Adder）４４ｃ〜４４ｅ、セレクタ４４ｆ及び飽和処理部（Saturation）４４ｇから構成され、以下の乗算、積和演算を行う。
・３２×３２ビットのsignedの乗算、積和、積差演算
・３２×３２ビットのunsignedの乗算
・１６×１６ビットの２並列のsignedの乗算、積和、積差演算
・３２×１６ビットの２並列のsignedの乗算、積和、積差演算
これらの演算を整数、固定小数点フォーマット（ｈ１、ｈ２、ｗ１、ｗ２）のデータに対して行う。また、これらの演算に対し、丸め、飽和を行う。
【００２４】
図７は、命令制御部１０の構成を示すブロック図である。命令制御部１０は、命令キャッシュ１０ａ、アドレス管理部１０ｂ、命令バッファ１０ｃ〜１０ｅ、ジャンプバッファ１０ｆ及びローテーション部（rotation）１０ｇから構成され、通常時及び分岐時の命令供給を行う。１２８ビットの命令バッファを３つ（命令バッファ１０ｃ〜１０ｅ）持つことにより、最大並列実行数に対応している。分岐処理に関しては、分岐実行前に、ジャンプバッファ１０ｆ等を介して、後述するＴＡＲレジスタに予め分岐先アドレスを格納する(settar命令)。ＴＡＲレジスタに格納された分岐先アドレスを使用して、分岐を行う。
【００２５】
なお、本実施の形態におけるコンパイラの対象となるプロセッサ１は、例えば、ＶＬＩＷアーキテクチャを持つプロセッサである。ここで、ＶＬＩＷアーキテクチャとは、１つの命令語中に複数の命令(ロード、ストア、演算、分岐など)を格納し、それらを全て同時に実行するアーキテクチャである。プログラマは、並列実行可能な命令を１つの発行グループとして記述することによって、その発行グループを並列処理させることができる。本明細書では、発行グループの区切りを";;"で示す。以下に表記例を示す。
（例１）
mov r1, 0x23;;
この命令記述は、命令movのみを実行することを意味する。
（例２）
mov r1, 0x38
add r0, r1, r2
sub r3, r1, r2;;
これらの命令記述は、命令mov、add、subを３並列で実行することを意味する。
命令制御部１０は、発行グループを識別し、デコード部２０に送る。デコード部２０では、発行グループの命令を解析し、必要な資源を制御する。
【００２６】
次に、このようなプロセッサ１が備えるレジスタについて説明する。
プロセッサ１のレジスタセットは、以下の表１に示される通りである。
【表１】
【００２７】
また、このようなプロセッサ１のフラグセット（後述する条件フラグレジスタ等で管理されるフラグ）は、以下の表２に示される通りである。
【表２】
【００２８】
図８は、汎用レジスタ（Ｒ０〜Ｒ３１）３０ａの構造を示す図である。汎用レジスタ（Ｒ０〜Ｒ３１）３０ａは、実行対象となっているタスクのコンテキストの一部を構成し、データまたはアドレスを格納する３２ビットのレジスタ群である。なお、汎用レジスタＲ３０およびＲ３１は、それぞれグローバルポインタ、スタックポインタとして、ハードウェアが使用する。
【００２９】
図９は、リンクレジスタ（ＬＲ）３０ｃの構造を示す図である。なお、このリンクレジスタ（ＬＲ）３０ｃと関連して、このプロセッサ１は、図示されていない退避レジスタ（ＳＶＲ）も備える。リンクレジスタ（ＬＲ）３０ｃは、関数コール時のリターンアドレスを格納する３２ビットのレジスタである。なお、退避レジスタ（ＳＶＲ）は、関数コール時の条件フラグレジスタのコンディションフラグ（CFR.CF）を退避する１６ビットのレジスタである。リンクレジスタ（ＬＲ）３０ｃは、後述する分岐レジスタ（ＴＡＲ）と同様に、ループ高速化にも使用される。下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００３０】
例えば、call(brl,jmpl)命令を実行した場合には、このプロセッサ１は、リンクレジスタ（ＬＲ）３０ｃに戻りアドレスを退避し、退避レジスタ（ＳＶＲ）にコンディションフラグ(CFR.CF)を退避する。また、jmp命令を実行した場合には、リンクレジスタ（ＬＲ）３０ｃから戻りアドレス(分岐先アドレス)を取り出し、プログラムカウンタ（ＰＣ）を復帰させる。さらに、ret(jmpr)命令を実行した場合には、リンクレジスタ（ＬＲ）３０ｃから分岐先アドレス(戻りアドレス)を取り出し、プログラムカウンタ（ＰＣ）に格納(復帰)する。さらに、退避レジスタ（ＳＶＲ）からコンディションフラグを取り出し、条件フラグレジスタ（ＣＦＲ）３２のコンディションンフラグ領域CFR.CFに格納(復帰)する。
【００３１】
図１０は、分岐レジスタ（ＴＡＲ）３０ｄの構造を示す図である。分岐レジスタ（ＴＡＲ）３０ｄは、分岐ターゲットアドレスを格納する３２ビットのレジスタである。主に、ループの高速化に用いられる。下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００３２】
例えば、jmp,jloop命令を実行した場合には、プロセッサ１は、分岐レジスタ（ＴＡＲ）３０ｄから分岐先アドレスを取り出し、プログラムカウンタ（ＰＣ）に格納する。分岐レジスタ（ＴＡＲ）３０ｄに格納されたアドレスの命令が分岐用命令バッファに格納されている場合は、分岐ペナルティが０になる。分岐レジスタ（ＴＡＲ）３０ｄにループの先頭アドレスを格納しておくことでループを高速化することができる。
【００３３】
図１１は、プログラム状態レジスタ（ＰＳＲ）３１の構造を示す図である。プログラム状態レジスタ（ＰＳＲ）３１は、実行対象となっているタスクのコンテキストの一部を構成し、以下に示されるプロセッサ状態情報を格納する３２ビットのレジスタである。
【００３４】
ビットＳＷＥ：ＶＭＰ（Virtual Multi-Processor）のＬＰ（Logical Processor）切替えイネーブルを示す。「０」はＬＰ切替え不許可を示し、「１」はＬＰ切替え許可を示す。
【００３５】
ビットＦＸＰ：固定小数点モードを示す。「０」はモード０（ＭＳＢとＭＳＢから１ビット目との間に小数点があるものとして演算をするモード。以下、「＿１系」ともいう。）を示し、「１」はモード１（ＭＳＢから１ビット目ととＭＳＢから２ビット目との間に小数点があるものとして演算をするモード。＿２系」ともいう。）を示す。
【００３６】
ビットＩＨ：割込み処理フラグであり、マスカブル割込み処理中であることを示す。「１」は割込み処理中であることを示し、「０」は割込み処理中でないことを示す。割込みが発生すると自動的にセットされる。rti命令で割込みから復帰したところが、他の割込み処理中かプログラム処理中であるのかを見分けるために使用される。
【００３７】
ビットＥＨ：エラーまたはＮＭＩを処理中であることを示すフラグである。「０」はエラー/ＮＭＩ割込み処理中でないことを示し、「１」はエラー/ＮＭＩ割込み処理中であることを示す。ＥＨ＝１のとき、非同期エラーまたはＮＭＩが発生した場合は、マスクされる。また、ＶＭＰイネーブル時はＶＭＰのプレート切り替えがマスクされる。
【００３８】
ビットＰＬ［１：０］：特権レベルを示す。「００」は特権レベル０、つまり、プロセッサアブストラクションレベルを示し、「０１」は特権レベル１（設定できない）を示し、「１０」は特権レベル２、つまり、システムプログラムレベルを示し、「１１」は特権レベル３、つまり、ユーザプログラムレベルを示す。
【００３９】
ビットＬＰＩＥ３：ＬＰ固有割込み３イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ２：ＬＰ固有割込み２イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ１：ＬＰ固有割込み１イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ０：ＬＰ固有割込み０イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＡＥＥ：ミスアライメント例外イネーブルを示す。「１」はミスアライメント例外許可を示し、「０」はミスアライメント例外不許可を示す。
ビットＩＥ：レベル割込みイネーブルを示す。「１」はレベル割込み許可を示し、「０」はレベル割込み不許可を示す。
ビットＩＭ［７：０］：割込みマスクを示す。レベル０〜７まで定義され、個々のレベルでマスクすることができる。レベル０が最も高いレベルとなる。ＩＭによりマスクされていない割込み要求のうち最も高いレベルを持った割込み要求のみがプロセッサ１に受理される。割込み要求を受理すると受理したレベル以下のレベルはハードウェアで自動的にマスクされる。IM[0]はレベル0のマスクであり、IM[1]はレベル1のマスクであり、IM[2]はレベル2のマスクであり、IM[3]はレベル3のマスクであり、IM[4]はレベル4のマスクであり、IM[5]はレベル5のマスクであり、IM[6]はレベル6のマスクであり、IM[7]はレベル7のマスクである。ｒｅｓｅｒｖｅｄ：予約ビットを示す。常に０が読み出される。書き込む時は０を書き込む必要がある。
【００４０】
図１２は、条件フラグレジスタ（ＣＦＲ）３２の構造を示す図である。条件フラグレジスタ（ＣＦＲ）３２は、実行対象となっているタスクのコンテキストの一部を構成する３２ビットのレジスタであり、コンディションフラグ(条件フラグ)、オペレーションフラグ(演算フラグ)、ベクタコンディションフラグ(ベクタ条件フラグ)、演算命令用ビット位置指定フィールド、SIMDデータアライン情報フィールドから構成される。
【００４１】
ビットＡＬＮ［１：０］：アラインモードを示す。valnvc命令のアラインモードを設定する。
ビットＢＰＯ［４：０］：ビットポジションを示す。ビット位置指定の必要な命令で使用する。
ビットＶＣ０〜ＶＣ３：ベクタ条件フラグである。ＬＳＢ側のバイトあるいはハーフワードから順にＶＣ０に対応し、ＭＳＢ側がＶＣ３に対応する。
ビットＯＶＳ：オーバーフローフラグ(サマリー)である。飽和発生やオーバーフロー検出でセットされる。検出されなかった場合は、命令実行前の値を保持する。クリアはソフトで行う必要がある。
ビットＣＡＳ：キャリーフラグ(サマリー)である。addc命令でキャリーまたはsubc命令でボローが発生した場合セットされる。addc命令でキャリーもしくはsubc命令でボローが発生しなかった場合は、命令実行前の値を保持する。クリアはソフトで行う必要がある。
ビットＣ０〜Ｃ７：コンディションフラグである。条件付き実行命令における条件（ＴＲＵＥ／ＦＡＬＳＥ）を示す。条件付き命令の条件とビットＣ０〜Ｃ７との対応は、命令に含まれるプレディケート・ビットによって決定される。なお、フラグＣ７は常に値が１である。フラグＣ７へのＦＡＬＳＥ条件の反映(０書き込み)は無視される。
ｒｅｓｅｒｖｅｄ：予約ビットを示す。常に０が読み出される。書き込む時は０を書き込む必要がある。
【００４２】
図１３は、アキュムレータ（Ｍ０，Ｍ１）３０ｂの構造を示す図である。このアキュムレータ（Ｍ０，Ｍ１）３０ｂは、実行対象となっているタスクのコンテキストの一部を構成し、図１３（ａ）に示される３２ビットレジスタMH0-MH1（乗除算・積和用レジスタ(上位３２ビット)）と、図１３（ｂ）に示される３２ビットレジスタML0-ML1乗除算・積和用レジスタ(下位３２ビット)とからなる。
【００４３】
レジスタMH0-MHは、乗算命令では結果の上位３２ビットを格納するのに使用される。積和命令ではアキュムレータの上位３２ビットとして使用される。また、ビットストリームを取り扱う場合に汎用レジスタと組み合わせて使用することができる。レジスタML0-ML1は、乗算命令では結果の下位３２ビットを格納するのに使用される。積和命令ではアキュムレータの下位３２ビットとして使用される。
【００４４】
図１４は、プログラムカウンタ（ＰＣ）３３の構造を示す図である。このプログラムカウンタ（ＰＣ）３３は、実行対象となっているタスクのコンテキストの一部を構成し、実行中の命令のアドレスを保持する３２ビットのカウンタである。下位１ビットは常に０が格納される。
【００４５】
図１５は、ＰＣ退避用レジスタ（ＩＰＣ）３４の構造を示す図である。このＰＣ退避用レジスタ（ＩＰＣ）３４は、実行対象となっているタスクのコンテキストの一部を構成する３２ビットのレジスタであり、下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００４６】
図１６は、ＰＳＲ退避用レジスタ（ＩＰＳＲ）３５の構造を示す図である。このＰＳＲ退避用レジスタ（ＩＰＳＲ）３５は、実行対象となっているタスクのコンテキストの一部を構成し、プログラム状態レジスタ（ＰＳＲ）３１を退避するための３２ビットのレジスタであり、プログラム状態レジスタ（ＰＳＲ）３１の予約ビットに対応する部分は常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００４７】
次に、本実施の形態におけるコンパイラの対象となるプロセッサ１のメモリ空間について説明する。例えば、プロセッサ１では、４ＧＢのリニアなメモリ空間を３２分割し、１２８ＭＢ単位の空間に命令ＳＲＡＭ（Static RAM）とデータＳＲＡＭが割り当てられる。この１２８ＭＢの空間を１ブロックとして、ＳＡＲ(ＳＲＡＭ Area Register)にアクセスしたいブロックを設定する。アクセスされたアドレスがＳＡＲで設定された空間である場合は、直接命令ＳＲＡＭ/データＳＲＡＭに対してアクセスを行うが、ＳＡＲで設定された空間でない場合は、バスコントローラ（ＢＣＵ）に対してアクセス要求を出する。ＢＣＵにはオン・チップ・メモリ（ＯＣＭ）、外部メモリ、外部デバイス、Ｉ／Ｏポート等が接続されており、それらのデバイスに対して読み書きを行うことができる。
【００４８】
図１７は、本実施の形態におけるコンパイラの対象となるプロセッサ１のパイプライン動作を示すタイミング図である。このプロセッサ１は、本図に示されるように、例えば、基本的に命令フェッチ、命令割り当て(ディスパッチ)、デコード、実行、書き込みの５段パイプラインで構成されている。
【００４９】
図１８は、このようなプロセッサ１による命令実行時の各パイプライン動作を示すタイミング図である。命令フェッチステージでは、プログラムカウンタ（ＰＣ）３３で指定されるアドレスの命令メモリをアクセスし、命令を命令バッファ１０ｃ〜１０ｅ等に転送する。命令割り当てステージでは、分岐系命令に対する分岐先アドレス情報の出力、入力レジスタ制御信号の出力、可変長命令の割り当てを行い、命令をインストラクションレジスタ（ＩＲ）に転送する。デコードステージでは、ＩＲをデコード部２０に入力し、演算器制御信号、メモリアクセス信号を出力する。実行ステージでは、演算を実行、演算結果をデータメモリか汎用レジスタ（Ｒ０〜Ｒ３１）３０ａに出力する。書き込みステージでは、データ転送、演算結果を汎用レジスタに格納する。
【００５０】
本実施の形態におけるコンパイラの対象となるプロセッサ１は、例えば、ＶＬＩＷアーキテクチャにより上記の処理を最高３並列で行うことができる。したがって、図１８に示された動作については、本プロセッサ１は、図１９に示されるタイミングで並列に実行する。
【００５１】
次に、以上のように構成されたプロセッサ１の命令セットの例について説明する。
以下の表３〜表５は、本実施の形態におけるコンパイラの対象となるプロセッサ１が実行する命令をカテゴリー別に分類した表である。
【表３】
【表４】
【表５】
【００５２】
なお、表中の「演算器」は、その命令が使用する演算器を示す。演算器の略号の意味は次の通りである。つまり、「Ａ」はＡＬＵ命令、「Ｂ」は分岐命令、「Ｃ」は変換命令、「ＤＩＶ」は除算命令、「ＤＢＧＭ」はデバッグ命令、「Ｍ」はメモリアクセス命令、「Ｓ１」、「Ｓ２」はシフト命令、「Ｘ１」、「Ｘ２」は乗算命令を意味する。
【００５３】
図２０は、このようなプロセッサ１が実行する命令のフォーマットの例を示す図である。そのフォーマットには、図２０（ａ）に示される１６ビット命令フォーマットと、図２０（ｂ）に示される３２ビット命令フォーマットとがある。
【００５４】
なお、図中における略号の意味は次の通りである。つまり、「Ｅ」はエンドビット（並列実行の境界）、「Ｆ」はフォーマットビット（００、０１、１０：１６ビット命令フォーマット、１１：３２ビット命令フォーマット）、「Ｐ」はプレディケート（実行条件：８個の条件フラグＣ０〜Ｃ７のいずれかを指定）、「ＯＰ」はオペコードフィールド、「Ｒ」はレジスタフィールド、「Ｉ」は即値フィールド、「Ｄ」ディスプースメントフィールドを意味する。なお、「Ｅ」フィールドはＶＬＩＷに特有のもので、Ｅ＝０の命令は次の命令と並列に実行される。つまり、「Ｅ」フィールドによって並列度が可変のＶＬＩＷを実現している。
【００５５】
図２１〜図３６は、プロセッサ１が実行する命令の概略的な機能を説明する図である。つまり、図２１は、カテゴリー「ALUadd（加算）系」に属する命令を説明する図であり、図２２は、カテゴリー「ALUsub（減算）系」に属する命令を説明する図であり、図２３は、カテゴリー「ALUlogic（論理演算）系ほか」に属する命令を説明する図であり、図２４は、カテゴリー「CMP（比較演算）系」に属する命令を説明する図であり、図２５は、カテゴリー「mul（乗算）系」に属する命令を説明する図であり、図２６は、カテゴリー「mac（積和演算）系」に属する命令を説明する図であり、図２７は、カテゴリー「msu（積差演算）系」に属する命令を説明する図であり、図２８は、カテゴリー「MEMｌd（メモリ読み出し）系」に属する命令を説明する図であり、図２９は、カテゴリー「MEMstore（メモリ書き出し）系」に属する命令を説明する図であり、図３０は、カテゴリー「BRA（分岐）系」に属する命令を説明する図であり、図３１は、カテゴリー「BSasl（算術バレルシフト）系ほか」に属する命令を説明する図であり、図３２は、カテゴリー「BSlsr（論理バレルシフト）系ほか」に属する命令を説明する図であり、図３３は、カテゴリー「CNVvaln（算術変換）系」に属する命令を説明する図であり、図３４は、カテゴリー「CNV（一般変換）系」に属する命令を説明する図であり、図３５は、カテゴリー「SATvlpk（飽和処理）系」に属する命令を説明する図であり、図３６は、カテゴリー「ETC（その他）系」に属する命令を説明する図である。
【００５６】
これらの図において、項目「ＳＩＭＤ」は、その命令の型（ＳＩＳＤ（SINGLE）かＳＩＭＤかの区別）を示し、項目「サイズ」は、演算の対象となる個々のオペランドのサイズを示し、項目「命令」は、その命令のオペコードを示し、項目「オペランド」は、その命令のオペランドを示し、項目「ＣＦＲ」は、条件フラグレジスタの変化を示し、項目「ＰＳＲ」は、プロセッサ状態レジスタの変化を示し、項目「代表的な動作」は、動作の概要を示し、項目「演算器」は、使用される演算器を示し、項目「３１１６」は、命令のサイズを示す。
【００５７】
以下に、後述する具体例で使用される主な命令に対するプロセッサ１の動作を説明する。
andn Rc,Ra,Rb
RaとRbの反転の論理積をとり、Rcに格納する。
asl Rb,Ra,I5
Raを即値(I5)ビット数だけ算術左シフトする。
and Rb,Ra,I8
Raと値(I8)の論理積をとり、Rbに格納する。
bseq0 Rb,Ra
RaのMSBから連続する 0 の数を数えて、Rbに格納する。
【００５８】
bseq1 Rb,Ra
RaのMSBから連続する 1 の数を数えて、Rbに格納する。
bseq Rb,Ra
RaのMSBの 1 bit下から連続する符号ビットの数を数えて、Rbに格納する。Raが 0 の場合は、0を出力する。
bcnt1 Rb,Ra
Raの 1 の数を数えて、Rbに格納する。
extr Rc,Ra,Rb
Rbでbit位置を指定し、Raの内容の一部を取り出し、符号拡張してRcに格納する。
【００５９】
extru Rc,Ra,Rb
Rbでbit位置を指定し、Raの内容の一部を取り出し、符号拡張せずにRcに格納する。
fmulhh Mm,Rc,Ra,Rb
Ra,Rb,Rcを 16bit 値として扱い、Mm（乗算用アキュムレータ）を32bit値として扱う。RaとRbを固定小数点乗算する。結果をMmとRcに格納する。結果が符号付き 32 bitで表せない場合飽和する。
fmulhw Mm,Rc,Ra,Rb
RaとRbを 16bit 値として扱い、Mm,Rcを32bit値として扱う。RaとRbを固定小数点乗算する。結果をMmとRcに格納する。結果が符号付き 32 bitで表せない場合飽和する。
mul Mm,Rc,Ra,Rb
RaとRbを整数乗算する。結果をMmとRcに格納する。
【００６０】
mac Mm,Rc,Ra,Rb,Mn
RaとRbを整数乗算し、Mnと加算する。結果をMmとRcに格納する。
mov Rb,Ra
RaをRbに転送する。
or Rc,Ra,Rb
RaとRbの論理和をとり、Rcに格納する。
rde C0:C1,Rb,(Ra)
Raを外部レジスタ番号として、その外部レジスタの値をRbに読み込む。読み込みの成功・失敗をC0とC1（それぞれ、条件フラグ）に出力し、失敗時は拡張レジスタエラー例外が発生する。
wte C0:C1,(Ra),Rb
Raを外部レジスタ番号として、Rbの値をその外部レジスタに書き出する。書き出しの成功・失敗をC0とC1に出力し、失敗時は拡張レジスタエラー例外が発生する。
vaddh Rc,Ra,Rb
各レジスタをハーフワードベクタ形式で扱う。RaとRbを加算(SIMD straight)する。
【００６１】
［コンパイラ］
次に、以上のプロセッサ１をターゲットとする本実施の形態におけるコンパイラについて説明する。
図３７は、本実施の形態におけるコンパイラ１００の構成を示す機能ブロック図である。このコンパイラ１００は、Ｃ／Ｃ＋＋言語等の高級言語で記述されたソースプログラム１０１を、上述のプロセッサ１をターゲットプロセッサとする機械語プログラム１０５に変換するクロスコンパイラであり、パーソナルコンピュータ等のコンピュータ上で実行されるプログラムによって実現され、大きく分けて、パーサー部１１０と、中間コード変換部１２０と、最適化部１３０と、コード生成部１４０とから構成される。
【００６２】
なお、本コンパイラ１００には、上記プロセッサ１に特有の専用命令を効率的に生成するためのヘッダファイル（演算子定義ファイル１０２及び組み込み関数定義ファイル１０３）が準備されている。ユーザは、ソースプログラム１０１において、これらのヘッダファイルをインクルードすることで、プロセッサ１に特化した（最適化された）機械語プログラム１０５を得ることができる。
【００６３】
演算子定義ファイル１０２は、図３８〜図６８のリスト例に示されるように、固定小数点及びＳＩＭＤ型のデータを対象とする演算子を定義したクラスを定義しているヘッダファイルである。図３８〜図４０は、ヘッダファイルのうち、主に、モード０（＿１系）の１６ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４１〜図４２は、ヘッダファイルのうち、主に、モード０（＿１系）の３２ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４３〜図４５は、ヘッダファイルのうち、主に、モード１（＿２系）の１６ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４５〜図４７は、ヘッダファイルのうち、主に、モード１（＿２系）の３２ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４８〜図６８は、その他の関数を定義している箇所のリストである。
【００６４】
組み込み関数定義ファイル１０３は、図６９〜図７２のリスト例に示されるように、プロセッサ１に特有の機械語命令に置き換えるための各種演算を行う関数を定義しているヘッダファイルである。図６９〜図７１は、ヘッダファイルのうち、１つの機械語命令に置き換える関数を定義している箇所のリストであり、図７２は、ヘッダファイルのうち、２以上の機械語命令（機械語命令列）に置き換える関数を定義している箇所のリストである。
【００６５】
なお、これらの定義ファイル１０２及び１０３において、asm(…){…}(…)は、最適化asmと呼ばれる組み込みアセンブラ命令であり、以下の通り、処理される。つまり、最適化asm文の記述形式は、
【００６６】
asm(＜＜ロード式並び＞＞){
＜＜最適化制御情報＞＞
＜＜命令指定部＞＞
}(＜＜ストア式並び＞＞);
【００６７】
である。ここで、「ロード式並び」は、ロード式を記述する箇所であり、「ロード式」は、レジスタに C言語での変数や四則演算などの式の結果を格納するための式であり、「レジスタ指定識別子 = 代入式」のように記述され、右辺に示される値を左辺に示される識別子に転送することを意味し、「ストア式並び」は、ストア式を記述する箇所であり、「ストア式」は、「単項式 = レジスタ指定識別子」のように記述され、単項式で表される左辺値にレジスタ指定識別子で表されるレジスタの値を代入することを意味する。
【００６８】
パーサー部１１０は、コンパイルの対象となるソースプログラム１０１（インクルードされるヘッダファイルを含む）に対して、予約語（キーワード）等を抽出して字句解析する前置処理部であり、通常のコンパイラが備える解析機能に加えて、固定小数点についてのモードの切り替えをサポートする固定小数点モード切替部１１１を有する。固定小数点モード切替部１１１は、ソースプログラム１０１中に、固定小数点モードを退避・復帰させるプラグマ指令（例えば、#pragma _save_fxpmode func等）を検出すると、プロセッサ１のＰＳＲ３１のビットＦＸＰの退避・復帰を行う機械語命令を生成する。これによって、ユーザは、固定小数点のモード０及びモード１での演算が混在したプログラミングが可能となる。
【００６９】
なお、「プラグマ（又は、プラグマ指令）」とは、ソースプログラム１０１中にユーザが任意に指定（配置）することができるコンパイラ１００への指示であり、「#pragma」で始まる文字列である。
【００７０】
中間コード変換部１２０は、パーサー部１１０から渡されたソースプログラム１０１の各ステートメントを中間コードに変換する処理部であり、中間コード生成部１２１と機械語命令置換部１２２とから構成される。中間コード生成部１２１は、ソースプログラム１０１の各ステートメントを一定規則に基づいて中間コードに変換する。ここで、中間コードは、典型的には、関数呼び出しの形式で表現されるコード（例えば、「+(int a, int b)」を示すコード；「整数ａに整数ｂを加算する」ことを示す。）である。ただし、中間コードには、このような関数呼び出し形式のコードだけでなく、プロセッサ１の機械語命令も含まれる。
【００７１】
機械語命令置換部１２２は、中間コード生成部１２１で生成された中間コードのうち、関数呼び出し形式の中間コードに対して、演算子定義ファイル１０２及び組み込み関数定義ファイル１０３を参照することで、それらの定義ファイルで定義された演算子（演算対象のデータの型も含む）又は組み込み関数に一致した中間コードについては、内部に保持する置換テーブル１２２ａ又はこれらの定義ファイルで定義されたアセンブラ命令に従って、対応する機械語命令（又は機械語命令列）に置き換え、最適化部１３０に出力する。これによって、これらの中間コードについては、関数呼び出しの形式ではなく、機械語命令の形式で最適化部１３０に渡されるので、最適化部１３０での各種最適化が可能となる。
【００７２】
なお、置換テーブル１２２ａは、予め予約された演算子による演算及び関数に対応する機械語命令（又は機械語命令列）を格納したテーブルである。また、機械語命令置換部１２２は、中間コード生成部１２１から渡された中間コードのうち、機械語命令については、そのまま最適化部１３０に出力する。
【００７３】
最適化部１３０は、中間コード変換部１２０から出力された中間コードのうち、機械語命令について、命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の処理を行うことで、（１）実行速度の向上を優先した最適化、（２）コードサイズの削減を優先した最適化、（３）実行速度とコードサイズの両方の最適化、の中からユーザによって選択された種類の最適化を実行する処理部であり、一般的な最適化（「ループアンローリング」、「ｉｆ変換」、「ペアメモリアクセス命令の生成」など）に加えて、本コンパイラ１００に特有の最適化を行う処理部（引数最適化部１３１、型変換最適化部１３２及びレイテンシ最適化部１３３）を有する。
【００７４】
引数最適化部１３１は、組み込み関数（extr、extruなど）の引数に応じて、適切な命令又はシーケンス（アルゴリズム）を生成する処理部である。例えば、引数がすべて定数の場合には、それら定数を畳み込んで得られる定数値をオペランドとする機械語命令を生成し、引数の一部が定数の場合には、即値オペランドの機械語命令を生成し、引数のすべてが変数の場合には、レジスタオペランドの命令列を生成する。
【００７５】
型変換最適化部１３２は、ソースプログラム１０１中での一定表記に基づいて、異なる型間の演算を効率化する処理部である。例えば、１６ビットのデータと１６ビットのデータとの乗算結果を３２ビットのデータとして保持しておきたい場合に、ソースプログラム１０１において一定表記がなされているときには、そのような型変換を伴った乗算を行う１つの機械語命令（「fmulhw」など）を生成する。
【００７６】
レイテンシ最適化部１３３は、ソースプログラム１０１に組み込まれたアセンブラ命令中でのレイテンシに関する指示（サイクル数の指定）に基づいて、特定の区間あるいは特定の動作が指定されたサイクル数だけ実行時間がかかるように、機械語命令を並べる。これによって、従来であればプログラマが必要個数のｎｏｐ命令を挿入していた作業が不要になるとともに、ｎｏｐ命令以外の他の機械語命令を挿入することによる最適化が可能となる。
【００７７】
なお、「ループアンローリング」とは、ループのイタレーション(繰り返し)を展開し、複数のイタレーションを同時に実行させるために、ペアメモリアクセス命令(ldp/stp/ldhp/sthp等)を生成し、これによって、ループの並列実行可能性を向上させる最適化である。また、「if変換」とは、条件付き実行機構の命令（命令に含まれる条件（プレディケート）がプロセッサ１の状態（コンディションフラグ）と一致している場合にだけ実行される命令）を生成することにより分岐構造を除去する最適化である。また、「ペアメモリアクセス命令の生成」とは、ペアレジスタ(2本の連続するレジスタ)を対象にメモリアクセスする命令(ldp/stp/ldhp/sthp等)を生成する最適化である。
【００７８】
また、最適化部１３０は、関数呼び出し形式の中間コードのうち、機械語命令に展開されないものについては、上述のような機械語命令レベルでの最適化処理を施すことができないので、そのままコード生成部１４０に出力する。
【００７９】
コード生成部１４０は、最適化部１３０から出力された中間コード（関数呼び出し形式のコード及び最適化された機械語命令を含む）に対して、内部に保持する変換テーブル等を参照することで、全てのコードを機械語命令に置き換えることで、機械語プログラム１０５を生成する。
【００８０】
次に、以上のように構成されたコンパイラ１００の特徴的な動作について、具体的な例を示しながら説明する。
図７３は、機械語命令置換部１２２の動作を示すフローチャートである。機械語命令置換部１２２は、中間コード生成部１２１で生成された中間コードのうち、関数呼び出し形式のコードについて、演算子定義ファイル１０２で定義された演算子（演算対象のデータ型を含む）及び組み込み関数定義ファイル１０３で定義された関数と一致するか否かを判断し（ステップＳ１０１）、一致する場合には（ステップＳ１０１でＹｅｓ）、内部に保持する置換テーブル１２２ａ又はこれらの定義ファイル１０２及び１０３で定義されたアセンブラ命令にしたがって、機械語命令に置き換える（ステップＳ１０２）という処理を繰り返す（ステップＳ１００〜Ｓ１０３）。
【００８１】
具体的には、演算子定義ファイル１０２での定義により、異なる型間の暗黙の型変換のルール等が規定され（コンストラクタの定義による）、４種類の固定小数点の型、つまり、
・「FIX16_1」；第１４ビットと第１５ビット（MSB）との間に小数点を持つ符号付き１６ビットと、
・「FIX16_2」；第１３ビットと第１４ビットとの間に小数点を持つ符号付き１６ビットと、
・「FIX32_1」；第３０ビットと第３１ビット（MSB）との間に小数点を持つ符号付き３２ビットと、
・「FIX32_2」；第２９ビットと第３０ビットとの間に小数点を持つ符号付き３２ビットと
が定義されているので、機械語命令置換部１２２は、例えば、
【００８２】
FIX16_1 a, b, c;
c = a * b;
というソースプログラムを、
fmulhh m0,Rc,Ra,Rb (固定小数点乗算命令)
という機械語命令に置き換える。
【００８３】
これによって、ユーザは、FIX16_1、FIX16_2、FIX32_1、FIX32_2という型について、通常のコンパイラにおける基本型と同様に宣言し、使用することができる。そして、生成された機械語命令は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００８４】
同様に、演算子定義ファイル１０２での定義により、異なる型間の暗黙の型変換のルール等が規定され（コンストラクタの定義による）、４種類のＳＩＭＤ型、つまり、
・「VINT8x4」；８ビット整数データの４並列と、
・「VINT16x2」；１６ビット整数データの２並列と、
・「VFIX161x2」；モード０（＿１系）の１６ビット固定小数点データの２並列と、
・「VFIX162x2」；モード１（＿２系）の１６ビット固定小数点データの２並列と
が定義されているので、機械語命令置換部１２２は、例えば、
【００８５】
VINT16x2 a, b, c;
c = a + b;
というソースプログラムを、
vaddh Rc,Ra,Rb (SIMD型加算命令)
という機械語命令に置き換える。
【００８６】
これによって、ユーザは、VINT8x2、VINT16x2、VFIX161x2、VFIX162x2という型について、通常のコンパイラにおける基本型と同様に宣言し、使用することができる。そして、生成された機械語命令は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００８７】
また、組み込み関数定義ファイル１０３においては、プロセッサ１が備える高機能命令を使用することが可能な関数（例えば、「_abs(a)」等）とそれに対応する高機能命令（例えば、１つの機械語命令「abs Rb, Ra」等）が定義されているので、機械語命令置換部１２２は、例えば、
【００８８】
b = _abs(a);
というソースプログラムを、
abs Rb,Ra
という機械語命令に置き換える。
【００８９】
これによって、ユーザは、複雑な処理を、Ｃ＋＋言語やアセンブラ命令で作成することなく、予め用意された組み込み関数を呼び出すだけで、実現することができる。そして、生成された機械語命令は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００９０】
同様に、また、組み込み関数定義ファイル１０３において、プロセッサ１が備える高機能命令を使用することが可能な関数（例えば、「_div(a, b)」等）とそれに対応する高機能命令（例えば、機械語命令列「extw, aslp, div」等）が定義されているので、機械語命令置換部１２２は、例えば、
【００９１】
c = _div(a, b);
というソースプログラムを、
extw Mn,Rc,Ra
aslp Mn,Rc,Mn,Rc,15
div MHm,Rc,MHn,Rc,Rb
という機械語命令列に置き換える。
【００９２】
これによって、ユーザは、複雑な処理を、Ｃ＋＋言語やアセンブラ命令で作成することなく、予め用意された組み込み関数を呼び出すだけで、実現することができる。そして、生成された機械語命令列は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００９３】
なお、組み込み関数定義ファイル１０３に列挙されている組み込み関数のうち、（１）１つの機械語命令に変換される関数、（２）２以上の機械語命令（機械語命令列）に変換される関数、及び、（３）レジスタ割り付けの対象とならない資源（アキュムレータなど）を指定することが可能な関数の代表的なもの（特に、メディア処理に有効なもの）は、以下の通りである。
【００９４】
（１）１つの機械語命令に変換される組み込み関数
・「_bseq0(x)」：
入力の最上位ビットから何ビット0が連続するかを検出する関数である。書式は、以下の通りである。
int _bseq0(FIX16_1 val) // 0をカウント
int _bseq0(FIX16_2 val) // 0をカウント
int _bseq0(FIX32_1 val) // 0をカウント
int _bseq0(FIX32_2 val) // 0をカウント
これらの関数は、「val」中の連続する0の個数（ビット数）をカウントした値を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９５】
・「_bseq1(x)」：
入力の最上位ビットから何ビット1が連続するかを検出する関数である。書式は、以下の通りである。
int _bseq1(FIX16_1 val) // 1をカウント
int _bseq1(FIX16_2 val) // 1をカウント
int _bseq1(FIX32_1 val) // 1をカウント
int _bseq1(FIX32_2 val) // 1をカウント
これらの関数は、「val」中の連続する1の個数（ビット数）をカウントした値が返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９６】
・「_bseq(x)」：
入力の最上位ビットと同じ値が最上位ビットの次から何ビット連続するかを検出する関数である。書式は、以下の通りである。
int _bseq(FIX16_1 val)
int _bseq(FIX16_2 val)
int _bseq(FIX32_1 val)
int _bseq(FIX32_2 val)
これらの関数は、「val」の正規化ビット数を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９７】
・「_bcnt1(x)」：
入力の全ビット中に何ビット1が含まれているかを検出する関数である。書式は、以下の通りである。
int _bcnt1(FIX16_1 val)
int _bcnt1(FIX16_2 val)
int _bcnt1(FIX32_1 val)
int _bcnt1(FIX32_2 val)
これらの関数は、「val」中の1の個数をカウントした値を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９８】
・「_extr(a,i1,i2)」：
入力の所定のビット位置を抽出して符号拡張する関数である。
関数である。書式は、以下の通りである。
int _extr (FIX16_1 val1, int val2, int val3)
int _extr (FIX16_2 val1, int val2, int val3)
int _extr (FIX32_1 val1, int val2, int val3)
int _extr (FIX32_2 val1, int val2, int val3)
これらの関数は、ビット位置val2からビット位置val3で示されたval1のビットフィールドを抽出し、符号拡張を行った結果を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９９】
・「_extru(a,i1,i2)」：
入力の所定のビット位置を抽出してゼロ拡張する関数である。書式は、以下の通りである。
unsigned int _extru (FIX16_1 val, int val2, int val3)
unsigned int _extru (FIX16_2 val, int val2, int val3)
unsigned int _extru (FIX32_1 val, int val2, int val3)
unsigned int _extru (FIX32_2 val, int val2, int val3)
これらの関数は、ビット位置val2からビット位置val3で示されたval1のビットフィールドを抽出し、ゼロ拡張を行った結果を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【０１００】
（２）２以上の機械語命令（機械語命令列）に変換される組み込み関数
・「_modulo_add()」：
モジュロアドレッシングのアドレス更新を行う関数である。書式は、以下の通りである。
_modulo_add(void *addr, int imm, int mask, size_t size, void *base)
ここで、各引数の意味は以下の通りである。
addr: 更新前のアドレス又はアドレス下位(モジュロ部分)
imm: 加算値 (データ数)
mask: マスク幅 (モジュロ幅)
size: データのサイズ（2のべき乗）
base: ベースアドレス (配列の先頭アドレス)
この関数は、モジュロアドレッシングにより、アドレスaddrから加算値immだけ加算した結果を返す。
【０１０１】
この関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。つまり、モジュロアドレッシング計算のため、第一の入力の所定のビットフィールドを第二の入力の所定のビットフィールドで置き換える命令(addmsk)を活用している関数である。使用例は、以下の通りである。
int array[MODULO];
p = array;
for (i = 0; i ＜ 100; i++) {
*q++ = *p;
p = (int *)_modulo_add(p, 1, N, sizeof(int), array);
}
ここで、変数MODULOは２のべき乗（2^N）である。この使用例では、配列arrayの１００個の要素を MODULO*SIZEバイトアライメントして配置している。
【０１０２】
・「_brev_add()」：
ビットリバースアドレッシングのアドレス更新を行う関数である。書式は、以下の通りである。
_brev_add(void *addr, int cnt, int imm, int mask, size_t size, void *base)
ここで、各引数の意味は以下の通りである。
addr: 更新前のアドレス
cnt: ビットリバースカウンタ
mm: 加算値 (データ数)
mask: マスク幅 (リバース幅)
size: データのサイズ ※ 2のべき乗
base: ベースアドレス (配列の先頭アドレス)
この関数は、ビットリバースアドレッシングにより、ビットリバースカウンタcntに対応するアドレスaddrから加算値immだけ加算した結果を返す。
【０１０３】
この関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。つまり、ビットリバースアドレッシング計算のため、第一の入力の所定のビットフィールドに対してビット単位の位置反転を行なう命令(mskbrvh)を活用している関数である。使用例は、以下の通りである。
int array[BREV];
p = array;
for (i = 0; i ＜ 100; i++) {
*q++ = *p;
p = (int *)_brev_add(p, i, 1, N, sizeof(int), array);
}
ここで、変数BREVは２のべき乗（2^N）である。この使用例では、配列arrayの１００個の要素を BREV*SIZEバイトアライメントして配置する。
【０１０４】
（３）レジスタ割り付けの対象とならない資源（アキュムレータなど）を指定することが可能な関数
組み込み関数定義ファイル１０３には、最適化のおけるレジスタ割り付けの対象となる資源である汎用レジスタに加えて、レジスタ割り付けの対象とならない資源である（暗黙の資源である）アキュムレータも更新する演算(乗算、積和)であって、アキュムレータを参照型として一時変数を指定することが可能な組み込み関数（乗算「_mul」、積和「_mac」）が用意されている。具体的な書式は、それぞれ、以下の通りである。
【０１０５】
_mul(long &mh, long &ml, FIX16_1 &c, FIX16_1 a, FIX16_1 b);
この関数は、変数ａ変数ｂとを乗算し、結果の６４bitデータの上位３２ビットを乗算用上位アキュムレータＭＨに、下位３２ビットを乗算用下位アキュムレータＭＬに設定し、さらに、アキュムレータＭＨの下位１６ビットとアキュムレータＭＬの上位１６ビットとを連結した３２ビットデータを変数ｃにも設定する。
_mac(long &mh, long &ml, FIX16_1 &c, FIX16_1 a, FIX16_1 b);
この関数は、変数ａと変数ｂとを乗算した結果に、乗算用上位アキュムレータＭＨと乗算用下位アキュムレータＭＬとを連結した６４ビットデータを加算し、結果の６４bitデータの上位３２ビットを乗算用上位アキュムレータＭＨに、下位３２ビットを乗算用下位アキュムレータＭＬに設定し、さらに、乗算用上位アキュムレータの下位１６ビットと乗算用下位アキュムレータＭＬの上位１６ビットとを連結した３２ビットデータを変数ｃにも設定する。
【０１０６】
使用例は、以下の通りである。
long mh,ml;
_mul(mh,ml,dummy,a,b);
_mac(mh,ml,e,c,d);
というソースプログラムに対して、機械語命令置換部１２２は、組み込み関数定義ファイル１０３での定義に従って、
mul m0,Rx,Ra,Rb
mov r0,mh0
mov r1,mh1
mov mh0,r0
mov mh1,r1
mac m0,Re,Rc,Rd,m0
という機械語命令列に置き換える。なお、上記機械語命令列のうち、第１〜第３行が関数_mulに対応するものであり、第４〜第６行が関数_macに対応するものである。このような機械語命令列は、最適化部１３０において、冗長除去により、第２〜第５行が削除され、
mul m0,Rx,Ra,Rb
mac m0,Re,Rc,Rd,m0
という機械語命令列に最適化される。このように、レジスタ割り付けの対象とならない資源（アキュムレータなど）を指定することが可能な組み込み関数が使用された場合には、その資源に対する定義（値の格納）と使用（値の参照）との組がコンパイラ内部の最適化（最適化部１３０）にて削除される可能性が高いので、このような組み込み関数は、最適化の点においても有効である。
【０１０７】
次に、本コンパイラ１００の特徴的な動作のうち、最適化部１３０による動作を説明する。
図７４は、最適化部１３０の引数最適化部１３１の動作を示すフローチャートである。引数最適化部１３１は、組み込み関数（extr、extruなど）の引数に応じて、適切な命令又はシーケンス（アルゴリズム）を生成するために、その関数の引数がすべて定数の場合には（ステップＳ１１０で左）、それら定数を畳み込んで得られる定数値をオペランドとする機械語命令を生成し（ステップＳ１１１）、引数の一部が定数の場合には（ステップＳ１１０で中央）、即値オペランドの機械語命令を生成し（ステップＳ１１２）、引数のすべてが変数の場合には（ステップＳ１１０で右）、レジスタオペランドの命令列を生成する（ステップＳ１１３）。
【０１０８】
例えば、
d = _extru(0xfff, 7, 4);
のように、引数のすべて定数の場合には、
movRd,0xf
のように、畳み込んで定数値を設定した機械語命令を生成する。
一方、
d = _extru(a, 7, 4);
のように、一部の引数が定数の場合には、
extruRd,Ra,7,4
のように、即値オペランドの命令を生成する。
さらに一方、
d = _extru(a, b, c);
のように、すべての引数が変数の場合には、
aslRe,Rb,8
andRf,Rc,0x1f
orRg,Re,Rf
extruRd,Ra,Rg
のように、レジスタオペランドの命令列を生成する。
【０１０９】
このように、引数最適化部１３１により、１つの組み込み関数は、常に同じ機械語命令が固定的に生成されるのではなく、その引数の性質に応じて最適化された機械語命令（又は機械語命令列）が生成されることになる。
【０１１０】
図７５は、最適化部１３０の型変換最適化部１３２の動作を説明するための演算木を示す図である。型変換最適化部１３２は、異なる型間の演算を効率化するために、ソースプログラム中の一定表記の演算に対して、型変換を伴う機械語命令（fmulhwなど）を生成する。
【０１１１】
通常のC言語では、16bit x 16bitの結果の型は16bitである。16bit x 16bit --＞ 32bit の命令は存在するが、次にように、２つの機械語命令が生成されてしまう。例えば、
f32 = f16 * f16;
の記述に対して、
fmulhh // 16bit x 16bit -＞ 16bit
asl // 16bit -＞ 32bitの型変換
の2命令が生成されてしまう。
【０１１２】
そこで、型変換最適化部１３２は、ソースプログラムにおいて、 (FIX32)16bit * (FIX32)16bit と記述されている場合には、通常であれば、図７５（ａ）に示される演算木が生成されてしまう（型変換のコードが生成されてしまう）ところ、この演算木を図７５（ｂ）に示される演算木に変換することにより、16bit x 16bit --＞ 32bitの１命令（fmulhw）を生成する。
【０１１３】
図７６は、レイテンシ最適化部１３３の動作を説明するためのサンプルプログラムの例を示す図である。レイテンシ最適化部１３３は、ソースプログラム１０１に組み込まれたアセンブラ命令（最適化asm文）でのレイテンシに関する指示（サイクル数の指定）に基づいて、特定の区間あるいは特定の動作において、指定されたサイクル数だけ実行時間がかかるように、機械語命令をスケジューリングする。
【０１１４】
ユーザは、２種類の指定方法によって、レイテンシを設定することができる。その１つの方法は、図７６（ａ）に示されるプログラムにおける指定（LATENCY L1, L2, 2;）のように、特定の命令に付けられたラベル間のレイテンシを指定する方法である。図７６（ａ）の例では、レイテンシ最適化部１３３は、プロセッサ１によって命令wteが実行されてから命令rdeが実行されるまでに２サイクルだけ経過するように、機械語命令列の配置をスケジューリングする。
【０１１５】
他の１つの方法は、図７６（ｂ）に示されるプログラムにおける指定（命令wte内におけるLATENCY(2)）のように、拡張レジスタ部８０にアクセスする命令（rd, wt, rde, wte）について、次に拡張レジスタ部８０にアクセスするまでのレイテンシを指定する方法である。図７６（ｂ）の例では、レイテンシ最適化部１３３は、プロセッサ１によって命令wteが実行され、拡張レジスタ部８０にアクセスされてから再び拡張レジスタ部８０にアクセスされるまでに２サイクルだけ経過するように、機械語命令列の配置をスケジューリングする。
【０１１６】
このようなレイテンシの設定よって、inline展開先のコードとの間で最適化(命令結合、冗長除去、命令並べ替え、レジスタ割り付け)が可能になるとともに、指定した命令間又はアクセス間でのレイテンシが確保される。つまり、従来であれば、ユーザは、明示的にnop命令を挿入しなければならないところ、このコンパイラ１００によれば、必要な命令又はアクセスについて必要なレイテンシを指定するだけで済む。
【０１１７】
図７７は、パーサー部１１０の固定小数点モード切替部１１１の動作を説明するための図である。
固定小数点モード切替部１１１は、ソースプログラム１０１中に、固定小数点モードを退避・復帰させるプラグマ指令（例えば、#pragma _save_fxpmode func等）を検出すると、プロセッサ１のＰＳＲ３１のビットＦＸＰの退避・復帰を行う機械語命令を生成する。
【０１１８】
なお、前提となる固定小数点に関する仕様として、_1系(FIX16_1,FIX32_1)と_2系(FIX16_2,FIX32_2)の型が存在し、ハードウェア（プロセッサ１）では、ＰＳＲ３１の1ビット（FXP）でモード切り替えをしており、さらに、関数内には単一の系統しか使用できないという条件が存在する。
【０１１９】
そこで、これら２つの体系をプログラム上で切り替えて使用する方法として、他の体系からcallされる可能性のある関数にプラグマ(#pragma _save_fxpmode
関数名)を指定することとしている。これによって、固定小数点モード切替部１１１は、当該関数の先頭と末尾にFIX型モードの退避・復帰に相当するコードを挿入する。また、各関数のFIX型宣言をサーチし、その関数をいずれのFIX型モードでコンパイルするかを決定し、モード設定のコードを挿入する。
【０１２０】
図７７（ａ）は、そのプラグマ指令を伴う関数の例を示している。図７７（ａ）の右側に記されたコメントが固定小数点モード切替部１１１による挿入処理であり、その具体的な処理は、図７７（ｂ）に示される通りである。
【０１２１】
このようなプラグラマ指令の適用例は、図７７（ｃ）に示される通りである。例えば、４つの関数、f11, f21, f22, f23について、関数f11: _1系 は 関数f21: _2系をcallし、関数f21: _2系 は 関数f22: _2系をcallし、関数f22: _2系 は関数f23: _2系をcallする場合、他のモードからcallされる可能性がある関数はf21のみなので、この関数についてのみプラグマ指定するだけで、正常なモード切り替えが可能となる。
【０１２２】
以上のように、本実施の形態におけるコンパイラ１００によれば、演算子定義ファイル１０２及び組み込み関数定義ファイル１０３と機械語命令置換部１２２との連携処理により、ユーザは、モード０及び１の固定小数点型を通常の型として宣言し、使用することができるとともに、高級言語のレベルで組み込み関数を呼び出すことで、プロセッサ１が備える高機能な機械語命令を効率的に生成させることができる。
【０１２３】
また、引数最適化部１３１による組み込み関数の引数についての最適化により、効率的なオペランドを持つ機械語命令が生成される。また、型変換最適化部１３２による型変換についての最適化により、型変換を伴う演算は、プロセッサ１が備える高機能な１つの機械語命令に変換される。さらに、レイテンシ最適化部１３３による機械語命令のスケジューリングにより、ユーザは、nop命令を挿入することなく、特定の命令間あるいは拡張レジスタへのアクセスにおけるレイテンシを確保することができる。
【０１２４】
以上、本発明に係るコンパイラについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、本実施の形態では、固定小数点の型は、１６ビット又は３２ビットで、かつ、小数点がMSB又はその下位桁に位置したが、このようなフォーマットだけに限られず、８ビットや６４ビットの固定小数点や、他の桁に小数点が位置する型を対象としてもよい。
【０１２５】
また、ユーザに対する開発支援ツールとして、クラスライブラリを活用した動作検証手法を提供してもよい。つまり、通常であれば、図７８（ａ）に示されるように、本実施の形態におけるターゲットマシン（プロセッサ１）用のクロスコンパイラ（コンパイラ１００）を用いてテストソースと定義ファイル１０２及び１０３等をコンパイルし、得られたプロセッサ１用の機械語プログラムを専用のシミュレータで実行させることによって動作検証を行うが、これに代えて、図７８（ｂ）に示されるように、開発用ホストマシン（例えば、米国インテル社製のプロセッサ）を対象としたクラスライブラリ(演算子定義ファイル１０２及び組み込み関数定義ファイル１０３それぞれをプロセッサ１ではなく、ホストマシンの機械語命令に対応させる定義ファイル）を用意し、テストソース、定義ファイル１０２及び１０３と共に、ネイティブコンパイラ（Ｖｉｓｕａｌ Ｃ＋＋（Ｒ）等）でコンパイルし、得られた機械語プログラムをそのままホストマシンで実行させてもよい。これによって、慣れた環境で高速にシミュレーションし、動作検証を行うことが可能となる。
【０１２６】
さらに、本実施の形態では、ターゲットプロセッサに特有の機械語命令に対応する演算子や組み込み関数は、ヘッダファイル（定義ファイル１０２及び１０３）として供給されたが、本発明に係るコンパイラは、このような定義ファイルでの情報をコンパイラ自身の中に組み込んだ構成としてもよい。つまり、本発明に係るコンパイラは、上記定義ファイル１０２及び１０３が組み込まれた一体形式のプログラムであって、対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を含み、ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを含み、中間コード変換ステップは、前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、対応する機械語命令に置き換える置換サブステップとを含み、前記最適化ステップでは、前記置換サブステップで置き換えられた機械語命令を含む前記中間コードを対象として最適化を行う構成としてもよい。これによって、ユーザは、ソースプログラムにおいて定義ファイルをインクルードする必要がなくなる。
【０１２７】
【発明の効果】
以上の説明から明らかように、本発明に係るコンパイラ用プログラムは、ソースプログラムを機械語プログラムに翻訳するコンパイラ用のプログラムであって、対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を含み、前記プログラムはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【０１２８】
例えば、本発明に係るプログラムは、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、データとメソッドとからなるクラスが定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるプログラムである。
【０１２９】
これによって、ソースプログラムにおいて、ヘッダファイルで定義されているクラスを参照しているステートメントがある場合には、そのステートメントに対応する中間コードは、機械語命令に変換された後に最適化処理の対象となるので、周辺の機械語命令と含めて最適化が施され得る。また、コンパイラは、コンパイラ自身の機能（最適化処理）だけでなく、ヘッダファイルでの定義との連携によって最適化を図っているので、ヘッダファイルの内容を更新するだけで、最適化の対象となるステートメントを増加させたり、最適化のレベルを向上させたりすることができる。
【０１３０】
ここで、前記クラスは、固定小数点型を定義するクラスであり、前記検出サブステップでは、前記固定小数点型のデータを使用している中間コードを検出してもよい。そして、前記クラスのメソッドは、前記固定小数点型のデータを対象とする演算子を定義するメソッドであり、前記検出サブステップでは、演算子と演算の対象となるデータの型との組が前記メソッドでの定義と一致するか否かによって前記検出をし、前記置換サブステップでは、前記演算子と前記データの型との組が一致する中間コードを、対応する機械語命令に置き換えてもよい。
【０１３１】
これによって、ヘッダファイルで定義されている固定小数点型及び演算子についても、通常の型と同様に、コンパイラによって対応する中間コードや機械語命令に変換されるので、ユーザは、ソースプログラムにおいてそのヘッダファイルをインクルードしておくだけで、通用の型と同様に、ターゲットプロセッサ特有の固定小数点モードに対応した型の宣言や使用をすることが可能となる。
【０１３２】
また、本発明に係るコンパイラ用プログラムは、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、関数が定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【０１３３】
これによって、ソースプログラムにおいて、ヘッダファイルで定義されている関数（組み込み関数）を参照しているステートメントがある場合には、そのステートメントに対応する中間コードは、そのヘッダファイルで定義されている機械語命令に変換された後に最適化処理の対象となるので、周辺の機械語命令と含めて最適化が施され得る。また、ユーザは、プロセッサ専用の高機能命令を使用したい場合には、ソースプログラムにおいてそのヘッダファイルをインクルードしておくとともに、必要な組み込み関数を呼び出す旨の記述をしておくだけで済む。つまり、アセンブラ命令でコーディングすることから解放される。
【０１３４】
以上のように、本発明に係るコンパイラにより、ターゲットプロセッサが備える高機能な専用命令が効率的に生成され、高いレベルで最適化が施されるとともに、ヘッダファイルによる機能拡張等の柔軟な対応が可能となり、特に、コードサイズと実行速度の両面で厳しい仕様が求められるメディア処理アプリケーションの開発ツールとして、その実用的価値は極めて高い。
【図面の簡単な説明】
【図１】 本発明に係るコンパイラの対象となるプロセッサの概略ブロック図である。
【図２】 同プロセッサの算術論理・比較演算器の概略図を示す。
【図３】 同プロセッサのバレルシタの構成を示すブロック図である。
【図４】 同プロセッサの変換器の構成を示すブロック図である。
【図５】 同プロセッサの除算器の構成を示すブロック図である。
【図６】 同プロセッサの乗算・積和演算器の構成を示すブロック図である。
【図７】 同プロセッサの命令制御部の構成を示すブロック図である。
【図８】 同プロセッサの汎用レジスタ（Ｒ０〜Ｒ３１）の構造を示す図である。
【図９】 同プロセッサのリンクレジスタ（ＬＲ）の構造を示す図である。
【図１０】 同プロセッサの分岐レジスタ（ＴＡＲ）の構造を示す図である。
【図１１】 同プロセッサのプログラム状態レジスタ（ＰＳＲ）の構造を示す図である。
【図１２】 同プロセッサの条件フラグレジスタ（ＣＦＲ）の構造を示す図である。
【図１３】 同プロセッサのアキュムレータ（Ｍ０，Ｍ１）の構造を示す図である。
【図１４】 同プロセッサのプログラムカウンタ（ＰＣ）の構造を示す図である。
【図１５】 同プロセッサのＰＣ退避用レジスタ（ＩＰＣ）の構造を示す図である。
【図１６】 同プロセッサのＰＳＲ退避用レジスタ（ＩＰＳＲ）の構造を示す図である。
【図１７】 同プロセッサのパイプライン動作を示すタイミング図である。
【図１８】 同プロセッサによる命令実行時の各パイプライン動作を示すタイミング図である。
【図１９】 同プロセッサの並列動作を示す図である。
【図２０】 同プロセッサが実行する命令のフォーマットを示す図である。
【図２１】 カテゴリー「ALUadd（加算）系」に属する命令を説明する図である。
【図２２】 カテゴリー「ALUsub（減算）系」に属する命令を説明する図である。
【図２３】 カテゴリー「ALUlogic（論理演算）系ほか」に属する命令を説明する図である。
【図２４】 カテゴリー「CMP（比較演算）系」に属する命令を説明する図である。
【図２５】 カテゴリー「mul（乗算）系」に属する命令を説明する図である。
【図２６】 カテゴリー「mac（積和演算）系」に属する命令を説明する図である。
【図２７】 カテゴリー「msu（積差演算）系」に属する命令を説明する図である。
【図２８】 カテゴリー「MEMｌd（メモリ読み出し）系」に属する命令を説明する図である。
【図２９】 カテゴリー「MEMstore（メモリ書き出し）系」に属する命令を説明する図である。
【図３０】 カテゴリー「BRA（分岐）系」に属する命令を説明する図である。
【図３１】 カテゴリー「BSasl（算術バレルシフト）系ほか」に属する命令を説明する図である。
【図３２】 カテゴリー「BSlsr（論理バレルシフト）系ほか」に属する命令を説明する図である。
【図３３】 カテゴリー「CNVvaln（算術変換）系」に属する命令を説明する図である。
【図３４】 カテゴリー「CNV（一般変換）系」に属する命令を説明する図である。
【図３５】 カテゴリー「SATvlpk（飽和処理）系」に属する命令を説明する図である。
【図３６】 カテゴリー「ETC（その他）系」に属する命令を説明する図である。
【図３７】 本発明に係るコンパイラの構成を示す機能ブロック図である。
【図３８】 演算子定義ファイルのリストの一部を示す図である。
【図３９】 演算子定義ファイルのリストの一部を示す図である。
【図４０】 演算子定義ファイルのリストの一部を示す図である。
【図４１】 演算子定義ファイルのリストの一部を示す図である。
【図４２】 演算子定義ファイルのリストの一部を示す図である。
【図４３】 演算子定義ファイルのリストの一部を示す図である。
【図４４】 演算子定義ファイルのリストの一部を示す図である。
【図４５】 演算子定義ファイルのリストの一部を示す図である。
【図４６】 演算子定義ファイルのリストの一部を示す図である。
【図４７】 演算子定義ファイルのリストの一部を示す図である。
【図４８】 演算子定義ファイルのリストの一部を示す図である。
【図４９】 演算子定義ファイルのリストの一部を示す図である。
【図５０】 演算子定義ファイルのリストの一部を示す図である。
【図５１】 演算子定義ファイルのリストの一部を示す図である。
【図５２】 演算子定義ファイルのリストの一部を示す図である。
【図５３】 演算子定義ファイルのリストの一部を示す図である。
【図５４】 演算子定義ファイルのリストの一部を示す図である。
【図５５】 演算子定義ファイルのリストの一部を示す図である。
【図５６】 演算子定義ファイルのリストの一部を示す図である。
【図５７】 演算子定義ファイルのリストの一部を示す図である。
【図５８】 演算子定義ファイルのリストの一部を示す図である。
【図５９】 演算子定義ファイルのリストの一部を示す図である。
【図６０】 演算子定義ファイルのリストの一部を示す図である。
【図６１】 演算子定義ファイルのリストの一部を示す図である。
【図６２】 演算子定義ファイルのリストの一部を示す図である。
【図６３】 演算子定義ファイルのリストの一部を示す図である。
【図６４】 演算子定義ファイルのリストの一部を示す図である。
【図６５】 演算子定義ファイルのリストの一部を示す図である。
【図６６】 演算子定義ファイルのリストの一部を示す図である。
【図６７】 演算子定義ファイルのリストの一部を示す図である。
【図６８】 演算子定義ファイルのリストの一部を示す図である。
【図６９】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７０】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７１】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７２】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７３】 機械語命令置換部の動作を示すフローチャートである。
【図７４】 最適化部の引数最適化部の動作を示すフローチャートである。
【図７５】 最適化部の型変換最適化部の動作を説明するための演算木を示す図である。
【図７６】 レイテンシ最適化部の動作を説明するためのサンプルプログラムの例を示す図である。
【図７７】 パーサー部の固定小数点モード切替部の動作を説明するための図である。
【図７８】 クラスライブラリを活用した動作検証手法を説明するための図である。
【符号の説明】
１ プロセッサ
１０ 命令制御部
２０ デコード部
３０ レジスタファイル
３１ プログラム状態レジスタ（ＰＳＲ）
３２ 条件フラグレジスタ（ＣＦＲ）
３３ プログラムカウンタ（ＰＣ）
３４ ＰＣ退避用レジスタ（ＩＰＣ）
３５ ＰＳＲ退避用レジスタ（ＩＰＳＲ）
４０ 演算部
４１〜４３ 算術論理・比較演算器
４４ 積和演算器
４５ バレルシフタ
４６ 除算器
４７ 変換器
５０ Ｉ／Ｆ部
６０ 命令メモリ部
７０ データメモリ部
８０ 拡張レジスタ部
９０ Ｉ／Ｏインターフェース部
１００ コンパイラ
１０１ ソースプログラム
１０２ 演算子定義ファイル
１０３ 組み込み関数定義ファイル
１０５ 機械語プログラム
１１０ パーサー部
１１１ 固定小数点モード切替部
１２０ 中間コード変換部
１２１ 中間コード生成部
１２２ 機械語命令置換部
１２２ａ 置換テーブル
１３０ 最適化部
１３１ 引数最適化部
１３２ 型変換最適化部
１３３ レイテンシ最適化部
１４０ コード生成部
【発明の属する技術分野】
本発明は、Ｃ＋＋言語等の高級言語で記述されたソースプログラムを機械語プログラムに変換するコンパイラに関し、特に、コンパイラによる最適化に関する。
【０００２】
【従来の技術】
近年のプロセッサの高機能化に伴い、プロセッサが備える高い機能を有効に引き出すことが可能な性能の高いコンパイラが求められている。つまり、ターゲットプロセッサが備える高機能な専用命令を効率的に生成するコンパイラが求められている。
【０００３】
例えば、デジタル信号処理等のメディア処理に必要とされる各種固定小数点フォーマットでの演算命令を実行するプロセッサや、ＳＩＭＤ（Single Instruction Multiple Data）型の命令を実行する高機能なプロセッサが開発されているが、そのようなプロセッサをターゲットとするコンパイラは、各種固定小数点フォーマットでの演算命令やＳＩＭＤ型命令を効率的に生成することによってコードサイズ及び実行速度の点で最適化を図ることが求められる。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のコンパイラは、Ｃ＋＋言語等の高級言語で記述されたソースプログラムに対しては、必ずしも、プロセッサが備える高機能な専用命令を効率的に生成しているとは言えない。そのために、コードサイズと実行速度の点で厳しい条件が求められるメディア処理等のアプリケーション開発においては、ユーザは、クリティカルな箇所については、アセンブラ命令で記述せざるを得ないのが現状である。ところが、アセンブラ命令でのプログラミングは、Ｃ＋＋言語等の高級言語を用いた開発に比べ、開発工数が大きくなるだけでなく、保守性や移植性についても著しく劣るという問題がある。
【０００５】
また、従来のコンパイラでは、プロセッサが備える高機能な専用命令を生成する等の最適化処理は、コンパイラ自身に組み込まれている。つまり、ターゲットプロセッサの特徴を有効に活用して最適化を図る処理モジュールは、コンパイラ自身に組み込まれ、一体化されている。そのために、コンパイラの機能拡張を図る場合や、ターゲットプロセッサの仕様が変更された場合等においては、コンパイラ全体の再構築が必要とされ、その度に、コンパイラのバージョンアップ等を繰り返さなければならないという問題がある。
【０００６】
そこで、本発明は、このような状況に鑑みてなされたものであり、プロセッサが備える高機能な専用命令を効率的に生成することができるコンパイラを提供することを目的とする。
また、コンパイラ自身のバージョンアップを頻繁に繰り返すことなく、機能拡張等の改良を行っていくことが可能なコンパイラ等を提供することをも目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るコンパイラ用プログラムは、ソースプログラムを機械語プログラムに翻訳するコンパイラ用のプログラムであって、対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を含み、前記プログラムはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【０００８】
例えば、本発明は、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、データとメソッドとからなるクラスが定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるプログラムである。
【０００９】
ここで、前記クラスは、固定小数点型を定義するクラスであり、前記検出サブステップでは、前記固定小数点型のデータを使用している中間コードを検出してもよい。そして、前記クラスのメソッドは、前記固定小数点型のデータを対象とする演算子を定義するメソッドであり、前記検出サブステップでは、演算子と演算の対象となるデータの型との組が前記メソッドでの定義と一致するか否かによって前記検出をし、前記置換サブステップでは、前記演算子と前記データの型との組が一致する中間コードを、対応する機械語命令に置き換えてもよい。
【００１０】
また、本発明に係るコンパイラ用プログラムは、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、関数が定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【００１１】
なお、本発明は、このようなコンパイラ用プログラムとして実現することができるだけでなく、このようなプログラムに含まれるステップを手段とするコンパイラ装置として実現したり、このような特徴的なコンパイラあるいはヘッダファイルが記録されたコンピュータ読み取り可能な記録媒体として実現することもできる。そして、そのようなプログラムやデータファイルは、ＣＤ−ＲＯＭ等の記録媒体やインターネット等の伝送媒体を介して広く流通させることができるのは言うまでもない。
【００１２】
【発明の実施の形態】
以下、本発明に係るコンパイラの実施の形態について図面を用いて詳細に説明する。
本実施の形態におけるコンパイラは、Ｃ／Ｃ＋＋言語等の高級言語で記述されたソースプログラムを特定のプロセッサ（ターゲット）が実行できる機械語プログラムに翻訳するクロスコンパイラであり、生成する機械語プログラムのコードサイズや実行時間に関する最適化の指示をきめ細かく指定することができるという特徴を有する。
【００１３】
［プロセッサ］
まず、本実施の形態におけるコンパイラの対象となるプロセッサの一例について、図１〜図３６を用いて説明する。
本実施の形態におけるコンパイラの対象となるプロセッサは、例えば、通常のマイコンに比べて実行可能な命令の並列性が高く、ＡＶメディア系信号処理技術分野をターゲットとして開発された汎用プロセッサである。
【００１４】
図１は、そのようなプロセッサの概略ブロック図の一例である。このプロセッサ１は、３２ビットを基本語長（ワード）とする演算装置であり、命令制御部１０、デコード部２０、レジスタファイル３０、演算部４０、Ｉ／Ｆ部５０、命令メモリ部６０、データメモリ部７０、拡張レジスタ部８０及びＩ／Ｏインターフェース部９０から構成される。演算部４０は、ＳＩＭＤ型命令の演算を実行する算術論理・比較演算器４１〜４３、乗算・積和演算器４４、バレルシフタ４５、除算器４６及び変換器４７からなる。乗算・積和演算器４４は、ビット精度を落とさないように、最長で６５ビットで累算する。また、乗算・積和演算器４４は、算術論理・比較演算器４１〜４３と同様、ＳＩＭＤ型命令の実行が可能である。更に、このプロセッサ１は、算術論理・比較演算命令が最大３並列実行可能である。
【００１５】
図２は、算術論理・比較演算器４１〜４３の概略図を示す。算術論理・比較演算器４１〜４３それぞれは、ＡＬＵ部４１ａ、飽和処理部４１ｂ及びフラグ部４１ｃから構成される。ＡＬＵ部４１ａは、算術演算器、論理演算器、比較器、ＴＳＴ器からなる。対応する演算データのビット幅は、８ビット(バイト。このときは、演算器を４並列で使用)、１６ビット(ハーフワード。このときは、演算器を２並列で使用)、３２ビットである(ワード。このときは、全演算器で３２ビットデータ処理)。更に算術演算結果に対しては、フラグ部４１ｃ等により、オーバーフローの検出とコンディションフラグの生成が行われる。各演算器、比較器、ＴＳＴ器の結果は、算術右シフト、飽和処理部４１ｂによる飽和、最大・最小値検出、絶対値生成処理が行われる。
【００１６】
図３は、バレルシフタ４５の構成を示すブロック図である。バレルシフタ４５は、セレクタ４５ａ、４５ｂ、上位バレルシフタ４５ｃ、下位バレルシフタ４５ｄ及び飽和処理部４５ｅから構成され、データの算術シフト(２の補数体系のシフト)または、論理シフト(符号なしシフト)を実行する。通常は、３２ビットもしくは、６４ビットのデータを入出力としている。レジスタ３０ａ、３０ｂに格納された被シフトデータに対して、別のレジスタまたは即値でシフト量が指定される。データは、左６３ビット〜右６３ビットの算術または論理シフトが行われ、入力ビット長で出力される。
【００１７】
また、バレルシフタ４５は、ＳＩＭＤ型命令に対して、８、１６、３２、６４ビットのデータをシフトすることができる。例えば、８ビットデータのシフトを４並列で処理することができる。
【００１８】
算術シフトは、２の補数体系のシフトであり、加算や減算時の小数点の位置合わせや、２のべき乗の乗算(２、２の２乗、２の（−１）乗、２の（−２）乗倍など)等のために行われる。
【００１９】
図４は、変換器４７の構成を示すブロック図である。変換器４７は、飽和ブロック(SAT)４７ａ、BSEQブロック４７ｂ、MSKGENブロック４７ｃ、VSUMBブロック４７、BCNTブロック４７ｅ及びILブロック４７ｆから構成される。
【００２０】
飽和ブロック(SAT)４７ａは、入力データに対する飽和処理を行う。３２ビットデータを飽和処理するブロックを２つ持つことにより、２並列のＳＩＭＤ型命令をサポートする。
【００２１】
BSEQブロック４７ｂは、MSBから連続する０か１をカウントする。
MSKGENブロック４７ｃは、指定されたビット区間を１、それ以外を０として出力する。
VSUMBブロック４７ｄは、入力データを指定されたビット幅に区切り、その総和を出力する。
BCNTブロック４７ｅは、入力データで１となっているビットの数をカウントする。
ILブロック４７ｆは、入力データを指定されたビット幅に区切り、各データブロックを入れ換えた値を出力する。
【００２２】
図５は、除算器４６の構成を示すブロック図である。除算器４６は、被除数を６４ビット、除数を３２ビットとし、商と剰余を３２ビットずつ出力する。商と剰余を求めるまでに３４サイクルを必要とする。符号付き、符号なし、両方のデータを扱うことが可能である。ただし、被除数と除数において符号の有無の設定は共通とする。その他、オーバーフローフラグ、０除算フラグを出力する機能を有する。
【００２３】
図６は、乗算・積和演算器４４の構成を示すブロック図である。乗算・積和演算器４４は、２つの３２ビット乗算器（MUL）４４ａ、４４ｂ、３つの６４ビット加算器（Adder）４４ｃ〜４４ｅ、セレクタ４４ｆ及び飽和処理部（Saturation）４４ｇから構成され、以下の乗算、積和演算を行う。
・３２×３２ビットのsignedの乗算、積和、積差演算
・３２×３２ビットのunsignedの乗算
・１６×１６ビットの２並列のsignedの乗算、積和、積差演算
・３２×１６ビットの２並列のsignedの乗算、積和、積差演算
これらの演算を整数、固定小数点フォーマット（ｈ１、ｈ２、ｗ１、ｗ２）のデータに対して行う。また、これらの演算に対し、丸め、飽和を行う。
【００２４】
図７は、命令制御部１０の構成を示すブロック図である。命令制御部１０は、命令キャッシュ１０ａ、アドレス管理部１０ｂ、命令バッファ１０ｃ〜１０ｅ、ジャンプバッファ１０ｆ及びローテーション部（rotation）１０ｇから構成され、通常時及び分岐時の命令供給を行う。１２８ビットの命令バッファを３つ（命令バッファ１０ｃ〜１０ｅ）持つことにより、最大並列実行数に対応している。分岐処理に関しては、分岐実行前に、ジャンプバッファ１０ｆ等を介して、後述するＴＡＲレジスタに予め分岐先アドレスを格納する(settar命令)。ＴＡＲレジスタに格納された分岐先アドレスを使用して、分岐を行う。
【００２５】
なお、本実施の形態におけるコンパイラの対象となるプロセッサ１は、例えば、ＶＬＩＷアーキテクチャを持つプロセッサである。ここで、ＶＬＩＷアーキテクチャとは、１つの命令語中に複数の命令(ロード、ストア、演算、分岐など)を格納し、それらを全て同時に実行するアーキテクチャである。プログラマは、並列実行可能な命令を１つの発行グループとして記述することによって、その発行グループを並列処理させることができる。本明細書では、発行グループの区切りを";;"で示す。以下に表記例を示す。
（例１）
mov r1, 0x23;;
この命令記述は、命令movのみを実行することを意味する。
（例２）
mov r1, 0x38
add r0, r1, r2
sub r3, r1, r2;;
これらの命令記述は、命令mov、add、subを３並列で実行することを意味する。
命令制御部１０は、発行グループを識別し、デコード部２０に送る。デコード部２０では、発行グループの命令を解析し、必要な資源を制御する。
【００２６】
次に、このようなプロセッサ１が備えるレジスタについて説明する。
プロセッサ１のレジスタセットは、以下の表１に示される通りである。
【表１】
また、このようなプロセッサ１のフラグセット（後述する条件フラグレジスタ等で管理されるフラグ）は、以下の表２に示される通りである。
【表２】
図８は、汎用レジスタ（Ｒ０〜Ｒ３１）３０ａの構造を示す図である。汎用レジスタ（Ｒ０〜Ｒ３１）３０ａは、実行対象となっているタスクのコンテキストの一部を構成し、データまたはアドレスを格納する３２ビットのレジスタ群である。なお、汎用レジスタＲ３０およびＲ３１は、それぞれグローバルポインタ、スタックポインタとして、ハードウェアが使用する。
【００２９】
図９は、リンクレジスタ（ＬＲ）３０ｃの構造を示す図である。なお、このリンクレジスタ（ＬＲ）３０ｃと関連して、このプロセッサ１は、図示されていない退避レジスタ（ＳＶＲ）も備える。リンクレジスタ（ＬＲ）３０ｃは、関数コール時のリターンアドレスを格納する３２ビットのレジスタである。なお、退避レジスタ（ＳＶＲ）は、関数コール時の条件フラグレジスタのコンディションフラグ（CFR.CF）を退避する１６ビットのレジスタである。リンクレジスタ（ＬＲ）３０ｃは、後述する分岐レジスタ（ＴＡＲ）と同様に、ループ高速化にも使用される。下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００３０】
例えば、call(brl,jmpl)命令を実行した場合には、このプロセッサ１は、リンクレジスタ（ＬＲ）３０ｃに戻りアドレスを退避し、退避レジスタ（ＳＶＲ）にコンディションフラグ(CFR.CF)を退避する。また、jmp命令を実行した場合には、リンクレジスタ（ＬＲ）３０ｃから戻りアドレス(分岐先アドレス)を取り出し、プログラムカウンタ（ＰＣ）を復帰させる。さらに、ret(jmpr)命令を実行した場合には、リンクレジスタ（ＬＲ）３０ｃから分岐先アドレス(戻りアドレス)を取り出し、プログラムカウンタ（ＰＣ）に格納(復帰)する。さらに、退避レジスタ（ＳＶＲ）からコンディションフラグを取り出し、条件フラグレジスタ（ＣＦＲ）３２のコンディションンフラグ領域CFR.CFに格納(復帰)する。
【００３１】
図１０は、分岐レジスタ（ＴＡＲ）３０ｄの構造を示す図である。分岐レジスタ（ＴＡＲ）３０ｄは、分岐ターゲットアドレスを格納する３２ビットのレジスタである。主に、ループの高速化に用いられる。下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００３２】
例えば、jmp,jloop命令を実行した場合には、プロセッサ１は、分岐レジスタ（ＴＡＲ）３０ｄから分岐先アドレスを取り出し、プログラムカウンタ（ＰＣ）に格納する。分岐レジスタ（ＴＡＲ）３０ｄに格納されたアドレスの命令が分岐用命令バッファに格納されている場合は、分岐ペナルティが０になる。分岐レジスタ（ＴＡＲ）３０ｄにループの先頭アドレスを格納しておくことでループを高速化することができる。
【００３３】
図１１は、プログラム状態レジスタ（ＰＳＲ）３１の構造を示す図である。プログラム状態レジスタ（ＰＳＲ）３１は、実行対象となっているタスクのコンテキストの一部を構成し、以下に示されるプロセッサ状態情報を格納する３２ビットのレジスタである。
【００３４】
ビットＳＷＥ：ＶＭＰ（Virtual Multi-Processor）のＬＰ（Logical Processor）切替えイネーブルを示す。「０」はＬＰ切替え不許可を示し、「１」はＬＰ切替え許可を示す。
【００３５】
ビットＦＸＰ：固定小数点モードを示す。「０」はモード０（ＭＳＢとＭＳＢから１ビット目との間に小数点があるものとして演算をするモード。以下、「＿１系」ともいう。）を示し、「１」はモード１（ＭＳＢから１ビット目ととＭＳＢから２ビット目との間に小数点があるものとして演算をするモード。＿２系」ともいう。）を示す。
【００３６】
ビットＩＨ：割込み処理フラグであり、マスカブル割込み処理中であることを示す。「１」は割込み処理中であることを示し、「０」は割込み処理中でないことを示す。割込みが発生すると自動的にセットされる。rti命令で割込みから復帰したところが、他の割込み処理中かプログラム処理中であるのかを見分けるために使用される。
【００３７】
ビットＥＨ：エラーまたはＮＭＩを処理中であることを示すフラグである。「０」はエラー/ＮＭＩ割込み処理中でないことを示し、「１」はエラー/ＮＭＩ割込み処理中であることを示す。ＥＨ＝１のとき、非同期エラーまたはＮＭＩが発生した場合は、マスクされる。また、ＶＭＰイネーブル時はＶＭＰのプレート切り替えがマスクされる。
【００３８】
ビットＰＬ［１：０］：特権レベルを示す。「００」は特権レベル０、つまり、プロセッサアブストラクションレベルを示し、「０１」は特権レベル１（設定できない）を示し、「１０」は特権レベル２、つまり、システムプログラムレベルを示し、「１１」は特権レベル３、つまり、ユーザプログラムレベルを示す。
【００３９】
ビットＬＰＩＥ３：ＬＰ固有割込み３イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ２：ＬＰ固有割込み２イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ１：ＬＰ固有割込み１イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ０：ＬＰ固有割込み０イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＡＥＥ：ミスアライメント例外イネーブルを示す。「１」はミスアライメント例外許可を示し、「０」はミスアライメント例外不許可を示す。
ビットＩＥ：レベル割込みイネーブルを示す。「１」はレベル割込み許可を示し、「０」はレベル割込み不許可を示す。
ビットＩＭ［７：０］：割込みマスクを示す。レベル０〜７まで定義され、個々のレベルでマスクすることができる。レベル０が最も高いレベルとなる。ＩＭによりマスクされていない割込み要求のうち最も高いレベルを持った割込み要求のみがプロセッサ１に受理される。割込み要求を受理すると受理したレベル以下のレベルはハードウェアで自動的にマスクされる。IM[0]はレベル0のマスクであり、IM[1]はレベル1のマスクであり、IM[2]はレベル2のマスクであり、IM[3]はレベル3のマスクであり、IM[4]はレベル4のマスクであり、IM[5]はレベル5のマスクであり、IM[6]はレベル6のマスクであり、IM[7]はレベル7のマスクである。ｒｅｓｅｒｖｅｄ：予約ビットを示す。常に０が読み出される。書き込む時は０を書き込む必要がある。
【００４０】
図１２は、条件フラグレジスタ（ＣＦＲ）３２の構造を示す図である。条件フラグレジスタ（ＣＦＲ）３２は、実行対象となっているタスクのコンテキストの一部を構成する３２ビットのレジスタであり、コンディションフラグ(条件フラグ)、オペレーションフラグ(演算フラグ)、ベクタコンディションフラグ(ベクタ条件フラグ)、演算命令用ビット位置指定フィールド、SIMDデータアライン情報フィールドから構成される。
【００４１】
ビットＡＬＮ［１：０］：アラインモードを示す。valnvc命令のアラインモードを設定する。
ビットＢＰＯ［４：０］：ビットポジションを示す。ビット位置指定の必要な命令で使用する。
ビットＶＣ０〜ＶＣ３：ベクタ条件フラグである。ＬＳＢ側のバイトあるいはハーフワードから順にＶＣ０に対応し、ＭＳＢ側がＶＣ３に対応する。
ビットＯＶＳ：オーバーフローフラグ(サマリー)である。飽和発生やオーバーフロー検出でセットされる。検出されなかった場合は、命令実行前の値を保持する。クリアはソフトで行う必要がある。
ビットＣＡＳ：キャリーフラグ(サマリー)である。addc命令でキャリーまたはsubc命令でボローが発生した場合セットされる。addc命令でキャリーもしくはsubc命令でボローが発生しなかった場合は、命令実行前の値を保持する。クリアはソフトで行う必要がある。
ビットＣ０〜Ｃ７：コンディションフラグである。条件付き実行命令における条件（ＴＲＵＥ／ＦＡＬＳＥ）を示す。条件付き命令の条件とビットＣ０〜Ｃ７との対応は、命令に含まれるプレディケート・ビットによって決定される。なお、フラグＣ７は常に値が１である。フラグＣ７へのＦＡＬＳＥ条件の反映(０書き込み)は無視される。
ｒｅｓｅｒｖｅｄ：予約ビットを示す。常に０が読み出される。書き込む時は０を書き込む必要がある。
【００４２】
図１３は、アキュムレータ（Ｍ０，Ｍ１）３０ｂの構造を示す図である。このアキュムレータ（Ｍ０，Ｍ１）３０ｂは、実行対象となっているタスクのコンテキストの一部を構成し、図１３（ａ）に示される３２ビットレジスタMH0-MH1（乗除算・積和用レジスタ(上位３２ビット)）と、図１３（ｂ）に示される３２ビットレジスタML0-ML1乗除算・積和用レジスタ(下位３２ビット)とからなる。
【００４３】
レジスタMH0-MHは、乗算命令では結果の上位３２ビットを格納するのに使用される。積和命令ではアキュムレータの上位３２ビットとして使用される。また、ビットストリームを取り扱う場合に汎用レジスタと組み合わせて使用することができる。レジスタML0-ML1は、乗算命令では結果の下位３２ビットを格納するのに使用される。積和命令ではアキュムレータの下位３２ビットとして使用される。
【００４４】
図１４は、プログラムカウンタ（ＰＣ）３３の構造を示す図である。このプログラムカウンタ（ＰＣ）３３は、実行対象となっているタスクのコンテキストの一部を構成し、実行中の命令のアドレスを保持する３２ビットのカウンタである。下位１ビットは常に０が格納される。
【００４５】
図１５は、ＰＣ退避用レジスタ（ＩＰＣ）３４の構造を示す図である。このＰＣ退避用レジスタ（ＩＰＣ）３４は、実行対象となっているタスクのコンテキストの一部を構成する３２ビットのレジスタであり、下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００４６】
図１６は、ＰＳＲ退避用レジスタ（ＩＰＳＲ）３５の構造を示す図である。このＰＳＲ退避用レジスタ（ＩＰＳＲ）３５は、実行対象となっているタスクのコンテキストの一部を構成し、プログラム状態レジスタ（ＰＳＲ）３１を退避するための３２ビットのレジスタであり、プログラム状態レジスタ（ＰＳＲ）３１の予約ビットに対応する部分は常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００４７】
次に、本実施の形態におけるコンパイラの対象となるプロセッサ１のメモリ空間について説明する。例えば、プロセッサ１では、４ＧＢのリニアなメモリ空間を３２分割し、１２８ＭＢ単位の空間に命令ＳＲＡＭ（Static RAM）とデータＳＲＡＭが割り当てられる。この１２８ＭＢの空間を１ブロックとして、ＳＡＲ(ＳＲＡＭ Area Register)にアクセスしたいブロックを設定する。アクセスされたアドレスがＳＡＲで設定された空間である場合は、直接命令ＳＲＡＭ/データＳＲＡＭに対してアクセスを行うが、ＳＡＲで設定された空間でない場合は、バスコントローラ（ＢＣＵ）に対してアクセス要求を出する。ＢＣＵにはオン・チップ・メモリ（ＯＣＭ）、外部メモリ、外部デバイス、Ｉ／Ｏポート等が接続されており、それらのデバイスに対して読み書きを行うことができる。
【００４８】
図１７は、本実施の形態におけるコンパイラの対象となるプロセッサ１のパイプライン動作を示すタイミング図である。このプロセッサ１は、本図に示されるように、例えば、基本的に命令フェッチ、命令割り当て(ディスパッチ)、デコード、実行、書き込みの５段パイプラインで構成されている。
【００４９】
図１８は、このようなプロセッサ１による命令実行時の各パイプライン動作を示すタイミング図である。命令フェッチステージでは、プログラムカウンタ（ＰＣ）３３で指定されるアドレスの命令メモリをアクセスし、命令を命令バッファ１０ｃ〜１０ｅ等に転送する。命令割り当てステージでは、分岐系命令に対する分岐先アドレス情報の出力、入力レジスタ制御信号の出力、可変長命令の割り当てを行い、命令をインストラクションレジスタ（ＩＲ）に転送する。デコードステージでは、ＩＲをデコード部２０に入力し、演算器制御信号、メモリアクセス信号を出力する。実行ステージでは、演算を実行、演算結果をデータメモリか汎用レジスタ（Ｒ０〜Ｒ３１）３０ａに出力する。書き込みステージでは、データ転送、演算結果を汎用レジスタに格納する。
【００５０】
本実施の形態におけるコンパイラの対象となるプロセッサ１は、例えば、ＶＬＩＷアーキテクチャにより上記の処理を最高３並列で行うことができる。したがって、図１８に示された動作については、本プロセッサ１は、図１９に示されるタイミングで並列に実行する。
【００５１】
次に、以上のように構成されたプロセッサ１の命令セットの例について説明する。
以下の表３〜表５は、本実施の形態におけるコンパイラの対象となるプロセッサ１が実行する命令をカテゴリー別に分類した表である。
【表３】
なお、表中の「演算器」は、その命令が使用する演算器を示す。演算器の略号の意味は次の通りである。つまり、「Ａ」はＡＬＵ命令、「Ｂ」は分岐命令、「Ｃ」は変換命令、「ＤＩＶ」は除算命令、「ＤＢＧＭ」はデバッグ命令、「Ｍ」はメモリアクセス命令、「Ｓ１」、「Ｓ２」はシフト命令、「Ｘ１」、「Ｘ２」は乗算命令を意味する。
【００５３】
図２０は、このようなプロセッサ１が実行する命令のフォーマットの例を示す図である。そのフォーマットには、図２０（ａ）に示される１６ビット命令フォーマットと、図２０（ｂ）に示される３２ビット命令フォーマットとがある。
【００５４】
なお、図中における略号の意味は次の通りである。つまり、「Ｅ」はエンドビット（並列実行の境界）、「Ｆ」はフォーマットビット（００、０１、１０：１６ビット命令フォーマット、１１：３２ビット命令フォーマット）、「Ｐ」はプレディケート（実行条件：８個の条件フラグＣ０〜Ｃ７のいずれかを指定）、「ＯＰ」はオペコードフィールド、「Ｒ」はレジスタフィールド、「Ｉ」は即値フィールド、「Ｄ」ディスプースメントフィールドを意味する。なお、「Ｅ」フィールドはＶＬＩＷに特有のもので、Ｅ＝０の命令は次の命令と並列に実行される。つまり、「Ｅ」フィールドによって並列度が可変のＶＬＩＷを実現している。
【００５５】
図２１〜図３６は、プロセッサ１が実行する命令の概略的な機能を説明する図である。つまり、図２１は、カテゴリー「ALUadd（加算）系」に属する命令を説明する図であり、図２２は、カテゴリー「ALUsub（減算）系」に属する命令を説明する図であり、図２３は、カテゴリー「ALUlogic（論理演算）系ほか」に属する命令を説明する図であり、図２４は、カテゴリー「CMP（比較演算）系」に属する命令を説明する図であり、図２５は、カテゴリー「mul（乗算）系」に属する命令を説明する図であり、図２６は、カテゴリー「mac（積和演算）系」に属する命令を説明する図であり、図２７は、カテゴリー「msu（積差演算）系」に属する命令を説明する図であり、図２８は、カテゴリー「MEMｌd（メモリ読み出し）系」に属する命令を説明する図であり、図２９は、カテゴリー「MEMstore（メモリ書き出し）系」に属する命令を説明する図であり、図３０は、カテゴリー「BRA（分岐）系」に属する命令を説明する図であり、図３１は、カテゴリー「BSasl（算術バレルシフト）系ほか」に属する命令を説明する図であり、図３２は、カテゴリー「BSlsr（論理バレルシフト）系ほか」に属する命令を説明する図であり、図３３は、カテゴリー「CNVvaln（算術変換）系」に属する命令を説明する図であり、図３４は、カテゴリー「CNV（一般変換）系」に属する命令を説明する図であり、図３５は、カテゴリー「SATvlpk（飽和処理）系」に属する命令を説明する図であり、図３６は、カテゴリー「ETC（その他）系」に属する命令を説明する図である。
【００５６】
これらの図において、項目「ＳＩＭＤ」は、その命令の型（ＳＩＳＤ（SINGLE）かＳＩＭＤかの区別）を示し、項目「サイズ」は、演算の対象となる個々のオペランドのサイズを示し、項目「命令」は、その命令のオペコードを示し、項目「オペランド」は、その命令のオペランドを示し、項目「ＣＦＲ」は、条件フラグレジスタの変化を示し、項目「ＰＳＲ」は、プロセッサ状態レジスタの変化を示し、項目「代表的な動作」は、動作の概要を示し、項目「演算器」は、使用される演算器を示し、項目「３１１６」は、命令のサイズを示す。
【００５７】
以下に、後述する具体例で使用される主な命令に対するプロセッサ１の動作を説明する。
andn Rc,Ra,Rb
RaとRbの反転の論理積をとり、Rcに格納する。
asl Rb,Ra,I5
Raを即値(I5)ビット数だけ算術左シフトする。
and Rb,Ra,I8
Raと値(I8)の論理積をとり、Rbに格納する。
bseq0 Rb,Ra
RaのMSBから連続する 0 の数を数えて、Rbに格納する。
【００５８】
bseq1 Rb,Ra
RaのMSBから連続する 1 の数を数えて、Rbに格納する。
bseq Rb,Ra
RaのMSBの 1 bit下から連続する符号ビットの数を数えて、Rbに格納する。Raが 0 の場合は、0を出力する。
bcnt1 Rb,Ra
Raの 1 の数を数えて、Rbに格納する。
extr Rc,Ra,Rb
Rbでbit位置を指定し、Raの内容の一部を取り出し、符号拡張してRcに格納する。
【００５９】
extru Rc,Ra,Rb
Rbでbit位置を指定し、Raの内容の一部を取り出し、符号拡張せずにRcに格納する。
fmulhh Mm,Rc,Ra,Rb
Ra,Rb,Rcを 16bit 値として扱い、Mm（乗算用アキュムレータ）を32bit値として扱う。RaとRbを固定小数点乗算する。結果をMmとRcに格納する。結果が符号付き 32 bitで表せない場合飽和する。
fmulhw Mm,Rc,Ra,Rb
RaとRbを 16bit 値として扱い、Mm,Rcを32bit値として扱う。RaとRbを固定小数点乗算する。結果をMmとRcに格納する。結果が符号付き 32 bitで表せない場合飽和する。
mul Mm,Rc,Ra,Rb
RaとRbを整数乗算する。結果をMmとRcに格納する。
【００６０】
mac Mm,Rc,Ra,Rb,Mn
RaとRbを整数乗算し、Mnと加算する。結果をMmとRcに格納する。
mov Rb,Ra
RaをRbに転送する。
or Rc,Ra,Rb
RaとRbの論理和をとり、Rcに格納する。
rde C0:C1,Rb,(Ra)
Raを外部レジスタ番号として、その外部レジスタの値をRbに読み込む。読み込みの成功・失敗をC0とC1（それぞれ、条件フラグ）に出力し、失敗時は拡張レジスタエラー例外が発生する。
wte C0:C1,(Ra),Rb
Raを外部レジスタ番号として、Rbの値をその外部レジスタに書き出する。書き出しの成功・失敗をC0とC1に出力し、失敗時は拡張レジスタエラー例外が発生する。
vaddh Rc,Ra,Rb
各レジスタをハーフワードベクタ形式で扱う。RaとRbを加算(SIMD straight)する。
【００６１】
［コンパイラ］
次に、以上のプロセッサ１をターゲットとする本実施の形態におけるコンパイラについて説明する。
図３７は、本実施の形態におけるコンパイラ１００の構成を示す機能ブロック図である。このコンパイラ１００は、Ｃ／Ｃ＋＋言語等の高級言語で記述されたソースプログラム１０１を、上述のプロセッサ１をターゲットプロセッサとする機械語プログラム１０５に変換するクロスコンパイラであり、パーソナルコンピュータ等のコンピュータ上で実行されるプログラムによって実現され、大きく分けて、パーサー部１１０と、中間コード変換部１２０と、最適化部１３０と、コード生成部１４０とから構成される。
【００６２】
なお、本コンパイラ１００には、上記プロセッサ１に特有の専用命令を効率的に生成するためのヘッダファイル（演算子定義ファイル１０２及び組み込み関数定義ファイル１０３）が準備されている。ユーザは、ソースプログラム１０１において、これらのヘッダファイルをインクルードすることで、プロセッサ１に特化した（最適化された）機械語プログラム１０５を得ることができる。
【００６３】
演算子定義ファイル１０２は、図３８〜図６８のリスト例に示されるように、固定小数点及びＳＩＭＤ型のデータを対象とする演算子を定義したクラスを定義しているヘッダファイルである。図３８〜図４０は、ヘッダファイルのうち、主に、モード０（＿１系）の１６ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４１〜図４２は、ヘッダファイルのうち、主に、モード０（＿１系）の３２ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４３〜図４５は、ヘッダファイルのうち、主に、モード１（＿２系）の１６ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４５〜図４７は、ヘッダファイルのうち、主に、モード１（＿２系）の３２ビット固定小数点のデータを対象とする演算子（オペレータ）を定義している箇所のリストであり、図４８〜図６８は、その他の関数を定義している箇所のリストである。
【００６４】
組み込み関数定義ファイル１０３は、図６９〜図７２のリスト例に示されるように、プロセッサ１に特有の機械語命令に置き換えるための各種演算を行う関数を定義しているヘッダファイルである。図６９〜図７１は、ヘッダファイルのうち、１つの機械語命令に置き換える関数を定義している箇所のリストであり、図７２は、ヘッダファイルのうち、２以上の機械語命令（機械語命令列）に置き換える関数を定義している箇所のリストである。
【００６５】
なお、これらの定義ファイル１０２及び１０３において、asm(…){…}(…)は、最適化asmと呼ばれる組み込みアセンブラ命令であり、以下の通り、処理される。つまり、最適化asm文の記述形式は、
【００６６】
asm(＜＜ロード式並び＞＞){
＜＜最適化制御情報＞＞
＜＜命令指定部＞＞
}(＜＜ストア式並び＞＞);
【００６７】
である。ここで、「ロード式並び」は、ロード式を記述する箇所であり、「ロード式」は、レジスタに C言語での変数や四則演算などの式の結果を格納するための式であり、「レジスタ指定識別子 = 代入式」のように記述され、右辺に示される値を左辺に示される識別子に転送することを意味し、「ストア式並び」は、ストア式を記述する箇所であり、「ストア式」は、「単項式 = レジスタ指定識別子」のように記述され、単項式で表される左辺値にレジスタ指定識別子で表されるレジスタの値を代入することを意味する。
【００６８】
パーサー部１１０は、コンパイルの対象となるソースプログラム１０１（インクルードされるヘッダファイルを含む）に対して、予約語（キーワード）等を抽出して字句解析する前置処理部であり、通常のコンパイラが備える解析機能に加えて、固定小数点についてのモードの切り替えをサポートする固定小数点モード切替部１１１を有する。固定小数点モード切替部１１１は、ソースプログラム１０１中に、固定小数点モードを退避・復帰させるプラグマ指令（例えば、#pragma _save_fxpmode func等）を検出すると、プロセッサ１のＰＳＲ３１のビットＦＸＰの退避・復帰を行う機械語命令を生成する。これによって、ユーザは、固定小数点のモード０及びモード１での演算が混在したプログラミングが可能となる。
【００６９】
なお、「プラグマ（又は、プラグマ指令）」とは、ソースプログラム１０１中にユーザが任意に指定（配置）することができるコンパイラ１００への指示であり、「#pragma」で始まる文字列である。
【００７０】
中間コード変換部１２０は、パーサー部１１０から渡されたソースプログラム１０１の各ステートメントを中間コードに変換する処理部であり、中間コード生成部１２１と機械語命令置換部１２２とから構成される。中間コード生成部１２１は、ソースプログラム１０１の各ステートメントを一定規則に基づいて中間コードに変換する。ここで、中間コードは、典型的には、関数呼び出しの形式で表現されるコード（例えば、「+(int a, int b)」を示すコード；「整数ａに整数ｂを加算する」ことを示す。）である。ただし、中間コードには、このような関数呼び出し形式のコードだけでなく、プロセッサ１の機械語命令も含まれる。
【００７１】
機械語命令置換部１２２は、中間コード生成部１２１で生成された中間コードのうち、関数呼び出し形式の中間コードに対して、演算子定義ファイル１０２及び組み込み関数定義ファイル１０３を参照することで、それらの定義ファイルで定義された演算子（演算対象のデータの型も含む）又は組み込み関数に一致した中間コードについては、内部に保持する置換テーブル１２２ａ又はこれらの定義ファイルで定義されたアセンブラ命令に従って、対応する機械語命令（又は機械語命令列）に置き換え、最適化部１３０に出力する。これによって、これらの中間コードについては、関数呼び出しの形式ではなく、機械語命令の形式で最適化部１３０に渡されるので、最適化部１３０での各種最適化が可能となる。
【００７２】
なお、置換テーブル１２２ａは、予め予約された演算子による演算及び関数に対応する機械語命令（又は機械語命令列）を格納したテーブルである。また、機械語命令置換部１２２は、中間コード生成部１２１から渡された中間コードのうち、機械語命令については、そのまま最適化部１３０に出力する。
【００７３】
最適化部１３０は、中間コード変換部１２０から出力された中間コードのうち、機械語命令について、命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の処理を行うことで、（１）実行速度の向上を優先した最適化、（２）コードサイズの削減を優先した最適化、（３）実行速度とコードサイズの両方の最適化、の中からユーザによって選択された種類の最適化を実行する処理部であり、一般的な最適化（「ループアンローリング」、「ｉｆ変換」、「ペアメモリアクセス命令の生成」など）に加えて、本コンパイラ１００に特有の最適化を行う処理部（引数最適化部１３１、型変換最適化部１３２及びレイテンシ最適化部１３３）を有する。
【００７４】
引数最適化部１３１は、組み込み関数（extr、extruなど）の引数に応じて、適切な命令又はシーケンス（アルゴリズム）を生成する処理部である。例えば、引数がすべて定数の場合には、それら定数を畳み込んで得られる定数値をオペランドとする機械語命令を生成し、引数の一部が定数の場合には、即値オペランドの機械語命令を生成し、引数のすべてが変数の場合には、レジスタオペランドの命令列を生成する。
【００７５】
型変換最適化部１３２は、ソースプログラム１０１中での一定表記に基づいて、異なる型間の演算を効率化する処理部である。例えば、１６ビットのデータと１６ビットのデータとの乗算結果を３２ビットのデータとして保持しておきたい場合に、ソースプログラム１０１において一定表記がなされているときには、そのような型変換を伴った乗算を行う１つの機械語命令（「fmulhw」など）を生成する。
【００７６】
レイテンシ最適化部１３３は、ソースプログラム１０１に組み込まれたアセンブラ命令中でのレイテンシに関する指示（サイクル数の指定）に基づいて、特定の区間あるいは特定の動作が指定されたサイクル数だけ実行時間がかかるように、機械語命令を並べる。これによって、従来であればプログラマが必要個数のｎｏｐ命令を挿入していた作業が不要になるとともに、ｎｏｐ命令以外の他の機械語命令を挿入することによる最適化が可能となる。
【００７７】
なお、「ループアンローリング」とは、ループのイタレーション(繰り返し)を展開し、複数のイタレーションを同時に実行させるために、ペアメモリアクセス命令(ldp/stp/ldhp/sthp等)を生成し、これによって、ループの並列実行可能性を向上させる最適化である。また、「if変換」とは、条件付き実行機構の命令（命令に含まれる条件（プレディケート）がプロセッサ１の状態（コンディションフラグ）と一致している場合にだけ実行される命令）を生成することにより分岐構造を除去する最適化である。また、「ペアメモリアクセス命令の生成」とは、ペアレジスタ(2本の連続するレジスタ)を対象にメモリアクセスする命令(ldp/stp/ldhp/sthp等)を生成する最適化である。
【００７８】
また、最適化部１３０は、関数呼び出し形式の中間コードのうち、機械語命令に展開されないものについては、上述のような機械語命令レベルでの最適化処理を施すことができないので、そのままコード生成部１４０に出力する。
【００７９】
コード生成部１４０は、最適化部１３０から出力された中間コード（関数呼び出し形式のコード及び最適化された機械語命令を含む）に対して、内部に保持する変換テーブル等を参照することで、全てのコードを機械語命令に置き換えることで、機械語プログラム１０５を生成する。
【００８０】
次に、以上のように構成されたコンパイラ１００の特徴的な動作について、具体的な例を示しながら説明する。
図７３は、機械語命令置換部１２２の動作を示すフローチャートである。機械語命令置換部１２２は、中間コード生成部１２１で生成された中間コードのうち、関数呼び出し形式のコードについて、演算子定義ファイル１０２で定義された演算子（演算対象のデータ型を含む）及び組み込み関数定義ファイル１０３で定義された関数と一致するか否かを判断し（ステップＳ１０１）、一致する場合には（ステップＳ１０１でＹｅｓ）、内部に保持する置換テーブル１２２ａ又はこれらの定義ファイル１０２及び１０３で定義されたアセンブラ命令にしたがって、機械語命令に置き換える（ステップＳ１０２）という処理を繰り返す（ステップＳ１００〜Ｓ１０３）。
【００８１】
具体的には、演算子定義ファイル１０２での定義により、異なる型間の暗黙の型変換のルール等が規定され（コンストラクタの定義による）、４種類の固定小数点の型、つまり、
・「FIX16_1」；第１４ビットと第１５ビット（MSB）との間に小数点を持つ符号付き１６ビットと、
・「FIX16_2」；第１３ビットと第１４ビットとの間に小数点を持つ符号付き１６ビットと、
・「FIX32_1」；第３０ビットと第３１ビット（MSB）との間に小数点を持つ符号付き３２ビットと、
・「FIX32_2」；第２９ビットと第３０ビットとの間に小数点を持つ符号付き３２ビットと
が定義されているので、機械語命令置換部１２２は、例えば、
【００８２】
FIX16_1 a, b, c;
c = a * b;
というソースプログラムを、
fmulhh m0,Rc,Ra,Rb (固定小数点乗算命令)
という機械語命令に置き換える。
【００８３】
これによって、ユーザは、FIX16_1、FIX16_2、FIX32_1、FIX32_2という型について、通常のコンパイラにおける基本型と同様に宣言し、使用することができる。そして、生成された機械語命令は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００８４】
同様に、演算子定義ファイル１０２での定義により、異なる型間の暗黙の型変換のルール等が規定され（コンストラクタの定義による）、４種類のＳＩＭＤ型、つまり、
・「VINT8x4」；８ビット整数データの４並列と、
・「VINT16x2」；１６ビット整数データの２並列と、
・「VFIX161x2」；モード０（＿１系）の１６ビット固定小数点データの２並列と、
・「VFIX162x2」；モード１（＿２系）の１６ビット固定小数点データの２並列と
が定義されているので、機械語命令置換部１２２は、例えば、
【００８５】
VINT16x2 a, b, c;
c = a + b;
というソースプログラムを、
vaddh Rc,Ra,Rb (SIMD型加算命令)
という機械語命令に置き換える。
【００８６】
これによって、ユーザは、VINT8x2、VINT16x2、VFIX161x2、VFIX162x2という型について、通常のコンパイラにおける基本型と同様に宣言し、使用することができる。そして、生成された機械語命令は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００８７】
また、組み込み関数定義ファイル１０３においては、プロセッサ１が備える高機能命令を使用することが可能な関数（例えば、「_abs(a)」等）とそれに対応する高機能命令（例えば、１つの機械語命令「abs Rb, Ra」等）が定義されているので、機械語命令置換部１２２は、例えば、
【００８８】
b = _abs(a);
というソースプログラムを、
abs Rb,Ra
という機械語命令に置き換える。
【００８９】
これによって、ユーザは、複雑な処理を、Ｃ＋＋言語やアセンブラ命令で作成することなく、予め用意された組み込み関数を呼び出すだけで、実現することができる。そして、生成された機械語命令は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００９０】
同様に、また、組み込み関数定義ファイル１０３において、プロセッサ１が備える高機能命令を使用することが可能な関数（例えば、「_div(a, b)」等）とそれに対応する高機能命令（例えば、機械語命令列「extw, aslp, div」等）が定義されているので、機械語命令置換部１２２は、例えば、
【００９１】
c = _div(a, b);
というソースプログラムを、
extw Mn,Rc,Ra
aslp Mn,Rc,Mn,Rc,15
div MHm,Rc,MHn,Rc,Rb
という機械語命令列に置き換える。
【００９２】
これによって、ユーザは、複雑な処理を、Ｃ＋＋言語やアセンブラ命令で作成することなく、予め用意された組み込み関数を呼び出すだけで、実現することができる。そして、生成された機械語命令列は、周辺のコードと含めて、最適化部１３０における命令結合、冗長除去、命令並べ替え、レジスタ割り付け等の最適化の対象となり、最適化が施され得る。
【００９３】
なお、組み込み関数定義ファイル１０３に列挙されている組み込み関数のうち、（１）１つの機械語命令に変換される関数、（２）２以上の機械語命令（機械語命令列）に変換される関数、及び、（３）レジスタ割り付けの対象とならない資源（アキュムレータなど）を指定することが可能な関数の代表的なもの（特に、メディア処理に有効なもの）は、以下の通りである。
【００９４】
（１）１つの機械語命令に変換される組み込み関数
・「_bseq0(x)」：
入力の最上位ビットから何ビット0が連続するかを検出する関数である。書式は、以下の通りである。
int _bseq0(FIX16_1 val) // 0をカウント
int _bseq0(FIX16_2 val) // 0をカウント
int _bseq0(FIX32_1 val) // 0をカウント
int _bseq0(FIX32_2 val) // 0をカウント
これらの関数は、「val」中の連続する0の個数（ビット数）をカウントした値を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９５】
・「_bseq1(x)」：
入力の最上位ビットから何ビット1が連続するかを検出する関数である。書式は、以下の通りである。
int _bseq1(FIX16_1 val) // 1をカウント
int _bseq1(FIX16_2 val) // 1をカウント
int _bseq1(FIX32_1 val) // 1をカウント
int _bseq1(FIX32_2 val) // 1をカウント
これらの関数は、「val」中の連続する1の個数（ビット数）をカウントした値が返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９６】
・「_bseq(x)」：
入力の最上位ビットと同じ値が最上位ビットの次から何ビット連続するかを検出する関数である。書式は、以下の通りである。
int _bseq(FIX16_1 val)
int _bseq(FIX16_2 val)
int _bseq(FIX32_1 val)
int _bseq(FIX32_2 val)
これらの関数は、「val」の正規化ビット数を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９７】
・「_bcnt1(x)」：
入力の全ビット中に何ビット1が含まれているかを検出する関数である。書式は、以下の通りである。
int _bcnt1(FIX16_1 val)
int _bcnt1(FIX16_2 val)
int _bcnt1(FIX32_1 val)
int _bcnt1(FIX32_2 val)
これらの関数は、「val」中の1の個数をカウントした値を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９８】
・「_extr(a,i1,i2)」：
入力の所定のビット位置を抽出して符号拡張する関数である。
関数である。書式は、以下の通りである。
int _extr (FIX16_1 val1, int val2, int val3)
int _extr (FIX16_2 val1, int val2, int val3)
int _extr (FIX32_1 val1, int val2, int val3)
int _extr (FIX32_2 val1, int val2, int val3)
これらの関数は、ビット位置val2からビット位置val3で示されたval1のビットフィールドを抽出し、符号拡張を行った結果を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【００９９】
・「_extru(a,i1,i2)」：
入力の所定のビット位置を抽出してゼロ拡張する関数である。書式は、以下の通りである。
unsigned int _extru (FIX16_1 val, int val2, int val3)
unsigned int _extru (FIX16_2 val, int val2, int val3)
unsigned int _extru (FIX32_1 val, int val2, int val3)
unsigned int _extru (FIX32_2 val, int val2, int val3)
これらの関数は、ビット位置val2からビット位置val3で示されたval1のビットフィールドを抽出し、ゼロ拡張を行った結果を返す。これらの関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。
【０１００】
（２）２以上の機械語命令（機械語命令列）に変換される組み込み関数
・「_modulo_add()」：
モジュロアドレッシングのアドレス更新を行う関数である。書式は、以下の通りである。
_modulo_add(void *addr, int imm, int mask, size_t size, void *base)
ここで、各引数の意味は以下の通りである。
addr: 更新前のアドレス又はアドレス下位(モジュロ部分)
imm: 加算値 (データ数)
mask: マスク幅 (モジュロ幅)
size: データのサイズ（2のべき乗）
base: ベースアドレス (配列の先頭アドレス)
この関数は、モジュロアドレッシングにより、アドレスaddrから加算値immだけ加算した結果を返す。
【０１０１】
この関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。つまり、モジュロアドレッシング計算のため、第一の入力の所定のビットフィールドを第二の入力の所定のビットフィールドで置き換える命令(addmsk)を活用している関数である。使用例は、以下の通りである。
int array[MODULO];
p = array;
for (i = 0; i ＜ 100; i++) {
*q++ = *p;
p = (int *)_modulo_add(p, 1, N, sizeof(int), array);
}
ここで、変数MODULOは２のべき乗（2^N）である。この使用例では、配列arrayの１００個の要素を MODULO*SIZEバイトアライメントして配置している。
【０１０２】
・「_brev_add()」：
ビットリバースアドレッシングのアドレス更新を行う関数である。書式は、以下の通りである。
_brev_add(void *addr, int cnt, int imm, int mask, size_t size, void *base)
ここで、各引数の意味は以下の通りである。
addr: 更新前のアドレス
cnt: ビットリバースカウンタ
mm: 加算値 (データ数)
mask: マスク幅 (リバース幅)
size: データのサイズ ※ 2のべき乗
base: ベースアドレス (配列の先頭アドレス)
この関数は、ビットリバースアドレッシングにより、ビットリバースカウンタcntに対応するアドレスaddrから加算値immだけ加算した結果を返す。
【０１０３】
この関数に対応する機械語命令は、組み込み関数定義ファイル１０３に定義されている通りである。つまり、ビットリバースアドレッシング計算のため、第一の入力の所定のビットフィールドに対してビット単位の位置反転を行なう命令(mskbrvh)を活用している関数である。使用例は、以下の通りである。
int array[BREV];
p = array;
for (i = 0; i ＜ 100; i++) {
*q++ = *p;
p = (int *)_brev_add(p, i, 1, N, sizeof(int), array);
}
ここで、変数BREVは２のべき乗（2^N）である。この使用例では、配列arrayの１００個の要素を BREV*SIZEバイトアライメントして配置する。
【０１０４】
（３）レジスタ割り付けの対象とならない資源（アキュムレータなど）を指定することが可能な関数
組み込み関数定義ファイル１０３には、最適化のおけるレジスタ割り付けの対象となる資源である汎用レジスタに加えて、レジスタ割り付けの対象とならない資源である（暗黙の資源である）アキュムレータも更新する演算(乗算、積和)であって、アキュムレータを参照型として一時変数を指定することが可能な組み込み関数（乗算「_mul」、積和「_mac」）が用意されている。具体的な書式は、それぞれ、以下の通りである。
【０１０５】
_mul(long &mh, long &ml, FIX16_1 &c, FIX16_1 a, FIX16_1 b);
この関数は、変数ａ変数ｂとを乗算し、結果の６４bitデータの上位３２ビットを乗算用上位アキュムレータＭＨに、下位３２ビットを乗算用下位アキュムレータＭＬに設定し、さらに、アキュムレータＭＨの下位１６ビットとアキュムレータＭＬの上位１６ビットとを連結した３２ビットデータを変数ｃにも設定する。
_mac(long &mh, long &ml, FIX16_1 &c, FIX16_1 a, FIX16_1 b);
この関数は、変数ａと変数ｂとを乗算した結果に、乗算用上位アキュムレータＭＨと乗算用下位アキュムレータＭＬとを連結した６４ビットデータを加算し、結果の６４bitデータの上位３２ビットを乗算用上位アキュムレータＭＨに、下位３２ビットを乗算用下位アキュムレータＭＬに設定し、さらに、乗算用上位アキュムレータの下位１６ビットと乗算用下位アキュムレータＭＬの上位１６ビットとを連結した３２ビットデータを変数ｃにも設定する。
【０１０６】
使用例は、以下の通りである。
long mh,ml;
_mul(mh,ml,dummy,a,b);
_mac(mh,ml,e,c,d);
というソースプログラムに対して、機械語命令置換部１２２は、組み込み関数定義ファイル１０３での定義に従って、
mul m0,Rx,Ra,Rb
mov r0,mh0
mov r1,mh1
mov mh0,r0
mov mh1,r1
mac m0,Re,Rc,Rd,m0
という機械語命令列に置き換える。なお、上記機械語命令列のうち、第１〜第３行が関数_mulに対応するものであり、第４〜第６行が関数_macに対応するものである。このような機械語命令列は、最適化部１３０において、冗長除去により、第２〜第５行が削除され、
mul m0,Rx,Ra,Rb
mac m0,Re,Rc,Rd,m0
という機械語命令列に最適化される。このように、レジスタ割り付けの対象とならない資源（アキュムレータなど）を指定することが可能な組み込み関数が使用された場合には、その資源に対する定義（値の格納）と使用（値の参照）との組がコンパイラ内部の最適化（最適化部１３０）にて削除される可能性が高いので、このような組み込み関数は、最適化の点においても有効である。
【０１０７】
次に、本コンパイラ１００の特徴的な動作のうち、最適化部１３０による動作を説明する。
図７４は、最適化部１３０の引数最適化部１３１の動作を示すフローチャートである。引数最適化部１３１は、組み込み関数（extr、extruなど）の引数に応じて、適切な命令又はシーケンス（アルゴリズム）を生成するために、その関数の引数がすべて定数の場合には（ステップＳ１１０で左）、それら定数を畳み込んで得られる定数値をオペランドとする機械語命令を生成し（ステップＳ１１１）、引数の一部が定数の場合には（ステップＳ１１０で中央）、即値オペランドの機械語命令を生成し（ステップＳ１１２）、引数のすべてが変数の場合には（ステップＳ１１０で右）、レジスタオペランドの命令列を生成する（ステップＳ１１３）。
【０１０８】
例えば、
d = _extru(0xfff, 7, 4);
のように、引数のすべて定数の場合には、
movRd,0xf
のように、畳み込んで定数値を設定した機械語命令を生成する。
一方、
d = _extru(a, 7, 4);
のように、一部の引数が定数の場合には、
extruRd,Ra,7,4
のように、即値オペランドの命令を生成する。
さらに一方、
d = _extru(a, b, c);
のように、すべての引数が変数の場合には、
aslRe,Rb,8
andRf,Rc,0x1f
orRg,Re,Rf
extruRd,Ra,Rg
のように、レジスタオペランドの命令列を生成する。
【０１０９】
このように、引数最適化部１３１により、１つの組み込み関数は、常に同じ機械語命令が固定的に生成されるのではなく、その引数の性質に応じて最適化された機械語命令（又は機械語命令列）が生成されることになる。
【０１１０】
図７５は、最適化部１３０の型変換最適化部１３２の動作を説明するための演算木を示す図である。型変換最適化部１３２は、異なる型間の演算を効率化するために、ソースプログラム中の一定表記の演算に対して、型変換を伴う機械語命令（fmulhwなど）を生成する。
【０１１１】
通常のC言語では、16bit x 16bitの結果の型は16bitである。16bit x 16bit --＞ 32bit の命令は存在するが、次にように、２つの機械語命令が生成されてしまう。例えば、
f32 = f16 * f16;
の記述に対して、
fmulhh // 16bit x 16bit -＞ 16bit
asl // 16bit -＞ 32bitの型変換
の2命令が生成されてしまう。
【０１１２】
そこで、型変換最適化部１３２は、ソースプログラムにおいて、 (FIX32)16bit * (FIX32)16bit と記述されている場合には、通常であれば、図７５（ａ）に示される演算木が生成されてしまう（型変換のコードが生成されてしまう）ところ、この演算木を図７５（ｂ）に示される演算木に変換することにより、16bit x 16bit --＞ 32bitの１命令（fmulhw）を生成する。
【０１１３】
図７６は、レイテンシ最適化部１３３の動作を説明するためのサンプルプログラムの例を示す図である。レイテンシ最適化部１３３は、ソースプログラム１０１に組み込まれたアセンブラ命令（最適化asm文）でのレイテンシに関する指示（サイクル数の指定）に基づいて、特定の区間あるいは特定の動作において、指定されたサイクル数だけ実行時間がかかるように、機械語命令をスケジューリングする。
【０１１４】
ユーザは、２種類の指定方法によって、レイテンシを設定することができる。その１つの方法は、図７６（ａ）に示されるプログラムにおける指定（LATENCY L1, L2, 2;）のように、特定の命令に付けられたラベル間のレイテンシを指定する方法である。図７６（ａ）の例では、レイテンシ最適化部１３３は、プロセッサ１によって命令wteが実行されてから命令rdeが実行されるまでに２サイクルだけ経過するように、機械語命令列の配置をスケジューリングする。
【０１１５】
他の１つの方法は、図７６（ｂ）に示されるプログラムにおける指定（命令wte内におけるLATENCY(2)）のように、拡張レジスタ部８０にアクセスする命令（rd, wt, rde, wte）について、次に拡張レジスタ部８０にアクセスするまでのレイテンシを指定する方法である。図７６（ｂ）の例では、レイテンシ最適化部１３３は、プロセッサ１によって命令wteが実行され、拡張レジスタ部８０にアクセスされてから再び拡張レジスタ部８０にアクセスされるまでに２サイクルだけ経過するように、機械語命令列の配置をスケジューリングする。
【０１１６】
このようなレイテンシの設定よって、inline展開先のコードとの間で最適化(命令結合、冗長除去、命令並べ替え、レジスタ割り付け)が可能になるとともに、指定した命令間又はアクセス間でのレイテンシが確保される。つまり、従来であれば、ユーザは、明示的にnop命令を挿入しなければならないところ、このコンパイラ１００によれば、必要な命令又はアクセスについて必要なレイテンシを指定するだけで済む。
【０１１７】
図７７は、パーサー部１１０の固定小数点モード切替部１１１の動作を説明するための図である。
固定小数点モード切替部１１１は、ソースプログラム１０１中に、固定小数点モードを退避・復帰させるプラグマ指令（例えば、#pragma _save_fxpmode func等）を検出すると、プロセッサ１のＰＳＲ３１のビットＦＸＰの退避・復帰を行う機械語命令を生成する。
【０１１８】
なお、前提となる固定小数点に関する仕様として、_1系(FIX16_1,FIX32_1)と_2系(FIX16_2,FIX32_2)の型が存在し、ハードウェア（プロセッサ１）では、ＰＳＲ３１の1ビット（FXP）でモード切り替えをしており、さらに、関数内には単一の系統しか使用できないという条件が存在する。
【０１１９】
そこで、これら２つの体系をプログラム上で切り替えて使用する方法として、他の体系からcallされる可能性のある関数にプラグマ(#pragma _save_fxpmode
関数名)を指定することとしている。これによって、固定小数点モード切替部１１１は、当該関数の先頭と末尾にFIX型モードの退避・復帰に相当するコードを挿入する。また、各関数のFIX型宣言をサーチし、その関数をいずれのFIX型モードでコンパイルするかを決定し、モード設定のコードを挿入する。
【０１２０】
図７７（ａ）は、そのプラグマ指令を伴う関数の例を示している。図７７（ａ）の右側に記されたコメントが固定小数点モード切替部１１１による挿入処理であり、その具体的な処理は、図７７（ｂ）に示される通りである。
【０１２１】
このようなプラグラマ指令の適用例は、図７７（ｃ）に示される通りである。例えば、４つの関数、f11, f21, f22, f23について、関数f11: _1系 は 関数f21: _2系をcallし、関数f21: _2系 は 関数f22: _2系をcallし、関数f22: _2系 は関数f23: _2系をcallする場合、他のモードからcallされる可能性がある関数はf21のみなので、この関数についてのみプラグマ指定するだけで、正常なモード切り替えが可能となる。
【０１２２】
以上のように、本実施の形態におけるコンパイラ１００によれば、演算子定義ファイル１０２及び組み込み関数定義ファイル１０３と機械語命令置換部１２２との連携処理により、ユーザは、モード０及び１の固定小数点型を通常の型として宣言し、使用することができるとともに、高級言語のレベルで組み込み関数を呼び出すことで、プロセッサ１が備える高機能な機械語命令を効率的に生成させることができる。
【０１２３】
また、引数最適化部１３１による組み込み関数の引数についての最適化により、効率的なオペランドを持つ機械語命令が生成される。また、型変換最適化部１３２による型変換についての最適化により、型変換を伴う演算は、プロセッサ１が備える高機能な１つの機械語命令に変換される。さらに、レイテンシ最適化部１３３による機械語命令のスケジューリングにより、ユーザは、nop命令を挿入することなく、特定の命令間あるいは拡張レジスタへのアクセスにおけるレイテンシを確保することができる。
【０１２４】
以上、本発明に係るコンパイラについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、本実施の形態では、固定小数点の型は、１６ビット又は３２ビットで、かつ、小数点がMSB又はその下位桁に位置したが、このようなフォーマットだけに限られず、８ビットや６４ビットの固定小数点や、他の桁に小数点が位置する型を対象としてもよい。
【０１２５】
また、ユーザに対する開発支援ツールとして、クラスライブラリを活用した動作検証手法を提供してもよい。つまり、通常であれば、図７８（ａ）に示されるように、本実施の形態におけるターゲットマシン（プロセッサ１）用のクロスコンパイラ（コンパイラ１００）を用いてテストソースと定義ファイル１０２及び１０３等をコンパイルし、得られたプロセッサ１用の機械語プログラムを専用のシミュレータで実行させることによって動作検証を行うが、これに代えて、図７８（ｂ）に示されるように、開発用ホストマシン（例えば、米国インテル社製のプロセッサ）を対象としたクラスライブラリ(演算子定義ファイル１０２及び組み込み関数定義ファイル１０３それぞれをプロセッサ１ではなく、ホストマシンの機械語命令に対応させる定義ファイル）を用意し、テストソース、定義ファイル１０２及び１０３と共に、ネイティブコンパイラ（Ｖｉｓｕａｌ Ｃ＋＋（Ｒ）等）でコンパイルし、得られた機械語プログラムをそのままホストマシンで実行させてもよい。これによって、慣れた環境で高速にシミュレーションし、動作検証を行うことが可能となる。
【０１２６】
さらに、本実施の形態では、ターゲットプロセッサに特有の機械語命令に対応する演算子や組み込み関数は、ヘッダファイル（定義ファイル１０２及び１０３）として供給されたが、本発明に係るコンパイラは、このような定義ファイルでの情報をコンパイラ自身の中に組み込んだ構成としてもよい。つまり、本発明に係るコンパイラは、上記定義ファイル１０２及び１０３が組み込まれた一体形式のプログラムであって、対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を含み、ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを含み、中間コード変換ステップは、前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、対応する機械語命令に置き換える置換サブステップとを含み、前記最適化ステップでは、前記置換サブステップで置き換えられた機械語命令を含む前記中間コードを対象として最適化を行う構成としてもよい。これによって、ユーザは、ソースプログラムにおいて定義ファイルをインクルードする必要がなくなる。
【０１２７】
【発明の効果】
以上の説明から明らかように、本発明に係るコンパイラ用プログラムは、ソースプログラムを機械語プログラムに翻訳するコンパイラ用のプログラムであって、対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を含み、前記プログラムはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【０１２８】
例えば、本発明に係るプログラムは、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、データとメソッドとからなるクラスが定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるプログラムである。
【０１２９】
これによって、ソースプログラムにおいて、ヘッダファイルで定義されているクラスを参照しているステートメントがある場合には、そのステートメントに対応する中間コードは、機械語命令に変換された後に最適化処理の対象となるので、周辺の機械語命令と含めて最適化が施され得る。また、コンパイラは、コンパイラ自身の機能（最適化処理）だけでなく、ヘッダファイルでの定義との連携によって最適化を図っているので、ヘッダファイルの内容を更新するだけで、最適化の対象となるステートメントを増加させたり、最適化のレベルを向上させたりすることができる。
【０１３０】
ここで、前記クラスは、固定小数点型を定義するクラスであり、前記検出サブステップでは、前記固定小数点型のデータを使用している中間コードを検出してもよい。そして、前記クラスのメソッドは、前記固定小数点型のデータを対象とする演算子を定義するメソッドであり、前記検出サブステップでは、演算子と演算の対象となるデータの型との組が前記メソッドでの定義と一致するか否かによって前記検出をし、前記置換サブステップでは、前記演算子と前記データの型との組が一致する中間コードを、対応する機械語命令に置き換えてもよい。
【０１３１】
これによって、ヘッダファイルで定義されている固定小数点型及び演算子についても、通常の型と同様に、コンパイラによって対応する中間コードや機械語命令に変換されるので、ユーザは、ソースプログラムにおいてそのヘッダファイルをインクルードしておくだけで、通用の型と同様に、ターゲットプロセッサ特有の固定小数点モードに対応した型の宣言や使用をすることが可能となる。
【０１３２】
また、本発明に係るコンパイラ用プログラムは、ソースプログラムにインクルードされるヘッダファイルと、そのソースプログラムを機械語プログラムに翻訳するコンパイラとから構成されるプログラムであって、前記ヘッダファイルには、関数が定義され、前記コンパイラはコンピュータに、前記ソースプログラムを解析するパーサーステップと、解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、変換された中間コードを最適化する最適化ステップと、最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、前記中間コード変換ステップの実行においては、前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものであることを特徴とする。
【０１３３】
これによって、ソースプログラムにおいて、ヘッダファイルで定義されている関数（組み込み関数）を参照しているステートメントがある場合には、そのステートメントに対応する中間コードは、そのヘッダファイルで定義されている機械語命令に変換された後に最適化処理の対象となるので、周辺の機械語命令と含めて最適化が施され得る。また、ユーザは、プロセッサ専用の高機能命令を使用したい場合には、ソースプログラムにおいてそのヘッダファイルをインクルードしておくとともに、必要な組み込み関数を呼び出す旨の記述をしておくだけで済む。つまり、アセンブラ命令でコーディングすることから解放される。
【０１３４】
以上のように、本発明に係るコンパイラにより、ターゲットプロセッサが備える高機能な専用命令が効率的に生成され、高いレベルで最適化が施されるとともに、ヘッダファイルによる機能拡張等の柔軟な対応が可能となり、特に、コードサイズと実行速度の両面で厳しい仕様が求められるメディア処理アプリケーションの開発ツールとして、その実用的価値は極めて高い。
【図面の簡単な説明】
【図１】 本発明に係るコンパイラの対象となるプロセッサの概略ブロック図である。
【図２】 同プロセッサの算術論理・比較演算器の概略図を示す。
【図３】 同プロセッサのバレルシタの構成を示すブロック図である。
【図４】 同プロセッサの変換器の構成を示すブロック図である。
【図５】 同プロセッサの除算器の構成を示すブロック図である。
【図６】 同プロセッサの乗算・積和演算器の構成を示すブロック図である。
【図７】 同プロセッサの命令制御部の構成を示すブロック図である。
【図８】 同プロセッサの汎用レジスタ（Ｒ０〜Ｒ３１）の構造を示す図である。
【図９】 同プロセッサのリンクレジスタ（ＬＲ）の構造を示す図である。
【図１０】 同プロセッサの分岐レジスタ（ＴＡＲ）の構造を示す図である。
【図１１】 同プロセッサのプログラム状態レジスタ（ＰＳＲ）の構造を示す図である。
【図１２】 同プロセッサの条件フラグレジスタ（ＣＦＲ）の構造を示す図である。
【図１３】 同プロセッサのアキュムレータ（Ｍ０，Ｍ１）の構造を示す図である。
【図１４】 同プロセッサのプログラムカウンタ（ＰＣ）の構造を示す図である。
【図１５】 同プロセッサのＰＣ退避用レジスタ（ＩＰＣ）の構造を示す図である。
【図１６】 同プロセッサのＰＳＲ退避用レジスタ（ＩＰＳＲ）の構造を示す図である。
【図１７】 同プロセッサのパイプライン動作を示すタイミング図である。
【図１８】 同プロセッサによる命令実行時の各パイプライン動作を示すタイミング図である。
【図１９】 同プロセッサの並列動作を示す図である。
【図２０】 同プロセッサが実行する命令のフォーマットを示す図である。
【図２１】 カテゴリー「ALUadd（加算）系」に属する命令を説明する図である。
【図２２】 カテゴリー「ALUsub（減算）系」に属する命令を説明する図である。
【図２３】 カテゴリー「ALUlogic（論理演算）系ほか」に属する命令を説明する図である。
【図２４】 カテゴリー「CMP（比較演算）系」に属する命令を説明する図である。
【図２５】 カテゴリー「mul（乗算）系」に属する命令を説明する図である。
【図２６】 カテゴリー「mac（積和演算）系」に属する命令を説明する図である。
【図２７】 カテゴリー「msu（積差演算）系」に属する命令を説明する図である。
【図２８】 カテゴリー「MEMｌd（メモリ読み出し）系」に属する命令を説明する図である。
【図２９】 カテゴリー「MEMstore（メモリ書き出し）系」に属する命令を説明する図である。
【図３０】 カテゴリー「BRA（分岐）系」に属する命令を説明する図である。
【図３１】 カテゴリー「BSasl（算術バレルシフト）系ほか」に属する命令を説明する図である。
【図３２】 カテゴリー「BSlsr（論理バレルシフト）系ほか」に属する命令を説明する図である。
【図３３】 カテゴリー「CNVvaln（算術変換）系」に属する命令を説明する図である。
【図３４】 カテゴリー「CNV（一般変換）系」に属する命令を説明する図である。
【図３５】 カテゴリー「SATvlpk（飽和処理）系」に属する命令を説明する図である。
【図３６】 カテゴリー「ETC（その他）系」に属する命令を説明する図である。
【図３７】 本発明に係るコンパイラの構成を示す機能ブロック図である。
【図３８】 演算子定義ファイルのリストの一部を示す図である。
【図３９】 演算子定義ファイルのリストの一部を示す図である。
【図４０】 演算子定義ファイルのリストの一部を示す図である。
【図４１】 演算子定義ファイルのリストの一部を示す図である。
【図４２】 演算子定義ファイルのリストの一部を示す図である。
【図４３】 演算子定義ファイルのリストの一部を示す図である。
【図４４】 演算子定義ファイルのリストの一部を示す図である。
【図４５】 演算子定義ファイルのリストの一部を示す図である。
【図４６】 演算子定義ファイルのリストの一部を示す図である。
【図４７】 演算子定義ファイルのリストの一部を示す図である。
【図４８】 演算子定義ファイルのリストの一部を示す図である。
【図４９】 演算子定義ファイルのリストの一部を示す図である。
【図５０】 演算子定義ファイルのリストの一部を示す図である。
【図５１】 演算子定義ファイルのリストの一部を示す図である。
【図５２】 演算子定義ファイルのリストの一部を示す図である。
【図５３】 演算子定義ファイルのリストの一部を示す図である。
【図５４】 演算子定義ファイルのリストの一部を示す図である。
【図５５】 演算子定義ファイルのリストの一部を示す図である。
【図５６】 演算子定義ファイルのリストの一部を示す図である。
【図５７】 演算子定義ファイルのリストの一部を示す図である。
【図５８】 演算子定義ファイルのリストの一部を示す図である。
【図５９】 演算子定義ファイルのリストの一部を示す図である。
【図６０】 演算子定義ファイルのリストの一部を示す図である。
【図６１】 演算子定義ファイルのリストの一部を示す図である。
【図６２】 演算子定義ファイルのリストの一部を示す図である。
【図６３】 演算子定義ファイルのリストの一部を示す図である。
【図６４】 演算子定義ファイルのリストの一部を示す図である。
【図６５】 演算子定義ファイルのリストの一部を示す図である。
【図６６】 演算子定義ファイルのリストの一部を示す図である。
【図６７】 演算子定義ファイルのリストの一部を示す図である。
【図６８】 演算子定義ファイルのリストの一部を示す図である。
【図６９】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７０】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７１】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７２】 組み込み関数定義ファイルのリストの一部を示す図である。
【図７３】 機械語命令置換部の動作を示すフローチャートである。
【図７４】 最適化部の引数最適化部の動作を示すフローチャートである。
【図７５】 最適化部の型変換最適化部の動作を説明するための演算木を示す図である。
【図７６】 レイテンシ最適化部の動作を説明するためのサンプルプログラムの例を示す図である。
【図７７】 パーサー部の固定小数点モード切替部の動作を説明するための図である。
【図７８】 クラスライブラリを活用した動作検証手法を説明するための図である。
【符号の説明】
１ プロセッサ
１０ 命令制御部
２０ デコード部
３０ レジスタファイル
３１ プログラム状態レジスタ（ＰＳＲ）
３２ 条件フラグレジスタ（ＣＦＲ）
３３ プログラムカウンタ（ＰＣ）
３４ ＰＣ退避用レジスタ（ＩＰＣ）
３５ ＰＳＲ退避用レジスタ（ＩＰＳＲ）
４０ 演算部
４１〜４３ 算術論理・比較演算器
４４ 積和演算器
４５ バレルシフタ
４６ 除算器
４７ 変換器
５０ Ｉ／Ｆ部
６０ 命令メモリ部
７０ データメモリ部
８０ 拡張レジスタ部
９０ Ｉ／Ｏインターフェース部
１００ コンパイラ
１０１ ソースプログラム
１０２ 演算子定義ファイル
１０３ 組み込み関数定義ファイル
１０５ 機械語プログラム
１１０ パーサー部
１１１ 固定小数点モード切替部
１２０ 中間コード変換部
１２１ 中間コード生成部
１２２ 機械語命令置換部
１２２ａ 置換テーブル
１３０ 最適化部
１３１ 引数最適化部
１３２ 型変換最適化部
１３３ レイテンシ最適化部
１４０ コード生成部
Claims (37)
- ソースプログラムを機械語プログラムに翻訳するコンパイラ用のプログラムであって、
対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を含み、
前記プログラムはコンピュータに、
前記ソースプログラムを解析するパーサーステップと、
解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、
変換された中間コードを最適化する最適化ステップと、
最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、
前記中間コード変換ステップの実行においては、
前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、
前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、
あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであって、
前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものである
ことを特徴とするプログラム。 - 前記演算処理定義情報は、前記ソースプログラムにインクルードされるヘッダファイルであり、
前記ヘッダファイルには、データとメソッドとからなるクラスによって前記演算処理が定義され、
前記中間コード変換ステップは、前記中間コードのうち、前記ヘッダファイルで定義されたクラスを参照しているものがあるか否かを検出することによって、前記演算処理を参照しているものがあるか否かを検出する
ことを特徴とする請求項１記載のプログラム。 - 前記クラスは、固定小数点型を定義するクラスであり、
前記検出サブステップでは、前記固定小数点型のデータを使用している中間コードを検出する
ことを特徴とする請求項２記載のプログラム。 - 前記クラスのメソッドは、前記固定小数点型のデータを対象とする演算子を定義するメソッドであり、
前記検出サブステップでは、演算子と演算の対象となるデータの型との組が前記メソッドでの定義と一致するか否かによって前記検出をし、
前記置換サブステップでは、前記演算子と前記データの型との組が一致する中間コードを、対応する機械語命令に置き換える
ことを特徴とする請求項３記載のプログラム。 - 前記クラスは、ＳＩＭＤ型を定義するクラスであり、
前記検出サブステップでは、前記ＳＩＭＤ型のデータを使用している中間コードを検出する
ことを特徴とする請求項２記載のプログラム。 - 前記クラスのメソッドは、前記ＳＩＭＤ型のデータを対象とする演算子を定義するメソッドであり、
前記検出サブステップでは、演算子と演算の対象となるデータの型との組が前記メソッドでの定義と一致するか否かによって前記検出をし、
前記置換サブステップでは、前記演算子と前記データの型との組が一致する中間コードを、対応する機械語命令に置き換える
ことを特徴とする請求項５記載のプログラム。 - 前記クラスには、対応する処理を実現する１つの機械語命令が対応づけられ、
前記置換サブステップでは、前記中間コードを、前記クラスに対応づけられた１つの機械語命令に置き換える
ことを特徴とする請求項２〜６のいずれか１項に記載のプログラム。 - 前記クラスには、対応する処理を実現する２以上の機械語命令が対応づけられ、
前記置換サブステップでは、前記中間コードを、前記クラスに対応づけられた２以上の機械語命令に置き換える
ことを特徴とする請求項２〜６のいずれか１項に記載のプログラム。 - 前記演算処理定義情報は、前記ソースプログラムにインクルードされるヘッダファイルであり、
前記ヘッダファイルには、関数によって前記演算処理が定義され、
前記中間コード変換ステップは、前記中間コードのうち、前記ヘッダファイルで定義された関数を参照しているものがあるか否かを検出することによって、前記演算処理を参照しているものがあるか否かを検出する
ことを特徴とする請求項１記載のプログラム。 - 前記関数は、対応する処理を実現する１つの機械語命令が記述された関数であり、
前記置換サブステップでは、前記中間コードを前記関数に記述された１つの機械語命令に置き換える
ことを特徴とする請求項９記載のプログラム。 - 前記関数には、入力データの最上位ビットから０が連続するビット数を返す関数が含まれ、
前記関数に記述されている機械語命令は、第１レジスタに格納された値について、最上位ビットから０が連続するビット数を数え、その結果を第２レジスタに格納する機械語命令である
ことを特徴とする請求項１０記載のプログラム。 - 前記関数には、入力データの最上位ビットから１が連続するビット数を返す関数が含まれ、
前記関数に記述されている機械語命令は、第１レジスタに格納された値について、最上位ビットから１が連続するビット数を数え、その結果を第２レジスタに格納する機械語命令である
ことを特徴とする請求項１０記載のプログラム。 - 前記関数には、入力データの最上位ビットと同じ値が連続するビット数を返す関数が含まれ、
前記関数に記述されている機械語命令は、第１レジスタに格納された値について、最上位ビットと同じ値が連続するビット数を数え、その結果を第２レジスタに格納する機械語命令である
ことを特徴とする請求項１０記載のプログラム。 - 前記関数は、入力データの最上位ビットと同じ値が最上位ビットの次から何ビット連続するかを返す関数であり、
前記関数に記述されている機械語命令は、第１レジスタに格納された値について、最上位ビットと同じ値が最上位ビットの次から何ビット連続するかを数え、その結果を第２レジスタに格納する機械語命令である
ことを特徴とする請求項１３記載のプログラム。 - 前記関数には、入力データ中に含まれる１のビット数を返す関数が含まれ、
前記関数に記述されている機械語命令は、第１レジスタに格納された値について、１のビット数を数え、その結果を第２レジスタに格納する機械語命令である
ことを特徴とする請求項１０記載のプログラム。 - 前記関数には、入力データから、指定されたビット位置のビットを抽出し、符号拡張した値を返す関数が含まれ、
前記関数に記述されている機械語命令は、第１レジスタに格納された値から、第２レジスタで指定されたビット位置のビットを取り出し、符号拡張して第３レジスタに格納する機械語命令である
ことを特徴とする請求項１０記載のプログラム。 - 前記関数には、入力データから、指定されたビット位置のビットを抽出し、ゼロ拡張した値を返す関数が含まれ、
前記関数に記述されている機械語命令は、第１レジスタに格納された値から、第２レジスタで指定されたビット位置のビットを取り出し、ゼロ拡張して第３レジスタに格納する機械語命令である
ことを特徴とする請求項１０記載のプログラム。 - 前記関数は、対応する処理を実現する２以上の機械語命令からなる機械語命令列が記述された関数であり、
前記置換サブステップでは、前記中間コードを前記関数に記述された機械語命令列に置き換える
ことを特徴とする請求項９記載のプログラム。 - 前記関数には、モジュロアドレッシングのアドレス更新をする関数が含まれる
ことを特徴とする請求項１８記載のプログラム。 - 前記関数に記述されている機械語命令列には、第１レジスタに格納された値の所定のビットフィールドを第２レジスタに格納された値で置き換えることによって得られる値を第３レジスタに格納する機械語命令が含まれる
ことを特徴とする請求項１９記載のプログラム。 - 前記関数には、ビットリバースアドレッシングのアドレス更新をする関数が含まれる
ことを特徴とする請求項１８記載のプログラム。 - 前記関数に記述されている機械語命令列には、第１レジスタに格納された値の所定のビットフィールドをビット単位で位置反転することによって得られる値を第３レジスタに格納する機械語命令が含まれる
ことを特徴とする請求項２１記載のプログラム。 - 前記関数には、最適化におけるレジスタ割り付けの対象となる汎用レジスタに加えて、レジスタ割り付けの対象とならないアキュムレータも更新する演算であって、アキュムレータを参照型として一時変数を指定することが可能な関数が含まれる
ことを特徴とする請求項９記載のプログラム。 - 前記関数は、乗算を行う関数であって、乗算結果を格納するアキュムレータを参照型として一時変数を指定することが可能な関数である
ことを特徴とする請求項２３記載のプログラム。 - 前記置換サブステップでは、前記関数を参照している中間コードを、当該関数の引数の種類に対応した種類のオペランドを持つ機械語命令に置き換える
ことを特徴とする請求項９記載のプログラム。 - 前記置換サブステップでは、
前記関数の引数がすべて定数である場合には、それらの定数を畳み込んで得られる定数値をオペランドとして持つ機械語命令に置き換え、
前記関数の引数の一部が定数である場合には、即値オペランドを持つ機械語命令に置き換え、
前記関数の引数がすべて変数である場合には、レジスタオペランドを持つ機械語命令に置き換える
ことを特徴とする請求項２５記載のプログラム。 - 前記最適化ステップは、異なる型間の演算を行う複数の中間コード又は複数の機械語命令を、当該演算を行う１つの機械語命令に置き換える型変換最適化サブステップを含む
ことを特徴とする請求項１記載のプログラム。 - 前記型変換サブステップでは、ｎビットの２つの変数を乗算し、結果を２ｎビットの変数に格納する演算を行う複数の中間コード又は複数の機械語命令を、当該演算を行う１つの機械語命令に置き換える
ことを特徴とする請求項２７記載のプログラム。 - 前記型変換サブステップでは、前記２つの変数に対して、ｎビットから２ｎビットに型変換する明示的な宣言がなされている場合に、前記演算を前記機械語命令に置き換える
ことを特徴とする請求項２８記載のプログラム。 - 前記コンパイラは、２以上の固定小数点型を対象として演算する２以上の固定小数点モードを備えるプロセッサを対象し、
前記パーサーステップでは、前記固定小数点モードを切り替える旨の記述を前記ソースプログラムにおいて検出し、
前記コンパイラは、さらに、
前記パーサーステップにおいて前記固定小数点モードを切り替える旨の記述が検出された場合に、その記述に従って、固定小数点モードを切り替えるための機械語命令を挿入する固定小数点モード切替ステップを含む
ことを特徴とする請求項１記載のプログラム。 - 前記固定小数点モードを切り替える旨の記述は、対象となる関数に対応づけられ、
前記固定小数点モード切替ステップでは、対応する関数の先頭及び末尾に、それぞれ、固定小数点モードの退避及び復帰に相当する機械語命令を挿入する
ことを特徴とする請求項３０記載のプログラム。 - 前記最適化ステップは、前記ソースプログラムにおいて、特定箇所での実行時間が所定サイクル数だけ確保されるようなレイテンシを指定する旨の記述を検出し、検出した指定に従って、前記レイテンシが確保されるように機械語命令のスケジューリングを行うレイテンシ最適化サブステップを含む
ことを特徴とする請求項１記載のプログラム。 - 前記レイテンシ最適化サブステップでは、第１ラベルが付された第１機械語命令と第２レベルが付された第２機械語命令間を対象とした一定サイクル数のレイテンシを指定する旨の記述を検出すると、前記第１機械語命令が実行されてから前記第２機械語命令が実行されるまでに前記サイクル数だけ実行時間がかかるように、前記スケジューリングを行う
ことを特徴とする請求項３２記載のプログラム。 - 前記レイテンシ最適化サブステップでは、所定のレジスタへのアクセスを対象とした一定サイクル数のレイテンシを指定する旨の記述を検出すると、前記レジスタにアクセスする機械語命令が実行されてから次に当該レジスタにアクセスする機械語命令が実行されるまでに前記サイクル数だけ実行時間がかかるように、前記スケジューリングを行う
ことを特徴とする請求項３２記載のプログラム。 - 前記コンパイラは、さらに、前記演算処理定義情報で使用されている機械語命令を当該コンパイラが対象としている第１プロセッサとは異なる第２プロセッサの機械語命令に置き換えるためのクラスライブラリを備える
ことを特徴とする請求項１記載のプログラム。 - ソースプログラムを機械語プログラムに翻訳するコンパイラ装置であって、
対象とするプロセッサに特有の機械語命令に対応する演算処理が予め定義された演算処理定義情報を保持する手段と、
前記ソースプログラムを解析するパーサー手段と、
解析されたソースプログラムを中間コードに変換する中間コード変換手段と、
変換された中間コードを最適化する最適化手段と、
最適化された中間コードを機械語命令に変換するコード生成手段とを備え、
前記中間コード変換手段は、
前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換部と、
前記ステートメント変換部において変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出部と、
あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換部とを含み、
前記最適化手段は、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行することに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行するものである
ことを特徴とするコンパイラ装置。 - プログラムをコンピュータ上で実行させることによって、ソースプログラムから機械語プログラムを生成するコンパイル方法であって、
前記プログラムは前記コンピュータに、
前記ソースプログラムを解析するパーサーステップと、
解析されたソースプログラムを中間コードに変換する中間コード変換ステップと、
変換された中間コードを最適化する最適化ステップと、
最適化された中間コードを機械語命令に変換するコード生成ステップとを実行させるものであって、
前記中間コード変換ステップの実行においては、
前記ソースプログラムの各ステートメントを、対応する中間コード及び第１の機械語命令または第１の機械語命令列に変換するステートメント変換サブステップと、
前記ステートメント変換サブステップにおいて変換された前記中間コードのうち、前記演算処理定義情報で定義された演算処理を参照しているものがあるか否かを検出する検出サブステップと、
あると検出された場合に、その中間コードを、前記演算処理定義情報で定義された第２の機械語命令または第２の機械語命令列に置き換える置換サブステップとを実行させるものであり、
前記最適化ステップの実行においては、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の各機械語命令を対象としてレジスタ割り付けの最適化を実行させることに加えて、前記第１の機械語命令または前記第１の機械語命令列及び前記第２の機械語命令または前記第２の機械語命令列の機械語命令列全体を対象として命令結合、冗長除去、及び命令並び替えのいずれか１つまたはそれらの組合せとなる最適化を実行させるものである
ことを特徴とするコンパイル方法。
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