JP3798253B2

JP3798253B2 - Phase synchronization circuit

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Publication number: JP3798253B2
Application number: JP2001085459A
Authority: JP
Inventors: 賢一田島; 正臣津留; 雅彦佐藤; 健治伊東; 陽次礒田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-03-23
Filing date: 2001-03-23
Publication date: 2006-07-19
Anticipated expiration: 2021-03-23
Also published as: JP2002290231A

Description

【０００１】
【発明の属する技術分野】
本発明は、周波数シンセサイザに関し、特に周波数シンセサイザに用いる位相同期回路に関するものである。
【０００２】
【従来の技術】
図１２は、例えば「Frequnecy Synthesizers Theory and Design」（V.Manassewitsch著 John Wiley & Sons、pp.51）などに示された位相同期ループ（ＰＬＬ）を含む従来の周波数シンセサイザの構成例である。図１２において、１は基準発振器、２および３は可変分周器、４は位相比較回路、５はループフィルタ、６は電圧制御発振器（ＶＣＯ）、７は分周器制御回路である。
【０００３】
次に動作を説明する。図１２の周波数シンセサイザにおいて、基準信号を発生する基準発振器１の出力信号ｄ₅（ｔ）を可変分周器２に入力する。この可変分周器２では、分周器制御回路７の出力信号に応じた分周数で出力信号ｄ₅（ｔ）を分周し、可変分周器２の出力信号ｄ₁（ｔ）を同期信号として位相比較回路４に入力する。また発振信号を発生するＶＣＯ６の出力信号ｄ₄（ｔ）を可変分周器３に入力する。この可変分周器３では、分周器制御回路７の出力信号に応じた分周数で出力信号ｄ₄（ｔ）を分周し、可変分周器３の出力信号ｄ₂（ｔ）を入力信号として位相比較回路４に入力する。この位相比較回路４では、入力された同期信号ｄ₁（ｔ）と入力信号ｄ₂（ｔ）の位相差を出力信号ｄ₃（ｔ）としてループフィルタ５に出力する。ループフィルタ５で濾波された信号ｄ₃（ｔ）はＶＣＯ６に入力され、ＶＣＯ６を所望の周波数に収束させる。
【０００４】
図１３は、例えば特開平５−１１０４２７号公報などに示された従来の位相比較回路４の構成例である。図１３において、８および９はインバータ、１０および１１は位相比較器、１２は合成器、１４はチャージポンプ回路である。
【０００５】
次に動作を説明する。図１３の位相比較回路において、同期信号ｄ₁（ｔ）と入力信号ｄ₂（ｔ）とを第１の位相比較器１０に入力する。また同期信号ｄ₁（ｔ）を反転する第１のインバータ８の出力信号と入力信号ｄ₂（ｔ）を反転する第２のインバータ９の出力信号を第２の位相比較器１１に入力する。第１の位相比較器１０および第２の位相比較器１１では、それぞれ入力された２つの信号の位相差を検出する。そして第１の位相比較器１０の出力と第２の位相比較器１１の出力信号を合成器１２に入力する。合成器１２の出力信号をチャージポンプ回路１４に入力し、チャージポンプ回路１４から位相比較回路４の出力信号ｄ₃（ｔ）を出力する。
【０００６】
図１４に、この従来の位相比較器４の動作を説明するためのタイミング波形を示す。図１４において、波形７１は、同期信号ｄ₁（ｔ）、波形７２は、第１のインバータ８による同期信号ｄ₁（ｔ）の反転信号、波形７３は、入力信号ｄ₂（ｔ）、波形７４は、第２のインバータ９による入力信号ｄ₂（ｔ）の反転信号、波形７５は、第１の位相比較器１０の出力信号、波形７６は、第２の位相比較器１１の出力信号、波形７７は、合成器１２の出力信号ｄ₃（ｔ）をそれぞれ示す。この説明では、位相比較器において、信号の立ち下がりエッジを検出するものとしている。信号の立ち上がりエッジを検出するものでも同等の結果が得られる。
【０００７】
図１４に示すように、位相比較のタイミングを同期信号ｄ₁（ｔ）の立ち上がりエッジと立ち下がりエッジの両エッジとした場合、チャージポンプ回路１４からの出力信号ｄ₃（ｔ）の周期は、同期信号ｄ₁（ｔ）の周期の半分（１／（２・ｆ₁））となる。すなわち、同じ時間内で位相の補正回数が２倍となる。よって、周波数シンセサイザのロックアップ時間の短縮化を図ることができる。
【０００８】
また、図１５に示すように、位相比較のタイミングを同期信号ｄ₁（ｔ）の立ち上がりエッジまたは立ち下がりエッジのみとした場合、チャージポンプ回路１４の出力信号（周波数ｆ₁）に起因するスプリアスの所望波に対する離調周波数ｆ_spはｉ・ｆ₁（ｉ＝１、２、３、・・・）である。図１４に示すように位相比較のタイミングを両エッジとすることで、チャージポンプ回路１４の出力信号の周波数は２・ｆ₁となる。よってｆ_spは２・ｉ・ｆ₁（ｉ＝１、２、３、・・・）となる。「Frequnecy Synthesizers Theory and Design」（V.Manassewitsch著 John Wiley & Sons、pp.316）には、ｆ_spが２倍になると、ＰＬＬによりスプリアスを６〜９ｄＢ抑圧できると記述されている。すなわち、位相比較のタイミングを両エッジとすることで、スプリアスを抑圧できる効果がある。
【０００９】
【発明が解決しようとする課題】
可変分周器２の出力信号（同期信号）および可変分周器３の出力信号（入力信号）は、設定する分周数によっては、デューティ比が５０％とならない場合がある。この場合、図１３に示す従来の位相比較回路４の出力信号ｄ₃（ｔ）は、例えば図１６に示す波形７７のような波形となり、位相同期回路の出力周波数が収束しなくなるという問題点があった。
【００１０】
本発明は上記のような課題を解決するためになされたもので、同期信号または入力信号のデューティ比が５０％ではなくても、高速かつ安定に出力周波数の変更を可能とする位相同期回路を実現することを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る位相同期回路は、基準信号を発生する基準発振器と、基準信号を分周し同期信号を生成する第１の可変分周器と、発振信号を分周し入力信号を生成する第２の可変分周器と、同期信号と入力信号を入力し両者の位相差を出力する位相比較回路と、位相比較回路の出力を入力し信号を濾波するループフィルタと、ループフィルタの出力を入力とする電圧制御発振器とからなる位相同期回路であって、位相比較回路は、同期信号を入力とする第１のｍ逓倍器と、第１のｍ逓倍器の出力を入力とする第１のトグル−フリップフロップと、入力信号を入力とする第２のｍ逓倍器と、第２のｍ逓倍器の出力を入力とする第２のトグル−フリップフロップと、第１のトグル−フリップフロップの出力と第２のトグル−フリップフロップの出力を入力とする第１の位相比較器と、第１のトグル−フリップフロップの出力信号を反転する第１のインバータの出力と第２のトグル−フリップフロップの出力信号を反転する第２のインバータの出力を入力とする第２の位相比較器と、第１の位相比較器の出力と第２の位相比較器の出力を入力とする合成器と、合成器の出力を入力とするチャージポンプ回路とを有する。
【００１２】
また、位相比較回路は、同期信号を入力とする第１のトグル−フリップフロップと、第１のトグル−フリップフロップの出力を入力とする第１の矩形波―三角波変換回路と、入力信号を入力とする第２のトグル−フリップフロップと、第２のトグル−フリップフロップの出力を入力とする第２の矩形波―三角波変換回路と、第１の矩形波―三角波変換回路の出力と第２の矩形波―三角波変換回路の出力を入力とする第１の閾値検出形位相比較器と、第１の矩形波―三角波変換回路の出力を反転する第１のインバータの出力と第２の矩形波―三角波変換回路の出力を反転する第２のインバータの出力を入力とする第２の閾値検出形位相比較器と、第１の閾値検出形位相比較器の出力と第２の閾値検出形位相比較器の出力を入力とする合成器と、合成器の出力を入力とするチャージポンプ回路とを有する。
【００１３】
また、位相比較回路は、同期信号を入力とする第１のトグル−フリップフロップと、第１のトグル−フリップフロップの出力を入力とする第１の波形整形用フィルタと、入力信号を入力とする第２のトグル−フリップフロップと、第２のトグル−フリップフロップの出力を入力とする第２の波形整形用フィルタと、第１の波形整形用フィルタの出力と第２の波形整形用フィルタの出力を入力とする第１の閾値検出形位相比較器と、第１の波形整形用フィルタの出力を反転する第１のインバータの出力と第２の波形整形用フィルタの出力を反転する第２のインバータの出力を入力とする第２の閾値検出形位相比較器と、第１の閾値検出形位相比較器の出力と第２の閾値検出形位相比較器の出力を入力とする合成器と、合成器の出力を入力とするチャージポンプ回路とを有する。
【００１４】
また、チャージポンプ回路の出力を入力とする閾値変更データの生成回路を更に有し、閾値検出形位相比較器は、閾値変更データの生成回路の出力を入力とする。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
【００１６】
実施の形態１．
図１はこの発明の実施の形態１による位相同期回路を示す構成図である。図１において、１は基準発振器、２および３は可変分周器、４は位相比較回路、５はループフィルタ、６は電圧制御発振器（ＶＣＯ）、７は分周器制御回路である。
【００１７】
また、８および９は第１および第２のインバータ、１０および１１は第１および第２の位相比較器、１２は合成器、１４はチャージポンプ回路である。
【００１８】
さらに、２２および２３は第１および第２のトグル−フリップフロップ（以下Ｔ−ＦＦとする）、２４および２５は第１および第２のｍ逓倍器、ｆ₁は同期信号ｄ₁（ｔ）の周波数、ｆ₂は入力信号ｄ₂（ｔ）の周波数である。
【００１９】
実施の形態１では、位相比較回路４への入力信号（同期信号と入力信号）のデューティ比が５０％ではなくても、高速に、位相同期回路の出力周波数の変更が可能となる手段を示す。なお、本発明の構成による周波数シンセサイザにおいては、第１のＴ−ＦＦ２２、第２のＴ−ＦＦ２３、第１のｍ逓倍器２４および第２のｍ逓倍器２５を除けば、図１２に示す従来の位相比較回路の構成と同じである。
【００２０】
次に動作を説明する。図１の位相比較回路４において、例えばデューティ比が５０％ではない同期信号ｄ₁（ｔ）を第１のｍ逓倍器２４に入力する。第１のｍ逓倍器２４では、同期信号ｄ₁（ｔ）の周波数をｍ逓倍した出力信号（周波数ｍ・ｆ₁）を第１のＴ−ＦＦ２２に入力する。
【００２１】
第１のＴ−ＦＦ２２では、入力された信号の立ち上がりエッジ毎に、第１のＴ−ＦＦ２２の出力信号の論理レベルを反転する。すなわち、出力信号の論理レベルがＨｉｇｈの場合はＬｏｗに、Ｌｏｗの場合はＨｉｇｈに切り換わる。これより第１のＴ−ＦＦ２２の出力信号の論理レベルがＨｉｇｈとなる時間は入力信号の１周期分であり、論理レベルがＬｏｗとなる時間も入力信号の１周期分である。よって、第１のＴ−ＦＦ２２の出力信号のデューティ比は５０％となる。また、第１のＴ−ＦＦ２２の出力信号の周波数は、第１のＴ−ＦＦ２２の入力信号の周波数の半分（ｍ・ｆ₁／２）となる。
【００２２】
同様に、デューティ比が５０％ではない入力信号ｄ₂（ｔ）を第２のｍ逓倍器２５に入力し、第２のｍ逓倍器２５の出力を第２のＴ−ＦＦ２３に入力することで、デューティ比が５０％の入力信号を得る。
【００２３】
第１の位相比較器１０では、第１のＴ−ＦＦ２２の出力信号と第２のＴ−ＦＦ２３の出力信号の位相差を出力信号として出力する。同様に第２の位相比較器１１では、第１のＴ−ＦＦ２２の出力信号を反転する第１のインバータ８の出力信号と、第２のＴ−ＦＦ２３の出力信号を反転する第２のインバータ９の出力信号の位相差を出力信号として出力する。合成器１２では第１の位相比較器１０の出力信号および第２の位相比較器１１の出力信号を合成し、チャージポンプ回路１４を介して位相比較回路４の外部に出力する。
【００２４】
図２に本実施の形態の位相比較回路の動作を示す信号波形を示す。ここでは、ｍ逓倍器の逓倍数ｍを２として説明を行っている。図２において、波形１０１は、同期信号、波形１０２は、第１のｍ逓倍器２４の出力信号、波形１０３は、第１のＴ−ＦＦ２２の出力信号、波形１０４は、同期信号を反転する第１のインバータ８の出力信号、波形１０５は、入力信号、波形１０６は、入力信号を反転する第２のインバータ９の出力信号、波形１０７は、第１の位相比較器１０の出力信号、波形１０８は、第２の位相比較器１１の出力信号、波形１０９は、合成器１２の出力信号をそれぞれ示す。
【００２５】
図２に示したように、ｍ逓倍器およびＴ−ＦＦを用いることにより、チャージポンプ回路１４からの出力信号ｄ₃（ｔ）の周期は、同期信号ｄ₁（ｔ）の周期の１／ｍとなる。すなわち、同じ時間内で位相の補正回数がｍ倍となる。よって、周波数シンセサイザのロックアップ時間の更なる短縮化を図ることができる。
【００２６】
また、同期信号または入力信号のデューティ比が５０％以外であっても、本実施の形態の位相比較回路内において信号のデューティ比を５０％に変更するため、安定にロックアップが実現できる。
【００２７】
図３に位相比較回路４の出力信号のスペクトルを示す。ｍ逓倍器およびＴ−ＦＦを用いることで、ｆ_spをｍ・ｉ・ｆ₁（ｍ＞２、ｉ＝１、２、３、・・・）に広げることができる。すなわち、本実施の形態の位相比較回路を用いることで、スプリアスを従来の位相同期回路より抑圧できる効果がある。
【００２８】
実施の形態２．
図４はこの発明の実施の形態２による位相比較回路を示す構成図である。図において、実施の形態１と同一の符号については同一または相当部分については説明は省略する。２６および２７は第１および第２の矩形波−三角波変換回路、２８および２９は第１および第２の閾値検出形位相比較回路である。
【００２９】
実施の形態１では、Ｔ−ＦＦおよびｍ逓倍器を用いることで、高速なロックアップが可能であることを示した。この実施の形態２では、高速なロックアップが可能である別構成の位相比較回路について示す。
【００３０】
次に動作を説明する。図４の位相比較回路４において、例えばデューティ比が５０％ではない同期信号ｄ₁（ｔ）（周波数ｆ₁）を第１のＴ−ＦＦ２２に入力する。この第１のＴ−ＦＦ２２の出力信号はデューティ比５０％の矩形波であり、出力信号の周波数はｆ₁／２となる。
【００３１】
第１の矩形波−三角波変換回路２６では、矩形波である第１のＴ−ＦＦ２２の出力信号を三角波形の信号に変換する。この第１の矩形波−三角波変換回路２６の出力信号の周波数は入力信号の周波数と同じｆ₁／２である。
【００３２】
同様に、デューティ比が５０％ではない入力信号ｄ₂（ｔ）を第２のＴ−ＦＦ２３に入力し、第２のＴ−ＦＦ２３の出力を第２の矩形波−三角波変換回路２７に入力することで、デューティ比が５０％の三角波形の信号を得る。
【００３３】
第１の閾値検出形位相比較器２８では、第１の閾値検出形位相比較器２８への入力信号の立ち上がりおよび立ち下がりにおいて閾値を検出することで、第１の矩形波−三角波変換回路２６の出力信号と第２の矩形波−三角波変換回路２７の出力信号の位相差を求め、この位相差を第１の閾値検出形位相比較器２８の出力信号として出力する。この閾値は複数であってもよく、第１の閾値検出形位相比較器２８の内部に保存している。なお、この閾値を外部のメモリに保存してあってもよい。
【００３４】
同様に第２の閾値検出形位相比較器２９では、第１の矩形波−三角波変換回路２６の出力信号を反転する第１のインバータ８の出力信号と、第２の矩形波−三角波変換回路２７の出力信号を反転する第２のインバータ９の出力信号の位相差を出力信号として出力する。合成器１２では第１の閾値検出形位相比較器２８および第２の閾値検出形位相比較器２９の出力信号を合成し、チャージポンプ回路１４を介して位相比較回路４の外部に出力する。
【００３５】
本実施の形態の位相比較回路の動作を示す信号波形を図５に示す。ここでは、閾値検出形位相比較器における閾値の数ｎは２（立ち上がり中に１回、立ち下がり中に１回）としている。図５において、波形１１１は、第１の矩形波−三角波変換回路２６の出力信号、波形１１２は、第１の矩形波−三角波変換回路２６の出力信号を反転する第１のインバータ８の出力信号、波形１１３は、第２の矩形波−三角波変換回路２７の出力信号、波形１１４は、第２の矩形波−三角波変換回路２７の出力信号を反転する第２のインバータ９の出力信号、波形１１５は、第１の閾値検出形位相比較器２８の出力信号、波形１１６は、第２の閾値検出形位相比較器２９の出力信号、波形１１７は、合成器１２の出力信号をそれぞれ示す。
【００３６】
図５に示したように、Ｔ−ＦＦ、矩形波−三角波変換回路および閾値検出形位相比較器を用いることにより、チャージポンプ回路１４からの出力信号ｄ₃（ｔ）の周期は、同期信号ｄ₁（ｔ）の周期の１／ｎとなる。すなわち、同じ時間内で位相の補正回数がｎ倍となる。よって、周波数シンセサイザのロックアップ時間の更なる短縮化を図ることができる。
【００３７】
また、同期信号または入力信号のデューティ比が５０％以外であっても、本実施の形態の位相比較回路内において信号のデューティ比を５０％に変更するため、安定にロックアップが実現できる。
【００３８】
図６に位相比較回路４の出力信号のスペクトルを示す。Ｔ−ＦＦ、矩形波−三角波変換回路および閾値検出形位相比較器を用いることで、ｆ_spをｎ・ｉ・ｆ₁（ｎ＞２、ｉ＝１、２、３、・・・）に広げることができる。すなわち、本実施の形態の位相比較回路を用いることで、スプリアスを従来の位相同期回路より抑圧できる効果がある。
【００３９】
実施の形態３．
図７はこの発明の実施の形態３による位相比較回路を示す構成図である。図において、実施の形態１および実施の形態２と同一の符号については同一または相当部分については説明は省略する。３０および３１は第１および第２の波形整形用フィルタである。
【００４０】
実施の形態２では、Ｔ−ＦＦおよび閾値検出形位相比較器を用いることで、高速なロックアップが可能であることを示した。この実施の形態３では、高速なロックアップが可能である別構成の位相比較回路について示す。
【００４１】
次に動作を説明する。図７の位相比較回路において、例えばデューティ比が５０％ではない同期信号ｄ₁（ｔ）（周波数ｆ₁）を第１のＴ−ＦＦ２２に入力する。この第１のＴ−ＦＦ２２の出力信号はデューティ比５０％の矩形波であり、出力信号の周波数はｆ₁／２となる。
【００４２】
第１の波形整形用フィルタ３０では、矩形波である第１のＴ−ＦＦ２２の出力信号を角のない曲線波形の信号に変換する。この第１の波形整形用フィルタ３０の出力信号の周波数は入力信号の周波数と同じｆ₁／２である。
【００４３】
同様に、デューティ比が５０％ではない入力信号ｄ₂（ｔ）を第２のＴ−ＦＦ２３に入力し、第２のＴ−ＦＦ２３の出力を第２の波形整形用フィルタ３１に入力することで、デューティ比が５０％の曲線波形の信号を得る。
【００４４】
第１の閾値検出形位相比較器２８では、第１の波形整形用フィルタ３０の出力信号と第２の波形整形用フィルタ３１の出力信号の位相差を求め、この位相差を第１の閾値検出形位相比較器２８の出力信号として出力する。この閾値は複数であってもよく、第１の閾値検出形位相比較器２８の内部に保存している。なお、この閾値を外部のメモリに保存してあってもよい。
【００４５】
同様に、第２の閾値検出形位相比較器２９では、第１の波形整形用フィルタ３０の出力を反転する第１のインバータ８の出力信号と、第２の波形整形用フィルタ３１の出力を反転する第２のインバータ９の出力信号の位相差を出力信号として出力する。合成器１２では第１の閾値検出形位相比較器２８および第２の閾値検出形位相比較器２９の出力を合成し、チャージポンプ回路１４を介して位相比較回路４の外部に出力する。
【００４６】
図８に本実施の形態の位相比較回路の動作を示す信号波形を示す。ここでは、閾値検出形位相比較器における閾値の数ｎは２（立ち上がり中に１回、立ち下がり中に１回）としている。図８において、波形１２１は、第１の波形整形用フィルタ３０の出力信号、波形１２２は、第１の波形整形用フィルタ３０の出力信号を反転する第１のインバータ８の出力信号、波形１２３は、第２の波形整形用フィルタ３１の出力信号、波形１２４は、第２の波形整形用フィルタ３１の出力信号を反転する第２のインバータ９の出力信号、波形１２５は、第１の閾値検出形位相比較器２８の出力信号、波形１２６は、第２の閾値検出形位相比較器２９の出力信号、波形１２７は、合成器１２の出力信号をそれぞれ示す
【００４７】
図８に示したように、Ｔ−ＦＦ、フィルタおよび閾値検出形位相比較器を用いることにより、チャージポンプ回路１４からの出力信号ｄ₃（ｔ）の周期は、同期信号ｄ₁（ｔ）の周期の１／ｎとなる。すなわち、同じ時間内で位相の補正回数がｎ倍となる。よって、周波数シンセサイザのロックアップ時間の更なる短縮化を図ることができる。
【００４８】
また、同期信号または入力信号のデューティ比が５０％以外であっても、本実施の形態の位相比較回路内において信号のデューティ比を５０％に変更するため、安定にロックアップが実現できる。
【００４９】
Ｔ−ＦＦ、フィルタおよび閾値検出形位相比較器を用いることで、実施の形態２と同様、図６に示すようにｆ_spをｎ・ｉ・ｆ₁（ｎ＞２、ｉ＝１、２、３、・・・）に広げることができる。すなわち、本実施の形態の位相比較回路を用いることで、スプリアスを従来の位相同期回路より抑圧できる効果がある。
【００５０】
実施の形態２では、矩形波−三角波変換回路を用いていたが、アクティブ回路であるため、電流を消費する。実施の形態３では、パッシブな波形整形用フィルタを用いるため、電流を消費しない。よって、実施の形態３は実施の形態２と比較して、位相比較回路の低電流化を図ることができる。
【００５１】
実施の形態４．
図９はこの発明の実施の形態４による位相比較回路を示す構成図である。図において、実施の形態３と同一の符号については同一または相当部分については説明は省略する。３２は閾値変更データの生成回路である。
【００５２】
上述の実施の形態２および実施の形態３では、閾値検出形位相比較器の閾値は時間に対して固定の値であった。この実施の形態４では、閾値を時間毎に変更する構成の位相比較回路について示す。
【００５３】
次に動作を説明する。図９の位相比較回路において、閾値変更データの生成回路３２から、閾値検出形位相比較器の閾値を微小に変更する閾値変更データを出力し、第１の閾値検出形位相比較器２８および第２の閾値検出形位相比較器２９に入力する。
【００５４】
閾値検出形位相器２８では、閾値変更データの生成回路３２の出力信号を閾値検出形位相器の内部に保存している閾値に加算または減算する。そして変更された閾値における、第１の波形整形用フィルタ３０の出力と第２の波形整形用フィルタ３１の出力の位相差を求め、この位相差を第１の閾値検出形位相比較器２８の出力信号として出力する。
【００５５】
閾値検出形位相器２９においても同様に、閾値変更データの生成回路３２の出力信号で変更された閾値を用いて、第１の波形整形用フィルタ３０の出力信号を反転する第１のインバータ８の出力と第２の波形整形用フィルタ３１の出力信号を反転する第２のインバータ９の出力の位相差を求め、この位相差を第２の閾値検出形位相比較器２９の出力信号として出力する。そして合成器１２では第１の閾値検出形位相比較器２８および第２の閾値検出形位相比較器２９の出力信号を合成し、チャージポンプ回路１４を介して位相比較回路４の外部に出力する。
【００５６】
図１０に本実施の形態の位相比較回路の動作を示す信号波形を示す。ここでは、閾値検出形位相比較器における閾値の数ｎは２（立ち上がり中に１回、立ち下がり中に１回）としている。図１０において、波形１３１は、第１の波形整形用フィルタ３０の出力信号、波形１３２は、第１の波形整形用フィルタ３０の出力を反転する第１のインバータ８の出力信号、波形１３３は、第２の波形整形用フィルタ３１の出力信号、波形１３４は、第２の波形整形用フィルタ３１の出力を反転する第２のインバータ９の出力信号、波形１３５は、第１の閾値検出形位相比較器２８の出力信号、波形１３６は、第２の閾値検出形位相比較器２９の出力信号、波形１３７は、合成器１２の出力信号をそれぞれ示す。
【００５７】
図１０に示したように、閾値の値を微小に変更することで、チャージポンプ回路１４からの出力信号ｄ₃（ｔ）の周期も、微小に変更する。
【００５８】
図１１に位相比較回路４の出力信号のスペクトルを示す。閾値の値を微小に変更する閾値変更データの生成回路３２の出力信号を閾値検出形位相比較器に入力することで、ｆ_spを微小に変更することができる。従って、スプリアスの電力がｆ_sp周辺に分散するため低レベルとなる。すなわち、本実施の形態の位相比較回路を用いることで、スプリアスを従来の位相同期回路より抑圧できる効果がある。
【００５９】
【発明の効果】
この発明に係る位相同期回路は、基準信号を発生する基準発振器と、基準信号を分周し同期信号を生成する第１の可変分周器と、発振信号を分周し入力信号を生成する第２の可変分周器と、同期信号と入力信号を入力し両者の位相差を出力する位相比較回路と、位相比較回路の出力を入力し信号を濾波するループフィルタと、ループフィルタの出力を入力とする電圧制御発振器とからなる位相同期回路であって、位相比較回路は、同期信号を入力とする第１のｍ逓倍器と、第１のｍ逓倍器の出力を入力とする第１のトグル−フリップフロップと、入力信号を入力とする第２のｍ逓倍器と、第２のｍ逓倍器の出力を入力とする第２のトグル−フリップフロップと、第１のトグル−フリップフロップの出力と第２のトグル−フリップフロップの出力を入力とする第１の位相比較器と、第１のトグル−フリップフロップの出力信号を反転する第１のインバータの出力と第２のトグル−フリップフロップの出力信号を反転する第２のインバータの出力を入力とする第２の位相比較器と、第１の位相比較器の出力と第２の位相比較器の出力を入力とする合成器と、合成器の出力を入力とするチャージポンプ回路とを有する。
そのため、ｍ逓倍器およびトグル−フリップフロップを用いることにより、チャージポンプ回路からの出力信号の周期は、同期信号の周期の１／ｍとなる。すなわち、同じ時間内で位相の補正回数がｍ倍となる。よって、周波数シンセサイザのロックアップ時間の更なる短縮化を図ることができる。
また、同期信号または入力信号のデューティ比が５０％以外であっても、位相比較回路内において信号のデューティ比を５０％に変更するため、安定にロックアップが実現できる。
さらに、ｍ逓倍器およびトグル−フリップフロップを用いることで、離調周波数を広げることができる。すなわち、スプリアスを従来の位相同期回路より抑圧できる効果がある。
【００６０】
また、位相比較回路は、同期信号を入力とする第１のトグル−フリップフロップと、第１のトグル−フリップフロップの出力を入力とする第１の矩形波―三角波変換回路と、入力信号を入力とする第２のトグル−フリップフロップと、第２のトグル−フリップフロップの出力を入力とする第２の矩形波―三角波変換回路と、第１の矩形波―三角波変換回路の出力と第２の矩形波―三角波変換回路の出力を入力とする第１の閾値検出形位相比較器と、第１の矩形波―三角波変換回路の出力を反転する第１のインバータの出力と第２の矩形波―三角波変換回路の出力を反転する第２のインバータの出力を入力とする第２の閾値検出形位相比較器と、第１の閾値検出形位相比較器の出力と第２の閾値検出形位相比較器の出力を入力とする合成器と、合成器の出力を入力とするチャージポンプ回路とを有する。
そのため、トグル−フリップフロップ、矩形波−三角波変換回路および閾値検出形位相比較器を用いることにより、チャージポンプ回路からの出力信号の周期は、同期信号の周期の１／ｎとなる。すなわち、同じ時間内で位相の補正回数がｎ倍となる。よって、周波数シンセサイザのロックアップ時間の更なる短縮化を図ることができる。
さらに、トグル−フリップフロップ、矩形波−三角波変換回路および閾値検出形位相比較器を用いることで、離調周波数を広げることができる。すなわち、スプリアスを従来の位相同期回路より抑圧できる効果がある。
【００６１】
また、位相比較回路は、同期信号を入力とする第１のトグル−フリップフロップと、第１のトグル−フリップフロップの出力を入力とする第１の波形整形用フィルタと、入力信号を入力とする第２のトグル−フリップフロップと、第２のトグル−フリップフロップの出力を入力とする第２の波形整形用フィルタと、第１の波形整形用フィルタの出力と第２の波形整形用フィルタの出力を入力とする第１の閾値検出形位相比較器と、第１の波形整形用フィルタの出力を反転する第１のインバータの出力と第２の波形整形用フィルタの出力を反転する第２のインバータの出力を入力とする第２の閾値検出形位相比較器と、第１の閾値検出形位相比較器の出力と第２の閾値検出形位相比較器の出力を入力とする合成器と、合成器の出力を入力とするチャージポンプ回路とを有する。
そのため、トグル−フリップフロップ、波形整形用フィルタおよび閾値検出形位相比較器を用いることにより、チャージポンプ回路からの出力信号の周期は、同期信号の周期の１／ｎとなる。すなわち、同じ時間内で位相の補正回数がｎ倍となる。よって、周波数シンセサイザのロックアップ時間の更なる短縮化を図ることができる。
また、トグル−フリップフロップ、波形整形用フィルタおよび閾値検出形位相比較器を用いることで、離調周波数を広げることができる。すなわち、スプリアスを従来の位相同期回路より抑圧できる効果がある。
さらに、パッシブな波形整形用フィルタを用いるため、電流を消費しない。よって、位相比較回路の低電流化を図ることができる。
【００６２】
また、チャージポンプ回路の出力を入力とする閾値変更データの生成回路を更に有し、閾値検出形位相比較器は、閾値変更データの生成回路の出力を入力とする。
そのため、閾値の値を微小に変更する閾値変更データの生成回路の出力信号を閾値検出形位相比較器に入力することで、離調周波数を微小に変更することができる。従って、スプリアスの電力が離調周波数周辺に分散するため低レベルとなる。すなわち、スプリアスを従来の位相同期回路より抑圧できる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による位相同期回路を示す構成図である。
【図２】実施の形態１の位相比較回路の動作を示す信号波形を示す図である。
【図３】実施の形態１の位相比較回路の出力信号のスペクトルを示す図である。
【図４】この発明の実施の形態２による位相比較回路を示す構成図である。
【図５】実施の形態２の位相比較回路の動作を示す信号波形を示す図である。
【図６】実施の形態２の位相比較回路の出力信号のスペクトルを示す図である。
【図７】この発明の実施の形態３による位相比較回路を示す構成図である。
【図８】実施の形態３の位相比較回路の動作を示す信号波形を示す図である。
【図９】この発明の実施の形態４による位相比較回路を示す構成図である。
【図１０】実施の形態４の位相比較回路の動作を示す信号波形を示す図である。
【図１１】実施の形態４の位相比較回路の出力信号のスペクトルを示す図である。
【図１２】位相同期ループを含む従来の周波数シンセサイザの構成例である。
【図１３】従来の位相比較回路の構成例である。
【図１４】従来の位相比較器の動作を説明するためのタイミング波形を示す図である。
【図１５】可変分周器の出力信号（同期信号）および可変分周器の出力信号（入力信号）のスペクトルを示す図である。
【図１６】位相同期回路の出力周波数が収束しなくなる様子を説明するタイミング波形を示す図である。
【符号の説明】
１基準発振器、２第１の可変分周器、３第２の可変分周器、４位相比較回路、５ループフィルタ、６電圧制御発振器、７分周器制御回路、８第１のインバータ、９第２のインバータ、１０第１の位相比較器、１１第２の位相比較器、１２合成器、１４チャージポンプ回路、２２第１のトグル−フリップフロップ、２３第２のトグル−フリップフロップ、２４第１のｍ逓倍器、２５第２のｍ逓倍器、２６第１の矩形波―三角波変換回路、２７第２の矩形波―三角波変換回路、２８第１の閾値検出形位相比較器、２９第２の閾値検出形位相比較器、３０第１の波形整形用フィルタ、３１第２の波形整形用フィルタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency synthesizer, and more particularly to a phase synchronization circuit used for a frequency synthesizer.
[0002]
[Prior art]
FIG. 12 shows a configuration example of a conventional frequency synthesizer including a phase locked loop (PLL) shown in, for example, “Frequnecy Synthesizers Theory and Design” (John Wiley & Sons, pp. 51 by V. Manassewitsch). In FIG. 12, 1 is a reference oscillator, 2 and 3 are variable frequency dividers, 4 is a phase comparison circuit, 5 is a loop filter, 6 is a voltage controlled oscillator (VCO), and 7 is a frequency divider control circuit.
[0003]
Next, the operation will be described. In the frequency synthesizer of FIG. 12, the output signal d of the reference oscillator 1 that generates the reference signal. _Five (T) is input to the variable frequency divider 2. In this variable frequency divider 2, the output signal d has a frequency division number corresponding to the output signal of the frequency divider control circuit 7. _Five (T) is frequency-divided, and the output signal d of the variable frequency divider 2 ₁ (T) is input to the phase comparison circuit 4 as a synchronization signal. The output signal d of the VCO 6 that generates an oscillation signal _Four (T) is input to the variable frequency divider 3. In this variable frequency divider 3, the output signal d has a frequency division number corresponding to the output signal of the frequency divider control circuit 7. _Four Divide (t) and output signal d of variable frequency divider 3 ₂ (T) is input to the phase comparison circuit 4 as an input signal. In this phase comparison circuit 4, the input synchronization signal d ₁ (T) and input signal d ₂ The phase difference of (t) is converted to the output signal d _Three (T) is output to the loop filter 5. The signal d filtered by the loop filter 5 _Three (T) is input to the VCO 6 to converge the VCO 6 to a desired frequency.
[0004]
FIG. 13 shows a configuration example of a conventional phase comparison circuit 4 disclosed in, for example, Japanese Patent Laid-Open No. 5-110427. In FIG. 13, 8 and 9 are inverters, 10 and 11 are phase comparators, 12 is a combiner, and 14 is a charge pump circuit.
[0005]
Next, the operation will be described. In the phase comparison circuit of FIG. ₁ (T) and input signal d ₂ (T) is input to the first phase comparator 10. The synchronization signal d ₁ The output signal of the first inverter 8 that inverts (t) and the input signal d ₂ The output signal of the second inverter 9 that inverts (t) is input to the second phase comparator 11. The first phase comparator 10 and the second phase comparator 11 detect the phase difference between the two input signals. Then, the output of the first phase comparator 10 and the output signal of the second phase comparator 11 are input to the synthesizer 12. The output signal of the synthesizer 12 is input to the charge pump circuit 14, and the output signal d of the phase comparison circuit 4 is output from the charge pump circuit 14. _Three (T) is output.
[0006]
FIG. 14 shows timing waveforms for explaining the operation of the conventional phase comparator 4. In FIG. 14, a waveform 71 indicates a synchronization signal d. ₁ (T), the waveform 72 indicates the synchronization signal d by the first inverter 8. ₁ The inverted signal of (t), waveform 73 is the input signal d ₂ (T), the waveform 74 indicates the input signal d by the second inverter 9. ₂ The inverted signal of (t), waveform 75 is the output signal of the first phase comparator 10, waveform 76 is the output signal of the second phase comparator 11, and waveform 77 is the output signal d of the synthesizer 12. _Three (T) is shown respectively. In this description, the falling edge of the signal is detected in the phase comparator. An equivalent result can be obtained even if the rising edge of the signal is detected.
[0007]
As shown in FIG. 14, the timing of the phase comparison is synchronized with the synchronization signal d. ₁ When both the rising edge and falling edge of (t) are used, the output signal d from the charge pump circuit 14 _Three The period of (t) is the synchronization signal d ₁ Half the period of (t) (1 / (2 · f ₁ )). That is, the number of phase corrections is doubled within the same time. Therefore, it is possible to shorten the lock-up time of the frequency synthesizer.
[0008]
In addition, as shown in FIG. ₁ When only the rising edge or falling edge of (t) is set, the output signal of the charge pump circuit 14 (frequency f ₁ Detuning frequency f for the desired spurious wave due to _sp Is i · f ₁ (I = 1, 2, 3,...). As shown in FIG. 14, by setting the phase comparison timing to both edges, the frequency of the output signal of the charge pump circuit 14 is 2 · f. ₁ It becomes. Therefore f _sp Is 2 · i · f ₁ (I = 1, 2, 3,...) "Frequnecy Synthesizers Theory and Design" (John Wiley & Sons, pp.316 by V.Manassewitsch) _sp It is described that the spurious can be suppressed by 6 to 9 dB by the PLL when. That is, the spurious can be suppressed by setting the phase comparison timing to both edges.
[0009]
[Problems to be solved by the invention]
The output signal (synchronization signal) of the variable frequency divider 2 and the output signal (input signal) of the variable frequency divider 3 may not have a duty ratio of 50% depending on the frequency division number to be set. In this case, the output signal d of the conventional phase comparison circuit 4 shown in FIG. _Three For example, (t) has a waveform like a waveform 77 shown in FIG. 16, and the output frequency of the phase synchronization circuit does not converge.
[0010]
The present invention has been made to solve the above-described problems, and provides a phase synchronization circuit that can change the output frequency at high speed and stably even when the duty ratio of the synchronization signal or the input signal is not 50%. It aims to be realized.
[0011]
[Means for Solving the Problems]
The phase locked loop circuit according to the present invention includes a reference oscillator that generates a reference signal, a first variable frequency divider that divides the reference signal to generate a synchronization signal, and a first variable frequency that divides the oscillation signal to generate an input signal. 2 variable frequency dividers, a phase comparison circuit that inputs a synchronization signal and an input signal and outputs the phase difference between them, a loop filter that inputs the output of the phase comparison circuit and filters the signal, and an output of the loop filter The phase comparison circuit includes a first m-multiplier that receives a synchronization signal and a first toggle that receives the output of the first m-multiplier. A flip-flop, a second m-multiplier that receives an input signal, a second toggle-flip-flop that receives the output of the second m-multiplier, and an output of the first toggle-flip-flop The output of the second toggle flip-flop Of the first phase comparator, the output of the first inverter that inverts the output signal of the first toggle flip-flop, and the second inverter that inverts the output signal of the second toggle flip-flop. A second phase comparator having an output as an input; a synthesizer receiving an output of the first phase comparator and an output of the second phase comparator; a charge pump circuit receiving an output of the synthesizer; Have
[0012]
The phase comparison circuit also includes a first toggle-flip flop that receives a synchronization signal, a first rectangular wave-triangular wave conversion circuit that receives an output of the first toggle-flip flop, and an input signal. The second toggle-flip-flop, the second rectangular wave-triangular wave conversion circuit that receives the output of the second toggle-flip-flop, the output of the first rectangular wave-triangular wave conversion circuit, and the second Rectangular wave—first threshold detection type phase comparator that receives the output of the triangular wave conversion circuit, and first rectangular wave—the output of the first inverter that inverts the output of the triangular wave conversion circuit, and the second rectangular wave— A second threshold detection type phase comparator which receives an output of a second inverter that inverts an output of the triangular wave conversion circuit, and an output of the first threshold detection type phase comparator and a second threshold detection type phase comparator; A synthesizer with the output of And a charge pump circuit which receives the output of the forming device.
[0013]
In addition, the phase comparison circuit has a first toggle flip-flop that receives the synchronization signal, a first waveform shaping filter that receives the output of the first toggle flip-flop, and an input signal as input. The second toggle-flip flop, the second waveform shaping filter that receives the output of the second toggle-flip flop, the output of the first waveform shaping filter, and the output of the second waveform shaping filter , A first threshold detection type phase comparator, an output of the first inverter that inverts the output of the first waveform shaping filter, and a second inverter that inverts the output of the second waveform shaping filter , A second threshold detection type phase comparator that receives the output of the first threshold detection type, a synthesizer that receives the output of the first threshold detection type phase comparator and the output of the second threshold detection type phase comparator, and a synthesizer The output of And a Yajiponpu circuit.
[0014]
The threshold value change data generation circuit further includes an output of the charge pump circuit, and the threshold detection type phase comparator receives the output of the threshold value change data generation circuit.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
[0016]
Embodiment 1 FIG.
1 is a block diagram showing a phase locked loop circuit according to Embodiment 1 of the present invention. In FIG. 1, 1 is a reference oscillator, 2 and 3 are variable frequency dividers, 4 is a phase comparison circuit, 5 is a loop filter, 6 is a voltage controlled oscillator (VCO), and 7 is a frequency divider control circuit.
[0017]
Further, 8 and 9 are first and second inverters, 10 and 11 are first and second phase comparators, 12 is a combiner, and 14 is a charge pump circuit.
[0018]
Further, 22 and 23 are first and second toggle flip-flops (hereinafter referred to as T-FF), 24 and 25 are first and second m multipliers, f ₁ Is the synchronization signal d ₁ Frequency of (t), f ₂ Is the input signal d ₂ (T) frequency.
[0019]
In the first embodiment, means for enabling the output frequency of the phase synchronization circuit to be changed at high speed even when the duty ratio of the input signal (synchronization signal and input signal) to the phase comparison circuit 4 is not 50% is shown. . In the frequency synthesizer according to the configuration of the present invention, except for the first T-FF 22, the second T-FF 23, the first m multiplier 24, and the second m multiplier 25, the conventional synthesizer shown in FIG. The configuration of this phase comparison circuit is the same.
[0020]
Next, the operation will be described. In the phase comparison circuit 4 of FIG. 1, for example, the synchronization signal d whose duty ratio is not 50% ₁ (T) is input to the first m multiplier 24. In the first m multiplier 24, the synchronization signal d ₁ An output signal obtained by multiplying the frequency of (t) by m (frequency m · f ₁ ) Is input to the first T-FF 22.
[0021]
The first T-FF 22 inverts the logic level of the output signal of the first T-FF 22 at every rising edge of the input signal. That is, when the logic level of the output signal is High, the output signal is switched to Low, and when it is Low, the output signal is switched to High. Thus, the time when the logic level of the output signal of the first T-FF 22 is High is one cycle of the input signal, and the time when the logic level is Low is also one cycle of the input signal. Therefore, the duty ratio of the output signal of the first T-FF 22 is 50%. The frequency of the output signal of the first T-FF 22 is half the frequency of the input signal of the first T-FF 22 (m · f ₁ / 2).
[0022]
Similarly, an input signal d whose duty ratio is not 50% ₂ (T) is input to the second m multiplier 25, and the output of the second m multiplier 25 is input to the second T-FF 23, thereby obtaining an input signal having a duty ratio of 50%.
[0023]
The first phase comparator 10 outputs the phase difference between the output signal of the first T-FF 22 and the output signal of the second T-FF 23 as an output signal. Similarly, in the second phase comparator 11, the output signal of the first inverter 8 that inverts the output signal of the first T-FF 22 and the second inverter 9 that inverts the output signal of the second T-FF 23. Is output as an output signal. The synthesizer 12 synthesizes the output signal of the first phase comparator 10 and the output signal of the second phase comparator 11, and outputs them to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
[0024]
FIG. 2 shows a signal waveform indicating the operation of the phase comparison circuit of the present embodiment. Here, the description is made assuming that the multiplication factor m of the m multiplier is 2. In FIG. 2, a waveform 101 is a synchronization signal, a waveform 102 is an output signal of the first m-multiplier 24, a waveform 103 is an output signal of the first T-FF 22, and a waveform 104 is a first signal that inverts the synchronization signal. 1 is the output signal of the inverter 8, the waveform 105 is the input signal, the waveform 106 is the output signal of the second inverter 9 that inverts the input signal, and the waveform 107 is the output signal of the first phase comparator 10, the waveform 108 Represents the output signal of the second phase comparator 11, and the waveform 109 represents the output signal of the synthesizer 12.
[0025]
As shown in FIG. 2, an output signal d from the charge pump circuit 14 is obtained by using an m multiplier and T-FF. _Three The period of (t) is the synchronization signal d ₁ 1 / of period (t) m and Become. That is, the number of phase corrections is m times within the same time. Therefore, it is possible to further shorten the lock-up time of the frequency synthesizer.
[0026]
Even if the duty ratio of the synchronization signal or the input signal is other than 50%, the signal duty ratio is changed to 50% in the phase comparison circuit of this embodiment, so that the lock-up can be realized stably.
[0027]
FIG. 3 shows the spectrum of the output signal of the phase comparison circuit 4. By using an m multiplier and T-FF, f _sp M · i · f ₁ (M> 2, i = 1, 2, 3,...). That is, by using the phase comparison circuit of the present embodiment, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
[0028]
Embodiment 2. FIG.
4 is a block diagram showing a phase comparison circuit according to Embodiment 2 of the present invention. In the figure, the same reference numerals as those in the first embodiment are omitted for the same or corresponding parts. Reference numerals 26 and 27 denote first and second rectangular wave-triangular wave conversion circuits, and 28 and 29 denote first and second threshold detection type phase comparison circuits.
[0029]
In Embodiment 1, it has been shown that high-speed lockup is possible by using a T-FF and an m multiplier. In the second embodiment, a phase comparison circuit having another configuration capable of high-speed lockup will be described.
[0030]
Next, the operation will be described. In the phase comparison circuit 4 of FIG. 4, for example, the synchronization signal d whose duty ratio is not 50% ₁ (T) (frequency f ₁ ) Is input to the first T-FF 22. The output signal of the first T-FF 22 is a rectangular wave with a duty ratio of 50%, and the frequency of the output signal is f ₁ / 2.
[0031]
The first rectangular wave-triangular wave conversion circuit 26 converts the output signal of the first T-FF 22 that is a rectangular wave into a triangular waveform signal. The frequency of the output signal of the first rectangular wave-triangular wave conversion circuit 26 is the same as the frequency of the input signal f ₁ / 2.
[0032]
Similarly, an input signal d whose duty ratio is not 50% ₂ By inputting (t) to the second T-FF 23 and inputting the output of the second T-FF 23 to the second rectangular wave-triangular wave conversion circuit 27, a triangular waveform signal with a duty ratio of 50% is obtained. obtain.
[0033]
The first threshold value detection type phase comparator 28 detects the threshold value at the rise and fall of the input signal to the first threshold value detection type phase comparator 28, so that the first rectangular wave-triangular wave conversion circuit 26 The phase difference between the output signal and the output signal of the second rectangular wave-triangular wave conversion circuit 27 is obtained, and this phase difference is output as the output signal of the first threshold detection type phase comparator 28. There may be a plurality of threshold values, which are stored in the first threshold detection type phase comparator 28. Note that this threshold value may be stored in an external memory.
[0034]
Similarly, in the second threshold detection type phase comparator 29, the output signal of the first inverter 8 that inverts the output signal of the first rectangular wave-triangular wave conversion circuit 26 and the second rectangular wave-triangular wave conversion circuit 27. The phase difference of the output signal of the second inverter 9 that inverts the output signal is output as an output signal. The synthesizer 12 synthesizes the output signals of the first threshold detection type phase comparator 28 and the second threshold detection type phase comparator 29 and outputs them to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
[0035]
FIG. 5 shows signal waveforms indicating the operation of the phase comparison circuit of the present embodiment. Here, the number n of threshold values in the threshold detection type phase comparator is 2 (once during rising and once during falling). In FIG. 5, a waveform 111 is an output signal of the first rectangular wave-triangular wave conversion circuit 26, and a waveform 112 is an output signal of the first inverter 8 that inverts the output signal of the first rectangular wave-triangular wave conversion circuit 26. , Waveform 113 is an output signal of the second rectangular wave-triangular wave conversion circuit 27, waveform 114 is an output signal of the second inverter 9 that inverts the output signal of the second rectangular wave-triangular wave conversion circuit 27, and waveform 115. Is the output signal of the first threshold detection type phase comparator 28, the waveform 116 is the output signal of the second threshold detection type phase comparator 29, and the waveform 117 is the output signal of the synthesizer 12.
[0036]
As shown in FIG. 5, the output signal d from the charge pump circuit 14 is obtained by using a T-FF, a rectangular wave-triangular wave conversion circuit, and a threshold detection type phase comparator. _Three The period of (t) is the synchronization signal d ₁ 1 / of period (t) n and Become. That is, the number of phase corrections is n times within the same time. Therefore, it is possible to further shorten the lock-up time of the frequency synthesizer.
[0037]
Even if the duty ratio of the synchronization signal or the input signal is other than 50%, the signal duty ratio is changed to 50% in the phase comparison circuit of this embodiment, so that the lock-up can be realized stably.
[0038]
FIG. 6 shows the spectrum of the output signal of the phase comparison circuit 4. By using a T-FF, a rectangular wave-triangular wave conversion circuit, and a threshold detection type phase comparator, f _sp N · i · f ₁ (N> 2, i = 1, 2, 3,...). That is, by using the phase comparison circuit of the present embodiment, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
[0039]
Embodiment 3 FIG.
FIG. 7 is a block diagram showing a phase comparison circuit according to Embodiment 3 of the present invention. In the figure, the same reference numerals as those in the first embodiment and the second embodiment are omitted for the same or corresponding parts. Reference numerals 30 and 31 denote first and second waveform shaping filters.
[0040]
In the second embodiment, it has been shown that high-speed lockup is possible by using a T-FF and a threshold detection type phase comparator. In the third embodiment, a phase comparison circuit having another configuration capable of high-speed lockup will be described.
[0041]
Next, the operation will be described. In the phase comparison circuit of FIG. 7, for example, the synchronization signal d whose duty ratio is not 50%. ₁ (T) (frequency f ₁ ) Is input to the first T-FF 22. The output signal of the first T-FF 22 is a rectangular wave with a duty ratio of 50%, and the frequency of the output signal is f ₁ / 2.
[0042]
The first waveform shaping filter 30 converts the output signal of the first T-FF 22, which is a rectangular wave, into a curved waveform signal without corners. The frequency of the output signal of the first waveform shaping filter 30 is the same as the frequency of the input signal f ₁ / 2.
[0043]
Similarly, an input signal d whose duty ratio is not 50% ₂ (T) is input to the second T-FF 23 and the output of the second T-FF 23 is input to the second waveform shaping filter 31 to obtain a curve waveform signal with a duty ratio of 50%.
[0044]
In the first threshold detection type phase comparator 28, the phase difference between the output signal of the first waveform shaping filter 30 and the output signal of the second waveform shaping filter 31 is obtained, and this phase difference is detected as the first threshold value detection. As an output signal of the phase comparator 28. There may be a plurality of threshold values, which are stored in the first threshold detection type phase comparator 28. Note that this threshold value may be stored in an external memory.
[0045]
Similarly, the second threshold detection type phase comparator 29 inverts the output signal of the first inverter 8 that inverts the output of the first waveform shaping filter 30 and the output of the second waveform shaping filter 31. The phase difference of the output signal of the second inverter 9 is output as an output signal. The synthesizer 12 synthesizes the outputs of the first threshold detection type phase comparator 28 and the second threshold detection type phase comparator 29 and outputs them to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
[0046]
FIG. 8 shows signal waveforms showing the operation of the phase comparison circuit of this embodiment. Here, the number n of threshold values in the threshold detection type phase comparator is 2 (once during rising and once during falling). In FIG. 8, a waveform 121 is an output signal of the first waveform shaping filter 30, a waveform 122 is an output signal of the first inverter 8 that inverts an output signal of the first waveform shaping filter 30, and a waveform 123 is , The output signal of the second waveform shaping filter 31, the waveform 124 is the output signal of the second inverter 9 that inverts the output signal of the second waveform shaping filter 31, and the waveform 125 is the first threshold detection type The output signal of the phase comparator 28, the waveform 126 indicates the output signal of the second threshold detection type phase comparator 29, and the waveform 127 indicates the output signal of the combiner 12.
[0047]
As shown in FIG. 8, the output signal d from the charge pump circuit 14 is obtained by using a T-FF, a filter, and a threshold detection type phase comparator. _Three The period of (t) is the synchronization signal d ₁ 1 / of period (t) n and Become. That is, the number of phase corrections is n times within the same time. Therefore, it is possible to further shorten the lock-up time of the frequency synthesizer.
[0048]
Even if the duty ratio of the synchronization signal or the input signal is other than 50%, the signal duty ratio is changed to 50% in the phase comparison circuit of this embodiment, so that the lock-up can be realized stably.
[0049]
By using a T-FF, a filter, and a threshold detection type phase comparator, as shown in FIG. _sp N · i · f ₁ (N> 2, i = 1, 2, 3,...). That is, by using the phase comparison circuit of the present embodiment, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
[0050]
In the second embodiment, a rectangular wave-triangular wave conversion circuit is used. However, since it is an active circuit, current is consumed. In Embodiment 3, since a passive waveform shaping filter is used, no current is consumed. Therefore, the third embodiment can reduce the current of the phase comparison circuit as compared with the second embodiment.
[0051]
Embodiment 4 FIG.
FIG. 9 is a block diagram showing a phase comparison circuit according to Embodiment 4 of the present invention. In the figure, the same reference numerals as those in the third embodiment are omitted for the same or corresponding parts. Reference numeral 32 denotes a threshold value change data generation circuit.
[0052]
In the second embodiment and the third embodiment described above, the threshold value of the threshold detection type phase comparator is a fixed value with respect to time. In the fourth embodiment, a phase comparison circuit having a configuration in which the threshold value is changed every time will be described.
[0053]
Next, the operation will be described. In the phase comparison circuit of FIG. 9, threshold change data for slightly changing the threshold of the threshold detection type phase comparator is output from the threshold change data generation circuit 32, and the first threshold detection type phase comparator 28 and the second threshold detection type phase comparator 28 To the threshold detection type phase comparator 29.
[0054]
The threshold detection type phase shifter 28 adds or subtracts the output signal of the threshold change data generation circuit 32 to the threshold stored in the threshold detection type phase shifter. Then, a phase difference between the output of the first waveform shaping filter 30 and the output of the second waveform shaping filter 31 at the changed threshold is obtained, and this phase difference is output from the first threshold detection type phase comparator 28. Output as a signal.
[0055]
Similarly, in the threshold detection type phase shifter 29, the first inverter 8 that inverts the output signal of the first waveform shaping filter 30 using the threshold value changed by the output signal of the threshold value change data generation circuit 32. The phase difference between the output and the output of the second inverter 9 that inverts the output signal of the second waveform shaping filter 31 is obtained, and this phase difference is output as the output signal of the second threshold detection type phase comparator 29. The synthesizer 12 synthesizes the output signals of the first threshold detection type phase comparator 28 and the second threshold detection type phase comparator 29 and outputs them to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
[0056]
FIG. 10 shows signal waveforms showing the operation of the phase comparison circuit of this embodiment. Here, the number n of threshold values in the threshold detection type phase comparator is 2 (once during rising and once during falling). In FIG. 10, a waveform 131 is an output signal of the first waveform shaping filter 30, a waveform 132 is an output signal of the first inverter 8 that inverts an output of the first waveform shaping filter 30, and a waveform 133 is The output signal of the second waveform shaping filter 31, the waveform 134 is the output signal of the second inverter 9 that inverts the output of the second waveform shaping filter 31, and the waveform 135 is the first threshold detection type phase comparison The output signal of the combiner 28, the waveform 136 indicates the output signal of the second threshold detection type phase comparator 29, and the waveform 137 indicates the output signal of the combiner 12.
[0057]
As shown in FIG. 10, the output signal d from the charge pump circuit 14 is changed by slightly changing the threshold value. _Three The period of (t) is also changed minutely.
[0058]
FIG. 11 shows the spectrum of the output signal of the phase comparison circuit 4. By inputting the output signal of the threshold value change data generation circuit 32 for minutely changing the threshold value to the threshold detection type phase comparator, f _sp Can be changed minutely. Therefore, the spurious power is f _sp It is low level because it is distributed around. That is, by using the phase comparison circuit of the present embodiment, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
[0059]
【The invention's effect】
The phase locked loop circuit according to the present invention includes a reference oscillator that generates a reference signal, a first variable frequency divider that divides the reference signal to generate a synchronization signal, and a first variable frequency that divides the oscillation signal to generate an input signal. 2 variable frequency dividers, a phase comparison circuit that inputs a synchronization signal and an input signal and outputs the phase difference between them, a loop filter that inputs the output of the phase comparison circuit and filters the signal, and an output of the loop filter The phase comparison circuit includes a first m-multiplier that receives a synchronization signal and a first toggle that receives the output of the first m-multiplier. A flip-flop, a second m-multiplier that receives an input signal, a second toggle-flip-flop that receives the output of the second m-multiplier, and an output of the first toggle-flip-flop The output of the second toggle flip-flop Of the first phase comparator, the output of the first inverter that inverts the output signal of the first toggle flip-flop, and the second inverter that inverts the output signal of the second toggle flip-flop. A second phase comparator having an output as an input; a synthesizer receiving an output of the first phase comparator and an output of the second phase comparator; a charge pump circuit receiving an output of the synthesizer; Have
Therefore, by using the m multiplier and the toggle flip-flop, the cycle of the output signal from the charge pump circuit becomes 1 / m of the cycle of the synchronization signal. That is, the number of phase corrections is m times within the same time. Therefore, it is possible to further shorten the lock-up time of the frequency synthesizer.
Even if the duty ratio of the synchronization signal or the input signal is other than 50%, the signal duty ratio is changed to 50% in the phase comparison circuit, so that the lockup can be realized stably.
Furthermore, the detuning frequency can be expanded by using an m multiplier and a toggle flip-flop. That is, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
[0060]
The phase comparison circuit also includes a first toggle-flip flop that receives a synchronization signal, a first rectangular wave-triangular wave conversion circuit that receives an output of the first toggle-flip flop, and an input signal. The second toggle-flip-flop, the second rectangular wave-triangular wave conversion circuit that receives the output of the second toggle-flip-flop, the output of the first rectangular wave-triangular wave conversion circuit, and the second Rectangular wave—first threshold detection type phase comparator that receives the output of the triangular wave conversion circuit, and first rectangular wave—the output of the first inverter that inverts the output of the triangular wave conversion circuit, and the second rectangular wave— A second threshold detection type phase comparator which receives an output of a second inverter that inverts an output of the triangular wave conversion circuit, and an output of the first threshold detection type phase comparator and a second threshold detection type phase comparator; A synthesizer with the output of And a charge pump circuit which receives the output of the forming device.
Therefore, by using a toggle flip-flop, a rectangular wave-triangular wave conversion circuit, and a threshold detection type phase comparator, the cycle of the output signal from the charge pump circuit becomes 1 / n of the cycle of the synchronization signal. That is, the number of phase corrections is n times within the same time. Therefore, it is possible to further shorten the lock-up time of the frequency synthesizer.
Furthermore, the detuning frequency can be expanded by using a toggle flip-flop, a rectangular wave-triangular wave conversion circuit, and a threshold detection type phase comparator. That is, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
[0061]
In addition, the phase comparison circuit has a first toggle flip-flop that receives the synchronization signal, a first waveform shaping filter that receives the output of the first toggle flip-flop, and an input signal as input. The second toggle-flip flop, the second waveform shaping filter that receives the output of the second toggle-flip flop, the output of the first waveform shaping filter, and the output of the second waveform shaping filter , A first threshold detection type phase comparator, an output of the first inverter that inverts the output of the first waveform shaping filter, and a second inverter that inverts the output of the second waveform shaping filter , A second threshold detection type phase comparator that receives the output of the first threshold detection type, a synthesizer that receives the output of the first threshold detection type phase comparator and the output of the second threshold detection type phase comparator, and a synthesizer The output of And a Yajiponpu circuit.
Therefore, by using the toggle flip-flop, the waveform shaping filter, and the threshold detection type phase comparator, the cycle of the output signal from the charge pump circuit becomes 1 / n of the cycle of the synchronization signal. That is, the number of phase corrections is n times within the same time. Therefore, it is possible to further shorten the lock-up time of the frequency synthesizer.
Further, by using a toggle flip-flop, a waveform shaping filter, and a threshold detection type phase comparator, the detuning frequency can be expanded. That is, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
Furthermore, since a passive waveform shaping filter is used, no current is consumed. Therefore, the current of the phase comparison circuit can be reduced.
[0062]
The threshold value change data generation circuit further includes an output of the charge pump circuit, and the threshold detection type phase comparator receives the output of the threshold value change data generation circuit.
Therefore, the detuning frequency can be minutely changed by inputting the output signal of the threshold value change data generation circuit for minutely changing the threshold value to the threshold detection type phase comparator. Therefore, since the spurious power is dispersed around the detuning frequency, the level becomes low. That is, there is an effect that spurious can be suppressed from the conventional phase synchronization circuit.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a phase locked loop circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing signal waveforms indicating the operation of the phase comparison circuit according to the first embodiment.
FIG. 3 is a diagram illustrating a spectrum of an output signal of the phase comparison circuit according to the first embodiment.
FIG. 4 is a block diagram showing a phase comparison circuit according to a second embodiment of the present invention.
FIG. 5 is a diagram showing signal waveforms indicating the operation of the phase comparison circuit according to the second embodiment.
FIG. 6 is a diagram illustrating a spectrum of an output signal of the phase comparison circuit according to the second embodiment.
FIG. 7 is a block diagram showing a phase comparison circuit according to a third embodiment of the present invention.
FIG. 8 is a diagram showing signal waveforms indicating the operation of the phase comparison circuit according to the third embodiment.
FIG. 9 is a block diagram showing a phase comparison circuit according to a fourth embodiment of the present invention.
FIG. 10 is a diagram illustrating signal waveforms indicating the operation of the phase comparison circuit according to the fourth embodiment.
FIG. 11 is a diagram illustrating a spectrum of an output signal of the phase comparison circuit according to the fourth embodiment.
FIG. 12 is a configuration example of a conventional frequency synthesizer including a phase locked loop.
FIG. 13 is a configuration example of a conventional phase comparison circuit.
FIG. 14 is a diagram showing timing waveforms for explaining the operation of a conventional phase comparator.
FIG. 15 is a diagram illustrating a spectrum of an output signal (synchronization signal) of a variable frequency divider and an output signal (input signal) of the variable frequency divider.
FIG. 16 is a diagram illustrating timing waveforms for explaining a situation in which the output frequency of the phase synchronization circuit does not converge.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Reference oscillator, 2 1st variable frequency divider, 2nd variable frequency divider, 4 Phase comparison circuit, 5 Loop filter, 6 Voltage control oscillator, 7 Frequency divider control circuit, 8 1st inverter, 9 Second inverter, 10 first phase comparator, 11 second phase comparator, 12 synthesizer, 14 charge pump circuit, 22 first toggle flip-flop, 23 second toggle flip-flop, 24 second 1 m-multiplier, 25 second m-multiplier, 26 first rectangular wave-triangular wave conversion circuit, 27 second rectangular wave-triangular wave conversion circuit, 28 first threshold detection type phase comparator, 29 second 30 threshold detection type phase comparator, 30 first waveform shaping filter, 31 second waveform shaping filter.

Claims

A reference oscillator that generates a reference signal; a first variable frequency divider that divides the reference signal to generate a synchronization signal; a second variable frequency divider that divides an oscillation signal to generate an input signal; A phase comparison circuit that inputs the synchronization signal and the input signal and outputs a phase difference between them, a loop filter that receives the output of the phase comparison circuit and filters the signal, and a voltage control that receives the output of the loop filter A phase synchronization circuit comprising an oscillator,
The phase comparison circuit includes a first m-multiplier that receives the synchronization signal, a first toggle flip-flop that receives the output of the first m-multiplier, and the input signal. A second m-multiplier, a second toggle flip-flop that receives the output of the second m-multiplier, an output of the first toggle flip-flop, and a second toggle flip-flop A first phase comparator having an output as an input; an output of a first inverter that inverts an output signal of the first toggle flip-flop; and a second that inverts an output signal of the second toggle flip-flop. A second phase comparator that receives the output of the first inverter, a synthesizer that receives the output of the first phase comparator and the output of the second phase comparator, and the output of the synthesizer Charge pump circuit Phase locked loop circuit characterized by having a.

The phase comparison circuit includes: a first toggle flip-flop that receives the synchronization signal; a first rectangular wave-triangular wave conversion circuit that receives an output of the first toggle flip-flop; and the input signal , The second toggle-flip flop, the second rectangular wave-triangular wave conversion circuit receiving the output of the second toggle-flip flop, and the output of the first rectangular wave-triangular wave conversion circuit And a first threshold detection type phase comparator that receives the output of the second rectangular wave-triangular wave conversion circuit, and an output of a first inverter that inverts the output of the first rectangular wave-triangular wave conversion circuit. A second threshold detection type phase comparator that receives an output of a second inverter that inverts an output of the second rectangular wave-triangular wave conversion circuit; an output of the first threshold detection type phase comparator; Second threshold detection type Phase synchronization circuit according to claim 1, characterized in that it comprises a combiner which receives the output of the phase comparator, a charge pump circuit for receiving the output of the combiner.

The phase comparison circuit receives a first toggle flip-flop that receives the synchronization signal, a first waveform shaping filter that receives the output of the first toggle flip-flop, and the input signal. The second toggle flip-flop, the second waveform shaping filter that receives the output of the second toggle flip-flop, the output of the first waveform shaping filter, and the second waveform A first threshold detection type phase comparator that receives an output of the shaping filter, an output of a first inverter that inverts an output of the first waveform shaping filter, and an output of the second waveform shaping filter; The second threshold detection type phase comparator that receives the output of the second inverter that inverts the output, the output of the first threshold detection type phase comparator, and the output of the second threshold detection type phase comparator. Input and That synthesizer and a phase synchronization circuit according to claim 1, characterized in that it comprises a charge pump circuit for receiving the output of the combiner.

A threshold change data generation circuit that receives the output of the charge pump circuit as an input;
4. The phase synchronization circuit according to claim 2, wherein the threshold detection type phase comparator receives an output of the threshold change data generation circuit as an input.