JP2002290231A - Phase locked loop circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、周波数シンセサイ
ザに関し、特に周波数シンセサイザに用いる位相同期回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer and, more particularly, to a phase locked loop used in a frequency synthesizer.
【０００２】[0002]
【従来の技術】図１２は、例えば「Frequnecy Synthesi
zers Theory and Design」（V.Manassewitsch著 John W
iley & Sons、pp.51）などに示された位相同期ループ
（ＰＬＬ）を含む従来の周波数シンセサイザの構成例で
ある。図１２において、１は基準発振器、２および３は
可変分周器、４は位相比較回路、５はループフィルタ、
６は電圧制御発振器（ＶＣＯ）、７は分周器制御回路で
ある。2. Description of the Related Art FIG. 12 shows, for example, "Frequnecy Synthesi
zers Theory and Design "by John W. Manassewitsch
This is a configuration example of a conventional frequency synthesizer including a phase locked loop (PLL) shown in iley & Sons, pp. 51). In FIG. 12, 1 is a reference oscillator, 2 and 3 are variable frequency dividers, 4 is a phase comparison circuit, 5 is a loop filter,
Reference numeral 6 denotes a voltage controlled oscillator (VCO), and reference numeral 7 denotes a frequency divider control circuit.
【０００３】次に動作を説明する。図１２の周波数シン
セサイザにおいて、基準信号を発生する基準発振器１の
出力信号ｄ5（ｔ）を可変分周器２に入力する。この可
変分周器２では、分周器制御回路７の出力信号に応じた
分周数で出力信号ｄ5（ｔ）を分周し、可変分周器２の
出力信号ｄ1（ｔ）を同期信号として位相比較回路４に
入力する。また発振信号を発生するＶＣＯ６の出力信号
ｄ4（ｔ）を可変分周器３に入力する。この可変分周器
３では、分周器制御回路７の出力信号に応じた分周数で
出力信号ｄ4（ｔ）を分周し、可変分周器３の出力信号
ｄ2（ｔ）を入力信号として位相比較回路４に入力す
る。この位相比較回路４では、入力された同期信号ｄ1
（ｔ）と入力信号ｄ2（ｔ）の位相差を出力信号ｄ
3（ｔ）としてループフィルタ５に出力する。ループフ
ィルタ５で濾波された信号ｄ3（ｔ）はＶＣＯ６に入力
され、ＶＣＯ６を所望の周波数に収束させる。Next, the operation will be described. In the frequency synthesizer of FIG. 12, an output signal d 5 (t) of a reference oscillator 1 that generates a reference signal is input to a variable frequency divider 2. In the variable frequency divider 2, the output signal d 5 (t) is divided by a frequency corresponding to the output signal of the frequency divider control circuit 7, and the output signal d 1 (t) of the variable frequency divider 2 is It is input to the phase comparison circuit 4 as a synchronization signal. The output signal d 4 (t) of the VCO 6 that generates an oscillation signal is input to the variable frequency divider 3. The variable frequency divider 3 divides the output signal d 4 (t) by a frequency corresponding to the output signal of the frequency divider control circuit 7, and outputs the output signal d 2 (t) of the variable frequency divider 3. It is input to the phase comparison circuit 4 as an input signal. In this phase comparison circuit 4, the input synchronization signal d 1
(T) and the phase difference between the input signal d 2 (t) and the output signal d
3 Output to the loop filter 5 as (t). The signal d 3 (t) filtered by the loop filter 5 is input to the VCO 6 and converges the VCO 6 to a desired frequency.
【０００４】図１３は、例えば特開平５−１１０４２７
号公報などに示された従来の位相比較回路４の構成例で
ある。図１３において、８および９はインバータ、１０
および１１は位相比較器、１２は合成器、１４はチャー
ジポンプ回路である。FIG. 13 shows, for example, Japanese Patent Application Laid-Open No. Hei 5-110427.
1 is a configuration example of a conventional phase comparison circuit 4 disclosed in Japanese Unexamined Patent Publication (Kokai) No. H10-15095. In FIG. 13, 8 and 9 are inverters, 10
Numeral 11 denotes a phase comparator, 12 denotes a combiner, and 14 denotes a charge pump circuit.
【０００５】次に動作を説明する。図１３の位相比較回
路において、同期信号ｄ1（ｔ）と入力信号ｄ2（ｔ）と
を第１の位相比較器１０に入力する。また同期信号ｄ1
（ｔ）を反転する第１のインバータ８の出力信号と入力
信号ｄ2（ｔ）を反転する第２のインバータ９の出力信
号を第２の位相比較器１１に入力する。第１の位相比較
器１０および第２の位相比較器１１では、それぞれ入力
された２つの信号の位相差を検出する。そして第１の位
相比較器１０の出力と第２の位相比較器１１の出力信号
を合成器１２に入力する。合成器１２の出力信号をチャ
ージポンプ回路１４に入力し、チャージポンプ回路１４
から位相比較回路４の出力信号ｄ3（ｔ）を出力する。Next, the operation will be described. In the phase comparison circuit of FIG. 13, the synchronization signal d 1 (t) and the input signal d 2 (t) are input to the first phase comparator 10. The synchronization signal d 1
The output signal of the first inverter 8 for inverting (t) and the output signal of the second inverter 9 for inverting the input signal d 2 (t) are input to the second phase comparator 11. The first and second phase comparators 10 and 11 detect the phase difference between the two input signals. Then, the output of the first phase comparator 10 and the output signal of the second phase comparator 11 are input to the combiner 12. The output signal of the synthesizer 12 is input to the charge pump circuit 14, and the charge pump circuit 14
Output the output signal d 3 (t) of the phase comparison circuit 4 from
【０００６】図１４に、この従来の位相比較器４の動作
を説明するためのタイミング波形を示す。図１４におい
て、波形７１は、同期信号ｄ1（ｔ）、波形７２は、第
１のインバータ８による同期信号ｄ1（ｔ）の反転信
号、波形７３は、入力信号ｄ2（ｔ）、波形７４は、第
２のインバータ９による入力信号ｄ2（ｔ）の反転信
号、波形７５は、第１の位相比較器１０の出力信号、波
形７６は、第２の位相比較器１１の出力信号、波形７７
は、合成器１２の出力信号ｄ3（ｔ）をそれぞれ示す。
この説明では、位相比較器において、信号の立ち下がり
エッジを検出するものとしている。信号の立ち上がりエ
ッジを検出するものでも同等の結果が得られる。FIG. 14 shows timing waveforms for explaining the operation of the conventional phase comparator 4. 14, a waveform 71 is a synchronization signal d 1 (t), a waveform 72 is an inverted signal of the synchronization signal d 1 (t) by the first inverter 8, and a waveform 73 is an input signal d 2 (t) and a waveform. 74 is an inverted signal of the input signal d 2 (t) from the second inverter 9, waveform 75 is an output signal of the first phase comparator 10, waveform 76 is an output signal of the second phase comparator 11, Waveform 77
Indicates an output signal d 3 (t) of the synthesizer 12.
In this description, it is assumed that the falling edge of the signal is detected in the phase comparator. The same result can be obtained by detecting the rising edge of the signal.
【０００７】図１４に示すように、位相比較のタイミン
グを同期信号ｄ1（ｔ）の立ち上がりエッジと立ち下が
りエッジの両エッジとした場合、チャージポンプ回路１
４からの出力信号ｄ3（ｔ）の周期は、同期信号ｄ
1（ｔ）の周期の半分（１／（２・ｆ1））となる。すな
わち、同じ時間内で位相の補正回数が２倍となる。よっ
て、周波数シンセサイザのロックアップ時間の短縮化を
図ることができる。As shown in FIG. 14, when the timing of the phase comparison is set to both the rising edge and the falling edge of the synchronization signal d 1 (t), the charge pump circuit 1
The cycle of the output signal d 3 (t) from the sync signal d
It is half (1 / (2 · f 1 )) of the period of 1 (t). That is, the number of phase corrections is doubled within the same time. Therefore, the lock-up time of the frequency synthesizer can be reduced.
【０００８】また、図１５に示すように、位相比較のタ
イミングを同期信号ｄ1（ｔ）の立ち上がりエッジまた
は立ち下がりエッジのみとした場合、チャージポンプ回
路１４の出力信号（周波数ｆ1）に起因するスプリアス
の所望波に対する離調周波数ｆspはｉ・ｆ1（ｉ＝１、
２、３、・・・）である。図１４に示すように位相比較
のタイミングを両エッジとすることで、チャージポンプ
回路１４の出力信号の周波数は２・ｆ1となる。よって
ｆspは２・ｉ・ｆ1（ｉ＝１、２、３、・・・）とな
る。「Frequnecy Synthesizers Theory and Design」
（V.Manassewitsch著John Wiley & Sons、pp.316）に
は、ｆspが２倍になると、ＰＬＬによりスプリアスを６
〜９ｄＢ抑圧できると記述されている。すなわち、位相
比較のタイミングを両エッジとすることで、スプリアス
を抑圧できる効果がある。As shown in FIG. 15, when the timing of the phase comparison is only the rising edge or the falling edge of the synchronizing signal d 1 (t), the timing is caused by the output signal (frequency f 1 ) of the charge pump circuit 14. The detuned frequency f sp of the desired spurious response is i · f 1 (i = 1,
2, 3, ...). By setting the timing of the phase comparison to both edges as shown in FIG. 14, the frequency of the output signal of the charge pump circuit 14 becomes 2 · f 1 . Therefore, f sp is 2 · i · f 1 (i = 1, 2, 3,...). "Frequnecy Synthesizers Theory and Design"
(V. Manassewitsch, John Wiley & Sons, pp. 316) states that when f sp is doubled, the spurs are reduced by 6 by PLL.
It is described that ９9 dB can be suppressed. That is, there is an effect that spurious can be suppressed by setting the timing of the phase comparison to both edges.
【０００９】[0009]
【発明が解決しようとする課題】可変分周器２の出力信
号（同期信号）および可変分周器３の出力信号（入力信
号）は、設定する分周数によっては、デューティ比が５
０％とならない場合がある。この場合、図１３に示す従
来の位相比較回路４の出力信号ｄ3（ｔ）は、例えば図
１６に示す波形７７のような波形となり、位相同期回路
の出力周波数が収束しなくなるという問題点があった。The output signal (synchronous signal) of the variable frequency divider 2 and the output signal (input signal) of the variable frequency divider 3 have a duty ratio of 5 depending on the frequency division number to be set.
It may not be 0%. In this case, the output signal d 3 (t) of the conventional phase comparator 4 shown in FIG. 13 has a waveform such as the waveform 77 shown in FIG. 16, for example, and the output frequency of the phase locked loop does not converge. there were.
【００１０】本発明は上記のような課題を解決するため
になされたもので、同期信号または入力信号のデューテ
ィ比が５０％ではなくても、高速かつ安定に出力周波数
の変更を可能とする位相同期回路を実現することを目的
とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has a phase which enables a high-speed and stable change of an output frequency even if the duty ratio of a synchronization signal or an input signal is not 50%. It is intended to realize a synchronous circuit.
【００１１】[0011]
【課題を解決するための手段】この発明に係る位相同期
回路は、基準信号を発生する基準発振器と、基準信号を
分周し同期信号を生成する第１の可変分周器と、発振信
号を分周し入力信号を生成する第２の可変分周器と、同
期信号と入力信号を入力し両者の位相差を出力する位相
比較回路と、位相比較回路の出力を入力し信号を濾波す
るループフィルタと、ループフィルタの出力を入力とす
る電圧制御発振器とからなる位相同期回路であって、位
相比較回路は、同期信号を入力とする第１のｍ逓倍器
と、第１のｍ逓倍器の出力を入力とする第１のトグル−
フリップフロップと、入力信号を入力とする第２のｍ逓
倍器と、第２のｍ逓倍器の出力を入力とする第２のトグ
ル−フリップフロップと、第１のトグル−フリップフロ
ップの出力と第２のトグル−フリップフロップの出力を
入力とする第１の位相比較器と、第１のトグル−フリッ
プフロップの出力信号を反転する第１のインバータの出
力と第２のトグル−フリップフロップの出力信号を反転
する第２のインバータの出力を入力とする第２の位相比
較器と、第１の位相比較器の出力と第２の位相比較器の
出力を入力とする合成器と、合成器の出力を入力とする
チャージポンプ回路とを有する。According to the present invention, there is provided a phase locked loop circuit comprising: a reference oscillator for generating a reference signal; a first variable frequency divider for dividing the reference signal to generate a synchronization signal; A second variable frequency divider for generating an input signal by dividing the frequency, a phase comparison circuit for inputting a synchronization signal and an input signal and outputting a phase difference therebetween, and a loop for inputting an output of the phase comparison circuit and filtering a signal A phase-locked loop comprising a filter and a voltage-controlled oscillator having an output of a loop filter as an input, wherein the phase comparator is a first m-multiplier having a sync signal as an input, and a first m-multiplier having a first m-multiplier. First toggle with output as input
A flip-flop, a second m-multiplier receiving an input signal, a second toggle-flipflop receiving an output of the second m-multiplier, an output of the first toggle-flipflop, A first phase comparator having an input of an output of the second toggle flip-flop, an output of a first inverter for inverting an output signal of the first toggle flip-flop, and an output signal of the second toggle flip-flop A second phase comparator having an input of an output of a second inverter for inverting the output of the first phase comparator, a combiner having an input of an output of the first phase comparator and an output of the second phase comparator, and an output of the combiner And a charge pump circuit having the input as an input.
【００１２】また、位相比較回路は、同期信号を入力と
する第１のトグル−フリップフロップと、第１のトグル
−フリップフロップの出力を入力とする第１の矩形波―
三角波変換回路と、入力信号を入力とする第２のトグル
−フリップフロップと、第２のトグル−フリップフロッ
プの出力を入力とする第２の矩形波―三角波変換回路
と、第１の矩形波―三角波変換回路の出力と第２の矩形
波―三角波変換回路の出力を入力とする第１の閾値検出
形位相比較器と、第１の矩形波―三角波変換回路の出力
を反転する第１のインバータの出力と第２の矩形波―三
角波変換回路の出力を反転する第２のインバータの出力
を入力とする第２の閾値検出形位相比較器と、第１の閾
値検出形位相比較器の出力と第２の閾値検出形位相比較
器の出力を入力とする合成器と、合成器の出力を入力と
するチャージポンプ回路とを有する。Further, the phase comparison circuit has a first toggle flip-flop having a synchronization signal as an input and a first rectangular wave having an output of the first toggle-flip-flop as an input.
A triangular wave conversion circuit, a second toggle flip-flop having an input signal as input, a second rectangular wave-triangle wave conversion circuit having an output of the second toggle flip-flop as input, and a first rectangular wave. A first threshold value detection type phase comparator which receives an output of the triangular wave conversion circuit and an output of the second square wave-triangle wave conversion circuit, and a first inverter for inverting the output of the first square wave-triangle wave conversion circuit And a second threshold detection type phase comparator having as inputs the output of the second inverter for inverting the output of the second square wave-triangle wave conversion circuit and the output of the first threshold detection type phase comparator. It has a combiner that receives an output of the second threshold detection type phase comparator as an input, and a charge pump circuit that receives an output of the combiner as an input.
【００１３】また、位相比較回路は、同期信号を入力と
する第１のトグル−フリップフロップと、第１のトグル
−フリップフロップの出力を入力とする第１の波形整形
用フィルタと、入力信号を入力とする第２のトグル−フ
リップフロップと、第２のトグル−フリップフロップの
出力を入力とする第２の波形整形用フィルタと、第１の
波形整形用フィルタの出力と第２の波形整形用フィルタ
の出力を入力とする第１の閾値検出形位相比較器と、第
１の波形整形用フィルタの出力を反転する第１のインバ
ータの出力と第２の波形整形用フィルタの出力を反転す
る第２のインバータの出力を入力とする第２の閾値検出
形位相比較器と、第１の閾値検出形位相比較器の出力と
第２の閾値検出形位相比較器の出力を入力とする合成器
と、合成器の出力を入力とするチャージポンプ回路とを
有する。The phase comparison circuit includes a first toggle flip-flop having a synchronization signal as input, a first waveform shaping filter having an output of the first toggle flip-flop as input, and an input signal. A second toggle-flip-flop as an input, a second waveform shaping filter as an input of the output of the second toggle-flip-flop, an output of the first waveform shaping filter, and a second waveform shaping filter A first threshold value detection type phase comparator which receives an output of the filter as an input, and a first inverter which inverts an output of the first waveform shaping filter and an output of a second inverter which inverts an output of the first waveform shaping filter. A second threshold detection type phase comparator which receives an output of the second inverter as an input, a synthesizer which receives an output of the first threshold detection type phase comparator and an output of the second threshold detection type phase comparator, and , The output of the synthesizer And a charge pump circuit for receiving.
【００１４】また、チャージポンプ回路の出力を入力と
する閾値変更データの生成回路を更に有し、閾値検出形
位相比較器は、閾値変更データの生成回路の出力を入力
とする。Further, the apparatus further includes a threshold change data generation circuit that receives an output of the charge pump circuit as an input, and the threshold detection type phase comparator receives an output of the threshold change data generation circuit as an input.
【００１５】[0015]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below.
【００１６】実施の形態１．図１はこの発明の実施の形
態１による位相同期回路を示す構成図である。図１にお
いて、１は基準発振器、２および３は可変分周器、４は
位相比較回路、５はループフィルタ、６は電圧制御発振
器（ＶＣＯ）、７は分周器制御回路である。Embodiment 1 FIG. 1 is a configuration diagram showing a phase locked loop circuit according to Embodiment 1 of the present invention. In FIG. 1, 1 is a reference oscillator, 2 and 3 are variable frequency dividers, 4 is a phase comparison circuit, 5 is a loop filter, 6 is a voltage controlled oscillator (VCO), and 7 is a frequency divider control circuit.
【００１７】また、８および９は第１および第２のイン
バータ、１０および１１は第１および第２の位相比較
器、１２は合成器、１４はチャージポンプ回路である。Reference numerals 8 and 9 denote first and second inverters, 10 and 11 denote first and second phase comparators, 12 denotes a synthesizer, and 14 denotes a charge pump circuit.
【００１８】さらに、２２および２３は第１および第２
のトグル−フリップフロップ（以下Ｔ−ＦＦとする）、
２４および２５は第１および第２のｍ逓倍器、ｆ1は同
期信号ｄ1（ｔ）の周波数、ｆ2は入力信号ｄ2（ｔ）の
周波数である。Further, 22 and 23 are the first and second
Toggle flip-flop (hereinafter referred to as T-FF),
24 and 25 are first and second m-multiplier, f 1 is the frequency of the synchronizing signal d 1 (t), f 2 is the frequency of the input signal d 2 (t).
【００１９】実施の形態１では、位相比較回路４への入
力信号（同期信号と入力信号）のデューティ比が５０％
ではなくても、高速に、位相同期回路の出力周波数の変
更が可能となる手段を示す。なお、本発明の構成による
周波数シンセサイザにおいては、第１のＴ−ＦＦ２２、
第２のＴ−ＦＦ２３、第１のｍ逓倍器２４および第２の
ｍ逓倍器２５を除けば、図１２に示す従来の位相比較回
路の構成と同じである。In the first embodiment, the duty ratio of the input signal (synchronous signal and input signal) to the phase comparison circuit 4 is 50%.
However, it does not mean that the output frequency of the phase locked loop can be changed at high speed. In the frequency synthesizer according to the configuration of the present invention, the first T-FF 22
Except for the second T-FF 23, the first m-multiplier 24, and the second m-multiplier 25, the configuration is the same as that of the conventional phase comparator shown in FIG.
【００２０】次に動作を説明する。図１の位相比較回路
４において、例えばデューティ比が５０％ではない同期
信号ｄ1（ｔ）を第１のｍ逓倍器２４に入力する。第１
のｍ逓倍器２４では、同期信号ｄ1（ｔ）の周波数をｍ
逓倍した出力信号（周波数ｍ・ｆ1）を第１のＴ−ＦＦ
２２に入力する。Next, the operation will be described. In the phase comparison circuit 4 of FIG. 1, for example, a synchronization signal d 1 (t) whose duty ratio is not 50% is input to the first m-multiplier 24. First
, The frequency of the synchronization signal d 1 (t) is
The multiplied output signal (frequency m · f 1 ) is converted to a first T-FF
Input to 22.
【００２１】第１のＴ−ＦＦ２２では、入力された信号
の立ち上がりエッジ毎に、第１のＴ−ＦＦ２２の出力信
号の論理レベルを反転する。すなわち、出力信号の論理
レベルがＨｉｇｈの場合はＬｏｗに、Ｌｏｗの場合はＨ
ｉｇｈに切り換わる。これより第１のＴ−ＦＦ２２の出
力信号の論理レベルがＨｉｇｈとなる時間は入力信号の
１周期分であり、論理レベルがＬｏｗとなる時間も入力
信号の１周期分である。よって、第１のＴ−ＦＦ２２の
出力信号のデューティ比は５０％となる。また、第１の
Ｔ−ＦＦ２２の出力信号の周波数は、第１のＴ−ＦＦ２
２の入力信号の周波数の半分（ｍ・ｆ1／２）となる。The first T-FF 22 inverts the logic level of the output signal of the first T-FF 22 at each rising edge of the input signal. That is, when the logic level of the output signal is high, the output level is low, and when the output signal level is low, the output level is high.
Switch to high. Thus, the time when the logic level of the output signal of the first T-FF 22 is High is one cycle of the input signal, and the time when the logic level is Low is also one cycle of the input signal. Therefore, the duty ratio of the output signal of the first T-FF 22 is 50%. The frequency of the output signal of the first T-FF 22 is the first T-FF2
Half the frequency of the second input signal becomes (m · f 1/2) .
【００２２】同様に、デューティ比が５０％ではない入
力信号ｄ2（ｔ）を第２のｍ逓倍器２５に入力し、第２
のｍ逓倍器２５の出力を第２のＴ−ＦＦ２３に入力する
ことで、デューティ比が５０％の入力信号を得る。Similarly, an input signal d 2 (t) having a duty ratio other than 50% is input to a second m-multiplier 25,
Is input to the second T-FF 23 to obtain an input signal having a duty ratio of 50%.
【００２３】第１の位相比較器１０では、第１のＴ−Ｆ
Ｆ２２の出力信号と第２のＴ−ＦＦ２３の出力信号の位
相差を出力信号として出力する。同様に第２の位相比較
器１１では、第１のＴ−ＦＦ２２の出力信号を反転する
第１のインバータ８の出力信号と、第２のＴ−ＦＦ２３
の出力信号を反転する第２のインバータ９の出力信号の
位相差を出力信号として出力する。合成器１２では第１
の位相比較器１０の出力信号および第２の位相比較器１
１の出力信号を合成し、チャージポンプ回路１４を介し
て位相比較回路４の外部に出力する。In the first phase comparator 10, the first TF
The phase difference between the output signal of F22 and the output signal of the second T-FF 23 is output as an output signal. Similarly, in the second phase comparator 11, the output signal of the first inverter 8 inverting the output signal of the first T-FF 22 and the output signal of the second T-FF 23
Is output as an output signal. In the synthesizer 12, the first
Output signal of the phase comparator 10 and the second phase comparator 1
The output signals of the first and second signals are combined and output to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
【００２４】図２に本実施の形態の位相比較回路の動作
を示す信号波形を示す。ここでは、ｍ逓倍器の逓倍数ｍ
を２として説明を行っている。図２において、波形１０
１は、同期信号、波形１０２は、第１のｍ逓倍器２４の
出力信号、波形１０３は、第１のＴ−ＦＦ２２の出力信
号、波形１０４は、同期信号を反転する第１のインバー
タ８の出力信号、波形１０５は、入力信号、波形１０６
は、入力信号を反転する第２のインバータ９の出力信
号、波形１０７は、第１の位相比較器１０の出力信号、
波形１０８は、第２の位相比較器１１の出力信号、波形
１０９は、合成器１２の出力信号をそれぞれ示す。FIG. 2 shows signal waveforms showing the operation of the phase comparison circuit of the present embodiment. Here, the multiplication number m of the m-multiplier
Is described as 2. In FIG.
1 is a synchronization signal, waveform 102 is an output signal of the first m-multiplier 24, waveform 103 is an output signal of the first T-FF 22, and waveform 104 is a signal of the first inverter 8 which inverts the synchronization signal. The output signal and waveform 105 are the input signal and waveform 106
Is the output signal of the second inverter 9 for inverting the input signal, the waveform 107 is the output signal of the first phase comparator 10,
A waveform 108 indicates an output signal of the second phase comparator 11, and a waveform 109 indicates an output signal of the synthesizer 12.
【００２５】図２に示したように、ｍ逓倍器およびＴ−
ＦＦを用いることにより、チャージポンプ回路１４から
の出力信号ｄ3（ｔ）の周期は、同期信号ｄ1（ｔ）の周
期の１／ｍ（１／（ｍ・ｆ1））となる。すなわち、同
じ時間内で位相の補正回数がｍ倍となる。よって、周波
数シンセサイザのロックアップ時間の更なる短縮化を図
ることができる。As shown in FIG. 2, the m-multiplier and the T-
By using the FF, the cycle of the output signal d 3 (t) from the charge pump circuit 14 is 1 / m (1 / (m · f 1 )) of the cycle of the synchronization signal d 1 (t). That is, the number of phase corrections becomes m times within the same time. Therefore, the lock-up time of the frequency synthesizer can be further reduced.
【００２６】また、同期信号または入力信号のデューテ
ィ比が５０％以外であっても、本実施の形態の位相比較
回路内において信号のデューティ比を５０％に変更する
ため、安定にロックアップが実現できる。Further, even if the duty ratio of the synchronization signal or the input signal is other than 50%, since the duty ratio of the signal is changed to 50% in the phase comparison circuit of the present embodiment, stable lock-up is realized. it can.
【００２７】図３に位相比較回路４の出力信号のスペク
トルを示す。ｍ逓倍器およびＴ−ＦＦを用いることで、
ｆspをｍ・ｉ・ｆ1（ｍ＞２、ｉ＝１、２、３、・・
・）に広げることができる。すなわち、本実施の形態の
位相比較回路を用いることで、スプリアスを従来の位相
同期回路より抑圧できる効果がある。FIG. 3 shows the spectrum of the output signal of the phase comparison circuit 4. By using the m multiplier and the T-FF,
fsp is defined as m · i · f 1 (m> 2, i = 1, 2, 3,...)
・) Can be expanded. That is, the use of the phase comparison circuit of the present embodiment has an effect that spurious can be suppressed as compared with the conventional phase locked loop circuit.
【００２８】実施の形態２．図４はこの発明の実施の形
態２による位相比較回路を示す構成図である。図におい
て、実施の形態１と同一の符号については同一または相
当部分については説明は省略する。２６および２７は第
１および第２の矩形波−三角波変換回路、２８および２
９は第１および第２の閾値検出形位相比較回路である。Embodiment 2 FIG. 4 is a configuration diagram showing a phase comparison circuit according to Embodiment 2 of the present invention. In the figure, the same reference numerals as those in the first embodiment denote the same or corresponding parts, and a description thereof will be omitted. 26 and 27 are first and second rectangular wave-triangle wave conversion circuits,
Reference numeral 9 denotes first and second threshold value detection type phase comparison circuits.
【００２９】実施の形態１では、Ｔ−ＦＦおよびｍ逓倍
器を用いることで、高速なロックアップが可能であるこ
とを示した。この実施の形態２では、高速なロックアッ
プが可能である別構成の位相比較回路について示す。In the first embodiment, it has been shown that high-speed lock-up is possible by using a T-FF and an m-multiplier. In the second embodiment, a phase comparison circuit having a different configuration capable of performing high-speed lock-up will be described.
【００３０】次に動作を説明する。図４の位相比較回路
４において、例えばデューティ比が５０％ではない同期
信号ｄ1（ｔ）（周波数ｆ1）を第１のＴ−ＦＦ２２に入
力する。この第１のＴ−ＦＦ２２の出力信号はデューテ
ィ比５０％の矩形波であり、出力信号の周波数はｆ1／
２となる。Next, the operation will be described. In the phase comparison circuit 4 of FIG. 4, for example, a synchronization signal d 1 (t) (frequency f 1 ) whose duty ratio is not 50% is input to the first T-FF 22. The output signal of the first T-FF 22 is a rectangular wave having a duty ratio of 50%, and the frequency of the output signal is f 1 /
It becomes 2.
【００３１】第１の矩形波−三角波変換回路２６では、
矩形波である第１のＴ−ＦＦ２２の出力信号を三角波形
の信号に変換する。この第１の矩形波−三角波変換回路
２６の出力信号の周波数は入力信号の周波数と同じｆ1
／２である。In the first rectangular wave-triangular wave conversion circuit 26,
The output signal of the first T-FF 22 that is a rectangular wave is converted into a triangular waveform signal. The frequency of the output signal of the first rectangular wave-triangular wave conversion circuit 26 is the same as the frequency of the input signal, f 1
/ 2.
【００３２】同様に、デューティ比が５０％ではない入
力信号ｄ2（ｔ）を第２のＴ−ＦＦ２３に入力し、第２
のＴ−ＦＦ２３の出力を第２の矩形波−三角波変換回路
２７に入力することで、デューティ比が５０％の三角波
形の信号を得る。Similarly, an input signal d 2 (t) whose duty ratio is not 50% is input to the second T-FF 23,
Is input to the second rectangular wave-triangular wave conversion circuit 27 to obtain a triangular waveform signal having a duty ratio of 50%.
【００３３】第１の閾値検出形位相比較器２８では、第
１の閾値検出形位相比較器２８への入力信号の立ち上が
りおよび立ち下がりにおいて閾値を検出することで、第
１の矩形波−三角波変換回路２６の出力信号と第２の矩
形波−三角波変換回路２７の出力信号の位相差を求め、
この位相差を第１の閾値検出形位相比較器２８の出力信
号として出力する。この閾値は複数であってもよく、第
１の閾値検出形位相比較器２８の内部に保存している。
なお、この閾値を外部のメモリに保存してあってもよ
い。The first threshold value detection type phase comparator 28 detects the threshold value at the rise and fall of the input signal to the first threshold value detection type phase comparator 28, thereby performing the first rectangular wave-triangle wave conversion. The phase difference between the output signal of the circuit 26 and the output signal of the second rectangular wave-triangular wave conversion circuit 27 is obtained,
This phase difference is output as an output signal of the first threshold value detection type phase comparator 28. This threshold value may be plural, and is stored inside the first threshold value detection type phase comparator 28.
Note that this threshold may be stored in an external memory.
【００３４】同様に第２の閾値検出形位相比較器２９で
は、第１の矩形波−三角波変換回路２６の出力信号を反
転する第１のインバータ８の出力信号と、第２の矩形波
−三角波変換回路２７の出力信号を反転する第２のイン
バータ９の出力信号の位相差を出力信号として出力す
る。合成器１２では第１の閾値検出形位相比較器２８お
よび第２の閾値検出形位相比較器２９の出力信号を合成
し、チャージポンプ回路１４を介して位相比較回路４の
外部に出力する。Similarly, in the second threshold detection type phase comparator 29, the output signal of the first inverter 8 for inverting the output signal of the first rectangular wave-triangular wave conversion circuit 26 and the second rectangular wave-triangular wave The phase difference of the output signal of the second inverter 9 for inverting the output signal of the conversion circuit 27 is output as an output signal. The combiner 12 combines the output signals of the first threshold value detection type phase comparator 28 and the second threshold value detection type phase comparator 29 and outputs them to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
【００３５】本実施の形態の位相比較回路の動作を示す
信号波形を図５に示す。ここでは、閾値検出形位相比較
器における閾値の数ｎは２（立ち上がり中に１回、立ち
下がり中に１回）としている。図５において、波形１１
１は、第１の矩形波−三角波変換回路２６の出力信号、
波形１１２は、第１の矩形波−三角波変換回路２６の出
力信号を反転する第１のインバータ８の出力信号、波形
１１３は、第２の矩形波−三角波変換回路２７の出力信
号、波形１１４は、第２の矩形波−三角波変換回路２７
の出力信号を反転する第２のインバータ９の出力信号、
波形１１５は、第１の閾値検出形位相比較器２８の出力
信号、波形１１６は、第２の閾値検出形位相比較器２９
の出力信号、波形１１７は、合成器１２の出力信号をそ
れぞれ示す。FIG. 5 shows signal waveforms indicating the operation of the phase comparison circuit of the present embodiment. Here, the number n of thresholds in the threshold detection type phase comparator is 2 (once during rising and once during falling). In FIG. 5, waveform 11
1 is an output signal of the first rectangular wave-triangular wave conversion circuit 26;
A waveform 112 is an output signal of the first inverter 8 for inverting an output signal of the first rectangular wave-triangular wave conversion circuit 26, a waveform 113 is an output signal of the second rectangular wave-triangular wave conversion circuit 27, and a waveform 114 is , The second rectangular wave-triangle wave conversion circuit 27
The output signal of the second inverter 9 for inverting the output signal of
A waveform 115 is an output signal of the first threshold detection type phase comparator 28, and a waveform 116 is a second threshold detection type phase comparator 29
And the waveform 117 indicates the output signal of the synthesizer 12, respectively.
【００３６】図５に示したように、Ｔ−ＦＦ、矩形波−
三角波変換回路および閾値検出形位相比較器を用いるこ
とにより、チャージポンプ回路１４からの出力信号ｄ3
（ｔ）の周期は、同期信号ｄ1（ｔ）の周期の１／ｎ
（１／（ｎ・ｆ1））となる。すなわち、同じ時間内で
位相の補正回数がｎ倍となる。よって、周波数シンセサ
イザのロックアップ時間の更なる短縮化を図ることがで
きる。As shown in FIG. 5, T-FF, rectangular wave
By using the triangular wave conversion circuit and the threshold detection type phase comparator, the output signal d 3 from the charge pump circuit 14 is obtained.
The period of (t) is 1 / n of the period of the synchronization signal d 1 (t).
(1 / (n · f 1 )). That is, the number of phase corrections becomes n times within the same time. Therefore, the lock-up time of the frequency synthesizer can be further reduced.
【００３７】また、同期信号または入力信号のデューテ
ィ比が５０％以外であっても、本実施の形態の位相比較
回路内において信号のデューティ比を５０％に変更する
ため、安定にロックアップが実現できる。Further, even if the duty ratio of the synchronizing signal or the input signal is other than 50%, since the duty ratio of the signal is changed to 50% in the phase comparison circuit of the present embodiment, stable lock-up is realized. it can.
【００３８】図６に位相比較回路４の出力信号のスペク
トルを示す。Ｔ−ＦＦ、矩形波−三角波変換回路および
閾値検出形位相比較器を用いることで、ｆspをｎ・ｉ・
ｆ1（ｎ＞２、ｉ＝１、２、３、・・・）に広げること
ができる。すなわち、本実施の形態の位相比較回路を用
いることで、スプリアスを従来の位相同期回路より抑圧
できる効果がある。FIG. 6 shows the spectrum of the output signal of the phase comparison circuit 4. By using a T-FF, a square wave-triangular wave conversion circuit and a threshold detection type phase comparator, fsp is changed to n · i ·
f 1 (n> 2, i = 1, 2, 3,...). That is, the use of the phase comparison circuit of the present embodiment has an effect that spurious can be suppressed as compared with the conventional phase locked loop circuit.
【００３９】実施の形態３．図７はこの発明の実施の形
態３による位相比較回路を示す構成図である。図におい
て、実施の形態１および実施の形態２と同一の符号につ
いては同一または相当部分については説明は省略する。
３０および３１は第１および第２の波形整形用フィルタ
である。Embodiment 3 FIG. 7 is a configuration diagram showing a phase comparison circuit according to Embodiment 3 of the present invention. In the drawings, the same reference numerals as those in the first and second embodiments denote the same or corresponding parts, and a description thereof will be omitted.
30 and 31 are first and second waveform shaping filters.
【００４０】実施の形態２では、Ｔ−ＦＦおよび閾値検
出形位相比較器を用いることで、高速なロックアップが
可能であることを示した。この実施の形態３では、高速
なロックアップが可能である別構成の位相比較回路につ
いて示す。The second embodiment has shown that high-speed lock-up is possible by using a T-FF and a threshold detection type phase comparator. In the third embodiment, a phase comparison circuit having a different configuration capable of performing high-speed lock-up will be described.
【００４１】次に動作を説明する。図７の位相比較回路
において、例えばデューティ比が５０％ではない同期信
号ｄ1（ｔ）（周波数ｆ1）を第１のＴ−ＦＦ２２に入力
する。この第１のＴ−ＦＦ２２の出力信号はデューティ
比５０％の矩形波であり、出力信号の周波数はｆ1／２
となる。Next, the operation will be described. In the phase comparison circuit of FIG. 7, for example, a synchronization signal d 1 (t) (frequency f 1 ) whose duty ratio is not 50% is input to the first T-FF 22. The output signal of the first T-FF 22 is a square wave of 50% duty ratio, the frequency of the output signal f 1/2
Becomes
【００４２】第１の波形整形用フィルタ３０では、矩形
波である第１のＴ−ＦＦ２２の出力信号を角のない曲線
波形の信号に変換する。この第１の波形整形用フィルタ
３０の出力信号の周波数は入力信号の周波数と同じｆ1
／２である。The first waveform shaping filter 30 converts the output signal of the first T-FF 22 which is a rectangular wave into a signal having a curved waveform without corners. The frequency of the output signal of the first waveform shaping filter 30 is the same as the frequency of the input signal, f 1.
/ 2.
【００４３】同様に、デューティ比が５０％ではない入
力信号ｄ2（ｔ）を第２のＴ−ＦＦ２３に入力し、第２
のＴ−ＦＦ２３の出力を第２の波形整形用フィルタ３１
に入力することで、デューティ比が５０％の曲線波形の
信号を得る。Similarly, the input signal d 2 (t) whose duty ratio is not 50% is input to the second T-FF 23,
Of the T-FF 23 of the second waveform shaping filter 31
, A signal having a curved waveform with a duty ratio of 50% is obtained.
【００４４】第１の閾値検出形位相比較器２８では、第
１の波形整形用フィルタ３０の出力信号と第２の波形整
形用フィルタ３１の出力信号の位相差を求め、この位相
差を第１の閾値検出形位相比較器２８の出力信号として
出力する。この閾値は複数であってもよく、第１の閾値
検出形位相比較器２８の内部に保存している。なお、こ
の閾値を外部のメモリに保存してあってもよい。In the first threshold value detection type phase comparator 28, the phase difference between the output signal of the first waveform shaping filter 30 and the output signal of the second waveform shaping filter 31 is obtained. As the output signal of the threshold value detection type phase comparator 28. This threshold may be plural, and is stored inside the first threshold detection type phase comparator 28. Note that this threshold may be stored in an external memory.
【００４５】同様に、第２の閾値検出形位相比較器２９
では、第１の波形整形用フィルタ３０の出力を反転する
第１のインバータ８の出力信号と、第２の波形整形用フ
ィルタ３１の出力を反転する第２のインバータ９の出力
信号の位相差を出力信号として出力する。合成器１２で
は第１の閾値検出形位相比較器２８および第２の閾値検
出形位相比較器２９の出力を合成し、チャージポンプ回
路１４を介して位相比較回路４の外部に出力する。Similarly, the second threshold value detection type phase comparator 29
Now, the phase difference between the output signal of the first inverter 8 for inverting the output of the first waveform shaping filter 30 and the output signal of the second inverter 9 for inverting the output of the second waveform shaping filter 31 will be described. Output as an output signal. The combiner 12 combines the outputs of the first threshold value detection type phase comparator 28 and the second threshold value detection type phase comparator 29 and outputs the result to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
【００４６】図８に本実施の形態の位相比較回路の動作
を示す信号波形を示す。ここでは、閾値検出形位相比較
器における閾値の数ｎは２（立ち上がり中に１回、立ち
下がり中に１回）としている。図８において、波形１２
１は、第１の波形整形用フィルタ３０の出力信号、波形
１２２は、第１の波形整形用フィルタ３０の出力信号を
反転する第１のインバータ８の出力信号、波形１２３
は、第２の波形整形用フィルタ３１の出力信号、波形１
２４は、第２の波形整形用フィルタ３１の出力信号を反
転する第２のインバータ９の出力信号、波形１２５は、
第１の閾値検出形位相比較器２８の出力信号、波形１２
６は、第２の閾値検出形位相比較器２９の出力信号、波
形１２７は、合成器１２の出力信号をそれぞれ示すFIG. 8 shows signal waveforms indicating the operation of the phase comparison circuit of the present embodiment. Here, the number n of thresholds in the threshold detection type phase comparator is 2 (once during rising and once during falling). In FIG. 8, the waveform 12
1 is an output signal of the first waveform shaping filter 30, and a waveform 122 is an output signal of the first inverter 8 for inverting an output signal of the first waveform shaping filter 30, and a waveform 123.
Is the output signal of the second waveform shaping filter 31, the waveform 1
24 is an output signal of the second inverter 9 for inverting an output signal of the second waveform shaping filter 31, and a waveform 125 is
Output signal of first threshold detection type phase comparator 28, waveform 12
Reference numeral 6 denotes an output signal of the second threshold detection type phase comparator 29, and a waveform 127 denotes an output signal of the synthesizer 12.
【００４７】図８に示したように、Ｔ−ＦＦ、フィルタ
および閾値検出形位相比較器を用いることにより、チャ
ージポンプ回路１４からの出力信号ｄ3（ｔ）の周期
は、同期信号ｄ1（ｔ）の周期の１／ｎ（１／（ｎ・
ｆ1））となる。すなわち、同じ時間内で位相の補正回
数がｎ倍となる。よって、周波数シンセサイザのロック
アップ時間の更なる短縮化を図ることができる。As shown in FIG. 8, the period of the output signal d 3 (t) from the charge pump circuit 14 is changed to the synchronization signal d 1 (t) by using a T-FF, a filter, and a threshold detection type phase comparator. 1 / n (1 / (n ·
f 1 )). That is, the number of phase corrections becomes n times within the same time. Therefore, the lock-up time of the frequency synthesizer can be further reduced.
【００４８】また、同期信号または入力信号のデューテ
ィ比が５０％以外であっても、本実施の形態の位相比較
回路内において信号のデューティ比を５０％に変更する
ため、安定にロックアップが実現できる。Even if the duty ratio of the synchronization signal or the input signal is other than 50%, the duty ratio of the signal is changed to 50% in the phase comparison circuit of the present embodiment, so that stable lock-up is realized. it can.
【００４９】Ｔ−ＦＦ、フィルタおよび閾値検出形位相
比較器を用いることで、実施の形態２と同様、図６に示
すようにｆspをｎ・ｉ・ｆ1（ｎ＞２、ｉ＝１、２、
３、・・・）に広げることができる。すなわち、本実施
の形態の位相比較回路を用いることで、スプリアスを従
来の位相同期回路より抑圧できる効果がある。By using a T-FF, a filter, and a threshold value detection type phase comparator, as in the second embodiment, as shown in FIG. 6, f sp is set to n · i · f 1 (n> 2, i = 1). 2,
3, ...). That is, the use of the phase comparison circuit of the present embodiment has an effect that spurious can be suppressed as compared with the conventional phase locked loop circuit.
【００５０】実施の形態２では、矩形波−三角波変換回
路を用いていたが、アクティブ回路であるため、電流を
消費する。実施の形態３では、パッシブな波形整形用フ
ィルタを用いるため、電流を消費しない。よって、実施
の形態３は実施の形態２と比較して、位相比較回路の低
電流化を図ることができる。In the second embodiment, the rectangular-to-triangular-wave conversion circuit is used. However, since it is an active circuit, current is consumed. In the third embodiment, since a passive waveform shaping filter is used, no current is consumed. Therefore, the third embodiment can reduce the current of the phase comparison circuit as compared with the second embodiment.
【００５１】実施の形態４．図９はこの発明の実施の形
態４による位相比較回路を示す構成図である。図におい
て、実施の形態３と同一の符号については同一または相
当部分については説明は省略する。３２は閾値変更デー
タの生成回路である。Embodiment 4 FIG. FIG. 9 is a configuration diagram showing a phase comparison circuit according to Embodiment 4 of the present invention. In the drawing, the same reference numerals as those in the third embodiment denote the same or corresponding parts, and a description thereof will be omitted. Reference numeral 32 denotes a threshold value change data generation circuit.
【００５２】上述の実施の形態２および実施の形態３で
は、閾値検出形位相比較器の閾値は時間に対して固定の
値であった。この実施の形態４では、閾値を時間毎に変
更する構成の位相比較回路について示す。In the second and third embodiments, the threshold value of the threshold value detection type phase comparator is a fixed value with respect to time. In the fourth embodiment, a phase comparison circuit having a configuration in which a threshold value is changed every time will be described.
【００５３】次に動作を説明する。図９の位相比較回路
において、閾値変更データの生成回路３２から、閾値検
出形位相比較器の閾値を微小に変更する閾値変更データ
を出力し、第１の閾値検出形位相比較器２８および第２
の閾値検出形位相比較器２９に入力する。Next, the operation will be described. In the phase comparison circuit of FIG. 9, threshold value change data for slightly changing the threshold value of the threshold value detection type phase comparator is output from the threshold value change data generation circuit 32, and the first threshold value detection type phase comparator 28 and the second
Is input to the threshold detection type phase comparator 29.
【００５４】閾値検出形位相器２８では、閾値変更デー
タの生成回路３２の出力信号を閾値検出形位相器の内部
に保存している閾値に加算または減算する。そして変更
された閾値における、第１の波形整形用フィルタ３０の
出力と第２の波形整形用フィルタ３１の出力の位相差を
求め、この位相差を第１の閾値検出形位相比較器２８の
出力信号として出力する。In the threshold detection type phase shifter 28, the output signal of the threshold change data generating circuit 32 is added to or subtracted from the threshold stored in the threshold detection type phase shifter. Then, a phase difference between the output of the first waveform shaping filter 30 and the output of the second waveform shaping filter 31 at the changed threshold value is obtained, and this phase difference is output from the first threshold detection type phase comparator 28. Output as a signal.
【００５５】閾値検出形位相器２９においても同様に、
閾値変更データの生成回路３２の出力信号で変更された
閾値を用いて、第１の波形整形用フィルタ３０の出力信
号を反転する第１のインバータ８の出力と第２の波形整
形用フィルタ３１の出力信号を反転する第２のインバー
タ９の出力の位相差を求め、この位相差を第２の閾値検
出形位相比較器２９の出力信号として出力する。そして
合成器１２では第１の閾値検出形位相比較器２８および
第２の閾値検出形位相比較器２９の出力信号を合成し、
チャージポンプ回路１４を介して位相比較回路４の外部
に出力する。Similarly, in the threshold detection type phase shifter 29,
The output of the first inverter 8 for inverting the output signal of the first waveform shaping filter 30 and the output of the second waveform shaping filter 31 using the threshold changed by the output signal of the threshold change data generating circuit 32. The phase difference of the output of the second inverter 9 for inverting the output signal is obtained, and this phase difference is output as the output signal of the second threshold detection type phase comparator 29. Then, the synthesizer 12 synthesizes the output signals of the first threshold value detection type phase comparator 28 and the second threshold value detection type phase comparator 29,
The signal is output to the outside of the phase comparison circuit 4 via the charge pump circuit 14.
【００５６】図１０に本実施の形態の位相比較回路の動
作を示す信号波形を示す。ここでは、閾値検出形位相比
較器における閾値の数ｎは２（立ち上がり中に１回、立
ち下がり中に１回）としている。図１０において、波形
１３１は、第１の波形整形用フィルタ３０の出力信号、
波形１３２は、第１の波形整形用フィルタ３０の出力を
反転する第１のインバータ８の出力信号、波形１３３
は、第２の波形整形用フィルタ３１の出力信号、波形１
３４は、第２の波形整形用フィルタ３１の出力を反転す
る第２のインバータ９の出力信号、波形１３５は、第１
の閾値検出形位相比較器２８の出力信号、波形１３６
は、第２の閾値検出形位相比較器２９の出力信号、波形
１３７は、合成器１２の出力信号をそれぞれ示す。FIG. 10 shows signal waveforms indicating the operation of the phase comparison circuit of the present embodiment. Here, the number n of thresholds in the threshold detection type phase comparator is 2 (once during rising and once during falling). In FIG. 10, a waveform 131 is an output signal of the first waveform shaping filter 30,
The waveform 132 is an output signal of the first inverter 8 for inverting the output of the first waveform shaping filter 30, a waveform 133.
Is the output signal of the second waveform shaping filter 31, the waveform 1
34 is an output signal of the second inverter 9 for inverting the output of the second waveform shaping filter 31, and a waveform 135 is a first output signal of the second inverter 9.
Output signal and waveform 136 of the threshold detection type phase comparator 28
Represents an output signal of the second threshold value detection type phase comparator 29, and a waveform 137 represents an output signal of the combiner 12.
【００５７】図１０に示したように、閾値の値を微小に
変更することで、チャージポンプ回路１４からの出力信
号ｄ3（ｔ）の周期も、微小に変更する。As shown in FIG. 10, by changing the threshold value minutely, the cycle of the output signal d 3 (t) from the charge pump circuit 14 is also minutely changed.
【００５８】図１１に位相比較回路４の出力信号のスペ
クトルを示す。閾値の値を微小に変更する閾値変更デー
タの生成回路３２の出力信号を閾値検出形位相比較器に
入力することで、ｆspを微小に変更することができる。
従って、スプリアスの電力がｆsp周辺に分散するため低
レベルとなる。すなわち、本実施の形態の位相比較回路
を用いることで、スプリアスを従来の位相同期回路より
抑圧できる効果がある。FIG. 11 shows the spectrum of the output signal of the phase comparator 4. By inputting the output signal of the threshold change data generating circuit 32 for minutely changing the threshold value to the threshold detection type phase comparator, fsp can be minutely changed.
Accordingly, the level of the spurious power is low because the power is dispersed around fsp . That is, the use of the phase comparison circuit of the present embodiment has an effect that spurious can be suppressed as compared with the conventional phase locked loop circuit.
【００５９】[0059]
【発明の効果】この発明に係る位相同期回路は、基準信
号を発生する基準発振器と、基準信号を分周し同期信号
を生成する第１の可変分周器と、発振信号を分周し入力
信号を生成する第２の可変分周器と、同期信号と入力信
号を入力し両者の位相差を出力する位相比較回路と、位
相比較回路の出力を入力し信号を濾波するループフィル
タと、ループフィルタの出力を入力とする電圧制御発振
器とからなる位相同期回路であって、位相比較回路は、
同期信号を入力とする第１のｍ逓倍器と、第１のｍ逓倍
器の出力を入力とする第１のトグル−フリップフロップ
と、入力信号を入力とする第２のｍ逓倍器と、第２のｍ
逓倍器の出力を入力とする第２のトグル−フリップフロ
ップと、第１のトグル−フリップフロップの出力と第２
のトグル−フリップフロップの出力を入力とする第１の
位相比較器と、第１のトグル−フリップフロップの出力
信号を反転する第１のインバータの出力と第２のトグル
−フリップフロップの出力信号を反転する第２のインバ
ータの出力を入力とする第２の位相比較器と、第１の位
相比較器の出力と第２の位相比較器の出力を入力とする
合成器と、合成器の出力を入力とするチャージポンプ回
路とを有する。そのため、ｍ逓倍器およびトグル−フリ
ップフロップを用いることにより、チャージポンプ回路
からの出力信号の周期は、同期信号の周期の１／ｍとな
る。すなわち、同じ時間内で位相の補正回数がｍ倍とな
る。よって、周波数シンセサイザのロックアップ時間の
更なる短縮化を図ることができる。また、同期信号また
は入力信号のデューティ比が５０％以外であっても、位
相比較回路内において信号のデューティ比を５０％に変
更するため、安定にロックアップが実現できる。さら
に、ｍ逓倍器およびトグル−フリップフロップを用いる
ことで、離調周波数を広げることができる。すなわち、
スプリアスを従来の位相同期回路より抑圧できる効果が
ある。A phase locked loop circuit according to the present invention has a reference oscillator for generating a reference signal, a first variable frequency divider for dividing the reference signal to generate a synchronization signal, and dividing and inputting the oscillation signal. A second variable frequency divider for generating a signal, a phase comparison circuit for receiving a synchronization signal and an input signal and outputting a phase difference between the two, a loop filter for receiving an output of the phase comparison circuit and filtering a signal; A phase-locked loop comprising a voltage-controlled oscillator to which the output of the filter is input, wherein the phase comparison circuit comprises:
A first m-multiplier receiving a synchronization signal, a first toggle-flip-flop receiving an output of the first m-multiplier, a second m-multiplier receiving an input signal, 2 m
A second toggle-flip-flop having an output of the multiplier as an input, an output of the first toggle-flip-flop and a second
A first phase comparator having an output of the toggle-flip-flop as an input, an output of a first inverter for inverting an output signal of the first toggle-flip-flop, and an output signal of the second toggle-flip-flop. A second phase comparator receiving the output of the second inverter to be inverted as an input, a combiner receiving the output of the first phase comparator and the output of the second phase comparator as inputs, and an output of the combiner. And a charge pump circuit as an input. Therefore, by using the m-multiplier and the toggle flip-flop, the cycle of the output signal from the charge pump circuit becomes 1 / m of the cycle of the synchronization signal. That is, the number of phase corrections becomes m times within the same time. Therefore, the lock-up time of the frequency synthesizer can be further reduced. Even if the duty ratio of the synchronization signal or the input signal is other than 50%, the lockup can be stably realized because the duty ratio of the signal is changed to 50% in the phase comparison circuit. Further, by using the m-multiplier and the toggle flip-flop, the detuning frequency can be widened. That is,
There is an effect that spurious can be suppressed compared with the conventional phase locked loop.
【００６０】また、位相比較回路は、同期信号を入力と
する第１のトグル−フリップフロップと、第１のトグル
−フリップフロップの出力を入力とする第１の矩形波―
三角波変換回路と、入力信号を入力とする第２のトグル
−フリップフロップと、第２のトグル−フリップフロッ
プの出力を入力とする第２の矩形波―三角波変換回路
と、第１の矩形波―三角波変換回路の出力と第２の矩形
波―三角波変換回路の出力を入力とする第１の閾値検出
形位相比較器と、第１の矩形波―三角波変換回路の出力
を反転する第１のインバータの出力と第２の矩形波―三
角波変換回路の出力を反転する第２のインバータの出力
を入力とする第２の閾値検出形位相比較器と、第１の閾
値検出形位相比較器の出力と第２の閾値検出形位相比較
器の出力を入力とする合成器と、合成器の出力を入力と
するチャージポンプ回路とを有する。そのため、トグル
−フリップフロップ、矩形波−三角波変換回路および閾
値検出形位相比較器を用いることにより、チャージポン
プ回路からの出力信号の周期は、同期信号の周期の１／
ｎとなる。すなわち、同じ時間内で位相の補正回数がｎ
倍となる。よって、周波数シンセサイザのロックアップ
時間の更なる短縮化を図ることができる。さらに、トグ
ル−フリップフロップ、矩形波−三角波変換回路および
閾値検出形位相比較器を用いることで、離調周波数を広
げることができる。すなわち、スプリアスを従来の位相
同期回路より抑圧できる効果がある。The phase comparison circuit has a first toggle flip-flop having a synchronization signal as an input, and a first rectangular wave having an output of the first toggle-flip-flop as an input.
A triangular wave conversion circuit, a second toggle flip-flop having an input signal as input, a second rectangular wave-triangle wave conversion circuit having an output of the second toggle flip-flop as input, and a first rectangular wave. A first threshold value detection type phase comparator which receives an output of the triangular wave conversion circuit and an output of the second square wave-triangle wave conversion circuit, and a first inverter for inverting the output of the first square wave-triangle wave conversion circuit And a second threshold detection type phase comparator having as inputs the output of the second inverter for inverting the output of the second square wave-triangle wave conversion circuit and the output of the first threshold detection type phase comparator. It has a combiner that receives an output of the second threshold detection type phase comparator as an input, and a charge pump circuit that receives an output of the combiner as an input. Therefore, by using the toggle-flip-flop, the rectangular wave-triangular wave conversion circuit, and the threshold detection type phase comparator, the cycle of the output signal from the charge pump circuit is 1/1 / the cycle of the synchronization signal.
n. That is, the number of phase corrections within the same time is n
Double. Therefore, the lock-up time of the frequency synthesizer can be further reduced. Further, by using a toggle-flip-flop, a rectangular wave-triangular wave conversion circuit, and a threshold detection type phase comparator, the detuning frequency can be widened. That is, there is an effect that spurious can be suppressed as compared with the conventional phase locked loop circuit.
【００６１】また、位相比較回路は、同期信号を入力と
する第１のトグル−フリップフロップと、第１のトグル
−フリップフロップの出力を入力とする第１の波形整形
用フィルタと、入力信号を入力とする第２のトグル−フ
リップフロップと、第２のトグル−フリップフロップの
出力を入力とする第２の波形整形用フィルタと、第１の
波形整形用フィルタの出力と第２の波形整形用フィルタ
の出力を入力とする第１の閾値検出形位相比較器と、第
１の波形整形用フィルタの出力を反転する第１のインバ
ータの出力と第２の波形整形用フィルタの出力を反転す
る第２のインバータの出力を入力とする第２の閾値検出
形位相比較器と、第１の閾値検出形位相比較器の出力と
第２の閾値検出形位相比較器の出力を入力とする合成器
と、合成器の出力を入力とするチャージポンプ回路とを
有する。そのため、トグル−フリップフロップ、波形整
形用フィルタおよび閾値検出形位相比較器を用いること
により、チャージポンプ回路からの出力信号の周期は、
同期信号の周期の１／ｎとなる。すなわち、同じ時間内
で位相の補正回数がｎ倍となる。よって、周波数シンセ
サイザのロックアップ時間の更なる短縮化を図ることが
できる。また、トグル−フリップフロップ、波形整形用
フィルタおよび閾値検出形位相比較器を用いることで、
離調周波数を広げることができる。すなわち、スプリア
スを従来の位相同期回路より抑圧できる効果がある。さ
らに、パッシブな波形整形用フィルタを用いるため、電
流を消費しない。よって、位相比較回路の低電流化を図
ることができる。Further, the phase comparison circuit includes a first toggle flip-flop having a synchronization signal as an input, a first waveform shaping filter having an output of the first toggle-flip as an input, and an input signal. A second toggle flip-flop as an input, a second waveform shaping filter as an input of an output of the second toggle flip-flop, an output of the first waveform shaping filter and a second waveform shaping filter A first threshold value detection type phase comparator which receives an output of the filter as an input, and a first inverter which inverts an output of the first waveform shaping filter and an output of a second inverter which inverts an output of the first waveform shaping filter. A second threshold detection type phase comparator which receives an output of the second inverter as an input, a synthesizer which receives an output of the first threshold detection type phase comparator and an output of the second threshold detection type phase comparator, and , The output of the synthesizer And a charge pump circuit for receiving. Therefore, by using the toggle flip-flop, the waveform shaping filter, and the threshold detection type phase comparator, the cycle of the output signal from the charge pump circuit becomes
It is 1 / n of the period of the synchronization signal. That is, the number of phase corrections becomes n times within the same time. Therefore, the lock-up time of the frequency synthesizer can be further reduced. Also, by using a toggle flip-flop, a waveform shaping filter and a threshold detection type phase comparator,
The detuning frequency can be widened. That is, there is an effect that spurious can be suppressed as compared with the conventional phase locked loop circuit. Further, since a passive waveform shaping filter is used, no current is consumed. Therefore, the current of the phase comparison circuit can be reduced.
【００６２】また、チャージポンプ回路の出力を入力と
する閾値変更データの生成回路を更に有し、閾値検出形
位相比較器は、閾値変更データの生成回路の出力を入力
とする。そのため、閾値の値を微小に変更する閾値変更
データの生成回路の出力信号を閾値検出形位相比較器に
入力することで、離調周波数を微小に変更することがで
きる。従って、スプリアスの電力が離調周波数周辺に分
散するため低レベルとなる。すなわち、スプリアスを従
来の位相同期回路より抑圧できる効果がある。Further, there is further provided a threshold change data generating circuit which receives an output of the charge pump circuit as an input, and the threshold detection type phase comparator receives an output of the threshold change data generating circuit as an input. Therefore, the detuning frequency can be minutely changed by inputting the output signal of the threshold change data generation circuit for minutely changing the threshold value to the threshold detection type phase comparator. Therefore, the level of the spurious power is low because the power of the spurious is dispersed around the detuning frequency. That is, there is an effect that spurious can be suppressed as compared with the conventional phase locked loop circuit.
【図１】 この発明の実施の形態１による位相同期回路
を示す構成図である。FIG. 1 is a configuration diagram showing a phase locked loop circuit according to a first embodiment of the present invention.
【図２】 実施の形態１の位相比較回路の動作を示す信
号波形を示す図である。FIG. 2 is a diagram showing signal waveforms indicating an operation of the phase comparison circuit according to the first embodiment.
【図３】 実施の形態１の位相比較回路の出力信号のス
ペクトルを示す図である。FIG. 3 is a diagram illustrating a spectrum of an output signal of the phase comparison circuit according to the first embodiment;
【図４】 この発明の実施の形態２による位相比較回路
を示す構成図である。FIG. 4 is a configuration diagram illustrating a phase comparison circuit according to a second embodiment of the present invention;
【図５】 実施の形態２の位相比較回路の動作を示す信
号波形を示す図である。FIG. 5 is a diagram showing signal waveforms indicating an operation of the phase comparison circuit according to the second embodiment.
【図６】 実施の形態２の位相比較回路の出力信号のス
ペクトルを示す図である。FIG. 6 is a diagram illustrating a spectrum of an output signal of a phase comparison circuit according to the second embodiment.
【図７】 この発明の実施の形態３による位相比較回路
を示す構成図である。FIG. 7 is a configuration diagram showing a phase comparison circuit according to a third embodiment of the present invention.
【図８】 実施の形態３の位相比較回路の動作を示す信
号波形を示す図である。FIG. 8 is a diagram showing signal waveforms indicating an operation of the phase comparison circuit according to the third embodiment.
【図９】 この発明の実施の形態４による位相比較回路
を示す構成図である。FIG. 9 is a configuration diagram showing a phase comparison circuit according to a fourth embodiment of the present invention.
【図１０】 実施の形態４の位相比較回路の動作を示す
信号波形を示す図である。FIG. 10 is a diagram showing signal waveforms indicating an operation of the phase comparison circuit according to the fourth embodiment.
【図１１】 実施の形態４の位相比較回路の出力信号の
スペクトルを示す図である。FIG. 11 is a diagram illustrating a spectrum of an output signal of the phase comparison circuit according to the fourth embodiment.
【図１２】 位相同期ループを含む従来の周波数シンセ
サイザの構成例である。FIG. 12 is a configuration example of a conventional frequency synthesizer including a phase locked loop.
【図１３】 従来の位相比較回路の構成例である。FIG. 13 is a configuration example of a conventional phase comparison circuit.
【図１４】 従来の位相比較器の動作を説明するための
タイミング波形を示す図である。FIG. 14 is a diagram showing a timing waveform for explaining the operation of the conventional phase comparator.
【図１５】 可変分周器の出力信号（同期信号）および
可変分周器の出力信号（入力信号）のスペクトルを示す
図である。FIG. 15 is a diagram illustrating spectra of an output signal (synchronous signal) of the variable frequency divider and an output signal (input signal) of the variable frequency divider.
【図１６】 位相同期回路の出力周波数が収束しなくな
る様子を説明するタイミング波形を示す図である。FIG. 16 is a diagram showing timing waveforms for explaining how the output frequency of the phase locked loop does not converge.
１ 基準発振器、２ 第１の可変分周器、３ 第２の可
変分周器、４ 位相比較回路、５ ループフィルタ、６
電圧制御発振器、７ 分周器制御回路、８第１のイン
バータ、９ 第２のインバータ、１０ 第１の位相比較
器、１１ 第２の位相比較器、１２ 合成器、１４ チ
ャージポンプ回路、２２ 第１のトグル−フリップフロ
ップ、２３ 第２のトグル−フリップフロップ、２４
第１のｍ逓倍器、２５ 第２のｍ逓倍器、２６ 第１の
矩形波―三角波変換回路、２７第２の矩形波―三角波変
換回路、２８ 第１の閾値検出形位相比較器、２９第２
の閾値検出形位相比較器、３０ 第１の波形整形用フィ
ルタ、３１ 第２の波形整形用フィルタ。REFERENCE SIGNS LIST 1 reference oscillator, 2 first variable frequency divider, 3 second variable frequency divider, 4 phase comparison circuit, 5 loop filter, 6
Voltage controlled oscillator, 7 frequency divider control circuit, 8 first inverter, 9 second inverter, 10 first phase comparator, 11 second phase comparator, 12 synthesizer, 14 charge pump circuit, 22nd 1 toggle-flip-flop, 23 second toggle-flip-flop, 24
1st m-multiplier, 25 2nd m-multiplier, 26 first rectangular wave-triangular wave conversion circuit, 27 second rectangular wave-triangular wave conversion circuit, 28 first threshold detection type phase comparator, 29th 2
, A first waveform shaping filter, 31 a second waveform shaping filter.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 雅彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊東 健治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 礒田 陽次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J106 AA04 CC02 CC30 CC41 CC53 CC54 DD32 DD48 GG01 GG09 HH01 JJ02 KK03 KK12 PP03 QQ01 RR06 RR07 RR08 RR09 SS05 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masahiko Sato 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsui Electric Co., Ltd. (72) Inventor Kenji Ito 2-3-2 Marunouchi, Chiyoda-ku, Tokyo 3 Rishi Electric Co., Ltd. (72) Inventor Yoji Isoda 2-3-2 Marunouchi, Chiyoda-ku, Tokyo F-term (reference) 5J106 AA04 CC02 CC30 CC41 CC53 CC54 DD32 DD48 GG01 GG09 HH01 JJ02 KK03 KK12 PP03 QQ01 RR06 RR07 RR08 RR09 SS05
Claims (4)
基準信号を分周し同期信号を生成する第１の可変分周器
と、発振信号を分周し入力信号を生成する第２の可変分
周器と、前記同期信号と前記入力信号を入力し両者の位
相差を出力する位相比較回路と、前記位相比較回路の出
力を入力し信号を濾波するループフィルタと、前記ルー
プフィルタの出力を入力とする電圧制御発振器とからな
る位相同期回路であって、 前記位相比較回路は、前記同期信号を入力とする第１の
ｍ逓倍器と、前記第１のｍ逓倍器の出力を入力とする第
１のトグル−フリップフロップと、前記入力信号を入力
とする第２のｍ逓倍器と、前記第２のｍ逓倍器の出力を
入力とする第２のトグル−フリップフロップと、前記第
１のトグル−フリップフロップの出力と前記第２のトグ
ル−フリップフロップの出力を入力とする第１の位相比
較器と、前記第１のトグル−フリップフロップの出力信
号を反転する第１のインバータの出力と前記第２のトグ
ル−フリップフロップの出力信号を反転する第２のイン
バータの出力を入力とする第２の位相比較器と、前記第
１の位相比較器の出力と前記第２の位相比較器の出力を
入力とする合成器と、前記合成器の出力を入力とするチ
ャージポンプ回路とを有することを特徴とする位相同期
回路。1. A reference oscillator for generating a reference signal, a first variable frequency divider for dividing the reference signal to generate a synchronization signal, and a second variable frequency divider for dividing an oscillation signal to generate an input signal. A frequency divider, a phase comparison circuit that inputs the synchronization signal and the input signal and outputs a phase difference between the two, a loop filter that inputs an output of the phase comparison circuit and filters a signal, and an output of the loop filter. A phase-locked loop comprising a voltage-controlled oscillator as an input, wherein the phase comparison circuit has a first m-multiplier receiving the synchronization signal as an input, and an output of the first m-multiplier as an input. A first toggle-flip-flop, a second m-multiplier receiving the input signal, a second toggle-flip-flop receiving an output of the second m-multiplier, and the first The output of the toggle flip-flop and the A first phase comparator having an input of the output of the toggle flip-flop, an output of a first inverter for inverting an output signal of the first toggle flip-flop, and an output of the second toggle flip-flop. A second phase comparator receiving an output of a second inverter for inverting a signal as an input, a combiner receiving an output of the first phase comparator and an output of the second phase comparator as inputs, A charge pump circuit having an input of an output of the combiner as an input.
力とする第１のトグル−フリップフロップと、前記第１
のトグル−フリップフロップの出力を入力とする第１の
矩形波―三角波変換回路と、前記入力信号を入力とする
第２のトグル−フリップフロップと、前記第２のトグル
−フリップフロップの出力を入力とする第２の矩形波―
三角波変換回路と、前記第１の矩形波―三角波変換回路
の出力と前記第２の矩形波―三角波変換回路の出力を入
力とする第１の閾値検出形位相比較器と、前記第１の矩
形波―三角波変換回路の出力を反転する第１のインバー
タの出力と前記第２の矩形波―三角波変換回路の出力を
反転する第２のインバータの出力を入力とする第２の閾
値検出形位相比較器と、前記第１の閾値検出形位相比較
器の出力と前記第２の閾値検出形位相比較器の出力を入
力とする合成器と、前記合成器の出力を入力とするチャ
ージポンプ回路とを有することを特徴とする請求項１に
記載の位相同期回路。2. The semiconductor device according to claim 1, wherein the phase comparison circuit includes a first toggle flip-flop that receives the synchronization signal,
A first rectangular wave-triangle wave conversion circuit having an output of the toggle-flip-flop as an input, a second toggle-flip-flop having the input signal as an input, and an output of the second toggle-flip-flop. The second rectangular wave
A triangular wave conversion circuit, a first threshold detection type phase comparator that receives an output of the first rectangular wave-triangle wave conversion circuit and an output of the second rectangular wave-triangle wave conversion circuit, and the first rectangle A second threshold detection type phase comparison having an input of an output of a first inverter for inverting an output of a wave-triangular wave conversion circuit and an output of a second inverter for inverting an output of the second rectangular wave-triangular wave conversion circuit Device, a combiner that receives an output of the first threshold detection type phase comparator and an output of the second threshold detection type phase comparator, and a charge pump circuit that receives an output of the combiner as an input. The phase-locked loop according to claim 1, further comprising:
力とする第１のトグル−フリップフロップと、前記第１
のトグル−フリップフロップの出力を入力とする第１の
波形整形用フィルタと、前記入力信号を入力とする第２
のトグル−フリップフロップと、前記第２のトグル−フ
リップフロップの出力を入力とする第２の波形整形用フ
ィルタと、前記第１の波形整形用フィルタの出力と前記
第２の波形整形用フィルタの出力を入力とする第１の閾
値検出形位相比較器と、前記第１の波形整形用フィルタ
の出力を反転する第１のインバータの出力と前記第２の
波形整形用フィルタの出力を反転する第２のインバータ
の出力を入力とする第２の閾値検出形位相比較器と、前
記第１の閾値検出形位相比較器の出力と前記第２の閾値
検出形位相比較器の出力を入力とする合成器と、前記合
成器の出力を入力とするチャージポンプ回路とを有する
ことを特徴とする請求項１に記載の位相同期回路。3. The phase comparison circuit according to claim 1, wherein the first comparison circuit includes a first toggle flip-flop receiving the synchronization signal as input, and
A first waveform shaping filter having an input of the output of the toggle flip-flop of
, A second waveform shaping filter that receives an output of the second toggle flip-flop as an input, an output of the first waveform shaping filter, and a second waveform shaping filter. A first threshold value detection type phase comparator having an output as an input, a first inverter for inverting an output of the first waveform shaping filter, and a second inverting an output of the second waveform shaping filter; A second threshold detection type phase comparator which receives an output of the second inverter as an input, and a combination which receives an output of the first threshold detection type phase comparator and an output of the second threshold detection type phase comparator as inputs. The phase-locked loop according to claim 1, further comprising a charge pump circuit that receives an output of the combiner as an input.
する閾値変更データの生成回路を更に有し、 前記閾値検出形位相比較器は、前記閾値変更データの生
成回路の出力を入力とすることを特徴とする請求項２ま
たは３に記載の位相同期回路。4. A circuit for generating threshold change data which receives an output of the charge pump circuit as an input, wherein the threshold detection type phase comparator receives an output of the threshold change data generating circuit as an input. The phase-locked loop circuit according to claim 2 or 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001085459A JP3798253B2 (en) | 2001-03-23 | 2001-03-23 | Phase synchronization circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001085459A JP3798253B2 (en) | 2001-03-23 | 2001-03-23 | Phase synchronization circuit |
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| Publication Number | Publication Date |
|---|---|
| JP2002290231A true JP2002290231A (en) | 2002-10-04 |
| JP3798253B2 JP3798253B2 (en) | 2006-07-19 |
Family
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Family Applications (1)
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|---|---|---|---|
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| JP (1) | JP3798253B2 (en) |
Cited By (2)
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|---|---|---|---|---|
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| CN111953344A (en) * | 2020-08-21 | 2020-11-17 | 加特兰微电子科技(上海)有限公司 | Charge pump, phase frequency detector, phase-locked loop, electronic device and apparatus |
-
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- 2001-03-23 JP JP2001085459A patent/JP3798253B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009540762A (en) * | 2006-06-14 | 2009-11-19 | ビシェイ インターテクノロジー， インコーポレイテッド | RF modem using SAW device with pulse shaping and programmable frequency synthesizer |
| JP2013059073A (en) * | 2006-06-14 | 2013-03-28 | Vishay Intertechnology Inc | Rf modem utilizing saw device with pulse shaping and programmable frequency synthesizer |
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| CN111953344B (en) * | 2020-08-21 | 2024-04-09 | 加特兰微电子科技(上海)有限公司 | Charge pump, phase frequency detector, phase-locked loop, electronic device and equipment |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060323 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |