JP3797517B2 - Bus expansion system - Google Patents

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JP3797517B2
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Description

【0001】
【発明の属する技術分野】
本発明は、情報処理装置や電子交換機の制御装置等で、バス拡張のために利用されるバス拡張システムに関する。
【0002】
【従来の技術】
一般に、情報処理装置において、バスを通じて接続された各機能ユニット間で所定の通信を行う場合、そのバス権調整が行われる。即ち、1つの通信が終了するまで、そのバスにロックをかけ、他の通信を割り込ませないように制御する。これをバスロック方式と呼んでいる。バスに接続されるべき機能ユニットが多い場合には、所定のバス拡張装置を使用して、複数のバス間を接続する。こうしたバス拡張を行った装置は、通常のバスロック方式により制御を行うと、長時間全てのバスが一つの機能ユニットに占有されることが多く、通信の効率が悪くなる。そこで、スプリットバス方式によりバスの制御を行う。
【0003】
スプリットバス方式では、1つの通信をコマンドサイクルとアンササイクルのように複数のサイクルに分け、それぞれのサイクルでバス競合をとる。これにより、一回の通信でバスを占有する時間を短縮する。さらに、バス拡張を行った場合には、基本バスと拡張バスと両者を接続するバス拡張装置の内部とで、それぞれ別々にバス権調停を行うようにして、全てのバスが一度に占有されることの無いように制御する。
【0004】
【発明が解決しようとする課題】
ところで、上記のような従来の技術には次のような解決すべき課題があった。例えば、基本バスと拡張バスとを接続するバス拡張装置内部にインタフェース用のバッファが設けられ、基本バスと拡張バスとの間のインタフェースをとる場合を考える。このバッファに接続されたレジスタからこのバッファを通じてデータを読み取るとき、コマンドサイクルが終了して別の通信がそのバッファを使用すると、せっかくコマンドサイクルでバッファに読み込んだコマンドが別の通信データによって書き換えられてしまう。
【0005】
従って、バス拡張装置内部にレジスタを設ける場合には、そのレジスタとバッファの間にコマンド等を保持する専用のバッファを設けて、その書き換えを防止している。しかしながら、これではバス拡張装置にいくつものレジスタを設けたとき、全体としてハードウェア量が大きくなるという問題があった。
【0006】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成1〉
基本バスに接続されている一方のバス拡張装置と、拡張バスに接続されている他方のバス拡張装置とを備え、前記一方及び他方のバス拡張装置にそれぞれ設けられるインタフェース用バッファと、これらインタフェース用バッファにユニット間バスを介して接続されている仲介用バッファと、該仲介用バッファにより読み出されるデータが格納されるレジスタと、最初にバス権要求を出力した前記いずれかのバッファに対し前記ユニット間バスのバス権を設定するバス調停部とを含み、前記基本バス及び前記拡張バスのいずれかを介して読出しコマンドを受けた前記インタフェース用バッファは、前記ユニット間バスのバス権の設定を受けて前記読出しコマンドを前記仲介用バッファに供給し、該仲介用バッファから正常応答を受けてコマンドサイクルの終了を検知すると前記バス権を開放し、前記仲介用バッファは、前記読出しコマンドを受けると前記読出しコマンドを実行して前記インタフェース用バッファに供給すべく前記レジスタから前記データを読み出すと共に該インタフェース用バッファに対し前記正常応答を出力するバス拡張システムにおいて、前記仲介用バッファは、前記読出しコマンドを受けてから前記正常応答を出力する前にアンササイクルを開始すべく前記バス調停部に対しバス権要求を出力し、前記バス調停部は、前記インタフェース用バッファのバス権の開放前に前記仲介用バッファから前記バス権要求を受けると、前記バス権の開放後に前記仲介用バッファに前記ユニット間バスのバス権を設定する、ことを特徴とするバス拡張システム。
【0008】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例〉
図1は、本発明のバス拡張システムを示すブロック図である。
図の装置は、スプリットバス方式を採用し、プロセッサ1のマイクロプロセッサチップ2は、基本バス3をアクセスする一方、バス拡張装置4A,4Bを介して、拡張バス5に接続された機能ユニット6のレジスタ7をアクセスできるように構成されている。基本バス3を拡張するバス拡張装置4Aと拡張バス5を拡張するバス拡張装置4Bとはユニット間バス8によって相互に接続されている。
【0009】
バス拡張装置4Aには、バッファ9Aとバス調停部10とが設けられている。また、バス拡張装置4Bには、バッファ9B,9Cと、バッファ9Bに直接接続されたレジスタ11が設けられている。バッファ9Aは、基本バス3とバス拡張装置4Aとの間のインタフェースをとるためのバッファである。バッファ9Cは、拡張バス5とバス拡張装置4Bとの間のインタフェースをとるためのバッファである。バッファ9Bは、基本バス3からバス拡張装置4Aを通じて拡張バス5をアクセスする場合のインタフェースをとるためのバッファであって、バッファ9Aとバッファ9Cとの間のデータ転送は、バッファ9Bを介して行われる。更に、バッファ9Bによって、バス拡張装置4A内部のレジスタ11へのアクセスが可能となっている。
【0010】
以上の構成で、基本バス3に接続されたプロセッサ1から、拡張バス5に接続された機能ユニット6内部のレジスタ7へのデータ転送を行う場合には、次のような手順が実行される。
まず、プロセッサ1は、バス競合調整によって基本バス3のバス権を確保し、バッファ9Aに対し該当するデータの転送を行う。正常応答がバッファ9Aから返されると、プロセッサ1は基本バス3のバス権を開放する。次に、バッファ9Aは、リクエスト/アクノリッジ線12を介してバス調停部10にユニット間バス8のバス権を要求する。そして、そのバス権を確保すると、データをバッファ9Bを介してバッファ9Cに転送し、正常応答を確認した後、ユニット間バス8のバス権を開放する。バッファ9Cは、拡張バス5のバス権を獲得し、機能ユニット6中のレジスタ7に対し該当データの転送を行う。
【0011】
以上のようにして、基本バス3から拡張バス5へのデータ転送が行われる。これらの手順は、従来のシステムで行われていたものと同様である。
次に、プロセッサ1が、バッファ9Bを介してレジスタ11にアクセスを行う場合を考える。スプリットバス方式によれば、1回の通信はコマンドサイクルとアンササイクルとに分けられる。まず、プロセッサ1によってバッファ9Aにアクセス要求コマンドが格納された後、バッファ9Aによりコマンドサイクルが実行される。即ちバッファ9Aからバッファ9Bにコマンドが送信され、レジスタ11からデータを読み出す準備がされる。
【0012】
この間、バッファ9Aはユニット間バス8のバス権を獲得し、一連のコマンドサイクルを終了する。
次のアンササイクルでは、バッファ9Bによりリクエスト、アクノリッジ、アンサ、ステータスの応答といった手順が実行される。即ち、コマンドサイクルによってバッファ9Aからバッファ9Bにコマンドが転送され、次のアンササイクルによってバッファ9Bからバッファ9Aに該当するデータが応答として返される。
【0013】
ところが、スプリットバス方式の原則によれば、コマンドサイクルとアンササイクルの間で、一旦ユニット間バス8が開放される。従って、もし、この間にバッファ9Bを使用した別のアクセス要求があった場合には、そのコマンドサイクルが割り込むことができる。別のコマンドサイクルが割り込むと、バッファ9Bにせっかく取り込んだコマンドが他のデータ等で上書きされ、消滅してしまう。
【0014】
ユニット間バス8が開放されるのは、バッファ9Bが正常ステータスを受信後、リクエストをネゲート(無効状態)にし、バス調停部10がアクノリッジをネゲートしたときである。
【0015】
そこで、この発明では、レジスタ11へのアクセス要求があったとき、バッファ9Bを使用したコマンドサイクルとアンササイクルとを連続して行うようにし、別の通信によるバッファ9Bの使用を阻止するようにした。このために、バッファ9Bは、バス権を開放するためのステータスを返送する前に、アンササイクルのリクエストをバス調停部10に送出する。これによって、バス権を優先予約する。その後、ステータスを返送するとバス権は優先的にバッファ9Bに移り、バッファ9Bは内部状態を保存したままアンササイクルを実行できる。
【0016】
図2には、以上のような原理に基づく具体的なユニット間バスシーケンスチャートを図示した。
図において、バッファ9Aを使用する2種類の通信▲1▼と▲2▼とが相次いで要求されたとする。通信▲1▼は、レジスタ11に対するデータアクセス要求である。また、通信▲2▼は、バッファ9Cに対するアクセス要求である。まず、最先にアクセス要求を行った通信▲1▼について、ユニット間バス8のバス権が与えられると、通信▲1▼のコマンドサイクルが開始される。
【0017】
ステップS1で、バッファ9Aからバス調停部10に対しリクエストが行われ、バス調停部10はステップS2で、バッファ9Aに対しバス権を与えるためのアクノリッジを行う。次に、バッファ9Aからバッファ9Bに対しコマンドが送信され(ステップS3)、バッファ9Bからレジスタ11に対しそのコマンドが転送される(ステップS4)。バッファ9Bは、その後バッファ9Aに対しステータスを送信するが、その直前にアンササイクルのためのリクエストをバス調停部10に送信する(ステップS5)。続いてステータスをバッファ9Aに送信する(ステップS6)。
【0018】
バス調停部10は、バッファ9Bからステータスが返されてバッファ9Aによるバス権が開放される前に、バッファ9Bからのリクエストがあると、バス権を通信▲2▼に優先してバッファ9Bに与える。従って、通信▲1▼についてのコマンドサイクル終了後、継続的に通信▲1▼のアンササイクルが実行される。即ち、ここでバス調停部10からバッファ9Bにアクノリッジが送信されてバッファ9Bにバス権が与えられ(ステップS7)、レジスタ11からデータがバッファ9Bに読み出される(ステップS8)。
【0019】
バッファ9Bは、読み出したデータをバッファ9Aに転送するためのアンサを実行し(ステップS9)、最後にステップS10において、バッファ9Aがバッファ9Bにステータスを送信する。こうして、バッファ9Aからレジスタ11に対する一連のデータアクセス処理が完了する。その後、通信▲2▼についてのコマンドサイクルが開始される。即ち、バッファ9Aからバス調停部10に対しリクエストが行われ(ステップS11)、バス調停部10はこれに応答してアクノリッジを返す(ステップS12)。
【0020】
バッファ9Aは、こうしてユニット間バス8のバス権を獲得し、バッファ9Bを通じてバッファ9Cに対しコマンドを送信する(ステップS13,S14)。バッファ9Cは、これに応答してバッファ9Bを介してバッファ9Aにステータスを返す(ステップS15,S16)。こうして、通信▲2▼のコマンドサイクルが終了する。
【0021】
次に、通信▲2▼のアンササイクルが開始されると、バッファ9Cからバス調停部10にリクエストが送信され(ステップS17)、これに応答するアクノリッジが返される(ステップS18)。バッファ9Cは、バス権を獲得すると、ステップS19において、バッファ9Bを通じてバッファ9Aにアンサを返す(ステップS20)。バッファ9Aは、アンサを受け取ると、バッファ9Cに対しバッファ9Bを通じてステータスを返す(ステップS21,S22)。
【0022】
図3には、本発明の効果を説明するための比較例のユニット間バスシーケンスチャートを示す。
上記のような制御を行わず、一般的なスプリットバス方式の制御を行うと、この図に示すようなシーケンスとなる。なお、この場合に、レジスタ11とバッファ9Bとの間には、バッファ9Dを設けている。このバッファ9Dは、レジスタ11へのアクセスが行われる場合にそのコマンドを一定の間保持するために設けられる。
【0023】
通信▲1▼は、既に説明した通りのバッファ9Aからレジスタ11に対するアクセス要求に対するものである。また通信▲2▼は、バッファ9Aからバッファ9Cに対するアクセス要求である。ここで、ステップS1〜ステップS6の処理は、通信▲1▼のコマンドサイクルである。この通信▲1▼のコマンドサイクルが実行され、ユニット間バス8のバス権が開放されると、通信▲2▼のコマンドサイクルが実行される。そして、その後、ユニット間バス8が開放されると、通信▲1▼のアンササイクルが実行され、最後に通信▲2▼のアンササイクルが実行される。
【0024】
このような手順で処理が進められると、通信(1)のコマンドサイクルを実行したとき、バッファ9Bに格納されたコマンドは、通信(2)のコマンドサイクルを実行した際、通信(2)のために必要なコマンドによって書き換えられてしまう。そこで、バッファ9Dがそのコマンドを保持し、通信(1)のアンササイクルにおいて、このバッファ9に格納されたコマンドに従ってレジスタ11からデータの読み出しが行われる。
【0025】
ところが、バス拡張装置内部に設けられたいくつものレジスタに、それぞれこのような専用のバッファ9Dを設けるのは、ハードウェアの大型化とコストアップを招く。これに比較して、図1に示す本発明のシステムでは、レジスタ11をバッファ9Bに直接接続することができるため、専用のバッファが不要となる。また、バス拡張装置は、上記の例では、バス調停部を設けたものとレジスタを設けたものの2種を連結して構成したが、これらは任意の構成を採ることができ、いずれの側にバス調停部が設けられていてもよい。
【0026】
【発明の効果】
以上のように、上記のバス拡張装置内部には、レジスタ11を任意の数だけ設けることができ、これらはいずれも基本バス3と拡張バス5の間のインタフェースとして機能するよう配置されたバッファ9Bに直接接続することが可能になる。従って、バス拡張装置のハードウェア構成を簡素化し、小型化が可能になる。
【図面の簡単な説明】
【図1】本発明のバス拡張システム具体例を示すブロック図である。
【図2】本発明によるユニット間バスシーケンスチャートである。
【図3】比較例のユニット間バスシーケンスチャートである。
【符号の説明】
1 プロセッサ
3 基本バス
4A,4B バス拡張装置
5 拡張バス
6 機能ユニット
9A,9B,9C バッファ
10 バス調停部
11 レジスタ
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bus expansion system used for bus expansion in an information processing apparatus, a control apparatus for an electronic exchange, and the like.
[0002]
[Prior art]
In general, in an information processing apparatus, when predetermined communication is performed between functional units connected through a bus, the bus right adjustment is performed. That is, until one communication is completed, the bus is locked, and control is performed so that other communication is not interrupted. This is called a bus lock system. When there are many functional units to be connected to the bus, a predetermined bus expansion device is used to connect a plurality of buses. When a device with such bus expansion is controlled by a normal bus lock method, all the buses are often occupied by one functional unit for a long time, resulting in poor communication efficiency. Therefore, the bus is controlled by the split bus method.
[0003]
In the split bus system, one communication is divided into a plurality of cycles such as a command cycle and an answer cycle, and bus contention is taken in each cycle. This shortens the time for occupying the bus in one communication. Furthermore, when bus expansion is performed, all the buses are occupied at once by performing bus arbitration separately between the basic bus, the expansion bus, and the inside of the bus expansion device that connects the two. Control so that nothing happens.
[0004]
[Problems to be solved by the invention]
By the way, the conventional techniques as described above have the following problems to be solved. For example, consider a case where an interface buffer is provided in a bus expansion device that connects a basic bus and an expansion bus, and an interface is provided between the basic bus and the expansion bus. When reading data from a register connected to this buffer through this buffer, if the command cycle ends and another communication uses the buffer, the command read into the buffer in the command cycle is rewritten with another communication data. End up.
[0005]
Therefore, when a register is provided in the bus expansion device, a dedicated buffer for holding commands and the like is provided between the register and the buffer to prevent rewriting. However, in this case, when a number of registers are provided in the bus expansion device, there is a problem that the amount of hardware increases as a whole.
[0006]
[Means for Solving the Problems]
The present invention adopts the following configuration in order to solve the above points.
<Configuration 1>
One bus expansion device connected to the basic bus and the other bus expansion device connected to the expansion bus , the interface buffer provided in each of the one and other bus expansion devices, and for these interfaces An intermediary buffer connected to the buffer via an inter-unit bus , a register storing data read by the intermediary buffer, and the inter-unit buffer with respect to any of the buffers that first output a bus right request and a bus arbitration unit for setting a bus of the bus, the basic bus and the interface buffer which has received the read command through one of said expansion bus, receives the setting of the bus right for the inter-unit bus supplying the read command to the intermediary buffer, command receiving a normal response from the intermediary buffer Opening the bus to detect the end of the cycle, the mediation buffer, the conjunction from the register to supply running the read command and receives the read command to the buffer for the interface to read out the data In the bus expansion system that outputs the normal response to the interface buffer , the intermediary buffer receives the read command and outputs the normal response to the bus arbitration unit before starting the answer cycle. outputs a bus right request, the bus arbitration unit receives the said bus request from the mediation buffer before release of the bus of the buffer the interface, the said intermediary buffer after opening of said bus unit setting the bus right between bus, bus expansion system characterized in that.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described using specific examples.
<Concrete example>
FIG. 1 is a block diagram showing a bus expansion system of the present invention.
The apparatus shown in the figure adopts a split bus system, and the microprocessor chip 2 of the processor 1 accesses the basic bus 3, while the function unit 6 connected to the expansion bus 5 via the bus expansion devices 4A and 4B. The register 7 can be accessed. A bus expansion device 4A for expanding the basic bus 3 and a bus expansion device 4B for expanding the expansion bus 5 are connected to each other by an inter-unit bus 8.
[0009]
The bus expansion device 4A is provided with a buffer 9A and a bus arbitration unit 10. The bus expansion device 4B is provided with buffers 9B and 9C and a register 11 directly connected to the buffer 9B. The buffer 9A is a buffer for taking an interface between the basic bus 3 and the bus expansion device 4A. The buffer 9C is a buffer for taking an interface between the expansion bus 5 and the bus expansion device 4B. The buffer 9B is a buffer for taking an interface when the expansion bus 5 is accessed from the basic bus 3 through the bus expansion device 4A. Data transfer between the buffer 9A and the buffer 9C is performed via the buffer 9B. Is called. Furthermore, the buffer 9B allows access to the register 11 in the bus expansion device 4A.
[0010]
In the above configuration, when data is transferred from the processor 1 connected to the basic bus 3 to the register 7 in the functional unit 6 connected to the expansion bus 5, the following procedure is executed.
First, the processor 1 secures the bus right of the basic bus 3 by bus contention adjustment, and transfers the corresponding data to the buffer 9A. When a normal response is returned from the buffer 9A, the processor 1 releases the bus right of the basic bus 3. Next, the buffer 9 </ b> A requests the bus right of the inter-unit bus 8 to the bus arbitration unit 10 via the request / acknowledge line 12. When the bus right is secured, the data is transferred to the buffer 9C via the buffer 9B, and after confirming a normal response, the bus right of the inter-unit bus 8 is released. The buffer 9C acquires the bus right of the expansion bus 5 and transfers the corresponding data to the register 7 in the functional unit 6.
[0011]
As described above, data transfer from the basic bus 3 to the expansion bus 5 is performed. These procedures are the same as those performed in the conventional system.
Next, consider a case where the processor 1 accesses the register 11 via the buffer 9B. According to the split bus method, one communication is divided into a command cycle and an answer cycle. First, after an access request command is stored in the buffer 9A by the processor 1, a command cycle is executed by the buffer 9A. That is, a command is transmitted from the buffer 9A to the buffer 9B, and preparations for reading data from the register 11 are made.
[0012]
During this time, the buffer 9A acquires the bus right of the inter-unit bus 8, and completes a series of command cycles.
In the next answer cycle, a procedure such as request, acknowledge, answer, and status response is executed by the buffer 9B. That is, a command is transferred from the buffer 9A to the buffer 9B by the command cycle, and data corresponding to the buffer 9A is returned from the buffer 9B as a response by the next answer cycle.
[0013]
However, according to the principle of the split bus system, the inter-unit bus 8 is temporarily opened between the command cycle and the answer cycle. Therefore, if there is another access request using the buffer 9B during this period, the command cycle can be interrupted. When another command cycle is interrupted, the command taken into the buffer 9B is overwritten with other data and disappears.
[0014]
The inter-unit bus 8 is released when the buffer 9B receives the normal status, negates the request (invalid state), and the bus arbitration unit 10 negates the acknowledgement.
[0015]
Therefore, in the present invention, when an access request to the register 11 is made, the command cycle and the answer cycle using the buffer 9B are continuously performed, and the use of the buffer 9B by another communication is prevented. . For this purpose, the buffer 9B sends an answer cycle request to the bus arbitration unit 10 before returning a status for releasing the bus right. As a result, the bus right is preferentially reserved. Thereafter, when the status is returned, the bus right preferentially moves to the buffer 9B, and the buffer 9B can execute the answer cycle while keeping the internal state.
[0016]
FIG. 2 shows a specific inter-unit bus sequence chart based on the above principle.
In the figure, it is assumed that two types of communication {circle around (1)} and {circle around (2)} using the buffer 9A are requested successively. Communication (1) is a data access request to the register 11. Communication (2) is an access request to the buffer 9C. First, when the bus right of the inter-unit bus 8 is given to the communication {circle around (1)} that makes the access request first, the command cycle of the communication {circle around (1)} is started.
[0017]
In step S1, a request is made from the buffer 9A to the bus arbitration unit 10, and in step S2, the bus arbitration unit 10 acknowledges to give the bus right to the buffer 9A. Next, a command is transmitted from the buffer 9A to the buffer 9B (step S3), and the command is transferred from the buffer 9B to the register 11 (step S4). The buffer 9B then sends a status to the buffer 9A, but immediately before that, sends a request for an answer cycle to the bus arbitration unit 10 (step S5). Subsequently, the status is transmitted to the buffer 9A (step S6).
[0018]
If there is a request from the buffer 9B before the status is returned from the buffer 9B and the bus right by the buffer 9A is released, the bus arbitration unit 10 gives the bus right to the buffer 9B in preference to the communication (2). . Therefore, after the command cycle for communication (1) is completed, the answer cycle for communication (1) is continuously executed. That is, an acknowledge is transmitted from the bus arbitration unit 10 to the buffer 9B, the bus right is given to the buffer 9B (step S7), and data is read from the register 11 to the buffer 9B (step S8).
[0019]
The buffer 9B executes an answer for transferring the read data to the buffer 9A (step S9). Finally, in step S10, the buffer 9A transmits a status to the buffer 9B. Thus, a series of data access processing from the buffer 9A to the register 11 is completed. Thereafter, a command cycle for communication (2) is started. That is, a request is made from the buffer 9A to the bus arbitration unit 10 (step S11), and the bus arbitration unit 10 returns an acknowledge in response thereto (step S12).
[0020]
The buffer 9A thus acquires the bus right of the inter-unit bus 8, and transmits a command to the buffer 9C through the buffer 9B (steps S13 and S14). In response to this, the buffer 9C returns a status to the buffer 9A via the buffer 9B (steps S15 and S16). Thus, the command cycle of communication (2) is completed.
[0021]
Next, when the answer cycle of communication {circle around (2)} is started, a request is transmitted from the buffer 9C to the bus arbitration unit 10 (step S17), and an acknowledgment in response thereto is returned (step S18). When acquiring the bus right, the buffer 9C returns an answer to the buffer 9A through the buffer 9B in step S19 (step S20). When the answer is received, the buffer 9A returns a status to the buffer 9C through the buffer 9B (steps S21 and S22).
[0022]
FIG. 3 shows an inter-unit bus sequence chart of a comparative example for explaining the effect of the present invention.
If general split bus control is performed without performing the above control, the sequence shown in FIG. In this case, a buffer 9D is provided between the register 11 and the buffer 9B. The buffer 9D is provided to hold the command for a certain period when the register 11 is accessed.
[0023]
Communication {circle over (1)} is for an access request from the buffer 9A to the register 11 as already described. Communication (2) is an access request from the buffer 9A to the buffer 9C. Here, the processing of step S1 to step S6 is a command cycle of communication (1). When the command cycle of communication {circle around (1)} is executed and the bus right of the inter-unit bus 8 is released, the command cycle of communication {circle around (2)} is executed. After that, when the inter-unit bus 8 is released, an answer cycle of communication (1) is executed, and finally an answer cycle of communication (2) is executed.
[0024]
When processing proceeds in such a procedure, when the command cycle of communication (1) is executed, the command stored in the buffer 9B is for communication (2) when the command cycle of communication (2) is executed. It will be overwritten by the commands needed for. Therefore, the buffer 9D holds the command, the answer cycle of the communication (1), reading of data from the register 11 according to the stored commands in the buffer 9 D is performed.
[0025]
However, providing such a dedicated buffer 9D for each of the registers provided in the bus expansion device increases the size and cost of hardware. Compared to this, in the system of the present invention shown in FIG. 1, the register 11 can be directly connected to the buffer 9B, so that a dedicated buffer is not required. In addition, in the above example, the bus expansion device is configured by connecting two types of devices having a bus arbitration unit and a register, but these devices can take any configuration, and on either side A bus arbitration unit may be provided.
[0026]
【The invention's effect】
As described above, an arbitrary number of registers 11 can be provided in the above bus expansion device, and these are all buffers 9B arranged so as to function as an interface between the basic bus 3 and the expansion bus 5. It becomes possible to connect directly to. Therefore, the hardware configuration of the bus expansion device can be simplified and downsized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a specific example of a bus expansion system of the present invention.
FIG. 2 is an inter-unit bus sequence chart according to the present invention.
FIG. 3 is an inter-unit bus sequence chart of a comparative example.
[Explanation of symbols]
1 Processor 3 Basic bus 4A, 4B Bus expansion device 5 Expansion bus 6 Functional unit 9A, 9B, 9C Buffer 10 Bus arbitration unit 11 Register

Claims (1)

基本バスに接続されている一方のバス拡張装置と、拡張バスに接続されている他方のバス拡張装置とを備え、前記一方及び他方のバス拡張装置にそれぞれ設けられるインタフェース用バッファと、これらインタフェース用バッファにユニット間バスを介して接続されている仲介用バッファと、該仲介用バッファにより読み出されるデータが格納されるレジスタと、最初にバス権要求を出力した前記いずれかのバッファに対し前記ユニット間バスのバス権を設定するバス調停部とを含み、
前記基本バス及び前記拡張バスのいずれかを介して読出しコマンドを受けた前記インタフェース用バッファは、前記ユニット間バスのバス権の設定を受けて前記読出しコマンドを前記仲介用バッファに供給し、該仲介用バッファから正常応答を受けてコマンドサイクルの終了を検知すると前記バス権を開放し、
前記仲介用バッファは、前記読出しコマンドを受けると前記読出しコマンドを実行して前記インタフェース用バッファに供給すべく前記レジスタから前記データを読み出すと共に該インタフェース用バッファに対し前記正常応答を出力するバス拡張システムにおいて、
前記仲介用バッファは、前記読出しコマンドを受けてから前記正常応答を出力する前にアンササイクルを開始すべく前記バス調停部に対しバス権要求を出力し、
前記バス調停部は、前記インタフェース用バッファのバス権の開放前に前記仲介用バッファから前記バス権要求を受けると、前記バス権の開放後に前記仲介用バッファに前記ユニット間バスのバス権を設定する、
ことを特徴とするバス拡張システム。
One bus expansion device connected to the basic bus and the other bus expansion device connected to the expansion bus , the interface buffer provided in each of the one and other bus expansion devices, and for these interfaces An intermediary buffer connected to the buffer via an inter-unit bus , a register storing data read by the intermediary buffer, and the inter-unit buffer with respect to any of the buffers that first output a bus right request and a bus arbitration unit for setting the bus of the bus,
The interface buffer that receives a read command via either the basic bus or the expansion bus receives the setting of the bus right of the inter-unit bus and supplies the read command to the intermediary buffer. When receiving the normal response from the buffer and detecting the end of the command cycle, the bus right is released,
The mediation buffer is a bus for outputting the normal response to said buffer for the interface with running and receives a read command the read command from the register to be supplied to the buffer for the interface to read out the data In the extended system,
The intermediary buffer outputs a bus right request to the bus arbitration unit to start an answer cycle before receiving the normal response after receiving the read command ,
When the bus arbitration unit receives the bus right request from the intermediary buffer before the bus right of the interface buffer is released, the bus arbitration unit sets the bus right of the inter-unit bus in the intermediary buffer after the bus right is released. To
A bus expansion system characterized by that.
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