JP3746424B2 - 電圧信号を時分割多重化するための回路及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、フラットパネル表示画面に関する。本発明は特に、フラットパネル電界放出表示（ＦＥＤ）画面に関する。一実施例における本発明は、フラットパネル表示装置の時分割多重化された電圧信号により色平衡で使用されるエラー補償器回路を含む。
【０００２】
【従来の技術】
従来の陰極線管（ＣＲＴ）ディスプレイに酷似するフラットパネル表示画面の分野において、白色ピクセルは、赤色、緑色及び青色ポイント、即ち、赤色、緑色及び青色の「輝点」から構成される。そのピクセルの各色ポイントに同時に電圧を印加すると、ピクセルは白く見える。ピクセルで様々な色を作り出すには、赤色、緑色及び青色ポイントが駆動される輝度を、周知技術を用いて変更する。特別なピクセルの色輝度に一致する、分離した赤色、緑色及び青色データを、ピクセルの色データと呼ぶ。色データは、グレースケールデータと呼ばれることが多い。ピクセル内で様々な色が実現される度合いはグレースケール解像度と呼ばれ、各赤色、緑色及び青色ポイントが駆動される様々な輝度量に直接関連する。
【０００３】
ＣＲＴディスプレイのように、電界放出表示（ＦＥＤ）画面では、リン光体輝点を利用してピクセルの赤色、緑色及び青色ポイントを生成する。多くの場合、生成時、特別な色の表示画面のリン光体の特徴は画面ごとに変わる。リン光体が様々な特徴を有する場合、その色輝度は画面ごとに変わり、様々な色平衡を持つ画面を生成する。従って、表示画面は、色ポイントの関連する色輝度を変更するための機構を備え、リン光体の製造ばらつきが表示画面で補償されることが重要である。表示画面中の色ポイントの関連する色輝度を変更する方法は、白色平衡調整と呼ばれる（色平衡調整又は色温度調整とも呼ばれる）。
【０００４】
色平衡調整を提供するための別の理由は、リン光体の製造ばらつきの補償に付け加えて、ディスプレイの長期利用によるリン光体エージングを補償することである。
【０００５】
ＦＥＤ画面のリン光体の発光特徴が、それが使用される時間にわたって変化することは一般的である。従って、表示画面が、その色平衡を変更し、リン光体エージングを補償し、ＦＥＤ画面の寿命にわたって画質を維持するための機構を備えることは重要である。表示画面の色平衡調整を提供するためのさらなる理由は、見る人が色平衡を手動で調整できることである。手動調整を使用して、ユーザは表示画面の白色平衡をその特別な表示嗜好に調整できる。
【０００６】
表示画面の色平衡を補正又は変更するための一つの方法は、画面を表示するのに使用する色データを実行中に変更することである。特別な色ポイント、色値Ｘを送信する代わりに、色値Ｘはまず複雑なゲイン及びオフセット調整を有する関数を通過する。次に関数Ｙの出力は色ポイントに送信される。その機能は、リン光体のばらつきにより生じた色温度の変動を補償する。上記機能のゲイン及びオフセット要素は、色温度が増加又は減少する必要がある際に変更される。この従来技術の色平衡を変更するための機構は、ダイナミックな色平衡調整を提供するが、色データの比較的大容量を変更するための比較的複雑な回路を必要とするため、不利である。例えば、色平衡機能を示すため、参照テーブル（ＬＵＴ）を各列に使用する。
【０００７】
【発明が解決しようとする課題】
この従来技術の機構が必要とする追加回路（例えば、ＬＵＴ）はドライバ回路の全体サイズを著しく増加し、機能速度に否定的な影響を与える。１０２４個の白色ピクセルの水平画面解像度を想定して、１ＦＥＤ画面につき３０７２個もの列ドライバがあり、３０７２個の列ドライバ上に同様に構成された複雑なＬＵＴ回路が、実際の製造において、あまりにも大きい基板領域を必要とする。第二に、この従来技術の機構は、フラットパネルディスプレイのグレースケール解像度を減少させることにより画質を劣化させる。画像データを変更せず、画像のグレースケール解像度を損なわないフラットパネル表示画面に色平衡調整機構を提供することが望ましい。
【０００８】
フラットパネル表示画面内の色平衡を補正するための別の方法は、アクティブマトリックスフラットパネル表示画面（ＡＭＬＣＤ）で使用される。この方法は、赤色、緑色及び青色ポイントを生成するのに使用される物理カラーフィルタを変更することに関する。カラーフィルタを変更することにより、ＡＭＬＣＤ画面の色温度は調整される。しかし、カラーフィルタは調整が必要な度に物理的に（例えば、手動で）交換する必要があるため、この調整はダイナミック（動的）ではない。ディスプレイの色温度の所要変動にダイナミックに応答するフラットパネル表示画面に色平衡機構を提供すると有利になる。
【０００９】
図１は、ＡＭＬＣＤフラットパネルディスプレイのディジタル−アナログ変換器回路に埋め込まれた一般データイン電圧アウト曲線のグラフ６を示す。ディジタル−アナログ変換器は、ディジタル色データを実際の色輝度を発生するのに使用される電圧に変圧する。色データ０乃至６３で与えられた場合、曲線部分２に一致する電圧は、色ポイントを駆動する出力として供給される。色データ６４乃至１２７で与えられた場合、曲線部分４に一致する電圧は、色ポイントを駆動する出力として供給される。曲線部分４は、ＤＣ電圧オフセットを持つ以外は、曲線部分２と同一である。曲線部分４と曲線部分２は、リフレッシュサイクル変更に使用され、正味ＤＣ電圧は、ＡＭＬＣＤディスプレイのセルに適用されない。ＤＣ電圧に長期露出すると、ＡＭＬＣＤディスプレイが破壊される。従って、１２７個のデータ位置が存在するが、曲線２及び４を使用するＡＭＬＣＤ装置のグレースケール解像度は、０乃至６３にすぎない。これは、位置６４乃至１２７がそれぞれ、位置０乃至６３の反覆にすぎないからである。図１のデータイン電圧アウト関数は、上記方法で使用されるが、色平衡動作のいずれのタイプの実行にも適用されていない。
【００１０】
従って、本発明は、フラットパネルディスプレイの色平衡をダイナミックに調整するための機構及び方法を提供する。本発明は、表示画面のピクセルのグレースケール解像度を著しく損なわないフラットパネル表示画面の色平衡を調整するための機構及び方法を提供する。また、本発明は、列ドライバ回路のサイズを著しく増加させないフラットパネル表示画面の色平衡を調整するための機構及び方法を提供する。さらに、本発明は、フラットパネルＦＥＤ画面の色平衡を制御し節電動作モードを提供するための機構及び方法を提供する。具体的に上記していない本発明のこれらとその他の長所は、ここに示された本発明の説明で明らかとなる。
【００１１】
【課題を解決するための手段】
フラットパネルディスプレイの色平衡を制御するための電圧信号を時分割多重化するための回路及び方法を説明する。色平衡の調整は、真空管エージング、見る人の嗜好及び／又はリン光体の製造ばらつきに応じて行われる。ＦＥＤ画面内には、行及び列のマトリックスが備えられ、エミッタは各行及び列の交差部分に配置される。行は、行ドライバによる「行選択期間」の間に順次アクティブにされ、一致する個々のグレースケール情報（電圧）が列ドライバにより列上で駆動される。適切な電圧がエミッタの陰極と陽極間に印加される場合、電子はリン光体輝点、例えば、赤色、緑色及び青色発生イルミネーションに向かって放出される。本発明は、各列ドライバ内に、行選択期間の第一（「全」）部分の間の第一電圧信号と、行選択期間の第二（「半」）部分の間の第二電圧信号とを駆動するための選択回路を提供する。
【００１２】
従って、任意列に印加された全体又は有効電圧は、行選択期間の第一部分と第二部分との間に印加された二つの電圧の加重平均となる。加重平均の重さは、第一及び第二部分のそれぞれの相対的長さにより示される。
【００１３】
行選択期間の第一及び第二部分の長さは、それぞれ任意の色に対して調整され、印加された全体電圧に調整される。これはその色、例えば、赤色、緑色又は青色に対して色平衡を有効に調整する。本発明の第一実施例では、シフトレジスタが、行選択期間の第二部分の間の印加の際、第一電圧値のディジタル表示を半分に分割するのに使用する。第一電圧値は、行選択期間の第一部分の間に印加される。第二実施例では、マルチプレクサが、第二部分の間の印加の際、第一電圧値を半分に分割するのに使用する。再び、第一電圧値は、行選択期間の第一部分の間に印加される。第三実施例では、行選択期間の第一及び第二部分の順序は、他の各連続行選択期間において入れ替えられ、二つの行選択期間の周期にわたって、二つの第一部分が連続して発生し、二つの第二部分が連続して発生する。第三実施例では、列ライン上の電圧変化の周波数を減少させ節電する。
【００１４】
【発明の実施の形態】
グレースケール解像度を著しく損なわず、フラットパネルＦＥＤ画面内の色平衡をダイナミックに変更するための電圧信号の時分割多重化を使用するための本発明に係る方法及び機構についての以下の詳細な説明において、多くの具体的な詳細は、本発明の完全な理解を提供するため記述される。しかし、本発明がこれらの具体的な詳細無しに、又は、その均等物により実施されるということは、当業者には認識されるであろう。その他の例では、本発明の観点を必ずしも不明瞭にしない程度に、周知方法、手順、構成要素及び回路については、詳細には説明されていない。
【００１５】
本発明のフラットパネルＦＥＤ画面構成
本発明の実施例は、ＦＥＤ表示画面内の色平衡調整を提供するための機構及び方法に対して図示されている。本発明の色平衡調整回路の説明に先立って、ＦＥＤ表示画面のある素子の説明を行う。
【００１６】
具体的に、電界放出ディスプレイ（ＦＥＤ）のエミッタの説明を行う。図２は、ＦＥＤフラットパネルディスプレイの一部である多層構造７５の断面図を示す。多層構造７５には、ベースプレート構造とも呼ばれる電界放出バックプレート構造４５と、電子受けフェースプレート構造７０とが含まれる。画像は、フェースプレート７０により生成される。バックプレート構造４５は、通常、電気絶縁バックプレート６５、エミッタ（又は陰極）電極６０、電気絶縁層５５、パターンゲート電極５０、及び、絶縁層５５の開口に配置される円錐形の電子放出素子４０からなる。電子放出素子４０の一方のタイプは、Ｔｗｉｃｈｅｌｌらに対して１９９７年３月４日に発行された米国特許第５，６０８，２８３号、他方のタイプは、Ｓｐｉｎｄｔらに対して１９９７年３月４日に発行された米国特許第５，６０７，３３５号に記述されており、両方とも参考のためここに含まれている。電子放出素子４０の先端は、ゲート電極５０の対応する開口を通して露出される。エミッタ電極６０と電子放出素子４０はともに、ＦＥＤフラットパネルディスプレイ７５の図示部分７５の陰極からなる。フェースプレート構造７０は、電気絶縁フェースプレート１５と、陽極２０と、リン光体２５の被覆とにより形成される。素子４０から放出される電子は、リン光体部分３０により受け取られる。
【００１７】
図２の陽極２０は、陰極６０／４０に対する正の電圧にて維持される。一実施例における陽極電圧は、構造４５と７０との間の１００乃至２００ｕｍのスペースでは１００乃至３００ボルトであり、その他の実施例におけるより大きなスペースでは、陽極電圧はキロボルト範囲内にある。
【００１８】
陽極２０がリン光体２５と接触しているため、陽極電圧はまた、リン光体２５に印加される。適切なゲート電圧をゲート電極５０に印加したとき、電子はオフノーマルの放出角度シータ４２の各種値にて電子放出素子４０から放出される。放出電子は、図２のライン３５により示される非直線性（例えば、放物線状）軌道に沿って、リン光体２５のターゲット部分３０に当たる。放出電子が当たったリン光体は、選択した色の光を発生し、リン光体輝点即ちリン光体ポイントを示す。単一リン光体輝点は、何千ものエミッタにより点灯される。
【００１９】
図２のリン光体２５は、リン光体２５が発生したものより、様々な色の光を発する他のリン光体（図示せず）を含む画像素子（「ピクセル」）の一部である。一般に、一つのピクセルには、三つのリン光体即ち「色」輝点である、赤色輝点、緑色輝点及び青色輝点が含まれる。またリン光体２５を含むピクセルは、ＦＥＤフラットパネルディスプレイでその他の一つ以上のピクセル（図示せず）に隣接する。リン光体２５に向けた電子の一部が一貫してその他のリン光体に（同一又は別のピクセル内で）当たる場合、画像解像度及び色純度は劣化する。以下に詳述するように、ＦＥＤフラットパネル画面のピクセルは、ｎ列とｘ行とを含むマトリックス形式で配置される。一実施例では、ピクセルは同一行で整列する三つの分離列を有する三つのリン光体輝点からなる。従って、単一ピクセルは、一つの行と三つの分離した列（赤色列、緑色列及び青色列）により一意的に識別される。以下に十分述べるように、一つのピクセルを構成する三つの列の各列は、それ自体の列ドライバ回路に関連する。
【００２０】
ターゲットリン光体部分３０のサイズは、印加された電圧とＦＥＤフラットパネルディスプレイ７５の形状及び寸法特徴に依存する。図２のＦＥＤフラットパネルディスプレイ７５の陽極／リン光体電圧を１，５００乃至１０，０００ボルトに増加させる場合、バックプレート構造４５とフェースプレート構造７０との間のスペースは１００乃至２００ｕｍよりはるかに大きいことが必要である。図２のＦＥＤフラットパネルディスプレイに電子焦点素子を付け加えない場合、１，５００乃至１０，０００のリン光体電位に必要な値に中間構造スペースを増加させると、大きなリン光体部分３０を発生する。この焦点素子は、ＦＥＤフラットパネルディスプレイ構造７５に含まれており、参考のためここに含まれている、Ｓｐｉｎｄｔらに対して１９９６年６月１８日に発行された米国特許第５，５２８，１０３号に記述されている。
【００２１】
図２のターゲットリン光体部分３０の輝度は、入射電流の大きさに依存し、それ自体陰極６０／４０とゲート５０との間に印加された電圧電位に依る。従って、色輝点の輝度は、色輝点が配置される交差部分において行及び列間に印加された電圧差に関連する。電圧電位が大きければ大きいほど、ターゲットリン光体部分３０の輝度が高くなる。第二に、ターゲットリン光体部分３０の輝度は、陰極４０／６０とゲート５０との間に電圧が印加された時間量（例えば、「選択期間」）に依存する。選択期間が長ければ長いほど、ターゲットリン光体部分３０の輝度が高くなる。従って、本発明では、ＦＥＤフラットパネル構造７５の輝度は、電圧と、陰極６０／４０及びゲート５０間に電圧が印加された時間量（例えば、「選択期間」）とに依存する。有効電圧（ＥＶ）は、電圧振幅と電圧選択期間との両方を考慮することにより得られる。
【００２２】
図３に示されるように、ＦＥＤフラットパネルディスプレイ２００は、ｘ水平配列行ライン２３０（「行」）とｎ垂直配列列ライン２５０（「列」）のアレイに細分化される。ＦＥＤフラットパネルディスプレイ２００のピクセルはまた、垂直及び水平に配列される。色ポイント（「リン光体輝点」とも呼ばれる）は、行と列との各交差部分にて形成される。同一行の三つの隣接した色ポイントである、赤色、緑色及び青色は一つのピクセルを形成する。水平ｎピクセルの場合、３ｎ列がある。垂直ｘピクセルの場合、ｘ行がある。図３のＦＥＤフラットパネルディスプレイ２００を以下に詳述する。
【００２３】
このＦＥＤフラットパネルデイスプレイ２００の部分１００は、図４に詳細に示されており、少なくとも一つのフルピクセルを含む。図４は、関連ピクセル１２５（「白色グループ」とも呼ばれる）を具体的に示す。図４の関連ピクセル１２５には、同一エミッタライン（「行電極」又は「行」とも呼ばれる）２３０の赤色リン光体輝点１２５ａ、緑色リン光体輝点１２５ｂ及び青色リン光体輝点１２５ｃが含まれる。一実施例では、一つのピクセルの各リン光体輝点は、別の列ドライバにより制御されるが、同一ピクセルの総てのリン光体輝点が同一行２３０内にあるため、一つのピクセルの総てのリン光体輝点は、同一行ドライバにより制御される。
【００２４】
従って、例示的な第ｉピクセル１２５は、第ｉ赤色列ライン、第ｉ緑色列ライン、第ｉ青色列ライン及び第ｊ行ラインに配置される。
【００２５】
図４の関連ピクセル１２５の境界は、破線で示されている。三つの分離エミッタライン２３０（行ライン）もまた示されている。各エミッタライン２３０は、アレイのピクセル行のうちの一つのための行電極である。中間行電極２３０は、電極に関連した特別な行の各エミッタのエミッタ陰極６０／４０（図２）に連結される。一つのピクセル行の部分は図４に示されており、一対の隣接するスペーサ壁１３５間に配置される。ピクセル行は一つの行ライン２５０に沿うピクセルの総てからなる。二つ以上のピクセル行（２４乃至１００ものピクセル行）は、通常、隣接スペーサ壁１３５の各対間に配置される。各ピクセル列は、三つのゲートライン（「列」とも呼ばれる）２５０、（１）赤色には第一、（２）緑色には第二、（３）青色には第三、を有する。同様に、各ピクセル列には、各リン光体ストライプ（赤色、緑色、青色）、全部で３本のストライプのうちの一つが含まれる。ゲートライン２５０の各々は、関連列の各エミッタ構造のゲート５０（図２）に連結される。この構造１００は、参考のためここに含まれている、Ｃｕｒｔｉｎらに対して１９９５年１２月１９日に発行された米国特許第５，４７７，１０５号に詳述されている。
【００２６】
一実施例では、赤色、緑色及び青色のリン光体ストライプ２５（図２）は、エミッタ電極６０／４０の電圧に対して１，５００乃至１０，０００ボルトの正の電圧にて維持される。
【００２７】
電子放出素子４０のセットのうちの一つが、対応する行（陰極）ライン２３０と列（ゲート）ライン２５０の電圧を調整することにより適切に電圧が印加された場合、そのセット内の素子４０は対応する色のリン光体のターゲット部分３０に向かって加速する電子を放出する。次に、電圧が印加されたリン光体は発光する。画面フレームリフレッシュサイクル（一実施例の約６０Ｈｚの速度で実行する）の間、一つの行のみが一度にアクティブとなり、列ラインは電圧を印加され、行選択周期の一つのピクセル行を点灯する。これは、総てのピクセル行が点灯されてフレームを表示するまでの時間に、行ごとに順次実行される。フレームは６０Ｈｚで与えられる。表示アレイのｎ行を想定して、各行は、１６．７／ｎ ｍｓの速度で行選択期間の間に電圧を印加される。上記ＦＥＤ１００は、参考のためここに含まれている以下の米国特許、Ｄｕｂｏｃ， Ｊｒ．らに対して１９９６年７月３０日に発行された米国特許第５，５４１，４７３号、Ｓｐｉｎｄｔらに対して１９９６年９月２４日に発行された米国特許第５，５５９，３８９号、Ｓｐｉｎｄｔらに対して１９９６年１０月１５日に発行された米国特許第５，５６４，９５９号及びＨａｖｅｎらに対して１９９６年１１月２６日に発行された米国特許第５，５７８，８９９号に詳述されている。
【００２８】
行及び列アレイ
上記のように、図３は、本発明による行及び列のアレイとして構成されたＦＥＤフラットパネル表示画面２００を示す。具体的に、画面には「ピクセル」のｘ行とｎ列とが含まれる。図４について上記したように、領域１００はまた、図３のその関連位置に示される。ＦＥＤフラットパネル表示画面２００は、ｎ数の行ライン（水平）と３ｎ数の列ライン（垂直）とからなり、（ｘｎ）合計ピクセルを達成し、例えば１ピクセルにつき三つの列ラインを必要とする。明瞭化のため、行ラインは「行」と呼ばれ、列ラインは「列」と呼ばれる。行ラインは、一実施例では集積回路である、ｘ行ドライバ回路２２０ａ乃至２２０ｃにより駆動される。図３に、例示的な行グループ２３０ａ、２３０ｂ及び２３０ｃが示される。各行グループには、総て特別の行ドライバ回路と関連する任意数の行（例えば、ｙ）が含まれる。三つの関連行ドライバ回路は、２２０ａ乃至２２０ｃに示される。本発明の一実施例では、４００行（ｘ＝４００）以上あり、従って４００／ｙ数の個々の行グループ２３０と関連行ドライバ２２０がある。しかし、本発明は同様に、任意数の行を有するＦＥＤフラットパネル表示画面２００によく適合していることが認識される。
【００２９】
図３ではまた、一実施例では集積回路である、列グループ２５０ａ、２５０ｂ、２５０ｃ及び２５０ｄが示されている。本発明の一実施例では、１９２０列以上あり、ｎ＝６４０ピクセル（１９２０／３＝６４０）を可能にする。従って、一つのピクセルは三つの列（赤色、緑色、青色）を必要とし、１９２０個の列は水平に少なくとも６４０ピクセル解像度を提供する。
【００３０】
しかし、本発明は同様に、任意数の列を有するＦＥＤフラットパネル表示画面によく適合していることが認識されている。行ドライバ２２０と同様に、列ドライバ２４０は、それぞれ列グループを駆動する複数の独立列ドライバに分離される。
【００３１】
行ドライバ回路２２０
図３の行ドライバ回路２２０ａ乃至２２０ｃは、基板領域ＦＥＤフラットパネル表示画面２００の周辺に沿って配置されることが好ましい。図３では、三つの行ドライバのみが明瞭化のため示されている。上記したように、各行ドライバ２２０ａ乃至２２０ｃは、行グループを駆動する。例えば、行ドライバ２２０ａは行２３０ａを駆動し、行ドライバ２２０ｂは行２３０ｂを駆動し、行ドライバ２２０ｃは行２３０ｃを駆動する。個々の行ドライバは行グループを駆動するが、ＦＥＤフラットパネル表示画面２００全体にわたって一度に一つの行のみがアクティブとなる（例えば、駆動される）。従って、どの個々の行ドライバ回路も、せいぜい一つの行ラインを一度に駆動し、アクティブな行ラインがリフレッシュサイクルの間にそのグループに無い場合、いずれの行ラインも駆動していない。
【００３２】
供給電圧ライン２１２は、総ての行ドライバ２２０ａ乃至２２０ｃに平行に連結され、行ドライバにエミッタの陰極６０／４０への使用駆動電圧を供給する。一実施例では、行駆動電圧は極性が負であるが、その他の実施例では正である。イネーブル信号はまた、図３のイネーブルライン２１６を経由して並列な各行ドライバ２２０ａ乃至２２０ｃに供給される。イネーブルライン２１６が低い電位の場合、ＦＥＤ画面２００の総ての行ドライバ２２０ａ乃至２２０ｃがディセーブルになり、いずれの行にも電圧は印加されない。イネーブルライン２１６が高い電位の場合、行ドライバ２２０ａ乃至２２０ｃがイネーブルとなる。
【００３３】
水平クロック信号（「Ｈ ＳＹＮＣＨ」）はまた、図３のクロックライン２１４を経由して並列な図３の各行ドライバ２２０ａ乃至２２０ｃに供給される。水平クロック信号２１４（即ち同期信号）は、新しい行に電圧が印加されるべき時ごとにパルスし、行選択期間の開始を画定する。水平クロック信号２１４はまた、新しい列色データの列ドライバ回路２４０へのロードを同期させる。従って、表示フレームのｘ行は一度に一つ電圧を印加され、列は関連データを受信する。総ての行が電圧を印加されると、データフレームが表示される。６０Ｈｚの例示的なフレームアップデート速度を想定して、総ての行は１６．６７ミリ秒ごとに一度アップデートされる。１フレームアップデートにつきｘ行を想定して、水平クロック信号２１４は１６．６７／ｘミリ秒ごとに一度パルスする。即ち、新しい行が１６．６７／ｎミリ秒ごとに電圧を印加される。ｘが４００の場合、水平クロック信号２１４は４１．６７マイクロ秒ごとに一度パルスする。
【００３４】
ＦＥＤ２００の総ての行ドライバは、ｘ格納ビット、１行につき１ビットを有する一つの大型シリアルシフトレジスタを実装するよう構成される。行データは、行ドライバ２２０ａ乃至２２０ｃに直列に連結される行データライン２１２を使用して、これらの行ドライバを通じてシフトされる。順次フレームアップデートモードの間、行ドライバ内のｎビットのうちの一つのビットを除く全部のビットが「０」となり、他の一つのビットは「１」となる。
【００３５】
従って、「１」は、最上部の行から最下部の行へ、一度に一つ、総てのｎ行を通じて連続してシフトされる。任意の水平クロック信号パルス時、「１」に対応する行が選択期間に駆動される。シフトレジスタのビットは、ライン２１４により提供される水平クロックのパルスごとに一度、行ドライバ２２０ａ乃至２２０ｃを通じてシフトされる。インターレースモードでは、奇数行は連続してアップデートされ偶数行がそれに続く。従って、別のビットパターン及びクロック方式が使用される。
【００３６】
シフトされた「１」に対応する行は、ライン２１４上の水平クロックパルスに応じて駆動される。その行は、特別な「選択」期間の間、オンのままである。この選択期間の間、行ドライバがまたイネーブルである場合に、電圧供給ライン２１２上で見られるように、対応行は電圧値により駆動される。選択期間の間、その他の行はいかなる電圧でも駆動されない。一実施例では、行は負の電圧を印加され、その他の実施例では正の電圧を印加される。
【００３７】
列ドライバ回路２４０
図４で示されるように、本発明のＦＥＤフラットパネル表示画面２００内に１ピクセル当たり三つの列（即ち「白色グループ」）がある。図３の列ライン２５０ａは一つのピクセル列を制御し、列ライン２５０ｂは別のピクセル列を制御する。図３はまた、各ピクセルのグレースケール情報を制御する列ドライバ２４０を示す。行ドライバ回路に類似して、列ドライバ２４０は、各々列ライングループを駆動する分離回路に分離される。本発明により、列ドライバ２４０は、列ライン２５０上の時分割多重化、振幅変調された電圧信号を駆動する。列ライン２５０ａ乃至２５０ｅ上で駆動された振幅変調された電圧信号は、関連ピクセル行のグレースケールデータを示す。列電圧の有効電圧（ＥＶ）が大きければ大きいほど、対応する色ポイントの光輝度が高くなる。列電圧の有効電圧（ＥＶ）が小さければ小さいほど、対応する色ポイントの光輝度が低くなる。
【００３８】
ライン２１４の水平クロック信号のパルスごとに一度、列ドライバ２４０は、（ライン２０５によりクロックされる）グレースケールディジタル色データを受信し、ＦＥＤフラットパネル表示画面２００のピクセル行の列ライン２５０ａ乃至２５０ｅの総てを別々に制御する。従って、１水平クロック当たり一つの行のみが電圧を印加される間、総ての列２５０ａ乃至２５０ｅは、行選択期間の間に電圧を印加される。ライン２１４上の水平クロック信号は、グレースケールデータのピクセル行の列ドライバ２４０へのロードを同期させる。列ドライバ２４０は列データライン５２０上の列データを受信し、列ドライバ２４０はまた、列電圧供給ライン５１５内に含まれる多数の電圧タップラインに共通に連結される。
【００３９】
様々な電圧が列ドライバ２４０により列ラインに印加され、様々なグレースケール色を実現する。動作時、総ての列ラインは（列データライン５２０上の）グレースケールデータにより駆動され、同時に一つの行がアクティブになる。これにより、ピクセル行は適切なグレースケールデータにより点灯される。次に、これは、フレーム全体が満たされるまで、ライン２１４の水平クロック信号の１パルスにつき一度、別の行などで繰り返される。速度を上げるには、一つの行が電圧を印加されている間、次のピクセル行のグレースケールデータが同時に列ドライバ２４０にロードされる。行ドライバ２２０ａ乃至２２０ｃのように、列ドライバは、選択期間内において電圧を出現させる。
【００４０】
さらに、行ドライバ２２０ａ乃至２２０ｃのように、列ドライバ２４０はイネーブルラインを有する。一実施例では、列は正の電圧を印加される。
【００４１】
列電圧の多重化
以下に十分に述べるように、本発明は、行選択期間の間、ある列電圧を時分割多重化して図３のＦＥＤフラットパネル表示画面２００の色平衡を変更する。具体的に、特別な色の色輝度を上げるには、その色の有効列電圧（例えば、その色の総てのｎ列に印加される）が、行選択期間の間に増加させられる。特別な色の色輝度を下げるには、その色の有効列電圧（例えば、その色の総てのｎ列に印加される）が、行選択期間の間に減少させられる。列ドライバの色データは色平衡時に変更されないため、本発明は上記のように色平衡を変更することによってグレースケール解像度を著しく劣化させることはない。
【００４２】
以下では、上記のように、ＦＥＤ画面２００のフレームワーク内にダイナミック色平衡調整を提供するための本発明の実施例により使用される機構を説明する。
【００４３】
本発明の色平衡制御回路
以下に十分に説明されているように、本発明は、特別な色の、その色の色平衡を実行するために、列ドライバから印加された有効電圧を一様に増減させるための機構を提供する。各色は、分離して同時に調整される。具体的には、本発明は、特定の割合により総ての赤色（又は緑色又は青色）列ドライバにより行選択期間の間に印加される有効電圧を一様に増減させ、ＦＥＤ画面２００上に一様に赤色（又は緑色又は青色）輝点の輝度をそれぞれ増減させるための機構を提供する。
【００４４】
本発明により、印加された有効電圧は、行選択期間上の二つの異なる列電圧を時分割多重化することにより調整される。一実施例では、全列電圧が行選択期間の第一部分の間に印加され、次に第二即ち「半」列電圧が行選択期間の第二部分において印加される。それから、行選択期間において印加された有効電圧は、第一及び第二部分それぞれの長さにより重さを計られた二つの電圧（全と半）の加重平均となる。行選択期間の第一及び第二部分の長さは、ある一つの色では同一だが、色ごとに変わる。このように、色平衡は所定の色に対して一様に適用される。
【００４５】
図５は、例示的な列ライン２５０ｆ乃至２５０ｈをそれぞれ駆動するＦＥＤフラットパネル表示画面２００の三つの分離した例示的な列ドライバ２４０ａ乃至２４０ｃを示す。これらの三つの列ライン２５０ｆ乃至２５０ｈは、垂直配列ピクセル列（白色グループの列とも呼ばれる）の赤色、緑色及び青色ラインに対応する。グレースケール情報は、データバス５２０を経由してディジタル色データとして列ドライバ２４０ａ乃至２４０ｃに供給され、クロック２０５によりクロックインされる。グレースケール情報により、列ドライバは様々な電圧振幅を出現させ、ピクセルの別のグレースケールコンテンツを実現する。１ピクセル行の様々なグレースケールデータは、水平クロック信号２１４の各パルスの列ドライバ２４０ａ乃至２４０ｃに与えられる。以下に十分に示されているように、本発明は、各列ドライバ、例えば２４０ａ、２４０ｂ及び２４０ｃ内の回路を制御することによりピクセルの色平衡を調整するための機構を提供する。
【００４６】
一実施例では、ディジタル色データは、７ビットワードで各列ドライバに与えられるが、代わりに、６ビットだけ又は任意数のビットを用いて与えられ得る。図５の各列ドライバ２４０ａ乃至２４０ｃはまた、イネーブルライン５１０に連結され、各列ドライバ２４０ａ乃至２４０ｃに平行に供給されるイネーブル入力を有する。各列ドライバ２４０ａ乃至２４０ｃは、レジスタチェーンから来ている電圧タップラインを含む列電圧ライン５１５に連結される。これらの電圧タップラインは、各列ドライバ、例えば２４０ａ、２４０ｂ及び２５０ｃ内に配置されたディジタル−アナログ変換回路に連結される。列ドライバ２４０ａ乃至２５０ｃはまた、特別なピクセル行のグレースケールデータをクロックインするための列クロック信号２０５を受信する。タイミングバス３４５は、本発明により使用される赤色タイミング信号３４５ａ、緑色タイミング信号３４５ｂ及び青色タイミング信号３４５ｃを含む。バス３４５上の信号は、本発明の第一及び第二実施例のタイミング回路５５０（図１１）により発生させられ、第三実施例ではタイミング回路７５０（図１４）により発生させられる。
【００４７】
本発明により、特別な色のＦＥＤ画面２００の総ての色輝点の色輝度が色平衡を実行するよう調整される。色平衡の調整は、ＦＥＤ画面エージング又はＦＥＤ画面２００内のリン光体の製造ばらつきに応じて行われる。一方、色平衡の調整は、個々の表示嗜好に基づいて見る人により行われる。以下は、ＦＥＤ画面２００のフレームワーク内で特別な色の各色輝点の色輝度を変更するための本発明の第一、第二及び第三実施例により使用される回路を説明する。
【００４８】
回路概略
図６は、ＦＥＤ画面２００の色平衡のダイナミック調整を実行するための本発明による回路３００の構成図である。回路３００内では、バス５２０上のディジタル色データは、赤色データ、緑色データ及び青色データを含む完全な画像データ行を表し、複数の（例えば３ｎ）シフトレジスタ３１０に連続してクロックされる。上記データをロードするプロセスは、水平同期クロック２１４により開始される。クロック信号２０５は列クロック信号であり、ライン２１４の連続水平クロック信号パルスの周期内でピクセル行の総てのディジタル色データをロードするのに十分な周波数で動作する。
【００４９】
ＦＥＤ画面２００が縦にｎピクセルを含むとすると想定して、ＦＥＤ画面２００の３ｎ列ドライバがある。具体的には、ｎ数の青色列ドライバがあり、任意の画像データ行では、各青色列ドライバは、個々のディジタル青色データを受信する。また、ｎ数の赤色列ドライバがあり、任意の画像データ行では、各赤色列ドライバは、個々のディジタル赤色データを受信する。同様に、ｎ数の緑色列ドライバがあり、任意の画像データ行では、各緑色列ドライバは、個々のディジタル緑色データを受信する。一実施例では、各色データは７ビット幅である。従って、図６のシフトレジスタ３１０は実際に、３ｎの個々のシフトレジスタを示し、各シフトレジスタは（各列ドライバ内で）７ビットのディジタル色データを受信する。ピクセルが一つの赤色、一つの緑色及び一つの青色を必要とするため、カラーデータのピクセルは７×３色ビットを必要とする。
【００５０】
図６のブロック３２０ａ乃至３７０ａは、赤色列ライン上の赤色データを駆動し、またｎ数の赤色列ドライバ２４０ａの色平衡を実行し、信号ＲＳＥＬ３４５ａに従ってＦＥＤ２００にわたって赤色を一様に変更することが要求される回路を示す。また、ブロック３２０ｂ乃至３７０ｂは、緑色列ライン上の緑色データを駆動し、ｎ数の緑色列ドライバ２４０ｂの色平衡を実行し、信号ＧＳＥＬ３４５ｂに従ってＦＥＤ２００にわたって緑色を一様に変更することが要求される回路を示す。最後に、ブロック３３０ｃ乃至３７０ｃは、青色列ライン上の青色データを駆動し、ｎ数の青色列ドライバ２４０ｃの色平衡を実行し、信号ＢＳＥＬ３４５ｃに従ってＦＥＤ２００にわたって青色を一様に変更することが要求される回路を示す。
【００５１】
水平同期信号２１４は、本発明による２分割回路をも含む３ｎ出力レジスタ３２０ａ乃至３２０ｃへのバス３１５からの画像データ行をラッチする。バス３１５ａ上のデータは、画像データ行の赤色データの総てを示し、一実施例では、これは赤色のｎ回路３２０ａへ入力されるｎ数の７ビットデータからなる。バス３１５ｂ上のデータは、画像データ行の緑色データの総てを示し、一実施例では、これは緑色のｎ回路３２０ｂへ入力されるｎ数の７ビットデータからなる。
【００５２】
バス３１５ｃ上のデータは、画像データ行の青色データの総てを示し、一実施例では、これは青色のｎ回路３２０ｃへ入力されるｎ数の７ビットデータからなる。
【００５３】
図６の回路３２０ａは、行選択期間の第一部分の間にｎ分離赤色バス３１７ａ上のｎ第一列電圧を示すｎ分離ディジタル値を与え、行選択期間の第二部分の間にｎ分離赤色バス３１７ａ上のｎ第二列電圧（例えば、第一列電圧の半分）を示すｎ分離ディジタル値（例えば、第一コラム電圧の半分）を与える。第一及び第二部分の相対的長さは、ライン３４５ａ上のＲＳＥＬ信号により形成される。ＲＳＥＬ信号３４５ａは、総てのｎ赤色回路３２０ａに一様に送られる。このように、赤色タイミング信号３４５ａは、総ての赤色列ドライバに使用され、アナログ電圧が個々の赤色列ライン２５０（赤色）上で時分割多重化される間隔を制御する。回路３２０ｂは、ｎ緑色列バス３１７ｂの類似機能を実行し、これらの回路３２０ｂにおける第一及び第二部分の相対的長さは、総てのｎ緑色回路３２０ｂに一様に送られるライン３４５ｂのＧＳＥＬ信号により形成される。回路３２０ｃは、ｎ青色列バス３１７ｃの類似機能を実行し、これらの回路３２０ｃにおける第一及び第二部分の相対的長さは、総てのｎ青色回路３２０ｃに一様に送られるライン３４５ｃのＢＳＥＬ信号により形成される。
【００５４】
図６のブロック３３０ａは、ｎデコーダを示し、一つは各赤色列ドライバ用である。各デコーダは、バス３１７ａからの別のディジタル赤色データを受信する。一実施例では、７ビットの色データのうちの６個はデコーダ３３０ａにより使用され、各赤色列ドライバの６４個の別の赤色値のうちの１個を決定する。別の実施例では、７ビットの色データは１２８個の別の赤色値を生成する。
【００５５】
図６のブロック３４０ａは、ｎディジタル−アナログ変換器を示し、一つは各赤色列ドライバ用である。本発明により、各赤色列ドライバの各ディジタル−アナログ変換器には、対応する赤色データ値を受信するアナログスイッチ回路が含まれる。アナログスイッチ回路は、上記参照したタップラインに連結され、データイン電圧アウト関数を維持してアナログ電圧出力を発生する。データイン電圧アウト関数は、入力色データに基づいて特定の列電圧を決定する。列電圧は、赤色の特定の色輝度に変換される。図６のブロック３７０ａは、ｎチャネル増幅器３７０ａを示し、一つはｎ赤色列ドライバの各々用である。各チャネル増幅器は、対応する３４０ａのディジタル−アナログ変換器回路からアナログ電圧を受け、対応する赤色列ライン上にこの信号を出現させる。全体的に見て、ｎ列出力２５０（赤色）は、ブロック３７０ａにより同時に個々に発生する。上記したように、ブロック３２０ａ、ブロック３３０ａ、ブロック３４０ａ及びブロック３７０ａは、ＦＥＤ画面２００の各赤色列ドライバ２４０ａ内に同様の構成要素がそれぞれ配設される回路である。
【００５６】
図６の回路ブロック３２０ｂ、３３０ｂ、３４０ｂ及び３７０ｂは、ブロック３２０ａ、３３０ａ、３４０ａ及び３７０ａに類似しているが、ｎ緑色列ドライバに適用され、緑色を変更して色平衡に影響するｎ回路をカバーする。緑色タイミング信号（ＧＳＥＬ）３４５ｂは、別の緑色列ライン２５０（緑色）上の列電圧信号の時分割多重化を制御する総ての緑色列ドライバに使用される。従って、ブロック３２０ｂ、ブロック３３０ｂ、ブロック３４０ｂ及びブロック３７０ｂは、ＦＥＤ画面２００の各緑色列ドライバ２４０ｂ内に同様の構成要素がそれぞれ配設される回路である。同様に、図６の回路ブロック３２０ｃ、３３０ｃ、３４０ｃ及び３７０ｃは、ブロック３２０ａ、３３０ａ、３４０ａ及び３７０ａに類似しているが、ｎ青色列ドライバに適用され、青色を変更して色平衡に影響するｎ回路をカバーする。青色タイミング信号（ＢＳＥＬ）３４５ｃは、別の青色列ライン２５０（青色）上の列電圧信号の時分割多重化を制御する総ての青色列ドライバに使用される。従って、ブロック３２０ｃ、ブロック３３０ｃ、ブロック３４０ｃ及びブロック３７０ｃは、ＦＥＤ画面２００の各青色列ドライバ２４０ｃ内に同様の構成要素がそれぞれ配設される回路である。
【００５７】
図７は、ＦＥＤ画面２００の第ｉピクセル列を制御する三つの例示的な列ドライバ２４０ａ（ｉ）、２４０ｂ（ｉ）及び２４０ｃ（ｉ）内の回路を部分的に示す。具体的に、ドライバ増幅器回路３７０ａ（ｉ）、３７０ｂ（ｉ）及び３７０ｃ（ｉ）のみを示す。これらの列ドライバ２４０ａ（ｉ）、２４０ｂ（ｉ）及び２４０ｃ（ｉ）の列ドライバ回路の残りは、それぞれ図８Ａ、図８Ｂ及び図８Ｃに示される。
【００５８】
図７は、増幅器回路３７０ａ（ｉ）、３７０ｂ（ｉ）及び３７０ｃ（ｉ）がそれぞれ、ライン３６５ａ（ｉ）、３６５ｂ（ｉ）及び３６５ｃ（ｉ）からの出力を受信するように直接連結され、これらの電圧レベルで関連列ラインを駆動する。行２３０ｊ（例えば、第ｊ行）がアクティブな場合、列ドライバ２４０ａ（ｉ）は、第ｉ赤色列ライン２５０ｆ上の列電圧を駆動して第ｉ赤色輝点４６０ａを点灯する。列ドライバ２４０ｂ（ｉ）は、第ｉ緑色列ライン２５０ｇ上の列電圧を駆動して第ｉ緑色輝点４６０ｂを点灯する。列ドライバ２４０ｃ（ｉ）は、第ｉ青色列ライン２５０ｈ上の列電圧を駆動して第ｉ青色輝点４６０ｃを点灯する。赤色輝点４６０ａ、緑色輝点４６０ｂ及び青色輝点４６０ｃは、任意の行、例えば行２３０ｊの第ｉピクセルからなることが認識される。
【００５９】
行選択期間上の列電圧を時分割多重化するための２分割機能を有する出力レジスタ
図８Ａ、図８Ｂ及び図８Ｃは、三つの例示的な列ドライバであるｎ赤色列ドライバ２４０ａの第ｉ赤色列ドライバ２４０ａ（ｉ）、ｎ緑色列ドライバ２４０ｂの第ｉ緑色列ドライバ２４０ｂ（ｉ）及びｎ青色列ドライバ２４０ｃの第ｉ青色列ドライバ２４０ｃ（ｉ）のＦＥＤ画面２００内の色平衡を調整するための本発明の第一実施例により使用される回路を示す。これらの三つの例示的な第ｉ列ドライバは、行選択期間の第一部分及び第二部分の間、任意のピクセル行に沿った第ｉピクセルの列電圧信号を供給する。第一実施例では、出力シフト右レジスタを使用して下記の２分割機能を実行して、第一及び第二部分の間に印加される電圧を発生する。
【００６０】
「ｉ」符号を有する図８Ａ、８Ｂ及び８Ｃの構成要素は、記述される例示的な列ドライバ（ｉ）と同一色のｎ列ドライバの各々に対して同様の構成要素がそれぞれ配設される。「ｉ」符号を持たない構成要素は、各列ドライバ内に同様の構成要素がそれぞれ配設されるのではなく、総ての列ドライバ、又は、特に詳細に後述されるように、同一色の総ての列ドライバにより共有される。
【００６１】
図８Ａは、ＦＥＤ画面２００の（ｎ水平ピクセルの）第ｉピクセル内の第ｉ赤色列（図７の２５０ｆ）を駆動する例示的な赤色列ドライバ２４０ａ（ｉ）内の回路を示す。水平同期信号２１４の次のパルスに先立って、入力シフトレジスタ３１０ａ（ｉ）は、第ｉピクセル行（例えば、行ｊ）の赤色輝度の一つの７ビット色データ値を（バス５２０を経由して）連続して受信する。このデータは、信号２０５に基づいてクロックされる。水平同期信号２１４の次のパルス時に、新しい行選択期間が開始される。新しい行選択期間が開始されると、次に入力レジスタ３１０ａ（ｉ）からの「第一電圧」データが、バス３１５ａ（ｉ）のラインを経由して出力シフトレジスタ３２０ａ（ｉ）に並列にロードされる。パルスをシフト右発生回路３２１ａから受信するまで、第一電圧データは、シフトレジスタ３２０ａ（ｉ）に保持され、バス３１７ａ（ｉ）のラインを経由して出力される。一つの回路３２１ａは、ｎ赤色列ドライバ２４０ａの総てに連結され使用される。回路３２１ａはＲＳＥＬ信号３４５ａを受信するよう連結され、本発明により、ＲＳＥＬ信号３４５ａが遷移する際、出力シフトレジスタ３２０ａ（ｉ）へパルスを発生する。
【００６２】
図８Ａの回路３２１ａからパルスを受信した場合、本発明の出力シフトレジスタ３２０ａ（ｉ）は、１ビット位置ずつ右にそのビットコンテンツを連続してシフトさせ、第一電圧データの２分割動作を効果的に実行する。右のシフト動作時、ゼロビットは最も左のビット位置（例えば、ＭＳＢ）に挿入される。結果として生じたディジタル値である６ビットの「第二電圧」データは「第一電圧」データの半分を示し、次の行選択期間の開始まで（例えば、ライン２１４の次のパルスまで）、ライン３１７ａ（ｉ）上に保持される。
【００６３】
データビット（第一又は第二電圧データのいずれか）は、バス３１９ａ（ｉ）の単一出力ライン上の信号を発生するデコーダ回路３３０ａ（ｉ）に並列にバス３１７ａ（ｉ）を経由して送られる。７ビットの色データを使用する場合、デコーダ回路３３０ａ（ｉ）は０乃至１２７デコーダ（図示）となる。一方、６ビットの色データを使用する場合、デコーダ回路３３０ａ（ｉ）は０乃至６３デコーダとなる。バス３１７ａ（ｉ）を経由する所定の入力のために、デコーダ回路３３０ａ（ｉ）は、バス３１９ａ（ｉ）のラインのうちの一つの単一アクティブ信号を、ディジタル−アナログ（「ＤＡ」）電圧変換器回路３４０ａ（ｉ）に発生する。所定の行選択期間内に第一及び第二電圧データが与えられ、時分割多重化されるため、デコーダ回路３３０ａ（ｉ）は、行選択期間の間にＤＡ電圧回路３４０ａ（ｉ）への二つの分離時分割多重化出力を発生する。
【００６４】
図８ＡのＤＡ電圧回路３４０ａ（ｉ）には、上記の電圧タップに連結されるレジスタチェーンに連結された、ある内部スイッチのプログラム構成に依存する変圧機能（例えば、直線性又は非直線性）を提供できるスイッチ機能が含まれる。これは、Ｈａｎｓｅｎらによるシリアル番号０８／９３８，１９４の１９９７年９月２５日に提出された「グレースケール解像度を減少させずにフラットパネルディスプレイの色平衡を制御するための回路及び方法」と題され、参考のためここに含まれている、係属中の米国特許出願に詳述されている。変圧機能を使用して、ＤＡ電圧回路３４０ａ（ｉ）は、ライン３６５ａ（ｉ）経由で、第一電圧データに対応する第一アナログ電圧を発生する。続いて、ＤＡ電圧回路３４０ａ（ｉ）は、第二電圧データに対応する第二アナログ電圧を発生する。チャネル増幅器回路３７０ａ（ｉ）は、ライン３６５ａ（ｉ）を経由してこれらの時分割多重化されたアナログ電圧信号を受信し、第ｉ赤色列ライン２５０ｆ上にこれらの値を適切に駆動する。
【００６５】
回路３２１ａ、信号３４５ａ、水平同期信号２１４、クロック信号２０５及び列データバス５２０は、本発明のｎ赤色列ドライバ回路２４０ａの総てにより使用されることが認識される。本発明によるＲＳＥＬ信号３４５ａを発生するための機構については、後述する（図１１）。
【００６６】
図８Ｂは、ＦＥＤ画面２００の（ｎ水平ピクセルの）第ｉピクセル内の第ｉ緑色列ライン２５０ｇ（図７）を駆動する例示的な緑色列ドライバ２４０ｂ（ｉ）を有する回路を示す。図８Ｂの回路は、第ｉ緑色列ドライバ２４０ｂ（ｉ）に同様の構成要素が配設されていて関連しているが、緑色データ値が第ｉピクセルのバス５２０を経由して受信され、行選択期間がＲＳＥＬライン３４５ａではなく、ＧＳＥＬライン３４５ｂに従って時分割多重化される以外は、図８Ａの回路と類似している。また、別のシフト右発生回路３２１ｂは、緑色列に使用される。回路３２１ｂ、信号３４５ｂ、水平同期信号２１４、クロック信号２０５及び列データバス５２０は、本発明のｎ緑色列ドライバ回路２４０ｂの総てによって使用されることが認識される。本発明によるＧＳＥＬ信号３４５ｂを発生するための機構は、以下に説明される。
【００６７】
図８Ａにより説明されるように、出力シフトレジスタ３２０ｂ（ｉ）は、時分割多重化されデコーダ３３０ｂ（ｉ）に供給される、第一及び第二の二つの異なる緑色電圧データ値を生成する。従って、チャネル増幅器３７０ｂ（ｉ）は、列ライン２５０ｇ上の二つの異なる時分割多重化された緑色アナログ電圧信号を発生する。緑色の時分割多重化は、ＧＳＥＬライン３４５ｂにより制御される。
【００６８】
図８Ｃは、ＦＥＤ画面２００の（ｎ水平ピクセルの）第ｉピクセルの第ｉ青色列ライン２５０ｈ（図７）を駆動する例示的な青色列ドライバ２４０ｃ（ｉ）を有する回路を示す。図８Ｃの回路は、第ｉ青色列ドライバ２４０ｃ（ｉ）に同様の構成要素が配設されていて関連しているが、青色データ値が第ｉピクセルのバス５２０を経由して受信され、行選択期間がＲＳＥＬライン３４５ａではなく、ＢＳＥＬライン３４５ｃに従って時分割多重化される以外は、図８Ａの回路と類似している。また、別のシフト右発生回路３２１ｃは、青色列に使用される。回路３２１ｃ、信号３４５ｃ、水平同期信号２１４、クロック信号２０５及び列データバス５２０は、本発明のｎ青色コラムドライバ回路２４０ｃの総てによって使用されることが認識される。本発明によるＢＳＥＬ信号３４５ｃを発生するための機構は、以下に説明される。
【００６９】
図８Ｃにより説明されるように、出力シフトレジスタ３２０ｃ（ｉ）は、時分割多重化されデコーダ３３０ｃ（ｉ）に供給される、第一及び第二の二つの異なる青色電圧データ値を生成する。従って、チャネル増幅器３７０ｃ（ｉ）は、列ライン２５０ｈ上の二つの異なる時分割多重化された青色アナログ電圧信号を発生する。青色の時分割多重化は、ＢＳＥＬライン３４５ｃにより制御される。
【００７０】
図９Ａ、図９Ｂ及び図９Ｃは、三つの例示的な列ドライバである、ｎ赤色列ドライバ２４０ａの第ｉ赤色列ドライバ２４０ａ（ｉ）’、ｎ緑色列ドライバ２４０ｂの第ｉ緑色列ドライバ２４０ｂ（ｉ）’、ｎ青色列ドライバ２４０ｃの第ｉ青色列ドライバ２４０ｃ（ｉ）’のＦＥＤ画面２００内の色平衡を調整するための本発明の第二実施例により使用される回路を示す。これらの三つの例示的な第ｉ列ドライバは、任意のピクセル行に沿った第ｉピクセルを示す。第二実施例は、シフトレジスタよりも、マルチプレクサ構成を使用して下記の２分割機能を実行する。「ｉ」符号を有する図９Ａ、９Ｂ及び９Ｃの構成要素は、記述される例示的な列ドライバと同一色の各列ドライバに同様の構成要素がそれぞれ配設される。「ｉ」符号を持たない構成要素は、各列ドライバ内に同様の構成要素がそれぞれ配設されるのではなく、総ての列ドライバ、又は、特に詳細に後述されるように、同一色の総ての列ドライバにより共有される。
【００７１】
図９Ａは、ＦＥＤ画面２００の（ｎ水平ピクセルの）第ｉピクセル内の第ｉ赤色列（図７の２５０ｆ）を駆動する例示的な赤色列ドライバ２４０ａ（ｉ）’内の回路を示す。水平同期信号２１４の次のパルスに先立って、入力シフトレジスタ３１０ａ（ｉ）は、第ｉピクセル行（例えば、行ｊ）の赤色輝度の一つの７ビット色データ値を（バス５２０を経由して）連続して受信する。このデータは、信号２０５に基づいてクロックされる。水平同期信号２１４の次のパルス時に、新しい行選択期間が開始される。新しい行選択期間が開始されると、次に入力レジスタ３１０ａ（ｉ）からの「第一電圧」データが、バス３１５ａ（ｉ）のライン０乃至６上に並列にロードされる。バス３１５（ａ）ｉのライン０乃至６は、マルチプレクサ５４４ａ（ｉ）の一つの入力５４２ａ（ｉ）に連結される。ライン１乃至６は、ＬＳＢ（０）位置から開始して、マルチプレクサ５４４ａ（ｉ）の第二入力５４０ａ（ｉ）に連結される。これは、入力５４０ａ（ｉ）により示される値が入力５４２ａ（ｉ）により示される値の半分となることをディジタル的に提供する。
【００７２】
本発明の第二実施例によると、第一入力５４２ａ（ｉ）には第一赤色電圧データが含まれ、第二入力５４０ａ（ｉ）には第二赤色電圧データが含まれる。ＲＳＥＬライン３４５ａは、マルチプレクサ５４４ａ（ｉ）の選択制御として使用され、マルチプレクサ入力第一５４２ａ（ｉ）は先ず、出力レジスタ３２０ａ（ｉ）に送られ、信号２１４に従ってラッチされる。次に、ＲＳＥＬ３４５ａが遷移する際、マルチプレクサ入力第二５４０ａ（ｉ）は、出力レジスタ３２０ａ（ｉ）に送られ、信号３４５ａに従ってラッチされる。ＯＲゲート５２２ａは、ｎ赤色ドライバ回路の総てに使用されるが、信号２１４及び３４５ａの両方を受信し、出力レジスタ３２０ａ（ｉ）のラッチ機能を提供する。回路３３０ａ（ｉ）、３４０ａ（ｉ）及び３７０ａ（ｉ）は、図８Ａに類似して動作し、第ｉ赤色列２５０ｆ上の時分割多重化された電圧信号を駆動する。図示されているように、列ドライバ２４０ａ（ｉ）’は、多重化回路がシフトレジスタより２分割機能を提供するのに使用される以外は、図８Ａの列ドライバ２４０ａ（ｉ）と類似している。
【００７３】
回路５２２ａ、信号３４５ａ、水平同期信号２１４、クロック信号２０５及び列データバス５２０は、本発明の第二実施例のｎ赤色列ドライバ回路の総てによって使用されることが認識される。
【００７４】
図９Ｂは、ＦＥＤ画面２００の（ｎ水平ピクセルの）第ｉピクセルの第ｉ緑色列ライン２５０ｇ（図７）を駆動する例示的な緑色列ドライバ２４０ｂ（ｉ）’を有する回路を示す。図９Ｂの回路は、第ｉ緑色列２４０ｂ（ｉ）’に同様の構成要素が配設されていて関連しているが、緑色データ値が第ｉピクセルのバス５２０を経由して受信され、行選択期間がＲＳＥＬライン３４５ａではなく、ＧＳＥＬライン３４５ｂに従って時分割間多重化される以外は、図９Ａの回路と類似している。また、別のＯＲゲート回路５２２ｂが使用される。回路５２２ｂ、信号３４５ｂ、水平同期信号２１４、クロック信号２０５及び列データバス５２０は、本発明の第二実施例のｎ緑色列ドライバ回路総てによって使用されることが認識される。チャネル増幅器３７０ｂ（ｉ）は、列ライン２５０ｇ上の二つの異なる時分割多重化された緑色電圧信号を発生する。緑色の時分割多重化は、ＧＳＥＬライン３４５ｂにより制御される。
【００７５】
図９Ｃは、ＦＥＤ画面２００の（ｎ水平ピクセルの）第ｉピクセルの第ｉ青色列ライン２５０ｈ（図７）を駆動する例示的な青色列ドライバ２４０ｂ（ｉ）’を有する回路を示す。図９Ｃの回路は、第ｉ青色列ドライバ２４０ｃ（ｉ）’に同様の構成要素がそれぞれ配設されていて関連しているが、青色データ値が第ｉピクセルのバス５２０を経由して受信され、行選択期間がＲＳＥＬライン３４５ａではなく、ＢＳＥＬライン３４５ｃに従って時分割多重化される以外は、図９Ａの回路と類似している。また、別のＯＲゲート回路５２２ｃが使用される。回路５２２ｃ、信号３４５ｃ、水平同期信号２１４、クロック信号２０５及び列データバス５２０は、本発明の第二実施例のｎ青色列ドライバ回路総てによって使用されることが認識される。チャネル増幅器３７０ｃ（ｉ）は、列ライン２５０ｈ上の二つの異なる時分割多重化された青色電圧信号を発生する。青色の時分割多重化は、ＢＳＥＬライン３４５ｃにより制御される。
【００７６】
図１０は、図９Ａのマルチプレクサ５４４ａ（ｉ）、第一入力５４２ａ（ｉ）及び第二入力５４０ａ（ｉ）を実現するための例示的な構成を示す。この構成では、バス３１５ａ（ｉ）のラインは、ライン３４５ａにより総て制御される選択入力を有する七つの２入力マルチプレクサ５２８の入力に連結される。これらの２入力マルチプレクサ５２８への入力は、図１０に示されるように構成され、第一電圧とその２分割された第二電圧値を供給する。次に、出力５３０が、出力シフトレジスタ３２０ａ（ｉ）に供給される。
【００７７】
図１１は、ＲＳＥＬライン３４５ａ、ＧＳＥＬライン３４５ｂ及びＢＳＥＬ３４５ｃの信号を発生するための一つのタイミング回路５５０を示す。回路５５０は、上記本発明の第一及び第二実施例で使用される。回路５５０には、三つの分離ワンショット回路５７０ａ乃至５７０ｃが備えられる。各ワンショット回路５７０には、それ自体の分離ユーザ調整可能レジスタキャパシタネットワーク５７２ａ乃至５７２ｃが含まれ、各出力信号周期を変更する。このワンショット回路５７０ａ乃至５７０ｃは総て、水平同期信号２１４によりクロックされる。回路５５０は、ＲＳＥＬ３４５ａ、ＧＳＥＬ３４５ｂ及びＢＳＥＬ３４５ｃの分離プログラム可能信号を供給し、ＦＥＤ画面２００のピクセルの赤色、緑色及び青色構成要素は、色平衡のためにそれぞれ調整される。
【００７８】
図１２Ａは、図８Ａの例示的な赤色列ドライバ２４０ａ（ｉ）と図９Ａの例示的な列ドライバ２４０ａ（ｉ）’との本発明の第一及び第二実施例により使用される関連信号のタイミング図を示す。水平同期クロック２１４は、四つの例示的な連続行選択期間５８０ａ乃至５８０ｄに分割されて示されている。行選択期間５８０ａ乃至５８０ｄは、ＦＥＤ２００の四つの隣接行の順次アクティブに対応する。行選択期間５８０ａの開始時に、指定された行は、その他の行がディセーブルである場合、イネーブル電圧レベルを受け取る。行選択期間５８０ａの開始前に、この行の全列のディジタル色データは、各関連列ドライバにロードされている。
【００７９】
図１２ＡのＲＳＥＬ信号３４５ａは、各行選択期間５８０を、二つの部分、第一即ち「全」電圧データを与える第一部分と、第二即ち「半」電圧データを与える第二部分とに分割する。（別の一実施例では、半電圧データは、半電流が得られるよう測定される。）また、図１２Ａでは、赤色輝点４６０ａ（図７）において光輝度を発生するための第ｉ列ライン２５０ｆにより駆動されるアナログ電圧信号が示されている。例えば、図１２Ａの行選択期間５８０ａの間に、第一電圧ｖ１は第一部分５８５ａの間に駆動され、第二即ち半電圧（ｖ１／２）は、行選択期間５８０ａの第二部分５８５ｂの間に駆動される。第一部分５８５ａと第二部分５８５ｂとの相対的長さは、レジスタキャパシタネットワーク５７２ａ（図１１）を調整することにより調整される。従って、期間５８０ａの有効電圧振幅ＶＥは、以下の式に従って、各選択期間部分５８５ａ乃至５８５ｂ上のｖ１及び（ｖ１／２）の加重平均となる。
ＶＥ＝［（Ｖ１×Ｌ５８５ａ）＋（（ｖ１／２）×Ｌ５８５ｂ）］
／［Ｌ５８５ａ＋Ｌ５８５ｂ］
ここで、Ｌ５８５ａは行選択期間の第一部分５８５ａの長さ、Ｌ５８５ｂは行選択期間の第二部分５８５ｂの長さである。同様に、行選択期間５８０ｂにおいては、電圧ｖ２及び（ｖ２／２）は示されているように駆動される。行選択期間５８０ｃにおいては、電圧ｖ３及び（ｖ３／２）は示されているように駆動され、行選択期間５８０ｄにおいては、電圧ｖ４及び（ｖ４／２）は示されているように駆動される。
【００８０】
図１２Ｂは、図８Ｂの例示的な緑色列ドライバ２４０ｂ（ｉ）と図９Ｂの例示的な列ドライバ２４０ｂ（ｉ）’との本発明の第一及び第二実施例により使用される関連信号のタイミング図を示す。水平同期クロック２１４は、図１２Ａの四つの例示的な連続行選択期間５８０ａ乃至５８０ｄに分割されて示されている。ＧＳＥＬ信号３４５ｂは、各行選択期間５８０を、二つの部分、第一即ち「全」電圧データを与える第一部分と、第二即ち「半」電圧データを与える第二部分とに分割する。また、図１２Ｂでは、緑色輝点４６０ｂ（図７）において光輝度を発生するための第ｉ列ライン２５０ｇ上において駆動されるアナログ電圧信号が示されている。例えば、図１２Ｂの行選択期間５８０ａの間に、電圧ｖ１は第一部分５８５ｃの間に駆動され、半電圧（ｖ１／２）は行選択期間５８０ａの第二部分５８５ｄの間に駆動される。第一部分５８５ｃと第二部分５８５ｄとの相対的長さは、レジスタキャパシタネットワーク５７２ｂ（図１１）を調整することにより調整される。同様に、行選択期間５８０ｂにおいては、電圧ｖ２及び（ｖ２／２）は示されているように駆動される。行選択期間５８０ｃにおいては、電圧ｖ３及び（ｖ３／２）は示されているように駆動され、行選択期間５８０ｄにおいては、電圧ｖ４及び（ｖ４／２）は示されているように駆動される。図１２ＡのＶ１乃至Ｖ４は、図１２ＢのＶ１乃至Ｖ４と同じ電圧値ではないことが認識される。
【００８１】
上記の説明によれば、本発明の第一及び第二実施例の色平衡は、図１１の回路５５０に従ってＲＳＥＬ信号３４５ａ、ＧＳＥＬ信号３４５ｂ及びＢＳＥＬ信号３４５ｃを変更することにより調整される。現在の色平衡の赤色構成要素は、ＲＳＥＬ信号３４５ａを変更することにより増加させられ、赤色に対応する行選択期間の第一部分が増加する。これにより、第一即ち「全」電圧が印加される期間が長くなる。赤色タイミングパルスＲＳＥＬ３４５ａは総ての赤色列ドライバ２４０ａに適用されるため、赤色輝度を発生するのに使用される各有効列電圧を一様に調整する。各赤色列ドライバは様々な赤色データを受信するが、総ての赤色輝度は同一量ずつ一様に高くなる。同様に、現在の色平衡の赤色構成要素は、ＲＳＥＬ信号３４５ａを変更することにより減少させられ、赤色に対応する行選択期間の第二部分は増加する。これにより、第二即ち「半」電圧が印加される期間が長くなる。ＧＳＥＬ３４５ｂとＢＳＥＬ３４５ｃをそれぞれ同様に変更することにより、変更される緑色及び青色構成要素に対しても同様のことが言える。
【００８２】
本発明の節電第三実施例
図１２Ａ及び図１２Ｂに示されるように、行選択期間５８０ａ乃至５８０ｄの第一及び第二部分は、順次かつ交互の順序で、例えば、第一即ち「全」部分に常に第二即ち「半」部分が続き、そして第一部分が続くように発生する。色平衡を提供するには有効であるが、本発明の第一及び第二実施例のこの交互方式では、列上で駆動される電圧信号に対してある周波数の電圧変化を発生する（例えば、列２５０ｆと２５０ｇ）。例えば、各アナログ電圧レベルにその半電圧レベルが続き、次の行選択期間の全電圧が再び続く。本発明の第三実施例では、行選択期間の第一及び第二部分の順序を変更し、列上の電圧変化の全体的な周波数を減少させ、本発明の第一及び第二実施例により提供されるのと同一レベルの色平衡機能性を提供するための機構を提供する。具体的には、本発明の第三実施例は、二つの連続する行選択期間の間、二つの連続全部分に二つの連続する半部分が続く機構を提供する。即ち、第一及び第二実施例と比較すると、行選択期間の第一（「全（ＦＵＬＬ）」）及び第二（「半（ＨＡＬＦ）」）部分の順序が、他の各行選択期間と入れ替えられる。この結果は、第一及び第二実施例により生成した以下の順序、
．．．FULL1 HALF1 FULL2 HALF2 FULL3 HALF3 FILL4 HALF4．．．
ではなく、第三実施例の以下の順序、
．．．FULL1 HALF1 HALF2 FULL2 FULL3 HALF3 HALF4 FULL4．．．
を生成する。
図１３は、適切な色選択信号を供給し、全及び半部分の上記順序を実現するための本発明の第三実施例により使用される回路７００を示す。具体的には、回路７００は信号３４５ａ、３４５ｂ、又は３４５ｃのいずれかを発生し、そのうちの一つが参照「３４５ｘ」及び「ＸＳＥＬ」により示される。
【００８３】
回路７００は、水平同期信号２１４を受信し、その周波数を２分割してノード７１５において「ＨＡＬＦ Ｈ ＳＹＮＣＨ」信号を発生する２分割回路７１０を備えている。多数の周知の２分割回路のいずれでも使用可能であり、図１３に示される構成されたＤフリップフロップ７１０は単に例示的なものである。ノード７１５の「ＨＡＬＦ Ｈ ＳＹＮＣＨ」信号は、ランプ発生器回路７２０を制御する。具体的には、ノード７１５の信号は、充電定電流源７２２のイネーブルラインを制御し、ノード７１５の信号の反転（インバータ７２６を介する）は、放電定電流源７２４のイネーブルを制御する。充電定電流源７２２は、電圧源Ｖｃｃに連結され、ノード７３０に連結される。ノード７３０は、放電定電流源７２４に連結され、接地又は負の電圧源Ｖｐｐに連結される。
【００８４】
図１３のノード７３０もまた、レジスタ７３２に連結され、電圧源Ｖｃｃに連結される。ノード７３０はレジスタ７３４に連結され、電圧源Ｖｐｐに連結される。ノード７３０はまた、比較器７４０ｘの正の入力として供給される。比較器７４０ｘの負の入力は、しきい電圧ＶＴＸを受け取るように連結され、レジスタ７４２ｘに連結され、電圧源Ｖｐｐに連結される。ノード７３０の電圧がしきい電圧ＶＴＸより大きい場合には、信号はライン３４５ｘ上に出現させられ、ノード７３０の電圧がしきい電圧ＶＴＸより大きくない場合には、信号ライン３４５ｘには出現させられない。しきい電圧ＶＴＸを変更することにより、信号３４５ｘは変更され、行選択期間の第一及び第二部分の相対的長さもまた変更される。
【００８５】
図１４は、赤色、緑色及び青色の三つの分離入力しきい電圧、ＶＴＲ、ＶＴＧ、ＶＴＢのそれぞれに基づいて、ＲＳＥＬ３４５ａ、ＧＳＥＬ３４５ｂ及びＢＳＥＬ３４５ｃ信号の各々を発生するのに使用されるタイミング回路７５０を示す。これらの信号、ＶＴＲ、ＶＴＧ及びＶＴＢは、所要の色平衡に基づいてユーザプログラム可能であり、多くの周知方法及び構成要素を使用して発生させられる。水平同期信号２１４は、単一２分割回路７１０に供給される。分割された周波数信号は、７１５において単一ランプ発生器回路７２０に供給される。
【００８６】
ランプ信号発生器７２０により発生したランプ信号７３０は、三つの比較器回路７４０ａ、７４０ｂ及び７４０ｃの正の入力に供給される。７４０ａ乃至７４０ｃの各比較器回路はまた、その負の入力において、赤色の分離しきい電圧ＶＴＲ、緑色のＶＴＧ及び青色のＶＴＢを受け取る。次に、比較器回路７４０ａはＲＳＥＬ３４５ａを発生し、比較器回路７４０ｂはＧＳＥＬ３４５ｂを発生し、比較器回路７４０ｃはＢＳＥＬ３４５ｃを発生する。本発明の第三実施例では、次に信号３４５ａ乃至３４５ｃはそれぞれ、図６、図８Ａ乃至８Ｃ及び図９Ａ乃至９Ｃに示される列ドライバ回路２４０ａ乃至２４０ｃに結合される。
【００８７】
図１５は、図９Ａの例示的な赤色列ドライバ２４０ａ（ｉ）’の本発明の第三実施例により使用される関連信号のタイミング図を示す（例示的な赤色列ドライバ２４０ａ（ｉ）が第三実施例により動作するには、出力シフトレジスタ３２０ａ（ｉ）が第一即ち「全」電圧データと、第二即ち「半」電圧データとの両方を同時に供給できるように、ドライバを変更する必要がある。）。水平同期回路２１４は、四つの例示的な連続行選択期間５８０ａ乃至５８０ｄに分割されて示されている。ＨＡＬＦ Ｈ ＳＹＮＣＨ信号７１５もまた示されている。第一行選択期間５８０ａの間、ランプ信号７３０は充電し、第二行選択期間５８０ｂの間、ランプ信号７３０は放電する。この順序は、期間５８０ｃ及び５８０ｄにおいて連続する。
【００８８】
アナログとして示されたが、ランプ発生器回路７５０もまた、ディジタル回路を用いて実装される。このディジタル実装では、ノード７３０の充電はカウンタ回路をアップカウントすることによりシミュレートされ、ノード７３０の放電はカウンタ回路をダウンカウントすることによりシミュレートされ、信号７１５はカウント方向を制御する。この実装では、ディジタル比較器は回路７４０ｘにおいて使用され、しきい値ＶＴＸはディジタル値となる。
【００８９】
図１５はまた、定しきい電圧ＶＴＲを示す。ＲＳＥＬ信号３４５ａにより示されるように、ランプ信号７３０がしきい電圧ＶＴＲを超える期間の間は、ＲＳＥＬ信号３４５ａは出現させられ、そうでないときは出現させられない。これらの信号は、以下の順序を生成する。第一期間５８０ａの間は、第一即ち「全」部分に続き、第二即ち「半」部分が出現させられる。しかし、第二期間５８０ｂの間は、「半」部分に続き「全」部分が出現させられる。第三期間５８０ｃの間は、「全」部分に続き「半」部分が出現させられ、第四期間５８０ｄの間は、「半」部分に続き「全」部分が出現させられる。第一及び第二実施例の順序と比較して、「全」及び「半」部分の順序は変更されたが、図１５の各「全」部分の長さは同一であり、図１５の各「半」部分の長さは同一である。しきい電圧ＶＴＲのレベルを変更することにより、「全」及び「半」部分の相対的長さは調整される。
【００９０】
第ｉ赤色列ライン２５０ｆ上で駆動される、結果として生じたアナログ電圧信号もまた図１５に示される。図１５に示された行選択期間５８０ａ乃至５８０ｄの「全」及び「半」部分の出現を順序づけることにより、電圧変化（集積回路電力損失）の周波数が著しく低減される。例えば、Ｖ１に続き（Ｖ１／２）、（Ｖ２／２）、Ｖ２、Ｖ３、（Ｖ４／２）、Ｖ４が出現させられる。できるだけ多くの「全」電圧レベルを連続して配置することにより、またできるだけ多くの「半」電圧レベルを連続して配置することにより、本発明は本質的に列駆動電圧の広範囲な電圧レベル変化の発生を減少させ節電する。
【００９１】
図１６は、図９Ｂの例示的な緑色列ドライバ２４０ｂ（ｉ）’の本発明の第三実施例により使用される関連信号のタイミング図を示す（例示的な緑色列ドライバ２４０ｂ（ｉ）が第三実施例により動作するには、出力シフトレジスタ３２０ｂ（ｉ）が第一即ち「全」電圧データと、第二即ち「半」電圧データの両方を同時に供給できるように、ドライバを変更する必要がある。）。水平同期回路２１４は、四つの例示的な連続列行選択期間５８０ａ乃至５８０ｄに分割して示されている。ＨＡＬＦ Ｈ ＳＹＮＣＨ信号７１５もまた示される。同一ランプ発生回路７３０が、図１５に示されているように、図１６に示されている。
【００９２】
図１６はまた、図１５のＶＴＲより値が低い定しきい電圧ＶＴＧを示す。結果として、図１６の「半」部分は、図１５の「半」部分より持続時間が長い。ＧＳＥＬ信号３４５ｂで示されるように、ランプ信号７３０がしきい電圧ＶＴＧを超える期間の間は、ＧＳＥＬ信号３４５ｂは出現させられ、そうでないときは、出現させられない。これらの信号は、以下の順序を生成する。第一期間５８０ａの間は、第一即ち「全」部分に続き、第二即ち「半」部分が出現させられる。しかし、第二期間５８０ｂの間は、「半」部分に続き、「全」部分が出現させられる。第三期間５８０ｃの間は、「全」部分に続き、「半」部分が出現させられ、第四期間５８０ｄの間は、「半」部分に続き、「全」部分が出現させられる。しきい電圧ＶＴＧのレベルを変更することにより、「全」及び「半」部分の相対的長さは調整される。
【００９３】
第ｉ緑列ライン２５０ｇ上で駆動される、結果として生じたアナログ電圧信号もまた図１６に示される。図１６に示された行選択期間５８０ａ乃至５８０ｄの「全」及び「半」部分の出現を順序づけることにより、図１５により説明されているように、電圧変化（集積回路の電力損失）の周波数が著しく低減される。
【００９４】
グレースケール解像度を著しく損なわず、フラットパネルＦＥＤ画面内の色平衡をダイナミックに変更するための電圧信号の時分割多重化を用いるための本発明の好ましい実施例である方法及び機構が、このように説明されている。本発明は、特定の実施例により説明されてきたが、本発明はかかる実施例により制限されず、特許請求の範囲により解釈されることが認識されるべきである。
【図面の簡単な説明】
【図１】 図１は、従来の技術のアクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）により使用されるデータイン電圧アウト関数を示す。
【図２】 図２は、行ラインと列ラインとの交差部分に配置されるゲート電界エミッタを利用するフラットパネルＦＥＤ画面の一部の断面構成図である。
【図３】 図３は、行及び列ドライバと、交差する多くの行及び列を示す、本発明によるフラットパネルＦＥＤ画面の平面図を示す。
【図４】 図４は、本発明のフラットパネルＦＥＤ画面の内部部分の平面図であり、少なくとも一つのピクセルを含む、ディスプレイのいくつかの交差する行ライン及び列ラインを示す。
【図５】 図５は、本発明のフラットパネルＦＥＤ画面の三つの例示的な列ドライバ（赤色／緑色／青色）の図である。
【図６】 図６は、色平衡の列電圧の時分割多重化使用のための本発明の回路の全体構成図である。
【図７】 図７は、本発明による例示的な第ｉ白色ピクセルグループの赤色、緑色及び青色列ドライバ増幅器回路を示す。
【図８Ａ】 図８Ａは、例示的な第ｉ赤色列ラインを駆動するための第ｉ赤色列ドライバにおける、本発明の第一実施例により使用される色平衡調整回路の回路図である。
【図８Ｂ】 図８Ｂは、例示的な第ｉ緑色列ラインを駆動するための第ｉ緑色列ドライバにおける、本発明の第一実施例により使用される色平衡調整回路の回路図である。
【図８Ｃ】 図８Ｃは、例示的な第ｉ青色列ラインを駆動するための第ｉ青色列ドライバにおける、本発明の第一実施例により使用される色平衡調整回路の回路図である。
【図９Ａ】 図９Ａは、例示的な第ｉ赤色列ラインを駆動するための第ｉ赤色列ドライバにおける、本発明の第二実施例により使用される色平衡調整回路の回路図である。
【図９Ｂ】 図９Ｂは、例示的な第ｉ緑色列ラインを駆動するための第ｉ緑色列ドライバにおける、本発明の第二実施例により使用される色平衡調整回路の回路図である。
【図９Ｃ】 図９Ｃは、例示的な第ｉ青色列ラインを駆動するための第ｉ青色列ドライバにおける、本発明の第二実施例により使用される色平衡調整回路の回路図である。
【図１０】 図１０は、本発明の第二実施例により使用され色平衡を実行する多重化回路を示す。
【図１１】 図１１は、本発明の第一及び第二実施例により使用され色平衡を実行するための赤色、緑色及び青色選択信号を発生するための回路を示す。
【図１２Ａ】 図１２Ａは、本発明の第一及び第二色平衡実施例により使用される、例示的な色、例えば赤色の関連信号のタイミング図を示す。
【図１２Ｂ】 図１２Ｂは、本発明の第一及び第二色平衡実施例により使用される、例示的な色、例えば緑色の関連信号のタイミング図を示す。
【図１３】 図１３は、本発明の第三実施例により使用され、タイミング信号を発生し、一色の電圧信号を時分割多重化するためのランプ発生器回路を示す。
【図１４】 図１４は、本発明の第三実施例により使用され、タイミング信号を発生し、赤色、緑色及び青色の電圧信号を時分割多重化するためのランプ発生器回路を示す。
【図１５】 図１５は、本発明の第三色平衡実施例により使用される、例示的な色、例えば赤色の関連信号のタイミング図を示す。
【図１６】 図１６は、本発明の第三色平衡実施例により使用される、例示的な色、例えば緑色の関連信号のタイミング図を示す。

Claims (1)

1. 複数の行ラインと複数の列ラインとの交差部分に配置された複数のピクセルと、前記行ラインに結合され、各行選択期間に一つの前記行ラインに行電圧信号を出力する複数の行ドライバと、
   前記列ラインに結合され、グレースケールデータに応じて振幅変調した列電圧信号を出力する複数の列ドライバと、
   を備えた電界放出表示装置であって、
   前記行選択期間は、水平同期クロック信号により規定され、前記各行選択期間は、第一部分期間と第二部分期間とからなり、
   前記列電圧信号は、第一アナログ電圧と、第一アナログ電圧とは異なる第二アナログ電圧とからなり、
   前記列ドライバは、前記第一部分期間と前記第二部分期間とに、それぞれ前記第一アナログ電圧と前記第二アナログ電圧とを出力するものであり、
   前記グレースケールデータは、前記第一アナログ電圧を生成するための第一グレースケールデータと、前記第二アナログ電圧を生成するための第二グレースケールデータとからなり、前記第二グレースケールデータは、前記第一グレースケールデータに基づいて生成されるものであり、
   前記第一部分期間から前記第二部分期間に切り替えるタイミングを調整する色平衡回路をさらに備えていることを特徴とする電界放出表示装置。

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