JP3746424B2 - 電圧信号を時分割多重化するための回路及び方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フラットパネル表示画面に関する。本発明は特に、フラットパネル電界放出表示(FED)画面に関する。一実施例における本発明は、フラットパネル表示装置の時分割多重化された電圧信号により色平衡で使用されるエラー補償器回路を含む。
【0002】
【従来の技術】
従来の陰極線管(CRT)ディスプレイに酷似するフラットパネル表示画面の分野において、白色ピクセルは、赤色、緑色及び青色ポイント、即ち、赤色、緑色及び青色の「輝点」から構成される。そのピクセルの各色ポイントに同時に電圧を印加すると、ピクセルは白く見える。ピクセルで様々な色を作り出すには、赤色、緑色及び青色ポイントが駆動される輝度を、周知技術を用いて変更する。特別なピクセルの色輝度に一致する、分離した赤色、緑色及び青色データを、ピクセルの色データと呼ぶ。色データは、グレースケールデータと呼ばれることが多い。ピクセル内で様々な色が実現される度合いはグレースケール解像度と呼ばれ、各赤色、緑色及び青色ポイントが駆動される様々な輝度量に直接関連する。
【0003】
CRTディスプレイのように、電界放出表示(FED)画面では、リン光体輝点を利用してピクセルの赤色、緑色及び青色ポイントを生成する。多くの場合、生成時、特別な色の表示画面のリン光体の特徴は画面ごとに変わる。リン光体が様々な特徴を有する場合、その色輝度は画面ごとに変わり、様々な色平衡を持つ画面を生成する。従って、表示画面は、色ポイントの関連する色輝度を変更するための機構を備え、リン光体の製造ばらつきが表示画面で補償されることが重要である。表示画面中の色ポイントの関連する色輝度を変更する方法は、白色平衡調整と呼ばれる(色平衡調整又は色温度調整とも呼ばれる)。
【0004】
色平衡調整を提供するための別の理由は、リン光体の製造ばらつきの補償に付け加えて、ディスプレイの長期利用によるリン光体エージングを補償することである。
【0005】
FED画面のリン光体の発光特徴が、それが使用される時間にわたって変化することは一般的である。従って、表示画面が、その色平衡を変更し、リン光体エージングを補償し、FED画面の寿命にわたって画質を維持するための機構を備えることは重要である。表示画面の色平衡調整を提供するためのさらなる理由は、見る人が色平衡を手動で調整できることである。手動調整を使用して、ユーザは表示画面の白色平衡をその特別な表示嗜好に調整できる。
【0006】
表示画面の色平衡を補正又は変更するための一つの方法は、画面を表示するのに使用する色データを実行中に変更することである。特別な色ポイント、色値Xを送信する代わりに、色値Xはまず複雑なゲイン及びオフセット調整を有する関数を通過する。次に関数Yの出力は色ポイントに送信される。その機能は、リン光体のばらつきにより生じた色温度の変動を補償する。上記機能のゲイン及びオフセット要素は、色温度が増加又は減少する必要がある際に変更される。この従来技術の色平衡を変更するための機構は、ダイナミックな色平衡調整を提供するが、色データの比較的大容量を変更するための比較的複雑な回路を必要とするため、不利である。例えば、色平衡機能を示すため、参照テーブル(LUT)を各列に使用する。
【0007】
【発明が解決しようとする課題】
この従来技術の機構が必要とする追加回路(例えば、LUT)はドライバ回路の全体サイズを著しく増加し、機能速度に否定的な影響を与える。1024個の白色ピクセルの水平画面解像度を想定して、1FED画面につき3072個もの列ドライバがあり、3072個の列ドライバ上に同様に構成された複雑なLUT回路が、実際の製造において、あまりにも大きい基板領域を必要とする。第二に、この従来技術の機構は、フラットパネルディスプレイのグレースケール解像度を減少させることにより画質を劣化させる。画像データを変更せず、画像のグレースケール解像度を損なわないフラットパネル表示画面に色平衡調整機構を提供することが望ましい。
【0008】
フラットパネル表示画面内の色平衡を補正するための別の方法は、アクティブマトリックスフラットパネル表示画面(AMLCD)で使用される。この方法は、赤色、緑色及び青色ポイントを生成するのに使用される物理カラーフィルタを変更することに関する。カラーフィルタを変更することにより、AMLCD画面の色温度は調整される。しかし、カラーフィルタは調整が必要な度に物理的に(例えば、手動で)交換する必要があるため、この調整はダイナミック(動的)ではない。ディスプレイの色温度の所要変動にダイナミックに応答するフラットパネル表示画面に色平衡機構を提供すると有利になる。
【0009】
図1は、AMLCDフラットパネルディスプレイのディジタル−アナログ変換器回路に埋め込まれた一般データイン電圧アウト曲線のグラフ6を示す。ディジタル−アナログ変換器は、ディジタル色データを実際の色輝度を発生するのに使用される電圧に変圧する。色データ0乃至63で与えられた場合、曲線部分2に一致する電圧は、色ポイントを駆動する出力として供給される。色データ64乃至127で与えられた場合、曲線部分4に一致する電圧は、色ポイントを駆動する出力として供給される。曲線部分4は、DC電圧オフセットを持つ以外は、曲線部分2と同一である。曲線部分4と曲線部分2は、リフレッシュサイクル変更に使用され、正味DC電圧は、AMLCDディスプレイのセルに適用されない。DC電圧に長期露出すると、AMLCDディスプレイが破壊される。従って、127個のデータ位置が存在するが、曲線2及び4を使用するAMLCD装置のグレースケール解像度は、0乃至63にすぎない。これは、位置64乃至127がそれぞれ、位置0乃至63の反覆にすぎないからである。図1のデータイン電圧アウト関数は、上記方法で使用されるが、色平衡動作のいずれのタイプの実行にも適用されていない。
【0010】
従って、本発明は、フラットパネルディスプレイの色平衡をダイナミックに調整するための機構及び方法を提供する。本発明は、表示画面のピクセルのグレースケール解像度を著しく損なわないフラットパネル表示画面の色平衡を調整するための機構及び方法を提供する。また、本発明は、列ドライバ回路のサイズを著しく増加させないフラットパネル表示画面の色平衡を調整するための機構及び方法を提供する。さらに、本発明は、フラットパネルFED画面の色平衡を制御し節電動作モードを提供するための機構及び方法を提供する。具体的に上記していない本発明のこれらとその他の長所は、ここに示された本発明の説明で明らかとなる。
【0011】
【課題を解決するための手段】
フラットパネルディスプレイの色平衡を制御するための電圧信号を時分割多重化するための回路及び方法を説明する。色平衡の調整は、真空管エージング、見る人の嗜好及び/又はリン光体の製造ばらつきに応じて行われる。FED画面内には、行及び列のマトリックスが備えられ、エミッタは各行及び列の交差部分に配置される。行は、行ドライバによる「行選択期間」の間に順次アクティブにされ、一致する個々のグレースケール情報(電圧)が列ドライバにより列上で駆動される。適切な電圧がエミッタの陰極と陽極間に印加される場合、電子はリン光体輝点、例えば、赤色、緑色及び青色発生イルミネーションに向かって放出される。本発明は、各列ドライバ内に、行選択期間の第一(「全」)部分の間の第一電圧信号と、行選択期間の第二(「半」)部分の間の第二電圧信号とを駆動するための選択回路を提供する。
【0012】
従って、任意列に印加された全体又は有効電圧は、行選択期間の第一部分と第二部分との間に印加された二つの電圧の加重平均となる。加重平均の重さは、第一及び第二部分のそれぞれの相対的長さにより示される。
【0013】
行選択期間の第一及び第二部分の長さは、それぞれ任意の色に対して調整され、印加された全体電圧に調整される。これはその色、例えば、赤色、緑色又は青色に対して色平衡を有効に調整する。本発明の第一実施例では、シフトレジスタが、行選択期間の第二部分の間の印加の際、第一電圧値のディジタル表示を半分に分割するのに使用する。第一電圧値は、行選択期間の第一部分の間に印加される。第二実施例では、マルチプレクサが、第二部分の間の印加の際、第一電圧値を半分に分割するのに使用する。再び、第一電圧値は、行選択期間の第一部分の間に印加される。第三実施例では、行選択期間の第一及び第二部分の順序は、他の各連続行選択期間において入れ替えられ、二つの行選択期間の周期にわたって、二つの第一部分が連続して発生し、二つの第二部分が連続して発生する。第三実施例では、列ライン上の電圧変化の周波数を減少させ節電する。
【0014】
【発明の実施の形態】
グレースケール解像度を著しく損なわず、フラットパネルFED画面内の色平衡をダイナミックに変更するための電圧信号の時分割多重化を使用するための本発明に係る方法及び機構についての以下の詳細な説明において、多くの具体的な詳細は、本発明の完全な理解を提供するため記述される。しかし、本発明がこれらの具体的な詳細無しに、又は、その均等物により実施されるということは、当業者には認識されるであろう。その他の例では、本発明の観点を必ずしも不明瞭にしない程度に、周知方法、手順、構成要素及び回路については、詳細には説明されていない。
【0015】
本発明のフラットパネルFED画面構成
本発明の実施例は、FED表示画面内の色平衡調整を提供するための機構及び方法に対して図示されている。本発明の色平衡調整回路の説明に先立って、FED表示画面のある素子の説明を行う。
【0016】
具体的に、電界放出ディスプレイ(FED)のエミッタの説明を行う。図2は、FEDフラットパネルディスプレイの一部である多層構造75の断面図を示す。多層構造75には、ベースプレート構造とも呼ばれる電界放出バックプレート構造45と、電子受けフェースプレート構造70とが含まれる。画像は、フェースプレート70により生成される。バックプレート構造45は、通常、電気絶縁バックプレート65、エミッタ(又は陰極)電極60、電気絶縁層55、パターンゲート電極50、及び、絶縁層55の開口に配置される円錐形の電子放出素子40からなる。電子放出素子40の一方のタイプは、Twichellらに対して1997年3月4日に発行された米国特許第5,608,283号、他方のタイプは、Spindtらに対して1997年3月4日に発行された米国特許第5,607,335号に記述されており、両方とも参考のためここに含まれている。電子放出素子40の先端は、ゲート電極50の対応する開口を通して露出される。エミッタ電極60と電子放出素子40はともに、FEDフラットパネルディスプレイ75の図示部分75の陰極からなる。フェースプレート構造70は、電気絶縁フェースプレート15と、陽極20と、リン光体25の被覆とにより形成される。素子40から放出される電子は、リン光体部分30により受け取られる。
【0017】
図2の陽極20は、陰極60/40に対する正の電圧にて維持される。一実施例における陽極電圧は、構造45と70との間の100乃至200umのスペースでは100乃至300ボルトであり、その他の実施例におけるより大きなスペースでは、陽極電圧はキロボルト範囲内にある。
【0018】
陽極20がリン光体25と接触しているため、陽極電圧はまた、リン光体25に印加される。適切なゲート電圧をゲート電極50に印加したとき、電子はオフノーマルの放出角度シータ42の各種値にて電子放出素子40から放出される。放出電子は、図2のライン35により示される非直線性(例えば、放物線状)軌道に沿って、リン光体25のターゲット部分30に当たる。放出電子が当たったリン光体は、選択した色の光を発生し、リン光体輝点即ちリン光体ポイントを示す。単一リン光体輝点は、何千ものエミッタにより点灯される。
【0019】
図2のリン光体25は、リン光体25が発生したものより、様々な色の光を発する他のリン光体(図示せず)を含む画像素子(「ピクセル」)の一部である。一般に、一つのピクセルには、三つのリン光体即ち「色」輝点である、赤色輝点、緑色輝点及び青色輝点が含まれる。またリン光体25を含むピクセルは、FEDフラットパネルディスプレイでその他の一つ以上のピクセル(図示せず)に隣接する。リン光体25に向けた電子の一部が一貫してその他のリン光体に(同一又は別のピクセル内で)当たる場合、画像解像度及び色純度は劣化する。以下に詳述するように、FEDフラットパネル画面のピクセルは、n列とx行とを含むマトリックス形式で配置される。一実施例では、ピクセルは同一行で整列する三つの分離列を有する三つのリン光体輝点からなる。従って、単一ピクセルは、一つの行と三つの分離した列(赤色列、緑色列及び青色列)により一意的に識別される。以下に十分述べるように、一つのピクセルを構成する三つの列の各列は、それ自体の列ドライバ回路に関連する。
【0020】
ターゲットリン光体部分30のサイズは、印加された電圧とFEDフラットパネルディスプレイ75の形状及び寸法特徴に依存する。図2のFEDフラットパネルディスプレイ75の陽極/リン光体電圧を1,500乃至10,000ボルトに増加させる場合、バックプレート構造45とフェースプレート構造70との間のスペースは100乃至200umよりはるかに大きいことが必要である。図2のFEDフラットパネルディスプレイに電子焦点素子を付け加えない場合、1,500乃至10,000のリン光体電位に必要な値に中間構造スペースを増加させると、大きなリン光体部分30を発生する。この焦点素子は、FEDフラットパネルディスプレイ構造75に含まれており、参考のためここに含まれている、Spindtらに対して1996年6月18日に発行された米国特許第5,528,103号に記述されている。
【0021】
図2のターゲットリン光体部分30の輝度は、入射電流の大きさに依存し、それ自体陰極60/40とゲート50との間に印加された電圧電位に依る。従って、色輝点の輝度は、色輝点が配置される交差部分において行及び列間に印加された電圧差に関連する。電圧電位が大きければ大きいほど、ターゲットリン光体部分30の輝度が高くなる。第二に、ターゲットリン光体部分30の輝度は、陰極40/60とゲート50との間に電圧が印加された時間量(例えば、「選択期間」)に依存する。選択期間が長ければ長いほど、ターゲットリン光体部分30の輝度が高くなる。従って、本発明では、FEDフラットパネル構造75の輝度は、電圧と、陰極60/40及びゲート50間に電圧が印加された時間量(例えば、「選択期間」)とに依存する。有効電圧(EV)は、電圧振幅と電圧選択期間との両方を考慮することにより得られる。
【0022】
図3に示されるように、FEDフラットパネルディスプレイ200は、x水平配列行ライン230(「行」)とn垂直配列列ライン250(「列」)のアレイに細分化される。FEDフラットパネルディスプレイ200のピクセルはまた、垂直及び水平に配列される。色ポイント(「リン光体輝点」とも呼ばれる)は、行と列との各交差部分にて形成される。同一行の三つの隣接した色ポイントである、赤色、緑色及び青色は一つのピクセルを形成する。水平nピクセルの場合、3n列がある。垂直xピクセルの場合、x行がある。図3のFEDフラットパネルディスプレイ200を以下に詳述する。
【0023】
このFEDフラットパネルデイスプレイ200の部分100は、図4に詳細に示されており、少なくとも一つのフルピクセルを含む。図4は、関連ピクセル125(「白色グループ」とも呼ばれる)を具体的に示す。図4の関連ピクセル125には、同一エミッタライン(「行電極」又は「行」とも呼ばれる)230の赤色リン光体輝点125a、緑色リン光体輝点125b及び青色リン光体輝点125cが含まれる。一実施例では、一つのピクセルの各リン光体輝点は、別の列ドライバにより制御されるが、同一ピクセルの総てのリン光体輝点が同一行230内にあるため、一つのピクセルの総てのリン光体輝点は、同一行ドライバにより制御される。
【0024】
従って、例示的な第iピクセル125は、第i赤色列ライン、第i緑色列ライン、第i青色列ライン及び第j行ラインに配置される。
【0025】
図4の関連ピクセル125の境界は、破線で示されている。三つの分離エミッタライン230(行ライン)もまた示されている。各エミッタライン230は、アレイのピクセル行のうちの一つのための行電極である。中間行電極230は、電極に関連した特別な行の各エミッタのエミッタ陰極60/40(図2)に連結される。一つのピクセル行の部分は図4に示されており、一対の隣接するスペーサ壁135間に配置される。ピクセル行は一つの行ライン250に沿うピクセルの総てからなる。二つ以上のピクセル行(24乃至100ものピクセル行)は、通常、隣接スペーサ壁135の各対間に配置される。各ピクセル列は、三つのゲートライン(「列」とも呼ばれる)250、(1)赤色には第一、(2)緑色には第二、(3)青色には第三、を有する。同様に、各ピクセル列には、各リン光体ストライプ(赤色、緑色、青色)、全部で3本のストライプのうちの一つが含まれる。ゲートライン250の各々は、関連列の各エミッタ構造のゲート50(図2)に連結される。この構造100は、参考のためここに含まれている、Curtinらに対して1995年12月19日に発行された米国特許第5,477,105号に詳述されている。
【0026】
一実施例では、赤色、緑色及び青色のリン光体ストライプ25(図2)は、エミッタ電極60/40の電圧に対して1,500乃至10,000ボルトの正の電圧にて維持される。
【0027】
電子放出素子40のセットのうちの一つが、対応する行(陰極)ライン230と列(ゲート)ライン250の電圧を調整することにより適切に電圧が印加された場合、そのセット内の素子40は対応する色のリン光体のターゲット部分30に向かって加速する電子を放出する。次に、電圧が印加されたリン光体は発光する。画面フレームリフレッシュサイクル(一実施例の約60Hzの速度で実行する)の間、一つの行のみが一度にアクティブとなり、列ラインは電圧を印加され、行選択周期の一つのピクセル行を点灯する。これは、総てのピクセル行が点灯されてフレームを表示するまでの時間に、行ごとに順次実行される。フレームは60Hzで与えられる。表示アレイのn行を想定して、各行は、16.7/n msの速度で行選択期間の間に電圧を印加される。上記FED100は、参考のためここに含まれている以下の米国特許、Duboc, Jr.らに対して1996年7月30日に発行された米国特許第5,541,473号、Spindtらに対して1996年9月24日に発行された米国特許第5,559,389号、Spindtらに対して1996年10月15日に発行された米国特許第5,564,959号及びHavenらに対して1996年11月26日に発行された米国特許第5,578,899号に詳述されている。
【0028】
行及び列アレイ
上記のように、図3は、本発明による行及び列のアレイとして構成されたFEDフラットパネル表示画面200を示す。具体的に、画面には「ピクセル」のx行とn列とが含まれる。図4について上記したように、領域100はまた、図3のその関連位置に示される。FEDフラットパネル表示画面200は、n数の行ライン(水平)と3n数の列ライン(垂直)とからなり、(xn)合計ピクセルを達成し、例えば1ピクセルにつき三つの列ラインを必要とする。明瞭化のため、行ラインは「行」と呼ばれ、列ラインは「列」と呼ばれる。行ラインは、一実施例では集積回路である、x行ドライバ回路220a乃至220cにより駆動される。図3に、例示的な行グループ230a、230b及び230cが示される。各行グループには、総て特別の行ドライバ回路と関連する任意数の行(例えば、y)が含まれる。三つの関連行ドライバ回路は、220a乃至220cに示される。本発明の一実施例では、400行(x=400)以上あり、従って400/y数の個々の行グループ230と関連行ドライバ220がある。しかし、本発明は同様に、任意数の行を有するFEDフラットパネル表示画面200によく適合していることが認識される。
【0029】
図3ではまた、一実施例では集積回路である、列グループ250a、250b、250c及び250dが示されている。本発明の一実施例では、1920列以上あり、n=640ピクセル(1920/3=640)を可能にする。従って、一つのピクセルは三つの列(赤色、緑色、青色)を必要とし、1920個の列は水平に少なくとも640ピクセル解像度を提供する。
【0030】
しかし、本発明は同様に、任意数の列を有するFEDフラットパネル表示画面によく適合していることが認識されている。行ドライバ220と同様に、列ドライバ240は、それぞれ列グループを駆動する複数の独立列ドライバに分離される。
【0031】
行ドライバ回路220
図3の行ドライバ回路220a乃至220cは、基板領域FEDフラットパネル表示画面200の周辺に沿って配置されることが好ましい。図3では、三つの行ドライバのみが明瞭化のため示されている。上記したように、各行ドライバ220a乃至220cは、行グループを駆動する。例えば、行ドライバ220aは行230aを駆動し、行ドライバ220bは行230bを駆動し、行ドライバ220cは行230cを駆動する。個々の行ドライバは行グループを駆動するが、FEDフラットパネル表示画面200全体にわたって一度に一つの行のみがアクティブとなる(例えば、駆動される)。従って、どの個々の行ドライバ回路も、せいぜい一つの行ラインを一度に駆動し、アクティブな行ラインがリフレッシュサイクルの間にそのグループに無い場合、いずれの行ラインも駆動していない。
【0032】
供給電圧ライン212は、総ての行ドライバ220a乃至220cに平行に連結され、行ドライバにエミッタの陰極60/40への使用駆動電圧を供給する。一実施例では、行駆動電圧は極性が負であるが、その他の実施例では正である。イネーブル信号はまた、図3のイネーブルライン216を経由して並列な各行ドライバ220a乃至220cに供給される。イネーブルライン216が低い電位の場合、FED画面200の総ての行ドライバ220a乃至220cがディセーブルになり、いずれの行にも電圧は印加されない。イネーブルライン216が高い電位の場合、行ドライバ220a乃至220cがイネーブルとなる。
【0033】
水平クロック信号(「H SYNCH」)はまた、図3のクロックライン214を経由して並列な図3の各行ドライバ220a乃至220cに供給される。水平クロック信号214(即ち同期信号)は、新しい行に電圧が印加されるべき時ごとにパルスし、行選択期間の開始を画定する。水平クロック信号214はまた、新しい列色データの列ドライバ回路240へのロードを同期させる。従って、表示フレームのx行は一度に一つ電圧を印加され、列は関連データを受信する。総ての行が電圧を印加されると、データフレームが表示される。60Hzの例示的なフレームアップデート速度を想定して、総ての行は16.67ミリ秒ごとに一度アップデートされる。1フレームアップデートにつきx行を想定して、水平クロック信号214は16.67/xミリ秒ごとに一度パルスする。即ち、新しい行が16.67/nミリ秒ごとに電圧を印加される。xが400の場合、水平クロック信号214は41.67マイクロ秒ごとに一度パルスする。
【0034】
FED200の総ての行ドライバは、x格納ビット、1行につき1ビットを有する一つの大型シリアルシフトレジスタを実装するよう構成される。行データは、行ドライバ220a乃至220cに直列に連結される行データライン212を使用して、これらの行ドライバを通じてシフトされる。順次フレームアップデートモードの間、行ドライバ内のnビットのうちの一つのビットを除く全部のビットが「0」となり、他の一つのビットは「1」となる。
【0035】
従って、「1」は、最上部の行から最下部の行へ、一度に一つ、総てのn行を通じて連続してシフトされる。任意の水平クロック信号パルス時、「1」に対応する行が選択期間に駆動される。シフトレジスタのビットは、ライン214により提供される水平クロックのパルスごとに一度、行ドライバ220a乃至220cを通じてシフトされる。インターレースモードでは、奇数行は連続してアップデートされ偶数行がそれに続く。従って、別のビットパターン及びクロック方式が使用される。
【0036】
シフトされた「1」に対応する行は、ライン214上の水平クロックパルスに応じて駆動される。その行は、特別な「選択」期間の間、オンのままである。この選択期間の間、行ドライバがまたイネーブルである場合に、電圧供給ライン212上で見られるように、対応行は電圧値により駆動される。選択期間の間、その他の行はいかなる電圧でも駆動されない。一実施例では、行は負の電圧を印加され、その他の実施例では正の電圧を印加される。
【0037】
列ドライバ回路240
図4で示されるように、本発明のFEDフラットパネル表示画面200内に1ピクセル当たり三つの列(即ち「白色グループ」)がある。図3の列ライン250aは一つのピクセル列を制御し、列ライン250bは別のピクセル列を制御する。図3はまた、各ピクセルのグレースケール情報を制御する列ドライバ240を示す。行ドライバ回路に類似して、列ドライバ240は、各々列ライングループを駆動する分離回路に分離される。本発明により、列ドライバ240は、列ライン250上の時分割多重化、振幅変調された電圧信号を駆動する。列ライン250a乃至250e上で駆動された振幅変調された電圧信号は、関連ピクセル行のグレースケールデータを示す。列電圧の有効電圧(EV)が大きければ大きいほど、対応する色ポイントの光輝度が高くなる。列電圧の有効電圧(EV)が小さければ小さいほど、対応する色ポイントの光輝度が低くなる。
【0038】
ライン214の水平クロック信号のパルスごとに一度、列ドライバ240は、(ライン205によりクロックされる)グレースケールディジタル色データを受信し、FEDフラットパネル表示画面200のピクセル行の列ライン250a乃至250eの総てを別々に制御する。従って、1水平クロック当たり一つの行のみが電圧を印加される間、総ての列250a乃至250eは、行選択期間の間に電圧を印加される。ライン214上の水平クロック信号は、グレースケールデータのピクセル行の列ドライバ240へのロードを同期させる。列ドライバ240は列データライン520上の列データを受信し、列ドライバ240はまた、列電圧供給ライン515内に含まれる多数の電圧タップラインに共通に連結される。
【0039】
様々な電圧が列ドライバ240により列ラインに印加され、様々なグレースケール色を実現する。動作時、総ての列ラインは(列データライン520上の)グレースケールデータにより駆動され、同時に一つの行がアクティブになる。これにより、ピクセル行は適切なグレースケールデータにより点灯される。次に、これは、フレーム全体が満たされるまで、ライン214の水平クロック信号の1パルスにつき一度、別の行などで繰り返される。速度を上げるには、一つの行が電圧を印加されている間、次のピクセル行のグレースケールデータが同時に列ドライバ240にロードされる。行ドライバ220a乃至220cのように、列ドライバは、選択期間内において電圧を出現させる。
【0040】
さらに、行ドライバ220a乃至220cのように、列ドライバ240はイネーブルラインを有する。一実施例では、列は正の電圧を印加される。
【0041】
列電圧の多重化
以下に十分に述べるように、本発明は、行選択期間の間、ある列電圧を時分割多重化して図3のFEDフラットパネル表示画面200の色平衡を変更する。具体的に、特別な色の色輝度を上げるには、その色の有効列電圧(例えば、その色の総てのn列に印加される)が、行選択期間の間に増加させられる。特別な色の色輝度を下げるには、その色の有効列電圧(例えば、その色の総てのn列に印加される)が、行選択期間の間に減少させられる。列ドライバの色データは色平衡時に変更されないため、本発明は上記のように色平衡を変更することによってグレースケール解像度を著しく劣化させることはない。
【0042】
以下では、上記のように、FED画面200のフレームワーク内にダイナミック色平衡調整を提供するための本発明の実施例により使用される機構を説明する。
【0043】
本発明の色平衡制御回路
以下に十分に説明されているように、本発明は、特別な色の、その色の色平衡を実行するために、列ドライバから印加された有効電圧を一様に増減させるための機構を提供する。各色は、分離して同時に調整される。具体的には、本発明は、特定の割合により総ての赤色(又は緑色又は青色)列ドライバにより行選択期間の間に印加される有効電圧を一様に増減させ、FED画面200上に一様に赤色(又は緑色又は青色)輝点の輝度をそれぞれ増減させるための機構を提供する。
【0044】
本発明により、印加された有効電圧は、行選択期間上の二つの異なる列電圧を時分割多重化することにより調整される。一実施例では、全列電圧が行選択期間の第一部分の間に印加され、次に第二即ち「半」列電圧が行選択期間の第二部分において印加される。それから、行選択期間において印加された有効電圧は、第一及び第二部分それぞれの長さにより重さを計られた二つの電圧(全と半)の加重平均となる。行選択期間の第一及び第二部分の長さは、ある一つの色では同一だが、色ごとに変わる。このように、色平衡は所定の色に対して一様に適用される。
【0045】
図5は、例示的な列ライン250f乃至250hをそれぞれ駆動するFEDフラットパネル表示画面200の三つの分離した例示的な列ドライバ240a乃至240cを示す。これらの三つの列ライン250f乃至250hは、垂直配列ピクセル列(白色グループの列とも呼ばれる)の赤色、緑色及び青色ラインに対応する。グレースケール情報は、データバス520を経由してディジタル色データとして列ドライバ240a乃至240cに供給され、クロック205によりクロックインされる。グレースケール情報により、列ドライバは様々な電圧振幅を出現させ、ピクセルの別のグレースケールコンテンツを実現する。1ピクセル行の様々なグレースケールデータは、水平クロック信号214の各パルスの列ドライバ240a乃至240cに与えられる。以下に十分に示されているように、本発明は、各列ドライバ、例えば240a、240b及び240c内の回路を制御することによりピクセルの色平衡を調整するための機構を提供する。
【0046】
一実施例では、ディジタル色データは、7ビットワードで各列ドライバに与えられるが、代わりに、6ビットだけ又は任意数のビットを用いて与えられ得る。図5の各列ドライバ240a乃至240cはまた、イネーブルライン510に連結され、各列ドライバ240a乃至240cに平行に供給されるイネーブル入力を有する。各列ドライバ240a乃至240cは、レジスタチェーンから来ている電圧タップラインを含む列電圧ライン515に連結される。これらの電圧タップラインは、各列ドライバ、例えば240a、240b及び250c内に配置されたディジタル−アナログ変換回路に連結される。列ドライバ240a乃至250cはまた、特別なピクセル行のグレースケールデータをクロックインするための列クロック信号205を受信する。タイミングバス345は、本発明により使用される赤色タイミング信号345a、緑色タイミング信号345b及び青色タイミング信号345cを含む。バス345上の信号は、本発明の第一及び第二実施例のタイミング回路550(図11)により発生させられ、第三実施例ではタイミング回路750(図14)により発生させられる。
【0047】
本発明により、特別な色のFED画面200の総ての色輝点の色輝度が色平衡を実行するよう調整される。色平衡の調整は、FED画面エージング又はFED画面200内のリン光体の製造ばらつきに応じて行われる。一方、色平衡の調整は、個々の表示嗜好に基づいて見る人により行われる。以下は、FED画面200のフレームワーク内で特別な色の各色輝点の色輝度を変更するための本発明の第一、第二及び第三実施例により使用される回路を説明する。
【0048】
回路概略
図6は、FED画面200の色平衡のダイナミック調整を実行するための本発明による回路300の構成図である。回路300内では、バス520上のディジタル色データは、赤色データ、緑色データ及び青色データを含む完全な画像データ行を表し、複数の(例えば3n)シフトレジスタ310に連続してクロックされる。上記データをロードするプロセスは、水平同期クロック214により開始される。クロック信号205は列クロック信号であり、ライン214の連続水平クロック信号パルスの周期内でピクセル行の総てのディジタル色データをロードするのに十分な周波数で動作する。
【0049】
FED画面200が縦にnピクセルを含むとすると想定して、FED画面200の3n列ドライバがある。具体的には、n数の青色列ドライバがあり、任意の画像データ行では、各青色列ドライバは、個々のディジタル青色データを受信する。また、n数の赤色列ドライバがあり、任意の画像データ行では、各赤色列ドライバは、個々のディジタル赤色データを受信する。同様に、n数の緑色列ドライバがあり、任意の画像データ行では、各緑色列ドライバは、個々のディジタル緑色データを受信する。一実施例では、各色データは7ビット幅である。従って、図6のシフトレジスタ310は実際に、3nの個々のシフトレジスタを示し、各シフトレジスタは(各列ドライバ内で)7ビットのディジタル色データを受信する。ピクセルが一つの赤色、一つの緑色及び一つの青色を必要とするため、カラーデータのピクセルは7×3色ビットを必要とする。
【0050】
図6のブロック320a乃至370aは、赤色列ライン上の赤色データを駆動し、またn数の赤色列ドライバ240aの色平衡を実行し、信号RSEL345aに従ってFED200にわたって赤色を一様に変更することが要求される回路を示す。また、ブロック320b乃至370bは、緑色列ライン上の緑色データを駆動し、n数の緑色列ドライバ240bの色平衡を実行し、信号GSEL345bに従ってFED200にわたって緑色を一様に変更することが要求される回路を示す。最後に、ブロック330c乃至370cは、青色列ライン上の青色データを駆動し、n数の青色列ドライバ240cの色平衡を実行し、信号BSEL345cに従ってFED200にわたって青色を一様に変更することが要求される回路を示す。
【0051】
水平同期信号214は、本発明による2分割回路をも含む3n出力レジスタ320a乃至320cへのバス315からの画像データ行をラッチする。バス315a上のデータは、画像データ行の赤色データの総てを示し、一実施例では、これは赤色のn回路320aへ入力されるn数の7ビットデータからなる。バス315b上のデータは、画像データ行の緑色データの総てを示し、一実施例では、これは緑色のn回路320bへ入力されるn数の7ビットデータからなる。
【0052】
バス315c上のデータは、画像データ行の青色データの総てを示し、一実施例では、これは青色のn回路320cへ入力されるn数の7ビットデータからなる。
【0053】
図6の回路320aは、行選択期間の第一部分の間にn分離赤色バス317a上のn第一列電圧を示すn分離ディジタル値を与え、行選択期間の第二部分の間にn分離赤色バス317a上のn第二列電圧(例えば、第一列電圧の半分)を示すn分離ディジタル値(例えば、第一コラム電圧の半分)を与える。第一及び第二部分の相対的長さは、ライン345a上のRSEL信号により形成される。RSEL信号345aは、総てのn赤色回路320aに一様に送られる。このように、赤色タイミング信号345aは、総ての赤色列ドライバに使用され、アナログ電圧が個々の赤色列ライン250(赤色)上で時分割多重化される間隔を制御する。回路320bは、n緑色列バス317bの類似機能を実行し、これらの回路320bにおける第一及び第二部分の相対的長さは、総てのn緑色回路320bに一様に送られるライン345bのGSEL信号により形成される。回路320cは、n青色列バス317cの類似機能を実行し、これらの回路320cにおける第一及び第二部分の相対的長さは、総てのn青色回路320cに一様に送られるライン345cのBSEL信号により形成される。
【0054】
図6のブロック330aは、nデコーダを示し、一つは各赤色列ドライバ用である。各デコーダは、バス317aからの別のディジタル赤色データを受信する。一実施例では、7ビットの色データのうちの6個はデコーダ330aにより使用され、各赤色列ドライバの64個の別の赤色値のうちの1個を決定する。別の実施例では、7ビットの色データは128個の別の赤色値を生成する。
【0055】
図6のブロック340aは、nディジタル−アナログ変換器を示し、一つは各赤色列ドライバ用である。本発明により、各赤色列ドライバの各ディジタル−アナログ変換器には、対応する赤色データ値を受信するアナログスイッチ回路が含まれる。アナログスイッチ回路は、上記参照したタップラインに連結され、データイン電圧アウト関数を維持してアナログ電圧出力を発生する。データイン電圧アウト関数は、入力色データに基づいて特定の列電圧を決定する。列電圧は、赤色の特定の色輝度に変換される。図6のブロック370aは、nチャネル増幅器370aを示し、一つはn赤色列ドライバの各々用である。各チャネル増幅器は、対応する340aのディジタル−アナログ変換器回路からアナログ電圧を受け、対応する赤色列ライン上にこの信号を出現させる。全体的に見て、n列出力250(赤色)は、ブロック370aにより同時に個々に発生する。上記したように、ブロック320a、ブロック330a、ブロック340a及びブロック370aは、FED画面200の各赤色列ドライバ240a内に同様の構成要素がそれぞれ配設される回路である。
【0056】
図6の回路ブロック320b、330b、340b及び370bは、ブロック320a、330a、340a及び370aに類似しているが、n緑色列ドライバに適用され、緑色を変更して色平衡に影響するn回路をカバーする。緑色タイミング信号(GSEL)345bは、別の緑色列ライン250(緑色)上の列電圧信号の時分割多重化を制御する総ての緑色列ドライバに使用される。従って、ブロック320b、ブロック330b、ブロック340b及びブロック370bは、FED画面200の各緑色列ドライバ240b内に同様の構成要素がそれぞれ配設される回路である。同様に、図6の回路ブロック320c、330c、340c及び370cは、ブロック320a、330a、340a及び370aに類似しているが、n青色列ドライバに適用され、青色を変更して色平衡に影響するn回路をカバーする。青色タイミング信号(BSEL)345cは、別の青色列ライン250(青色)上の列電圧信号の時分割多重化を制御する総ての青色列ドライバに使用される。従って、ブロック320c、ブロック330c、ブロック340c及びブロック370cは、FED画面200の各青色列ドライバ240c内に同様の構成要素がそれぞれ配設される回路である。
【0057】
図7は、FED画面200の第iピクセル列を制御する三つの例示的な列ドライバ240a(i)、240b(i)及び240c(i)内の回路を部分的に示す。具体的に、ドライバ増幅器回路370a(i)、370b(i)及び370c(i)のみを示す。これらの列ドライバ240a(i)、240b(i)及び240c(i)の列ドライバ回路の残りは、それぞれ図8A、図8B及び図8Cに示される。
【0058】
図7は、増幅器回路370a(i)、370b(i)及び370c(i)がそれぞれ、ライン365a(i)、365b(i)及び365c(i)からの出力を受信するように直接連結され、これらの電圧レベルで関連列ラインを駆動する。行230j(例えば、第j行)がアクティブな場合、列ドライバ240a(i)は、第i赤色列ライン250f上の列電圧を駆動して第i赤色輝点460aを点灯する。列ドライバ240b(i)は、第i緑色列ライン250g上の列電圧を駆動して第i緑色輝点460bを点灯する。列ドライバ240c(i)は、第i青色列ライン250h上の列電圧を駆動して第i青色輝点460cを点灯する。赤色輝点460a、緑色輝点460b及び青色輝点460cは、任意の行、例えば行230jの第iピクセルからなることが認識される。
【0059】
行選択期間上の列電圧を時分割多重化するための2分割機能を有する出力レジスタ
図8A、図8B及び図8Cは、三つの例示的な列ドライバであるn赤色列ドライバ240aの第i赤色列ドライバ240a(i)、n緑色列ドライバ240bの第i緑色列ドライバ240b(i)及びn青色列ドライバ240cの第i青色列ドライバ240c(i)のFED画面200内の色平衡を調整するための本発明の第一実施例により使用される回路を示す。これらの三つの例示的な第i列ドライバは、行選択期間の第一部分及び第二部分の間、任意のピクセル行に沿った第iピクセルの列電圧信号を供給する。第一実施例では、出力シフト右レジスタを使用して下記の2分割機能を実行して、第一及び第二部分の間に印加される電圧を発生する。
【0060】
「i」符号を有する図8A、8B及び8Cの構成要素は、記述される例示的な列ドライバ(i)と同一色のn列ドライバの各々に対して同様の構成要素がそれぞれ配設される。「i」符号を持たない構成要素は、各列ドライバ内に同様の構成要素がそれぞれ配設されるのではなく、総ての列ドライバ、又は、特に詳細に後述されるように、同一色の総ての列ドライバにより共有される。
【0061】
図8Aは、FED画面200の(n水平ピクセルの)第iピクセル内の第i赤色列(図7の250f)を駆動する例示的な赤色列ドライバ240a(i)内の回路を示す。水平同期信号214の次のパルスに先立って、入力シフトレジスタ310a(i)は、第iピクセル行(例えば、行j)の赤色輝度の一つの7ビット色データ値を(バス520を経由して)連続して受信する。このデータは、信号205に基づいてクロックされる。水平同期信号214の次のパルス時に、新しい行選択期間が開始される。新しい行選択期間が開始されると、次に入力レジスタ310a(i)からの「第一電圧」データが、バス315a(i)のラインを経由して出力シフトレジスタ320a(i)に並列にロードされる。パルスをシフト右発生回路321aから受信するまで、第一電圧データは、シフトレジスタ320a(i)に保持され、バス317a(i)のラインを経由して出力される。一つの回路321aは、n赤色列ドライバ240aの総てに連結され使用される。回路321aはRSEL信号345aを受信するよう連結され、本発明により、RSEL信号345aが遷移する際、出力シフトレジスタ320a(i)へパルスを発生する。
【0062】
図8Aの回路321aからパルスを受信した場合、本発明の出力シフトレジスタ320a(i)は、1ビット位置ずつ右にそのビットコンテンツを連続してシフトさせ、第一電圧データの2分割動作を効果的に実行する。右のシフト動作時、ゼロビットは最も左のビット位置(例えば、MSB)に挿入される。結果として生じたディジタル値である6ビットの「第二電圧」データは「第一電圧」データの半分を示し、次の行選択期間の開始まで(例えば、ライン214の次のパルスまで)、ライン317a(i)上に保持される。
【0063】
データビット(第一又は第二電圧データのいずれか)は、バス319a(i)の単一出力ライン上の信号を発生するデコーダ回路330a(i)に並列にバス317a(i)を経由して送られる。7ビットの色データを使用する場合、デコーダ回路330a(i)は0乃至127デコーダ(図示)となる。一方、6ビットの色データを使用する場合、デコーダ回路330a(i)は0乃至63デコーダとなる。バス317a(i)を経由する所定の入力のために、デコーダ回路330a(i)は、バス319a(i)のラインのうちの一つの単一アクティブ信号を、ディジタル−アナログ(「DA」)電圧変換器回路340a(i)に発生する。所定の行選択期間内に第一及び第二電圧データが与えられ、時分割多重化されるため、デコーダ回路330a(i)は、行選択期間の間にDA電圧回路340a(i)への二つの分離時分割多重化出力を発生する。
【0064】
図8AのDA電圧回路340a(i)には、上記の電圧タップに連結されるレジスタチェーンに連結された、ある内部スイッチのプログラム構成に依存する変圧機能(例えば、直線性又は非直線性)を提供できるスイッチ機能が含まれる。これは、Hansenらによるシリアル番号08/938,194の1997年9月25日に提出された「グレースケール解像度を減少させずにフラットパネルディスプレイの色平衡を制御するための回路及び方法」と題され、参考のためここに含まれている、係属中の米国特許出願に詳述されている。変圧機能を使用して、DA電圧回路340a(i)は、ライン365a(i)経由で、第一電圧データに対応する第一アナログ電圧を発生する。続いて、DA電圧回路340a(i)は、第二電圧データに対応する第二アナログ電圧を発生する。チャネル増幅器回路370a(i)は、ライン365a(i)を経由してこれらの時分割多重化されたアナログ電圧信号を受信し、第i赤色列ライン250f上にこれらの値を適切に駆動する。
【0065】
回路321a、信号345a、水平同期信号214、クロック信号205及び列データバス520は、本発明のn赤色列ドライバ回路240aの総てにより使用されることが認識される。本発明によるRSEL信号345aを発生するための機構については、後述する(図11)。
【0066】
図8Bは、FED画面200の(n水平ピクセルの)第iピクセル内の第i緑色列ライン250g(図7)を駆動する例示的な緑色列ドライバ240b(i)を有する回路を示す。図8Bの回路は、第i緑色列ドライバ240b(i)に同様の構成要素が配設されていて関連しているが、緑色データ値が第iピクセルのバス520を経由して受信され、行選択期間がRSELライン345aではなく、GSELライン345bに従って時分割多重化される以外は、図8Aの回路と類似している。また、別のシフト右発生回路321bは、緑色列に使用される。回路321b、信号345b、水平同期信号214、クロック信号205及び列データバス520は、本発明のn緑色列ドライバ回路240bの総てによって使用されることが認識される。本発明によるGSEL信号345bを発生するための機構は、以下に説明される。
【0067】
図8Aにより説明されるように、出力シフトレジスタ320b(i)は、時分割多重化されデコーダ330b(i)に供給される、第一及び第二の二つの異なる緑色電圧データ値を生成する。従って、チャネル増幅器370b(i)は、列ライン250g上の二つの異なる時分割多重化された緑色アナログ電圧信号を発生する。緑色の時分割多重化は、GSELライン345bにより制御される。
【0068】
図8Cは、FED画面200の(n水平ピクセルの)第iピクセルの第i青色列ライン250h(図7)を駆動する例示的な青色列ドライバ240c(i)を有する回路を示す。図8Cの回路は、第i青色列ドライバ240c(i)に同様の構成要素が配設されていて関連しているが、青色データ値が第iピクセルのバス520を経由して受信され、行選択期間がRSELライン345aではなく、BSELライン345cに従って時分割多重化される以外は、図8Aの回路と類似している。また、別のシフト右発生回路321cは、青色列に使用される。回路321c、信号345c、水平同期信号214、クロック信号205及び列データバス520は、本発明のn青色コラムドライバ回路240cの総てによって使用されることが認識される。本発明によるBSEL信号345cを発生するための機構は、以下に説明される。
【0069】
図8Cにより説明されるように、出力シフトレジスタ320c(i)は、時分割多重化されデコーダ330c(i)に供給される、第一及び第二の二つの異なる青色電圧データ値を生成する。従って、チャネル増幅器370c(i)は、列ライン250h上の二つの異なる時分割多重化された青色アナログ電圧信号を発生する。青色の時分割多重化は、BSELライン345cにより制御される。
【0070】
図9A、図9B及び図9Cは、三つの例示的な列ドライバである、n赤色列ドライバ240aの第i赤色列ドライバ240a(i)’、n緑色列ドライバ240bの第i緑色列ドライバ240b(i)’、n青色列ドライバ240cの第i青色列ドライバ240c(i)’のFED画面200内の色平衡を調整するための本発明の第二実施例により使用される回路を示す。これらの三つの例示的な第i列ドライバは、任意のピクセル行に沿った第iピクセルを示す。第二実施例は、シフトレジスタよりも、マルチプレクサ構成を使用して下記の2分割機能を実行する。「i」符号を有する図9A、9B及び9Cの構成要素は、記述される例示的な列ドライバと同一色の各列ドライバに同様の構成要素がそれぞれ配設される。「i」符号を持たない構成要素は、各列ドライバ内に同様の構成要素がそれぞれ配設されるのではなく、総ての列ドライバ、又は、特に詳細に後述されるように、同一色の総ての列ドライバにより共有される。
【0071】
図9Aは、FED画面200の(n水平ピクセルの)第iピクセル内の第i赤色列(図7の250f)を駆動する例示的な赤色列ドライバ240a(i)’内の回路を示す。水平同期信号214の次のパルスに先立って、入力シフトレジスタ310a(i)は、第iピクセル行(例えば、行j)の赤色輝度の一つの7ビット色データ値を(バス520を経由して)連続して受信する。このデータは、信号205に基づいてクロックされる。水平同期信号214の次のパルス時に、新しい行選択期間が開始される。新しい行選択期間が開始されると、次に入力レジスタ310a(i)からの「第一電圧」データが、バス315a(i)のライン0乃至6上に並列にロードされる。バス315(a)iのライン0乃至6は、マルチプレクサ544a(i)の一つの入力542a(i)に連結される。ライン1乃至6は、LSB(0)位置から開始して、マルチプレクサ544a(i)の第二入力540a(i)に連結される。これは、入力540a(i)により示される値が入力542a(i)により示される値の半分となることをディジタル的に提供する。
【0072】
本発明の第二実施例によると、第一入力542a(i)には第一赤色電圧データが含まれ、第二入力540a(i)には第二赤色電圧データが含まれる。RSELライン345aは、マルチプレクサ544a(i)の選択制御として使用され、マルチプレクサ入力第一542a(i)は先ず、出力レジスタ320a(i)に送られ、信号214に従ってラッチされる。次に、RSEL345aが遷移する際、マルチプレクサ入力第二540a(i)は、出力レジスタ320a(i)に送られ、信号345aに従ってラッチされる。ORゲート522aは、n赤色ドライバ回路の総てに使用されるが、信号214及び345aの両方を受信し、出力レジスタ320a(i)のラッチ機能を提供する。回路330a(i)、340a(i)及び370a(i)は、図8Aに類似して動作し、第i赤色列250f上の時分割多重化された電圧信号を駆動する。図示されているように、列ドライバ240a(i)’は、多重化回路がシフトレジスタより2分割機能を提供するのに使用される以外は、図8Aの列ドライバ240a(i)と類似している。
【0073】
回路522a、信号345a、水平同期信号214、クロック信号205及び列データバス520は、本発明の第二実施例のn赤色列ドライバ回路の総てによって使用されることが認識される。
【0074】
図9Bは、FED画面200の(n水平ピクセルの)第iピクセルの第i緑色列ライン250g(図7)を駆動する例示的な緑色列ドライバ240b(i)’を有する回路を示す。図9Bの回路は、第i緑色列240b(i)’に同様の構成要素が配設されていて関連しているが、緑色データ値が第iピクセルのバス520を経由して受信され、行選択期間がRSELライン345aではなく、GSELライン345bに従って時分割間多重化される以外は、図9Aの回路と類似している。また、別のORゲート回路522bが使用される。回路522b、信号345b、水平同期信号214、クロック信号205及び列データバス520は、本発明の第二実施例のn緑色列ドライバ回路総てによって使用されることが認識される。チャネル増幅器370b(i)は、列ライン250g上の二つの異なる時分割多重化された緑色電圧信号を発生する。緑色の時分割多重化は、GSELライン345bにより制御される。
【0075】
図9Cは、FED画面200の(n水平ピクセルの)第iピクセルの第i青色列ライン250h(図7)を駆動する例示的な青色列ドライバ240b(i)’を有する回路を示す。図9Cの回路は、第i青色列ドライバ240c(i)’に同様の構成要素がそれぞれ配設されていて関連しているが、青色データ値が第iピクセルのバス520を経由して受信され、行選択期間がRSELライン345aではなく、BSELライン345cに従って時分割多重化される以外は、図9Aの回路と類似している。また、別のORゲート回路522cが使用される。回路522c、信号345c、水平同期信号214、クロック信号205及び列データバス520は、本発明の第二実施例のn青色列ドライバ回路総てによって使用されることが認識される。チャネル増幅器370c(i)は、列ライン250h上の二つの異なる時分割多重化された青色電圧信号を発生する。青色の時分割多重化は、BSELライン345cにより制御される。
【0076】
図10は、図9Aのマルチプレクサ544a(i)、第一入力542a(i)及び第二入力540a(i)を実現するための例示的な構成を示す。この構成では、バス315a(i)のラインは、ライン345aにより総て制御される選択入力を有する七つの2入力マルチプレクサ528の入力に連結される。これらの2入力マルチプレクサ528への入力は、図10に示されるように構成され、第一電圧とその2分割された第二電圧値を供給する。次に、出力530が、出力シフトレジスタ320a(i)に供給される。
【0077】
図11は、RSELライン345a、GSELライン345b及びBSEL345cの信号を発生するための一つのタイミング回路550を示す。回路550は、上記本発明の第一及び第二実施例で使用される。回路550には、三つの分離ワンショット回路570a乃至570cが備えられる。各ワンショット回路570には、それ自体の分離ユーザ調整可能レジスタキャパシタネットワーク572a乃至572cが含まれ、各出力信号周期を変更する。このワンショット回路570a乃至570cは総て、水平同期信号214によりクロックされる。回路550は、RSEL345a、GSEL345b及びBSEL345cの分離プログラム可能信号を供給し、FED画面200のピクセルの赤色、緑色及び青色構成要素は、色平衡のためにそれぞれ調整される。
【0078】
図12Aは、図8Aの例示的な赤色列ドライバ240a(i)と図9Aの例示的な列ドライバ240a(i)’との本発明の第一及び第二実施例により使用される関連信号のタイミング図を示す。水平同期クロック214は、四つの例示的な連続行選択期間580a乃至580dに分割されて示されている。行選択期間580a乃至580dは、FED200の四つの隣接行の順次アクティブに対応する。行選択期間580aの開始時に、指定された行は、その他の行がディセーブルである場合、イネーブル電圧レベルを受け取る。行選択期間580aの開始前に、この行の全列のディジタル色データは、各関連列ドライバにロードされている。
【0079】
図12AのRSEL信号345aは、各行選択期間580を、二つの部分、第一即ち「全」電圧データを与える第一部分と、第二即ち「半」電圧データを与える第二部分とに分割する。(別の一実施例では、半電圧データは、半電流が得られるよう測定される。)また、図12Aでは、赤色輝点460a(図7)において光輝度を発生するための第i列ライン250fにより駆動されるアナログ電圧信号が示されている。例えば、図12Aの行選択期間580aの間に、第一電圧v1は第一部分585aの間に駆動され、第二即ち半電圧(v1/2)は、行選択期間580aの第二部分585bの間に駆動される。第一部分585aと第二部分585bとの相対的長さは、レジスタキャパシタネットワーク572a(図11)を調整することにより調整される。従って、期間580aの有効電圧振幅VEは、以下の式に従って、各選択期間部分585a乃至585b上のv1及び(v1/2)の加重平均となる。
VE=[(V1×L585a)+((v1/2)×L585b)]
/[L585a+L585b]
ここで、L585aは行選択期間の第一部分585aの長さ、L585bは行選択期間の第二部分585bの長さである。同様に、行選択期間580bにおいては、電圧v2及び(v2/2)は示されているように駆動される。行選択期間580cにおいては、電圧v3及び(v3/2)は示されているように駆動され、行選択期間580dにおいては、電圧v4及び(v4/2)は示されているように駆動される。
【0080】
図12Bは、図8Bの例示的な緑色列ドライバ240b(i)と図9Bの例示的な列ドライバ240b(i)’との本発明の第一及び第二実施例により使用される関連信号のタイミング図を示す。水平同期クロック214は、図12Aの四つの例示的な連続行選択期間580a乃至580dに分割されて示されている。GSEL信号345bは、各行選択期間580を、二つの部分、第一即ち「全」電圧データを与える第一部分と、第二即ち「半」電圧データを与える第二部分とに分割する。また、図12Bでは、緑色輝点460b(図7)において光輝度を発生するための第i列ライン250g上において駆動されるアナログ電圧信号が示されている。例えば、図12Bの行選択期間580aの間に、電圧v1は第一部分585cの間に駆動され、半電圧(v1/2)は行選択期間580aの第二部分585dの間に駆動される。第一部分585cと第二部分585dとの相対的長さは、レジスタキャパシタネットワーク572b(図11)を調整することにより調整される。同様に、行選択期間580bにおいては、電圧v2及び(v2/2)は示されているように駆動される。行選択期間580cにおいては、電圧v3及び(v3/2)は示されているように駆動され、行選択期間580dにおいては、電圧v4及び(v4/2)は示されているように駆動される。図12AのV1乃至V4は、図12BのV1乃至V4と同じ電圧値ではないことが認識される。
【0081】
上記の説明によれば、本発明の第一及び第二実施例の色平衡は、図11の回路550に従ってRSEL信号345a、GSEL信号345b及びBSEL信号345cを変更することにより調整される。現在の色平衡の赤色構成要素は、RSEL信号345aを変更することにより増加させられ、赤色に対応する行選択期間の第一部分が増加する。これにより、第一即ち「全」電圧が印加される期間が長くなる。赤色タイミングパルスRSEL345aは総ての赤色列ドライバ240aに適用されるため、赤色輝度を発生するのに使用される各有効列電圧を一様に調整する。各赤色列ドライバは様々な赤色データを受信するが、総ての赤色輝度は同一量ずつ一様に高くなる。同様に、現在の色平衡の赤色構成要素は、RSEL信号345aを変更することにより減少させられ、赤色に対応する行選択期間の第二部分は増加する。これにより、第二即ち「半」電圧が印加される期間が長くなる。GSEL345bとBSEL345cをそれぞれ同様に変更することにより、変更される緑色及び青色構成要素に対しても同様のことが言える。
【0082】
本発明の節電第三実施例
図12A及び図12Bに示されるように、行選択期間580a乃至580dの第一及び第二部分は、順次かつ交互の順序で、例えば、第一即ち「全」部分に常に第二即ち「半」部分が続き、そして第一部分が続くように発生する。色平衡を提供するには有効であるが、本発明の第一及び第二実施例のこの交互方式では、列上で駆動される電圧信号に対してある周波数の電圧変化を発生する(例えば、列250fと250g)。例えば、各アナログ電圧レベルにその半電圧レベルが続き、次の行選択期間の全電圧が再び続く。本発明の第三実施例では、行選択期間の第一及び第二部分の順序を変更し、列上の電圧変化の全体的な周波数を減少させ、本発明の第一及び第二実施例により提供されるのと同一レベルの色平衡機能性を提供するための機構を提供する。具体的には、本発明の第三実施例は、二つの連続する行選択期間の間、二つの連続全部分に二つの連続する半部分が続く機構を提供する。即ち、第一及び第二実施例と比較すると、行選択期間の第一(「全(FULL)」)及び第二(「半(HALF)」)部分の順序が、他の各行選択期間と入れ替えられる。この結果は、第一及び第二実施例により生成した以下の順序、
...FULL1 HALF1 FULL2 HALF2 FULL3 HALF3 FILL4 HALF4...
ではなく、第三実施例の以下の順序、
...FULL1 HALF1 HALF2 FULL2 FULL3 HALF3 HALF4 FULL4...
を生成する。
図13は、適切な色選択信号を供給し、全及び半部分の上記順序を実現するための本発明の第三実施例により使用される回路700を示す。具体的には、回路700は信号345a、345b、又は345cのいずれかを発生し、そのうちの一つが参照「345x」及び「XSEL」により示される。
【0083】
回路700は、水平同期信号214を受信し、その周波数を2分割してノード715において「HALF H SYNCH」信号を発生する2分割回路710を備えている。多数の周知の2分割回路のいずれでも使用可能であり、図13に示される構成されたDフリップフロップ710は単に例示的なものである。ノード715の「HALF H SYNCH」信号は、ランプ発生器回路720を制御する。具体的には、ノード715の信号は、充電定電流源722のイネーブルラインを制御し、ノード715の信号の反転(インバータ726を介する)は、放電定電流源724のイネーブルを制御する。充電定電流源722は、電圧源Vccに連結され、ノード730に連結される。ノード730は、放電定電流源724に連結され、接地又は負の電圧源Vppに連結される。
【0084】
図13のノード730もまた、レジスタ732に連結され、電圧源Vccに連結される。ノード730はレジスタ734に連結され、電圧源Vppに連結される。ノード730はまた、比較器740xの正の入力として供給される。比較器740xの負の入力は、しきい電圧VTXを受け取るように連結され、レジスタ742xに連結され、電圧源Vppに連結される。ノード730の電圧がしきい電圧VTXより大きい場合には、信号はライン345x上に出現させられ、ノード730の電圧がしきい電圧VTXより大きくない場合には、信号ライン345xには出現させられない。しきい電圧VTXを変更することにより、信号345xは変更され、行選択期間の第一及び第二部分の相対的長さもまた変更される。
【0085】
図14は、赤色、緑色及び青色の三つの分離入力しきい電圧、VTR、VTG、VTBのそれぞれに基づいて、RSEL345a、GSEL345b及びBSEL345c信号の各々を発生するのに使用されるタイミング回路750を示す。これらの信号、VTR、VTG及びVTBは、所要の色平衡に基づいてユーザプログラム可能であり、多くの周知方法及び構成要素を使用して発生させられる。水平同期信号214は、単一2分割回路710に供給される。分割された周波数信号は、715において単一ランプ発生器回路720に供給される。
【0086】
ランプ信号発生器720により発生したランプ信号730は、三つの比較器回路740a、740b及び740cの正の入力に供給される。740a乃至740cの各比較器回路はまた、その負の入力において、赤色の分離しきい電圧VTR、緑色のVTG及び青色のVTBを受け取る。次に、比較器回路740aはRSEL345aを発生し、比較器回路740bはGSEL345bを発生し、比較器回路740cはBSEL345cを発生する。本発明の第三実施例では、次に信号345a乃至345cはそれぞれ、図6、図8A乃至8C及び図9A乃至9Cに示される列ドライバ回路240a乃至240cに結合される。
【0087】
図15は、図9Aの例示的な赤色列ドライバ240a(i)’の本発明の第三実施例により使用される関連信号のタイミング図を示す(例示的な赤色列ドライバ240a(i)が第三実施例により動作するには、出力シフトレジスタ320a(i)が第一即ち「全」電圧データと、第二即ち「半」電圧データとの両方を同時に供給できるように、ドライバを変更する必要がある。)。水平同期回路214は、四つの例示的な連続行選択期間580a乃至580dに分割されて示されている。HALF H SYNCH信号715もまた示されている。第一行選択期間580aの間、ランプ信号730は充電し、第二行選択期間580bの間、ランプ信号730は放電する。この順序は、期間580c及び580dにおいて連続する。
【0088】
アナログとして示されたが、ランプ発生器回路750もまた、ディジタル回路を用いて実装される。このディジタル実装では、ノード730の充電はカウンタ回路をアップカウントすることによりシミュレートされ、ノード730の放電はカウンタ回路をダウンカウントすることによりシミュレートされ、信号715はカウント方向を制御する。この実装では、ディジタル比較器は回路740xにおいて使用され、しきい値VTXはディジタル値となる。
【0089】
図15はまた、定しきい電圧VTRを示す。RSEL信号345aにより示されるように、ランプ信号730がしきい電圧VTRを超える期間の間は、RSEL信号345aは出現させられ、そうでないときは出現させられない。これらの信号は、以下の順序を生成する。第一期間580aの間は、第一即ち「全」部分に続き、第二即ち「半」部分が出現させられる。しかし、第二期間580bの間は、「半」部分に続き「全」部分が出現させられる。第三期間580cの間は、「全」部分に続き「半」部分が出現させられ、第四期間580dの間は、「半」部分に続き「全」部分が出現させられる。第一及び第二実施例の順序と比較して、「全」及び「半」部分の順序は変更されたが、図15の各「全」部分の長さは同一であり、図15の各「半」部分の長さは同一である。しきい電圧VTRのレベルを変更することにより、「全」及び「半」部分の相対的長さは調整される。
【0090】
第i赤色列ライン250f上で駆動される、結果として生じたアナログ電圧信号もまた図15に示される。図15に示された行選択期間580a乃至580dの「全」及び「半」部分の出現を順序づけることにより、電圧変化(集積回路電力損失)の周波数が著しく低減される。例えば、V1に続き(V1/2)、(V2/2)、V2、V3、(V4/2)、V4が出現させられる。できるだけ多くの「全」電圧レベルを連続して配置することにより、またできるだけ多くの「半」電圧レベルを連続して配置することにより、本発明は本質的に列駆動電圧の広範囲な電圧レベル変化の発生を減少させ節電する。
【0091】
図16は、図9Bの例示的な緑色列ドライバ240b(i)’の本発明の第三実施例により使用される関連信号のタイミング図を示す(例示的な緑色列ドライバ240b(i)が第三実施例により動作するには、出力シフトレジスタ320b(i)が第一即ち「全」電圧データと、第二即ち「半」電圧データの両方を同時に供給できるように、ドライバを変更する必要がある。)。水平同期回路214は、四つの例示的な連続列行選択期間580a乃至580dに分割して示されている。HALF H SYNCH信号715もまた示される。同一ランプ発生回路730が、図15に示されているように、図16に示されている。
【0092】
図16はまた、図15のVTRより値が低い定しきい電圧VTGを示す。結果として、図16の「半」部分は、図15の「半」部分より持続時間が長い。GSEL信号345bで示されるように、ランプ信号730がしきい電圧VTGを超える期間の間は、GSEL信号345bは出現させられ、そうでないときは、出現させられない。これらの信号は、以下の順序を生成する。第一期間580aの間は、第一即ち「全」部分に続き、第二即ち「半」部分が出現させられる。しかし、第二期間580bの間は、「半」部分に続き、「全」部分が出現させられる。第三期間580cの間は、「全」部分に続き、「半」部分が出現させられ、第四期間580dの間は、「半」部分に続き、「全」部分が出現させられる。しきい電圧VTGのレベルを変更することにより、「全」及び「半」部分の相対的長さは調整される。
【0093】
第i緑列ライン250g上で駆動される、結果として生じたアナログ電圧信号もまた図16に示される。図16に示された行選択期間580a乃至580dの「全」及び「半」部分の出現を順序づけることにより、図15により説明されているように、電圧変化(集積回路の電力損失)の周波数が著しく低減される。
【0094】
グレースケール解像度を著しく損なわず、フラットパネルFED画面内の色平衡をダイナミックに変更するための電圧信号の時分割多重化を用いるための本発明の好ましい実施例である方法及び機構が、このように説明されている。本発明は、特定の実施例により説明されてきたが、本発明はかかる実施例により制限されず、特許請求の範囲により解釈されることが認識されるべきである。
【図面の簡単な説明】
【図1】 図1は、従来の技術のアクティブマトリックス液晶ディスプレイ(AMLCD)により使用されるデータイン電圧アウト関数を示す。
【図2】 図2は、行ラインと列ラインとの交差部分に配置されるゲート電界エミッタを利用するフラットパネルFED画面の一部の断面構成図である。
【図3】 図3は、行及び列ドライバと、交差する多くの行及び列を示す、本発明によるフラットパネルFED画面の平面図を示す。
【図4】 図4は、本発明のフラットパネルFED画面の内部部分の平面図であり、少なくとも一つのピクセルを含む、ディスプレイのいくつかの交差する行ライン及び列ラインを示す。
【図5】 図5は、本発明のフラットパネルFED画面の三つの例示的な列ドライバ(赤色/緑色/青色)の図である。
【図6】 図6は、色平衡の列電圧の時分割多重化使用のための本発明の回路の全体構成図である。
【図7】 図7は、本発明による例示的な第i白色ピクセルグループの赤色、緑色及び青色列ドライバ増幅器回路を示す。
【図8A】 図8Aは、例示的な第i赤色列ラインを駆動するための第i赤色列ドライバにおける、本発明の第一実施例により使用される色平衡調整回路の回路図である。
【図8B】 図8Bは、例示的な第i緑色列ラインを駆動するための第i緑色列ドライバにおける、本発明の第一実施例により使用される色平衡調整回路の回路図である。
【図8C】 図8Cは、例示的な第i青色列ラインを駆動するための第i青色列ドライバにおける、本発明の第一実施例により使用される色平衡調整回路の回路図である。
【図9A】 図9Aは、例示的な第i赤色列ラインを駆動するための第i赤色列ドライバにおける、本発明の第二実施例により使用される色平衡調整回路の回路図である。
【図9B】 図9Bは、例示的な第i緑色列ラインを駆動するための第i緑色列ドライバにおける、本発明の第二実施例により使用される色平衡調整回路の回路図である。
【図9C】 図9Cは、例示的な第i青色列ラインを駆動するための第i青色列ドライバにおける、本発明の第二実施例により使用される色平衡調整回路の回路図である。
【図10】 図10は、本発明の第二実施例により使用され色平衡を実行する多重化回路を示す。
【図11】 図11は、本発明の第一及び第二実施例により使用され色平衡を実行するための赤色、緑色及び青色選択信号を発生するための回路を示す。
【図12A】 図12Aは、本発明の第一及び第二色平衡実施例により使用される、例示的な色、例えば赤色の関連信号のタイミング図を示す。
【図12B】 図12Bは、本発明の第一及び第二色平衡実施例により使用される、例示的な色、例えば緑色の関連信号のタイミング図を示す。
【図13】 図13は、本発明の第三実施例により使用され、タイミング信号を発生し、一色の電圧信号を時分割多重化するためのランプ発生器回路を示す。
【図14】 図14は、本発明の第三実施例により使用され、タイミング信号を発生し、赤色、緑色及び青色の電圧信号を時分割多重化するためのランプ発生器回路を示す。
【図15】 図15は、本発明の第三色平衡実施例により使用される、例示的な色、例えば赤色の関連信号のタイミング図を示す。
【図16】 図16は、本発明の第三色平衡実施例により使用される、例示的な色、例えば緑色の関連信号のタイミング図を示す。
Claims (1)
- 複数の行ラインと複数の列ラインとの交差部分に配置された複数のピクセルと、前記行ラインに結合され、各行選択期間に一つの前記行ラインに行電圧信号を出力する複数の行ドライバと、
前記列ラインに結合され、グレースケールデータに応じて振幅変調した列電圧信号を出力する複数の列ドライバと、
を備えた電界放出表示装置であって、
前記行選択期間は、水平同期クロック信号により規定され、前記各行選択期間は、第一部分期間と第二部分期間とからなり、
前記列電圧信号は、第一アナログ電圧と、第一アナログ電圧とは異なる第二アナログ電圧とからなり、
前記列ドライバは、前記第一部分期間と前記第二部分期間とに、それぞれ前記第一アナログ電圧と前記第二アナログ電圧とを出力するものであり、
前記グレースケールデータは、前記第一アナログ電圧を生成するための第一グレースケールデータと、前記第二アナログ電圧を生成するための第二グレースケールデータとからなり、前記第二グレースケールデータは、前記第一グレースケールデータに基づいて生成されるものであり、
前記第一部分期間から前記第二部分期間に切り替えるタイミングを調整する色平衡回路をさらに備えていることを特徴とする電界放出表示装置。
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