JP3746303B2

JP3746303B2 - Field effect transistor

Info

Publication number: JP3746303B2
Application number: JP03889893A
Authority: JP
Inventors: 伊知郎長谷
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-02-26
Filing date: 1993-02-26
Publication date: 2006-02-15
Anticipated expiration: 2021-02-15
Also published as: JPH06252177A

Description

【０００１】
【産業上の利用分野】
本発明は、電界効果トランジスタ（ＦＥＴ）、特に例えばＩｎＡｓをチャネル層とする化合物半導体ＦＥＴに係わる。
【０００２】
【従来の技術】
化合物半導体の例えばＧａＡｓＦＥＴは、衛星放送受信等の超高周波、超高速性等が要求される分野で使用される方向にある。
【０００３】
このＧａＡｓより更に材料特性に優れた化合物半導体としてＩｎＡｓが知られている。すなわちこのＩｎＡｓはＧａＡｓに比べ電子の有効質量が小さく、電子飽和速度が大きい。
【０００４】
また、このＩｎＡｓには、アロイすることなく電極をオーミックコンタクトすることができるという利点がある。
【０００５】
このことから、このＩｎＡｓをチャネル層として用いるＦＥＴは、ＧａＡｓＦＥＴよりも優れた高速、高周波特性が得られると考えられる。
【０００６】
ところが、このＩｎＡｓは、これをアンドープ条件で成長させても、一般に１０¹⁶atoms/cm³以上にも及ぶｎ型の導電性を示し、これによりＦＥＴを作製してもピンチオフ特性が悪いという問題がある。例えば、Ａｌ_XＧａ_1-XＳｂ層をヘテロ障壁とするＩｎＡｓチャネルＦＥＴを作製してもゲート電圧によって電流を充分にオフさせることが困難であって、そのため、ノーマリーオフ型のＦＥＴが実現できない。
【０００７】
また、例えばＩｎＡｓの電子濃度を充分低くできたとしてもこの場合はソース抵抗を充分小さくすることができなくなって、ノイズ特性を悪化させるという問題が生じる。
【０００８】
【発明が解決しようとする課題】
本発明は、上述したようなアンドープ条件での成長によっても高い導電性を示す化合物半導体によるＦＥＴを構成する場合においても、ピンチオフ特性の改善をはかり、ノーマリーオフ型のＦＥＴを実現し、さらにソース抵抗の改善、したがってノイズ特性の改善をはかる。
【０００９】
【課題を解決するための手段】
本発明による電界効果トランジスタは、図１にその一例の基本的構成の断面図を示すように、アンドープ条件で成長したｎ型のＩｎＡｓによるチャネル層１の少なくともゲート側にこのチャネル層１よりも電子親和力が小さくｐ型の不純物がドープされた障壁層２が形成されてゲート電圧ゼロの状態においてゲート部でチャネル層が空乏化されてノーマリーオフ構成とされたことを特徴とする。
【００１０】
また、本発明による電界効果トランジスタは、上述した構成において、上記チャネル層と上記障壁層との間に上記チャネル層より電子親和力が小さいアンドープのスペーサ層が設けられたことを特徴とする。
【００１２】
【作用】
上述したように、本発明によれば、ＩｎＡｓチャネル層１に接して少なくともそのゲート側にこのチャネル層１に比して電子親和力が小さくかつこのチャネル層１と異なる導電型のｐ型の不純物がドープされた障壁層２を設けた構成としたことにより、チャネル層１の障壁層２とのヘテロ接合において空乏層が生じることにより、ＦＥＴにおいてそのゲート電圧によってドレイン電流を充分変調でき、ピンチオフとなるバイアス条件でドレイン電流を充分小さくでき、ノーマリーオフのＩｎＡｓ系ＦＥＴの構成を可能にした。
【００１３】
【実施例】
本発明は、図１にその一例の基本的構成の断面図を示すように、基体１１上に、第１導電型例えばｎ型のチャネル層１を設け、その少なくとも一方の面例えば両面にこのチャネル層１よりも電子親和力が小さく少くとも一方が第２導電型例えばｐ型の不純物がドープされた障壁層２とを設けてＦＥＴを構成する。
【００１４】
図２以下を参照して本発明の具体的構成をその製法と共に説明する。
先ず、図２に示すように、例えばＧａＳｂ単結晶基体１１上に、順次バッファ層１２、第１の障壁層２Ａ、ｎ型のチャネル層１、スペーサ層１３、第２の障壁層２Ｂ、キャップ層１４を連続的にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)あるいはＭＢＥ（分子線エピタキシー）によってエピタキシーする。
【００１５】
バッファ層１２は例えば厚さ５０ｎｍ〜５００ｎｍのアンドープＧａＡｓとし、第１の障壁層２Ａは例えば厚さ１０ｎｍ〜３００ｎｍのｐ型もしくはアンドープのチャネル層１より電子親和力の小さいＡｌ_xＧａ_1-xＳｂとし、チャネル層１は厚さ５ｎｍ〜１００ｎｍのアンドープＩｎＡｓとし、スペーサ層１３は厚さ２ｎｍ〜３０ｎｍのアンドープＡｌ_xＧａ_1-xＳｂとし、第２の障壁層２Ｂは厚さ５ｎｍ〜２００ｎｍのｐ型の、チャネル層１より電子親和力の小さいＡｌ_xＧａ_1-xＳｂとし、キャップ層１４は厚さ１０ｎｍ〜５０ｎｍのＩｎＡｓとし得る。
【００１６】
このアンドープＩｎＡｓのチャネル層１は、これがアンドープであるにもかかわらずｎ型を示す。
【００１７】
図３に示すように、キャップ層１４上から例えばバッファ層１２に至る深さに最終的に構成される各ＦＥＴ間の電気的絶縁分離ないしは素子間を分断するに際しての分断助成の溝２４を例えばフォトリソグラフィによる化学的エッチングあるいはドライエッチングによって形成する。
【００１８】
図４に示すように、キャップ層１４上のゲート部の構成部に例えば厚さ５０ｎｍ〜５００ｎｍのＡｕによるゲート電極１５を形成する。
【００１９】
図５に示すように、ゲート電極１５をマスクとして、このゲート電極１５によって覆われていない部分のキャップ層１４、第２の障壁層２Ｂ、スペーサ層１３をエッチング除去してアンドープのチャネル層１をゲート部の両側において外部に露呈させる。
【００２０】
図６に示すように、ＣＶＤ（化学的気相成長）法等によって表面にＳｉ₃Ｎ₄等による絶縁膜１６を被着形成する。
【００２１】
図７に示すように、絶縁膜１６に、ゲート電極１５上とその両側のチャネル層１上のソース及びドレイン各電極の形成部とにフォトリソグラフィ等による選択的エッチングを行って電極窓を穿設し、これらを通じてＡｕ等の金属を被着してチャネル層１に対してソース及びドレイン各電極１７ｓ及び１７ｄを、この場合オーミックコンタクトする。ゲート電極１５上にも同様の電極を同時に形成してその厚みを増加させ得る。
このオーミックコンタクトは、アロイを省略することができる。
【００２２】
このようにして目的とするＦＥＴを構成する。
【００２３】
この構成によるＦＥＴの厚さ方向のチャネル層１とこれを挟む障壁層２（２Ａ及び２Ｂ）の厚さ方向に関する第２の障壁層２Ｂが存在する部分すなわちゲート部での断面と第２の障壁層２Ｂが除去された部分での断面の、各ゲート電圧ゼロでのエネルギーバンドモデルを図８及び図９に示す。この場合第１の障壁層２Ａがアンドープとした場合が示めされている。
【００２４】
図８をみて明らかなように、電子親和力の小さいｐ型の第２の障壁層２Ｂが存在する部分すなわちゲート電極直下のゲート部ではゲート電圧ゼロの状態でチャネル層１が空乏化されていてノーマリーオフのＦＥＴを構成させることができることが分かる。そしてゲート部以外においてはすなわちソース及びドレイン領域においては障壁層２Ｂが存在していないので、キャリアの蓄積があり、低いソース抵抗が実現される。
【００２５】
なお、障壁層２は、上述した例におけるように、チャネル層１を挟んで第１及び第２の障壁層２Ａ及び２Ｂを設ける場合においても、その少なくともゲート部側の障壁層２Ｂにおいてチャネル層１が呈するｎ型と異なるｐ型の不純物がドープされた構成とすることができる。
【００２６】
また、障壁層２例えば上述の構成において障壁層２Ｂにおける不純物のドープはその全厚さに渡って一様に分布させることもできるが、厚さ方向の一部に偏ってドープさせることもできる。
【００２７】
例えば図１０に示すように、スペーサ層１３との界面に偏析させたいわゆるδ分布のドープ層２Ｂｓを構成することもできる。図１０において、図２と対応する部分には同一符号を付して重複説明を省略する。
【００２８】
なお、ＦＥＴの構造、各層の組成は上述した例に限らず種々の構成を採り得ることは言うまでもないことである。
【００２９】
【発明の効果】
上述したように、本発明によれば、ＩｎＡｓチャネル層１に接して少なくともそのゲート側にチャネル層１に比して電子親和力が小さくかつこのチャネル層１と異なる導電型のｐ型不純物がドープされた障壁層２を設けた構成としたことにより、チャネル層１の障壁層２とのヘテロ接合において空乏層が生じることにより、ゲート電圧によってドレイン電流を充分変調でき、ピンチオフとなるバイアス条件でドレイン電流を充分小さくでき、アンドープ条件でもｎ型の導電性を示すＩｎＡｓ系ＦＥＴにおいてもノーマリーオフ型のｎチャネルＦＥＴを構成することができたものである。
【００３０】
このように、電子の飽和速度が高く、アロイすることなく低オーミック接触抵抗が得られる例えばＩｎＡｓ材料の特性を充分生かした超高周波、超高速トランジスタの実現、特に従来のＦＥＴに比べてソース抵抗を大幅に低下させたノーマリーオフ型ＦＥＴが実現できる。
【図面の簡単な説明】
【図１】本発明による電界効果トランジスタの基本的構成の略線的断面図である。
【図２】本発明による電界効果トランジスタの一例の一製造工程図である。
【図３】本発明による電界効果トランジスタの一例の一製造工程図である。
【図４】本発明による電界効果トランジスタの一例の一製造工程図である。
【図５】本発明による電界効果トランジスタの一例の一製造工程図である。
【図６】本発明による電界効果トランジスタの一例の一製造工程図である。
【図７】本発明による電界効果トランジスタの一例の一略線的断面図である。
【図８】本発明の説明に供するエネルギーバンドモデル図である。
【図９】本発明の説明に供するエネルギーバンドモデル図である。
【図１０】本発明による電界効果トランジスタの他の例の一製造工程図である。
【符号の説明】
１チャネル層
２障壁層
２Ａ第１の障壁層
２Ｂ第２の障壁層
１１基体
１６ゲート電極
１７ｓソース電極
１７ｄドレイン電極[0001]
[Industrial application fields]
The present invention relates to a field effect transistor (FET), and more particularly to a compound semiconductor FET having, for example, InAs as a channel layer.
[0002]
[Prior art]
For example, GaAsFET, which is a compound semiconductor, is in a direction to be used in fields that require ultra-high frequency, ultra-high speed, etc., such as satellite broadcast reception.
[0003]
InAs is known as a compound semiconductor having further excellent material characteristics than GaAs. That is, this InAs has a smaller electron effective mass and a higher electron saturation speed than GaAs.
[0004]
Further, this InAs has an advantage that the electrode can be in ohmic contact without being alloyed.
[0005]
From this, it is considered that the FET using InAs as the channel layer can obtain high speed and high frequency characteristics superior to those of GaAsFET.
[0006]
However, this InAs has an n-type conductivity that generally reaches 10 ¹⁶ atoms / cm ³ or more even when it is grown under undoped conditions, and thus there is a problem that the pinch-off characteristics are poor even when an FET is manufactured. is there. For example, even if an InAs channel FET having an Al _x Ga _1-x Sb layer as a heterobarrier is fabricated, it is difficult to sufficiently turn off the current by the gate voltage, and therefore a normally-off type FET cannot be realized. .
[0007]
Further, for example, even if the electron concentration of InAs can be made sufficiently low, in this case, the source resistance cannot be made sufficiently small, resulting in a problem that noise characteristics are deteriorated.
[0008]
[Problems to be solved by the invention]
The present invention achieves a normally-off type FET by improving the pinch-off characteristics even in the case of configuring a FET made of a compound semiconductor exhibiting high conductivity even when grown under undoped conditions as described above. The resistance is improved, and therefore the noise characteristics are improved.
[0009]
[Means for Solving the Problems]
The field effect transistor according to the present invention has a channel structure 1 at least on the gate side of the channel layer 1 made of n- type InAs grown under an undoped condition, as shown in FIG. a channel layer is depleted by the gate section in electron affinity smaller rather a type p impurity-doped barriers layer 2 is formed of a gate voltage zero state, characterized in that it is a normally-off configuration.
[0010]
The field effect transistor according to the present invention is characterized in that, in the configuration described above, an undoped spacer layer having an electron affinity smaller than that of the channel layer is provided between the channel layer and the barrier layer.
[0012]
[Action]
As described above, according to the present invention, I NAS channel layer 1 in contact with at least a gate side smaller electron affinity than to the channel layer 1 and p-type impurities of the channel layer 1 with different conductivity type Since the depletion layer is formed at the heterojunction of the channel layer 1 with the barrier layer 2, the drain current can be sufficiently modulated by the gate voltage in the FET, and the pinch off It becomes possible to sufficiently reduce the drain current in the bias conditions to allow the construction of InAs based FET normally-off.
[0013]
【Example】
In the present invention, as shown in a cross-sectional view of one example of the basic configuration in FIG. 1, a channel layer 1 of a first conductivity type, for example, n-type is provided on a substrate 11, and the channel is formed on at least one surface, for example, both surfaces. An FET is formed by providing a barrier layer 2 having a smaller electron affinity than the layer 1 and at least one of which is doped with a second conductivity type, for example, a p-type impurity.
[0014]
A specific configuration of the present invention will be described together with its manufacturing method with reference to FIG.
First, as shown in FIG. 2, for example, a buffer layer 12, a first barrier layer 2A, an n-type channel layer 1, a spacer layer 13, a second barrier layer 2B, and a cap layer are sequentially formed on a GaSb single crystal substrate 11, for example. 14 is continuously epitaxy by MOCVD (Metal Organic Chemical Vapor Deposition) or MBE (molecular beam epitaxy).
[0015]
The buffer layer 12 is made of, for example, undoped GaAs having a thickness of 50 nm to 500 nm, and the first barrier layer 2A is made of, for example, Al _x Ga _1-x Sb having a smaller electron affinity than the p-type or undoped channel layer 1 having a thickness of 10 nm to 300 nm. The channel layer 1 is made of undoped InAs with a thickness of 5 nm to 100 nm, the spacer layer 13 is made of undoped Al _x Ga _1-x Sb with a thickness of 2 nm to 30 nm, and the second barrier layer 2B is a p-type with a thickness of 5 nm to 200 nm. Al _x Ga _{1 -x} Sb having a smaller electron affinity than the channel layer 1 and the cap layer 14 may be InAs having a thickness of 10 nm to 50 nm.
[0016]
This channel layer 1 of undoped InAs exhibits n-type even though it is undoped.
[0017]
As shown in FIG. 3, for example, a separation assisting groove 24 for separating the electrical insulation between the FETs or the elements finally formed at a depth from the top of the cap layer 14 to the buffer layer 12 is formed, for example. It is formed by chemical etching by photolithography or dry etching.
[0018]
As shown in FIG. 4, a gate electrode 15 made of Au having a thickness of 50 nm to 500 nm, for example, is formed in the constituent part of the gate part on the cap layer 14.
[0019]
As shown in FIG. 5, using the gate electrode 15 as a mask, the cap layer 14, the second barrier layer 2B, and the spacer layer 13 that are not covered by the gate electrode 15 are removed by etching to remove the undoped channel layer 1. It is exposed to the outside on both sides of the gate part.
[0020]
As shown in FIG. 6, an insulating film 16 made of Si ₃ N ₄ or the like is deposited on the surface by a CVD (chemical vapor deposition) method or the like.
[0021]
As shown in FIG. 7, an electrode window is formed in the insulating film 16 by selectively etching the source and drain electrodes on the gate electrode 15 and the channel layer 1 on both sides thereof by photolithography or the like. In this case, a metal such as Au is deposited, and the source and drain electrodes 17s and 17d are in ohmic contact with the channel layer 1 in this case. A similar electrode can be simultaneously formed on the gate electrode 15 to increase its thickness.
This ohmic contact can omit the alloy.
[0022]
In this way, the target FET is configured.
[0023]
With this configuration, the channel layer 1 in the thickness direction of the FET and the barrier layer 2 (2A and 2B) sandwiching the channel layer 1 in the thickness direction of the portion where the second barrier layer 2B exists, that is, the cross section at the gate portion and the second barrier FIGS. 8 and 9 show energy band models of the cross section where the layer 2 B is removed and each gate voltage is zero. In this case, the case where the first barrier layer 2A is undoped is shown.
[0024]
As is apparent from FIG. 8, the channel layer 1 is depleted in a state where the gate voltage is zero at the portion where the p-type second barrier layer 2B having a low electron affinity, that is, the gate portion immediately below the gate electrode is zero. It can be seen that a Mary-off FET can be configured. Since the barrier layer 2B does not exist in regions other than the gate portion, that is, in the source and drain regions, carriers accumulate and a low source resistance is realized.
[0025]
Incidentally, wall layer 2 disabilities, as in the example described above above, when Ru is provided a first and second barrier layers 2A and 2B across the channel layer 1 also, the barrier layer 2B of at least the gate portion The channel layer 1 may be doped with a p- type impurity different from the n- type .
[0026]
Further, the doping of the impurity in the barrier layer 2, for example, the barrier layer 2 </ b> B in the above-described configuration can be uniformly distributed over the entire thickness, but it can also be doped with a partial bias in the thickness direction.
[0027]
For example, as shown in FIG. 10, a so-called δ distribution doped layer 2Bs segregated at the interface with the spacer layer 13 can be formed. 10, parts corresponding to those in FIG. 2 are denoted by the same reference numerals, and redundant description is omitted.
[0028]
Needless to say, the structure of the FET and the composition of each layer are not limited to the examples described above, and various configurations can be adopted.
[0029]
【The invention's effect】
As described above, according to the present invention, at least the gate side of the InAs channel layer 1 is in contact with the p-type impurity having a lower electron affinity than the channel layer 1 and having a conductivity type different from that of the channel layer 1. With the configuration in which the barrier layer 2 is provided, a depletion layer is generated at the heterojunction of the channel layer 1 with the barrier layer 2, so that the drain current can be sufficiently modulated by the gate voltage and the drain current is biased to be pinched off. the be sufficiently small, in which also can configure the n-channel FET of normally-off type in the n-type conductivity indicates to I NAS based FET in undoped condition.
[0030]
In this way, the electron saturation rate is high, and a low ohmic contact resistance can be obtained without alloying. For example, an ultra-high frequency, ultra-high speed transistor that makes full use of the characteristics of an InAs material, in particular, a source resistance higher than that of a conventional FET. A normally-off type FET that is greatly reduced can be realized.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a basic configuration of a field effect transistor according to the present invention.
FIG. 2 is a manufacturing process diagram of an example of a field effect transistor according to the present invention.
FIG. 3 is a manufacturing process diagram of an example of a field effect transistor according to the present invention.
FIG. 4 is a manufacturing process diagram of an example of a field effect transistor according to the present invention.
FIG. 5 is a manufacturing process diagram of an example of a field effect transistor according to the present invention.
FIG. 6 is a manufacturing process diagram of an example of a field effect transistor according to the present invention.
FIG. 7 is a schematic cross-sectional view of an example of a field effect transistor according to the present invention.
FIG. 8 is an energy band model diagram for explaining the present invention.
FIG. 9 is an energy band model diagram for explaining the present invention.
FIG. 10 is a manufacturing process diagram of another example of the field effect transistor according to the present invention.
[Explanation of symbols]
1 channel layer 2 barrier layer 2A first barrier layer 2B second barrier layer 11 substrate 16 gate electrode 17s source electrode 17d drain electrode

Claims

Channel gate portion in the channel layer than impaired electron affinity is impurity doped small p-type wall layer is formed on at least the gate side of the gate voltage zero state of the grown n-type channel layer by InAs in undoped condition 1. A field effect transistor characterized in that a layer is depleted to form a normally-off structure.

2. The field effect transistor according to claim 1, wherein an undoped spacer layer having an electron affinity smaller than that of the channel layer is provided between the channel layer and the barrier layer.