JP3743214B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば静止時の消費電流が理想的には０で、Ｈ／Ｌの切換わり動作によりノイズを発生するディジタル回路、静止時にバイアス電流（消費電流）が流れ、Ｈ／Ｌの切換わり動作によりノイズを発生するクロック発振回路、静止時にバイアス電流（消費電流）が流れ、微小な信号を扱うことでノイズ誤動作を起こしやすいアナログ回路等を１チップに搭載したアナログ・ディジタル混在半導体集積回路のような、少なくとも静止時にバイアス電流（消費電流）が流れる回路を持つ半導体集積回路であって、
アナログ回路に対するノイズの影響を防ぎ、且つ電源，グランド等の端子数を増やすことなく、
特に、半導体集積回路内に静止時に流れるバイアス電流を止めて製造上の欠陥等に基づくリーク電流を測定し、不良の半導体集積回路の検出率を高め得るように構成した半導体集積回路に関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
従来、バイポーラトランジスタで構成されていたアナログ回路がＭＯＳトランジスタで構成される回路に置き換わってきたことにより、アナログ回路とディジタル回路をＭＯＳプロセスを使用して１チップに搭載した半導体集積回路が普及している。
【０００３】
一般に半導体集積回路（ＩＣとも略記する）においては、ディジタル回路はＣＭＯＳ構成を使っているため、回路動作の静止時に電源から供給される電流は理想的に０となる。このことを利用して静止時の電流を測定し、例えば静止時の電流が１μＡ以上測定された場合、製造上の欠陥によるリーク電流とみなして不良品とするというように、良品／不良品の判定に使用している。
【０００４】
一方、ＯＰアンプ，コンパレータ，基準電圧回路，バイアス電流供給回路などのアナログ回路は、回路の性質上一般的に静止時においても電流が流れている。ディジタル回路は外部から供給されるクロック信号を基本に動作している。このため、クロック信号に同期して多数のトランジスタがＯＮ／ＯＦＦするため、クロック信号がＨからＬ、若しくはＬからＨに切り替わるときに、電源からＭＯＳトランジスタを介してグランドに貫通電流が流れ、その結果、電源やグランドに電位の変動が生じ、ノイズの原因となる。
【０００５】
一方、微少な信号を扱うアナログ回路はノイズにより誤動作を引き起こしやすいため、ディジタル回路で発生するノイズの影響を極力避けなければいけない。このため、１チップＩＣ内にアナログ回路とディジタル回路を混在させる場合、レイアウト上でアナログ回路とディジタル回路の領域を分けて配置したり、両者の信号線が近くを通らないようにしている。さらに、両者の電源、グランド配線を分けて、端子も別々にすることが多い。
【０００６】
クロック信号を自チップ内で生成するために、クロック発振回路を搭載するＩＣも一般的になっている。例えば外部の水晶発振子を動作させる発振回路や、さらにこの水晶発振子の周波数より早いクロックを得るためＰＬＬを利用した逓倍回路を内蔵したＩＣがある。これらのクロック発振回路はディジタル回路と同様にノイズ源となり、同時にバイアス電流を流して動作しているため静止時においては、アナログ回路と同様に電流が流れる。
【０００７】
【発明が解決しようとする課題】
例えば、静止時に電源消費電流が０で動作時にノイズを発生するディジタル回路と、静止時に電流を消費し動作時にノイズを発生するクロック発振回路と、静止時に電流を消費し動作時に他の回路ブロックから発生するノイズを嫌うアナログ回路を１チップに搭載するアナログ・ディジタル混在の半導体集積回路においては、ディジタル回路のリーク電流が測定可能で、アナログ回路に他からのノイズを与えないためには、各回路ブロックの電源，グランド端子を分離する必要があり、パッケージの端子数が増え、好ましくなかった。
また、アナログ回路の複雑化、大規模化に伴い、アナログ回路でのリーク電流を図る手段も必要になってきている。
【０００８】
本発明の目的は、アナログ・ディジタル混在半導体集積回路のような静止時にバイアス電流が流れる回路を持つ半導体集積回路であって、アナログ回路に対するノイズ妨害や、電源，グランド等の端子数の増加を極力防ぎつつ、静止時にバイアス電流が流れる回路のバイアス電流を除いたリーク電流を測定し、半導体集積回路の製造上の欠陥を検出することができる半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の半導体集積回路は、半導体基板（Ｐ基板１１Ｐ又はＮ基板１１Ｎ）上に、該半導体基板とは異なる導電形の複数の分離されたウェル領域（Ｎウエル１２Ｎ又はＰウエル１２Ｐ）を形成し、該ウェル領域にそれぞれウェル領域間では分離された少なくとも１本のウェル側給電線を設けると共に、半導体基板に少なくとも１本の基板側給電線を設け、各ウェル側給電線と基板側給電線との間にウェル領域と半導体基板との間を逆バイアスする極性の（外部電源Ｅなどの）所定の直流電圧を印加し、ウェル領域及び半導体基板上に形成された回路又は回路群に給電する半導体集積回路において、前記回路又は回路群は、ウェル領域が互いに異なる第１及び第２の回路群を備え、第１の回路群（ディジタル回路ブロック１、クロック発振回路ブロック２を持つディジタル系回路ＳＹＤなどで、クロック発振回路はバイアス電流供給回路から供給されるバイアス電流を受けて該バイアス電流に比例する前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路を備えている）の静止時において定常的に流れる消費電流が、第２の回路群（前記バイアス電流供給ブロック３または３Ｓ、アナログ回路ブロック４を持つアナログ系回路ＳＹＡなど）のウェル側給電線の電位（アナログ系電源端子ＶＤＤ−Ａの電位など）を基板側給電線の電位（アナログ系グランド端子ＧＮＤ−Ａの電位など）に等しくすることにより前記バイアス電流供給回路からのバイアス電流供給が停止されて、０になるように構成されるようにする。
【００１０】
また請求項２の半導体集積回路は、請求項１に記載の半導体集積回路において、前記半導体基板がＰ型半導体基板の場合は前記バイアス電流供給回路から前記クロック発振回路に供給されるバイアス電流をＰチャネルＭＯＳトランジスタから供給される電流とするとともに、前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路をＮチャネルＭＯＳトランジスタにより構成し、前記半導体基板がＮ型半導体基板の場合は前記バイアス電流供給回路から前記クロック発振回路に供給されるバイアス電流をＮチャネルＭＯＳトランジスタから供給される電流とするとともに、前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路をＰチャネルＭＯＳトランジスタにより構成することにより、前記バイアス電流供給回路は、第２の回路群のウェル側給電線の電位を基板側給電線の電位に等しくすることにより（バイアス電流供給回路ブロック３または３Ｓが不動作状態となり）、クロック発振回路への供給電流（バイアス電流Ｉｂ−Ｃ）を０とする。
【００１１】
また請求項３の半導体集積回路は、請求項２に記載の半導体集積回路において、第２の回路群が（バイアス電流供給回路ブロック３Ｓを持って）スイッチ端子（トランジスタＮＳまたはＰＳのゲートに接続された端子Ｔｓｗ）を持ち、このスイッチ端子の電位をウェル側給電線または基板側給電線のいずれか所定の一方の電位（電源端子ＶＤＤまたはグランド端子ＧＮＤのいずれか一方の電位）とすることによって（スタートアップ回路３０１ＳＰまたは３０１ＳＮが動作せず）バイアス電流供給回路ブロック３Ｓからのバイアス電流供給が停止され、スイッチ端子の電位を他方の電位とすることによって（スタートアップ回路３０１ＳＰまたは３０１ＳＮが動作し）バイアス電流供給回路ブロック３Ｓからのバイアス電流供給が行われるように構成されるようにする。
【００１２】
また、請求項４の半導体集積回路は、請求項２または３に記載の半導体集積回路において、前記バイアス電流供給回路が前記アナログ回路にバイアス電流を供給し、前記アナログ回路は内部バイアス電流を生成するカレントミラー回路で前記バイアス電流供給回路から供給されるバイアス電流を受けて、前記バイアス電流供給回路から供給されるバイアス電流に比例する内部バイアス電流を生成することにより、前記バイアス電流供給回路からのバイアス電流供給が停止されたときに、第２の回路群が自身の消費電流を０とするように構成されるようにする。
【００１３】
また請求項５の半導体集積回路は、請求項３または４に記載の半導体集積回路において、前記スイッチ端子とこのスイッチ端子への入力電位との間に、Ｐ型とＮ型の１対のトランジスタからなるインバータ回路を１つ以上（ノイズ低減回路３２Ｓなどの構成で）挿入接続し、このインバータ回路には第２の回路群の給電線から給電するようにする。
【００１５】
本発明の作用は次のとおりである。即ち、静止時の消費電流が理想的には０でノイズを発生するディジタル回路ブロック及び静止時にバイアス電流が流れノイズを発生するクロック発振回路ブロック等を持つディジタル系回路と、
ノイズを嫌い静止時にバイアス電流が流れるアナログ回路ブロック及びバイアス電流供給回路ブロック等を持つアナログ系回路とからなるアナログ・ディジタル混在半導体集積回路などにおいて、
ディジタル系回路，アナログ系回路の別にウエル領域を分け、且つ電源，グランドの端子を各系毎に１対ずつ設けて、端子数の増加を防ぎつつディジタル系回路からのアナログ系回路へのノイズ干渉を防ぐと共に、
クロック発振回路ブロックやアナログ回路ブロックに流れるバイアス電流（消費電流）がバイアス電流供給回路ブロックからの供給電流で定まるように構成し、
ディジタル系回路のリーク電流を測るときはアナログ系回路の電源，グランド端子間の電位差をなくしてバイアス電流供給回路ブロックからクロック発振回路ブロックへの供給電流を０に、従ってディジタル系回路のバイアス電流を０として、ディジタル系回路のリーク電流の測定を可能にする。
【００１６】
また、アナログ系回路のリーク電流を測るために、バイアス電流供給回路ブロックに、電源またはグランドの電位のいずれか所定の一方を与えたときバイアス電流供給回路ブロックの動作がオンに、他方を与えたときオフになるようなスイッチ端子を設けると共に、
バイアス電流供給回路ブロックの動作オフの状態では、バイアス電流供給回路ブロックの他回路への供給電流やバイアス電流供給回路ブロック自身の消費電流が０となるように、従ってアナログ系回路の全バイアス電流（消費電流）が０になるようにし、
このスイッチ端子をＩＣ内部でディジタル系回路の電源またはグランド端子のうち、バイアス電流供給回路ブロックの動作がオンになる電位側の端子に接続して通常はＩＣ全体が動作できる構成にし、
この構成でアナログ系回路のリーク電流を測ろうとするときはディジタル系回路の電源，グランド端子間の電位差をなくしてバイアス電流供給回路ブロックの動作をオフとする。これにより、前記のようにアナログ系回路の全バイアス電流（消費電流）が０になるので、アナログ系回路のリーク電流を測定することができる。
【００１７】
なおこの構成で、逆にアナログ系回路の電源，グランド端子間の電位差をなくせば、スイッチ端子無しのバイアス電流供給回路ブロックの場合と同様、ディジタル系回路のリーク電流の測定が可能になる。
【００１８】
【発明の実施の形態】
〔実施例１〕
図１は本発明の第１の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図である。このＩＣは、ＣＭＯＳで構成されたディジタル回路ブロック１と、ディジタル回路ブロック１へクロック信号ＣＬＫを供給するクロック発振回路ブロック２と、本発明の核心となるバイアス電流供給回路ブロック３と、アナログ回路ブロック４とで構成されている。
【００１９】
ここで、バイアス電流供給回路ブロック３はアナログ回路ブロック４にバイアス電流Ｉｂ−Ａ１，Ｉｂ−Ａ２，・・・Ｉｂ−Ａｍを供給すると共に、クロック発振回路ブロック２へもバイアス電流Ｉｂ−Ｃを供給する。
【００２０】
そして、動作時にクロック信号ＣＬＫに同期して瞬時に大電流が流れ、電源，グランドにノイズが発生するディジタル回路ブロック１及びクロック発振回路ブロック２（以下この２つの回路ブロックを一括してディジタル系回路ＳＹＤと呼ぶ）と、ノイズを嫌うバイアス電流供給回路ブロック３及びアナログ回路ブロック４（以下この２つの回路ブロックを一括してアナログ系回路ＳＹＡと呼ぶ）とは電源端子，グランド端子を分離するようにする。
【００２１】
即ち、ディジタル系回路ＳＹＤはディジタル系電源端子ＶＤＤ−Ｄおよびディジタル系グランド端子ＧＮＤ−Ｄを使用し、アナログ系回路ＳＹＡはアナログ系電源端子ＶＤＤ−Ａおよびアナロググランド端子ＧＮＤ−Ａを使用するようにする。この構成により電源，グランドを介してアナログ系回路ＳＹＡが被るノイズを低減することができる。
【００２２】
次に、本発明のＩＣに使用する半導体基板がＰ型かＮ型かによりリーク電流測定回路の構成が変わるため、簡単に説明する。
図３はＰ基板を用いた図１のＩＣの一部のトランジスタを含んだ断面とリーク電流測定回路の構成の例を示す。ここでは、ディジタル系回路ＳＹＤとアナログ系回路ＳＹＡ毎に、それぞれディジタル系グランド端子ＧＮＤ−Ｄとアナログ系グランド端子ＧＮＤ−Ａを介してグランド電位に接続されたＰ基板１１Ｐ上に、任意に分割されたＮウェル領域１２Ｎが形成されている。
【００２３】
このＮウェル領域１２Ｎはディジタル系回路ＳＹＤとアナログ系回路ＳＹＡとで分離されており、分離されたウェル領域毎にそれぞれディジタル系電源端子ＶＤＤ−Ｄとアナログ系電源端子ＶＤＤ−Ａに接続される。
【００２４】
なお１３Ｐの矢印はこの場合、Ｎウエル領域１２Ｎ上に設けられたＰチャネルＭＯＳトランジスタ（なおチャネルをｃｈとも略記する）部分を示し、１３Ｎの矢印はこの場合、Ｐ形半導体基板（Ｐ基板）１１Ｐ上に設けられたＮｃｈＭＯＳトランジスタ部分を示す。
【００２５】
図３から解るように、ディジタル系グランド端子ＧＮＤ−Ｄとアナログ系グランド端子ＧＮＤ−ＡはＰ基板１１Ｐを介して電気的につながっているのに対し、ディジタル系電源端子ＶＤＤ−Ｄとアナログ系電源端子ＶＤＤ−Ａの相互間は絶縁されている。
【００２６】
このため、外部電源Ｅからディジタル系回路ＳＹＤとアナログ系回路ＳＹＡへ流入する電流を測定する際には、負極がグランド端子ＧＮＤ−ＤおよびＧＮＤ−Ａに接続された外部電源Ｅの正極側とディジタル系電源端子ＶＤＤ−Ｄの間に電流計ＡＭ１を、同じく外部電源Ｅの正極側とアナログ系電源端子ＶＤＤ−Ａの間に電流計ＡＭ２を接続する。
【００２７】
図４はＮ基板を用いた場合の図３に対応するＩＣの一部のトランジスタを含んだ断面とリーク電流測定回路の構成の例を示す。この場合はディジタル系電源端子ＶＤＤ−Ｄとアナログ系電源端子ＶＤＤ−ＡはＮ基板１１Ｎを介して電気的につながっているのに対し、ディジタル系回路ＳＹＤとアナログ系回路ＳＹＡと別別にＰウエル１２Ｐから引き出されているディジタル系グランド端子ＧＮＤ−Ｄとアナログ系グランド端子ＧＮＤ−Ａの相互間は絶縁されている。
【００２８】
このため、外部電源Ｅからディジタル系回路ＳＹＤとアナログ系回路ＳＹＡへ流入する電流を測定する際には、正極が電源端子ＶＤＤ−ＤおよびＶＤＤ−Ａに接続された外部電源Ｅの負極側とディジタル系グランド端子ＧＮＤ−Ｄとの間に電流計ＡＭ１を接続し、同じく外部電源Ｅの負極側とアナログ系グランド端子ＧＮＤ−Ａの間に電流計ＡＭ２を接続する。
【００２９】
なお、図４では１３Ｐの矢印はこの場合、Ｎ形半導体基板（Ｎ基板）１１Ｎ上に設けられたＰｃｈＭＯＳトランジスタ部分を示し、１３Ｎの矢印はこの場合、Ｐウエル領域１２Ｐ上に設けられたＮｃｈＭＯＳトランジスタ部分を示す。
以下では、Ｐ基板１１Ｐを使用した場合について詳しく説明するが、Ｎ基板１１Ｎを使用した場合にも同様に本発明が適用可能である。
【００３０】
次に図１に示した各回路ブロックについて説明を行う。
図５はクロック発振回路ブロック２で使われている回路の例としてクロック発振回路２１Ｐの構成例を示す。図５においては、端子ＩＮ，ＯＵＴはチップ外部の水晶発振子の両端に接続され、水晶固有の周波数で発振し、端子ＯＵＴの出力をディジタル回路ブロック１内のクロック信号ＣＬＫ（図１参照）として使う。
【００３１】
端子Ｉｂｃはバイアス電流供給回路ブロック３と接続され、この回路ブロック３からバイアス電流Ｉｂ−Ｃが入ってくる。この電流Ｉｂ−Ｃを受けるＮｃｈＭＯＳトランジスタＮ１Ｃとゲートが接続されてＮ１Ｃとゲート・ソース間電圧を同じくするＮｃｈＭＯＳトランジスタＮ２Ｃ，Ｎ３Ｃは互いにカレントミラー回路を構成しているため、各トランジスタＮ１Ｃ，Ｎ２Ｃ，Ｎ３Ｃの電流値Ｉｂ−Ｃ，ＩＤ２Ｃ，ＩＤ３Ｃは、各トランジスタのゲートサイズ（それぞれのトランジスタのゲート幅／ゲート長）の比となる。従って、ＩＮ端子、ＯＵＴ端子の電位に関わらず、バイアス電流供給回路ブロック３からのバイアス電流（供給電流）Ｉｂ−Ｃに比例したバイアス電流がＩＤ２Ｃ，ＩＤ３Ｃとして流れることになる。
【００３２】
図７はバイアス電流供給回路ブロック３で使われている回路の例としてバイアス電流供給回路３１の構成例を示す。このバイアス電流供給回路３１は、スタートアップ回路３０１，電流ソース源３０２，電流シンク源３０３等からなる。
【００３３】
スタートアップ回路３０１では、電源投入時に、抵抗Ｒｌ，ＮｃｈＭＯＳトランジスタＮｌ０を介して電流ＩＳが流れ、抵抗Ｒｌと電流ＩＳにより生じる電圧降下がＰｃｈＭＯＳトランジスタＰ１２のゲート・ソース間に印加され、Ｐ１２がオンし、その結果ＮｃｈＭＯＳトランジスタＮｌｌのゲートに電圧が印加され、Ｎｌｌがオンする。
【００３４】
ここで、トランジスタＮｌｌに電流ＩＳｌが流れ、この電流ＩＳｌを定める抵抗Ｒ２との電圧降下によりＮｃｈＭＯＳトランジスタＮ０Ｂがオンする。ＰｃｈＭＯＳトランジスタＰ０Ｂは既にオンしているＰｌｌと同じゲート・ソース間電圧が加わるためオンし、電流ＩＢが流れる。
【００３５】
電流ソース源３０２内の電流供給源となる各ＰｃｈＭＯＳトランジスタＰ１Ｂ〜ＰｎＢと、このトランジスタとは別にバイアス電流供給回路３１内で電流ＩＳ１を流すＰｃｈＭＯＳトランジスタＰ１１と、電流ＩＢを流す同トランジスタＰ０Ｂとはカレントミラー回路を構成しており、この場合トランジスタＰ１１とＰ０Ｂのゲートサイズは等しく、電流ＩＳ１とＩＢはほぼ等しい。
【００３６】
このため、各電流供給端子Ｉｂ−Ｕｌ，Ｉｂ−Ｕ２・・・Ｉｂ−Ｕｎから供給する電流は、トランジスタＰ０Ｂに流れる電流ＩＢと、この各電流供給端子に対応する出力トランジスタＰ１Ｂ，Ｐ２Ｂ・・・・ＰｎＢのＰ０Ｂに対するゲートサイズの比で決まる。
【００３７】
このことは電流シンク源３０３についても同様に当てはまり、電流シンク源３０３の各電流吸込端子Ｉｂ−Ｌｌ，Ｉｂ−Ｌ２・・・Ｉｂ−Ｌｎが吸い込む電流は、ＮｃｈＭＯＳトランジスタＮ０Ｂに流れる電流ＩＢと、前記の各電流吸込端子に対応する出力ＮｃｈＭＯＳトランジスタＮ１Ｂ，Ｎ２Ｂ・・・・ＮｎＢのＮ０Ｂに対するゲートサイズの比で決まる。
【００３８】
電流ソース源３０２の各電流供給端子Ｉｂ−Ｕｌ，Ｉｂ−Ｕ２・・・Ｉｂ−Ｕｎの少なくとも一部は、それぞれアナログ回路ブロック４内の図外の各アナログ回路及びクロック発振回路ブロック２に接続され、各回路及び回路ブロックにそれぞれバイアス電流Ｉｂ−Ａｌ，Ｉｂ−Ａ２・・・Ｉｂ−Ａｍ、Ｉｂ−Ｃを供給する。
【００３９】
Ｐ基板１１Ｐを使用したここでの説明では電流ソース源３０２が必要であり、電流シンク源３０３のブロックが不要となるが、後述するＮ基板１１Ｎでの実施例では電流シンク源３０３を使い、電流ソース源３０２は不要となる。
本実施例では、１つのバイアス電流供給回路から複数のアナログ回路にバイアス電流を供給しているが、各アナログ回路毎にバイアス回路を設けてもよい。
【００４０】
図１０はアナログ回路ブロック４で使われる回路の１つとしてコンパレータ回路４１Ｐの構成例を示す。このコンパレータ回路４１Ｐにおいては、クロック発振回路２１Ｐと同様に、バイアス電流供給回路ブロック３のバイアス電流供給回路３１から端子ＩｂＡに流れ込むバイアス電流（供給電流）Ｉｂ−Ａを受けるＮｃｈＭＯＳトランジスタＮ１ＡとＮｃｈＭＯＳトランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４Ａがカレントミラー回路を構成するため、各トランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４Ａにはバイアス電流（供給電流）Ｉｂ−ＡとトランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４ＡのＮ１Ａに対するゲートサイズ比で決まる電流ＩＤ２Ａ，ＩＤ３Ａ，ＩＤ４Ａが流れる。
【００４１】
次に本発明に基づくリーク電流の測定方法について説明する。
ディジタル系回路ＳＹＤのリーク電流を測定するときは、図３に示したように外部電源Ｅの正極側とディジタル系電源端子ＶＤＤ−Ｄ間にスイッチＳＷ１を介して接続した電流計ＡＭ１を使用する。このとき従来であれば、クロック発振回路ブロック２内の図５に示したようなクロック発振回路２１Ｐのバイアス電流Ｉｂ−Ｃ，ＩＤ２Ｃ，ＩＤ３Ｃとしての数１０μＡ〜数１０ｍＡが含まれるため、本来の測定対象であるディジタル回路ブロック１の回路の例えば１ｎＡ以下のリーク電流が測定できない。
【００４２】
しかし本実施例では、アナログ系回路ＳＹＡの電源端子ＶＤＤ−Ａをグランド電位にすることにより、このことが可能となる。アナログ系電源端子ＶＤＤ−Ａを図３に示すスイッチＳＷ２を介してグランド電位にすると、クロック発振回路ブロック２内のこの例ではクロック発振回路２１Ｐにバイアス電流Ｉｂ−Ｃを供給していたバイアス電流供給ブロック３内のこの例では図７のバイアス電流供給回路３１の電源ＶＤＤ−Ａが０Ｖとなる。このため、バイアス電流出力端子Ｉｂ−Ｕ１〜Ｉｂ−Ｕｎの電位は０Ｖ、よってこの端子から出力されるバイアス電流は０Ａとなる。
【００４３】
この結果、バイアス電流供給回路３１中の該当するバイアス電流出力端子と接続される図５のクロック発振回路２１Ｐの端子Ｉｂｃは０Ｖ、よってＮｃｈＭＯＳトランジスタＮ１Ｃの電流Ｉｂ−Ｃは０となり、このトランジスタＮ１Ｃとカレントミラー回路を構成するトランジスタＮ２Ｃ，Ｎ３Ｃに流れる電流ＩＤ２Ｃ，ＩＤ３Ｃも０となる。
【００４４】
この結果、従来流れていたクロック発振回路ブロック２の電流は本発明では理想的に０となり、ディジタル系電源端子ＶＤＤ−Ｄに流れ込む電流はディジタル回路ブロック１およびクロック発振回路ブロック２のリーク電流だけになる。
【００４５】
〔実施例２〕
図２は本発明の第２の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図である。図２のＩＣは図１のＩＣにおいて、バイアス電流供給回路ブロック３がスイッチ端子Ｔｓｗを付加されたバイアス電流供給回路ブロック３Ｓに置換わり、そしてこのスイッチ端子Ｔｓｗが、ＩＣの内部でディジタル系電源端子ＶＤＤ−Ｄに接続された構成になっている。
【００４６】
この第２の実施例においては、第１の実施例に示した図１のＩＣの効果（即ち、ノイズ干渉の削減効果、アナログ系回路ＳＹＡの電源端子ＶＤＤ−Ａをグランド電位にして、ディジタル系電源端子ＶＤＤ−Ｄを介したディジタル系回路ＳＹＤのリーク電流測定が可能になる効果）に加え、さらにアナログ系回路ＳＹＡ（即ち、アナログ回路ブロック４及びバイアス電流供給回路ブロック３Ｓ）のバイアス電流（消費電流）を０としたときのリーク電流の測定が可能となり、アナログ回路の不良検出率を高める効果が得られる。
【００４７】
図２のバイアス電流供給回路ブロック３Ｓに使用される回路例としてのバイアス電流供給回路３１ＳＰを図８に示す。
図８のバイアス電流供給回路３１ＳＰにおいては、図７のバイアス電流供給回路３１に対し、スタートアップ回路が３０１ＳＰに置き換わり、このスタートアップ回路３０１ＳＰにおいては、図７のスタートアップ回路３０１に対し、スイッチ端子Ｔｓｗがゲートに接続されたＮｃｈＭＯＳトランジスタＮＳが追加されている点が異なる。
【００４８】
この新たなスタートアップ回路３０１ＳＰは、通常動作ではスイッチ端子Ｔｓｗがディジタル系電源端子ＶＤＤ−Ｄの電位でトランジスタＮＳはオンしているので、図７のスタートアップ回路３０１と同様なスタートアップ機能を有する。
【００４９】
これは、電源投入時に、抵抗Ｒｌ，ＮｃｈＭＯＳトランジスタＮＳ，Ｎｌ０を介して電流ＩＳが流れ、抵抗Ｒｌと電流ＩＳにより生じる電圧降下がＰｃｈＭＯＳトランジスタＰ１２のゲート・ソース間に印加され、Ｐ１２がオンし、その結果ＮｃｈＭＯＳトランジスタＮｌｌのゲートに電圧が印加され、Ｎｌｌがオンするからである。以後の動作は図７の場合と同様である。
【００５０】
一方、スイッチ端子Ｔｓｗの電位をグランド端子ＧＮＤ側の電位にしたと仮定すると、ＮｃｈＭＯＳトランジスタＮＳはオフとなり、電流ＩＳが流れなくなるため、ＰｃｈＭＯＳトランジスタＰ１２のゲート・ソース間に電圧が生じないためオンしない。この結果、スタートアップ回路３０１ＳＰは作動せず、このバイアス電流供給回路３１ＳＰ自身の消費電流及び、各電流供給端子からの供給電流は０となる。
【００５１】
その結果、バイアス電流供給回路ブロック３Ｓからアナログ回路ブロック４内の例えば図１０に示すコンパレータ回路４１Ｐの端子ＩｂＡに供給されるバイアス電流、従ってＮｃｈＭＯＳトランジスタＮ１Ａに流れる電流Ｉｂ−Ａは０となり、その結果トランジスタＮ１Ａとカレントミラー回路を構成しているＮｃｈＭＯＳトランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４Ａに流れる電流ＩＤ２Ａ，ＩＤ３Ａ，ＩＤ４Ａも０となる。
【００５２】
そこで実際には、図２のようにバイアス電流供給ブロック３Ｓのスイッチ端子Ｔｓｗがディジタル系電源端子ＶＤＤ−Ｄにつながれた状態で、図３のリーク電流測定回路に示すように、ディジタル系電源端子ＶＤＤ−ＤをスイッチＳＷ１を介してグランド電位とし、他方、スイッチＳＷ２を介しアナログ系電源端子ＶＤＤ−Ａと外部電源Ｅの正極端子間に電流計ＡＭ２を接続することにより、アナログ系回路ＳＹＡ（即ち、アナログ回路ブロック４及びバイアス電流供給回路ブロック３Ｓ）の製造上の欠陥に起因するリーク電流を測定することができる。
【００５３】
なお、図２の構成において、ＩＣの通常の動作時にディジタル系電源端子ＶＤＤ−Ｄの配線上のノイズがスイッチ端子Ｔｓｗを介して、バイアス電流供給回路ブロック３Ｓが供給するバイアス電流に干渉するおそれが考えられるが、実際にはこのノイズの影響は主にバイアス電流供給回路３１ＳＰ内の電流ＩＳの変動として現れる。しかしこれはスタートアップのための電流の変動であり、実際に他の回路ブロックへ供給するバイアス電流（供給電流または引抜電流）を定めるバイアス電流供給回路３１ＳＰ内の電流ＩＢには殆ど影響せず、問題とはならない。
【００５４】
しかし、さらにディジタル系電源端子ＶＤＤ−Ｄよりのノイズの干渉の影響を減らしたい場合には、図２のバイアス電流供給回路ブロック３Ｓに図１２に示すノイズ低減回路３２Ｓを次のように付加してＩＣを構成すればよい。
【００５５】
即ち、バイアス電流供給回路ブロック３Ｓのスイッチ端子Ｔｓｗをノイズ低減回路３２Ｓの左端の端子３２１に接続し、ノイズ低減回路３２Ｓの右端の端子３２２を新たなスイッチ端子として、この端子３２２をディジタル系電源端子ＶＤＤ−Ｄに接続するようにする。
【００５６】
このとき図１２からわかるように、ディジタル系電源端子ＶＤＤ−Ｄとスイッチ端子Ｔｓｗは、ノイズ低減回路３２Ｓのインバータ回路を構成するＰ形とＮ形の対のＭＯＳトランジスタの２組Ｐ９１とＮ９１及びＰ９２，Ｎ９２によりノイズ的に絶縁され、ノイズの伝達を低減できる。
【００５７】
なお、ノイズ低減回路３２Ｓの給電端子となるアナログ系電源端子ＶＤＤ−Ａ及びアナログ系グランド端子ＧＮＤ−Ａと、ディジタル系電源端子ＶＤＤ−Ｄとの間はそれぞれトランジスタＰ９１及びＮ９１で同様にノイズ的に絶縁されている。さらに抵抗Ｒ９１，Ｒ９２により、ノイズの伝達を抑えている。
Ｎ基板１１Ｎを使用する場合は、以下の方法を用いれば、実施例１、２それぞれにおいて同じ効果が得られる。
【００５８】
先ず第１の実施例の上述のＰ基板１１Ｐを使用した半導体集積回路に相当する回路としては、図１のバイアス電流供給回路ブロック３内に図７のバイアス電流供給回路３１を使用できるが、この場合バイアス電流の供給源としては電流シンク源３０３を使う。
【００５９】
また、クロック発振回路ブロック２内には図６のクロック発振回路２１Ｎを用い、アナログ回路ブロック４内には図１１のコンパレータ回路４１Ｎを使用する。なお、クロック発振回路２１Ｎ及びコンパレータ回路４１Ｎの構成は、それぞれ図５のクロック発振回路２１Ｐ及び図１０のコンパレータ回路４１Ｐにおいて、電源端子ＶＤＤとグランド端子ＧＮＤを入替え、Ｐ形トランジスタをＮ形トランジスタに、Ｎ形トランジスタをＰ形トランジスタにそれぞれ置換えた構成に相当する。
【００６０】
リーク電流の測定法としては、図４に示すようにアナログ系グランド端子ＧＮＤ−Ａの電位をスイッチＳＷ２を介しアナログ系電源端子ＶＤＤ−Ａの電位（Ｎ基板１１Ｎの電位）にして、ディジタル系グランド端子ＧＮＤ−Ｄと外部電源Ｅの負極側の間にスイッチＳＷ１を介し電流計ＡＭ１を挿入してその電流を測定すれば、ディジタル系回路ＳＹＤのリーク電流が測れる。
【００６１】
これは、この構成により、図６のクロック発振回路２１Ｎのバイアス電流端子ＩｂｃはＶＤＤ−Ａの電位となり、供給電流（この場合引抜き電流）Ｉｂ−Ｃが流れなくなる。これに伴い、バイアス電流ＩＤ２Ｃ，ＩＤ３Ｃも０となるためである。
【００６２】
第２の実施例では、上述のＰ基板１１Ｐを使用した半導体集積回路に相当する回路としては、図２のバイアス電流供給回路ブロック３Ｓのスイッチ端子Ｔｓｗを点線に示すようにＩＣ内でディジタル系グランド端子ＧＮＤ−Ｄに接続する。そして、バイアス電流供給回路ブロック３Ｓ内に図９のバイアス電流供給回路３１ＳＮを使用し、バイアス電流供給源としてはこのバイアス電流供給回路３１ＳＮ内の電流シンク源３０３を使う。
【００６３】
クロック発振回路及びコンパレータ回路としてはＮ基板を使用した第１の実施例と同様にそれぞれ２１Ｎ及び４１Ｎを使う。また、ノイズ低減回路には図１２の回路３２Ｓを使う。
【００６４】
但しこのノイズ低減回路３２Ｓの接続方法としては、この回路３２Ｓの端子３２１は図２のバイアス電流供給回路ブロック３Ｓ（内のバイアス電流供給回路３１ＳＮ）のスイッチ端子Ｔｓｗに接続するが、ノイズ低減回路３２Ｓの端子３２２は点線のようにディジタル系グランド端子ＧＮＤ−Ｄに接続する。
【００６５】
リーク電流の測定法としては、上記した第１の実施例と同じ方法でディジタル系回路ＳＹＤのリーク電流が測れるほか、さらにディジタル系グランド端子ＧＮＤ−Ｄを電源端子ＶＤＤの電位（つまりＮ基板の電位）にしてバイアス電流供給回路３１ＳＮの動作を停止させ、アナログ系回路ＳＹＡ（即ち、アナログ回路ブロック４とバイアス電流供給回路ブロック３Ｓ）のリーク電流も測定できる。
【００６６】
これは、図９のバイアス電流供給回路３１ＳＮのスイッチ端子Ｔｓｗがディジタル系グランド端子ＧＮＤ−Ｄの電位のときは、ＰｃｈＭＯＳトランジスタＰＳがオンしてスタートアップ回路３０１ＳＮが通常の動作をするが、スイッチ端子Ｔｓｗが電源端子ＶＤＤの電位になると、ＰｃｈＭＯＳトランジスタＰＳがオフし、スタートアップに必要な電流ＩＳが流れなくなるためである。
【００６７】
このとき、バイアス電流供給回路３１ＳＮ自身の電流が０になるのと、電流シンク源３０３の各電流シンク端子の電位が電源端子ＶＤＤの電位で、バイアス供給電流（引抜き電流）が０のため、これを受ける例えば図１１のコンパレータ回路４１Ｎのバイアス端子ＩｂＡの電位が電源端子ＶＤＤの電位でバイアス電流供給回路３１ＳＮからのバイアス電流（引抜き電流）Ｉｂ−Ａが０になり、その結果バイアス電流ＩＤ２Ａ，ＩＤ３Ａ，ＩＤ４Ａも０となるためである。
【００６８】
【発明の効果】
請求項１，２に関わる発明によれば、アナログ・ディジタル混在の半導体集積回路などにおいて、静止時にバイアス電流が流れると共にノイズに弱いアナログ回路等からなるアナログ系回路と、Ｈ／Ｌの切換わり動作によってノイズを発生するディジタル回路や静止時にバイアス電流が流れると共にＨ／Ｌの切換わり動作をしてノイズを発生するクロック発振回路等からなるディジタル系回路とは、各系毎にウエル領域や電源端子，グランド端子が異なるようにしてディジタル系回路からアナログ系回路にノイズが及ばぬように構成したうえ、
電流ソース源や電流シンク源を備えて、他の回路へバイアス電流を供給するバイアス電流供給回路をアナログ系回路内に設け、アナログ回路やクロック発振回路の消費電流がバイアス電流供給回路からの供給電流によって定まるように構成し、
アナログ系回路の電源端子，グランド端子間の電位差を０とするとすることによりバイアス電流供給回路の出力するバイアス電流（供給電流）を０、従ってディジタル系回路のクロック発振回路、よってディジタル系回路に流れる消費電流を０とするようにしたので、
電源，グランド用の端子を増やすことなく、且つディジタル系回路のノイズの影響がアナログ系回路に対し少ない半導体集積回路を提供でき、ディジタル系回路のリーク電流を測定することができる。
【００６９】
また、請求項３，４に関わる発明によれば、バイアス電流供給回路にスイッチ端子を設けて、このスイッチ端子の電位を電源電位又はグランド電位のいずれか所定の一方の電位とすることによりバイアス電流供給回路が作動してこの回路からのバイアス電流供給が行われ、他方の電位とすることによりバイアス電流供給回路が作動停止してバイアス電流供給が停止すると共にバイアス電流供給回路自身の消費電流も０となるようにしたので、
このスイッチ端子を、ディジタル系回路の電源端子又はグランド端子のいずれかバイアス電流供給回路を作動させる電位側の端子に接続するＩＣ構成としたうえで、ディジタル系回路の電源端子，グランド端子間電位差を０とすることでバイアス電流供給回路の動作を停止させることができ、電源，グランド用の端子を増やすことなく、アナログ系回路のリーク電流も測定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図
【図２】本発明の第２の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図
【図３】Ｐ基板を用いて作られた本発明の半導体集積回路のリーク電流の測定方法の説明図
【図４】Ｎ基板を用いて作られた本発明の半導体集積回路のリーク電流の測定方法の説明図
【図５】図１，２のクロック発振回路ブロック内のＰ基板を用いて作られたクロック発振回路の構成例を示す図
【図６】図１，２のクロック発振回路ブロック内のＮ基板を用いて作られたクロック発振回路の構成例を示す図
【図７】図１のバイアス電流供給ブロック内のバイアス電流供給回路の構成例を示す図
【図８】図２のバイアス電流供給ブロック内のＰ基板を用いて作られたバイアス電流供給回路の構成例を示す図
【図９】図２のバイアス電流供給ブロック内のＮ基板を用いて作られたバイアス電流供給回路の構成例を示す図
【図１０】図１，２のアナログ回路ブロック内のＰ基板を用いて作られたコンパレータ回路の構成例を示す図
【図１１】図１，２のアナログ回路ブロック内のＮ基板を用いて作られたコンパレータ回路の構成例を示す図
【図１２】図２に付加されるノイズ低減回路の構成例を示す図
【符号の説明】
１ ディジタル回路ブロック
２ クロック発振回路ブロック
３ バイアス電流供給回路ブロック
４ アナログ回路ブロック
１１Ｐ Ｐ基板
１１Ｎ Ｎ基板
１２Ｐ Ｐウエル
１２Ｎ Ｎウエル
１３Ｐ ＰチャネルＭＯＳトランジスタ
１３Ｎ ＮチャネルＭＯＳトランジスタ
２１Ｐ，２１Ｎ クロック発振回路
３１，３１ＳＰ，３１ＳＮ バイアス電流供給回路
３２Ｓ ノイズ低減回路
４１Ｐ，４１Ｎ コンパレータ回路
３０１，３０１ＳＰ，３０１ＳＮ スタートアップ回路
３０２ 電流ソース源
３０３ 電流シンク源
３２１，３２２ ノイズ低減回路の端子
ＳＹＤ ディジタル系回路
ＳＹＡ アナログ系回路
ＶＤＤ−Ｄ ディジタル系電源端子
ＶＤＤ−Ａ アナログ系電源端子
ＧＮＤ−Ｄ ディジタル系グランド端子
ＧＮＤ−Ａ アナログ系グランド端子
Ｔｓｗ スイッチ端子
Ｉｂ−Ａ１，〜Ｉｂ−Ａｍ、Ｉｂ−Ｃ バイアス電流
ＣＬＫ クロック信号
Ｅ 外部電源
ＡＭ１，ＡＭ２ 電流計
ＳＷ０，ＳＷ１，ＳＷ２ スイッチ
【発明の属する技術分野】
本発明は、例えば静止時の消費電流が理想的には０で、Ｈ／Ｌの切換わり動作によりノイズを発生するディジタル回路、静止時にバイアス電流（消費電流）が流れ、Ｈ／Ｌの切換わり動作によりノイズを発生するクロック発振回路、静止時にバイアス電流（消費電流）が流れ、微小な信号を扱うことでノイズ誤動作を起こしやすいアナログ回路等を１チップに搭載したアナログ・ディジタル混在半導体集積回路のような、少なくとも静止時にバイアス電流（消費電流）が流れる回路を持つ半導体集積回路であって、
アナログ回路に対するノイズの影響を防ぎ、且つ電源，グランド等の端子数を増やすことなく、
特に、半導体集積回路内に静止時に流れるバイアス電流を止めて製造上の欠陥等に基づくリーク電流を測定し、不良の半導体集積回路の検出率を高め得るように構成した半導体集積回路に関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
従来、バイポーラトランジスタで構成されていたアナログ回路がＭＯＳトランジスタで構成される回路に置き換わってきたことにより、アナログ回路とディジタル回路をＭＯＳプロセスを使用して１チップに搭載した半導体集積回路が普及している。
【０００３】
一般に半導体集積回路（ＩＣとも略記する）においては、ディジタル回路はＣＭＯＳ構成を使っているため、回路動作の静止時に電源から供給される電流は理想的に０となる。このことを利用して静止時の電流を測定し、例えば静止時の電流が１μＡ以上測定された場合、製造上の欠陥によるリーク電流とみなして不良品とするというように、良品／不良品の判定に使用している。
【０００４】
一方、ＯＰアンプ，コンパレータ，基準電圧回路，バイアス電流供給回路などのアナログ回路は、回路の性質上一般的に静止時においても電流が流れている。ディジタル回路は外部から供給されるクロック信号を基本に動作している。このため、クロック信号に同期して多数のトランジスタがＯＮ／ＯＦＦするため、クロック信号がＨからＬ、若しくはＬからＨに切り替わるときに、電源からＭＯＳトランジスタを介してグランドに貫通電流が流れ、その結果、電源やグランドに電位の変動が生じ、ノイズの原因となる。
【０００５】
一方、微少な信号を扱うアナログ回路はノイズにより誤動作を引き起こしやすいため、ディジタル回路で発生するノイズの影響を極力避けなければいけない。このため、１チップＩＣ内にアナログ回路とディジタル回路を混在させる場合、レイアウト上でアナログ回路とディジタル回路の領域を分けて配置したり、両者の信号線が近くを通らないようにしている。さらに、両者の電源、グランド配線を分けて、端子も別々にすることが多い。
【０００６】
クロック信号を自チップ内で生成するために、クロック発振回路を搭載するＩＣも一般的になっている。例えば外部の水晶発振子を動作させる発振回路や、さらにこの水晶発振子の周波数より早いクロックを得るためＰＬＬを利用した逓倍回路を内蔵したＩＣがある。これらのクロック発振回路はディジタル回路と同様にノイズ源となり、同時にバイアス電流を流して動作しているため静止時においては、アナログ回路と同様に電流が流れる。
【０００７】
【発明が解決しようとする課題】
例えば、静止時に電源消費電流が０で動作時にノイズを発生するディジタル回路と、静止時に電流を消費し動作時にノイズを発生するクロック発振回路と、静止時に電流を消費し動作時に他の回路ブロックから発生するノイズを嫌うアナログ回路を１チップに搭載するアナログ・ディジタル混在の半導体集積回路においては、ディジタル回路のリーク電流が測定可能で、アナログ回路に他からのノイズを与えないためには、各回路ブロックの電源，グランド端子を分離する必要があり、パッケージの端子数が増え、好ましくなかった。
また、アナログ回路の複雑化、大規模化に伴い、アナログ回路でのリーク電流を図る手段も必要になってきている。
【０００８】
本発明の目的は、アナログ・ディジタル混在半導体集積回路のような静止時にバイアス電流が流れる回路を持つ半導体集積回路であって、アナログ回路に対するノイズ妨害や、電源，グランド等の端子数の増加を極力防ぎつつ、静止時にバイアス電流が流れる回路のバイアス電流を除いたリーク電流を測定し、半導体集積回路の製造上の欠陥を検出することができる半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の半導体集積回路は、半導体基板（Ｐ基板１１Ｐ又はＮ基板１１Ｎ）上に、該半導体基板とは異なる導電形の複数の分離されたウェル領域（Ｎウエル１２Ｎ又はＰウエル１２Ｐ）を形成し、該ウェル領域にそれぞれウェル領域間では分離された少なくとも１本のウェル側給電線を設けると共に、半導体基板に少なくとも１本の基板側給電線を設け、各ウェル側給電線と基板側給電線との間にウェル領域と半導体基板との間を逆バイアスする極性の（外部電源Ｅなどの）所定の直流電圧を印加し、ウェル領域及び半導体基板上に形成された回路又は回路群に給電する半導体集積回路において、前記回路又は回路群は、ウェル領域が互いに異なる第１及び第２の回路群を備え、第１の回路群（ディジタル回路ブロック１、クロック発振回路ブロック２を持つディジタル系回路ＳＹＤなどで、クロック発振回路はバイアス電流供給回路から供給されるバイアス電流を受けて該バイアス電流に比例する前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路を備えている）の静止時において定常的に流れる消費電流が、第２の回路群（前記バイアス電流供給ブロック３または３Ｓ、アナログ回路ブロック４を持つアナログ系回路ＳＹＡなど）のウェル側給電線の電位（アナログ系電源端子ＶＤＤ−Ａの電位など）を基板側給電線の電位（アナログ系グランド端子ＧＮＤ−Ａの電位など）に等しくすることにより前記バイアス電流供給回路からのバイアス電流供給が停止されて、０になるように構成されるようにする。
【００１０】
また請求項２の半導体集積回路は、請求項１に記載の半導体集積回路において、前記半導体基板がＰ型半導体基板の場合は前記バイアス電流供給回路から前記クロック発振回路に供給されるバイアス電流をＰチャネルＭＯＳトランジスタから供給される電流とするとともに、前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路をＮチャネルＭＯＳトランジスタにより構成し、前記半導体基板がＮ型半導体基板の場合は前記バイアス電流供給回路から前記クロック発振回路に供給されるバイアス電流をＮチャネルＭＯＳトランジスタから供給される電流とするとともに、前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路をＰチャネルＭＯＳトランジスタにより構成することにより、前記バイアス電流供給回路は、第２の回路群のウェル側給電線の電位を基板側給電線の電位に等しくすることにより（バイアス電流供給回路ブロック３または３Ｓが不動作状態となり）、クロック発振回路への供給電流（バイアス電流Ｉｂ−Ｃ）を０とする。
【００１１】
また請求項３の半導体集積回路は、請求項２に記載の半導体集積回路において、第２の回路群が（バイアス電流供給回路ブロック３Ｓを持って）スイッチ端子（トランジスタＮＳまたはＰＳのゲートに接続された端子Ｔｓｗ）を持ち、このスイッチ端子の電位をウェル側給電線または基板側給電線のいずれか所定の一方の電位（電源端子ＶＤＤまたはグランド端子ＧＮＤのいずれか一方の電位）とすることによって（スタートアップ回路３０１ＳＰまたは３０１ＳＮが動作せず）バイアス電流供給回路ブロック３Ｓからのバイアス電流供給が停止され、スイッチ端子の電位を他方の電位とすることによって（スタートアップ回路３０１ＳＰまたは３０１ＳＮが動作し）バイアス電流供給回路ブロック３Ｓからのバイアス電流供給が行われるように構成されるようにする。
【００１２】
また、請求項４の半導体集積回路は、請求項２または３に記載の半導体集積回路において、前記バイアス電流供給回路が前記アナログ回路にバイアス電流を供給し、前記アナログ回路は内部バイアス電流を生成するカレントミラー回路で前記バイアス電流供給回路から供給されるバイアス電流を受けて、前記バイアス電流供給回路から供給されるバイアス電流に比例する内部バイアス電流を生成することにより、前記バイアス電流供給回路からのバイアス電流供給が停止されたときに、第２の回路群が自身の消費電流を０とするように構成されるようにする。
【００１３】
また請求項５の半導体集積回路は、請求項３または４に記載の半導体集積回路において、前記スイッチ端子とこのスイッチ端子への入力電位との間に、Ｐ型とＮ型の１対のトランジスタからなるインバータ回路を１つ以上（ノイズ低減回路３２Ｓなどの構成で）挿入接続し、このインバータ回路には第２の回路群の給電線から給電するようにする。
【００１５】
本発明の作用は次のとおりである。即ち、静止時の消費電流が理想的には０でノイズを発生するディジタル回路ブロック及び静止時にバイアス電流が流れノイズを発生するクロック発振回路ブロック等を持つディジタル系回路と、
ノイズを嫌い静止時にバイアス電流が流れるアナログ回路ブロック及びバイアス電流供給回路ブロック等を持つアナログ系回路とからなるアナログ・ディジタル混在半導体集積回路などにおいて、
ディジタル系回路，アナログ系回路の別にウエル領域を分け、且つ電源，グランドの端子を各系毎に１対ずつ設けて、端子数の増加を防ぎつつディジタル系回路からのアナログ系回路へのノイズ干渉を防ぐと共に、
クロック発振回路ブロックやアナログ回路ブロックに流れるバイアス電流（消費電流）がバイアス電流供給回路ブロックからの供給電流で定まるように構成し、
ディジタル系回路のリーク電流を測るときはアナログ系回路の電源，グランド端子間の電位差をなくしてバイアス電流供給回路ブロックからクロック発振回路ブロックへの供給電流を０に、従ってディジタル系回路のバイアス電流を０として、ディジタル系回路のリーク電流の測定を可能にする。
【００１６】
また、アナログ系回路のリーク電流を測るために、バイアス電流供給回路ブロックに、電源またはグランドの電位のいずれか所定の一方を与えたときバイアス電流供給回路ブロックの動作がオンに、他方を与えたときオフになるようなスイッチ端子を設けると共に、
バイアス電流供給回路ブロックの動作オフの状態では、バイアス電流供給回路ブロックの他回路への供給電流やバイアス電流供給回路ブロック自身の消費電流が０となるように、従ってアナログ系回路の全バイアス電流（消費電流）が０になるようにし、
このスイッチ端子をＩＣ内部でディジタル系回路の電源またはグランド端子のうち、バイアス電流供給回路ブロックの動作がオンになる電位側の端子に接続して通常はＩＣ全体が動作できる構成にし、
この構成でアナログ系回路のリーク電流を測ろうとするときはディジタル系回路の電源，グランド端子間の電位差をなくしてバイアス電流供給回路ブロックの動作をオフとする。これにより、前記のようにアナログ系回路の全バイアス電流（消費電流）が０になるので、アナログ系回路のリーク電流を測定することができる。
【００１７】
なおこの構成で、逆にアナログ系回路の電源，グランド端子間の電位差をなくせば、スイッチ端子無しのバイアス電流供給回路ブロックの場合と同様、ディジタル系回路のリーク電流の測定が可能になる。
【００１８】
【発明の実施の形態】
〔実施例１〕
図１は本発明の第１の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図である。このＩＣは、ＣＭＯＳで構成されたディジタル回路ブロック１と、ディジタル回路ブロック１へクロック信号ＣＬＫを供給するクロック発振回路ブロック２と、本発明の核心となるバイアス電流供給回路ブロック３と、アナログ回路ブロック４とで構成されている。
【００１９】
ここで、バイアス電流供給回路ブロック３はアナログ回路ブロック４にバイアス電流Ｉｂ−Ａ１，Ｉｂ−Ａ２，・・・Ｉｂ−Ａｍを供給すると共に、クロック発振回路ブロック２へもバイアス電流Ｉｂ−Ｃを供給する。
【００２０】
そして、動作時にクロック信号ＣＬＫに同期して瞬時に大電流が流れ、電源，グランドにノイズが発生するディジタル回路ブロック１及びクロック発振回路ブロック２（以下この２つの回路ブロックを一括してディジタル系回路ＳＹＤと呼ぶ）と、ノイズを嫌うバイアス電流供給回路ブロック３及びアナログ回路ブロック４（以下この２つの回路ブロックを一括してアナログ系回路ＳＹＡと呼ぶ）とは電源端子，グランド端子を分離するようにする。
【００２１】
即ち、ディジタル系回路ＳＹＤはディジタル系電源端子ＶＤＤ−Ｄおよびディジタル系グランド端子ＧＮＤ−Ｄを使用し、アナログ系回路ＳＹＡはアナログ系電源端子ＶＤＤ−Ａおよびアナロググランド端子ＧＮＤ−Ａを使用するようにする。この構成により電源，グランドを介してアナログ系回路ＳＹＡが被るノイズを低減することができる。
【００２２】
次に、本発明のＩＣに使用する半導体基板がＰ型かＮ型かによりリーク電流測定回路の構成が変わるため、簡単に説明する。
図３はＰ基板を用いた図１のＩＣの一部のトランジスタを含んだ断面とリーク電流測定回路の構成の例を示す。ここでは、ディジタル系回路ＳＹＤとアナログ系回路ＳＹＡ毎に、それぞれディジタル系グランド端子ＧＮＤ−Ｄとアナログ系グランド端子ＧＮＤ−Ａを介してグランド電位に接続されたＰ基板１１Ｐ上に、任意に分割されたＮウェル領域１２Ｎが形成されている。
【００２３】
このＮウェル領域１２Ｎはディジタル系回路ＳＹＤとアナログ系回路ＳＹＡとで分離されており、分離されたウェル領域毎にそれぞれディジタル系電源端子ＶＤＤ−Ｄとアナログ系電源端子ＶＤＤ−Ａに接続される。
【００２４】
なお１３Ｐの矢印はこの場合、Ｎウエル領域１２Ｎ上に設けられたＰチャネルＭＯＳトランジスタ（なおチャネルをｃｈとも略記する）部分を示し、１３Ｎの矢印はこの場合、Ｐ形半導体基板（Ｐ基板）１１Ｐ上に設けられたＮｃｈＭＯＳトランジスタ部分を示す。
【００２５】
図３から解るように、ディジタル系グランド端子ＧＮＤ−Ｄとアナログ系グランド端子ＧＮＤ−ＡはＰ基板１１Ｐを介して電気的につながっているのに対し、ディジタル系電源端子ＶＤＤ−Ｄとアナログ系電源端子ＶＤＤ−Ａの相互間は絶縁されている。
【００２６】
このため、外部電源Ｅからディジタル系回路ＳＹＤとアナログ系回路ＳＹＡへ流入する電流を測定する際には、負極がグランド端子ＧＮＤ−ＤおよびＧＮＤ−Ａに接続された外部電源Ｅの正極側とディジタル系電源端子ＶＤＤ−Ｄの間に電流計ＡＭ１を、同じく外部電源Ｅの正極側とアナログ系電源端子ＶＤＤ−Ａの間に電流計ＡＭ２を接続する。
【００２７】
図４はＮ基板を用いた場合の図３に対応するＩＣの一部のトランジスタを含んだ断面とリーク電流測定回路の構成の例を示す。この場合はディジタル系電源端子ＶＤＤ−Ｄとアナログ系電源端子ＶＤＤ−ＡはＮ基板１１Ｎを介して電気的につながっているのに対し、ディジタル系回路ＳＹＤとアナログ系回路ＳＹＡと別別にＰウエル１２Ｐから引き出されているディジタル系グランド端子ＧＮＤ−Ｄとアナログ系グランド端子ＧＮＤ−Ａの相互間は絶縁されている。
【００２８】
このため、外部電源Ｅからディジタル系回路ＳＹＤとアナログ系回路ＳＹＡへ流入する電流を測定する際には、正極が電源端子ＶＤＤ−ＤおよびＶＤＤ−Ａに接続された外部電源Ｅの負極側とディジタル系グランド端子ＧＮＤ−Ｄとの間に電流計ＡＭ１を接続し、同じく外部電源Ｅの負極側とアナログ系グランド端子ＧＮＤ−Ａの間に電流計ＡＭ２を接続する。
【００２９】
なお、図４では１３Ｐの矢印はこの場合、Ｎ形半導体基板（Ｎ基板）１１Ｎ上に設けられたＰｃｈＭＯＳトランジスタ部分を示し、１３Ｎの矢印はこの場合、Ｐウエル領域１２Ｐ上に設けられたＮｃｈＭＯＳトランジスタ部分を示す。
以下では、Ｐ基板１１Ｐを使用した場合について詳しく説明するが、Ｎ基板１１Ｎを使用した場合にも同様に本発明が適用可能である。
【００３０】
次に図１に示した各回路ブロックについて説明を行う。
図５はクロック発振回路ブロック２で使われている回路の例としてクロック発振回路２１Ｐの構成例を示す。図５においては、端子ＩＮ，ＯＵＴはチップ外部の水晶発振子の両端に接続され、水晶固有の周波数で発振し、端子ＯＵＴの出力をディジタル回路ブロック１内のクロック信号ＣＬＫ（図１参照）として使う。
【００３１】
端子Ｉｂｃはバイアス電流供給回路ブロック３と接続され、この回路ブロック３からバイアス電流Ｉｂ−Ｃが入ってくる。この電流Ｉｂ−Ｃを受けるＮｃｈＭＯＳトランジスタＮ１Ｃとゲートが接続されてＮ１Ｃとゲート・ソース間電圧を同じくするＮｃｈＭＯＳトランジスタＮ２Ｃ，Ｎ３Ｃは互いにカレントミラー回路を構成しているため、各トランジスタＮ１Ｃ，Ｎ２Ｃ，Ｎ３Ｃの電流値Ｉｂ−Ｃ，ＩＤ２Ｃ，ＩＤ３Ｃは、各トランジスタのゲートサイズ（それぞれのトランジスタのゲート幅／ゲート長）の比となる。従って、ＩＮ端子、ＯＵＴ端子の電位に関わらず、バイアス電流供給回路ブロック３からのバイアス電流（供給電流）Ｉｂ−Ｃに比例したバイアス電流がＩＤ２Ｃ，ＩＤ３Ｃとして流れることになる。
【００３２】
図７はバイアス電流供給回路ブロック３で使われている回路の例としてバイアス電流供給回路３１の構成例を示す。このバイアス電流供給回路３１は、スタートアップ回路３０１，電流ソース源３０２，電流シンク源３０３等からなる。
【００３３】
スタートアップ回路３０１では、電源投入時に、抵抗Ｒｌ，ＮｃｈＭＯＳトランジスタＮｌ０を介して電流ＩＳが流れ、抵抗Ｒｌと電流ＩＳにより生じる電圧降下がＰｃｈＭＯＳトランジスタＰ１２のゲート・ソース間に印加され、Ｐ１２がオンし、その結果ＮｃｈＭＯＳトランジスタＮｌｌのゲートに電圧が印加され、Ｎｌｌがオンする。
【００３４】
ここで、トランジスタＮｌｌに電流ＩＳｌが流れ、この電流ＩＳｌを定める抵抗Ｒ２との電圧降下によりＮｃｈＭＯＳトランジスタＮ０Ｂがオンする。ＰｃｈＭＯＳトランジスタＰ０Ｂは既にオンしているＰｌｌと同じゲート・ソース間電圧が加わるためオンし、電流ＩＢが流れる。
【００３５】
電流ソース源３０２内の電流供給源となる各ＰｃｈＭＯＳトランジスタＰ１Ｂ〜ＰｎＢと、このトランジスタとは別にバイアス電流供給回路３１内で電流ＩＳ１を流すＰｃｈＭＯＳトランジスタＰ１１と、電流ＩＢを流す同トランジスタＰ０Ｂとはカレントミラー回路を構成しており、この場合トランジスタＰ１１とＰ０Ｂのゲートサイズは等しく、電流ＩＳ１とＩＢはほぼ等しい。
【００３６】
このため、各電流供給端子Ｉｂ−Ｕｌ，Ｉｂ−Ｕ２・・・Ｉｂ−Ｕｎから供給する電流は、トランジスタＰ０Ｂに流れる電流ＩＢと、この各電流供給端子に対応する出力トランジスタＰ１Ｂ，Ｐ２Ｂ・・・・ＰｎＢのＰ０Ｂに対するゲートサイズの比で決まる。
【００３７】
このことは電流シンク源３０３についても同様に当てはまり、電流シンク源３０３の各電流吸込端子Ｉｂ−Ｌｌ，Ｉｂ−Ｌ２・・・Ｉｂ−Ｌｎが吸い込む電流は、ＮｃｈＭＯＳトランジスタＮ０Ｂに流れる電流ＩＢと、前記の各電流吸込端子に対応する出力ＮｃｈＭＯＳトランジスタＮ１Ｂ，Ｎ２Ｂ・・・・ＮｎＢのＮ０Ｂに対するゲートサイズの比で決まる。
【００３８】
電流ソース源３０２の各電流供給端子Ｉｂ−Ｕｌ，Ｉｂ−Ｕ２・・・Ｉｂ−Ｕｎの少なくとも一部は、それぞれアナログ回路ブロック４内の図外の各アナログ回路及びクロック発振回路ブロック２に接続され、各回路及び回路ブロックにそれぞれバイアス電流Ｉｂ−Ａｌ，Ｉｂ−Ａ２・・・Ｉｂ−Ａｍ、Ｉｂ−Ｃを供給する。
【００３９】
Ｐ基板１１Ｐを使用したここでの説明では電流ソース源３０２が必要であり、電流シンク源３０３のブロックが不要となるが、後述するＮ基板１１Ｎでの実施例では電流シンク源３０３を使い、電流ソース源３０２は不要となる。
本実施例では、１つのバイアス電流供給回路から複数のアナログ回路にバイアス電流を供給しているが、各アナログ回路毎にバイアス回路を設けてもよい。
【００４０】
図１０はアナログ回路ブロック４で使われる回路の１つとしてコンパレータ回路４１Ｐの構成例を示す。このコンパレータ回路４１Ｐにおいては、クロック発振回路２１Ｐと同様に、バイアス電流供給回路ブロック３のバイアス電流供給回路３１から端子ＩｂＡに流れ込むバイアス電流（供給電流）Ｉｂ−Ａを受けるＮｃｈＭＯＳトランジスタＮ１ＡとＮｃｈＭＯＳトランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４Ａがカレントミラー回路を構成するため、各トランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４Ａにはバイアス電流（供給電流）Ｉｂ−ＡとトランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４ＡのＮ１Ａに対するゲートサイズ比で決まる電流ＩＤ２Ａ，ＩＤ３Ａ，ＩＤ４Ａが流れる。
【００４１】
次に本発明に基づくリーク電流の測定方法について説明する。
ディジタル系回路ＳＹＤのリーク電流を測定するときは、図３に示したように外部電源Ｅの正極側とディジタル系電源端子ＶＤＤ−Ｄ間にスイッチＳＷ１を介して接続した電流計ＡＭ１を使用する。このとき従来であれば、クロック発振回路ブロック２内の図５に示したようなクロック発振回路２１Ｐのバイアス電流Ｉｂ−Ｃ，ＩＤ２Ｃ，ＩＤ３Ｃとしての数１０μＡ〜数１０ｍＡが含まれるため、本来の測定対象であるディジタル回路ブロック１の回路の例えば１ｎＡ以下のリーク電流が測定できない。
【００４２】
しかし本実施例では、アナログ系回路ＳＹＡの電源端子ＶＤＤ−Ａをグランド電位にすることにより、このことが可能となる。アナログ系電源端子ＶＤＤ−Ａを図３に示すスイッチＳＷ２を介してグランド電位にすると、クロック発振回路ブロック２内のこの例ではクロック発振回路２１Ｐにバイアス電流Ｉｂ−Ｃを供給していたバイアス電流供給ブロック３内のこの例では図７のバイアス電流供給回路３１の電源ＶＤＤ−Ａが０Ｖとなる。このため、バイアス電流出力端子Ｉｂ−Ｕ１〜Ｉｂ−Ｕｎの電位は０Ｖ、よってこの端子から出力されるバイアス電流は０Ａとなる。
【００４３】
この結果、バイアス電流供給回路３１中の該当するバイアス電流出力端子と接続される図５のクロック発振回路２１Ｐの端子Ｉｂｃは０Ｖ、よってＮｃｈＭＯＳトランジスタＮ１Ｃの電流Ｉｂ−Ｃは０となり、このトランジスタＮ１Ｃとカレントミラー回路を構成するトランジスタＮ２Ｃ，Ｎ３Ｃに流れる電流ＩＤ２Ｃ，ＩＤ３Ｃも０となる。
【００４４】
この結果、従来流れていたクロック発振回路ブロック２の電流は本発明では理想的に０となり、ディジタル系電源端子ＶＤＤ−Ｄに流れ込む電流はディジタル回路ブロック１およびクロック発振回路ブロック２のリーク電流だけになる。
【００４５】
〔実施例２〕
図２は本発明の第２の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図である。図２のＩＣは図１のＩＣにおいて、バイアス電流供給回路ブロック３がスイッチ端子Ｔｓｗを付加されたバイアス電流供給回路ブロック３Ｓに置換わり、そしてこのスイッチ端子Ｔｓｗが、ＩＣの内部でディジタル系電源端子ＶＤＤ−Ｄに接続された構成になっている。
【００４６】
この第２の実施例においては、第１の実施例に示した図１のＩＣの効果（即ち、ノイズ干渉の削減効果、アナログ系回路ＳＹＡの電源端子ＶＤＤ−Ａをグランド電位にして、ディジタル系電源端子ＶＤＤ−Ｄを介したディジタル系回路ＳＹＤのリーク電流測定が可能になる効果）に加え、さらにアナログ系回路ＳＹＡ（即ち、アナログ回路ブロック４及びバイアス電流供給回路ブロック３Ｓ）のバイアス電流（消費電流）を０としたときのリーク電流の測定が可能となり、アナログ回路の不良検出率を高める効果が得られる。
【００４７】
図２のバイアス電流供給回路ブロック３Ｓに使用される回路例としてのバイアス電流供給回路３１ＳＰを図８に示す。
図８のバイアス電流供給回路３１ＳＰにおいては、図７のバイアス電流供給回路３１に対し、スタートアップ回路が３０１ＳＰに置き換わり、このスタートアップ回路３０１ＳＰにおいては、図７のスタートアップ回路３０１に対し、スイッチ端子Ｔｓｗがゲートに接続されたＮｃｈＭＯＳトランジスタＮＳが追加されている点が異なる。
【００４８】
この新たなスタートアップ回路３０１ＳＰは、通常動作ではスイッチ端子Ｔｓｗがディジタル系電源端子ＶＤＤ−Ｄの電位でトランジスタＮＳはオンしているので、図７のスタートアップ回路３０１と同様なスタートアップ機能を有する。
【００４９】
これは、電源投入時に、抵抗Ｒｌ，ＮｃｈＭＯＳトランジスタＮＳ，Ｎｌ０を介して電流ＩＳが流れ、抵抗Ｒｌと電流ＩＳにより生じる電圧降下がＰｃｈＭＯＳトランジスタＰ１２のゲート・ソース間に印加され、Ｐ１２がオンし、その結果ＮｃｈＭＯＳトランジスタＮｌｌのゲートに電圧が印加され、Ｎｌｌがオンするからである。以後の動作は図７の場合と同様である。
【００５０】
一方、スイッチ端子Ｔｓｗの電位をグランド端子ＧＮＤ側の電位にしたと仮定すると、ＮｃｈＭＯＳトランジスタＮＳはオフとなり、電流ＩＳが流れなくなるため、ＰｃｈＭＯＳトランジスタＰ１２のゲート・ソース間に電圧が生じないためオンしない。この結果、スタートアップ回路３０１ＳＰは作動せず、このバイアス電流供給回路３１ＳＰ自身の消費電流及び、各電流供給端子からの供給電流は０となる。
【００５１】
その結果、バイアス電流供給回路ブロック３Ｓからアナログ回路ブロック４内の例えば図１０に示すコンパレータ回路４１Ｐの端子ＩｂＡに供給されるバイアス電流、従ってＮｃｈＭＯＳトランジスタＮ１Ａに流れる電流Ｉｂ−Ａは０となり、その結果トランジスタＮ１Ａとカレントミラー回路を構成しているＮｃｈＭＯＳトランジスタＮ２Ａ，Ｎ３Ａ，Ｎ４Ａに流れる電流ＩＤ２Ａ，ＩＤ３Ａ，ＩＤ４Ａも０となる。
【００５２】
そこで実際には、図２のようにバイアス電流供給ブロック３Ｓのスイッチ端子Ｔｓｗがディジタル系電源端子ＶＤＤ−Ｄにつながれた状態で、図３のリーク電流測定回路に示すように、ディジタル系電源端子ＶＤＤ−ＤをスイッチＳＷ１を介してグランド電位とし、他方、スイッチＳＷ２を介しアナログ系電源端子ＶＤＤ−Ａと外部電源Ｅの正極端子間に電流計ＡＭ２を接続することにより、アナログ系回路ＳＹＡ（即ち、アナログ回路ブロック４及びバイアス電流供給回路ブロック３Ｓ）の製造上の欠陥に起因するリーク電流を測定することができる。
【００５３】
なお、図２の構成において、ＩＣの通常の動作時にディジタル系電源端子ＶＤＤ−Ｄの配線上のノイズがスイッチ端子Ｔｓｗを介して、バイアス電流供給回路ブロック３Ｓが供給するバイアス電流に干渉するおそれが考えられるが、実際にはこのノイズの影響は主にバイアス電流供給回路３１ＳＰ内の電流ＩＳの変動として現れる。しかしこれはスタートアップのための電流の変動であり、実際に他の回路ブロックへ供給するバイアス電流（供給電流または引抜電流）を定めるバイアス電流供給回路３１ＳＰ内の電流ＩＢには殆ど影響せず、問題とはならない。
【００５４】
しかし、さらにディジタル系電源端子ＶＤＤ−Ｄよりのノイズの干渉の影響を減らしたい場合には、図２のバイアス電流供給回路ブロック３Ｓに図１２に示すノイズ低減回路３２Ｓを次のように付加してＩＣを構成すればよい。
【００５５】
即ち、バイアス電流供給回路ブロック３Ｓのスイッチ端子Ｔｓｗをノイズ低減回路３２Ｓの左端の端子３２１に接続し、ノイズ低減回路３２Ｓの右端の端子３２２を新たなスイッチ端子として、この端子３２２をディジタル系電源端子ＶＤＤ−Ｄに接続するようにする。
【００５６】
このとき図１２からわかるように、ディジタル系電源端子ＶＤＤ−Ｄとスイッチ端子Ｔｓｗは、ノイズ低減回路３２Ｓのインバータ回路を構成するＰ形とＮ形の対のＭＯＳトランジスタの２組Ｐ９１とＮ９１及びＰ９２，Ｎ９２によりノイズ的に絶縁され、ノイズの伝達を低減できる。
【００５７】
なお、ノイズ低減回路３２Ｓの給電端子となるアナログ系電源端子ＶＤＤ−Ａ及びアナログ系グランド端子ＧＮＤ−Ａと、ディジタル系電源端子ＶＤＤ−Ｄとの間はそれぞれトランジスタＰ９１及びＮ９１で同様にノイズ的に絶縁されている。さらに抵抗Ｒ９１，Ｒ９２により、ノイズの伝達を抑えている。
Ｎ基板１１Ｎを使用する場合は、以下の方法を用いれば、実施例１、２それぞれにおいて同じ効果が得られる。
【００５８】
先ず第１の実施例の上述のＰ基板１１Ｐを使用した半導体集積回路に相当する回路としては、図１のバイアス電流供給回路ブロック３内に図７のバイアス電流供給回路３１を使用できるが、この場合バイアス電流の供給源としては電流シンク源３０３を使う。
【００５９】
また、クロック発振回路ブロック２内には図６のクロック発振回路２１Ｎを用い、アナログ回路ブロック４内には図１１のコンパレータ回路４１Ｎを使用する。なお、クロック発振回路２１Ｎ及びコンパレータ回路４１Ｎの構成は、それぞれ図５のクロック発振回路２１Ｐ及び図１０のコンパレータ回路４１Ｐにおいて、電源端子ＶＤＤとグランド端子ＧＮＤを入替え、Ｐ形トランジスタをＮ形トランジスタに、Ｎ形トランジスタをＰ形トランジスタにそれぞれ置換えた構成に相当する。
【００６０】
リーク電流の測定法としては、図４に示すようにアナログ系グランド端子ＧＮＤ−Ａの電位をスイッチＳＷ２を介しアナログ系電源端子ＶＤＤ−Ａの電位（Ｎ基板１１Ｎの電位）にして、ディジタル系グランド端子ＧＮＤ−Ｄと外部電源Ｅの負極側の間にスイッチＳＷ１を介し電流計ＡＭ１を挿入してその電流を測定すれば、ディジタル系回路ＳＹＤのリーク電流が測れる。
【００６１】
これは、この構成により、図６のクロック発振回路２１Ｎのバイアス電流端子ＩｂｃはＶＤＤ−Ａの電位となり、供給電流（この場合引抜き電流）Ｉｂ−Ｃが流れなくなる。これに伴い、バイアス電流ＩＤ２Ｃ，ＩＤ３Ｃも０となるためである。
【００６２】
第２の実施例では、上述のＰ基板１１Ｐを使用した半導体集積回路に相当する回路としては、図２のバイアス電流供給回路ブロック３Ｓのスイッチ端子Ｔｓｗを点線に示すようにＩＣ内でディジタル系グランド端子ＧＮＤ−Ｄに接続する。そして、バイアス電流供給回路ブロック３Ｓ内に図９のバイアス電流供給回路３１ＳＮを使用し、バイアス電流供給源としてはこのバイアス電流供給回路３１ＳＮ内の電流シンク源３０３を使う。
【００６３】
クロック発振回路及びコンパレータ回路としてはＮ基板を使用した第１の実施例と同様にそれぞれ２１Ｎ及び４１Ｎを使う。また、ノイズ低減回路には図１２の回路３２Ｓを使う。
【００６４】
但しこのノイズ低減回路３２Ｓの接続方法としては、この回路３２Ｓの端子３２１は図２のバイアス電流供給回路ブロック３Ｓ（内のバイアス電流供給回路３１ＳＮ）のスイッチ端子Ｔｓｗに接続するが、ノイズ低減回路３２Ｓの端子３２２は点線のようにディジタル系グランド端子ＧＮＤ−Ｄに接続する。
【００６５】
リーク電流の測定法としては、上記した第１の実施例と同じ方法でディジタル系回路ＳＹＤのリーク電流が測れるほか、さらにディジタル系グランド端子ＧＮＤ−Ｄを電源端子ＶＤＤの電位（つまりＮ基板の電位）にしてバイアス電流供給回路３１ＳＮの動作を停止させ、アナログ系回路ＳＹＡ（即ち、アナログ回路ブロック４とバイアス電流供給回路ブロック３Ｓ）のリーク電流も測定できる。
【００６６】
これは、図９のバイアス電流供給回路３１ＳＮのスイッチ端子Ｔｓｗがディジタル系グランド端子ＧＮＤ−Ｄの電位のときは、ＰｃｈＭＯＳトランジスタＰＳがオンしてスタートアップ回路３０１ＳＮが通常の動作をするが、スイッチ端子Ｔｓｗが電源端子ＶＤＤの電位になると、ＰｃｈＭＯＳトランジスタＰＳがオフし、スタートアップに必要な電流ＩＳが流れなくなるためである。
【００６７】
このとき、バイアス電流供給回路３１ＳＮ自身の電流が０になるのと、電流シンク源３０３の各電流シンク端子の電位が電源端子ＶＤＤの電位で、バイアス供給電流（引抜き電流）が０のため、これを受ける例えば図１１のコンパレータ回路４１Ｎのバイアス端子ＩｂＡの電位が電源端子ＶＤＤの電位でバイアス電流供給回路３１ＳＮからのバイアス電流（引抜き電流）Ｉｂ−Ａが０になり、その結果バイアス電流ＩＤ２Ａ，ＩＤ３Ａ，ＩＤ４Ａも０となるためである。
【００６８】
【発明の効果】
請求項１，２に関わる発明によれば、アナログ・ディジタル混在の半導体集積回路などにおいて、静止時にバイアス電流が流れると共にノイズに弱いアナログ回路等からなるアナログ系回路と、Ｈ／Ｌの切換わり動作によってノイズを発生するディジタル回路や静止時にバイアス電流が流れると共にＨ／Ｌの切換わり動作をしてノイズを発生するクロック発振回路等からなるディジタル系回路とは、各系毎にウエル領域や電源端子，グランド端子が異なるようにしてディジタル系回路からアナログ系回路にノイズが及ばぬように構成したうえ、
電流ソース源や電流シンク源を備えて、他の回路へバイアス電流を供給するバイアス電流供給回路をアナログ系回路内に設け、アナログ回路やクロック発振回路の消費電流がバイアス電流供給回路からの供給電流によって定まるように構成し、
アナログ系回路の電源端子，グランド端子間の電位差を０とするとすることによりバイアス電流供給回路の出力するバイアス電流（供給電流）を０、従ってディジタル系回路のクロック発振回路、よってディジタル系回路に流れる消費電流を０とするようにしたので、
電源，グランド用の端子を増やすことなく、且つディジタル系回路のノイズの影響がアナログ系回路に対し少ない半導体集積回路を提供でき、ディジタル系回路のリーク電流を測定することができる。
【００６９】
また、請求項３，４に関わる発明によれば、バイアス電流供給回路にスイッチ端子を設けて、このスイッチ端子の電位を電源電位又はグランド電位のいずれか所定の一方の電位とすることによりバイアス電流供給回路が作動してこの回路からのバイアス電流供給が行われ、他方の電位とすることによりバイアス電流供給回路が作動停止してバイアス電流供給が停止すると共にバイアス電流供給回路自身の消費電流も０となるようにしたので、
このスイッチ端子を、ディジタル系回路の電源端子又はグランド端子のいずれかバイアス電流供給回路を作動させる電位側の端子に接続するＩＣ構成としたうえで、ディジタル系回路の電源端子，グランド端子間電位差を０とすることでバイアス電流供給回路の動作を停止させることができ、電源，グランド用の端子を増やすことなく、アナログ系回路のリーク電流も測定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図
【図２】本発明の第２の実施例としてのアナログ・ディジタル混在半導体集積回路の概略構成を示すブロック図
【図３】Ｐ基板を用いて作られた本発明の半導体集積回路のリーク電流の測定方法の説明図
【図４】Ｎ基板を用いて作られた本発明の半導体集積回路のリーク電流の測定方法の説明図
【図５】図１，２のクロック発振回路ブロック内のＰ基板を用いて作られたクロック発振回路の構成例を示す図
【図６】図１，２のクロック発振回路ブロック内のＮ基板を用いて作られたクロック発振回路の構成例を示す図
【図７】図１のバイアス電流供給ブロック内のバイアス電流供給回路の構成例を示す図
【図８】図２のバイアス電流供給ブロック内のＰ基板を用いて作られたバイアス電流供給回路の構成例を示す図
【図９】図２のバイアス電流供給ブロック内のＮ基板を用いて作られたバイアス電流供給回路の構成例を示す図
【図１０】図１，２のアナログ回路ブロック内のＰ基板を用いて作られたコンパレータ回路の構成例を示す図
【図１１】図１，２のアナログ回路ブロック内のＮ基板を用いて作られたコンパレータ回路の構成例を示す図
【図１２】図２に付加されるノイズ低減回路の構成例を示す図
【符号の説明】
１ ディジタル回路ブロック
２ クロック発振回路ブロック
３ バイアス電流供給回路ブロック
４ アナログ回路ブロック
１１Ｐ Ｐ基板
１１Ｎ Ｎ基板
１２Ｐ Ｐウエル
１２Ｎ Ｎウエル
１３Ｐ ＰチャネルＭＯＳトランジスタ
１３Ｎ ＮチャネルＭＯＳトランジスタ
２１Ｐ，２１Ｎ クロック発振回路
３１，３１ＳＰ，３１ＳＮ バイアス電流供給回路
３２Ｓ ノイズ低減回路
４１Ｐ，４１Ｎ コンパレータ回路
３０１，３０１ＳＰ，３０１ＳＮ スタートアップ回路
３０２ 電流ソース源
３０３ 電流シンク源
３２１，３２２ ノイズ低減回路の端子
ＳＹＤ ディジタル系回路
ＳＹＡ アナログ系回路
ＶＤＤ−Ｄ ディジタル系電源端子
ＶＤＤ−Ａ アナログ系電源端子
ＧＮＤ−Ｄ ディジタル系グランド端子
ＧＮＤ−Ａ アナログ系グランド端子
Ｔｓｗ スイッチ端子
Ｉｂ−Ａ１，〜Ｉｂ−Ａｍ、Ｉｂ−Ｃ バイアス電流
ＣＬＫ クロック信号
Ｅ 外部電源
ＡＭ１，ＡＭ２ 電流計
ＳＷ０，ＳＷ１，ＳＷ２ スイッチ
Claims (5)
- 半導体基板上に、該半導体基板とは異なる導電形の複数の分離されたウェル領域を形成し、該ウェル領域にそれぞれウェル領域間では分離された少なくとも１本のウェル側給電線を設けると共に、半導体基板に少なくとも１本の基板側給電線を設け、各ウェル側給電線と基板側給電線との間にウェル領域と半導体基板との間を逆バイアスする極性の所定の直流電圧を印加し、ウェル領域及び半導体基板上に形成されたクロック発振回路，ディジタル回路，バイアス電流供給回路及びアナログ回路からなる回路群に給電する半導体集積回路において、
前記回路群は、ウェル領域が互いに異なる前記クロック発振回路及び前記ディジタル回路からなる第１の回路群並びに前記バイアス電流供給回路及び前記アナログ回路からなる第２の回路群を備え、
前記クロック発振回路は前記バイアス電流供給回路から供給されるバイアス電流を受けて該バイアス電流に比例する前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路を備え、
前記第１の回路群の静止時において前記クロック発振回路の前記カレントミラー回路により定常的に流れる消費電流が、前記第２の回路群のウェル側給電線の電位を基板側給電線の電位に等しくすることにより前記バイアス電流供給回路からのバイアス電流供給が停止されて、０になるように構成されたことを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記半導体基板がＰ型半導体基板の場合は前記バイアス電流供給回路から前記クロック発振回路に供給されるバイアス電流をＰチャネルＭＯＳトランジスタから供給される電流とするとともに、前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路をＮチャネルＭＯＳトランジスタにより構成し、
前記半導体基板がＮ型半導体基板の場合は前記バイアス電流供給回路から前記クロック発振回路に供給されるバイアス電流をＮチャネルＭＯＳトランジスタから供給される電流とするとともに、前記クロック発振回路の内部バイアス電流を生成するカレントミラー回路をＰチャネルＭＯＳトランジスタにより構成することにより、
前記バイアス電流供給回路は、前記第２の回路群のウェル側給電線の電位を基板側給電線の電位に等しくすることにより、前記クロック発振回路への供給電流を０とすることを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路において、
前記第２の回路群がスイッチ端子を持ち、
前記バイアス電流供給回路は該バイアス電流供給回路を起動させるためのスタートアップ回路を有し、
該スタートアップ回路は前記第２の回路群のウェル側給電線と基板側給電線の間に接続された少なくとも抵抗及び前記スイッチ端子がゲートに接続されたトランジスタを有する直列回路を備えて、該直列回路に電流が流れることにより前記起動を行い、
前記スイッチ端子の電位をウェル側給電線または基板側給電線のうち前記スイッチ端子の電位をゲートに接続されたトランジスタがオフする側の電位とすることによって前記スタートアップ回路による起動が行われず前記バイアス電流供給回路からのバイアス電流供給が停止され、前記スイッチ端子の電位を前記スイッチ端子がゲートに接続されたトランジスタをオンする側の電位とすることによって前記スタートアップ回路による起動が行われて前記バイアス電流供給回路からのバイアス電流供給が行われるよう構成されたことを特徴とする半導体集積回路。 - 請求項２または３に記載の半導体集積回路において、
前記バイアス電流供給回路が前記アナログ回路にバイアス電流を供給し、
前記アナログ回路は内部バイアス電流を生成するカレントミラー回路で前記バイアス電流供給回路から供給されるバイアス電流を受けて、前記バイアス電流供給回路から供給されるバイアス電流に比例する内部バイアス電流を生成することにより、
前記バイアス電流供給回路からのバイアス電流供給が停止されたときに、第２の回路群が自身の消費電流を０とするように構成されたことを特徴とする半導体集積回路。 - 請求項３または４に記載の半導体集積回路において、
前記スイッチ端子とこのスイッチ端子への入力電位との間に、Ｐ型とＮ型の１対のトランジスタからなるインバータ回路を１つ以上挿入接続し、このインバータ回路には第２の回路群の給電線から給電するようにしたことを特徴とする半導体集積回路。
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