JP3742731B2 - Msk変調器、角度変調器、ディジタル信号発生器、msk変調方法及び記録媒体 - Google Patents
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Description
【発明の属する技術分野】
この発明は、MSK(Minimum Shift Keying)変調器及びMSK変調方法に関し、特に、データを高速に伝送するためのMSK変調器及びMSK変調方法に関する。
【0002】
【従来の技術】
ディジタル信号を伝送するための技術として、MSK変調の手法が広く用いられている。MSK変調は、伝送する対象であるディジタル信号の各ビットの論理値に従って、搬送波の(π/2)ラジアン分(すなわち、4分の1周期分)の区間の位相を、実質的に±(π/2)ラジアン、連続的に変化させる変調の手法である。
【0003】
MSK変調を行うMSK変調器としては、従来、例えば図6に示すものが知られていた。
図6のMSK変調器は、符号発生器101と、移相器102〜104と、発振器105及び106と、乗算器107〜110と、加算器111とを備えている。
【0004】
符号発生器101が生成した伝送対象のディジタル信号は乗算器107及び移相器102に供給され、移相器102に供給されたディジタル信号は(π/2)ラジアン位相を遅らされた上、乗算器108に供給される。
一方、発振器105から供給される正弦波等の基準信号は乗算器107及び移相器103に供給され、移相器103に供給された基準信号は(π/2)ラジアン位相を遅らされた上、乗算器108に供給される。
【0005】
乗算器107は、符号発生器101から供給されたディジタル信号及び発振器105から供給された基準信号の積を表す信号を生成して乗算器109に供給する。乗算器108は、移相器102から供給されたディジタル信号及び移相器103から供給された基準信号の積を表す信号を生成して乗算器110に供給する。
一方、発振器106から供給される正弦波等の搬送波は乗算器109及び移相器104に供給され、移相器104に供給された搬送波は(π/2)ラジアン位相を遅らされた上、乗算器110に供給される。
【0006】
乗算器109は、乗算器107から供給された信号及び発振器106から供給された搬送波の積を表す信号を生成して加算器111に供給する。乗算器110は、乗算器108から供給された信号及び移相器104から供給された搬送波の積を表す信号を生成して加算器111に供給する。
加算器111は、乗算器109及び110から供給された信号の和を表す信号を生成し、符号発生器101が供給しディジタル信号で搬送波をMSK変調したMSK変調波として出力する。
【0007】
【発明が解決しようとする課題】
しかし、図6に示すMSK変調器において、各部をアナログ回路によって構成した場合、アナログ回路の動作特性のばらつきや、浮遊容量、配線のインダクタンス等により動作が不安定になる。例えば、各移相器が自己に供給された信号を移相する量が実質的に(π/2)ラジアンとは異なる量になる、等の現象が起きる。そして、この現象は、移相する対象の信号の周波数が高くなるほど顕著になる。
【0008】
この問題を解決する手法としては、例えば特開平5−63742に開示されているような、MSK変調器の各部をディジタル回路により構成する手法が考えられる。
特開平5−63742に開示されている手法では、伝送対象のディジタル信号を1/2データ遅延回路により遅延させる等して生成された、互いに位相が(π/2)ラジアン異なる1組のベースバンド信号が、各々直列−並列変換される。並列信号に変換されたベースバンド信号は、タイミング発生回路が指定するRAM(Random Access Memory)に、アドレスデータとして供給される。
RAMは、マスタークロックと並列信号に変換されたベースバンド信号の各々との乗算結果を示す複数のデータを、当該ベースバンド信号の値をアドレスとする記憶領域に記憶しており、当該ベースバンド信号をアドレスデータとして供給されると、積を示すこれらのデータを出力する。
【0009】
しかし、特開平5−63742の技術において、ディジタル信号を例えば10メガサンプル毎秒程度の高速で伝送する場合、RAMが、後続するデータの変換が遅延しない程度に速くデータを読み出せるものでなければ、正常に変調を行えない。
【0010】
また、変換精度を高くするためには、RAMが記憶する乗算結果のパターンを多くする必要があり、しかも、一度に並列変換されるディジタル信号のビット数を大きくする必要がある。従って、RAMの記憶容量を大きくする必要が生じたり、また、直列−並列変換を行う回路等の構成を複雑にする必要が生じたりすることにより、装置の構成が複雑かつ大規模となる。
【0011】
なお、特開平5−63742の技術において用いられる1組のベースバンド信号を生成するための手法としては、信号を移相するアナログ回路や、移相のための複素数演算が可能なDSP(Digital Signal Processor)等のディジタル信号処理装置を用いる手法が考えられる。
【0012】
しかし、信号の移相をアナログ回路により行った場合は、上述の通り、信号を移相する量が実質的に(π/2)ラジアンとは異なる量になる、等の現象が起き、この現象は、10メガサンプル毎秒程度のデータを含む信号を移相する場合、回避することが極めて困難である。
【0013】
また、ディジタル信号処理装置に複素数演算を行わせる場合は、ディジタル信号処理装置の演算速度を超える速度でデータが供給されると、移相が正常に行われなくなる。このため、10メガサンプル毎秒程度のデータを含む信号の移相は、ディジタル信号処理装置による演算により正常に行うことが極めて困難である。
【0014】
この発明は上記実状に鑑みてなされたもので、ディジタル形式の高速のデータにより正確にMSK変調を行うためのMSK変調器及びMSK変調方法と、ディジタル形式の高速のデータによる正確なMSK変調を可能とするための構成とを提供することを目的とする。
【0015】
【課題を解決するための手段】
上記目的を達成するため、この発明の第1の観点にかかるMSK変調器は、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の(π/2)ラジアンの位相の遅れ及び進みにより表す第1のアナログ信号を表す第1のディジタル信号、及び前記第1のアナログ信号と位相が実質的に(π/2)ラジアン異なる第2のアナログ信号を表す第2のディジタル信号を生成するディジタル信号発生器と、
前記ディジタル信号発生器より前記第1及び第2のディジタル信号を取得してディジタル−アナログ変換し、前記第1及び第2のアナログ信号を生成するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器より前記第1及び第2のアナログ信号を取得し、前記搬送波及び当該第1のアナログ信号の各瞬時値の積と、前記搬送波を実質的に(π/2)ラジアン移相したもの及び当該第2のアナログ信号の各瞬時値の積との和又は差を表すMSK(Minimum Shift Keying)変調信号を生成する直交変調器と、を備え、
前記ディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第1の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第1のディジタル信号として前記ディジタル−アナログ変換器に供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第1の部分ビット列に属する第2の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第2のディジタル信号として前記ディジタル−アナログ変換器に供給する部分ビット列抽出回路と、を備える、
ことを特徴とする。
【0016】
このようなMSK変調器によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理によりMSK変調波が得られる。従って、このようなMSK変調器によれば、ディジタル形式の高速のデータにより正確にMSK変調が行われる。
【0017】
また、DSP等の複雑な信号処理装置によらず、MSK変調波を生成するためのディジタル信号を簡単な構成で生成する。これにより、ディジタル形式の高速のデータによる正確なMSK変調が行われる。
【0018】
この場合、前記双方向シフトレジスタは、前記信号ビットを1個取得する毎に、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向に前記ビット列を構成するビットの個数の4分の1に実質的に等しい回数シフトするものとすれば、互いに位相が(π/2)ラジアン異なる2つのアナログ信号を表すディジタル信号が簡単な構成により生成されるので、ディジタル形式の高速のデータによる正確なMSK変調が行われる。
【0019】
前記ディジタル−アナログ変換器は、
前記ディジタル信号発生器より取得した前記第1のディジタル信号が表す前記第1の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第1のアナログ信号を生成する手段と、
前記ディジタル信号発生器より取得した前記第2のディジタル信号が表す前記第2の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第2のアナログ信号を生成する手段と、
を備えるものとすれば、MSK変調波を生成するためのディジタル信号が、アナログ信号であるMSK変調波に変換される。
【0020】
前記ディジタル−アナログ変換器は、自己が取得した前記第1の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を正弦関数又は余弦関数に代入した値を表す前記アナログ値を表す前記第1のアナログ信号を生成し、自己が取得した前記第2の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を前記正弦関数又は前記余弦関数に代入した値を表す前記アナログ値を表す前記第2のアナログ信号を生成するものとすれば、MSK変調波の時間変化は、正弦関数ないし余弦関数を表すようになるので、MSK変調波の占有帯域幅が最小化される。
【0021】
前記直交変調器は、例えば、
前記搬送波を生成する搬送波発生器と、
前記搬送波と位相が実質的に(π/2)ラジアン異なる移相信号を生成する移相信号発生器と、
前記ディジタル−アナログ変換器より前記第1のアナログ信号を取得し、前記搬送波発生器より前記搬送波を取得して、取得した前記第1のアナログ信号及び前記搬送波の各瞬時値の積を表す第1の積信号を生成する第1の乗算器と、
前記ディジタル−アナログ変換器より前記第2のアナログ信号を取得し、前記移相信号発生器より前記移相信号を取得して、取得した前記第2のアナログ信号及び前記搬送波の各瞬時値の積を表す第2の積信号を生成する第2の乗算器と、
前記第1及び第2の乗算器より前記第1及び第2の積信号を取得し、取得した前記第1及び第2の積信号の各瞬時値の和又は差を表す前記MSK変調信号を生成する加算器と、
を備えるものとすればよい。
【0022】
また、この発明の第2の観点にかかる角度変調器は、
ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の、位相を表す各ビットに、当該位相を瞬時値へと変換するための固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する、
ことを特徴とする。
あるいは、前記角度変調器は、ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の各ビットに固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する角度変調器であって、各前記ディジタル信号は、実質的に連続する一部が互いに同一の論理値を有するビット列を、前記角度変調波の信号成分が表す値に固有の所定の方向に循環シフトし、循環シフトした前記ビット列より、実質的に連続するビットから構成される部分ビット列を複数抽出することにより生成されることを特徴とするものであってもよい。
【0023】
このような角度変調器によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理により角度変調波が得られる。従って、このような角度変調器によれば、ディジタル形式の高速のデータにより正確に、MSK変調等の角度変調が行われる。
【0024】
各前記ディジタル信号は、実質的に連続する一部が互いに同一の論理値を有するビット列を、前記角度変調波の信号成分が表す値に固有の所定の方向に循環シフトし、循環シフトした前記ビット列より、実質的に連続するビットから構成される部分ビット列を複数抽出することにより生成される、
これにより、DSP等の複雑な信号処理装置によらず、角度変調波を生成するためのディジタル信号を簡単な構成で生成する。これにより、ディジタル形式の高速のデータによる正確な角度変調が行われる。
【0025】
また、この発明の第3の観点にかかるディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記ビット列を構成する各ビットの論理値を、前記配列に沿った所定の方向にシフトするシフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される部分ビット列が表す値を前記シフトレジスタより取得してディジタル信号として外部に供給する部分ビット列抽出回路と、を備える、
ことを特徴とする。
【0026】
このようなディジタル信号発生器によれば、DSP等の複雑な信号処理装置によらず、MSK変調波を生成するためのディジタル信号が簡単な構成で生成される。従って、ディジタル形式の高速のデータによる正確なMSK変調が可能となる。
【0027】
また、この発明の第4の観点にかかるMSK変調方法は、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の(π/2)ラジアンの位相の遅れ及び進みにより表す第1のアナログ信号を表す第1のディジタル信号、及び前記第1のアナログ信号と位相が実質的に(π/2)ラジアン異なる第2のアナログ信号を表す第2のディジタル信号を生成するディジタル信号発生ステップと、
前記ディジタル信号発生ステップが生成した前記第1及び第2のディジタル信号を取得してディジタル−アナログ変換し、前記第1及び第2のアナログ信号を生成するディジタル−アナログ変換ステップと、
前記ディジタル−アナログ変換ステップが生成した前記第1及び第2のアナログ信号を取得し、前記搬送波及び当該第1のアナログ信号の各瞬時値の積と、前記搬送波を実質的に(π/2)ラジアン移相したもの及び当該第2のアナログ信号の各瞬時値の積との和又は差を表すMSK(Minimum Shift Keying)変調信号を生成する直交変調ステップと、を備え、
前記ディジタル信号発生ステップは、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶し、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトステップと、
前記ビット列のうち実質的に半数の連続するビットから構成される第1の部分ビット列が表す値を取得して、前記第1のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第1の部分ビット列に属する第2の部分ビット列が表す値を取得して、前記第2のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供する部分ビット列抽出ステップと、を備える、
ことを特徴とする。
【0028】
このようなMSK変調方法によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理によりMSK変調波が得られる。従って、このようなMSK変調方法によれば、ディジタル形式の高速のデータにより正確にMSK変調が行われる。
【0029】
また、この発明の第5の観点にかかるコンピュータ読み取り可能な記録媒体は、
コンピュータを、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、変調対象のディジタル信号を構成する信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち半数の連続するビットから構成される第1の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記信号ビットの論理値を、所定時間における(π/2)ラジアンの位相の遅れ及び進みにより表す第1のディジタル信号として供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第1の部分ビット列に属する第2の部分ビット列が表す値を前記双方向シフトレジスタより取得し、前記第1のアナログ信号と位相が実質的に(π/2)ラジアン異なる第2のアナログ信号を表す第2のディジタル信号として供給する部分ビット列抽出回路と、
して機能させるためのプログラムを記録したことを特徴とする。
【0030】
このような記録媒体に記録されたプログラムを実行するコンピュータによれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理により、MSK変調波を生成するためのディジタル信号が得られる。従って、このようなコンピュータによれば、ディジタル形式の高速のデータにより正確にMSK変調が行われる。
【0033】
【発明の実施の形態】
以下、この発明の実施の形態にかかるディジタルMSK変調器を、MSK送信機を例として説明する。
図1は、この発明の実施の形態にかかるMSK送信機の構成の一例を示す。
図示するように、このMSK送信機は、符号発生器1と、双方向シフトレジスタ2と、重み付け加算器3I及び3Qと、シフトパルス発生器4と、ローパスフィルタ5I及び5Qと、乗算器6I及び6Qと、第1局部発振器7と、移相器8と、加算器9と、混合器10と、第2局部発振器11と、RF(Radio Frequency)増幅器12と、アンテナ13とより構成される。
【0034】
符号発生器1はコンピュータ等からなり、送信する対象の情報を表すディジタル信号を生成し、生成したディジタル信号を双方向シフトレジスタ2に供給する。
符号発生器1が双方向シフトレジスタ2に供給するディジタル信号のボーレートは、実質的に、シフトパルス発生器4が発するシフトパルスの周波数の4分の1である。また、符号発生器1が生成するディジタル信号は、シフトパルスに同期している。具体的には、符号発生器1が生成するディジタル信号の論理値の遷移(立ち上がり及び立ち下がり)は、シフトパルスの立ち上がりと実質的に同時に起こるようになっている。
【0035】
双方向シフトレジスタ2は、ディジタル信号発生器を構成するものである。
双方向シフトレジスタ2は、最上位ビットから最下位ビットまで1列に並ぶ配列をなす16ビットのデータを格納するメモリと、初期化部とを備え、また、図1に示すように、同期入力端と、データ入力端と、12個のデータ出力端OUT1〜OUT12とを備える。
なお、データ出力端OUT1〜OUT12は、部分ビット列抽出回路を構成するものである。
【0036】
双方向シフトレジスタ2は、シフトパルス発生器4から自己の同期入力端にシフトパルスの供給を受け、また、符号発生器1から自己のデータ入力端にディジタル信号の供給を受ける。そして、シフトパルス発生器4からシフトパルスを供給される度に、そのシフトパルスが供給された時点において符号発生器1から供給されているディジタル信号の二値論理値が”1”であれば自己のメモリに格納されているデータを左に1ビット分循環シフトさせ、”0”であれば右に1ビット分循環シフトさせる。
【0037】
換言すれば、双方向シフトレジスタ2のメモリが格納する16ビットのデータは、実質的には円環をなすように配列されている。そして、双方向シフトレジスタ2の同期入力端にシフトパルスが供給された時点において符号発生器1から供給されているディジタル信号の二値論理値が”1”であれば自己のメモリに格納されているデータをこの円環に沿って一定の方向に1ビット分シフトさせる。また、”0”であれば、”1”であった場合とは逆方向に1ビット分シフトさせる。
【0038】
双方向シフトレジスタ2のデータ出力端OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8、OUT9、OUT10、OUT11及びOUT12は、順に、自己のメモリが格納する16ビットのデータのうち下位から1番目、2番目、3番目、4番目、5番目、6番目、7番目、8番目、9番目、10番目、11番目及び12番目のビットの二値論理値を表す信号を出力する。
【0039】
図2は、双方向シフトレジスタ2のメモリが格納する各ビットの具体的な配列を模式的に示す図である。双方向シフトレジスタ2は、シフトパルスが供給された時点において、符号発生器1から供給されているディジタル信号の二値論理値が”1”である場合、図示するように、自己のメモリに格納されている各ビットの内容を、直近の上位のビットに転記する。ただし、最上位ビットの内容は、最下位ビットに転記する。
一方、シフトパルスが供給された時点において符号発生器1から供給されているディジタル信号の二値論理値が”0”である場合、図示するように、自己のメモリに格納されている各ビットの内容を、直近の下位のビットに転記する。ただし、最下位ビットの内容は、最上位ビットに転記する。
【0040】
また、双方向シフトレジスタ2の初期化部は、このMSK送信機が起動したことを検知して、自己のメモリに格納されている16ビットのデータが、2進数”0000000011111111”を表すようにする。すなわち、自己のメモリに格納されている各ビットのうち、下位8ビットをセットし、上位8ビットをリセットする。
【0041】
従って、このMSK送信機が動作している間、双方向シフトレジスタ2のメモリに格納されている16ビットのデータは、最上位ビットと最下位ビットが連続しているものとしてみれば、図2に示すように、セットされているビットとリセットされているビットが、いずれも8個連続している状態に保たれる。
【0042】
双方向シフトレジスタ2は、具体的には、例えば図3に示す物理的構成を有する。図3に示す双方向シフトレジスタ2は、マルチプレクサMUX1〜MUX16と、ラッチDL1〜DL16と、初期化回路INIとを備える。
【0043】
マルチプレクサMUX1〜MUX16は、互いに実質的に同一のものであり、それぞれ、第1入力端子Aと、第2入力端子Bと、セレクト端子Sと、出力端子Yとを備える。
そして、マルチプレクサMUX1〜MUX16の各々は、各自のセレクト端子Sに印加されている電圧が表す二値論理値が”0”であるとき、第1入力端子Aに印加されている電圧を出力端子Yに発生させる。また、各自のセレクト端子Sに印加されている電圧が表す二値論理値が”1”であるとき、第2入力端子Bに印加されている電圧を出力端子Yに発生させる。
【0044】
マルチプレクサMUX1、MUX2、MUX3、MUX4、MUX5、MUX6、MUX7、MUX8、MUX9、MUX10、MUX11、MUX12、MUX13、MUX14、MUX15及びMUX16の出力端子Yは、順に、ラッチDL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8、DL9、DL10、DL11、DL12、DL13、DL14、DL15及びDL16のデータ入力端子Dに1対1に接続されている。
マルチプレクサMUX1〜MUX16のセレクト端子Sは、互いに接続され、双方向シフトレジスタ2のデータ入力端をなしている。
【0045】
ラッチDL1〜DL16は、互いに実質的に同一のものであり、双方向シフトレジスタのメモリの機能を行うものである。ラッチDL1〜DL16は、それぞれ、データ入力端子Dと、出力端子Qと、クロック端子CKと、プリセット端子PRNと、クリア端子CLRとを備える。
【0046】
ラッチDL1〜DL16の各々は、各自のクロック端子CKに印加されている電圧が示す二値論理値が”1”から”0”に遷移すると、遷移があったことを検知し、遷移を検知した時点においてデータ入力端子に印加されていた電圧が表す二値論理値を記憶し、記憶した二値論理値を表す電圧を、出力端子Qに発生させる。ただし、プリセット端子PRNに二値論理値”0”を表す電圧が印加されているときは、出力端子Qには二値論理値”1”を表す電圧を発生させ、クリア端子CLRに二値論理値”0”を表す電圧が印加されているときは、二値論理値”0”を表す電圧を出力端子Qに発生させる。
【0047】
ラッチDL1が記憶する二値論理値は、双方向シフトレジスタ2のメモリの最下位ビットの二値論理値をなす。以下、ラッチDL2、DL3、DL4、DL5、DL6、DL7、DL8、DL9、DL10、DL11、DL12、DL13、DL14、DL15及びDL16が記憶する二値論理値は、双方向シフトレジスタ2のメモリの最下位からみて、順に、2番目、3番目、4番目、5番目、6番目、7番目、8番目、9番目、10番目、11番目、12番目、13番目、14番目、15番目及び16番目のビットの二値論理値をなす。
【0048】
ラッチDL1〜DL16の各々は、その出力端子Qに、双方向シフトレジスタ2のメモリの各ビットのうち各自が記憶するビットの二値論理値を表す電圧を発生させる。そして、ラッチDL1、DL2、DL3、DL4、DL5、DL6、DL7、DL8、DL9、DL10、DL11及びDL12の各々の出力端子Qは、順に、双方向シフトレジスタ2のデータ出力端OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8、OUT9、OUT10、OUT11及びOUT12をなす。
【0049】
ラッチDL1〜DL16の各々の出力端子Qは、各自が記憶するビットより1つ上位のビットを記憶するラッチのデータ入力端子に接続されたマルチプレクサの第1入力端子Aと、各自が記憶するビットより1つ下位のビットを記憶するラッチに接続されたマルチプレクサの第2入力端子Bとに接続されている。
ただし、ラッチDL1の出力端子Qは、マルチプレクサMUX16の第2入力端子Bと、マルチプレクサMUX2の第1入力端子Aとに接続され、ラッチDL16の出力端子Qは、マルチプレクサMUX15の第2入力端子Bと、マルチプレクサMUX1の第1入力端子Aとに接続されている。
【0050】
ラッチDL1〜DL16のクロック端子CKは互いに接続され、双方向シフトレジスタ2の同期入力端をなす。ラッチDL1〜DL8のクリア端子CLRと、ラッチDL9〜DL16のプリセット端子PRNとは、初期化回路INIに接続されている。
なお、ラッチDL1〜DL8のプリセット端子PRN、及びラッチDL9〜DL16のクリア端子CLRが有する機能は使用されない。従って、ラッチDL1〜DL8のプリセット端子PRN及びラッチDL9〜DL16のクリア端子CLRは、例えば、図3の双方向シフトレジスタ2が誤動作することを避けるため、いずれも、二値論理値”1”を表す電圧を供給する任意の電圧源(具体的には、例えば、図3の双方向シフトレジスタ2を駆動するための図示しない直流電源の正極)に接続される。
【0051】
初期化回路INIは、双方向シフトレジスタ2の初期化部を構成するものであり、例えば、このMSK送信機に供給される直流の電源電圧を積分する回路等を備える。初期化回路INIは、このMSK送信機が起動したことを検知し、ラッチDL1〜DL8のクリア端子CLRと、ラッチDL9〜DL16のプリセット端子PRNとに、論理値”0”を表す信号を一定時間供給する。これにより、ラッチDL1〜DL16が記憶する16ビットのデータは、2進数”0000000011111111”を表すようになる。
【0052】
重み付け加算器3I及び3Qは、ディジタル−アナログ変換器を構成するものである。
重み付け加算器3Iは、双方向シフトレジスタ2のメモリに格納されている各ビットのうち、下位から5〜12番目にあたる8個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力するものである。
【0053】
具体的には、重み付け加算器3Iは、例えば、双方向シフトレジスタ2のメモリの各ビットのうち下位からの順番がkであるものの二値論理値をX(k)としたとき、数式1の右辺により表される値SIを表すアナログ信号を出力する。
【0054】
【数1】
【0055】
重み付け加算器3Iは、具体的には、例えば図4に示す構成を有する。
図4に示す重み付け加算器3Iは、抵抗器R1〜R8を備える。
抵抗器R1の一端は、双方向シフトレジスタ2のデータ出力端OUT5から信号の供給を受けるための第1の入力端をなす。以下、抵抗器R2、R3、R4、R5、R6、R7及びR8の一端は、順に、双方向シフトレジスタ2のデータ出力端OUT6、OUT7、OUT8、OUT9、OUT10、OUT11及びOUT12から信号の供給を受けるための第2、第3、第4、第5、第6、第7及び第8の入力端をなす。
抵抗器R1〜R8の他端同士は、互いに接続されて1個の出力端をなしている。
【0056】
抵抗器R1、R2、R3及びR4の抵抗値を、順にr1、r2、r3及びr4とすると、抵抗値r1〜r4には、実質的に、数式2に示す関係がある。
【数2】
r1:r2:r3:r4
={sin(π/2)−sin(3・π/8) }−1
:{sin(3・π/8)−sin(π/4)}−1
:{sin(π/4)−sin(π/8)}−1
:{sin(π/8)}−1
【0057】
抵抗器R5の抵抗値は抵抗器R4の抵抗値r4に実質的に等しく、抵抗器R6の抵抗値は抵抗器R3の抵抗値r3に実質的に等しく、抵抗器R7の抵抗値は抵抗器R2の抵抗値r2に実質的に等しく、抵抗器R8の抵抗値は抵抗器R1の抵抗値r1に実質的に等しい。
【0058】
図4に示す重み付け加算器3Iの出力端に負荷の一端を接続し、負荷の他端を一定の電圧に保ち、第1〜第8の入力端に、上述の論理値X(5)〜X(12)を表す正論理のディジタル電圧(すなわち、二値論理値を表す二値の電圧であって、論理値”1”を表す電圧が論理値”0”を表す電圧より高いもの)を印加したとする。この場合、当該負荷に流れる電流の最大値をIImaxとすると、当該負荷には、数式3に示す値IIに実質的に等しい量の電流が流れる。したがって、当該負荷に流れる電流の量は、上述の値SIを表すものとなる。
【0059】
【数3】
II=IImax・{(SI+1)/2}
【0060】
重み付け加算器3Qは、重み付け加算器3Iと実質的に同一の構成を有しており、双方向シフトレジスタ2のメモリに格納されている各ビットのうち、下位から1〜8番目にあたる8個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。
具体的には、重み付け加算器3Qは、例えば、数式4により表される値SQを表すアナログ信号を出力する。
【0061】
【数4】
【0062】
重み付け加算器3Qの物理的構成が、図4に示す重み付け加算器3Iの構成と実質的に等しい場合、重み付け加算器3Qの第1、第2、第3、第4、第5、第6、第7及び第8の入力端は、順に、双方向シフトレジスタ2のデータ出力端OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7及びOUT8から信号の供給を受ける。
そして、重み付け加算器3Qの出力端に負荷の一端を接続し、負荷の他端を一定の電圧に保ち、第1〜第8の入力端に、上述の論理値X(1)〜X(8)を表す正論理のディジタル電圧を印加した場合、当該負荷に流れる電流の最大値をIQmaxとすると、当該負荷には、上述の値SQを表すものとして、数式5に示す値IQに実質的に等しい量の電流が流れる。
【0063】
【数5】
IQ=IQmax・{(SQ+1)/2}
【0064】
シフトパルス発生器4は、矩形波発振器等を備え、シフトパルスを生成して双方向シフトレジスタ2の同期入力端に供給する。シフトパルスの周波数は、実質的に、符号発生器1が双方向シフトレジスタ2に供給するディジタル信号のボーレートの4倍である。
【0065】
ローパスフィルタ5Iは、重み付け加算器3Iが出力した信号のうち、シフトパルス発生器4が発生するシフトパルス周波数の2分の1を超える周波数(すなわち、符号発生器1が発生するディジタル符号の周波数のナイキスト周波数を超える周波数)の成分を実質的に遮断し、その他の成分を通過させる。
ローパスフィルタ5Qは、ローパスフィルタ5Iと実質的に同一の周波数特性を有し、重み付け加算器3Qが出力した信号を濾波する。
【0066】
乗算器6I及び6Q、第1局部発振器7、移相器8及び加算器9は、直交変調器を構成するものである。
乗算器6Iは、ローパスフィルタ5Iを通過した信号及び第1局部発振器7が生成する信号の積を表す信号(すなわち、任意の時点において、ローパスフィルタ5Iを通過した信号が表す値の瞬時値及び第1局部発振器7が生成する信号が表す値の瞬時値の積を表す瞬時値を有する信号)を生成して、加算器9に供給する。
乗算器6Qは乗算器6Iと実質的に同一のものであり、ローパスフィルタ5Qを通過した信号と、移相器8が生成する信号との積を表す信号を生成して、加算器9に供給する。
【0067】
第1局部発振器7は、余弦波を生成する発振器を備え、周波数が所定の中間周波数に合致する余弦波を表す信号を生成し、乗算器6I及び移相器8に供給する。
移相器8は、第1局部発振器7から供給された信号を取得し、取得した信号が表す余弦波より位相が実質的に(π/2)ラジアン進んだ信号を生成して、生成した信号を乗算器6Qに供給する。
【0068】
加算器9は、乗算器6I及び6Qから供給される信号の和を表す信号(すなわち、任意の時点において、乗算器6I及び6Qから同時に供給される信号の値の和を表す瞬時値を有する信号)を生成して、混合器10に供給する。
【0069】
混合器10は、加算器9及び第2局部発振器11から供給される2つの信号の積を表す信号のうち、その周波数が、加算器9及び第2局部発振器11から供給される2つの信号の周波数の和に実質的に等しい成分を表す信号を生成して、RF増幅器12に供給する。
第2局部発振器11は、正弦波を生成する発振器を備え、中間周波数(つまり、第1局部発振器7が発する信号の周波数)と所定の搬送波周波数との差に実質的に等しい周波数を有する正弦波を表す信号を生成し、混合器10に供給する。
【0070】
RF増幅器12は、混合器10から供給された信号を増幅してアンテナ13に供給し、アンテナ13は、自己に供給された信号を電磁波として放射する。
【0071】
(動作)
次に、このMSK送信機の動作を説明する。
このMSK送信機が起動すると、双方向シフトレジスタ2の初期化部が電源の投入を検知して、双方向シフトレジスタ2のメモリを初期状態にする(すなわち、メモリに格納された16ビットのデータが、2進数”0000000011111111”を表すようにする)。
【0072】
次に、符号発生器1が、送信する対象の情報を表すディジタル信号を生成し、生成したディジタル信号を、双方向シフトレジスタ2のデータ入力端に供給する。
一方、シフトパルス発生器4は、シフトパルスを生成して双方向シフトレジスタ2の同期入力端に供給する。
【0073】
双方向シフトレジスタ2は、シフトパルス発生器4から自己の同期入力端にシフトパルスの供給を受け、また、符号発生器1から自己のデータ入力端にディジタル信号の供給を受ける。
そして、シフトパルス発生器4からシフトパルスを供給される度に、そのシフトパルスが供給された時点において符号発生器1から供給されているディジタル信号の二値論理値に従い、自己のメモリに格納されているデータを右又は左に循環シフトさせる。
【0074】
符号発生器1が双方向シフトレジスタ2に供給するディジタル信号のボーレートは、実質的に、シフトパルス発生器4が発するシフトパルスの周波数の4分の1である。従って、1ビットのディジタル信号が双方向シフトレジスタ2のデータ入力端に供給され始めてから、次の1ビットのディジタル信号が供給され始めるまでの間に、双方向シフトレジスタ2の同期入力端に供給されているシフトパルスは、4回立ち上がる。
このため、1ビットのディジタル信号の供給の開始から終了までの間に、双方向シフトレジスタ2のメモリの各ビットは、右に4回又は左に4回、循環シフトされる。
【0075】
そして、重み付け加算器3Iは、双方向シフトレジスタ2のメモリに格納されている各ビットのうち、下位から5〜12番目にあたる8個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。また、重み付け加算器3Qは、各ビットのうち下位から1〜8番目にあたる8個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。
【0076】
双方向シフトレジスタ2のメモリの各ビットの論理値が、初期状態から回数kだけ左に循環シフトした状態に等しい状態において、重み付け加算器3Iから出力されるアナログ信号が表す値SI(k)は、例えば、数式6で表される。
【0077】
【数6】
SI(k)=cos[{k・(π/8)}+(π/2)]
(ただし、πは円周率、kは0以上15以下の整数)
【0078】
一方、双方向シフトレジスタ2のメモリの各ビットの論理値が、初期状態から回数kだけ左に循環シフトした状態に等しい状態において、重み付け加算器3Qから出力されるアナログ信号が表す値SQ(k)は、例えば、数式7で表される。
【0079】
【数7】
SQ(k)=sin[{k・(π/8)}+(π/2)]
(ただし、πは円周率、kは0以上15以下の整数)
【0080】
kの値は時間変化するので、以下、時刻tにおけるkの値をk(t)とすれば、時刻tにおいて重み付け加算器3Iから出力されるアナログ信号の値SI(t)及び時刻tにおいて重み付け加算器3Qから出力されるアナログ信号の値SQ(t)は、例えば、数式8及び数式9により表される。
【0081】
【数8】
SI(t)=cos[{(π/8)・k(t)}+(π/2)]
【数9】
SQ(t)=sin[{(π/8)・k(t)}+(π/2)]
【0082】
アナログ信号SI(t)及びSQ(t)の位相及び波形の変化を、以下、図5を参照して具体的に説明する。
例えば、論理値”1”の1ビットのディジタル信号D1が双方向シフトレジスタ2のデータ入力端に供給され始めた時点において、双方向シフトレジスタ2のメモリの各ビットが初期状態にあったとする。そして、符号発生器1が発生するディジタル信号のボーレートがbsであったとする。
この場合、アナログ信号SI(t)及びSQ(t)の位相及び波形の変化は、例えば図5に示すようになる。
【0083】
すなわち、ディジタル信号D1の供給の開始から終了までの間に重み付け加算器3Iから出力されるアナログ信号SI(t)の波形は、図5に示すように、周波数が(bs/4)である余弦波のうち位相角が(π/2)以上π以下である4分の1周期分の区間を、区間の先頭から16分の1周期間隔で4点標本化したものを表すものとなる。
また、重み付け加算器3Qから出力されるアナログ信号の波形は、図示するように、周波数(bs/4)の正弦波のうち位相角が(π/2)以上π以下である4分の1周期分の区間を、区間の先頭から16分の1周期間隔で4点標本化したものを表すものとなる。
また、アナログ信号SI(t)及びSQ(t)の位相は、図示するように、いずれも実質的に時間{1/(4・bs)}間隔で(π/8)ラジアンずつ、合計(π/2)ラジアン進む。
【0084】
続いて、論理値”1”の1ビットのディジタル信号D2が更に双方向シフトレジスタ2のデータ入力端に供給されたとする。この場合、ディジタル信号D2の供給開始から終了までの間に重み付け加算器3I及び3Qから出力されるアナログ信号の波形は、図示するように、周波数(bs/4)の余弦波及び正弦波のうち位相角がπ以上{3・(π/2)}以下である4分の1周期分の区間を、区間の先頭から16分の1周期間隔で4点標本化したものを表すものとなる。
また、アナログ信号SI(t)及びSQ(t)の位相は、図示するように、いずれも実質的に時間{1/(4・bs)}間隔で(π/8)ラジアンずつ、合計(π/2)ラジアン更に進む。
【0085】
続いて、論理値”0”の1ビットのディジタル信号D3が更に双方向シフトレジスタ2のデータ入力端に供給されたとする。この場合、ディジタル信号D3の供給開始から終了までの間に重み付け加算器3I及び3Qから出力されるアナログ信号の波形は、図示するように、周波数(bs/4)の余弦波及び正弦波のうち位相角がπ以上{3・(π/2)}以下である4分の1周期分の区間を、区間の末尾から16分の1周期間隔で、時間を遡る方向に4点標本化したものを表すものとなる。
また、アナログ信号SI(t)及びSQ(t)の位相は、図示するように、いずれも実質的に時間{1/(4・bs)}間隔で(π/8)ラジアンずつ、合計(π/2)ラジアン戻る。
【0086】
重み付け加算器3Iから出力されたアナログ信号のうち、シフトパルスの周波数の2分の1以下の周波数成分は、ローパスフィルタ5Iを通過して、乗算器6Iに供給される。同様に、重み付け加算器3Qから出力されたアナログ信号のうち、シフトパルスの周波数の2分の1以下の周波数成分は、ローパスフィルタ5Qを通過して、乗算器6Qに供給される。
【0087】
一方、第1局部発振器7は、周波数が中間周波数fcに合致する余弦波を表す信号(具体的には、例えば、数式10によりvI(t)として表される信号)を生成して、乗算器6I及び移相器8に供給する。
【数10】
vI(t)=A0・cos(ωc・t)
(ただし、A0は振幅、ωc=2・π・fc)
【0088】
移相器8は、第1局部発振器7から信号vI(t)を供給されると、信号vI(t)の位相を(π/2)ラジアン遅らせた信号vQ(t)を生成して、乗算器6Qに供給する。信号vQ(t)の値は、具体的には、例えば、数式11により表される。
【数11】
vQ(t)=A0・sin(ωc・t)
【0089】
乗算器6Iは、ローパスフィルタ5Iを通過した信号SI(k)の値及び第1局部発振器7が生成する信号vI(t)の値の積を表す信号を生成して、混合器10に供給する。乗算器6Iから加算器9に供給される信号をI(t)とすると、I(t)の瞬時値は、例えば数式12により表される。
【数12】
(ただし、B0は振幅)
【0090】
乗算器6Qは、乗算器6Iと同様にして、ローパスフィルタ5Qを通過した信号SQ(k)の値及び移相器8が生成する信号vQ(t)の値の積を表す信号を生成し、混合器10に供給する。乗算器6Qから加算器9に供給される信号をQ(t)とすると、Q(t)の瞬時値は、例えば数式13により表される。
【数13】
【0091】
加算器9は、乗算器6I及び6Qから供給される信号の和を表す信号として、例えば数式14に示す瞬時値を有する信号S(t)を生成して、混合器10に供給する。このようにして得られた信号S(t)は、周波数fcの搬送波を、符号発生器1から供給されるディジタル信号でMSK変調して得られるMSK変調波を表すものである。
【0092】
【数14】
【0093】
第2局部発振器11は、搬送波周波数fと中間周波数fcとの差(f−fc)に実質的に等しい周波数の正弦波を表す信号v(t)を生成し、混合器10に供給する。信号v(t)の値は、具体的には、例えば数式15により表される。
【数15】
v(t)=C0・sin{(ω−ωc)・t}
(ただし、C0は振幅、ω=2・π・f)
【0094】
混合器10は、加算器9から供給される信号S(t)及び第2局部発振器11から供給される信号v(t)を供給されると、これら2つの信号の積を表す信号のうち、その周波数が、これら2つの信号の周波数の和に実質的に等しい成分を表す信号F(t)を生成して、RF増幅器12に供給する。信号F(t)の値は、具体的には、例えば数式16により表される。
【0095】
【数16】
F(t)=D0・sin[(ω・t)−{(π/8)・k(t)}]
(ただし、D0は振幅)
【0096】
k(t)の値は、符号発生器1からの1ビットのディジタル信号の供給開始から供給終了までの間に、当該ディジタル信号の長さの4分の1に実質的に等しい時間間隔で1ずつ、合計4だけ増加するか、又は当該時間間隔で1ずつ、合計4だけ減少する。
従って、信号F(t)の位相は、符号発生器1からの1ビットのディジタル信号の供給開始から供給終了までの間に、当該ディジタル信号の長さの4分の1に実質的に等しい時間間隔で(π/8)ラジアンずつ、合計(π/2)ラジアンだけ進むか、又は当該時間間隔で(π/8)ラジアンずつ、合計(π/2)ラジアンだけ遅れる。
このようにして得られた信号F(t)は、周波数fの搬送波を、符号発生器1から供給されるディジタル信号でMSK変調して得られるMSK変調波を表すものである。
【0097】
RF増幅器12は、混合器10から供給された信号F(t)を増幅してアンテナ13に供給し、アンテナ13から、瞬時値が信号F(t)の瞬時値に実質的に比例したMSK変調波が、電磁波として放射される。
【0098】
なお、このMSK送信機の構成は、上述のものに限られない。
例えば、符号発生器1や、双方向シフトレジスタ2や、シフトパルス発生器4の一部又は全部は、DSP(Digital Signal Processor)やCPU(Central Processing Unit)から構成されていてもよい。また、重み付け加算器3I及び3Qの少なくとも一方は、D/A(Digital-to-Analog)変換器から構成されていてもよい。更に、ローパスフィルタ5I及び5Qや、乗算器6I及び6Qや、第1局部発振器7や、移相器8や、加算器9の機能の一部又は全部が、A/D(Analog-to-Digital)変換器、DSP及びD/A変換器から構成されていてもよい。
【0099】
また、このMSK送信機は、生成したMSK変調波をアンテナ13から放射する必要はなく、例えば、生成したMSK変調波を有線回線を介して伝送してもよい。また、伝送する対象のディジタル信号は、予め更に任意の手法による変調が加えられているものであってもよい。また、混合器10、第2局部発振器11及びRF増幅器12はいずれも必要なものではなく、省略可能である。
【0100】
また、重み付け加算器3I及び3Qが、自己に供給される各ビットに乗ずる重みは任意であり、MSK変調波の占有帯域幅が所望の値以下となる限り、必ずしも、重み付け加算器3I及び3Qが、余弦波ないし正弦波の一部を標本化したものを表すアナログ信号を出力するような重み付けがなされていなくてもよい。従って、例えば、重み付け加算器3I及び3Qが、三角波の一部を標本化したものを表すアナログ信号を出力するようにしてもよい。
【0101】
また、双方向シフトレジスタ2が重み付け加算器3Iに供給する信号は下位から5〜12番目のビットの論理値を表すものである必要はなく、また、重み付け加算器3Qに供給する信号は、下位から1〜8番目のビットの論理値を表すものである必要はない。
重み付け加算器3I及び3Qに供給される信号は、
(1)いずれも、双方向シフトレジスタ2が記憶するビットの配列のうち、最上位ビットと最下位ビットとが連続しているものとして扱った場合に実質的に半数の連続するビットを表すものであり、
(2)重み付け加算器3Qに供給される信号が表すビットの実質的に半数が、重み付け加算器3Iに供給される信号が表すビットと重複する、
ものであればよい。
【0102】
また、双方向シフトレジスタ2のメモリが格納するデータのビット数は16ビットである必要はなく、例えば8ビットや、32ビットでもよい。
また、所望の変調の精度が得られる限り、重み付け加算器3I及び3Qが双方向シフトレジスタ2から取得する信号のビット数は異なっていてもよい。この場合、双方向シフトレジスタ2のメモリが格納するデータのビット数は奇数でもよい。また、所望の変調の精度が得られる限り、重み付け加算器3I及び3Qが出力する信号の位相は互いに正確に(π/2)ラジアン異なっていなくてもよい。
【0103】
以上、この発明にかかるMSK変調器を説明したが、この発明のMSK変調器は、専用のシステムによらず、通常のコンピュータシステムを用いて実現可能である。例えば、A/D変換器、D/A変換器を備えるパーソナルコンピュータに、上述の動作を実行するためのプログラムを格納した媒体(フロッピーディスク、CD−ROM等)から該プログラムをインストールすることにより、処理を実行するMSK変調器を構成することができる。
【0104】
また、コンピュータにプログラムを供給するための媒体は、通信媒体(通信回線、通信ネットワーク、通信システムのように、一時的且つ流動的にプログラムを保持する媒体)でも良い。例えば、通信ネットワークの掲示板(BBS)に該プログラムを掲示し、これをネットワークを介して配信してもよい。ネットワークを介した配信は、該プログラムにより搬送波を変調して得られる変調波を伝送することにより行ってもよい。
そして、このプログラムを起動し、OSの制御下に、他のアプリケーションプログラムと同様に実行することにより、上述の処理を実行することができる。
【0105】
なお、OSが処理の一部を分担する場合、あるいは、OSが本願発明の1つの構成要素の一部を構成するような場合には、記録媒体には、その部分を除いたプログラムを格納してもよい。この場合も、この発明では、その記録媒体には、コンピュータが実行する各機能又はステップを実行するためのプログラムが格納されているものとする。
【0106】
【発明の効果】
以上説明したように、この発明によれば、ディジタル形式の高速のデータにより正確にMSK変調を行うためのMSK変調器及びMSK変調方法と、ディジタル形式の高速のデータによる正確なMSK変調を可能とするための構成とが実現される。
【図面の簡単な説明】
【図1】この発明の実施の形態にかかるMSK送信機の基本構成を示すブロック図である。
【図2】双方向シフトレジスタのメモリが格納するデータの各ビットの配列を模式的に示す図である。
【図3】双方向シフトレジスタの物理的構成を示す回路図である。
【図4】重み付け加算器の物理的構成を示す回路図である。
【図5】伝送対象のディジタル信号の波形、図1のMSK送信機の重み付け加算器が出力する信号の波形及び位相を示すグラフである。
【図6】従来のMSK変調器の構成を示すブロック図である。
【符号の説明】
1 符号発生器
2 双方向シフトレジスタ
3I、3Q 重み付け加算器
4 シフトパルス発生器
5I、5Q ローパスフィルタ
6I、6Q 乗算器
7 第1局部発振器
8 移相器
9 加算器
10 混合器
11 第2局部発振器
12 RF増幅器
13 アンテナ
MUX1〜MUX16 マルチプレクサ
DL1〜DL16 ラッチ
INI 初期化回路
R1〜R8 抵抗器
Claims (10)
- 変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の(π/2)ラジアンの位相の遅れ及び進みにより表す第1のアナログ信号を表す第1のディジタル信号、及び前記第1のアナログ信号と位相が実質的に(π/2)ラジアン異なる第2のアナログ信号を表す第2のディジタル信号を生成するディジタル信号発生器と、
前記ディジタル信号発生器より前記第1及び第2のディジタル信号を取得してディジタル−アナログ変換し、前記第1及び第2のアナログ信号を生成するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器より前記第1及び第2のアナログ信号を取得し、前記搬送波及び当該第1のアナログ信号の各瞬時値の積と、前記搬送波を実質的に(π/2)ラジアン移相したもの及び当該第2のアナログ信号の各瞬時値の積との和又は差を表すMSK(Minimum Shift Keying)変調信号を生成する直交変調器と、を備え、
前記ディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第1の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第1のディジタル信号として前記ディジタル−アナログ変換器に供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第1の部分ビット列に属する第2の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第2のディジタル信号として前記ディジタル−アナログ変換器に供給する部分ビット列抽出回路と、を備える、
ことを特徴とするMSK変調器。 - 前記双方向シフトレジスタは、前記信号ビットを1個取得する毎に、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向に前記ビット列を構成するビットの個数の4分の1に実質的に等しい回数シフトする、
ことを特徴とする請求項1に記載のMSK変調器。 - 前記ディジタル−アナログ変換器は、
前記ディジタル信号発生器より取得した前記第1のディジタル信号が表す前記第1の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第1のアナログ信号を生成する手段と、
前記ディジタル信号発生器より取得した前記第2のディジタル信号が表す前記第2の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第2のアナログ信号を生成する手段と、を備える、
ことを特徴とする請求項1又は2に記載のMSK変調器。 - 前記ディジタル−アナログ変換器は、自己が取得した前記第1の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を正弦関数又は余弦関数に代入した値を表す前記アナログ値を表す前記第1のアナログ信号を生成し、自己が取得した前記第2の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を前記正弦関数又は前記余弦関数に代入した値を表す前記アナログ値を表す前記第2のアナログ信号を生成する、
ことを特徴とする請求項3に記載のMSK変調器。 - 前記直交変調器は、
前記搬送波を生成する搬送波発生器と、
前記搬送波と位相が実質的に(π/2)ラジアン異なる移相信号を生成する移相信号発生器と、
前記ディジタル−アナログ変換器より前記第1のアナログ信号を取得し、前記搬送波発生器より前記搬送波を取得して、取得した前記第1のアナログ信号及び前記搬送波の各瞬時値の積を表す第1の積信号を生成する第1の乗算器と、
前記ディジタル−アナログ変換器より前記第2のアナログ信号を取得し、前記移相信号発生器より前記移相信号を取得して、取得した前記第2のアナログ信号及び前記搬送波の各瞬時値の積を表す第2の積信号を生成する第2の乗算器と、
前記第1及び第2の乗算器より前記第1及び第2の積信号を取得し、取得した前記第1及び第2の積信号の各瞬時値の和又は差を表す前記MSK変調信号を生成する加算器と、
を備えることを特徴とする請求項1に記載のMSK変調器。 - ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の、位相を表す各ビットに、当該位相を瞬時値へと変換するための固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する、
ことを特徴とする角度変調器。 - ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の各ビットに固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する角度変調器であって、
各前記ディジタル信号は、実質的に連続する一部が互いに同一の論理値を有するビット列を、前記角度変調波の信号成分が表す値に固有の所定の方向に循環シフトし、循環シフトした前記ビット列より、実質的に連続するビットから構成される部分ビット列を複数抽出することにより生成される、
ことを特徴とする角度変調器。 - 円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記ビット列を構成する各ビットの論理値を、前記配列に沿った所定の方向にシフトするシフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される部分ビット列が表す値を前記シフトレジスタより取得してディジタル信号として外部に供給する部分ビット列抽出回路と、を備える、
ことを特徴とするディジタル信号発生器。 - 変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の(π/2)ラジアンの位相の遅れ及び進みにより表す第1のアナログ信号を表す第1のディジタル信号、及び前記第1のアナログ信号と位相が実質的に(π/2)ラジアン異なる第2のアナログ信号を表す第2のディジタル信号を生成するディジタル信号発生ステップと、
前記ディジタル信号発生ステップが生成した前記第1及び第2のディジタル信号を取得してディジタル−アナログ変換し、前記第1及び第2のアナログ信号を生成するディジタル−アナログ変換ステップと、
前記ディジタル−アナログ変換ステップが生成した前記第1及び第2のアナログ信号を取得し、前記搬送波及び当該第1のアナログ信号の各瞬時値の積と、前記搬送波を実質的に(π/2)ラジアン移相したもの及び当該第2のアナログ信号の各瞬時値の積との和又は差を表すMSK(Minimum Shift Keying)変調信号を生成する直交変調ステップと、を備え、
前記ディジタル信号発生ステップは、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶し、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトステップと、
前記ビット列のうち実質的に半数の連続するビットから構成される第1の部分ビット列が表す値を取得して、前記第1のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第1の部分ビット列に属する第2の部分ビット列が表す値を取得して、前記第2のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供する部分ビット列抽出ステップと、を備える、
ことを特徴とするMSK変調方法。 - コンピュータを、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、変調対象のディジタル信号を構成する信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち半数の連続するビットから構成される第1の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記信号ビットの論理値を、所定時間における(π/2)ラジアンの位相の遅れ及び進みにより表す第1のディジタル信号として供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第1の部分ビット列に属する第2の部分ビット列が表す値を前記双方向シフトレジスタより取得し、前記第1のアナログ信号と位相が実質的に(π/2)ラジアン異なる第2のアナログ信号を表す第2のディジタル信号として供給する部分ビット列抽出回路と、
して機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
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