JP3740868B2 - 電気光学装置用基板及びその製造方法、電気光学装置並びにそれを用いた電子機器 - Google Patents
電気光学装置用基板及びその製造方法、電気光学装置並びにそれを用いた電子機器 Download PDFInfo
- Publication number
- JP3740868B2 JP3740868B2 JP31903198A JP31903198A JP3740868B2 JP 3740868 B2 JP3740868 B2 JP 3740868B2 JP 31903198 A JP31903198 A JP 31903198A JP 31903198 A JP31903198 A JP 31903198A JP 3740868 B2 JP3740868 B2 JP 3740868B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- liquid crystal
- electro
- optical device
- reflective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、反射電極を有する電気光学装置用基板及びその製造方法、その基板を用いて構成される電気光学装置に関し、さらにはその電気光学装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、携帯電話や携帯情報端末といった携帯機器等の情報表示デバイスとして電気光学装置の一例である液晶パネルが用いられている。また、近年、表示する情報の内容は、キャラクタ表示程度だったものから、一度に多くの情報を表示するためにドットマトリクス型の液晶パネルが用いられ、画素数も次第に多くなり高デューティとなってきた。
【０００３】
従来、上記のような携帯機器には表示デバイスとして単純マトリクス型液晶パネルが用いられていた。しかし、単純マトリクス型液晶パネルではマルチプレックス駆動を行う際に、行走査線の選択信号として、高デューティになるほど高い電圧が必要となる。従って、少しでも消費電力を減らしたいという要求の強いバッテリー駆動を行う携帯機器においては大きな問題となっていた。
【０００４】
この問題を解決するために、液晶パネルの基板を半導体基板とし、半導体基板にメモリ回路を画素毎に形成し、メモリ回路の保持データに基づいて表示制御を行うスタティック駆動型の反射型液晶パネルが提案されている。
【０００５】
こうした外部から入射した光を反射させて表示を行う反射型液晶パネルは、光源であるバックライトが不要であるため消費電力が低く、薄型であり軽量化が可能となることで注目されている。
【０００６】
【発明が解決しようとする課題】
ところで、液晶パネルまたそれを用いた電子機器は、コントラストが高い，応答速度が比較的速い，駆動電圧が低い，階調表示が容易であるなど、ディスプレイとして基本的に必要とされる諸特性をバランス良く具備しているが、一方では、原理的に視野角が狭い，明るい表示に適さないなどの難点を有している。
【０００７】
ここで、視野角が広い，明るい表示を得るためには、あらゆる角度からの入射光に対し、表示画面に垂直な方向へ散乱する光の強度を増加させる必要がある。そのためには、最適な反射特性を有する反射電極を作成することが必要となる。
【０００８】
この発明の目的は、反射型液晶パネルにおいて、上述の問題を解決し、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る電気光学装置用基板は、上記の目的を達成するため、基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板において、前記反射電極の下方に位置する絶縁膜表面に不規則な配置の凹部が形成され、前記凹部内にＳＯＧ膜が形成されると共に、当該凹部内のＳＯＧ膜表面になだらかな曲線形状が形成されてなり、前記なだらかな曲線形状を有するＳＯＧ膜上及び前記絶縁膜上に前記反射電極が形成されてなることを特徴とする。
また、基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板の製造方法において、前記反射電極の下方に位置する絶縁膜に、当該反射電極と前記トランジスタとの電気的な接続部を形成するためのコンタクトホールが形成され、当該絶縁膜における前記接続部以外であって前記反射電極の下方の領域に不規則な配置の凹部が形成され、 前記コンタクトホールと前記凹部が、異なるマスクを使用して形成され、前記凹部内にＳＯＧ膜を形成し、前記凹部内の前記ＳＯＧ膜表面になだらかな曲線形状が形成されるように前記ＳＯＧ膜をエッチングし、前記ＳＯＧ膜上及び前記絶縁膜上に前記反射電極を形成することを特徴とする。
また、基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板の製造方法において、前記反射電極の下方に位置する絶縁膜に不規則な配置の凹部を形成し、前記凹部の形成された前記絶縁膜上にＳＯＧ膜を形成し、前記凹部内の前記ＳＯＧ膜表面になだらかな曲線形状が形成されるように前記ＳＯＧ膜をエッチングし、前記ＳＯＧ膜上及び前記絶縁膜上に前記反射電極を形成することを特徴とする。
さらに、前記なだらかな曲線形状は、選択性のない条件で前記ＳＯＧ膜及び前記絶縁膜のエッチングを行うことにより形成されることを特徴とする。
さらに詳細には次の通りである。
【００１０】
まず、本発明は、基板上に複数の列走査線およびこの列走査線と直交する複数の行走査線が配置され、前記複数の列走査線と行走査線の交点毎に画素電極となる反射電極が配置され、各反射電極にはスイッチング制御回路および液晶画素駆動回路を具備した電気光学装置用基板において、
前記反射電極の下方に形成された絶縁膜には、液晶画素駆動回路と反射電極との接続部が形成され、該絶縁膜における該接続部以外の領域には不規則な配置の凹部が形成されてなることを特徴とする電気光学装置用基板を提供するものである。
【００１１】
かかる電気光学装置用基板によれば、前記凹部の形成された絶縁膜に反射電極が形成されているため、前記絶縁膜の凹凸に沿って反射電極も凹凸を有するようになる。従って、この凹凸により光を拡散することができ、プロセスを増加させることなく、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上することができる。
【００１２】
この電気光学装置用基板において、液晶画素駆動回路と反射電極との接続部と、この接続部以外の領域に形成された不規則な配置の凹部は、異なるマスクを使用して形成してもよい。
【００１３】
また、基板は半導体基板からなるもの、例えば単結晶シリコンにより構成することが出来る。
【００１４】
また、基板は透明基板からなるもの、例えばガラスにより構成する事もできる。
【００１５】
前記絶縁膜にはＳＯＧ膜を塗布してもよい。また、このＳＯＧ膜はエッチバックしてもよい。このようにすることで、良好な反射特性を有する反射電極が形成される。
【００１６】
また、この発明は、以上説明した各電気光学装置用基板のいずれかと、入射側の透明基板とが間隙を有して配置されるとともに、前記液晶パネル用基板と前記透明基板との間隙内に液晶が挟持されて構成される電気光学装置を提供するものである。
【００１７】
さらに、この発明は、上記電気光学装置を用いた電子機器を提供するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。尚、本実施形態では、電気光学装置の一例として液晶パネルを用いて説明する。
【００１９】
Ａ．液晶パネルの全体構成と本発明の反射電極側基板の構成
図１は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第１の実施形態の断面図を示す。
【００２０】
本発明における反射電極側基板は、図１に示されるように、基板１上に各種の層を形成してなるものである。本実施形態では、この基板１として、半導体基板を用いている。なお、この基板１の材料は本実施形態に限定されるものではなく、例えばガラス基板のような透明基板を用いてもよい。
【００２１】
ここで、反射電極側基板の具体的な構成の理解を容易にするため、その説明に先立って、まず、本発明が適用される反射型液晶パネルの全体構成についてその概要を説明する。
【００２２】
図９および図１０に示されるように、この反射型液晶パネルにおいては、反射電極側の基板１（３２）の中央部に画素領域２０が設けられ、この画素領域２０に行走査線と列走査線がマトリックス状に配置されている。そして、行走査線と列走査線との各交点に対応して各画素が配置され、各画素には、後述するように、反射電極１３と液晶画素駆動回路１０１（図７および図８参照）が設けられている。
【００２３】
一方、画素領域２０の周辺領域には、行走査線に行走査信号を供給する行走査線駆動回路２３、列走査線に列走査信号を供給する列走査線駆動回路２１、パッド領域２６を介して外部から入力データを取り込む入力データ線２２が配置される。
【００２４】
以上が反射電極側基板１（３２）の構成の概略である。
【００２５】
この反射電極側基板１（３２）には、内面に共通電極３３が形成されたガラスからなる対向基板３５が、シール材３６により領域（実線と一点鎖線で挟まれた領域）３６にて接着固定されている。そして、反対電極側基板１（３２）と対向基板３５との間隙に液晶３７が封入されて液晶パネルが構成されている。なお、点線にて挟まれた領域２５は画素領域周辺を遮光する遮光膜を示す。
【００２６】
次に図１に戻り、基板１の断面構造について説明する。この図１では、図面の煩雑化を防ぐため、上記画素領域２０内の一部の領域に対応した断面構造が示されている。図１において、基板１は単結晶シリコンのようなＰ型半導体基板（Ｎ型半導体基板でもよい）である。Ｎ型ウェル領域２は、基板１の表面に形成され、基板より不純物濃度の高い領域である。このＮ型ウェル領域２は、図９の液晶パネル平面図に示される列走査線駆動回路２１や行走査線駆動回路２３、入力データ線２２等の周辺回路を構成する素子が形成される部分のウェル領域とは分離して形成してもよい。
【００２７】
３は基板１の表面に形成された素子分離用のフィールド酸化膜（いわゆるＬＯＣＯＳ）である。このフィールド酸化膜３は選択熱酸化によって形成される。そして、フィールド酸化膜３には開口部が形成されており、この開口部の内側中央には、シリコン基板表面の熱酸化により形成されるゲート酸化膜を介してポリシリコンまたはメタルシリサイド等からなるゲート電極５が形成され、このゲート電極５の両側の基板表面には不純物層（以下、ドーピング層という）からなるソース・ドレイン領域６ａ，６ｂが形成され、電界効果トランジスタ（以下、ＦＥＴという）が構成されている。このＦＥＴが、上述した液晶画素駆動回路１０１を構成する各ＦＥＴの中の１つである。
【００２８】
そして、上記ソース・ドレイン領域６ａ、６ｂの上方には、ＢＰＳＧ（Boron Phosphorus Silica Grass）膜のような第１層間絶縁膜７を介してアルミニウム層あるいはタンタル層からなる第１の導電層８ａ，８ｂが形成されている。このアルミニウム層あるいはタンタル層は、本実施形態ではスパッタ法で５００ｎｍ堆積させた。
【００２９】
第１の導電層８ａは、上記絶縁膜７に形成されたコンタクトホールを介してソース領域（またはドレイン領域）６ａと電気的に接続され、ＦＥＴのソース電極（またはドレイン電極）を構成している。また、第１の導電層８ｂは、上記絶縁膜７に形成されたコンタクトホールにてＦＥＴのドレイン領域（またはソース領域）６ｂに電気的に接続され、ドレイン電極（またはソース電極）を構成している。
【００３０】
また、上記第１の導電層８ａ，８ｂの上方には、シリコン酸化膜からなる第２層間絶縁膜９が形成されている。この第２層間絶縁膜９は、例えばスパッタ法、あるいはＴＥＯＳ（テトラエチルオルソシリケート）を用いたプラズマＣＶＤ法により形成できる。本実施形態においては、シリコン酸化膜をＴＥＯＳのプラズマＣＶＤにより１１００ｎｍ堆積させた。
【００３１】
そして、この第２層間絶縁膜９にはコンタクトホール９ｂが形成され、さらにその上方にはアルミニウム層あるいはタンタル層からなる第２の導電層１０ａおよび１０ｂが形成されている。このアルミニウム層あるいはタンタル層は、本実施形態ではスパッタ法で５００ｎｍ堆積させた。この第２の導電層１０ａおよび１０ｂのうち導電層１０ｂは、コンタクトホール９ｂを介して第１の導電層８ｂと電気的に接続されている。
【００３２】
ここで、第２の導電層１０ｂと同時に形成される第２の導電層１０ａは、ドレイン電極８ｂと反射電極１３の接続部である第２の導電層１０ｂを除いた、画素領域のほぼ全域を遮光するように形成されている。これは、入射する光が基板の半導体層側に入り込んでＦＥＴが光リークしないようにするためである。
【００３３】
なお、本実施形態では、上記第２の導電層１０ｂは、コンタクトホール９ｂを介して上記第１の導電層８ｂに直接接続したが、タングステン等の高融点金属からなる接続プラグを用いて接続しても良い。
【００３４】
上記第２の導電層１０ｂの上方には、第３層間絶縁膜１１ａが形成されている。本実施形態において、この第３層間絶縁膜１１ａは、ＴＥＯＳのプラズマＣＶＤによる１１００ｎｍのシリコン酸化膜とした。この第３層間絶縁膜１１ａを形成した後、上記第２の導電層１０ｂと反射電極１３の接続部以外の領域に不規則に配置された凹部１１ｂをドライエッチングにより形成した。そして、この凹部１１ｂを形成した後、ＳＯＧ膜１１ｃを厚さ３２０ｎｍ堆積させた。なお、ＳＯＧ膜１１ｃの厚さは、本実施形態に限定されるものではない。ただし、第２の導電層１０ｂと反射電極１３の接続部以外の領域に適当な凹部を形成するためには、ＳＯＧ膜１１ｃの厚さは、１００〜５００ｎｍであることが望ましい。また、ＳＯＧ膜１１ｃを形成した後、このＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件あるいは任意の条件でエッチングしても良い。本実施形態では、ＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件で５００ｎｍエッチングした。なお、このときのエッチ量は、本実施形態に限定されるものではないが、１００〜５００ｎｍであることが望ましい。このとき、第２の導電層１０ｂと反射電極１３の接続部以外の領域に形成された凹部のテーパは、なだらかな曲線形状となり、良好な反射特性を有する反射電極が形成される。
【００３５】
また、本実施形態では、凹部１１ｂの形状には円を適用した。穴の直径は０．５〜５μｍが望ましく、この範囲の任意のサイズあるいは数種類のサイズであっても良い。また、凹部の形状は本実施形態に限定されるものではない。例えば正八角形のような多角形を適用しても良い。
【００３６】
第２の導電層１０ａと同時に形成された第２の導電層１０ｂと反射電極１３との接続は、第３層間絶縁膜１１ａ，およびＳＯＧ膜１１ｃに開口されたコンタクトホールに、タングステン等の高融点金属からなる接続プラグ１２をＣＶＤ法等で埋め込み形成して行われる。
【００３７】
上記接続プラグ１２を形成後、反射電極１３には第３の導電層からなるアルミニウムを低温スパッタ法により形成した。
【００３８】
以上のプロセスにより、第３層間絶縁膜を凹状に設けた上に反射電極を形成することにより、第３層間絶縁膜の凹凸に沿って反射電極も凹凸を有するようになる。このため、光を拡散することができ、プロセスを増加させることなく、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することができた。
【００３９】
次に、図５を参照して図１に示されている反射型液晶パネルの反射電極側基板における画素領域の凹部ならびに遮光層の配置を説明する。
【００４０】
図５（ａ）は、本発明を適用した反射型液晶パネルの反射電極側基板における画素領域の凹部の配置を示す。この図５（ａ）において、凹部１１ｂは、第２の導電層１０ｂと反射電極１３の接続部以外の領域に不規則に配置されている。また、接続プラグ１２は、第２の導電層１０ｂと反射電極１３とを接続している。また、凹部１１ｂは、この図５（ａ）に示すように、第２の導電層１０ｂと反射電極１３の接続部以外のほぼ全域に配置することができ、これにより、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができる。
【００４１】
図５（ｂ）は、本発明を適用した反射型液晶パネルの遮光層の第１の構成例を示す平面図である。この図５（ｂ）に示すように、第１の導電層８ｂと反射電極１３の接続部となる第２の導電層１０ｂを除いたほぼ全域にわたって遮光層として第２の導電層１０ａを形成することができる。
【００４２】
Ｂ．本発明の反射電極側基板の画素領域の他の構成例
図２は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第２の実施形態の断面図を示す。本実施形態では、接続プラグを用いず、第二の導電層１０ｂと反射電極１３を直接接続した。本実施形態は、工程プロセスの簡略化という点において、非常に有効である。
【００４３】
図３は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第３の実施形態の断面図を示す。本実施形態では、ドレイン領域（またはソース領域）６ｂと反射電極１３を、接続プラグ１２により電気的に接続している。接続プラグにはタングステン等の高融点金属を用いた。
【００４４】
このとき、図６に示すように、第２の導電層１０ａは、各画素における接続プラグ１２の形成されるコンタクトホールの周囲を除き、画素領域全域、さらには画素領域全体にわたって形成することができるため、さらに好適な遮光機能を有する遮光層を形成することが可能となる。
【００４５】
図４は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第４の実施形態の断面図を示す。図４において図１、図２および図３と同一符号が付けられている箇所は、これらの図と同一機能を有する層を示す。
【００４６】
本実施形態においては、基板１は石英や無アルカリ性のガラス基板であり、この絶縁基板上には単結晶又は多結晶あるいはアモルファスのシリコン膜（６ａ，６ｂの形成層）が形成されており、このシリコン膜上には、例えば熱酸化して形成した酸化シリコン膜とＣＶＤ法で堆積した窒化シリコンの二層構造からなる絶縁膜が形成される。
【００４７】
また、シリコン膜の６ａ，６ｂの領域には、Ｎ型不純物（またはＰ型不純物）がドーピングされて、ＴＦＴのソース・ドレイン領域６ａ，６ｂが形成され、絶縁膜上には、ＴＦＴのゲート電極５がポリシリコンまたはメタルシリサイド等により形成される。
【００４８】
また、ゲート電極５上には酸化シリコンにより形成される第１層間絶縁膜７が形成され、第１層間絶縁膜７の上方には、一層目のアルミニウム層あるいはタンタル層からなる第１の導電層８ａ，８ｂが形成され、第１の導電層８ａは上記絶縁膜７に形成されたコンタクトホールを介してソース領域（またはドレイン領域）６ａと電気的に接続され、ＦＥＴのソース電極（またはドレイン電極）を構成する。また、第１の導電層８ｂは上記絶縁膜７に形成されたコンタクトホールにてＦＥＴのドレイン領域（またはソース領域）６ｂに電気的に接続され、ドレイン電極（またはソース電極）を構成する。
【００４９】
また、上記第１の導電層８ａ，８ｂの上方にはシリコン酸化膜からなる第２層間絶縁膜９が形成され、第２層間絶縁膜９にはコンタクトホール９ｂが形成される。さらにその上方にはアルミニウム層あるいはタンタル層からなる第２の導電層１０ａおよび１０ｂを形成した。第１の導電層８ｂと第２の導電層１０ｂはコンタクトホール９ｂを介して電気的に接続されている。
【００５０】
第２の導電層１０ａは、入射する光が基板の半導体層側に入り込んでＦＥＴが光リークしないように、遮光する機能を有している。また、本実施形態では、上記第２の導電層１０ｂは、コンタクトホール９ｂを介して上記第１の導電層８ｂに直接接続したが、タングステン等の高融点金属からなる接続プラグを用いて接続しても良い。
【００５１】
第２の導電層１０ｂの上方には第３層間絶縁膜１１ａを形成する。第３層間絶縁膜１１ａには、第２の導電層１０ｂと反射電極１３の接続部以外の領域に不規則に配置された凹部１１ｂをドライエッチングにより形成した。前記凹部１１ｂを形成した後、ＳＯＧ膜１１ｃを厚さ３２０ｎｍ堆積させた。なお、前記ＳＯＧ膜１１ｃの厚さは、本実施形態に限定されるものではない。ただし、第２の導電層１０ｂと反射電極１３の接続部以外の領域に適当な凹部を形成するためには、ＳＯＧ膜１１ｃの厚さは、１００〜５００ｎｍであることが望ましい。また、ＳＯＧ膜１１ｃを形成した後、このＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件あるいは任意の条件でエッチングしても良い。本実施形態では、ＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件で５００ｎｍエッチングした。なお、このときのエッチ量は、本実施形態に限定されるものではなく、１００〜５００ｎｍであることが望ましい。このとき、第２の導電層１０ｂと反射電極１３の接続部以外の領域に形成された凹部のテーパは、なだらかな曲線形状となり、良好な反射特性を有する反射電極が形成される。
【００５２】
また、本実施形態では、凹部１１ｂの形状には円を適用した。穴の直径は０．５〜５μｍが望ましく、この範囲の任意のサイズあるいは数種類のサイズであっても良い。また、凹部の形状は本実施形態に限定されるものではない。例えば正八角形のような多角形を適用しても良い。
【００５３】
第２の導電層１０ａと同時に形成された第２の導電層１０ｂと反射電極１３の接続は、第３層間絶縁膜１１ａ，およびＳＯＧ膜１１ｃに開口されたコンタクトホールに、タングステン等の高融点金属からなる接続プラグ１２をＣＶＤ法等で埋め込み形成して行われる。
【００５４】
上記接続プラグ１２を形成後、反射電極１３には第３の導電層からなるアルミニウムを低温スパッタ法により形成した。
【００５５】
以上のプロセスにより、第３層間絶縁膜を凹状に設けた上に反射電極を形成することにより、第３層間絶縁膜の凹凸に沿って反射電極も凹凸を有するようになる。このため、光を拡散することができ、プロセスを増加させることなく、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することができる。
【００５６】
また、図ではゲート電極がチャネルより上方に位置するトップゲートタイプであるが、ゲート電極を先に形成し、ゲート絶縁膜を介した上にチャネルとなるシリコン膜を配置するボトムゲートタイプにしてもよい。
【００５７】
Ｃ．本発明の液晶パネルの画素及びその駆動回路の説明
図７は、本発明の液晶パネルの画素及びその駆動回路などの一例を示すブロック図である。
【００５８】
図７において、画素領域には、行走査線１１０−ｎ（ｎは行走査線の行を示す自然数）と列走査線１１２−ｍ（ｍは列走査線の列を示す自然数）がマトリクス状に配置され、互いの走査線の交差点に各画素の駆動回路が構成される。また、画素領域には列走査線１１２−ｍに沿って入力データ線１１４から分岐した列データ線１１５−ｄ（ｄは列データ線の列を示す自然数）も配置される。画素領域の行側の周辺領域には行走査線駆動回路１１１が配置され、画素領域の列側の周辺領域には列走査線駆動回路１１３が配置される。
【００５９】
行走査線駆動回路用制御信号１２０により行走査線駆動回路１１１が制御され、選択された行走査線１１０−ｎには選択信号が出力される。選択されない行走査線は非選択電位に設定される。同様に、列走査線駆動回路用制御信号１２１により列走査線駆動回路１１３が制御され、選択された列走査線１１２−ｍに選択信号が出力され、非選択の列走査線は非選択電位に設定される。いずれの行走査線及びいずれの列走査線を選択するかは制御信号１２０，１２１により決められる。つまり、制御信号１２０，１２１は選択画素を指定するアドレス信号である。
【００６０】
選択された行走査線１１０−ｎと選択された列走査線１１２−ｍの交差点近傍に配置されるスイッチング制御回路１０９は、両走査線の選択信号を受けてオン信号を出力し、行走査線１１０−ｎと列走査線１１２−ｍの少なくとも一方が非選択となるとオフ信号を出力する。すなわち、選択された行走査線と列走査線の交差点に位置する画素のスイッチング制御回路１０９のみからオン信号が出力され、他のスイッチング制御回路からはオフ信号が出力される。本実施形態では、このスイッチング制御回路１０９のオン、オフ信号により液晶画素駆動回路１０１を制御する。
【００６１】
次に、液晶画素駆動回路１０１の構成および動作を説明する。
【００６２】
スイッチング回路１０２はスイッチング制御回路１０９のオン信号により導通状態となり、オフ信号により非導通状態となる。スイッチング回路１０２は導通状態となると、そこに接続されている列データ線１１５−ｄのデータ信号をスイッチング回路１０２を介してメモリ回路１０３に書き込む。一方、スイッチング回路１０２はスイッチング制御回路１０９のオフ信号により非導通状態となりメモリ回路１０３に書き込まれたデータ信号を保持する。
【００６３】
メモリ回路１０３に保持されたデータ信号は、画素毎に配置される液晶画素ドライバ１０４に供給される。液晶画素ドライバ１０４は供給されたデータ信号のレベルに応じて、第１の電圧信号線１１８に供給される第１の電圧１１６、又は第２の電圧信号線１１９に供給される第２の電圧１１７のいずれかを液晶画素１０５の画素電極１０６に供給する。第１の電圧１１６は、液晶パネルがノーマリーホワイト表示の場合に、液晶画素１０５を黒表示状態とする電圧であり、一方第２の電圧１１７は液晶画素１０５を白表示状態とする電圧である。
【００６４】
メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるゲートが導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、液晶画素ドライバ１０４において第２の電圧信号線１１９に接続されるゲートが導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
【００６５】
以上の構成により、電源電圧、第１、第２の電圧信号および基準電圧ともロジック電圧程度で駆動でき、かつ画面表示の書き換えが必要ない場合はメモリ回路のデータ保持機能により表示状態を保持できるのでほとんど電流が流れない。
【００６６】
なお、液晶画素１０５は、保持されたデータ信号に応じて液晶画素ドライバ１０４から出力された第１の電圧１１６或いは第２の電圧１１７のいずれか一方が選択されて供給される画素電極１０６が画素毎に設けられ、この画素電極１０６と対向電極１０８との間に介在する液晶層１０７に両電極の電位差が印加され、この電位差に応じた液晶分子の配向変化に応じて黒表示状態（オン表示状態ともいう）と白表示状態（オフ表示状態ともいう）となる。液晶パネルは、上述のように、半導体基板とガラス等の光透過性基板との間に液晶を封入して挟持し、半導体基板に、マトリクス状に画素電極を配置し、その画素電極の下方に上記液晶画素駆動回路、行走査線、列走査線、データ線、行走査線駆動回路、列走査線駆動回路などを形成する。各画素は、画素電極１０６と、対向する光透過性基板の内面に形成された対向電極１０８との間に画素毎に電圧を印加して、その間に介在される画素毎の液晶層１０７に電圧供給し、液晶分子の配向を各画素毎に変化させる。
【００６７】
なお、図８に示すように本実施の形態において、スイッチング制御回路１０９はＣＭＯＳトランジスタ構成のＮＯＲゲート回路１０９−１とＣＭＯＳトランジスタ構成のインバータ１０９−２の論理回路により構成することができる。ＮＯＲゲート回路１０９−１は２入力とも負論理の選択信号が入力された時に正論理のオン信号を出力し、インバータ１０９−２により負論理のオン信号を出力する。また、スイッチング回路１０２はＣＭＯＳトランジスタ構成のトランスミッションゲート１０２−１により構成することができる。トランスミッションゲート１０２−１はスイッチング制御回路１０９のオン信号に基づいて導通して列データ線１１５とメモリ回路１０３を繋ぎ、オフ信号に基づいて非導通となる。メモリ回路１０３はＣＭＯＳトランジスタ構成のクロックドインバータ１０３−１とＣＭＯＳトランジスタ構成のインバータ１０３−２を帰還接続した構成とすることができる。データ信号はスイッチング制御回路１０６のオン信号によりスイッチング回路１０２からメモリ回路１０３に取り込まれ、インバータ１０３−２により反転され、スイッチング制御回路１０６のオフ信号により動作するクロックドインバータ１０３−１により出力を帰還してデータ信号を保持する。液晶画素ドライバ１０４は２個のＣＭＯＳトランジスタ構成のトランスミッションゲート１０４−１、１０４−２により構成することができる。メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるトランスミッションゲート１０４−１が導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、第２の電圧信号線１１９に接続されるトランスミッションゲート１０４−２が導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
【００６８】
Ｄ．本発明の液晶パネルの構造の説明
図９は上記第１および第２の実施形態を適用した液晶パネル用基板（反射電極側基板）１の全体の平面図を示す。
【００６９】
図９に示されているように、この実施形態においては、基板の周縁部に設けられている周辺回路に光が入射するのを防止する遮光膜２５が設けられている。画素を駆動する回路は、上記画素電極がマトリックス状に配置された画素領域２０の周辺および画素領域中に設けられ、上記列走査線８ａに列走査信号を供給する列走査線駆動回路２１や行走査線５に行走査信号を供給する行走査線駆動回路２３、パッド領域２６を介して外部から入力データを取り込む入力データ線２２、これらの回路はスイッチング制御回路１０９およびスイッチング回路１０２のスイッチング素子とし、これにメモリ回路１０３と液晶画素ドライバ１０４を組み合わせることで構成される。なお、３６は対向するガラス基板との接着固定を行うシール材の形成領域である。
【００７０】
この実施形態においては、上記遮光膜２５は、図１に示されている反射電極１３同一工程で形成される第３の導電層で構成され、ＬＣ共通電極電位等の所定電位が印加されるように構成されている。２６は電源電圧を供給するために使用されるパッドもしくは端子が形成されたパッド領域である。
【００７１】
図１０は上記液晶パネル用基板１を適用した反射型液晶パネルの断面構成を示す。図９および図１０に示すように、上記液晶パネル基板３１（１）は、その裏面にガラスもしくはセラミック等からなる基板３２が接着剤により接着されている。これとともに、その表面側には、ＬＣ共通電極電位が印加される透明導電膜（ＩＴＯ）からなる対向電極（共通電極ともいう）３３を有する入射側のガラス基板３５が適当な間隔をおいて配置され、周囲を図６のシール材形成領域３６に形成したシール材３６で接着された間隙内に周知のＴＮ（Twisted Nematic）型液晶または電圧無印加状態で液晶分子がほぼ垂直配向されたＳＨ（Super Homeotropic）型液晶３７などが充填されて液晶パネル３０として構成されている。なお、外部から信号を入力したり、パッド領域２６は上記シール材３６の外側に来るようにシール材を設ける位置が設定されている。
【００７２】
周辺回路上の遮光膜２５は、液晶３７を介在して対向電極３３と対向されるように構成されている。そして、遮光膜２５にＬＣ共通電極電位を印加すれば、対向電極３３にはＬＣ共通電極電位が印加されるので、その間に介在する液晶には直流電圧が印加されなくなる。よってＴＮ型液晶であれば常に液晶分子がほぼ９０°ねじれたままとなり、ＳＨ型液晶であれば常に垂直配向された状態に液晶分子が保たれる。
【００７３】
この実施形態においては、半導体基板からなる上記液晶パネル基板３１は、その裏面にガラスもしくはセラミック等からなる基板が接着剤により接合されているため、その強度が著しく高められる。その結果、液晶パネル基板３１に基板３２を接合させてから対向基板との貼り合わせを行うようにすると、パネル全体にわたって液晶層のギャップが均一になるという利点がある。
【００７４】
Ｅ．本発明の液晶パネルを用いた電子機器の説明
次に、本発明の反射型液晶パネルを表示装置として用いた電子機器の例を説明する。
【００７５】
図１１（Ａ）は携帯電話を示す斜視図である。１０００は携帯電話本体を示し、そのうちの１００１は本発明の反射型液晶パネルを用いた液晶表示部である。
【００７６】
図１１（Ｂ）は、腕時計型電子機器を示す図である。１１００は時計本体を示す斜視図である。１１０１は本発明の反射型液晶パネルを用いた液晶表示部である。この液晶パネルは、従来の時計表示部に比べて高精細の画素を有するので、テレビ画像表示も可能とすることができ、腕時計型テレビを実現できる。
【００７７】
図１１（Ｃ）は、ワープロ、パソコン等の携帯型情報処理装置を示す図である。１２００は情報処理装置を示し、１２０２はキーボード等の入力部、１２０６は本発明の反射型液晶パネルを用いた表示部、１２０４は情報処理装置本体を示す。各々の電子機器は電池により駆動される電子機器であるので、光源ランプを持たない反射型液晶パネルを使えば、電池寿命を延ばすことが出来る。また、本発明のように、周辺回路をパネル基板に内蔵できるので、部品点数が大幅に減り、より軽量化・小型化できる。
【００７８】
【発明の効果】
以上説明したように、本発明による電気光学装置用基板は、反射電極の下方に形成された絶縁膜に、液晶画素駆動回路と反射電極の接続部が形成され、前記絶縁膜における該接続部以外の領域には不規則な配置の凹部が形成されている。このため、本発明の電気光学装置用基板によれば、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した反射型液晶パネルの反射電極側基板の第１の実施の形態の断面図である。
【図２】本発明を適用した反射型液晶パネルの反射電極側基板の第２の実施の形態の断面図である。
【図３】本発明を適用した反射型液晶パネルの反射電極側基板の第３の実施の形態の断面図である。
【図４】本発明を適用した反射型液晶パネルの反射電極側基板の第４の実施の形態の断面図である。
【図５】本発明を適用した反射型液晶パネルの反射電極側基板の第１，第２および第４の実施の形態を示す平面図（ａ）および本発明を適用した反射型液晶パネルの反射電極側基板の第１，第２および第４の実施形態における第２の導電層の構成例を示す平面図（ｂ）である。
【図６】本発明を適用した反射型液晶パネルの反射電極側基板の第３の実施形態における第２の導電層の構成例を示す平面図である。
【図７】液晶パネルの画素及びその駆動回路などの一例を示すブロック図である。
【図８】図７の詳細な回路図である。
【図９】本発明の実施形態の液晶パネル用基板を適用した反射型液晶パネルの一例を示す平面図である。
【図１０】本発明の実施形態の液晶パネル用基板を適用した反射型液晶パネルの一例を示す断面図である。
【図１１】本実施形態の反射型液晶パネルを用いた携帯電話を示す図（Ａ）、腕時計型テレビを示す図（Ｂ）およびパーソナルコンピュータの外観図（Ｃ）である。
【符号の説明】
１ 基板
２ ウェル領域
３ フィールド酸化膜
５ ゲート電極
６ａ，６ｂ ソース・ドレイン領域（またはソース領域）
７ 第１層間絶縁膜
８ａ，８ｂ 第１の導電層（ソース・ドレイン電極）
９ 第２層間絶縁膜
９ｂ コンタクトホール
１０ａ，１０ｂ 第２の導電層
１１ａ 第３層間絶縁膜
１１ｂ 凹部
１１ｃ ＳＯＧ膜
１２ 接続プラグ
１３ 第３の導電層（反射電極）
２０ 画素領域
２１ 列走査線駆動回路
２２ 入力データ線
２３ 行走査線駆動回路
２５ 遮光膜（第３の導電層）
２６ パッド領域
３１ 液晶パネル基板
３２ 基板
３３ 対向電極
３５ 入射側のガラス基板
３６ シール材
３７ 液晶
１０１ 液晶画素駆動回路
１０２ スイッチング回路
１０３ メモリ回路
１０４ 液晶画素ドライバ
１０５ 液晶画素
１０６ 画素電極
１０７ 液晶層
１０８ 対向電極
１０９ スイッチング制御回路
１１０ 行走査線
１１１ 行走査線駆動回路
１１２ 列走査線
１１３ 列走査線駆動回路
１１４ 入力データ線
１１５ 列データ線
１１６ 第１の電圧
１１７ 第２の電圧
１１８ 第１の電圧信号線
１１９ 第２の電圧信号線
１２０ 行走査線駆動回路用制御信号
１２１ 列走査線駆動回路用制御信号
１２２ 基準電圧
１０００ 携帯電話
１００１ 本発明の反射型液晶パネルを用いた液晶表示部
１１００ 時計
１１０１ 本発明の反射型液晶パネルを用いた液晶表示部
１２００ 情報処理装置
１２０２ キーボード等の入力部
１２０４ 情報処理装置
１２０６ 本発明の反射型液晶パネルを用いた表示部
【発明の属する技術分野】
本発明は、反射電極を有する電気光学装置用基板及びその製造方法、その基板を用いて構成される電気光学装置に関し、さらにはその電気光学装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、携帯電話や携帯情報端末といった携帯機器等の情報表示デバイスとして電気光学装置の一例である液晶パネルが用いられている。また、近年、表示する情報の内容は、キャラクタ表示程度だったものから、一度に多くの情報を表示するためにドットマトリクス型の液晶パネルが用いられ、画素数も次第に多くなり高デューティとなってきた。
【０００３】
従来、上記のような携帯機器には表示デバイスとして単純マトリクス型液晶パネルが用いられていた。しかし、単純マトリクス型液晶パネルではマルチプレックス駆動を行う際に、行走査線の選択信号として、高デューティになるほど高い電圧が必要となる。従って、少しでも消費電力を減らしたいという要求の強いバッテリー駆動を行う携帯機器においては大きな問題となっていた。
【０００４】
この問題を解決するために、液晶パネルの基板を半導体基板とし、半導体基板にメモリ回路を画素毎に形成し、メモリ回路の保持データに基づいて表示制御を行うスタティック駆動型の反射型液晶パネルが提案されている。
【０００５】
こうした外部から入射した光を反射させて表示を行う反射型液晶パネルは、光源であるバックライトが不要であるため消費電力が低く、薄型であり軽量化が可能となることで注目されている。
【０００６】
【発明が解決しようとする課題】
ところで、液晶パネルまたそれを用いた電子機器は、コントラストが高い，応答速度が比較的速い，駆動電圧が低い，階調表示が容易であるなど、ディスプレイとして基本的に必要とされる諸特性をバランス良く具備しているが、一方では、原理的に視野角が狭い，明るい表示に適さないなどの難点を有している。
【０００７】
ここで、視野角が広い，明るい表示を得るためには、あらゆる角度からの入射光に対し、表示画面に垂直な方向へ散乱する光の強度を増加させる必要がある。そのためには、最適な反射特性を有する反射電極を作成することが必要となる。
【０００８】
この発明の目的は、反射型液晶パネルにおいて、上述の問題を解決し、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る電気光学装置用基板は、上記の目的を達成するため、基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板において、前記反射電極の下方に位置する絶縁膜表面に不規則な配置の凹部が形成され、前記凹部内にＳＯＧ膜が形成されると共に、当該凹部内のＳＯＧ膜表面になだらかな曲線形状が形成されてなり、前記なだらかな曲線形状を有するＳＯＧ膜上及び前記絶縁膜上に前記反射電極が形成されてなることを特徴とする。
また、基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板の製造方法において、前記反射電極の下方に位置する絶縁膜に、当該反射電極と前記トランジスタとの電気的な接続部を形成するためのコンタクトホールが形成され、当該絶縁膜における前記接続部以外であって前記反射電極の下方の領域に不規則な配置の凹部が形成され、 前記コンタクトホールと前記凹部が、異なるマスクを使用して形成され、前記凹部内にＳＯＧ膜を形成し、前記凹部内の前記ＳＯＧ膜表面になだらかな曲線形状が形成されるように前記ＳＯＧ膜をエッチングし、前記ＳＯＧ膜上及び前記絶縁膜上に前記反射電極を形成することを特徴とする。
また、基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板の製造方法において、前記反射電極の下方に位置する絶縁膜に不規則な配置の凹部を形成し、前記凹部の形成された前記絶縁膜上にＳＯＧ膜を形成し、前記凹部内の前記ＳＯＧ膜表面になだらかな曲線形状が形成されるように前記ＳＯＧ膜をエッチングし、前記ＳＯＧ膜上及び前記絶縁膜上に前記反射電極を形成することを特徴とする。
さらに、前記なだらかな曲線形状は、選択性のない条件で前記ＳＯＧ膜及び前記絶縁膜のエッチングを行うことにより形成されることを特徴とする。
さらに詳細には次の通りである。
【００１０】
まず、本発明は、基板上に複数の列走査線およびこの列走査線と直交する複数の行走査線が配置され、前記複数の列走査線と行走査線の交点毎に画素電極となる反射電極が配置され、各反射電極にはスイッチング制御回路および液晶画素駆動回路を具備した電気光学装置用基板において、
前記反射電極の下方に形成された絶縁膜には、液晶画素駆動回路と反射電極との接続部が形成され、該絶縁膜における該接続部以外の領域には不規則な配置の凹部が形成されてなることを特徴とする電気光学装置用基板を提供するものである。
【００１１】
かかる電気光学装置用基板によれば、前記凹部の形成された絶縁膜に反射電極が形成されているため、前記絶縁膜の凹凸に沿って反射電極も凹凸を有するようになる。従って、この凹凸により光を拡散することができ、プロセスを増加させることなく、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上することができる。
【００１２】
この電気光学装置用基板において、液晶画素駆動回路と反射電極との接続部と、この接続部以外の領域に形成された不規則な配置の凹部は、異なるマスクを使用して形成してもよい。
【００１３】
また、基板は半導体基板からなるもの、例えば単結晶シリコンにより構成することが出来る。
【００１４】
また、基板は透明基板からなるもの、例えばガラスにより構成する事もできる。
【００１５】
前記絶縁膜にはＳＯＧ膜を塗布してもよい。また、このＳＯＧ膜はエッチバックしてもよい。このようにすることで、良好な反射特性を有する反射電極が形成される。
【００１６】
また、この発明は、以上説明した各電気光学装置用基板のいずれかと、入射側の透明基板とが間隙を有して配置されるとともに、前記液晶パネル用基板と前記透明基板との間隙内に液晶が挟持されて構成される電気光学装置を提供するものである。
【００１７】
さらに、この発明は、上記電気光学装置を用いた電子機器を提供するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。尚、本実施形態では、電気光学装置の一例として液晶パネルを用いて説明する。
【００１９】
Ａ．液晶パネルの全体構成と本発明の反射電極側基板の構成
図１は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第１の実施形態の断面図を示す。
【００２０】
本発明における反射電極側基板は、図１に示されるように、基板１上に各種の層を形成してなるものである。本実施形態では、この基板１として、半導体基板を用いている。なお、この基板１の材料は本実施形態に限定されるものではなく、例えばガラス基板のような透明基板を用いてもよい。
【００２１】
ここで、反射電極側基板の具体的な構成の理解を容易にするため、その説明に先立って、まず、本発明が適用される反射型液晶パネルの全体構成についてその概要を説明する。
【００２２】
図９および図１０に示されるように、この反射型液晶パネルにおいては、反射電極側の基板１（３２）の中央部に画素領域２０が設けられ、この画素領域２０に行走査線と列走査線がマトリックス状に配置されている。そして、行走査線と列走査線との各交点に対応して各画素が配置され、各画素には、後述するように、反射電極１３と液晶画素駆動回路１０１（図７および図８参照）が設けられている。
【００２３】
一方、画素領域２０の周辺領域には、行走査線に行走査信号を供給する行走査線駆動回路２３、列走査線に列走査信号を供給する列走査線駆動回路２１、パッド領域２６を介して外部から入力データを取り込む入力データ線２２が配置される。
【００２４】
以上が反射電極側基板１（３２）の構成の概略である。
【００２５】
この反射電極側基板１（３２）には、内面に共通電極３３が形成されたガラスからなる対向基板３５が、シール材３６により領域（実線と一点鎖線で挟まれた領域）３６にて接着固定されている。そして、反対電極側基板１（３２）と対向基板３５との間隙に液晶３７が封入されて液晶パネルが構成されている。なお、点線にて挟まれた領域２５は画素領域周辺を遮光する遮光膜を示す。
【００２６】
次に図１に戻り、基板１の断面構造について説明する。この図１では、図面の煩雑化を防ぐため、上記画素領域２０内の一部の領域に対応した断面構造が示されている。図１において、基板１は単結晶シリコンのようなＰ型半導体基板（Ｎ型半導体基板でもよい）である。Ｎ型ウェル領域２は、基板１の表面に形成され、基板より不純物濃度の高い領域である。このＮ型ウェル領域２は、図９の液晶パネル平面図に示される列走査線駆動回路２１や行走査線駆動回路２３、入力データ線２２等の周辺回路を構成する素子が形成される部分のウェル領域とは分離して形成してもよい。
【００２７】
３は基板１の表面に形成された素子分離用のフィールド酸化膜（いわゆるＬＯＣＯＳ）である。このフィールド酸化膜３は選択熱酸化によって形成される。そして、フィールド酸化膜３には開口部が形成されており、この開口部の内側中央には、シリコン基板表面の熱酸化により形成されるゲート酸化膜を介してポリシリコンまたはメタルシリサイド等からなるゲート電極５が形成され、このゲート電極５の両側の基板表面には不純物層（以下、ドーピング層という）からなるソース・ドレイン領域６ａ，６ｂが形成され、電界効果トランジスタ（以下、ＦＥＴという）が構成されている。このＦＥＴが、上述した液晶画素駆動回路１０１を構成する各ＦＥＴの中の１つである。
【００２８】
そして、上記ソース・ドレイン領域６ａ、６ｂの上方には、ＢＰＳＧ（Boron Phosphorus Silica Grass）膜のような第１層間絶縁膜７を介してアルミニウム層あるいはタンタル層からなる第１の導電層８ａ，８ｂが形成されている。このアルミニウム層あるいはタンタル層は、本実施形態ではスパッタ法で５００ｎｍ堆積させた。
【００２９】
第１の導電層８ａは、上記絶縁膜７に形成されたコンタクトホールを介してソース領域（またはドレイン領域）６ａと電気的に接続され、ＦＥＴのソース電極（またはドレイン電極）を構成している。また、第１の導電層８ｂは、上記絶縁膜７に形成されたコンタクトホールにてＦＥＴのドレイン領域（またはソース領域）６ｂに電気的に接続され、ドレイン電極（またはソース電極）を構成している。
【００３０】
また、上記第１の導電層８ａ，８ｂの上方には、シリコン酸化膜からなる第２層間絶縁膜９が形成されている。この第２層間絶縁膜９は、例えばスパッタ法、あるいはＴＥＯＳ（テトラエチルオルソシリケート）を用いたプラズマＣＶＤ法により形成できる。本実施形態においては、シリコン酸化膜をＴＥＯＳのプラズマＣＶＤにより１１００ｎｍ堆積させた。
【００３１】
そして、この第２層間絶縁膜９にはコンタクトホール９ｂが形成され、さらにその上方にはアルミニウム層あるいはタンタル層からなる第２の導電層１０ａおよび１０ｂが形成されている。このアルミニウム層あるいはタンタル層は、本実施形態ではスパッタ法で５００ｎｍ堆積させた。この第２の導電層１０ａおよび１０ｂのうち導電層１０ｂは、コンタクトホール９ｂを介して第１の導電層８ｂと電気的に接続されている。
【００３２】
ここで、第２の導電層１０ｂと同時に形成される第２の導電層１０ａは、ドレイン電極８ｂと反射電極１３の接続部である第２の導電層１０ｂを除いた、画素領域のほぼ全域を遮光するように形成されている。これは、入射する光が基板の半導体層側に入り込んでＦＥＴが光リークしないようにするためである。
【００３３】
なお、本実施形態では、上記第２の導電層１０ｂは、コンタクトホール９ｂを介して上記第１の導電層８ｂに直接接続したが、タングステン等の高融点金属からなる接続プラグを用いて接続しても良い。
【００３４】
上記第２の導電層１０ｂの上方には、第３層間絶縁膜１１ａが形成されている。本実施形態において、この第３層間絶縁膜１１ａは、ＴＥＯＳのプラズマＣＶＤによる１１００ｎｍのシリコン酸化膜とした。この第３層間絶縁膜１１ａを形成した後、上記第２の導電層１０ｂと反射電極１３の接続部以外の領域に不規則に配置された凹部１１ｂをドライエッチングにより形成した。そして、この凹部１１ｂを形成した後、ＳＯＧ膜１１ｃを厚さ３２０ｎｍ堆積させた。なお、ＳＯＧ膜１１ｃの厚さは、本実施形態に限定されるものではない。ただし、第２の導電層１０ｂと反射電極１３の接続部以外の領域に適当な凹部を形成するためには、ＳＯＧ膜１１ｃの厚さは、１００〜５００ｎｍであることが望ましい。また、ＳＯＧ膜１１ｃを形成した後、このＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件あるいは任意の条件でエッチングしても良い。本実施形態では、ＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件で５００ｎｍエッチングした。なお、このときのエッチ量は、本実施形態に限定されるものではないが、１００〜５００ｎｍであることが望ましい。このとき、第２の導電層１０ｂと反射電極１３の接続部以外の領域に形成された凹部のテーパは、なだらかな曲線形状となり、良好な反射特性を有する反射電極が形成される。
【００３５】
また、本実施形態では、凹部１１ｂの形状には円を適用した。穴の直径は０．５〜５μｍが望ましく、この範囲の任意のサイズあるいは数種類のサイズであっても良い。また、凹部の形状は本実施形態に限定されるものではない。例えば正八角形のような多角形を適用しても良い。
【００３６】
第２の導電層１０ａと同時に形成された第２の導電層１０ｂと反射電極１３との接続は、第３層間絶縁膜１１ａ，およびＳＯＧ膜１１ｃに開口されたコンタクトホールに、タングステン等の高融点金属からなる接続プラグ１２をＣＶＤ法等で埋め込み形成して行われる。
【００３７】
上記接続プラグ１２を形成後、反射電極１３には第３の導電層からなるアルミニウムを低温スパッタ法により形成した。
【００３８】
以上のプロセスにより、第３層間絶縁膜を凹状に設けた上に反射電極を形成することにより、第３層間絶縁膜の凹凸に沿って反射電極も凹凸を有するようになる。このため、光を拡散することができ、プロセスを増加させることなく、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することができた。
【００３９】
次に、図５を参照して図１に示されている反射型液晶パネルの反射電極側基板における画素領域の凹部ならびに遮光層の配置を説明する。
【００４０】
図５（ａ）は、本発明を適用した反射型液晶パネルの反射電極側基板における画素領域の凹部の配置を示す。この図５（ａ）において、凹部１１ｂは、第２の導電層１０ｂと反射電極１３の接続部以外の領域に不規則に配置されている。また、接続プラグ１２は、第２の導電層１０ｂと反射電極１３とを接続している。また、凹部１１ｂは、この図５（ａ）に示すように、第２の導電層１０ｂと反射電極１３の接続部以外のほぼ全域に配置することができ、これにより、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができる。
【００４１】
図５（ｂ）は、本発明を適用した反射型液晶パネルの遮光層の第１の構成例を示す平面図である。この図５（ｂ）に示すように、第１の導電層８ｂと反射電極１３の接続部となる第２の導電層１０ｂを除いたほぼ全域にわたって遮光層として第２の導電層１０ａを形成することができる。
【００４２】
Ｂ．本発明の反射電極側基板の画素領域の他の構成例
図２は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第２の実施形態の断面図を示す。本実施形態では、接続プラグを用いず、第二の導電層１０ｂと反射電極１３を直接接続した。本実施形態は、工程プロセスの簡略化という点において、非常に有効である。
【００４３】
図３は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第３の実施形態の断面図を示す。本実施形態では、ドレイン領域（またはソース領域）６ｂと反射電極１３を、接続プラグ１２により電気的に接続している。接続プラグにはタングステン等の高融点金属を用いた。
【００４４】
このとき、図６に示すように、第２の導電層１０ａは、各画素における接続プラグ１２の形成されるコンタクトホールの周囲を除き、画素領域全域、さらには画素領域全体にわたって形成することができるため、さらに好適な遮光機能を有する遮光層を形成することが可能となる。
【００４５】
図４は、本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第４の実施形態の断面図を示す。図４において図１、図２および図３と同一符号が付けられている箇所は、これらの図と同一機能を有する層を示す。
【００４６】
本実施形態においては、基板１は石英や無アルカリ性のガラス基板であり、この絶縁基板上には単結晶又は多結晶あるいはアモルファスのシリコン膜（６ａ，６ｂの形成層）が形成されており、このシリコン膜上には、例えば熱酸化して形成した酸化シリコン膜とＣＶＤ法で堆積した窒化シリコンの二層構造からなる絶縁膜が形成される。
【００４７】
また、シリコン膜の６ａ，６ｂの領域には、Ｎ型不純物（またはＰ型不純物）がドーピングされて、ＴＦＴのソース・ドレイン領域６ａ，６ｂが形成され、絶縁膜上には、ＴＦＴのゲート電極５がポリシリコンまたはメタルシリサイド等により形成される。
【００４８】
また、ゲート電極５上には酸化シリコンにより形成される第１層間絶縁膜７が形成され、第１層間絶縁膜７の上方には、一層目のアルミニウム層あるいはタンタル層からなる第１の導電層８ａ，８ｂが形成され、第１の導電層８ａは上記絶縁膜７に形成されたコンタクトホールを介してソース領域（またはドレイン領域）６ａと電気的に接続され、ＦＥＴのソース電極（またはドレイン電極）を構成する。また、第１の導電層８ｂは上記絶縁膜７に形成されたコンタクトホールにてＦＥＴのドレイン領域（またはソース領域）６ｂに電気的に接続され、ドレイン電極（またはソース電極）を構成する。
【００４９】
また、上記第１の導電層８ａ，８ｂの上方にはシリコン酸化膜からなる第２層間絶縁膜９が形成され、第２層間絶縁膜９にはコンタクトホール９ｂが形成される。さらにその上方にはアルミニウム層あるいはタンタル層からなる第２の導電層１０ａおよび１０ｂを形成した。第１の導電層８ｂと第２の導電層１０ｂはコンタクトホール９ｂを介して電気的に接続されている。
【００５０】
第２の導電層１０ａは、入射する光が基板の半導体層側に入り込んでＦＥＴが光リークしないように、遮光する機能を有している。また、本実施形態では、上記第２の導電層１０ｂは、コンタクトホール９ｂを介して上記第１の導電層８ｂに直接接続したが、タングステン等の高融点金属からなる接続プラグを用いて接続しても良い。
【００５１】
第２の導電層１０ｂの上方には第３層間絶縁膜１１ａを形成する。第３層間絶縁膜１１ａには、第２の導電層１０ｂと反射電極１３の接続部以外の領域に不規則に配置された凹部１１ｂをドライエッチングにより形成した。前記凹部１１ｂを形成した後、ＳＯＧ膜１１ｃを厚さ３２０ｎｍ堆積させた。なお、前記ＳＯＧ膜１１ｃの厚さは、本実施形態に限定されるものではない。ただし、第２の導電層１０ｂと反射電極１３の接続部以外の領域に適当な凹部を形成するためには、ＳＯＧ膜１１ｃの厚さは、１００〜５００ｎｍであることが望ましい。また、ＳＯＧ膜１１ｃを形成した後、このＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件あるいは任意の条件でエッチングしても良い。本実施形態では、ＳＯＧ膜１１ｃと第３層間絶縁膜１１ａを、選択性のない条件で５００ｎｍエッチングした。なお、このときのエッチ量は、本実施形態に限定されるものではなく、１００〜５００ｎｍであることが望ましい。このとき、第２の導電層１０ｂと反射電極１３の接続部以外の領域に形成された凹部のテーパは、なだらかな曲線形状となり、良好な反射特性を有する反射電極が形成される。
【００５２】
また、本実施形態では、凹部１１ｂの形状には円を適用した。穴の直径は０．５〜５μｍが望ましく、この範囲の任意のサイズあるいは数種類のサイズであっても良い。また、凹部の形状は本実施形態に限定されるものではない。例えば正八角形のような多角形を適用しても良い。
【００５３】
第２の導電層１０ａと同時に形成された第２の導電層１０ｂと反射電極１３の接続は、第３層間絶縁膜１１ａ，およびＳＯＧ膜１１ｃに開口されたコンタクトホールに、タングステン等の高融点金属からなる接続プラグ１２をＣＶＤ法等で埋め込み形成して行われる。
【００５４】
上記接続プラグ１２を形成後、反射電極１３には第３の導電層からなるアルミニウムを低温スパッタ法により形成した。
【００５５】
以上のプロセスにより、第３層間絶縁膜を凹状に設けた上に反射電極を形成することにより、第３層間絶縁膜の凹凸に沿って反射電極も凹凸を有するようになる。このため、光を拡散することができ、プロセスを増加させることなく、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することができる。
【００５６】
また、図ではゲート電極がチャネルより上方に位置するトップゲートタイプであるが、ゲート電極を先に形成し、ゲート絶縁膜を介した上にチャネルとなるシリコン膜を配置するボトムゲートタイプにしてもよい。
【００５７】
Ｃ．本発明の液晶パネルの画素及びその駆動回路の説明
図７は、本発明の液晶パネルの画素及びその駆動回路などの一例を示すブロック図である。
【００５８】
図７において、画素領域には、行走査線１１０−ｎ（ｎは行走査線の行を示す自然数）と列走査線１１２−ｍ（ｍは列走査線の列を示す自然数）がマトリクス状に配置され、互いの走査線の交差点に各画素の駆動回路が構成される。また、画素領域には列走査線１１２−ｍに沿って入力データ線１１４から分岐した列データ線１１５−ｄ（ｄは列データ線の列を示す自然数）も配置される。画素領域の行側の周辺領域には行走査線駆動回路１１１が配置され、画素領域の列側の周辺領域には列走査線駆動回路１１３が配置される。
【００５９】
行走査線駆動回路用制御信号１２０により行走査線駆動回路１１１が制御され、選択された行走査線１１０−ｎには選択信号が出力される。選択されない行走査線は非選択電位に設定される。同様に、列走査線駆動回路用制御信号１２１により列走査線駆動回路１１３が制御され、選択された列走査線１１２−ｍに選択信号が出力され、非選択の列走査線は非選択電位に設定される。いずれの行走査線及びいずれの列走査線を選択するかは制御信号１２０，１２１により決められる。つまり、制御信号１２０，１２１は選択画素を指定するアドレス信号である。
【００６０】
選択された行走査線１１０−ｎと選択された列走査線１１２−ｍの交差点近傍に配置されるスイッチング制御回路１０９は、両走査線の選択信号を受けてオン信号を出力し、行走査線１１０−ｎと列走査線１１２−ｍの少なくとも一方が非選択となるとオフ信号を出力する。すなわち、選択された行走査線と列走査線の交差点に位置する画素のスイッチング制御回路１０９のみからオン信号が出力され、他のスイッチング制御回路からはオフ信号が出力される。本実施形態では、このスイッチング制御回路１０９のオン、オフ信号により液晶画素駆動回路１０１を制御する。
【００６１】
次に、液晶画素駆動回路１０１の構成および動作を説明する。
【００６２】
スイッチング回路１０２はスイッチング制御回路１０９のオン信号により導通状態となり、オフ信号により非導通状態となる。スイッチング回路１０２は導通状態となると、そこに接続されている列データ線１１５−ｄのデータ信号をスイッチング回路１０２を介してメモリ回路１０３に書き込む。一方、スイッチング回路１０２はスイッチング制御回路１０９のオフ信号により非導通状態となりメモリ回路１０３に書き込まれたデータ信号を保持する。
【００６３】
メモリ回路１０３に保持されたデータ信号は、画素毎に配置される液晶画素ドライバ１０４に供給される。液晶画素ドライバ１０４は供給されたデータ信号のレベルに応じて、第１の電圧信号線１１８に供給される第１の電圧１１６、又は第２の電圧信号線１１９に供給される第２の電圧１１７のいずれかを液晶画素１０５の画素電極１０６に供給する。第１の電圧１１６は、液晶パネルがノーマリーホワイト表示の場合に、液晶画素１０５を黒表示状態とする電圧であり、一方第２の電圧１１７は液晶画素１０５を白表示状態とする電圧である。
【００６４】
メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるゲートが導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、液晶画素ドライバ１０４において第２の電圧信号線１１９に接続されるゲートが導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
【００６５】
以上の構成により、電源電圧、第１、第２の電圧信号および基準電圧ともロジック電圧程度で駆動でき、かつ画面表示の書き換えが必要ない場合はメモリ回路のデータ保持機能により表示状態を保持できるのでほとんど電流が流れない。
【００６６】
なお、液晶画素１０５は、保持されたデータ信号に応じて液晶画素ドライバ１０４から出力された第１の電圧１１６或いは第２の電圧１１７のいずれか一方が選択されて供給される画素電極１０６が画素毎に設けられ、この画素電極１０６と対向電極１０８との間に介在する液晶層１０７に両電極の電位差が印加され、この電位差に応じた液晶分子の配向変化に応じて黒表示状態（オン表示状態ともいう）と白表示状態（オフ表示状態ともいう）となる。液晶パネルは、上述のように、半導体基板とガラス等の光透過性基板との間に液晶を封入して挟持し、半導体基板に、マトリクス状に画素電極を配置し、その画素電極の下方に上記液晶画素駆動回路、行走査線、列走査線、データ線、行走査線駆動回路、列走査線駆動回路などを形成する。各画素は、画素電極１０６と、対向する光透過性基板の内面に形成された対向電極１０８との間に画素毎に電圧を印加して、その間に介在される画素毎の液晶層１０７に電圧供給し、液晶分子の配向を各画素毎に変化させる。
【００６７】
なお、図８に示すように本実施の形態において、スイッチング制御回路１０９はＣＭＯＳトランジスタ構成のＮＯＲゲート回路１０９−１とＣＭＯＳトランジスタ構成のインバータ１０９−２の論理回路により構成することができる。ＮＯＲゲート回路１０９−１は２入力とも負論理の選択信号が入力された時に正論理のオン信号を出力し、インバータ１０９−２により負論理のオン信号を出力する。また、スイッチング回路１０２はＣＭＯＳトランジスタ構成のトランスミッションゲート１０２−１により構成することができる。トランスミッションゲート１０２−１はスイッチング制御回路１０９のオン信号に基づいて導通して列データ線１１５とメモリ回路１０３を繋ぎ、オフ信号に基づいて非導通となる。メモリ回路１０３はＣＭＯＳトランジスタ構成のクロックドインバータ１０３−１とＣＭＯＳトランジスタ構成のインバータ１０３−２を帰還接続した構成とすることができる。データ信号はスイッチング制御回路１０６のオン信号によりスイッチング回路１０２からメモリ回路１０３に取り込まれ、インバータ１０３−２により反転され、スイッチング制御回路１０６のオフ信号により動作するクロックドインバータ１０３−１により出力を帰還してデータ信号を保持する。液晶画素ドライバ１０４は２個のＣＭＯＳトランジスタ構成のトランスミッションゲート１０４−１、１０４−２により構成することができる。メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるトランスミッションゲート１０４−１が導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、第２の電圧信号線１１９に接続されるトランスミッションゲート１０４−２が導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
【００６８】
Ｄ．本発明の液晶パネルの構造の説明
図９は上記第１および第２の実施形態を適用した液晶パネル用基板（反射電極側基板）１の全体の平面図を示す。
【００６９】
図９に示されているように、この実施形態においては、基板の周縁部に設けられている周辺回路に光が入射するのを防止する遮光膜２５が設けられている。画素を駆動する回路は、上記画素電極がマトリックス状に配置された画素領域２０の周辺および画素領域中に設けられ、上記列走査線８ａに列走査信号を供給する列走査線駆動回路２１や行走査線５に行走査信号を供給する行走査線駆動回路２３、パッド領域２６を介して外部から入力データを取り込む入力データ線２２、これらの回路はスイッチング制御回路１０９およびスイッチング回路１０２のスイッチング素子とし、これにメモリ回路１０３と液晶画素ドライバ１０４を組み合わせることで構成される。なお、３６は対向するガラス基板との接着固定を行うシール材の形成領域である。
【００７０】
この実施形態においては、上記遮光膜２５は、図１に示されている反射電極１３同一工程で形成される第３の導電層で構成され、ＬＣ共通電極電位等の所定電位が印加されるように構成されている。２６は電源電圧を供給するために使用されるパッドもしくは端子が形成されたパッド領域である。
【００７１】
図１０は上記液晶パネル用基板１を適用した反射型液晶パネルの断面構成を示す。図９および図１０に示すように、上記液晶パネル基板３１（１）は、その裏面にガラスもしくはセラミック等からなる基板３２が接着剤により接着されている。これとともに、その表面側には、ＬＣ共通電極電位が印加される透明導電膜（ＩＴＯ）からなる対向電極（共通電極ともいう）３３を有する入射側のガラス基板３５が適当な間隔をおいて配置され、周囲を図６のシール材形成領域３６に形成したシール材３６で接着された間隙内に周知のＴＮ（Twisted Nematic）型液晶または電圧無印加状態で液晶分子がほぼ垂直配向されたＳＨ（Super Homeotropic）型液晶３７などが充填されて液晶パネル３０として構成されている。なお、外部から信号を入力したり、パッド領域２６は上記シール材３６の外側に来るようにシール材を設ける位置が設定されている。
【００７２】
周辺回路上の遮光膜２５は、液晶３７を介在して対向電極３３と対向されるように構成されている。そして、遮光膜２５にＬＣ共通電極電位を印加すれば、対向電極３３にはＬＣ共通電極電位が印加されるので、その間に介在する液晶には直流電圧が印加されなくなる。よってＴＮ型液晶であれば常に液晶分子がほぼ９０°ねじれたままとなり、ＳＨ型液晶であれば常に垂直配向された状態に液晶分子が保たれる。
【００７３】
この実施形態においては、半導体基板からなる上記液晶パネル基板３１は、その裏面にガラスもしくはセラミック等からなる基板が接着剤により接合されているため、その強度が著しく高められる。その結果、液晶パネル基板３１に基板３２を接合させてから対向基板との貼り合わせを行うようにすると、パネル全体にわたって液晶層のギャップが均一になるという利点がある。
【００７４】
Ｅ．本発明の液晶パネルを用いた電子機器の説明
次に、本発明の反射型液晶パネルを表示装置として用いた電子機器の例を説明する。
【００７５】
図１１（Ａ）は携帯電話を示す斜視図である。１０００は携帯電話本体を示し、そのうちの１００１は本発明の反射型液晶パネルを用いた液晶表示部である。
【００７６】
図１１（Ｂ）は、腕時計型電子機器を示す図である。１１００は時計本体を示す斜視図である。１１０１は本発明の反射型液晶パネルを用いた液晶表示部である。この液晶パネルは、従来の時計表示部に比べて高精細の画素を有するので、テレビ画像表示も可能とすることができ、腕時計型テレビを実現できる。
【００７７】
図１１（Ｃ）は、ワープロ、パソコン等の携帯型情報処理装置を示す図である。１２００は情報処理装置を示し、１２０２はキーボード等の入力部、１２０６は本発明の反射型液晶パネルを用いた表示部、１２０４は情報処理装置本体を示す。各々の電子機器は電池により駆動される電子機器であるので、光源ランプを持たない反射型液晶パネルを使えば、電池寿命を延ばすことが出来る。また、本発明のように、周辺回路をパネル基板に内蔵できるので、部品点数が大幅に減り、より軽量化・小型化できる。
【００７８】
【発明の効果】
以上説明したように、本発明による電気光学装置用基板は、反射電極の下方に形成された絶縁膜に、液晶画素駆動回路と反射電極の接続部が形成され、前記絶縁膜における該接続部以外の領域には不規則な配置の凹部が形成されている。このため、本発明の電気光学装置用基板によれば、最適な反射特性を有する反射電極を容易に、かつ再現性良く作成することができ、表示品位が向上する反射型液晶パネルを提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した反射型液晶パネルの反射電極側基板の第１の実施の形態の断面図である。
【図２】本発明を適用した反射型液晶パネルの反射電極側基板の第２の実施の形態の断面図である。
【図３】本発明を適用した反射型液晶パネルの反射電極側基板の第３の実施の形態の断面図である。
【図４】本発明を適用した反射型液晶パネルの反射電極側基板の第４の実施の形態の断面図である。
【図５】本発明を適用した反射型液晶パネルの反射電極側基板の第１，第２および第４の実施の形態を示す平面図（ａ）および本発明を適用した反射型液晶パネルの反射電極側基板の第１，第２および第４の実施形態における第２の導電層の構成例を示す平面図（ｂ）である。
【図６】本発明を適用した反射型液晶パネルの反射電極側基板の第３の実施形態における第２の導電層の構成例を示す平面図である。
【図７】液晶パネルの画素及びその駆動回路などの一例を示すブロック図である。
【図８】図７の詳細な回路図である。
【図９】本発明の実施形態の液晶パネル用基板を適用した反射型液晶パネルの一例を示す平面図である。
【図１０】本発明の実施形態の液晶パネル用基板を適用した反射型液晶パネルの一例を示す断面図である。
【図１１】本実施形態の反射型液晶パネルを用いた携帯電話を示す図（Ａ）、腕時計型テレビを示す図（Ｂ）およびパーソナルコンピュータの外観図（Ｃ）である。
【符号の説明】
１ 基板
２ ウェル領域
３ フィールド酸化膜
５ ゲート電極
６ａ，６ｂ ソース・ドレイン領域（またはソース領域）
７ 第１層間絶縁膜
８ａ，８ｂ 第１の導電層（ソース・ドレイン電極）
９ 第２層間絶縁膜
９ｂ コンタクトホール
１０ａ，１０ｂ 第２の導電層
１１ａ 第３層間絶縁膜
１１ｂ 凹部
１１ｃ ＳＯＧ膜
１２ 接続プラグ
１３ 第３の導電層（反射電極）
２０ 画素領域
２１ 列走査線駆動回路
２２ 入力データ線
２３ 行走査線駆動回路
２５ 遮光膜（第３の導電層）
２６ パッド領域
３１ 液晶パネル基板
３２ 基板
３３ 対向電極
３５ 入射側のガラス基板
３６ シール材
３７ 液晶
１０１ 液晶画素駆動回路
１０２ スイッチング回路
１０３ メモリ回路
１０４ 液晶画素ドライバ
１０５ 液晶画素
１０６ 画素電極
１０７ 液晶層
１０８ 対向電極
１０９ スイッチング制御回路
１１０ 行走査線
１１１ 行走査線駆動回路
１１２ 列走査線
１１３ 列走査線駆動回路
１１４ 入力データ線
１１５ 列データ線
１１６ 第１の電圧
１１７ 第２の電圧
１１８ 第１の電圧信号線
１１９ 第２の電圧信号線
１２０ 行走査線駆動回路用制御信号
１２１ 列走査線駆動回路用制御信号
１２２ 基準電圧
１０００ 携帯電話
１００１ 本発明の反射型液晶パネルを用いた液晶表示部
１１００ 時計
１１０１ 本発明の反射型液晶パネルを用いた液晶表示部
１２００ 情報処理装置
１２０２ キーボード等の入力部
１２０４ 情報処理装置
１２０６ 本発明の反射型液晶パネルを用いた表示部
Claims (6)
- 基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板において、
前記反射電極の下方に位置する絶縁膜表面に不規則な配置の凹部が形成され、前記凹部内にＳＯＧ膜が形成されると共に、当該凹部内のＳＯＧ膜表面になだらかな曲線形状が形成されてなり、
前記なだらかな曲線形状を有するＳＯＧ膜上及び前記絶縁膜上に前記反射電極が形成されてなる
ことを特徴とする電気光学装置用基板。 - 基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板の製造方法において、
前記反射電極の下方に位置する絶縁膜に、当該反射電極と前記トランジスタとの電気的な接続部を形成するためのコンタクトホールが形成され、当該絶縁膜における前記接続部以外であって前記反射電極の下方の領域に不規則な配置の凹部が形成され、
前記コンタクトホールと前記凹部が、異なるマスクを使用して形成され、
前記凹部内にＳＯＧ膜を形成し、
前記凹部内の前記ＳＯＧ膜表面になだらかな曲線形状が形成されるように前記ＳＯＧ膜をエッチングし、
前記ＳＯＧ膜上及び前記絶縁膜上に前記反射電極を形成する
ことを特徴とする電気光学装置用基板の製造方法。 - 基板上に凹凸を有する反射電極がマトリックス状に配置され、前記各反射電極に対応して駆動回路を構成するトランジスタが設けられてなる電気光学装置用基板の製造方法において、
前記反射電極の下方に位置する絶縁膜に不規則な配置の凹部を形成し、
前記凹部の形成された前記絶縁膜上にＳＯＧ膜を形成し、
前記凹部内の前記ＳＯＧ膜表面になだらかな曲線形状が形成されるように前記ＳＯＧ膜をエッチングし、
前記ＳＯＧ膜上及び前記絶縁膜上に前記反射電極を形成する
ことを特徴とする電気光学装置用基板の製造方法。 - 前記なだらかな曲線形状は、選択性のない条件で前記ＳＯＧ膜及び前記絶縁膜のエッチングを行うことにより形成されることを特徴とする請求項３記載の電気光学装置の製造方法。
- 請求項１に記載の電気光学装置用基板と、透明基板とが間隙を有して配置されるとともに、前記電気光学装置用基板と前記透明基板との間隙内に液晶が挟持されて構成されることを特徴とする電気光学装置。
- 請求項５に記載の電気光学装置を用いたことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31903198A JP3740868B2 (ja) | 1998-11-10 | 1998-11-10 | 電気光学装置用基板及びその製造方法、電気光学装置並びにそれを用いた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31903198A JP3740868B2 (ja) | 1998-11-10 | 1998-11-10 | 電気光学装置用基板及びその製造方法、電気光学装置並びにそれを用いた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000147552A JP2000147552A (ja) | 2000-05-26 |
| JP3740868B2 true JP3740868B2 (ja) | 2006-02-01 |
Family
ID=18105747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31903198A Expired - Fee Related JP3740868B2 (ja) | 1998-11-10 | 1998-11-10 | 電気光学装置用基板及びその製造方法、電気光学装置並びにそれを用いた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3740868B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3933497B2 (ja) | 2002-03-01 | 2007-06-20 | シャープ株式会社 | 表示装置の製造方法 |
-
1998
- 1998-11-10 JP JP31903198A patent/JP3740868B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000147552A (ja) | 2000-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3982148B2 (ja) | 液晶パネル用基板、液晶パネル及びそれを用いた電子機器 | |
| KR100426980B1 (ko) | 전기 광학 장치, 그 제조 방법 및 전자 기기 | |
| JP2001051303A (ja) | 液晶表示装置及びその製造方法 | |
| JPH0567207B2 (ja) | ||
| KR20010011905A (ko) | 반사투과형 액정 표시장치 | |
| US6781653B2 (en) | LCD device having a reflective electrode and a fabricating method thereof | |
| JP3775071B2 (ja) | 電気光学装置用基板、電気光学装置及び電気光学装置の製造方法、ならびに電気光学装置を用いた電子機器 | |
| KR100613438B1 (ko) | 반사투과형 액정 표시장치 및 그의 제조방법 | |
| JP3864636B2 (ja) | 液晶パネル用基板、液晶パネル及びそれを用いた電子機器並びに液晶パネル用基板の製造方法 | |
| JP3740868B2 (ja) | 電気光学装置用基板及びその製造方法、電気光学装置並びにそれを用いた電子機器 | |
| JP2000047259A (ja) | 液晶表示装置 | |
| US20040090583A1 (en) | Liquid crystal display device integrating driving circuit on matrix substrate | |
| JP4035992B2 (ja) | 電気光学装置、電子機器、および電気光学装置の製造方法 | |
| JP2002297060A (ja) | アクティブマトリクス型表示装置 | |
| JP4078928B2 (ja) | 電気光学装置および電子機器 | |
| JP2002296619A (ja) | アクティブマトリクス型表示装置 | |
| JP3301381B2 (ja) | 液晶表示素子 | |
| JP2002297058A (ja) | アクティブマトリクス型表示装置 | |
| JP3979077B2 (ja) | 電気光学装置および電子機器 | |
| KR101023284B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| JPH1048660A (ja) | 液晶表示装置 | |
| JP2002023180A (ja) | 平面表示装置 | |
| KR101023718B1 (ko) | 액정표시장치 및 그의 제조방법 | |
| JPH05224236A (ja) | アクティブマトリクス型液晶表示装置 | |
| KR101108380B1 (ko) | 액정표시장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050706 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050802 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050819 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051031 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121118 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121118 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131118 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |