JP3739552B2 - Ｄ／ａ変換装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）回路を用いた、歪みの少ない高純度な正弦波を出力できるデジタル−アナログ変換装置（Ｄ／Ａ変換装置）に関するものである。
【０００２】
【従来の技術】
無線通信機の局部発振信号に含まれる歪みは、混信およびスプリアスなどの発生要因となることから、局部発振信号は歪みを含まない高純度の正弦波であることが要求されている。そこで、近年、マイクロ波帯などの高い周波数帯域用の無線通信機の局部発振器として、比較的に高純度な正弦波を出力するＤＤＳ回路が用いられる傾向にある。このＤＤＳ回路は、理論的にはクロック周波数をできるだけ高くすることで、より高純度の正弦波が得られる。しかるに、クロック周波数を高くすると、クロック周波数自体の周期の均一性が失われ易く、必ずしも所望の性能を得ることができない。
【０００３】
そこで、特公平４−３１６０８号公報において、ＤＤＳ回路の出力部にＤＤＳ回路の出力周波数にトラッキングされる狭帯域の同調回路を設けることで、クロック周波数をさほど高くしなくても、同調回路から歪みが除去された高純度な正弦波を出力させる技術が提案されている。
【０００４】
【発明が解決しようとする課題】
ところで、ＤＤＳ回路に用いられるＤ／Ａ変換器は、一般的には抵抗素子のネットワークにより構成されている。そこで、入力側のデジタル信号が正確であり、またクロック周波数がその周期が均一であっても、ネットワークを構成する抵抗素子自体の精度が悪ければ、デジタル信号が変換されて出力されるアナログ信号は正弦波に歪みを含むこととなる。
【０００５】
また、上記特公平４−３１６０８号公報で提案された技術にあっては、同調回路を狭帯域とするほど歪みが除去されて、出力される正弦波は高純度なものとなるが、トラッキングエラーという重要な別な問題が生じ易い。そして、このトラッキングエラーを少なくすべく同調回路の帯域幅を広げれば、出力される正弦波の高純度が失われ易いという問題が生ずる。
【０００６】
本発明は、上述のごとき従来技術の問題点に鑑みてなされたもので、Ｄ／Ａ変換器から出力されるアナログ信号に補正信号を加算するなどし、補正された補正アナログ信号に含まれる歪み成分を少なくして、出力として高純度の正弦波が得られるようにしたＤ／Ａ変換装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
かかる目的を達成するために、本発明のＤ／Ａ変換装置は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器と、前記デジタル信号の補正が必要となり得る各桁毎にビット信号が存在するときに各桁毎の補正信号を出力し得る補正回路と、前記補正信号と前記アナログ信号を加算または減算して補正アナログ信号を出力する加減算手段と、この補正アナログ信号を検波する検波手段と、その検波出力から前記補正アナログ信号に含まれる歪み成分に応じた信号を抽出するフィルタ手段と、抽出された前記歪み成分に応じた信号から歪みレベルを検出するレベル検出手段と、この歪みレベルに応じて前記補正回路を制御するコントローラと、を備え、前記コントローラは前記補正が必要となり得る各桁毎に前記補正信号を前記歪みレベルが小さくなるように調整制御するように構成されている。
【０００８】
そして、前記コントローラは、前記補正回路の各桁毎の前記補正信号を、上位の桁から下位の桁に順次に調整制御するように構成しても良い。
【０００９】
また、前記Ｄ／Ａ変換器は零を中心として正と負に振動する正弦波のアナログ信号を出力し、前記デジタル信号の第１ビットは前記正弦波の正または負を決定するものであって、前記補正回路は前記デジタル信号の第２ビット以下の各桁毎にビット信号が存在するときに各桁毎の前記補正信号を出力するようにし、前記コントローラは第２ビット以下の各桁毎に前記補正信号を前記歪みレベルが小さくなるように調整制御するように構成しても良い。
【００１０】
また、前記コントローラは、前記歪みレベルが所定の基準レベル以上の場合に、前記補正回路の各桁毎の前記補正信号を調整制御をするように構成することもできる。
【００１１】
また、前記コントローラは、複数の基準レベルを設けるとともに補正が必要となり得る桁を複数に区分し、前記歪みレベルが前記複数の基準レベルのうち最も小さな基準レベル以上の場合に、前記補正回路の各桁毎の前記補正信号を、前記歪みレベルの大きさに応じて選定された１つの前記区分の上位の桁から下位に順次に調整制御するように構成することもできる。
【００１２】
また、前記コントローラは、前記補正回路の各桁毎の前記補正信号を増加または減少させて調整し、前記歪みレベルが増加すれば前記補正信号の調整方向を反転し、前記歪みレベルが減少から増加に転じたときに、増加に転じる補正前の補正信号を当該桁における最適値として維持するように構成することもできる。
【００１３】
また、前記加減算手段は、加算または減算のいずれか一方の作用をなし、前記コントローラは、前記補正回路の各桁毎の前記補正信号を零と正と負とに調整制御するように構成することもできる。
【００１４】
さらに、前記コントローラは、前記補正回路の各桁毎の前記補正信号の調整制御が完了する毎に、前記歪みレベルが前記基準レベルまたは前記複数の基準レベルのうち最も小さい基準レベル以上か否かを判別し、歪みレベルが小さくなれば調整制御を終了して各桁毎の前記補正信号を維持するように構成することも可能である。
【００１５】
さらにまた、前記コントローラは、前記補正回路の各桁毎の前記補正信号を不連続な段階的に切り換えて調整制御するように構成することも可能である。
【００１６】
さらにそして、前記コントローラは、前記補正回路の各桁毎の前記補正信号を上位の桁ほど不連続な段階的に切り換えられる幅を大きく設定して調整制御するように構成することも可能である。
【００１７】
【発明の実施の形態】
以下、本発明の一実施例を図１ないし図４を参照して説明する。図１は、本発明のＤ／Ａ変換装置の一実施例のブロック回路図である。図２は、図１におけるコントローラの動作を説明するフローチャートである。図３は、図２における補正処理の動作を説明するフローチャートの一部である。図４は、図２における補正処理の動作を説明するフローチャートの残部である。
【００１８】
まず、図１を参照して本発明のＤ／Ａ変換装置の構成につき説明する。抵抗素子のネットワークなどから形成されるＤ／Ａ変換器１０に、ＭＳＢからＬＳＢまでのｎ桁のデジタル信号が入力として与えられ、その変換出力として零を中心として正と負に振動する正弦波のアナログ信号が出力される。ここで、第１ビットのＭＳＢはアナログ信号の正または負を決定し、第２ビット以下の桁によるビット信号により信号の大きさが決定される。そして、このアナログ信号が加減算手段１２に与えられ、補正回路１４からの補正信号と加算または減算され、その加減算信号が歪みを補正された補正アナログ信号として出力される。この補正アナログ信号は、その一部が検波手段１６に与えられて検波され、その検波出力がフィルタ手段１８に与えられる。このフィルタ手段１８は、後述するごとく、検波出力から補正アナログ信号に含まれる歪み成分ｆａに応じた信号を抽出するものである。さらに、フィルタ手段１８の出力がレベル検出手段２０に与えられ、歪み成分ｆａに応じた信号から歪みレベルｘが検出されて、コントローラ２２に与えられる。
【００１９】
このコントローラ２２は、マイクロコンピュータなどからなり、レベル検出手段２０で検出された歪みレベルｘに応じて、補正回路１４を歪みレベルｘが最も小さくなるように調整制御するものである。そして、補正回路１４は、デジタル信号の第２ビット以下の各桁毎にビット補正部１４−２、１４−３…１４−（ｎ−１）、１４−ｎが設けられている。さらに、これらのビット補正部１４−２、１４−３…１４−（ｎ−１）、１４−ｎに、デジタル信号の第２桁以下の各桁のビット信号が与えられ、ビット信号が存在するときに対応しているビット補正部が動作状態とされる。また、これらのビット補正部１４−２、１４−３…１４−（ｎ−１）、１４−ｎは、コントローラ２２からの補正制御データｓにより、各桁毎の補正信号が零と正と負に切り換えられるとともに、その大きさが不連続な段階的に切り換えられる。しかも、上位桁ほど段階的な切り換え幅が大きく設定されている。
【００２０】
例えば、デジタル信号が６桁であり、各桁毎の補正信号の切り換えが零と、正および負がそれぞれ２段階に切り換えられて、計５段階で調整されるとすれば、その各桁毎の補正信号の一例は表１のごときものである。
【表１】
上記表１において、ｓはコントローラ２２から補正回路１４の各ビット補正部１４−２、１４−３、１４−４、１４−５、１４−６に与えられる補正制御データであり、補正制御データｓが３では該当桁の補正信号が零であって該当桁では補正がなされない状態であり、補正制御データｓが３以外であれば該当桁で段階的に切り換えられた所定の大きさの正または負の補正信号が出力されて補正がなされる。
【００２１】
次に、検波手段１６およびフィルタ手段１８により、補正アナログ信号に含まれる歪み成分ｆａに応じた信号が抽出できることを説明をする。まず、Ｄ／Ａ変換器１０から本来出力されるべき歪みを含まないアナログ信号ｆｃは数１と示され、補正アナログ信号に含まれる歪み成分ｆａは数２と示される。すると、実際に出力される補正アナログ信号ｆｄｄｓは数３と示される。
【数１】
【数２】
【数３】
ここで、Ｉｃはアナログ信号ｆｃの大きさを示し、ωはアナログ信号ｆｃの角速度であり、Ｉｓは歪み成分ｆａの大きさを示し、ｐは歪み成分ｆａの角速度を示し、ｍはＩｓ／Ｉｃであって歪み成分による変調度である。
【００２２】
そして、この補正アナログ信号ｆｄｄｓが検波手段１６で検波された検波信号は、いわゆるダイオード検波であるならば、ｆｄｄｓ・ｆｃと示される。
このｆｄｄｓ・ｆｃは、数４と示される。
【数４】
そして、これをさらに書き直せば、数５のごとくに示される。
【数５】
この数５で示される信号から、フィルタ手段１８により、右辺の第１項の直流成分と、第２項と第３項および第４項の角速度ωが含まれる高周波成分を除去することで、第５項の歪み成分ｆａの角速度ｐの周波数を有する歪み成分ｆａに応じた信号が抽出される。そこで、この右辺の第５項に示される信号が零となるように補正回路１４を制御することで、補正アナログ信号ｆｄｄｓは高純度の正弦波として出力されることとなる。
【００２３】
さらに、補正アナログ信号ｆｄｄｓに含まれる歪み成分ｆａが小さくなるように補正回路１４をコントローラ２２で調整制御する動作につき、図２ないし図４を参照して説明する。
【００２４】
図２に示すごとく、まず本発明のＤ／Ａ変換装置が動作状態となると、補正回路１４のビット補正部１４−２、１４−３…１４−（ｎ−１）、１４−ｎを制御する補正制御データｓが既に保存されていなければ、コントローラ２２はまずビット補正部１４−２、１４−３…１４−（ｎ−１）、１４−ｎの各桁毎の補正信号が零となるように補正制御データｓを設定する（デジタル信号が前述のごとく６桁であれば、補正制御データｓは３に設定される）。そして、Ｄ／Ａ変換器１０から出力されるアナログ信号が加減算手段１２で何ら補正されることなしにそのまま通過して出力される。すると、このアナログ信号に含まれる歪み成分ｆａに応じた歪みレベルｘが、レベル検出手段２０から出力されてコントローラ２２に与えられる（ステップ１）。コントローラ２２は、予め設定された基準レベルｒと与えられた歪みレベルｘを比較し（ステップ２）、歪みレベルｘが基準レベルｒよりも大きければ、後述するごとく補正処理を行なって、補正回路１４のそれぞれのビット補正部１４−２、１４−３…１４−（ｎ−１）、１４−ｎを適宜に調整制御し（ステップ３）、再びステップ１に戻る。コントローラ２２は先の補正処理により調整制御された補正回路１４のそれぞれのビット補正部１４−２、１４−３…１４−（ｎ−１）、１４−ｎの各桁毎の補正信号を維持して、さらに歪み成分ｆａを読みとるとともに歪み成分ｆａに応じた歪みレベルｘを検出し（ステップ１）、そして再び検出された歪みレベルｘと基準レベルｒを比較し、歪みレベルｘが基準レベルｒよりも小さくなるまで、ステップ１からステップ３のルーチンが繰り返される。そして、歪みレベルｘが基準レベルｒよりも小さくなれば、補正処理を行うステップ３を経ることなしに、ステップ２からステップ１に戻り、何らかの原因で歪みレベルｘが基準レベルｒよりも大きくなるまでこのステップ１とステップ２のルーチンが繰り返される。さらに、何らかの原因により、歪み成分ｆａの歪みレベルｘが増加して基準レベルｒよりも大きくなると、ステップ２からステップ３に至り、ステップ１からステップ３のルーチンが繰り返されて歪み成分ｆａが小さくなるように調整制御される。
【００２５】
また、ステップ３の補正処理により、基準レベルｒより歪み成分ｆａを小さくすることができずに補正不可と判断されると、当該Ｄ／Ａ変換装置は所望の性能を維持できておらず、ユーザーなどに対して補正不可の表示を行い（ステップ４）、さらにこの装置が組み込まれた無線通信機などの機器の使用制限がを行い（ステップ５）、一連の動作が終了される。
【００２６】
続いて、図３および図４を参照して、補正処理の動作につき説明する。補正処理が開始されると、まず歪みレベルｘを検出し、これと基準レベルｒを比較する（ステップ１１）。歪みレベルｘが基準レベルｒよりも小さくなければ、第２ビット補正完了しているか否かが判別される（ステップ１２）。このビット補正完了しているか否かは、後述するごとく、各桁毎にビット補正部の調整制御が終了されると設定されるいわゆるフラッグの有無を判別するものである。そして、第２ビット補正完了していなければ、検出された歪みレベルｘと記憶手段に既に記憶されている歪みレベルｙとを比較し（ステップ１３）、歪みレベルｘが歪みレベルｙより小さくなければ増減データａを１と設定し（ステップ１４）、さらにこの増減データａが０から１に変更されたか否かを判別し（ステップ１５）、０から１に変更されていなければ、検出された歪みレベルｘと補正前の補正制御データｓを記憶手段に記憶する（ステップ１６）。ステップ１３で歪みレベルｘが歪みレベルｙより小さければ増減データａを０と設定し（ステップ１７）、ステップ１６に至る。なお、ステップ１３で、記憶手段に歪みレベルｙが未だ記憶されておらずに比較できない場合は、歪みレベルｘが歪みレベルｙより小さくない場合と判別する。また、ステップ１６で歪みレベルｘが記憶手段に記憶されて歪みレベルｙとして、補正制御データｓが変更されて新たに検出される歪みレベルｘに対して、ステップ１３における比較対象とされる。
【００２７】
そしてさらに、記憶された補正制御データｓが、ビット補正部の補正信号が零に設定される補正制御データｓｍと比較され（ステップ１８）、補正制御データｓが補正制御データｓｍより大きければステップ１９へ、小さくまたは等しければステップ２０に至る。ステップ１９において増減データａが１でなければ、補正制御データｓを１だけ加算増加させるステップ２１が選択され、増減データａが１であれば、補正制御データｓを１だけ減算減少させるステップ２２が選択される。また、ステップ２０において増減データａが１でなければ、補正制御データｓを１だけ減算減少させるステップ２２が選択され、増減データａが１であれば、補正制御データｓを１だけ加算増加させるステップ２１が選択される。そして、ステップ２１または２２で加減算されて変更された補正制御データｓが出力されて（ステップ２３）、ビット補正部１４−２が制御され、この補正信号が加算されて補正された補正アナログ信号が加減算手段１２から出力される。
【００２８】
さらにそして、この補正アナログ信号から再び歪みレベルｘを検出するステップ１３に戻り、記憶されている補正前の歪みレベルｙと比較される。そして、ステップ１５で増減データａが０から１に変更されたと判別されるまで、ステップ１３からステップ２３のルーチンが繰り返される。また、ステップ１５にて、増減データａが０から１に変更されたと判別された場合は、切り換えられた補正信号による補正により歪みレベルｘが減少から増加に反転する場合であり、反転前である補正前の補正制御データｓによる補正信号が最適値であると判断でき、その補正制御データｓを出力する（ステップ２４）。そして、第２ビット補正完了のフラッグを設定し（ステップ２５）、さらに記憶手段から歪みレベルｙの記憶をクリアして（ステップ２６）、ステップ１１に戻る。
【００２９】
このようにして、まず第２ビットにおける補正が完了しても未だ歪みレベルｘが基準レベルｒより大きい場合は、ステップ１２を経て、第３ビット補正完了したか否かが判別される（ステップ２７）。そして、第３ビット補正完了していなければ、第３ビットのビット補正部１４−３が、第２ビットにおけるステップ１３からステップ２６と同じ手順で調整制御される。この第３ビットにおける補正が完了しても未だ歪みレベルｘが基準レベルｒよりも大きい場合は、第４ビット、第５ビットと順次に下位の桁におけるビット補正部１４−４、１４−５…１４−ｎが調整制御される。
【００３０】
さらに、最下位桁であるＬＳＢの第ｎビットにおける補正が完了して第ｎビット補正完了のフラッグが設定されると（ステップ２８）、再びステップ１１に戻る。そして、このステップ１１で歪みレベルｘが基準レベルより小さくなっていないと判断されると、ステップ１２とステップ２７と各桁におけるビット補正完了しているか否かを判別するステップを経て第ｎビット補正完了しているか否かを判別するステップ２９に再び至る。このステップ２９において第ｎビット補正完了しているならば、第２ビットから第ｎビットに至る補正が適切になされなっかたと判断できる。そこで、各ビット補正完了のフラッグをリセットし（ステップ３０）、このリセット回数をカウントし（ステップ３１）、このカウント値が所定回数（実施例では５回）に達したか否かが判別される（ステップ３２）。そして、未だ達していなければステップ１１に戻り、ステップ３２で所定回数に達したと判断されるまで、第２ビットからの補正のやり直しを繰り返す。さらに、ステップ３２で所定回数に達したと判断されると、第２ビットからの補正のやり直しを繰り返しても適切な補正ができない補正不可と判別される。そこで、図２のステップ４に至る。
【００３１】
なお、各ビットにおいて、補正完了してステップ１１に戻り、歪みレベルｘが基準レベルｒより小さくなっていれば、補正完了したビット以下の桁について補正することなく、各ビット補正完了のフラッグをリセットし（ステップ３３）、さらにステップ３１におけるカウント値をクリアし（ステップ３４）、図２のステップ１に戻る。
【００３２】
補正処理の動作は、以上の通りであるが、より理解し易くすべく、デジタル信号の桁数を６桁とし、表１に示したごとく、ビット補正部１４−２〜１４−６の各桁毎の補正信号が零の補正制御データｓｍを３として、以下具体的に動作の説明をする。ここで、仮に第２ビットの補正制御データｓが３に設定されていて第２ビットでは歪みが生じておらず、第３ビット以下で歪みが生じているものとする。歪みレベルｘが基準レベルｒより大きく補正処理が開始されると、最初は歪みレベルｙが記憶されておらず、ステップ１３を経てステップ１４で増減データａが１に設定される。そして、補正制御データｓが３であるので、ステップ１８と２０を経てステップ２１に至り、補正制御データｓは１が加算されて４とされる。すると、歪み成分ｆａが増加するので歪みレベルｘが増加し、ステップ１３で歪みレベルｘと記憶されている歪みレベルｙが比較されて、再びステップ１４が選択され、ステップ１８では補正制御データｓが４であるのでステップ１９を経てステップ２２に至り、補正制御データｓは今度は１が減算されて再び３に戻る。すると、歪みレベルｘが減少し、ステップ１３でステップ１７が選択されて増減データａは０に反転され、ステップ１８と２０を経てステップ２２に至り、補正制御データｓは１が減算されて２とされる。すると、歪みレベルｘが増加し、ステップ１３でステップ１４が選択されて増減データａが再び１に反転される。そこで、ステップ１５でステップ２４が選択され、１つ補正前の補正制御データｓである３が出力されて、第２ビットの補正が完了される。
【００３３】
そして、この第２ビットの補正が完了しても、上記の条件では歪みレベルｘは基準レベルｒより小さくならないので、ステップ１１、１２、２７を経て第３ビットの補正が開始される。この第３ビットの補正は、第２ビットの補正と同様にしてなされ、第３ビットの補正が完了すると、再びステップ１１で歪みレベルｘと基準レベルｒが比較される。このようにして、歪みレベルｘが基準レベルｒより小さくなるまで順次に下位の桁毎に補正がなされ、アナログ信号の補正処理が行われる。
【００３４】
また、仮に第２ビットの補正制御データｓが３に設定されていて、この第２ビットで歪みが生じており、補正制御データｓが４に変更されたときのビット補正部１４−２の補正信号により歪みレベルｘが最も小さくなるものとして、別の条件による例を説明する。まず、補正処理が開始されると、最初は歪みレベルが記憶されておらず、ステップ１３を経てステップ１４で増減データａが１に設定され、補正制御データｓが３であるので、ステップ１８と２０を経てステップ２１に至り、補正制御データｓは１が加算されて４とされる。すると、歪みレベルｘが減少し、ステップ１３でステップ１７が選択されて増減データａは０と反転される。そして、ステップ１８と１９を経てステップ２１に至り、補正制御データｓはさらに１が加算されて５とされてステップ１３に戻る。すると、歪みレベルｘが増加し、ステップ１３でステップ１４が選択されて増減データａは再び１に反転される。そこで、ステップ１５でステップ２４が選択され、１つ補正前の補正制御データｓである４が出力されて、第２ビットの補正が完了される。同様にして、第３ビット以下の桁に対しても適正な補正がなされることは説明するまでもないであろう。
【００３５】
なお、具体的な説明にあっては、説明を簡単にすべくデジタル信号を６桁とし、補正制御データｓが切り換えられる各桁毎の補正信号の段階も５段階であるが、現実的にはデジタル信号の桁数はこれ以上であり、また補正制御データｓを切り換える段階もより多段に適宜に設定することは勿論である。さらに、上記説明では、表１に示すごとく、いずれの桁においても補正制御データｓを切り換える段階の数を同じとし、上位桁ほどその切り換え幅を大きなものとしているが、これに限られず、切り換え幅はいずれの桁でも同じであるが、上位桁ほどその切り換え得る段階の数を多く設定することもできる。かかる場合にあっては、上位桁では小さな切り換え幅で多くの階段のいずれか１つを適宜に選択できるので、より適正な補正信号を出力することが可能である。
【００３６】
次に、図５を参照して、補正処理の他の動作を説明する。図５は、図２における補正処理の他の動作を説明するフローチャートの要部である。図５において、図３および図４に示された各ステップと同じステップについては図示が省略され、また省略されずに図示された同じステップには同じステップ番号が付けられている。
【００３７】
図５において、補正処理が開始されると、まず図３のステップ１１に代えて、歪みレベルｘが第１と第２基準レベルｒ１、ｒ２、と比較される（ステップ４１）。ここで、第１基準レベルｒ１は、第２基準レベルｒ２よりも大きく設定されている。そして、歪みレベルｘが第１基準レベルｒ１よりも大きければ、ステップ１２が選択されて第２ビットから補正がなされる。また、歪みレベルｘが第１基準レベルｒ１と第２基準レベルｒ２の間にあれば、第２ビットより下位で最下位ビットより上位の途中にある所定の桁（例えば第ｑビット、ここでｑは２より大きくｎより小さい数である。）から補正がなされる（ステップ４２）。
【００３８】
この図５に示す補正処理にあっては、歪みレベルｘの大きさに応じて補正が開始される桁が適宜に選択されるので、小さな歪みレベルｘであるにも係わらず第２ビットから補正が開始されるようなことがない。そこで、小さな歪みレベルｘであれば、補正処理の時間が短縮される。さらに、ステップ４１による歪みレベルｘの大きさの判別は、基準レベルの数を多くすることでより適切な桁から補正を開始することが可能となり、それだけ補正処理の時間を短縮することも可能である。
【００３９】
なお、上記実施例において、検波手段１６は、ダイオード検波だけでなく包絡線検波や自乗検波などのいずれであっても良い。また、フィルタ手段１８は、検波方法に応じて歪み成分ｆａが有する周波数の整数倍の比較的低い周波数を有する信号を抽出できれば良く、ローパスフィルタと直流阻止用コンデンサなどで簡単に構成することができる。自乗検波であれば、フィルタ手段１８で歪み成分ｆａが有する周波数の２倍の周波数を有する信号を抽出できれば良い。さらに、ビット補正部１４−２〜１４−ｎから出力される各桁毎の補正信号が零と正および負に制御されるならば、上記説明のごとく加減算手段１２は加算または減算のいずれか一方のみで足りる。しかし、零と正の補正信号のみを出力させるならば、負の補正信号を出力する際に、補正回路１４から補正信号が出力されるとともにコントローラ２２からは加減算手段１２を減算に切り換える制御信号が出力されるようにしても良い。そして、Ｄ／Ａ変換器１０のアナログ信号の出力が、上記で説明した零を中心として正と負に振動する正弦波と異なり、直流成分に正弦波が重畳されて常に正または負の信号であるならば、デジタル信号の第１ビットは出力の正または負を決定するものでなくて信号の大きさを決定するものである。かかる場合には、第１ビットによっても歪みが生ずる虞があって補正が必要となり得る。そこで、補正回路は第１ビットに対してもビット補正部を備え、コントロールは歪みレベルが大きければ第１ビットから補正信号を調整制御するようにすれば良い。そしてまた、図３および図４に示す補正処理と、図５に示す補正処理とを適宜に選択できるようにしても良いことは勿論である。そしてさらに、図５に示す他の補正処理において、基準レベルを３以上設けても良い。かかる場合には、補正が必要となり得る桁を基準レベルと同じ数の複数に区分し、歪みレベルが複数の基準レベルのうちの最も小さい基準レベル以上の場合に、歪みレベルの大きさに応じて選定される１つの区分の上位の桁から下位に順次に補正信号を調整制御すれば良い。
【００４０】
【発明の効果】
以上の説明から明らかなように、本発明のＤ／Ａ変換装置は上述のごとく構成されているので、以下のごとき格別な効果を奏する。
【００４１】
請求項１記載のＤ／Ａ変換装置にあっては、Ｄ／Ａ変換器から出力されるアナログ信号に補正回路から出力される各桁毎の補正信号を加減算して補正アナログ信号を出力し、この補正アナログ信号に含まれる歪み成分が小さくなるようにコントローラにより補正回路を調整制御するので、Ｄ／Ａ変換器自体の例えば抵抗素子のネットワークなどに起因する歪み成分のみならず、デジタル信号のクロック周波数の周期の不均一による歪み成分をも除去することができる。
【００４２】
そして、請求項２記載のＤ／Ａ変換装置にあっては、補正回路の各桁毎の補正信号を上位の桁から下位の桁に順次に調整制御するので、Ｄ／Ａ変換器から出力されるアナログ信号により大きく影響する上位の桁の補正が先になされ、最初は粗く順次に細かく歪みを補正することができる。
【００４３】
また、請求項３記載のＤ／Ａ変換装置にあっては、デジタル信号の第１ビットはアナログ信号の正または負を決定するものであり、信号の大きさを決定する第２ビット以下の各桁毎の補正信号を調整制御するので、第１ビットに対する不必要な補正動作がなされない。しかも、補正回路は第１ビットに対するビット補正部が不要であり、それだけ構成が簡単となる。
【００４４】
また、請求項４記載のＤ／Ａ変換装置にあっては、歪みレベルが所定の基準レベルより大きい場合に補正処理を行うので、不具合を生じない小さな歪みレベルでは補正処理が行われず、不必要な補正動作がなされない。
【００４５】
また、請求項５記載のＤ／Ａ変換装置にあっては、歪みレベルの大きさに応じて、補正処理が開始される桁が適宜に選択されるので、小さな歪みレベルに対して不必要に上位の桁から補正を行うような不経済なことがなく、小さな歪みレベルではその補正処理時間を短かくすることができる。
【００４６】
また、請求項６記載のＤ／Ａ変換装置にあっては、各桁毎の補正信号を調整して歪みレベルが減少から増加に反転すると、増加に反転する補正前の補正信号をその桁の最適な補正信号としてこれを維持するようにしたので、コントローラは補正信号を適宜に増加または減少させながら歪みレベルの大小を比較することで容易にその桁の最適値を選定することができる。
【００４７】
また、請求項７記載のＤ／Ａ変換装置にあっては、コントローラで補正回路の各桁毎の補正信号を零と正と負とに調整制御するので、加減算手段は加算または減算のいずれか一方の作用をなせば良く、その構成が簡単である。
【００４８】
さらに、請求項８記載のＤ／Ａ変換装置にあっては、コントローラは補正回路の各桁毎の補正信号の調整制御が完了する毎に、歪みレベルが基準レベルまたは複数の基準レベルのうち最も小さい基準レベル以上か否かを判別し、歪みレベルが所定の基準レベルより大きい場合に補正処理を行うので、歪みレベルが小さくなれば補正処理が終了される。
【００４９】
さらにまた、請求項９記載のＤ／Ａ変換装置にあっては、コントローラは補正回路の各桁毎の補正信号を不連続な段階的に切り換え調整制御するので、デジタル的な処理が容易である。
【００５０】
さらにそして、請求項１０記載のＤ／Ａ変換装置にあっては、コントローラは補正回路の各桁毎の補正信号を上位の桁ほど不連続な段階的に切り換えられる幅を大きく設定して調整制御するので、Ｄ／Ａ変換器から出力されるアナログ信号により大きく影響する上位桁でより粗く歪みが補正され、そして桁が下位になるほど細かく補正することができる。
【図面の簡単な説明】
【図１】 本発明のＤ／Ａ変換装置の一実施例のブロック回路図である。
【図２】 図１におけるコントローラの動作を説明するフローチャートである。
【図３】 図２における補正処理の動作を説明するフローチャートの一部である。
【図４】 図２における補正処理の動作を説明するフローチャートの残部である。
【図５】 図２における補正処理の他の動作を説明するフローチャートの要部である。
【符号の説明】
１０ Ｄ／Ａ変換器
１２ 加減算手段
１４ 補正回路
１４−２〜１４−ｎ ビット補正部
１６ 検波手段
１８ フィルタ手段
２０ レベル検出手段
２２ コントローラ

Claims (10)

1. デジタル信号をアナログ信号に変換するＤ／Ａ変換器と、前記デジタル信号の補正が必要となり得る各桁毎にビット信号が存在するときに各桁毎の補正信号を出力し得る補正回路と、前記補正信号と前記アナログ信号を加算または減算して補正アナログ信号を出力する加減算手段と、この補正アナログ信号を検波する検波手段と、その検波出力から前記補正アナログ信号に含まれる歪み成分に応じた信号を抽出するフィルタ手段と、抽出された前記歪み成分に応じた信号から歪みレベルを検出するレベル検出手段と、この歪みレベルに応じて前記補正回路を制御するコントローラと、を備え、前記コントローラは前記補正が必要となり得る各桁毎に前記補正信号を前記歪みレベルが小さくなるように調整制御するように構成したことを特徴とするＤ／Ａ変換装置。
2. 請求項１記載のＤ／Ａ変換装置において、前記コントローラは、前記補正回路の各桁毎の前記補正信号を、上位の桁から下位の桁に順次に調整制御するように構成したことを特徴とするＤ／Ａ変換装置。
3. 請求項１記載のＤ／Ａ変換装置において、前記Ｄ／Ａ変換器は零を中心として正と負に振動する正弦波のアナログ信号を出力し、前記デジタル信号の第１ビットは前記正弦波の正または負を決定するものであって、前記補正回路は前記デジタル信号の第２ビット以下の各桁毎にビット信号が存在するときに各桁毎の前記補正信号を出力するようにし、前記コントローラは第２ビット以下の各桁毎に前記補正信号を前記歪みレベルが小さくなるように調整制御するように構成したことを特徴とするＤ／Ａ変換装置。
4. 請求項１記載のＤ／Ａ変換装置において、前記コントローラは、前記歪みレベルが所定の基準レベル以上の場合に、前記補正回路の各桁毎の前記補正信号を調整制御をするように構成したことを特徴とするＤ／Ａ変換装置。
5. 請求項１記載のＤ／Ａ変換装置において、前記コントローラは、複数の基準レベルを設けるとともに補正が必要となり得る桁を複数に区分し、前記歪みレベルが前記複数の基準レベルのうち最も小さな基準レベル以上の場合に、前記補正回路の各桁毎の前記補正信号を、前記歪みレベルの大きさに応じて選定された１つの前記区分の上位の桁から下位に順次に調整制御するように構成したことを特徴とするＤ／Ａ変換装置。
6. 請求項１記載のＤ／Ａ変換装置において、前記コントローラは、前記補正回路の各桁毎の前記補正信号を増加または減少させて調整し、前記歪みレベルが増加すれば前記補正信号の調整方向を反転し、前記歪みレベルが減少から増加に転じたときに、増加に転じる補正前の補正信号を当該桁における最適値として維持するように構成したことを特徴とするＤ／Ａ変換装置。
7. 請求項１記載のＤ／Ａ変換装置において、前記加減算手段は、加算または減算のいずれか一方の作用をなし、前記コントローラは、前記補正回路の各桁毎の前記補正信号を零と正と負とに調整制御するように構成したことを特徴とするＤ／Ａ変換装置。
8. 請求項４または５記載のＤ／Ａ変換装置において、前記コントローラは、前記補正回路の各桁毎の前記補正信号の調整制御が完了する毎に、前記歪みレベルが前記基準レベルまたは前記複数の基準レベルのうち最も小さい基準レベル以上か否かを判別し、歪みレベルが小さくなれば調整制御を終了して各桁毎の前記補正信号を維持するように構成したことを特徴とするＤ／Ａ変換装置。
9. 請求項７記載のＤ／Ａ変換装置において、前記コントローラは、前記補正回路の各桁毎の前記補正信号を不連続な段階的に切り換えて調整制御するように構成したことを特徴とするＤ／Ａ変換装置。
10. 請求項９記載のＤ／Ａ変換装置において、前記コントローラは、前記補正回路の各桁毎の前記補正信号を上位の桁ほど不連続な段階的に切り換えられる幅を大きく設定して調整制御するように構成したことを特徴とするＤ／Ａ変換装置。