JP3727124B2 - 撮像装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は垂直帰線消去期間内にカメラ信号処理LSIの各レジスタの設定を行う撮像装置に関する。
【0002】
【従来の技術】
従来、撮像装置の制御システムと同様の制御を行っているCRTコントロールシステムは特開平5−94276号公報に記載されたものが知られている。
【0003】
図13は同公報に示されている従来のCRTコントロールシステムのブロック図である。図13において、従来のCRTコントロールシステムは、CPU131、ROM132、RAM133、入力装置134、外部記憶装置135、CRT136、CRTコントローラ137、割込みコントローラ138を含んで構成されている。
【0004】
以上のように構成された従来のコントロールシステムの動作について説明する。RAM133はメインルーチンからも割込み処理ルーチンからもアクセス可能で、入力された設定データを一時的にストアする。割込みコントローラ138はCRTコントローラ137からCRT136に出力される垂直同期信号Vsyncを入力して割込み信号Sint を発生する。割込み信号Sint によってCPU131に割込みをかけ、割込み処理ルーチンにおいて設定データをRAM133からCRTコントローラ137に転送し、各レジスタに設定する。このように、垂直帰線消去期間内にCRTコントローラ137の各レジスタの設定を行うことによって、画面のちらつきを確実に防止することができる。
【0005】
図14は従来の撮像装置のブロック図である。図14において、11は撮像部、91は撮像素子、13はアナログ信号処理回路、92は撮像素子91を駆動する撮像素子駆動回路、15はA/D変換回路、141はカメラ信号処理回路、142は手ぶれ補正回路、19は同期信号発生回路、143はカメラ信号処理回路141を制御する信号処理マイクロコンピュータ(以下、マイコンという)、144は手ぶれ補正回路142を制御する手ぶれ補正制御マイコンである。
【0006】
以上のように構成された従来の撮像装置について、以下その動作を説明する。被写体を撮像し撮像素子91が映像信号を出力する。撮像素子91の出力信号をアナログ信号処理回路13においてCDSやゲイン制御等のアナログ信号処理を行う。アナログ信号処理を行った映像信号をA/D変換回路15でアナログ/デジタル変換し、カメラ信号処理回路141に入力する。カメラ信号処理回路141ではアパーチャ補正等のデジタル信号処理を行う。最後に手ぶれ補正回路142で手ぶれ補正を行い、映像信号を出力する。又同期信号発生回路19が発生した同期信号に同期させて撮像素子駆動回路92とカメラ信号処理回路141と信号処理制御マイコン143と手ぶれ補正回路142と手ぶれ補正制御マイコン144を動作させ、垂直帰線消去期間に信号処理マイコン143がカメラ信号処理回路141の各レジスタに制御値を設定し、同様に手ぶれ補正制御マイコン144が手ぶれ補正回路142の各レジスタに制御値を設定し手ぶれ補正を行う。よって従来のCRTコントロールシステムと同様に各マイコンが垂直帰線期間内にカメラ信号処理回路及び手ぶれ補正回路の各レジスタの設定を行うことによって、画面のちらつきを確実に防止することができる。
【0007】
【発明が解決しようとする課題】
このような従来のCRTコントロールシステムにおいては、CPU131が垂直帰線消去期間内に設定データをRAM133からCRTコントローラの各レジスタへ設定することが要求されている。
【0008】
同様に従来の撮像装置においても、信号処理マイコン143と手ぶれ補正制御マイコン144が制御値を垂直帰線消去期間内にカメラ信号処理回路141と手ぶれ補正制御回路142の各レジスタへ設定することが要求されている。
【0009】
しかしながら上記の従来例においては、垂直帰線消去期間内でマイコンがカメラ信号処理回路内の各レジスタに制御値を設定しなければならない。そのため回路の集積化が進みカメラ信号処理回路141と手ぶれ補正制御回路142が統合化され、マイコン統合等で1つのマイコンで設定するレジスタ数と制御値数が大幅に増加すると、垂直帰線消去期間だけではレジスタの設定ができなくなるという問題点がある。
【0010】
又、近年、撮像装置の小型化が進められている。カメラ信号処理回路及び手ぶれ補正回路がLSIの場合、LSIのピン数を削減して小型化にしたいという要求がある。パラレルインターフェースよりシリアルインターフェースの方がピン数を削減できる。よって、小型化するためにはシリアルインターフェイスすることが好ましい。
【0011】
しかしマイコンとカメラ信号処理回路等とのインターフェースがパラレルインターフェースの場合は高速のレジスタ設定も可能であるが、シリアルインターフェースの場合低速でのレジスタ設定になるので、垂直帰線消去期間内だけではレジスタ設定を行えないという問題点がある。垂直帰線消去期間内にレジスタ設定ができなければ、画面のちらつきを防止できないこととなり、当初の課題を解決することができない。
【0012】
又マイコンが垂直帰線消去期間内でしかレジスタの設定ができないので、撮像装置システム全体のパフォーマンスを向上させることができないという問題点もある。
【0013】
本発明は、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、シリアルインターフェースでレジスタに設定するようにしても、画面のちらつきを防止すると共に、撮像装置システム全体のパフォーマンスを向上させることを目的とする。
【0014】
【課題を解決するための手段】
この問題を解決するために本発明の請求項1記載の撮像装置は、被写体を撮像し映像信号を出力する撮像部と、前記撮像部が出力した映像信号をアナログ/デジタル変換するA/D変換回路と、アドレスで選択可能な複数のラッチ回路とレジスタを有し、該レジスタの設定される制御値に基づいて前記A/D変換回路からの出力信号の信号処理をデジタル的に行うカメラ信号処理回路と、前記カメラ信号処理回路内の各ラッチ回路をアドレスで選択し制御値を保持させることで前記カメラ信号処理回路を制御するマイクロコンピュータと、少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生させ、同期信号を前記撮像部,前記カメラ信号処理回路及び前記マイクロコンピュータに出力する同期信号発生回路とを備え、前記同期信号発生回路が発生した同期信号によって前記撮像部と前記カメラ信号処理回路と前記マイクロコンピュータを同期させて動作させ、前記マイクロコンピュータが有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路の各ラッチ回路をアドレスで選択し制御値を保持させ、有効映像期間を含めたレジスタ設定期間内に各ラッチ回路に保持された制御値が垂直帰線消去信号期間内のデータ更新タイミングで前記レジスタに保持され有効になるように構成したことを特徴とするものである。
【0015】
請求項1記載の撮像装置によれば、マイコンが任意のタイミングでレジスタへ制御値を設定したり、低速のシリアルインターフェースによってレジスタへ制御値を設定しても、レジスタに設定した制御値が垂直帰線消去期間内で更新され有効になるように構成したものである。
【0016】
これにより、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、シリアルインターフェースでレジスタへ制御値を設定するようにしても、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させる効果が得られる。
【0017】
請求項2記載の撮像装置では、前記撮像部は、高速転送により不要領域の電荷の掃き出しを行い垂直方向の有効領域を切り出し可能な撮像素子と、前記撮像素子を駆動する撮像素子駆動回路と、前記撮像素子の出力信号に対してアナログ信号処理を行うアナログ信号処理回路とを有するものであり、前記カメラ信号処理回路は、前記撮像素子駆動回路を制御するためのシリアル制御部を有するものであり、前記マイクロコンピュータが、有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路内の前記シリアル制御部のラッチ回路に保持した制御値を、垂直帰線消去信号期間内で且つ前記撮像素子が高速転送を行う前に、前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するようにしたことを特徴とするものである。
【0018】
これにより、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、シリアルインターフェースでレジスタに設定するようにしても、画面のちらつきを防止すると共に撮像装置全体のパフォーマンスを向上させる効果が得られる。
【0019】
請求項3記載の撮像装置では、前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持した制御値が垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記レジスタに保持され有効になるように構成したことを特徴とするものである。
【0020】
請求項4記載の撮像装置では、前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持された制御値を垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するように構成したことを特徴とするものである。
【0021】
請求項5記載の撮像装置では、前記マイクロコンピュータと前記カメラ信号処理回路とは、パラレルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持することを特徴とするものである。
【0022】
請求項6記載の撮像装置では、前記マイクロコンピュータと前記カメラ信号処理回路とは、シリアルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持することを特徴とするものである。
【0023】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。この発明の第1の実施の形態について、図1,図2ないし図3を参照しながら説明する。図1は本発明の第1の実施の形態による撮像装置のブロック図を示している。図1において、撮像部11は撮像素子12としてのCCDと、撮像素子12を同期信号に同期させて駆動する撮像素子駆動回路14と、CDSやゲイン制御等のアナログ信号処理を行うアナログ信号処理回路13から構成される。撮像装置は撮像部11に加えてA/D変換回路15、アパチャ補正やフリッカ補正等のデジタル信号処理を行うカメラ信号処理回路16、D/A変換回路17、カメラ信号処理回路6の各レジスタに制御値を設定することによって制御を行うマイコン18、少なくとも垂直同期信号や垂直帰線消去信号を含む同期信号を発生する同期信号発生回路19を含んで構成される。
【0024】
図2は本発明の第1の実施の形態における撮像装置のカメラ信号処理回路16Aのブロック図である。図2において、カメラ信号処理回路16Aはマイコンインターフェイス回路22、アパチャ補正,フリッカ補正等の信号処理回路23、フリッカ補正用の乗算器24を有している。マイコンインターフェース回路22はアドレスデコーダ25、ラッチ回路26及び複数のレジスタ27を含んで構成される。レジスタ27はカメラ信号処理時のアパチャ補正等の動作時の制御値を保持するものである。
【0025】
図3は本発明の第1の実施の形態による撮像装置のマイコンのレジスタ設定期間と制御値更新のタイミングを示すタイミング図である。図3において、(A)は垂直同期信号VD、(B)は垂直帰線消去信号VBLK、(C)はレジスタ設定期間と制御値更新タイミングである。
【0026】
以上のように構成されたこの発明の第1の実施の形態の撮像装置の動作について説明する。図1において、まず同期信号発生回路19が少なくとも垂直同期信号VDと垂直帰線消去信号VBLKを含む同期信号を発生し、撮像素子駆動回路14,カメラ信号処理回路16,マイコン18に同期信号を与える。撮像部11は被写体を撮像して映像信号を出力する。撮像部11の出力信号はA/D変換回路15によってアナログ/デジタル変換され、カメラ信号処理回路16へ入力される。次にカメラ信号処理回路16では、マイコン18がカメラ信号処理回路16内の各レジスタに制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【0027】
図2を用いてカメラ信号処理回路16Aの動作を詳細に説明する。まずマイコン18からデータとアドレスとライトイネーブル信号WEがカメラ信号処理回路16Aのマイコンインターフェース回路22へ入力される。マイコンインターフェース回路22では、アドレスとライトイネーブル信号WEがアドレスデコーダ25に入力され、アドレスデコーダ25はアドレスに対応したラッチ回路26のラッチパルスを出力する。このラッチパルスによってマイコン18からのデータをラッチ回路26に保持する。次に、垂直同期信号の立ち下がりエッジによって、ラッチ回路26に保持されていたデータをレジスタ27で保持してデータを更新する。レジスタ27で更新されたデータであるマイコン18からの制御値は信号処理回路23に送られ、この制御値を基に信号処理回路23で入力信号の信号処理を行い出力信号を出力する。
【0028】
又マイコン18からの制御値の1つであるフリッカ補正値はレジスタ27で更新され、フリッカ補正用の乗算器24に送られる。乗算器24では入力信号とフリッカ補正値を乗算し、フリッカ補正を行った出力信号を出力する。フリッカ補正の場合、フィールドを合わせて補正を行うので、確実に垂直帰線消去期間内でのフリッカ補正値の更新が必要である。ここであらかじめ演算されたフリッカ補正値を任意のタイミングで設定しておけば、垂直同期信号VDの立ち下がりエッジに同期して更新されるので、フリッカ補正等の制御の場合、マイコン18による制御が容易になり非常に効果的である。
【0029】
図3を用いて本発明の第1の実施の形態による撮像装置のマイコン18のレジスタ設定期間と制御値更新のタイミングについて説明する。図3(A),図3(B)に示すように、垂直同期信号VDの立ち下がりの時刻tr は垂直帰線消去期間VBLKの時間帯TB に含まれている。したがって、図3(C)に示すように、マイコン18の制御値設定期間を垂直同期信号の立ち下がりエッジから次の垂直同期信号の立ち下がりエッジまでとし、この期間に設定された制御値はこの期間の最後の垂直同期信号VDの立ち下がりエッジで更新されるようにすることで、集積化によるカメラ信号処理回路の大規模化とマイコン統合がなされ、マイコン18で設定するレジスタ数と制御値数が大幅に増加しても、マイコン18は任意のタイミングで制御値を各レジスタに設定できる。そして垂直同期信号の立ち下がりエッジ、つまり垂直帰線消去期間内で制御値が確実に更新がされるので、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させることができる。
【0030】
この発明の第2の実施の形態について、図1,図4ないし図5を参照しながら説明する。本発明の第2の実施の形態の全体構成は第1の実施の形態と同様であり、詳細な説明を省略する。図4はこの実施の形態による撮像装置のカメラ信号処理回路16Bを示すブロック図である。図4において、カメラ信号処理回路16Bはアドレス/データ多重I/F42、アパチャ補正等の信号処理回路43、マイコンインターフェース回路24、アドレスデコーダ25、ラッチ回路26、レジスタ27を含んで構成される。
【0031】
図5は本発明の第2の実施の形態によるカメラ信号処理回路16Bのアドレス/データ多重I/F42を示すブロック図である。アドレス/データ多重I/F42はラッチ回路44を含んで構成される。
【0032】
以上のように構成されたこの発明の第2の実施の形態の撮像装置について、以下その動作を説明する。第2の実施形態の撮像装置も第1の実施形態の撮像装置とほぼ同様の動作を行う。即ち、図1において、まず同期信号発生回路19が少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生する。撮像部11は被写体を撮像して映像信号を出力する。撮像部11の出力信号はA/D変換回路15によってアナログ/デジタル変換され、カメラ信号処理回路16へ入力される。次にカメラ信号処理回路16では、マイコン18がカメラ信号処理回路16内の各レジスタに制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【0033】
第1の実施形態と異なるのはカメラ信号処理回路16Bの構成である。よって図4と図5を用いてカメラ信号処理回路16Bの動作を詳細に説明する。まずマイコン18から多重されたアドレス/データと多重アドレス/データからアドレスを分離するためのアドレスラッチイネーブル信号ALEとライトイネーブル信号WEがカメラ信号処理回路16Bに入力される。この入力信号のうち、多重されたアドレス/データとALE信号とがアドレス/データ多重I/F回路42に入力される。アドレス/データ多重I/F回路42では、ラッチ回路44にアドレスラッチイネーブル信号ALEを入力することによって多重されたアドレス/データからアドレスを分離し、データとアドレスを出力する。このアドレスとデータはマイコン18からのライトイネーブル信号WEと共にマイコンインターフェース回路22へ入力される。マイコンインターフェース回路22では、アドレスとライトイネーブル信号WEがアドレスデコーダ25に入力され、アドレスデコーダ25はアドレスに対応したラッチ回路26のラッチパルスを出力する。このラッチパルスによってマイコン18からのデータをラッチ回路26に保持する。次に、垂直同期信号の立ち下がりエッジによって、ラッチ回路26に保持されていたデータをレジスタ27で保持し、データを更新する。レジスタ27で更新されたデータであるマイコン18からの制御値は、信号処理回路43に送られ、この制御値を基に信号処理回路43で入力信号の信号処理を行い出力信号を出力する。
【0034】
このようにすることで、第1の実施の形態と同様に、カメラ信号処理回路の統合とマイコン統合等でマイコン18で設定するレジスタ数と制御値数が大幅に増加しても、マイコン18は任意のタイミングで制御値を各レジスタに設定できる。制御値は垂直同期信号の立ち下がりエッジつまり垂直帰線消去期間内で確実に更新されるので、画面のちらつきを防止すると共に、撮像装置システム全体のパフォーマンスを向上させることができる。
【0035】
更に、マイコン18とカメラ信号処理回路16Bのインターフェースをアドレス/データの多重バスにしたことにより、マイコン18とカメラ信号処理回路16Bの結線数が削減できるので、撮像装置全体の小型化に対しても効果的である。
【0036】
この発明の第3の実施の形態について、図1,図6,図7ないし図8を参照しながら説明する。図6は本発明の第3の実施の形態の全体構成は第1の実施の形態と同様であり、詳細な説明を省略する。図6はこの実施の形態による撮像装置のカメラ信号処理回路16Cを示すブロック図である。図6において、カメラ信号処理回路16CはシリアルI/F62と、アパチャ補正等の信号処理回路63と、アドレスデコーダ25、ラッチ回路26、レジスタ27を有するマイコンインターフェース回路22とを含んで構成される。
【0037】
図7は本発明の第3の実施の形態によるカメラ信号処理回路のシリアルI/F62を示すブロック図である。図7において、シリアルI/F62は第1のシフトレジスタ71、第2のシフトレジスタ72、カウンタ73、アドレスラッチ回路74、データラッチ回路75を含んで構成される。
【0038】
図8はこの実施の形態によるカメラ信号処理回路のシリアルI/Fのタイミング図である。図8において、(A)はシリアルクロック(SCLK)、(B)はラッチパルスである。
【0039】
以上のように構成されたこの発明の第3の実施の形態の撮像装置について、以下その動作を説明する。第3の実施形態の撮像装置も第1の実施形態の撮像装置とほぼ同様の動作を行う。即ち、図1において、まず同期信号発生回路19が少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生する。撮像部11は被写体を撮像して映像信号を出力する。撮像部11の出力信号はA/D変換回路15によってアナログ/デジタル変換されカメラ信号処理回路16Cへ入力される。次にカメラ信号処理回路16Cでは、マイコン18がカメラ信号処理回路16C内の各レジスタに制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【0040】
第1の実施形態と異なるのはカメラ信号処理回路16Cの構成である。よって図6、図7と図8を用いてカメラ信号処理回路16Cの動作を詳細に説明する。まずマイコン18からアドレスとデータのシリアルデータSIとシリアルデータに同期したシリアルクロックSCLKとライトイネーブル信号WEがカメラ信号処理回路16Cに入力される。この入力信号のうちアドレスとデータのシリアルデータSIとシリアルクロックSCLKがシリアルI/F回路62に入力される。シリアルI/F回路62ではシリアルクロックSCLKによってアドレスとデータを第1のシフトレジスタ71と第2のシフトレジスタ72に取込む。同時にカウンタ73でアドレスとデータの取込みに必要なシリアルクロックSCLKのクロック数をカウントする。そして必要なクロック数をカウントすると、図8(B)に示すようにラッチパルスを出力する。このラッチパルスによって、第1のシフトレジスタ71の内容をアドレスラッチ回路74で保持する。同様に第2のシフトレジスタ72の内容をデータラッチ回路75で保持する。そしてアドレスラッチ回路74とデータラッチ回路75で保持したデータとアドレスを出力する。このアドレスとデータはマイコン18からのライトイネーブル信号WEと共にマイコンインターフェース回路22へ入力される。
【0041】
マイコンインターフェース回路22では、アドレスとライトイネーブル信号(WE)がアドレスデコーダ25に入力され、アドレスデコーダ25はアドレスに対応したラッチ回路26のラッチパルスを出力する。このラッチパルスによってマイコン18からのデータをラッチ回路26に保持する。次に、垂直同期信号の立ち下がりエッジによって、ラッチ回路26に保持されていたデータをレジスタ27で保持し、データを更新する。レジスタ27で更新されたデータであるマイコン18からの制御値は、信号処理回路63に送られ、この制御値を基に各信号処理回路63で入力信号の信号処理を行い出力信号を出力する。
【0042】
このようにすることで、第1の実施の形態と同様に、カメラ信号処理回路の集積化による大規模化やマイコン統合等によりマイコン18で設定するレジスタ数と制御値数が大幅に増加しても、又低速のシリアルインターフェースで各レジスタへ制御値を設定しても、マイコン18は任意のタイミングで制御値を各レジスタに設定できる。そして垂直同期信号の立ち下がりエッジつまり垂直帰線消去期間内で制御値が確実に更新がされるので、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させることができる。
【0043】
更に、マイコン18とカメラ信号処理回路16Bのインターフェースをシリアルインターフェースにしたことにより、マイコン18とカメラ信号処理回路16Bの結線数が削減できるので、撮像装置全体の小型化に対しても効果的である。
【0044】
次にこの発明の第4の実施の形態について、図9、図10、図11ないし図12を参照しながら説明する。図9は本発明の第4の実施の形態による撮像装置を示すブロック図である。図9において、撮像部11は高速転送により不要領域の電荷の掃き出しを行い垂直方向の有効領域を切り出し可能な撮像素子91、例えばCCDと、撮像素子91の同期信号に同期させて駆動する撮像素子駆動回路92と、CDSやゲイン制御等のアナログ信号処理を行うアナログ信号処理回路13とから構成される。又撮像装置は撮像部11に加えて、A/D変換回路15、アパチャ補正やフリッカ補正等のデジタル信号処理を行うカメラ信号処理回路93、D/A変換回路17、カメラ信号処理回路93の各レジスタに制御値を設定することによって制御を行うマイコン18、少なくとも垂直同期信号や垂直帰線消去信号を含む同期信号を発生する同期信号発生回路19を含んで構成される。
【0045】
図10は本発明の第4の実施の形態による撮像装置のカメラ信号処理回路93を示すブロック図である。図10において、カメラ信号処理回路93はシリアル制御部102、アパチャ補正やフリッカ補正等の信号処理回路103、マイコンインターフェース回路22、アドレスデコーダ25、ラッチ回路26、レジスタ27を含んで構成されている。
【0046】
図11は本発明の第4の実施の形態によるカメラ信号処理回路のシリアル制御部102を示すブロック図である。図11において、シリアル制御部102はクロック制御回路111、シフトレジスタ112、バッファ113,114を含んで構成されている。
【0047】
図12(A)は本発明の第4の実施の形態による撮像素子91の撮像領域を示し、そのうちaは不要領域、bは有効画素領域を示している。
【0048】
以上のように構成されたこの発明の第4の実施の形態の撮像装置について、以下その動作を説明する。図9において、まず同期信号発生回路19が少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生する。撮像部11は被写体を撮像して映像信号を出力する。撮像部11の出力信号はA/D変換回路15によってアナログ/デジタル変換されカメラ信号処理回路93へ入力される。次にカメラ信号処理回路93では、マイコン18がカメラ信号処理回路93内の各レジスタ27に制御値を設定することにより、アパチャ補正やフリッカ補正等の信号処理をデジタル的に行い、映像信号を出力する。
【0049】
図10を用いてカメラ信号処理回路93の動作を詳細に説明する。まずマイコン18からデータとアドレスとライトイネーブル信号WEがカメラ信号処理回路93のマイコンインターフェース回路22へ入力される。マイコンインターフェース回路22では、アドレスとライトイネーブル信号WEがアドレスデコーダ25に入力され、アドレスデコーダ25はアドレスに対応したラッチ回路26のラッチパルスを出力する。このラッチパルスによってマイコン18からのデータをラッチ回路26に保持する。次に、垂直同期信号VDの立ち下がりエッジによって、ラッチ回路26に保持されていたデータをレジスタ27で保持し、データを更新する。レジスタ27で更新されたデータであるマイコン18からの制御値は信号処理回路103に送られ、この制御値を基に信号処理回路103で入力信号の信号処理を行い出力信号を出力する。
【0050】
又、マイコン18からの制御値の1つである撮像装置駆動制御値はラッチ回路26に設定された後、シリアル制御部102に送られる。シリアル制御部102では撮像素子駆動制御値をシフトレジスタ112に設定し、クロック制御回路111が垂直同期信号の立ち上がりエッジにシリアルクロックSCLKのスタートを同期させ、撮像素子駆動制御値のビット数だけシリアルクロックSCLKを発生する。このSCLKはシフトレジスタ112のシフトクロックとして使用すると共に、シリアルクロック出力SCLKとしてバッファ113を通して出力される。又シフトレジスタ112の出力もバッファ114を通してシリアルデータ出力SOとして出力される。このシリアルデータ出力SOとシリアルクロックSCLKは撮像素子駆動回路92に転送される。撮像素子駆動回路92ではこの制御値をもとにCCDの不要領域の電荷掃き出しを行い、垂直方向の有効領域の切り出しを行うことで、垂直方向の手ぶれ補正等を行う。
【0051】
又、撮像素子駆動回路92へのシリアル送信及び制御値の設定は、垂直帰線消去期間内に行われるCCDの不要領域の掃き出しを行う高速転送の前に行わなければならないという制限がある。よって、図12を用いて本発明の第4の実施の形態による撮像装置のシリアル制御のタイミングと撮像素子における不要領域の高速転送と有効画素領域のタイミングについて説明する。図12(B)は垂直帰線消去信号VBLKを示し、図12(C)は垂直同期信号VDを示す。図12(D)は撮像素子における不要領域の高速転送と有効画素領域のタイミングを示したものである。図12(E)は撮像装置のシリアル制御のタイミングを示したものである。垂直同期信号VDの立ち上がりエッジは垂直帰線消去期間VBLKの中に含まれている。この垂直同期信号の立ち上がりエッジをシリアル制御のスタートタイミングとして、不要領域の高速転送が開始する前にシリアル送信及び制御値の設定を完了するように構成する。
【0052】
このように構成することで、マイコン18がレジスタ27へ撮像素子駆動制御値を任意のタイミングで設定しておけば、垂直同期信号の立ち上がりエッジに同期してシリアル送信されるので、撮像素子駆動制御等の制御の場合、マイコン18による制御が非常に容易になり効果的であり、撮像装置全体のパフォーマンスを向上させることができる。
【0053】
又、カメラ信号処理回路の集積による大規模化とマイコン統合によるマイコン18で設定するレジスタ数と制御値数が大幅に増加しても、マイコン18は任意のタイミングで制御値を各レジスタに設定できる。そして垂直同期信号の立ち上がりエッジつまり垂直帰線消去期間内で且つ高速転送を行う前に制御値が確実に設定されるので、画面のちらつきを防止すると共に撮像装置システム全体のパフォーマンスを向上させることができる。
【0054】
なお、以上の説明では、撮像装置を垂直同期信号の立ち下がりエッジでレジスタの制御値を更新して有効になるように構成した例で説明したが、垂直帰線消去期間内での更新タイミングとなるものであれば、その他の同期信号を用いても同様に実施可能であり、同様の効果を得ることができる。
【0055】
なお、以上の説明では、撮像装置のマイコンインターフェースを全て垂直同期信号の立ち下がりエッジでラッチするように構成した例で説明したが、垂直帰線消去期間内でマイコンが設定できない一部を垂直同期信号の立ち下がりエッジでラッチするように構成し、残りをマイコンがレジスタに制御値を設定したタイミングで更新されるように構成しても同様に実施可能であり、同様の効果を得ることができる。
【0056】
なお、以上の説明では、撮像装置のマイコンインターフェースを全て垂直同期信号の立ち下がりエッジでラッチするように構成した例で説明したが、垂直同期信号の立ち上がりエッジを用いても同様に実施可能であり、同様の効果を得ることができる。
【0057】
なお、以上の第4の実施の形態では、マイコンインターフェース回路をパラレルインターフェース回路として説明したが、第2又は第3の実施の形態での説明と同様に、多重バスのマイコンインターフェースやシリアルインターフェースを用いても同様に実施可能であり、同様の効果を得ることができる。
【0058】
【発明の効果】
以上のように本願の請求項1〜6の発明によれば、カメラ信号処理回路の集積による大規模化とマイコン統合によって、マイコンで設定するレジスタ数と制御値数が大幅に増加しても、帰線消去期間内に制御値が更新されるので、画面のちらつきを防止することができ、撮像装置システム全体のパフォーマンスを向上させるという効果が得られる。
【0059】
又請求項6の発明では、シリアルインターフェースによって、マイコンでレジスタに設定する方式が採用できるので、ピン数を少なくすることができ、撮像装置を小型化することができるという効果も得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による撮像装置を示すブロック図である。
【図2】本発明の第1の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図3】本発明の第1の実施の形態による撮像装置のマイコンのレジスタ設定期間とデータ更新のタイミングを示すタイミング図である。
【図4】本発明の第2の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図5】本発明の第2の実施の形態によるカメラ信号処理回路のアドレス/データ多重I/Fを示すブロック図である。
【図6】本発明の第3の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図7】本発明の第3の実施の形態によるカメラ信号処理回路のシリアルI/Fを示すブロック図である。
【図8】本発明の第3の実施の形態によるカメラ信号処理回路のシリアルI/Fのタイミング図である。
【図9】本発明の第4の実施の形態による撮像装置を示すブロック図である。
【図10】本発明の第4の実施の形態による撮像装置のカメラ信号処理回路を示すブロック図である。
【図11】本発明の第4の実施の形態によるカメラ信号処理回路のシリアル制御部を示すブロック図である。
【図12】本発明の第4の実施の形態によるカメラ信号処理回路のシリアル制御部のタイミング図である。
【図13】従来のCRTコントロールシステムを示すブロック図である。
【図14】従来の撮像装置を示すブロック図である。
【符号の説明】
11 撮像部
12,91 撮像素子
13 アナログ信号処理回路
14,92 撮像素子駆動回路
15 A/D変換回路
16,16A,16B,16C,93 カメラ信号処理回路
17 D/A変換回路
18 マイコン
19 同期信号発生回路
22 マイコンインターフェース
23,43,63,103 信号処理回路
25 アドレスデコーダ
26 ラッチ回路
27 レジスタ
62 シリアルI/F
102 シリアル制御部
Claims (6)
- 被写体を撮像し映像信号を出力する撮像部と、
前記撮像部が出力した映像信号をアナログ/デジタル変換するA/D変換回路と、
アドレスで選択可能な複数のラッチ回路とレジスタを有し、該レジスタの設定される制御値に基づいて前記A/D変換回路からの出力信号の信号処理をデジタル的に行うカメラ信号処理回路と、
前記カメラ信号処理回路内の各ラッチ回路をアドレスで選択し制御値を保持させることで前記カメラ信号処理回路を制御するマイクロコンピュータと、
少なくとも垂直同期信号と垂直帰線消去信号を含む同期信号を発生させ、同期信号を前記撮像部,前記カメラ信号処理回路及び前記マイクロコンピュータに出力する同期信号発生回路とを備え、
前記同期信号発生回路が発生した同期信号によって前記撮像部と前記カメラ信号処理回路と前記マイクロコンピュータを同期させて動作させ、前記マイクロコンピュータが有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路の各ラッチ回路をアドレスで選択し制御値を保持させ、有効映像期間を含めたレジスタ設定期間内に各ラッチ回路に保持された制御値が垂直帰線消去信号期間内のデータ更新タイミングで前記レジスタに保持され有効になるように構成したことを特徴とする撮像装置。 - 前記撮像部は、高速転送により不要領域の電荷の掃き出しを行い垂直方向の有効領域を切り出し可能な撮像素子と、前記撮像素子を駆動する撮像素子駆動回路と、前記撮像素子の出力信号に対してアナログ信号処理を行うアナログ信号処理回路とを有するものであり、
前記カメラ信号処理回路は、前記撮像素子駆動回路を制御するためのシリアル制御部を有するものであり、
前記マイクロコンピュータが、有効映像期間を含めたレジスタ設定期間内の任意のタイミングで前記カメラ信号処理回路内の前記シリアル制御部のラッチ回路に保持した制御値を、垂直帰線消去信号期間内で且つ前記撮像素子が高速転送を行う前に、前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するようにしたことを特徴とする請求項1記載の撮像装置。 - 前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持した制御値が垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記レジスタに保持され有効になるように構成したことを特徴とする請求項1記載の撮像装置。
- 前記カメラ信号処理回路は、前記マイクロコンピュータによりアドレスで選択された各ラッチ回路に保持された制御値を垂直帰線消去信号期間内の垂直同期信号の立上がりもしくは立下がりエッジに同期して前記シリアル制御部が前記撮像素子駆動回路へシリアル転送するように構成したことを特徴とする請求項2記載の撮像装置。
- 前記マイクロコンピュータと前記カメラ信号処理回路とは、パラレルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持するものであることを特徴とする請求項1,2,3又は4記載の撮像装置。
- 前記マイクロコンピュータと前記カメラ信号処理回路とは、シリアルインターフェースを介して制御値をアドレスで選択された各ラッチ回路に保持するものであることを特徴とする請求項1,2,3又は4記載の撮像装置。
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- 1996-11-21 JP JP31038596A patent/JP3727124B2/ja not_active Expired - Lifetime
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