JP3716951B2

JP3716951B2 - Method for manufacturing hybrid optical integrated circuit

Info

Publication number: JP3716951B2
Application number: JP28554896A
Authority: JP
Inventors: 貴晴大山; 裕二赤堀; 泰文山田; 真司美野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 2005-11-16
Anticipated expiration: 2016-10-28
Also published as: JPH10133046A

Description

【０００１】
【発明の属する技術分野】
本発明は、光導波路を有する基板上に、半田バンプを介して、一つあるいは複数の光素子を搭載するハイブリッド光集積回路の製造方法に関する。
【０００２】
【従来の技術】
図２０ないし図２２は、光素子実装基板、およびそれを用いたハイブリッド光集積回路の一例として、特開平8-78657号公報に開示されたものを示す。図２０は、この光素子実装基板の斜視図、図２１はこの光素子実装基板の断面図、図２２は光素子を搭載したハイブリッド光集積回路の側面図である。
【０００３】
図２０に示すように、光素子実装基板は、矩形状のシリコン基板1 を有する。この基板１の一面に、幅方向に沿って互いに対向する２つの凸部（シリコンテラス部）１ａが設けられている。また、これらの凸部をはさむようにして、基板１の表面の一端部側に設けられた光導波路部２１と、シリコン基板１の表面の他端部側に積層された誘電体層３と、該誘電体層３上に積層された電気配線パタン４とを有する。このシリコン基板１の一面には、上端が平坦な２つの凸部１ａと、該２つのシリコンテラス部１ａを挟むようにして位置いした２つの凹部（シリコンテラス部１ａ以外の平坦な面からなる）１ｂとが設けられている。第一の凹部１ｂ上には光導波路２を有する光導波路部２１が設けられ、他方の凹部１ｂ上には誘電体層３および電気配線パタン４が順次積層された領域（電気配線部２２として機能）が設けれている。光素子搭載部２３は、２つのシリコンテラス部１ａとその間に挟まれた誘電体層３とで構成されており、さらに誘電体層３上の電気配線パタンには電極５が形成されている。
【０００４】
本素子搭載部の電極５の構造は、図２１に示すように、電気配線パタン４上の一部に開口部を有する絶縁膜層６、該絶縁膜層６の開口部を含んでそれよりも広い領域を覆うように形成した下地メタルパタン７、および下地メタルパタン７を含んでそれよりも広い領域を覆うように形成した半田パタン８が順次積層されて形成されている。
【０００５】
ところで、シリコン基板１の凸部分であるシリコンテラス部１ａは、図２２に示すように、半導波路コア２ａ中心までの高さと搭載される光素子のコア９ａまでの高さとが一致するように高精度な加工が可能であるため、光素子搭載時の高さ方向の基準面として機能する。さらに搭載される光素子９に対しては良好なヒートシンクとして機能する。
【０００６】
光素子実装基板の形成工程は、図２０および図２１に示されるように、まずシリコン基板１の一部を除去してシリコンテラス部１ａを形成する。つぎに光導波路２を形成し、その不要部分をエッチングにより除去して、誘電体層３を形成する。さらに、誘電体層３上に電気配線パタン４を形成した後、この上を絶縁膜層６で覆う。そして電極５を形成する部分にコンタクトホールを開ける。さらに、半田リフローの際に、半田パタン８が電気配線パタン４側へ拡散するのを防ぐ為に、コンタクトホールを含んでそれよりも広い領域を覆うように、下地メタルパタン７で覆う。最後に、下地メタルパタン７を含んでそれよりも広い領域を覆うように半田パタン８を積層する。
【０００７】
つぎに、図２０ないし図２５を参照しながら、上記光素子実装基板上への光素子搭載方法について説明する。図２３は、光素子実装基板上で光素子９をアライメントした時の様子を示した断面図である。
【０００８】
この光素子実装基板では、シリコンテラス部１ａ表面から光導波路コア２ａ中心までの高さは、搭載する光素子９の表面から光素子のコア９ａまでの高さに一致するように製作してある。したがって、光素子９と光導波路２との高さ方向の位置合わせは、光素子９をシリコンテラス部１ａ面上に置くだけで完了する。一方、光素子９と光導波路２との横方向の位置合わせは、図２０に示すように、あらかじめシリコンテラス部１ａ表面に形成したアライメントマーク１０と光素子９側に形成したアライメントマーク１３とを合わせるだけで容易に達成できる。なお、アライメント時には、図２３に示すように、基板側電極５上に形成した半田パタン８の上面と光素子側電極１と２の間には、ギャップｇがあるため電気的には接触していない。
【０００９】
アライメント終了後、半田パタン８をリフローすると、図２４に示すように、絶縁膜層６上にあった半田パタン８は弾かれて下地メタルパタン７上に集まる。さらに溶融した半田は表面張力により下地メタルパタン７上で半田バンプ１１となって盛り上がる。この時の半田バンプ１１の高さｈが、ギャップｇ間を埋めるのに十分な高さがあると、図２５に示すように、基板側電極５と光素子側電極１２との間が、半田バンプ１１により電気的に接続され、同時に光素子９が、光素子実装基板上に固定され、ハイブリッド光集積回路が構成される。
【００１０】
このような光素子実装基板と光素子９とで構成されるハイブリッド光集積回路では、光素子９は、光素子搭載部２３の誘電体層３上に形成した電極５と半田バンプ１１を介して電気的に接続しているので、シリコン基板１と電極５との間に寄生する浮遊容量を大幅に低減することができる。このために、１０Ｇｇｉｔ／ｓにおよぶ高速動作が可能となる。
【００１１】
【発明が解決しようとする課題】
しかし、上記した従来の構成では、図２５に示すように、光素子９はシリコンテラス部１ａ上に直接接触した状態で、半田バンプ１１を介して光素子実装基板に搭載固定されていた。
【００１２】
しかし、この構造においては、光素子９と光素子実装基板との固定が微小な半田バンプ１１のみによりなされるため、固定強度の面から信頼性に問題があった。そこで、さらに固定強度を確保するためには、光素子搭載後に光素子９がシリコンテラス部１ａと接する部分で、接着剤等による補強を必要とした。
【００１３】
さらに、複数の光素子を搭載する場合、既に接着剤で固定された光素子があると、その後に搭載する光素子の数にわたって半田リフローが繰り返されるため、熱による接着剤の機能劣化という問題があった。特にシリコンが基板となる場合においては、その熱伝導度が大きいため、搭載する光素子ごとに局部的に半田をリフローすることが困難であった。
【００１４】
また、アレイ光素子を搭載する際に、光素子実装基板や光素子に反りがあると、単にシリコンテラス部表面に光素子を接触させただけでは、アレイ光素子の個々のコア９ａとの光軸合わせが困難となるばかりでなく、さらにシリコンテラス部の接触が十分でない部分がでてくるため、均一にヒートシンクとして機能しなくなるという解決すべき課題があった。
【００１５】
本発明は、上記課題を解決し、光素子搭載部の浮遊容量を十分に低減し、なおかつ固定強度を確保するとともに、複数の光素子搭載を容易にする光素子実装基板を提供することを目的とする。あわせて、この低浮遊容量、光素子固定の信頼性およびヒートシンクのすべての要求を満足するハイブリッド光集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
したがって、上記課題を解決するために、請求項１に記載の発明は、光素子実装基板に光素子を実装してなるハイブリッド光集積回路の製造方法であって、前記光素子実装基板として、同一の基板上に光導波路部と光素子搭載部と電気配線部とを備え、該光素子搭載部は、上面が平坦な凸部が設けられたテラス部と、表面が該テラス部上面より低くなるように形成された電極部とを備え、さらに、前記テラス部の上面には、第１の下地メタルパタンと第１の半田パタンとが順次積層され、一方前記電極部の表面には、前記電気配線部に連なる電気配線パタンの上に、一部に開口部が形成された絶縁膜層と、該絶縁膜層の開口部を含み、かつ該開口部よりも広い領域を覆うようにして形成された第２の下地メタルパタンと、該第２の下地メタルパタンを含んで前記第２の下地メタルパタンよりも広い領域を覆うようにして形成された第２の半田パタンとが順次積層されてなる電極パタンが形成され、さらに、前記テラス部面上の前記第１の半田パタン表面の高さが、前記電極部上の前記第２の半田パタン表面の高さよりも高く設定され、かつ前記第 1 の下地メタルパタンと前記第 1 の半田パタンとの直径の比がリフロー前後で半田の高さが変わらない値に設定され、前記第２の下地メタルパタンと前記第２の半田パタンとの直径の比がリフロー後の半田の高さが前記光素子搭載部に搭載される光素子の電極とリフロー前の第２の半田パタンとのギャップよりも高くなる値に設定された光素子実装基板を用い、当該光素子実装基板の前記光素子搭載部に、前記光素子をアライメントする第１の工程と、当該アライメントした前記光素子をリフロー温度よりも低い温度で前記第 1 の半田パタンにより前記光素子搭載部に仮固定する第２の工程と、当該光素子を仮固定した後に、前記リフロー温度で前記第 1 の半田パタンにより前記光素子を前記光素子搭載部に固定するとともに、前記リフロー温度で前記第２の半田パタンにより前記光素子を前記電極部に電気的に接続する第３の工程とを有することを特徴とする。
【００１７】
請求項１のハイブリッド光集積回路の製造方法は、好ましくは請求項２に記載されているように、前記同一の基板が、表面に凹凸を有するシリコン基板であり、またテラス部は該シリコン基板の凸部からなり、さらに電極部は該シリコン基板の凹部とその上に形成した誘電体層とを有するものであってもよい。
【００１８】
好ましくは、請求項３に記載されているように、上記請求項１または請求項２に記載のハイブリッド光集積回路の製造方法において、第１の半田パタンの厚さと第２の半田パタンの厚さとが等しい値に設定されたものとすることもできる。
【００１９】
好ましくは、請求項４に記載されているように、上記請求項１ないし３のいずれか一項に記載のハイブリッド光集積回路の製造方法において、光導波路部が同一の基板上に形成された光ファイバ整列溝で構成されるものとしてもよい。
【００２０】
好ましくは、請求項５に記載されているように、請求項１ないし請求項３のいずれか一項に記載のハイブリッド光集積回路の製造方法は、光導波路が同一の基板の凹部上に形成された下部クラッド層、コア層、および上部クラッド層からなる石英ガラス系光導波路で構成されるものとしてもよい。
【００２１】
好ましくは、請求項６に記載されているように、請求項１ないし５のいずれか一項に記載のハイブリッド光集積回路の製造方法は、前記光素子実装基板が複数の前記光素子搭載部を備え、複数の光素子の各々について前記第 1 の工程と前記第２の工程とを繰り返して前記複数の光素子の全てを、前記複数の光搭載部のうちの対応する光素子搭載部にそれぞれ仮固定した後、前記第３の工程を実行して前記複数の光素子の全てを、前記複数の光搭載部のうちの対応する光素子搭載部にそれぞれ固定するとともに、前記複数の光素子の全てを、前記複数の光搭載部の対応する光素子搭載部が備える前記電極部にそれぞれ電気的に接続するようにしてもよい。
【００２２】
好ましくは、請求項７に記載されているように、請求項１ないし６のいずれか一項に記載のハイブリッド光集積回路の製造方法は、前記第 1 の下地メタルパタンと前記第 1 の半田パタンとの直径の比がリフロー前後で半田の高さが変わらない値に設定され、前記第２の下地メタルパタンと前記第２の半田パタンとの直径の比がリフロー後の半田の高さが前記光素子搭載部に搭載される光素子の電極とリフロー前の第２の半田パタンとのギャップよりも高くなる値に設定されていてもよい。
【００２５】
【発明の実施の形態】
＜実施形態例１＞
図１ないし図３を用いて本発明にもとづく光素子実装基板の一例を説明する。図１は光素子実装基板の斜視図、図２は図１のＡ−Ａ′線に沿う断面図、および図３は図１および図２に示す光素子実装基板に光素子を実装した状態を示した断面図である。
【００２６】
この実施形態例の光素子実装基板は、同一の基板１上に光導波路部２１と光素子搭載部２３と電気配線部２２とを備える。光素子搭載２３部は、上面が平坦な凸部が設けられたテラス部（シリコンテラス部）１ａと、表面が該テラス部１ａ上面より低くなるように形成された凹部（電極部）１ｂとを備え、さらに、前記テラス部１ａの上面には、第１の下地メタルパタン１６と第１の半田パタン１４とが順次積層され、一方前記電極部１ｂの表面には、前記電気配線部２２に連なる電気配線パタンの上に、一部に開口部が形成された絶縁膜層６と、該絶縁膜層６の開口部を含み、かつ該開口部よりも広い領域を覆うようにして形成された第２の下地メタルパタン１７と、該第２の下地メタルパタン１７を含んで前記第２の下地メタルパタン１７よりも広い領域を覆うようにして形成された第２の半田パタン１５とが順次積層されてなる電極パタンが形成され、さらに、上記テラス部１ａ上の第１の半田パタン１４表面の高さが、該電極部上の該第２の半田パタン１５表面の高さよりも高く設定されている。
【００２７】
このように、光素子搭載部２３において、テラス部１ａ上の第１の半田パタン１４表面の高さが、電極部５上の第２の半田パタン１５表面の高さよりも高く設定されることで、搭載後の光素子固定において、図３に示すように、光素子９の固定は、テラス部１ａ上に形成した第１の半田パタン１４で行い、光素子９との電気的接続は第２の半田パタン１５をリフローして形成した半田バンプ１１で行うというように、役割分担させることができ、搭載した素子の固定強度を大幅に上げることができる。
【００２８】
すなわち、図２に示すように、この光実装基板上に光素子９を搭載するにあたり、テラス部１ａ面上の第１の半田パタン１４表面を高さ方向の基準面として用いることができるので、光素子９を光実装基板上に置くだけで、高精度の高さ方向の光軸アライメントが可能となる。さらに、光素子９の横方向に光軸合わせは、図１に示すように、あらかじめテラス部１ａ表面に形成したアライメントマーク１０と、光素子９側に形成したアライメントマーク１３とを合わせることで容易に達成できる。また、光素子９の固定は面積の広い第１の半田パタン１４によりなされるので、十分な固定強度が確保できる。
【００２９】
一方、光素子９との電気的接続は、電極５上に形成した第２の半田パタン１５がリフロー後に半田バンプ１１になり、その高さが高くなることで実現される。この際、第２の半田パタン１５に必要となるリフロー時の半田の高さの上昇は、光素子９の電極１２とリフロー前の第２の半田パタン１５表面とのギャップｇを埋めるだけでよい。また、光素子９と光素子実装基板との固定強度は、第１の半田パタン１４により確保されるので、第２の半田パタン１５と光素子９側電極１２との接触面積は、電気的接続を実現するのに必要最小限にまで小さくできる。この結果、半田バンプ１１形成に必要な半田の量を大幅に低減できるため、テラス部１ａ面上の第１の半田パタン１４の厚みを、第２の半田パタン１５に必要なだけの厚さで、できるだけ薄くすることができるようになるため、半田リフローに伴う光素子９の位置ずれを大幅に低減することができる。
【００３０】
さらに、本発明の光素子実装基板の光素子搭載部２３において、電極部５上の第２の半田パタン１５表面よりも高い位置に、テラス部１ａ上の第１の半田パタン１４が設定されたことで、半田バンプによる複数の光素子搭載が可能になる。
【００３１】
この点を、以下にさらに詳しく述べる。本発明の発明者らは、既に薄膜半田による複数の光素子搭載を可能にしている（Ｙ．Ｎａｋａｓｕｇａｅｔａｌ．‘Ｍｕｌｔｉ−ｃｈｉｐＨｙｂｒｉｄＩｎｔｅｇｒａｔｉｏｎｏｎＰＬＣＰｌａｔｆｏｒｍｕｓｉｎｇＰａｓｓｉｖｅＡｌｉｇｎｍｅｎｔＴｅｃｈｎｉｑｕｅ’．Ｐｒｏｃ．１９９６ＥｌｅｃｔｒｏｎｉｃＣｏｎｐｏｎｅｎｔｓａｎｄＴｅｃｈｎｏｌｏｇｙＣｏｎｆｅｒｅｎｃｅ、ｐｐ２０−２５参照）。本発明の光素子実装基板は、この方法を用いることで、半田バンプによる複数の光素子搭載を可能にする。すなわち複数の光素子搭載の方法は、まず光素子搭載部２３においてアライメントした光素子９を、一旦テラス部１ａ面上の第１の半田パタン１４において、リフロー温度よりも低い温度で圧力をかけて仮固定を行い、これを搭載する光素子の数だけ繰り返す。そして全ての光素子の仮固定が終了した後、今度は圧力をかけることなく一括して半田をリフローする。この時、光素子固定用の第１の半田パタン１４と電気的接続用の第２の半田パタン１５は同時にリフローが行われ、その結果、複数の光素子を搭載することができる。
【００３２】
また、仮固定を行う第１の半田パタン１４の厚さは、薄いほどよく、これは半田をリフローする際の半田の変形による位置ずれを少なく抑制することができるためである。
【００３３】
ここで、上記基板１を、表面に凹凸を有するシリコン基板とし、また前記テラス部１ａは該シリコン基板の凸部からなり、さらに前記電極部１ｂは該シリコン基板の凹部とその上に形成した誘電体層とを有するものとする。
【００３４】
このように、上記基板１をシリコン基板にすることで、テラス１ａ部がシリコン基板の凸部から構成されることになるため、テラス部１ａを光素子９のヒートシンクとして機能させることが可能となる。この光素子実装基板上に光素子９を搭載すれば、図３に示すように、光素子９とシリコンテラス部１ａとは第１の半田パタン１４を介して、熱的にも接続されているので、ヒートシンク効果は一層向上する。また、電気配線パタン４および電極５は、シリコン基板凹部１ｂ上の誘電体層３上に形成されているので、低容量化した電気配線および電極形成が可能となり、高速動作に適した光素子実装基板を実現することができる。
【００３５】
また、この実施形態例では、図２に示されるように、第１の半田パタン１４の厚さと第２の半田パタン１５の厚さとが等しい値に設定されている。しかし、同一の厚さｈ１に設定してあるにもかかわらず、半田リフロー後の半田厚さが、図３に示すように、第１の半田パタン１４では厚さｈ１のまま、第２の半田パタン１５では半田バンプとなって厚さｈ２になるというように、同一の光素子実装基板上で異なった半田の厚さを実現できるので、第１の半田パタン１４と第２の半田パタン１５とを同一工程で形成することが可能となり、光素子実装基板の製造工程を簡略化することができる。
【００３６】
この点を、以下にさらに詳しく説明する。図４は、最初に形成したＡｕ／Ｓｎ半田パタンの厚みｈ１を４μｍに一定とした場合の、円形をした下地メタルパタン２６の直径ｄｍと、同じく円形をした半田パタン２７の直径ｄｓの比ｄｓ／ｄｍに対する、半田リフロー後の半田バンプ２８の高さｈ２の関係を示したものである。すなわち、図４の（ａ）は半田直径／下地メタル直径ｄｓ／ｄｍとリフロー後の半田高さｈ２との関係を示すグラフ、（ｂ）は半田リフロー前後の半田パタンの高さの変化を説明するための模式的断面図である。図４から、半田リフロー後の半田バンプ２８の高さｈ２は、下地メタルパタン２６と半田パタン２７の面積比で決定できることがわかる。よって、図１および図２に示すシリコンテラス部１ａ表面に形成する第１の半田パタン１４は、半田リフロー後も半田の高さが変わらないｄｓ／ｄｍ＝１となるようにパタン化すればよい。一方電極５上の第２の半田パタン１５は、半田リフロー後において、必ずギャップｇよりも半田バンプ２８の高さが高くなるようなｄｓ／ｄｍを選択してパタン化すればよい。例えば、ギャップｇが１０μｍの場合は、ｄｓ／ｄｍの値を１．５以上にすればよい。
【００３７】
すなわち、図４から最初の半田の厚みｈ１を一定にして、下地メタルパタン２６と半田パタン２７の面積比を変えるだけで、半田リフロー後の半田バンプ２８の高さｈ２を制御できることがわかる。
【００３８】
このため、図２に示す光素子実装基板を形成する時に、光素子９を固定するためのシリコンテラス部１ａ上の第１の半田パタン１４と、半田バンプ１１となって電気的接続を得るための電極５上の第２の半田パタン１５というように、機能を違えた各々の半田パタンの形成を一回の工程で実現することができるため、従来の光素子実装基板の製造工程を削減することができる。
【００３９】
この実施形態例では、上記光導波路部２１は、上記基板１上に形成された光ファイバ整列溝からなる。したがって、光素子実装基板の作用に加え、光導波路部２１が、シリコン基板１上に形成した光ファイバ整列溝で構成されることで、光ファイバによる、高速動作に対応した光素子実装基板を実現することができる。
【００４０】
また、光導波路部２１が、シリコン基板１の凹部形成された下部クラッド層、コア層および上部クラッド層からなる石英ガラス系光導波路で構成されることで、低損失な光導波路を有し、さらに高速動作に対応した光素子実装基板を実現することができる。
【００４１】
さらに、本実施形態例では、図５に示すように、光素子９の固定は、テラス部１ａ面上における光素子固定用の薄膜半田パタン２９で行い、光素子との電気的接続は厚膜の半田バンプ３０で行うようにした。この結果、電気的接続を行う半田バンプは、低容量化を図るために接合部の面積を小さく設定しつつ、薄膜半田パタンにより光素子と光素子実装基板の固定強度を確保できるので、電気配線の特性向上と固定強度の向上とを同時に満たすハイブリッド光集積回路を実現できる。
【００４２】
さらに、ハイブリッド光集積回路を構成する前の状態において、光素子固定用の半田パタン３１と電気的接続用の半田パタン３２は、光素子実装基板３３側かもしくは光素子９側のどちらにでも形成することができる。すなわち、以下に述べる４つの場合が可能になる。
【００４３】
第１の場合は、図６に示すように、光素子固定用半田パタン３１と電気的接続用半田パタン３２が、共に光素子実装基板側に形成されてもよい。
【００４４】
第２の場合は、図７に示すように、光素子固定用半田パタン３１と電気的接続用半田パタン３２が、共に光素子側に形成されてもよい。
【００４５】
第３の場合は、図８に示すように、光素子固定用半田パタン３１は光素子実装基板側に、電気的接続用半田パタン３２は光素子側に形成されてもよい。
【００４６】
第４の場合は、図９に示すように、光素子固定用半田パタン３１は光素子側に、電気的接続用半田パタン３２は光素子実装基板側に形成されてもよい。
【００４７】
すなわち、図５に示すハイブリッド光集積回路の構造していることで、最初に形成する半田を、光素子実装基板側か光素子側かのどちらにでも形成してもよいため、製造工程に見合った半田パタンの形成を、自由度よく選択することができる。
【００４８】
図５に示すハイブリッド光集積回路の構成は概略以下の通りである。
【００４９】
このハイブリッド光集積回路は、光導波路部２１、光素子搭載部２３、および電気配線部２２を設けた光素子実装基板（図１ないし図３参照）と、該光素子搭載部に搭載された光素子９とを備える（図５参照）。また、既に述べたように、上記光素子搭載部は、上面が平坦な凸部を備えたテラス部１ａと、表面が該テラス部表面より低くなるように形成された電極部１ｂとを有する。上記電極部１ｂ上には、電気配線部の電気配線パタンと接続された電極パタンが形成され、さらに、光素子９は、前記テラス部１ａと厚さｄ１の半田パタン２９により接続固定され、かつ電極部と厚さｄ２の半田バンプ３０により接続固定されており、また厚さｄ１と厚さｄ２との間に、ｄ１＜ｄ２となる関係が成立する。
【００５０】
さらに、本実施形態例では、光素子実装基板には、表面に凹凸を有するシリコン基板１が含まれ、テラス部１ａはシリコン基板の凸部からなり、さらに電極部１ｂは前記シリコン基板の凹部とその上に形成された誘電体層とからなる。すなわち、ハイブリッド光集積回路を構成する光素子実装基板をシリコン基板にすることで、テラス部がシリコン基板の凸部から構成されることになるため、図５においてテラス部１ａを光素子９のヒートシンクとして機能させることが可能となる。このハイブリッド光集積回路を構成する光素子９は、シリコンテラス部１ａと光素子固定用半田パタン３１を介して、熱的にも接続されているので、ヒートシンク効果は一層向上する。また、電気配線パタン４および電極５は、シリコン基板凹部１ｂ上の誘電体層３上に形成されているので、低容量化した電気配線および電極形成が可能となり、高速動作に適したハイブリッド光集積回路を実現することができる。
【００５１】
また、光導波路部２１は、シリコン基板１上に形成された光ファイバ整列溝２４とすることができる。この場合、光ファイバによる、高速動作に対応したハイブリッド光集積回路を実現することができる。あるいは、上記光導波路２１を、シリコン基板の凹部上に形成された下部クラッド層、コア層、および上部クラッド層からなる石英ガラス系光導波路で構成されるものとしてもよい。この場合、低損失な光導波路を有し、さらに高速動作に対応したハイブリッド光集積回路を実現することが可能となる。
【００５２】
以下、図面を参照して本発明の光素子実装基板およびハイブリッド光集積回路の実施例をより一層詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【００５３】
（実施例１）
図１０，図１１，および図１２は、本発明による光素子実装基板を用いて、光素子９としてＬＤを搭載した第１の実施例を示すものである。図１０はこの実施例１の光素子実装基板の斜視図、図１１は図１０のＢ−Ｂ′線に沿う断面図、さらに図１２は光素子実装基板に光素子を搭載して構成したハイブリッド光集成回路を説明するための断面図である。
【００５４】
本実施例では、図１０に示すように、光素子実装基板は、その表面に凹凸を有するシリコン基板１において、上端が平坦な凸部を備えた２つのシリコンテラス部１ａの部分と、シリコンテラス部以外の凹部１ｂとが設けられている。シリコンテラス部１ａの高さは１０μｍに設定し、その表面にはアライメントマーク１０が形成してある。一方の凹部１ｂ上には、光導波路２が下部クラッド層、コア層および上部クラッド層からなる石英ガラス系光導波路で形成されて光導波路部２１が構成され、他方の凹部１ｂ上には誘電体層３が形成され、誘電体層３の上には厚さ２μｍのＡｕ蒸着膜からなる電気配線パタン４が形成されて、電気配線部２２が構成されている。さらに電気配線パタン４の一部には、光素子９を搭載して電気的接続をとるために電極５が形成された光素子搭載部２３が構成されている。図１１に示すように、シリコンテラス部１ａ上では、Ｔｉ／Ｐｔ／Ａｕからなる第１の下地メタルパタン１６と厚さ４μｍの第１のＡｕ／Ｓｎ半田パタン１４が面積を同じにして順次積層されてある。電極５の構成は、電気配線パタン４上の一部に開口部を有するＳｉＯ2 スパッタ膜からなる絶縁膜層６、絶縁膜層６の開口部を含んでそれよりも広い領域を覆うように形成したＴｉ／Ｐｔ／Ａｕからなる直径５０μｍの第２の下地メタルパタン１７、および第２の下地メタルパタン１７を含んでそれよりも広い領域を覆うように形成した直径９０μｍで厚さ４μ ｍの第２のＡｕ／Ｓｎ半田パタン１５が順次積層されて形成してある。なお、第１の半田パタン１４と第２の半田パタン１５は、同時に形成した。
【００５５】
一方、ＬＤの表面には、Ｔｉ／Ｐｔ／Ａｕからなる直径５０μｍの電極１２が形成され、さらに第１の下地メタルパタン１６と同じ面積のＴｉ／Ｐｔ／ＡｕからなるＬＤ固定用の下地メタルパタン１８と、アライメントマーク１３が形成してある。
【００５６】
また、シリコンテラス部１ａ上の第１の半田パタン１４上面に置かれるＬＤの活性層９ａと光素子実装基板の光導波路コア２ａとの高さは、一致するように設定されている。以上の設計において、シリコンテラス部１ａ上の第１の半田パタン１４表面と電極５上の第２の半田パタン１５表面間のギャップは８μｍとなり、一方第２の半田パタン１５リフロー後の半田バンプの高さは、約１８μｍになることがわかっているので、光素子実装基板の電極５とＬＤの電極１２の間のギャップを半田バンプ１１で十分に接続できることがわかる。
【００５７】
ＬＤの実装方法は、あらかじめ付けられたシリコンテラス部１ａ上のアライメントマーク１０とＬＤ表面のアライメントマーク１３を位置合わせをして、ＬＤをシリコンテラス部１ａ上に置くだけで、光軸を合わせることができる。その後、位置ずれを抑えるためＬＤをピックアップで抑えながら半田をリフローする。この時、図１２に示すように、シリコンテラス部１ａ上の第１の半田パタン１４の面積が、その下地メタルパタン１６の面積および光素子９の固定用下地メタルパタン１８の面積と同じに設計してあるため、第１の半田パタン１４はその厚さを変えることなく光素子９を固定することができる。一方、電極５上の第２の半田パタン１７は、半田バンプ１１となって、ＬＤの電極１２と電気的に接続できる。
【００５８】
この結果、図１２に示すように、あらたにシリコンテラス部１ａ表面において半田による光素子固定部を有したことで、従来の半田バンプのみによる光素子固定よりも、一層固定強度が増してかつヒートシンク効果がより向上した信頼性のある光素子実装基板およびハイブリッド光集積回路を提供することができる。
【００５９】
（実施例２）
図１３は、第２の実施例を示すものであり、本発明による光素子実装基板３３を用いて、光素子９として２つの活性層９ａを有するＬＤアレイを搭載したハイブリッド光集積回路の断面図を示している。
【００６０】
構造および各設計値は、実施例１に同じである。ここでは、ＬＤアレイの２つの活性層９ａの間においてもシリコンテラス部１ａと接するように、光素子実装基板を形成したものである。
【００６１】
この結果から明らかなように、アレイとなるにしたがって発生しやすくなる光素子の反りに対応することができるようになった。
【００６２】
さらに光素子と接する部分の面積が多くなるため、ヒートシンク機能が大幅に向上するようになった。
【００６３】
また本実施例は、アレイの数に限定されるものではなく、たとえば固定強度を上げたり、ヒートシンク機能を増大させたければ、必要とする数だけのシリコンテラス部１ａと第１の下地メタルパタン１６と第１の半田パタン１４を光素子実装基板に形成し、一方光素子側にも光素子固定用下地メタルパタン１８を形成すればよい。
【００６４】
（実施例３）
図１４，図１５，図１６は、第３の実施例を示すものであり、本発明による光素子実装基板を用いて光素子を２つ搭載する場合について示してある。各設計値は、ほぼ実施例１に同じである。しかし、複数の光素子を搭載する方法では、半田リフロー時には圧力をかけないので、リフローに伴う光素子位置ずれを抑制するため、光素子を固定する第１の半田パタン１４の厚さは薄いほどよい。そこで、本実施例では、第１の半田パタン１４及びこれと同時に形成する第２の半田パタン１５の厚さを２μｍとした。
【００６５】
複数の光素子の搭載は、まず第１の光素子１９ａを、実施例１同様にアライメントマーク１０で位置決めした後、シリコンテラス部１ａ上に形成した第１の半田パタン１４で仮固定する。仮固定の方法は、「Ｙ．Ｎａｋａｓｕｇａｅｔａｌ．‘Ｍｕｌｔｉ−ｃｈｉｐＨｙｂｒｉｄＩｎｔｅｇｒａｔｉｏｎｏｎＰＬＣＰｌａｔｆｏｒｍｕｓｉｎｇＰａｓｓｉｖｅＡｌｉｇｎｍｅｎｔＴｅｃｈｎｉｑｕｅ’．Ｐｒｏｃ．１９９６ＥｌｅｃｔｒｏｎｉｃＣｏｎｐｏｎｅｎｔｓａｎｄＴｅｃｈｎｏｌｏｇｙＣｏｎｆｅｒｅｎｃｅ、ｐｐ２０−２５」に述べられている方法より、第１の半田パタン１４および第２の半田パタン１５がリフローされる温度よりも低い温度（Ａｕ／Ｓｎ半田では、約２８０度以下）で、第１の光素子１９ａをピックアップ２０で抑えると仮固定される（図１４）。次に、第２の光素子１９ｂを、第１の光素子１９ａと同様にして仮固定する（図１５）。最後に、半田リフローの条件に望ましい窒素雰囲気中において、光素子を抑えないで、第１の半田パタン１４および第２の半田パタン１５すべてを一括してリフローする。この時、基板側電極５上の第２の半田パタン１５は半田バンプ１１となって光素子側の電極１２と接続され、一方同時にシリコンテラス部１ａ上の第１の半田パタン１４もリフローされるが、こちらは半田バンプとならない設計となっているため、光軸ずれを起こすことなく、２つの光素子を搭載することができる（図１６）。
【００６６】
本実施例では、搭載する光素子を２つの場合で説明したが、複数個を搭載する場合において、搭載する光素子の数だけ繰り返して仮固定を行えばよく、取り扱う光素子の数になんら限定されるものではない。
【００６７】
本実施例から明らかなように、シリコンテラス部１ａ上の第１の半田パタン１４を導入したことで、従来の技術に比べて、半田バンプによる複数の光素子搭載ができるようになった。
【００６８】
（実施例４）
図１７は、図１８に示す本発明によるハイブリッド光集積回路を構成するため、第４の実施例を示すものであり、光素子９を固定するための第１の半田パタン１４と電気的接続をとるための第２の半田パタン１５が、最初に光素子９側に形成されている場合を示したものである。光素子実装基板の各構造および設定値は実施例１と同じであり、光素子の搭載方法も同じである。
【００６９】
すなわち、最終的に、図１８に示すハイブリッド光集積回路の構造をとることで、最初に形成する半田を、光素子実装基板側か光素子側かのどちらかに形成してもよいため、製造工程に見合った半田の形成工程を、自由度よく選択することができる。
【００７０】
よって、最初に、第１の半田パタン１４と第２の半田パタン１５が、共に光素子実装基板側に形成されてもよいし、第１の半田パタン１４と第２の半田パタン１５が、共に光素子側に形成されてもよいし、第１の半田パタン１４は光素子実装基板側に、第２の半田パタン１５は光素子側に形成されてもよいし、第１の半田パタン１４は光素子側に、第２の半田パタン１５は光素子実装基板側に形成されてもよい。
【００７１】
さらに、搭載する光素子は、複数個であってもよいし、アレイ光素子であってもよい。
【００７２】
以上より、本発明によるハイブリッド光集積回路を構成することで、薄膜半田においては、固定強度とヒートシンク効果を一層向上させた光集積回路を実現することができた。さらに光素子との電気的接続は半田バンプにより行われるため、高速動作に適した光素子搭載を可能にした。このように、従来のハイブリッド光集積回路に比べて、異なった機能の半田形態の共存を、同一の光集積回路で実現することができるようになった。
【００７３】
（実施例５）
実施例１から実施例４において、光導波路部２１は石英ガラス系光導波路に限定されるものではない。たとえば、図１９に示すように、光素子実装基板にファイバ整列溝を形成して光ファイバ２５による光導波路部２１を形成してもよいし、誘電体により光導波路部を形成してもよい。
【００７４】
【発明の効果】
以上述べたように、本発明によれば、光導波路を有する基板上に、光素子の固定強度を十分に保ちつつ、高速動作に適した光素子搭載が可能となる光素子実装基板およびハイブリッド光集積回路を実現できる。
【００７５】
さらに、光素子を固定するための半田パタンと、半田バンプにより光素子と電気的接続をとるための半田パタンとを、同時に形成することが可能となる。
【００７６】
さらに、ヒートシンク機能を大幅に改善させた光素子実装基板およびハイブリッド光集積回路を実現できる。
【００７７】
さらに、半田バンプによる複数個の光素子搭載が可能となる。
【００７８】
本発明により、例えば、光通信において要求される高速高機能ハイブリッド集積回路の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の光素子実装基板および該基板に搭載される光素子の概略的構成を説明するための斜視図である。
【図２】図１のＡ−Ａ′線に沿う断面図である。
【図３】図１のＡ−Ａ′線に沿い、かつ光素子を搭載した光素子実装基板の断面図である。
【図４】（ａ）は、半田直径と下地メタル直径の比に対するリフロー後の半田高さの関係を示すグラフ、（ｂ）は半田リフロー前後の状態を説明するための模式的断面図である。
【図５】本発明にもとづくハイブリッド光集積回路の一例を説明するための断面図である。
【図６】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図７】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図８】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図９】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図１０】本発明の光素子実装基板および該基板に搭載される光素子の概略的構成を説明するための斜視図である（実施例１）。
【図１１】図１０のＢ−Ｂ′線に沿う断面図である。
【図１２】図１０のＢ−Ｂ′線に沿い、かつ光素子を搭載した光素子実装基板の断面図である。
【図１３】本発明の第２の実施例を説明するためのもので、ハイブリッド光集積回路の断面図である。
【図１４】本発明の第３の実施例を説明するためのもので、光素子実装基板と光素子の断面図である。
【図１５】本発明の第３の実施例を説明するためのもので、光素子実装基板と光素子の断面図である。
【図１６】本発明の第３の実施例を説明するためのもので、ハイブリッド光集積回路の断面図である。
【図１７】本発明の第４の実施例を説明するためのもので、光素子実装基板と光素子の断面図である。
【図１８】本発明の第４の実施例を説明するためのもので、ハイブリッド光集積回路の断面図である。
【図１９】本発明の第５の実施例を説明するためのもので、光素子実装基板と光素子の斜視図である。
【図２０】従来の光素子実装基板および該基板に搭載される光素子の概略的構成を説明するための斜視図である。
【図２１】図２０のＣ−Ｃ′線に沿う断面図である。
【図２２】従来のハイブリッド光集積回路の側面図である。
【図２３】従来の光素子実装基板上で、光素子をアライメントした断面図である。
【図２４】従来の光素子実装基板で半田をリフローした時の断面図である。
【図２５】従来の光素子実装基板に光素子を搭載して構成した、ハイブリッド光集積回路の断面図である。
【符号の説明】
１シリコン基板
１ａシリコンテラス部
１ｂシリコン基板凹部
２光導波路
２ａ光導波路コア
３誘電体層
４電気配線パタン
５基板側電極
６絶縁膜層
７下地メタルパタン
８半田パタン
９光素子
９ａ光素子のコア
１０基板側アライメントマーク
２２半田バンプ
１２光素子側電極
１３光素子側アライメントマーク
１４第１の半田パタン
１５第２の半田パタン
１６第１の下地メタルパタン
１７第２の下地メタルパタン
１８光素子固定用下地メタルパタン
１９ａ第１の光素子
１９ｂ第２の光素子
２０ピックアップ
２１光導波路部
２２電気配線部
２３光素子搭載部
２４ファイバ整列溝
２５光ファイバ
２６下地メタルパタン
２７半田パタン
２８半田バンプ
２９薄膜半田パタン
３０半田バンプ
３１光素子固定用半田パタン
３２電気的接続用半田パタン
３３光素子実装基板[0001]
BACKGROUND OF THE INVENTION
  The present invention mounts one or a plurality of optical elements on a substrate having an optical waveguide via solder bumps.Method for manufacturing hybrid optical integrated circuitAbout.
[0002]
[Prior art]
Figure20Or figure22As an example of an optical element mounting substrate and a hybrid optical integrated circuit using the same, JP-A-8-78657GazetteIs disclosed. Figure20Is a perspective view of this optical element mounting substrate, FIG.21Is a cross-sectional view of this optical device mounting board22FIG. 3 is a side view of a hybrid optical integrated circuit on which an optical element is mounted.
[0003]
Figure20As shown, the optical element mounting substrate has a rectangular silicon substrate 1. On one surface of the substrate 1, two convex portions (silicon terrace portions) 1 a facing each other along the width direction are provided. Further, sandwiching these convex portions, an optical waveguide portion 21 provided on one end portion side of the surface of the substrate 1, a dielectric layer 3 laminated on the other end portion side of the surface of the silicon substrate 1, And an electric wiring pattern 4 laminated on the dielectric layer 3. On one surface of the silicon substrate 1, there are two convex portions 1a having a flat upper end, and two concave portions (made of a flat surface other than the silicon terrace portion 1a) 1b positioned so as to sandwich the two silicon terrace portions 1a. And are provided. An optical waveguide portion 21 having an optical waveguide 2 is provided on the first concave portion 1b, and a dielectric layer 3 and an electric wiring pattern 4 are sequentially stacked on the other concave portion 1b (function as the electric wiring portion 22). ) Is provided. The optical element mounting portion 23 is composed of two silicon terrace portions 1a and a dielectric layer 3 sandwiched between them, and an electrode 5 is formed on an electric wiring pattern on the dielectric layer 3.
[0004]
The structure of the electrode 5 of this element mounting part is shown in the figure.21As shown in FIG. 4, an insulating film layer 6 having an opening on a part of the electric wiring pattern 4, a base metal pattern 7 formed so as to cover a wider area including the opening of the insulating film layer 6, And the solder pattern 8 formed so as to cover a wider area including the base metal pattern 7 is sequentially laminated.
[0005]
By the way, the silicon terrace part 1a which is a convex part of the silicon substrate 1 is shown in FIG.22As shown in FIG. 4, since the high-precision processing is possible so that the height to the center of the half-waveguide core 2a and the height to the core 9a of the optical element to be mounted can be matched, Functions as a reference plane. Further, it functions as a good heat sink for the mounted optical element 9.
[0006]
The optical element mounting substrate formation process is shown in the figure.20And figure21First, a part of the silicon substrate 1 is removed to form a silicon terrace portion 1a. Next, the optical waveguide 2 is formed, and unnecessary portions thereof are removed by etching to form the dielectric layer 3. Further, after an electrical wiring pattern 4 is formed on the dielectric layer 3, this is covered with an insulating film layer 6. Then, a contact hole is opened in a portion where the electrode 5 is formed. Furthermore, in order to prevent the solder pattern 8 from diffusing toward the electric wiring pattern 4 during the solder reflow, the base metal pattern 7 is covered so as to cover a wider area including the contact hole. Finally, a solder pattern 8 is laminated so as to cover a wider area including the base metal pattern 7.
[0007]
Next, the figure20The optical element mounting method on the optical element mounting substrate will be described with reference to FIG. Figure23These are sectional drawings which showed the mode when the optical element 9 was aligned on the optical element mounting board | substrate.
[0008]
In this optical element mounting substrate, the height from the surface of the silicon terrace portion 1a to the center of the optical waveguide core 2a is made to coincide with the height from the surface of the optical element 9 to be mounted to the core 9a of the optical element. . Therefore, the alignment of the optical element 9 and the optical waveguide 2 in the height direction is completed only by placing the optical element 9 on the surface of the silicon terrace portion 1a. On the other hand, the horizontal alignment between the optical element 9 and the optical waveguide 2 is shown in FIG.20As shown in FIG. 4, this can be easily achieved by simply aligning the alignment mark 10 formed in advance on the surface of the silicon terrace portion 1a with the alignment mark 13 formed on the optical element 9 side. At the time of alignment,23As shown in FIG. 5, there is a gap g between the upper surface of the solder pattern 8 formed on the substrate side electrode 5 and the optical element side electrodes 1 and 2, so that they are not in electrical contact.
[0009]
After realignment, reflow solder pattern 824As shown, the solder pattern 8 on the insulating film layer 6 is bounced and gathers on the underlying metal pattern 7. Further, the melted solder rises as solder bumps 11 on the underlying metal pattern 7 due to surface tension. If the height h of the solder bump 11 at this time is high enough to fill the gap g, the solder between the substrate side electrode 5 and the optical element side electrode 12 is soldered as shown in FIG. The optical elements 9 are electrically connected by the bumps 11 and are simultaneously fixed on the optical element mounting substrate, thereby forming a hybrid optical integrated circuit.
[0010]
In the hybrid optical integrated circuit composed of such an optical element mounting substrate and the optical element 9, the optical element 9 is interposed via the electrode 5 formed on the dielectric layer 3 of the optical element mounting portion 23 and the solder bump 11. Since it is electrically connected, the stray capacitance parasitic between the silicon substrate 1 and the electrode 5 can be greatly reduced. For this reason, high-speed operation up to 10 Ggit / s becomes possible.
[0011]
[Problems to be solved by the invention]
However, in the above-described conventional configuration, as shown in FIG. 25, the optical element 9 is mounted and fixed to the optical element mounting substrate via the solder bumps 11 in a state of being in direct contact with the silicon terrace portion 1a.
[0012]
However, in this structure, since the optical element 9 and the optical element mounting substrate are fixed only by the minute solder bumps 11, there is a problem in reliability in terms of fixing strength. Therefore, in order to further secure the fixing strength, it is necessary to reinforce with an adhesive or the like where the optical element 9 comes into contact with the silicon terrace portion 1a after the optical element is mounted.
[0013]
Furthermore, when mounting a plurality of optical elements, if there is an optical element that is already fixed with an adhesive, solder reflow is repeated over the number of optical elements that are subsequently mounted, which causes a problem of deterioration in the function of the adhesive due to heat. there were. In particular, when silicon is used as a substrate, it has been difficult to reflow solder locally for each optical element to be mounted because of its high thermal conductivity.
[0014]
In addition, if the optical element mounting substrate or the optical element is warped when the array optical element is mounted, the light with the individual cores 9a of the array optical element can be obtained simply by bringing the optical element into contact with the surface of the silicon terrace portion. Not only is the alignment difficult, but there is also a problem to be solved that the silicon terrace portion does not function sufficiently as a heat sink because there are portions where the contact is not sufficient.
[0015]
An object of the present invention is to solve the above-mentioned problems, and to provide an optical element mounting substrate that can sufficiently reduce the stray capacitance of the optical element mounting portion, secure the fixing strength, and facilitate the mounting of a plurality of optical elements. And In addition, it is an object of the present invention to provide a hybrid optical integrated circuit that satisfies all the requirements of this low stray capacitance, reliability of optical element fixation, and heat sink.
[0016]
[Means for Solving the Problems]
  Therefore, in order to solve the above-mentioned problem, a claim 1 is provided.The described invention is a method of manufacturing a hybrid optical integrated circuit in which an optical element is mounted on an optical element mounting substrate, and as the optical element mounting substrate,The optical waveguide part, optical element mounting part, and electrical wiring part on the same substratePrepared,The optical element mounting portion includes a terrace portion provided with a convex portion having a flat upper surface, and an electrode portion formed so that the surface is lower than the upper surface of the terrace portion. The first base metal pattern and the first solder pattern are sequentially laminated, while an opening is partially formed on the surface of the electrode portion above the electric wiring pattern connected to the electric wiring portion. Including an insulating film layer, a second base metal pattern including an opening of the insulating film layer and covering a region wider than the opening, and the second base metal pattern An electrode pattern is formed by sequentially laminating a second solder pattern formed so as to cover an area wider than the second base metal pattern, and further, the first solder pattern on the terrace portion surface is formed. The height of the surface is the second half on the electrode portion. High is set than the height of the pattern surface,And said first 1 The base metal pattern and the first 1 The ratio of the diameter to the solder pattern is set to a value at which the solder height does not change before and after the reflow, and the ratio of the diameter between the second base metal pattern and the second solder pattern is the height of the solder after the reflow. Using an optical element mounting substrate set to a value higher than the gap between the electrode of the optical element mounted on the optical element mounting portion and the second solder pattern before reflowing, A first step of aligning the optical element on the optical element mounting portion; and the aligning the optical element at a temperature lower than a reflow temperature. 1 A second step of temporarily fixing the optical element to the optical element mounting portion with a solder pattern of 1 A third step of fixing the optical element to the optical element mounting portion with the solder pattern and electrically connecting the optical element to the electrode portion with the second solder pattern at the reflow temperature.It is characterized by that.
[0017]
  Claim 1Method for manufacturing hybrid optical integrated circuitPreferably, as defined in claim 2, the same substrate is a silicon substrate having irregularities on the surface, the terrace portion is made of a convex portion of the silicon substrate, and the electrode portion is the silicon substrate You may have a recessed part of a board | substrate and the dielectric material layer formed on it.
[0018]
  Preferably, as described in claim 3, according to claim 1 or claim 2.Method for manufacturing hybrid optical integrated circuitThe thickness of the first solder pattern and the thickness of the second solder pattern may be set to be equal to each other.
[0019]
  Preferably, as described in claim 4, according to any one of the above claims 1 to 3.Method for manufacturing hybrid optical integrated circuitThe optical waveguide portion may be constituted by an optical fiber alignment groove formed on the same substrate.
[0020]
  Preferably, as described in claim 5, according to any one of claims 1 to 3.Method for manufacturing hybrid optical integrated circuitThe optical waveguide may be composed of a quartz glass-based optical waveguide comprising a lower clad layer, a core layer, and an upper clad layer formed on a concave portion of the same substrate.
[0021]
Preferably, as described in claim 6, in the method for manufacturing a hybrid optical integrated circuit according to any one of claims 1 to 5, the optical element mounting substrate includes a plurality of optical element mounting portions. Each of the plurality of optical elements. 1 Step 3 and Step 2 are repeated to temporarily fix all of the plurality of optical elements to the corresponding optical element mounting portion of the plurality of optical mounting portions, and then execute the third step. Then, all of the plurality of optical elements are respectively fixed to the corresponding optical element mounting sections of the plurality of optical mounting sections, and all of the plurality of optical elements are corresponding to the plurality of optical mounting sections. You may make it electrically connect to the said electrode part with which an optical element mounting part is provided, respectively.
[0022]
  Preferably, as described in claim 7, the method for manufacturing a hybrid optical integrated circuit according to any one of claims 1 to 6 includes the first step. 1 The base metal pattern and the first 1 The ratio of the diameter to the solder pattern is set to a value at which the solder height does not change before and after the reflow, and the ratio of the diameter between the second base metal pattern and the second solder pattern is the height of the solder after the reflow. May be set to a value higher than the gap between the electrode of the optical element mounted on the optical element mounting portion and the second solder pattern before reflow.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
<Embodiment 1>
An example of an optical element mounting substrate according to the present invention will be described with reference to FIGS. 1 is a perspective view of the optical element mounting substrate, FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1, and FIG. 3 is a state in which the optical element is mounted on the optical element mounting substrate shown in FIGS. It is sectional drawing shown.
[0026]
The optical element mounting substrate according to this embodiment includes an optical waveguide portion 21, an optical element mounting portion 23, and an electrical wiring portion 22 on the same substrate 1. The optical element mounting portion 23 includes a terrace portion (silicon terrace portion) 1a provided with a convex portion having a flat upper surface, and a concave portion (electrode portion) 1b formed so that the surface is lower than the upper surface of the terrace portion 1a. In addition, a first base metal pattern 16 and a first solder pattern 14 are sequentially stacked on the upper surface of the terrace portion 1a, while the surface of the electrode portion 1b is connected to the electric wiring portion 22. An insulating film layer 6 having an opening partly formed on the electrical wiring pattern, and an insulating film layer 6 including an opening part of the insulating film layer 6 and covering a region wider than the opening part. The second base metal pattern 17 and the second solder pattern 15 formed so as to cover a region wider than the second base metal pattern 17 including the second base metal pattern 17 are sequentially laminated. The electrode pattern , The height of the first solder pattern 14 surface on the terrace portion 1a is set higher than the height of the solder pattern 15 surface of the second on the electrode unit.
[0027]
Thus, in the optical element mounting portion 23, the height of the surface of the first solder pattern 14 on the terrace portion 1a is set higher than the height of the surface of the second solder pattern 15 on the electrode portion 5. In fixing the optical element after mounting, as shown in FIG. 3, the optical element 9 is fixed by the first solder pattern 14 formed on the terrace portion 1a, and the electrical connection with the optical element 9 is the second. The solder bumps 11 formed by reflowing the solder pattern 15 can be assigned roles, and the fixing strength of the mounted element can be greatly increased.
[0028]
That is, as shown in FIG. 2, when mounting the optical element 9 on this optical mounting substrate, the surface of the first solder pattern 14 on the terrace portion 1a surface can be used as a reference plane in the height direction. By simply placing the optical element 9 on the optical mounting substrate, high-precision optical axis alignment in the height direction is possible. Further, as shown in FIG. 1, the optical axis can be easily aligned in the horizontal direction by aligning the alignment mark 10 formed in advance on the surface of the terrace portion 1a with the alignment mark 13 formed on the optical element 9 side. Can be achieved. Further, since the optical element 9 is fixed by the first solder pattern 14 having a large area, sufficient fixing strength can be secured.
[0029]
On the other hand, the electrical connection with the optical element 9 is realized by the second solder pattern 15 formed on the electrode 5 becoming the solder bump 11 after the reflow, and the height thereof being increased. At this time, the increase in the solder height required for the second solder pattern 15 at the time of reflow only needs to fill the gap g between the electrode 12 of the optical element 9 and the surface of the second solder pattern 15 before reflow. . Further, since the fixing strength between the optical element 9 and the optical element mounting substrate is ensured by the first solder pattern 14, the contact area between the second solder pattern 15 and the optical element 9 side electrode 12 is electrically connected. Can be reduced to the minimum necessary to realize As a result, since the amount of solder necessary for forming the solder bumps 11 can be greatly reduced, the thickness of the first solder pattern 14 on the surface of the terrace portion 1a is set to a thickness necessary for the second solder pattern 15. Since the thickness can be reduced as much as possible, the displacement of the optical element 9 due to the solder reflow can be greatly reduced.
[0030]
Furthermore, in the optical element mounting portion 23 of the optical element mounting substrate of the present invention, the first solder pattern 14 on the terrace portion 1a is set at a position higher than the surface of the second solder pattern 15 on the electrode portion 5. Thus, a plurality of optical elements can be mounted by solder bumps.
[0031]
This point will be described in more detail below. The inventors of the present invention have already made it possible to mount a plurality of optical elements using thin-film solder (Y. Nakasuga et al. 'Multi-chip Hybrid Integration on PLC Platform using Passive Alignment Technique Technology. Proc. 1996. and Technology Conference, pp 20-25). By using this method, the optical element mounting substrate of the present invention enables mounting of a plurality of optical elements by solder bumps. That is, in the method of mounting a plurality of optical elements, first, the optical element 9 aligned in the optical element mounting portion 23 is once subjected to pressure at a temperature lower than the reflow temperature in the first solder pattern 14 on the terrace portion 1a surface. Temporary fixing is performed, and this is repeated for the number of optical elements to be mounted. After all the optical elements are temporarily fixed, the solder is reflowed all at once without applying pressure. At this time, the first solder pattern 14 for fixing the optical element and the second solder pattern 15 for electrical connection are simultaneously reflowed. As a result, a plurality of optical elements can be mounted.
[0032]
Further, the thickness of the first solder pattern 14 to be temporarily fixed is preferably as small as possible, because it is possible to suppress misalignment due to deformation of the solder when reflowing the solder.
[0033]
Here, the substrate 1 is a silicon substrate having a concavo-convex surface, the terrace portion 1a is composed of a convex portion of the silicon substrate, and the electrode portion 1b is a concave portion of the silicon substrate and a dielectric formed thereon. It shall have a body layer.
[0034]
As described above, when the substrate 1 is a silicon substrate, the terrace 1a portion is formed by the convex portion of the silicon substrate, and thus the terrace portion 1a can function as a heat sink of the optical element 9. . If the optical element 9 is mounted on the optical element mounting substrate, as shown in FIG. 3, the optical element 9 and the silicon terrace portion 1a are also thermally connected via the first solder pattern 14. Therefore, the heat sink effect is further improved. In addition, since the electric wiring pattern 4 and the electrode 5 are formed on the dielectric layer 3 on the silicon substrate recess 1b, it is possible to form an electric wiring and an electrode with reduced capacity, and an optical element mounting suitable for high-speed operation. A substrate can be realized.
[0035]
In this embodiment, as shown in FIG. 2, the thickness of the first solder pattern 14 and the thickness of the second solder pattern 15 are set to the same value. However, although the same thickness h1 is set, the solder thickness after the solder reflow remains as the thickness h1 in the first solder pattern 14 as shown in FIG. Since different thicknesses of solder can be realized on the same optical element mounting substrate such that the pattern 15 becomes a solder bump and has a thickness h2, the first solder pattern 14 and the second solder pattern 15 Can be formed in the same process, and the manufacturing process of the optical element mounting substrate can be simplified.
[0036]
This point will be described in more detail below. FIG. 4 shows a ratio ds between the diameter dm of the circular base metal pattern 26 and the diameter ds of the same circular solder pattern 27 when the thickness h1 of the Au / Sn solder pattern formed first is constant at 4 μm. The relationship between the height h2 of the solder bump 28 after the solder reflow with respect to / dm is shown. 4A is a graph showing the relationship between the solder diameter / underlying metal diameter ds / dm and the solder height h2 after reflow, and FIG. 4B shows the change in the height of the solder pattern before and after solder reflow. It is a typical sectional view for doing. 4 that the height h2 of the solder bump 28 after the solder reflow can be determined by the area ratio of the base metal pattern 26 and the solder pattern 27. FIG. Therefore, the first solder pattern 14 formed on the surface of the silicon terrace portion 1a shown in FIGS. 1 and 2 may be patterned so that ds / dm = 1 where the solder height does not change even after the solder reflow. . On the other hand, the second solder pattern 15 on the electrode 5 may be patterned by selecting ds / dm such that the height of the solder bump 28 is always higher than the gap g after the solder reflow. For example, when the gap g is 10 μm, the value of ds / dm may be 1.5 or more.
[0037]
That is, it can be seen from FIG. 4 that the height h2 of the solder bump 28 after the solder reflow can be controlled only by changing the area ratio between the base metal pattern 26 and the solder pattern 27 while keeping the initial solder thickness h1 constant.
[0038]
Therefore, when the optical element mounting substrate shown in FIG. 2 is formed, the first solder pattern 14 on the silicon terrace portion 1a for fixing the optical element 9 and the solder bump 11 become an electrical connection. Since the formation of each solder pattern having a different function, such as the second solder pattern 15 on the electrode 5, can be realized in a single process, the manufacturing process of the conventional optical element mounting substrate is reduced. be able to.
[0039]
In this embodiment, the optical waveguide portion 21 is composed of an optical fiber alignment groove formed on the substrate 1. Therefore, in addition to the action of the optical element mounting substrate, the optical waveguide portion 21 is configured by an optical fiber alignment groove formed on the silicon substrate 1, thereby realizing an optical element mounting substrate corresponding to high-speed operation using an optical fiber. can do.
[0040]
Further, the optical waveguide portion 21 is composed of a quartz glass-based optical waveguide composed of a lower clad layer, a core layer, and an upper clad layer in which the concave portion of the silicon substrate 1 is formed, thereby having a low-loss optical waveguide, An optical element mounting substrate that supports high-speed operation can be realized.
[0041]
Furthermore, in this embodiment, as shown in FIG. 5, the optical element 9 is fixed by the thin film solder pattern 29 for fixing the optical element on the surface of the terrace portion 1a, and the electrical connection with the optical element is performed by a thick film. The solder bump 30 was used. As a result, the solder bumps for electrical connection can secure the fixing strength of the optical element and the optical element mounting board by the thin film solder pattern while setting the area of the joint portion to reduce the capacity, so that the electrical wiring Therefore, it is possible to realize a hybrid optical integrated circuit that simultaneously satisfies the above characteristics improvement and fixed strength improvement.
[0042]
Furthermore, in a state before the hybrid optical integrated circuit is configured, the optical element fixing solder pattern 31 and the electrical connection solder pattern 32 are formed on either the optical element mounting substrate 33 side or the optical element 9 side. can do. That is, the following four cases are possible.
[0043]
In the first case, as shown in FIG. 6, both the optical element fixing solder pattern 31 and the electrical connection solder pattern 32 may be formed on the optical element mounting substrate side.
[0044]
In the second case, as shown in FIG. 7, both the optical element fixing solder pattern 31 and the electrical connection solder pattern 32 may be formed on the optical element side.
[0045]
In the third case, as shown in FIG. 8, the optical element fixing solder pattern 31 may be formed on the optical element mounting substrate side, and the electrical connection solder pattern 32 may be formed on the optical element side.
[0046]
In the fourth case, as shown in FIG. 9, the optical element fixing solder pattern 31 may be formed on the optical element side, and the electrical connection solder pattern 32 may be formed on the optical element mounting substrate side.
[0047]
That is, the structure of the hybrid optical integrated circuit shown in FIG. 5 allows the solder to be formed first to be formed on either the optical element mounting substrate side or the optical element side. The formation of the solder pattern can be selected with a high degree of freedom.
[0048]
The configuration of the hybrid optical integrated circuit shown in FIG. 5 is roughly as follows.
[0049]
This hybrid optical integrated circuit includes an optical element mounting substrate (see FIGS. 1 to 3) provided with an optical waveguide section 21, an optical element mounting section 23, and an electrical wiring section 22, and light mounted on the optical element mounting section. And an element 9 (see FIG. 5). As described above, the optical element mounting portion includes the terrace portion 1a having a convex portion whose upper surface is flat, and the electrode portion 1b formed so that the surface is lower than the surface of the terrace portion. An electrode pattern connected to the electric wiring pattern of the electric wiring portion is formed on the electrode portion 1b, and the optical element 9 is connected and fixed by the terrace portion 1a and the solder pattern 29 having a thickness d1, and The electrode portion and the solder bump 30 having a thickness d2 are connected and fixed, and a relationship of d1 <d2 is established between the thickness d1 and the thickness d2.
[0050]
Furthermore, in the present embodiment example, the optical element mounting substrate includes the silicon substrate 1 having a concavo-convex surface, the terrace portion 1a is composed of a convex portion of the silicon substrate, and the electrode portion 1b is a concave portion of the silicon substrate. And a dielectric layer formed thereon. That is, by using the silicon substrate as the optical element mounting substrate constituting the hybrid optical integrated circuit, the terrace portion is constituted by the convex portion of the silicon substrate. Therefore, in FIG. As a function. Since the optical element 9 constituting this hybrid optical integrated circuit is also thermally connected via the silicon terrace 1a and the optical element fixing solder pattern 31, the heat sink effect is further improved. Further, since the electric wiring pattern 4 and the electrode 5 are formed on the dielectric layer 3 on the silicon substrate recess 1b, it is possible to form electric wiring and electrodes with reduced capacity, and hybrid optical integration suitable for high-speed operation. A circuit can be realized.
[0051]
The optical waveguide portion 21 can be an optical fiber alignment groove 24 formed on the silicon substrate 1. In this case, a hybrid optical integrated circuit corresponding to high-speed operation using an optical fiber can be realized. Alternatively, the optical waveguide 21 may be composed of a silica glass optical waveguide composed of a lower clad layer, a core layer, and an upper clad layer formed on a concave portion of a silicon substrate. In this case, a hybrid optical integrated circuit having a low-loss optical waveguide and corresponding to high-speed operation can be realized.
[0052]
Hereinafter, examples of the optical element mounting substrate and the hybrid optical integrated circuit of the present invention will be described in more detail with reference to the drawings. However, the present invention is not limited to these examples.
[0053]
Example 1
10, FIG. 11, and FIG. 12 show a first embodiment in which an LD is mounted as an optical element 9 using an optical element mounting substrate according to the present invention. 10 is a perspective view of the optical element mounting substrate of the first embodiment, FIG. 11 is a cross-sectional view taken along the line BB ′ of FIG. 10, and FIG. 12 is a hybrid in which the optical element is mounted on the optical element mounting substrate. It is sectional drawing for demonstrating an optical integrated circuit.
[0054]
In this embodiment, as shown in FIG. 10, the optical element mounting substrate includes two silicon terrace portions 1a each having a convex portion with a flat upper end in a silicon substrate 1 having irregularities on its surface, and a silicon terrace. A recess 1b other than the portion is provided. The height of the silicon terrace portion 1a is set to 10 μm, and the alignment mark 10 is formed on the surface thereof. On one recess 1b, an optical waveguide 2 is formed of a silica glass-based optical waveguide composed of a lower clad layer, a core layer, and an upper clad layer to form an optical waveguide portion 21, and on the other recess 1b, a dielectric is formed. A layer 3 is formed, and an electric wiring pattern 4 made of an Au vapor deposition film having a thickness of 2 μm is formed on the dielectric layer 3 to constitute an electric wiring portion 22. Further, an optical element mounting portion 23 in which the electrode 5 is formed for mounting the optical element 9 and establishing electrical connection is configured in a part of the electric wiring pattern 4. As shown in FIG. 11, on the silicon terrace portion 1a, a first base metal pattern 16 made of Ti / Pt / Au and a first Au / Sn solder pattern 14 having a thickness of 4 μm are sequentially stacked with the same area. It has been done. The structure of the electrode 5 was formed so as to cover a wider area including the insulating film layer 6 made of a SiO2 sputtered film having an opening on a part of the electric wiring pattern 4 and the opening of the insulating film layer 6. A second base metal pattern 17 made of Ti / Pt / Au and having a diameter of 50 μm, and a second base metal pattern 90 having a diameter of 90 μm and a thickness of 4 μm formed so as to cover a wider area including the second base metal pattern 17. The Au / Sn solder patterns 15 are sequentially laminated. Note that the first solder pattern 14 and the second solder pattern 15 were formed simultaneously.
[0055]
On the other hand, an electrode 12 having a diameter of 50 μm made of Ti / Pt / Au is formed on the surface of the LD, and an LD fixing base metal pattern made of Ti / Pt / Au having the same area as the first base metal pattern 16. 18 and an alignment mark 13 are formed.
[0056]
Further, the heights of the active layer 9a of the LD placed on the upper surface of the first solder pattern 14 on the silicon terrace portion 1a and the optical waveguide core 2a of the optical element mounting substrate are set to coincide with each other. In the above design, the gap between the surface of the first solder pattern 14 on the silicon terrace portion 1a and the surface of the second solder pattern 15 on the electrode 5 is 8 μm, while the solder bumps after the reflow of the second solder pattern 15 are performed. Since it is known that the height is about 18 μm, it can be seen that the solder bumps 11 can sufficiently connect the gap between the electrode 5 of the optical element mounting substrate and the electrode 12 of the LD.
[0057]
The LD mounting method is to align the optical axis by simply aligning the alignment mark 10 on the silicon terrace portion 1a and the alignment mark 13 on the surface of the LD, and placing the LD on the silicon terrace portion 1a. Can do. Thereafter, the solder is reflowed while suppressing the LD with a pickup in order to suppress misalignment. At this time, as shown in FIG. 12, the area of the first solder pattern 14 on the silicon terrace portion 1a is designed to be the same as the area of the base metal pattern 16 and the area of the base metal pattern 18 for fixing the optical element 9. Therefore, the optical element 9 can be fixed without changing the thickness of the first solder pattern 14. On the other hand, the second solder pattern 17 on the electrode 5 becomes a solder bump 11 and can be electrically connected to the electrode 12 of the LD.
[0058]
As a result, as shown in FIG. 12, by newly having the optical element fixing portion by solder on the surface of the silicon terrace portion 1a, the fixing strength is further increased compared to the conventional optical element fixing only by the solder bump and the heat sink. A reliable optical element mounting substrate and a hybrid optical integrated circuit with improved effects can be provided.
[0059]
(Example 2)
FIG. 13 shows a second embodiment, and is a cross-sectional view of a hybrid optical integrated circuit in which an LD array having two active layers 9a is mounted as an optical element 9 using an optical element mounting substrate 33 according to the present invention. Is shown.
[0060]
The structure and each design value are the same as those in the first embodiment. Here, the optical element mounting substrate is formed so as to be in contact with the silicon terrace portion 1a even between the two active layers 9a of the LD array.
[0061]
As is apparent from this result, it is possible to cope with the warp of the optical element that is likely to occur as the array is formed.
[0062]
Further, since the area of the portion in contact with the optical element is increased, the heat sink function is greatly improved.
[0063]
The present embodiment is not limited to the number of arrays. For example, if it is desired to increase the fixing strength or increase the heat sink function, the required number of silicon terrace portions 1a and first ground metal patterns 16 are required. The first solder pattern 14 may be formed on the optical element mounting substrate, and the optical element fixing base metal pattern 18 may be formed on the optical element side.
[0064]
(Example 3)
FIGS. 14, 15 and 16 show a third embodiment, which shows a case where two optical elements are mounted using the optical element mounting substrate according to the present invention. Each design value is almost the same as in the first embodiment. However, in the method of mounting a plurality of optical elements, no pressure is applied at the time of solder reflow. Therefore, the thickness of the first solder pattern 14 for fixing the optical element is reduced as the thickness of the first solder pattern 14 for fixing the optical element is reduced. Good. Therefore, in this embodiment, the thickness of the first solder pattern 14 and the second solder pattern 15 formed at the same time is set to 2 μm.
[0065]
For mounting a plurality of optical elements, first, the first optical element 19a is positioned by the alignment mark 10 as in the first embodiment, and then temporarily fixed by the first solder pattern 14 formed on the silicon terrace portion 1a. The method of provisional fixation is described in “Y. Nakasuga et al. 'Multi-chip Hybrid Integration on PLC Platform using Passive Alignment Technology”. Proc. 1996 Electronic Channel 25. Temporarily fixing the first optical element 19a with the pickup 20 at a temperature lower than the temperature at which the first solder pattern 14 and the second solder pattern 15 are reflowed (approximately 280 degrees or less for Au / Sn solder). (FIG. 14). Next, the second optical element 19b is temporarily fixed in the same manner as the first optical element 19a (FIG. 15). Finally, the first solder pattern 14 and the second solder pattern 15 are all reflowed in a lump without suppressing the optical element in a nitrogen atmosphere desirable for the solder reflow conditions. At this time, the second solder pattern 15 on the substrate side electrode 5 becomes a solder bump 11 and is connected to the electrode 12 on the optical element side, and at the same time, the first solder pattern 14 on the silicon terrace portion 1a is also reflowed. However, since this is designed not to be a solder bump, two optical elements can be mounted without causing an optical axis shift (FIG. 16).
[0066]
In the present embodiment, the case where two optical elements are mounted has been described. However, in the case where a plurality of optical elements are mounted, temporary fixing may be performed repeatedly as many times as the number of optical elements to be mounted. Is not to be done.
[0067]
As is apparent from the present embodiment, by introducing the first solder pattern 14 on the silicon terrace portion 1a, a plurality of optical elements can be mounted by solder bumps as compared with the conventional technique.
[0068]
Example 4
Figure17FIG. 18 shows a fourth embodiment for constituting the hybrid optical integrated circuit according to the present invention shown in FIG. 18, and for making electrical connection with the first solder pattern 14 for fixing the optical element 9. The second solder pattern 15 is first formed on the optical element 9 side. Each structure and set values of the optical element mounting substrate are the same as those in the first embodiment, and the optical element mounting method is also the same.
[0069]
That is, finally, by taking the structure of the hybrid optical integrated circuit shown in FIG. 18, the solder to be formed first may be formed on either the optical element mounting substrate side or the optical element side. The solder formation process corresponding to the process can be selected with a high degree of freedom.
[0070]
Therefore, first, both the first solder pattern 14 and the second solder pattern 15 may be formed on the optical element mounting substrate side, or both the first solder pattern 14 and the second solder pattern 15 may be formed. The first solder pattern 14 may be formed on the optical element mounting substrate side, the second solder pattern 15 may be formed on the optical element side, or the first solder pattern 14 may be formed on the optical element side. The second solder pattern 15 may be formed on the optical element mounting substrate side on the optical element side.
[0071]
Furthermore, a plurality of optical elements may be mounted, or an array optical element may be used.
[0072]
As described above, by configuring the hybrid optical integrated circuit according to the present invention, it is possible to realize an optical integrated circuit in which the fixing strength and the heat sink effect are further improved in the thin film solder. Furthermore, since the electrical connection with the optical element is made by solder bumps, it is possible to mount the optical element suitable for high-speed operation. As described above, the coexistence of solder forms having different functions can be realized by the same optical integrated circuit as compared with the conventional hybrid optical integrated circuit.
[0073]
(Example 5)
In the first to fourth embodiments, the optical waveguide portion 21 is not limited to a quartz glass-based optical waveguide. For example, figure19As shown in FIG. 3, the optical waveguide portion 21 may be formed by the optical fiber 25 by forming a fiber alignment groove on the optical element mounting substrate, or the optical waveguide portion may be formed by a dielectric.
[0074]
【The invention's effect】
As described above, according to the present invention, an optical element mounting substrate and a hybrid light that can be mounted on an optical element suitable for high-speed operation while maintaining sufficient fixing strength of the optical element on the substrate having the optical waveguide. An integrated circuit can be realized.
[0075]
Furthermore, it is possible to simultaneously form a solder pattern for fixing the optical element and a solder pattern for electrically connecting the optical element with the solder bump.
[0076]
Furthermore, it is possible to realize an optical element mounting substrate and a hybrid optical integrated circuit in which the heat sink function is greatly improved.
[0077]
Further, a plurality of optical elements can be mounted by solder bumps.
[0078]
According to the present invention, for example, a high-speed and high-performance hybrid integrated circuit required in optical communication can be realized.
[Brief description of the drawings]
FIG. 1 is a perspective view for explaining a schematic configuration of an optical element mounting substrate of the present invention and an optical element mounted on the substrate.
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG.
3 is a cross-sectional view of the optical element mounting substrate along the line AA ′ of FIG.
FIG. 4A is a graph showing the relationship of the solder height after reflow to the ratio of the solder diameter to the base metal diameter, and FIG. 4B is a schematic cross-sectional view for explaining the state before and after solder reflow. .
FIG. 5 is a cross-sectional view for explaining an example of a hybrid optical integrated circuit according to the present invention.
FIG. 6 is a cross-sectional view of an optical element mounting substrate and an optical element constituting a hybrid optical integrated circuit of the present invention.
FIG. 7 is a cross-sectional view of an optical element mounting substrate and an optical element constituting a hybrid optical integrated circuit of the present invention.
FIG. 8 is a cross-sectional view of an optical element mounting substrate and an optical element constituting the hybrid optical integrated circuit of the present invention.
FIG. 9 is a cross-sectional view of an optical element mounting substrate and an optical element constituting a hybrid optical integrated circuit of the present invention.
FIG. 10 is a perspective view for explaining a schematic configuration of an optical element mounting substrate of the present invention and an optical element mounted on the substrate (Example 1).
11 is a cross-sectional view taken along the line BB ′ of FIG.
12 is a cross-sectional view of the optical device mounting board along the line BB ′ of FIG. 10 and mounting the optical device.
FIG. 13 is a cross-sectional view of a hybrid optical integrated circuit for explaining a second embodiment of the present invention.
FIG. 14 is a cross-sectional view of an optical element mounting substrate and an optical element for explaining a third embodiment of the present invention.
FIG. 15 is a cross-sectional view of an optical element mounting substrate and an optical element for explaining a third embodiment of the present invention.
FIG. 16 is a cross-sectional view of a hybrid optical integrated circuit for explaining a third embodiment of the present invention.
FIG. 17 is a cross-sectional view of an optical element mounting substrate and an optical element for explaining a fourth embodiment of the present invention.
FIG. 18 is a sectional view of a hybrid optical integrated circuit for explaining a fourth embodiment of the present invention.
FIG. 19 is a perspective view of an optical element mounting substrate and an optical element for explaining a fifth embodiment of the present invention.
FIG. 20 is a perspective view for explaining a schematic configuration of a conventional optical element mounting substrate and an optical element mounted on the substrate.
FIG. 21 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 22 is a side view of a conventional hybrid optical integrated circuit.
FIG. 23 is a cross-sectional view of optical elements aligned on a conventional optical element mounting substrate.
FIG. 24 is a cross-sectional view when solder is reflowed on a conventional optical device mounting board.
FIG. 25 is a cross-sectional view of a hybrid optical integrated circuit configured by mounting an optical element on a conventional optical element mounting substrate.
[Explanation of symbols]
1 Silicon substrate
1a Silicon terrace
1b Silicon substrate recess
2 Optical waveguide
2a Optical waveguide core
3 Dielectric layer
4 Electric wiring pattern
5 Substrate side electrode
6 Insulating film layer
7 Ground metal pattern
8 Solder pattern
9 Optical elements
9a Optical element core
10 Substrate side alignment mark
22 Solder bump
12 Optical element side electrode
13 Optical element side alignment mark
14 First solder pattern
15 Second solder pattern
16 First base metal pattern
17 Second ground metal pattern
18 Ground metal pattern for fixing optical elements
19a First optical element
19b Second optical element
20 pickup
21 Optical waveguide
22 Electrical wiring
23 Optical device mounting part
24 Fiber alignment groove
25 optical fiber
26 Base metal pattern
27 Solder Pattern
28 Solder bump
29 Thin film solder pattern
30 Solder bump
31 Solder pattern for fixing optical elements
32 Solder pattern for electrical connection
33 Optical device mounting board

Claims

A method of manufacturing a hybrid optical integrated circuit in which an optical element is mounted on an optical element mounting substrate,
As the optical element mounting substrate,
An optical waveguide part, an optical element mounting part, and an electric wiring part are provided on the same substrate ,
The optical element mounting portion includes a terrace portion provided with a convex portion having a flat upper surface, and an electrode portion formed so that the surface is lower than the upper surface of the terrace portion,
A first base metal pattern and a first solder pattern are sequentially stacked on the top surface of the terrace portion, while a part of the surface of the electrode portion is placed on an electric wiring pattern connected to the electric wiring portion. An insulating film layer having an opening formed therein, a second base metal pattern formed so as to cover an area including the opening of the insulating film layer and wider than the opening, and the second An electrode pattern is formed by sequentially laminating a second solder pattern formed so as to cover a region wider than the second base metal pattern including the base metal pattern,
Using the optical element mounting substrate in which the height of the first solder pattern surface on the terrace portion surface is set higher than the height of the second solder pattern surface on the electrode portion ,
A first step of aligning the optical element with the optical element mounting portion of the optical element mounting substrate;
A second step of temporarily fixing the aligned optical element to the optical element mounting portion with the first solder pattern at a temperature lower than a reflow temperature ;
After temporarily fixing the optical element, the optical element is fixed to the optical element mounting portion by the first solder pattern at the reflow temperature, and the optical element is fixed by the second solder pattern at the reflow temperature. A third step of electrically connecting to the electrode portion;
A method of manufacturing a hybrid optical integrated circuit, comprising:

The same substrate is a silicon substrate having a concavo-convex surface, the terrace portion is a convex portion of the silicon substrate, and the electrode portion is a concave portion of the silicon substrate and a dielectric layer formed thereon. The method of manufacturing a hybrid optical integrated circuit according to claim 1, wherein:

3. The method for manufacturing a hybrid optical integrated circuit according to claim 1, wherein the thickness of the first solder pattern and the thickness of the second solder pattern are set to be equal to each other.

4. The method of manufacturing a hybrid optical integrated circuit according to claim 1, wherein the optical waveguide portion includes an optical fiber alignment groove formed on the same substrate. 5.

4. The optical waveguide according to claim 1, wherein the optical waveguide comprises a quartz glass-based optical waveguide comprising a lower clad layer, a core layer, and an upper clad layer formed on a concave portion of the same substrate. A method for manufacturing a hybrid optical integrated circuit according to one item.

The optical element mounting substrate includes a plurality of the optical element mounting portions,
For each of the plurality of optical elements. 1 Step 3 and Step 2 are repeated to temporarily fix all of the plurality of optical elements to the corresponding optical element mounting portion of the plurality of optical mounting portions, and then execute the third step. Then, all of the plurality of optical elements are respectively fixed to the corresponding optical element mounting sections of the plurality of optical mounting sections, and all of the plurality of optical elements are corresponding to the plurality of optical mounting sections. 6. The method for manufacturing a hybrid optical integrated circuit according to claim 1, wherein each of the electrode parts included in the optical element mounting part is electrically connected.

Said 1 The base metal pattern and the first 1 The ratio of the diameter to the solder pattern is set to a value at which the solder height does not change before and after the reflow, and the ratio of the diameter between the second base metal pattern and the second solder pattern is the height of the solder after the reflow. 7. The length is set to a value higher than the gap between the electrode of the optical element mounted on the optical element mounting portion and the second solder pattern before reflowing. A method for manufacturing a hybrid optical integrated circuit according to one item.