JP3710118B2 - 強誘電体デバイスの製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、概して強誘電体メモリデバイスの製造に関し、特に鉛ゲルマニウム酸化物（ＰＧＯ）膜の結晶化をｃ軸沿いに配向することにより、ＰＧＯの薄膜の強誘電特性を、強誘電体メモリのアプリケーション用として最適化する方法に関する。
【０００２】
【従来の技術】
電子光学、ピロ電気、周波数走査電子工学および不揮発性メモリ用として使用される強誘電体薄膜は、双安定的性質により、近年多くの注目を集めている。強誘電体ランダムアクセスメモリ（ＦＲＡＭ）に関する研究の多くは、１つのトランジスタおよび１つのキャパシタを有するメモリ構造に集中してきた。キャパシタは、２つの導電極の間に挟まれた薄い強誘電体膜により形成される。回路構造およびこのタイプのメモリのリード／ライトシーケンスは、ＤＲＡＭのものと類似するが、ＦＲＡＭではデータのリフレッシュが不必要であるという点で異なる。従って、強誘電体キャパシタに見られる疲労の問題は、これらのメモリの商業的規模での実現を制限する主な障害の１つとなる。鉛ゲルマネート（Ｐｂ5Ｇｅ3Ｏ11）薄膜は優れた疲労特性を示すため、これらのＰＧＯ薄膜は、ＦＲＡＭデバイスのアプリケーションとして非常に魅力的な材料である。
【０００３】
非ペロブスカイトである単軸の強誘電体Ｐｂ5Ｇｅ3Ｏ11は、極方向がｃ軸に平行している場合、室温にて三方晶空間群Ｐ３に属する。この材料はキュリー温度（Ｔｃ＝１７８℃）より高い温度にて、六方晶空間群Ｐ６（＝Ｐ３／ｍ）常誘電性相に変化する。単軸の強誘電体Ｐｂ5Ｇｅ3Ｏ11が１８０°のドメインしか所有しないため、分極を緩和させるために９０°を通じてドメインを再方向づけする傾向のある強弾性的効果はない。この材料の興味深い特徴は、低い比誘電率および小さい残留分極であり、これらはまた、強誘電体不揮発性メモリデバイス用として、特に単一トランジスタメモリのアプリケーション用として適している。Ｐｂ5Ｇｅ3Ｏ11はまた、ピロ電気および誘電体の特性を有するため、熱線検出器アプリケーションに対しても幾分かの可能性を有する。
【０００４】
強誘電体不揮発性メモリにおける別の研究分野では、強誘電体ゲートにより制御されるＦＥＴを形成するために、強誘電体薄膜を直接ＦＥＴのゲートエリアに堆積する。金属−強誘電体−シリコン（ＭＦＳ）ＦＥＴのような強誘電体ゲートにより制御されるデバイスは、早くは１９５０年代から研究されてきた。多様に改変されたＭＦＳＦＥＴ構造が今までに提案されてきた。例として、金属−強誘電体−絶縁体−シリコン（ＭＦＩＳ）ＦＥＴ、金属−強誘電体−金属−シリコン（ＭＦＭＳ）ＦＥＴ、および金属−強誘電体−金属−酸化物−シリコン（ＭＦＭＯＳ）ＦＥＴがある。単一トランジスタメモリのアプリケーションの要求に応じて、強誘電体材料は、低い比誘電率および小さい残留分極を有さねばならない。従って、それらのバルク材料において、４μＣ／ｃｍ2である小さい残留分極、および約５０の比誘電率を有する強誘電体Ｐｂ5Ｇｅ3Ｏ11の薄膜が求められてきた。
【０００５】
鉛ゲルマネートの薄膜は、かつて、熱蒸着およびフラッシュ蒸着（Ａ．ＭａｎｓｉｎｇｈおよびＳ．Ｂ．Ｋｒｕｐａｎｉｄｈｉ、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５１、５４０８、１９８０）、ｄｃ反応性スパッタリング（Ｈ．Ｓｃｈｍｉｔｔ、Ｈ．Ｅ．ＭｕｅｓｅｒおよびＲ．Ｋａｒｔｈｅｉｎ、Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ５６、１４１、１９８４）、レーザアブレーション（Ｓ．Ｂ．Ｋｒｕｐａｎｉｄｈｉ、Ｄ．Ｒｏｙ．Ｎ．Ｍａｆｆｅｉ、およびＣ．Ｊ．Ｐｅｎｇ、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐ． ｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ、１００、１９９１）およびゾル−ゲル技術（Ｊ．Ｊ．ＬｅｅおよびＳ．Ｋ．Ｄｅｙ、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６０、２４８７、１９９２）により生成されていた。
【０００６】
これまで、ｃ軸沿いの方向に４μＣ／ｃｍ2の自発分極、および１４ｋＶ／ｃｍの抗電界を有する単結晶Ｐｂ5Ｇｅ3Ｏ11が報告されている。これらのｃ軸配向のＰｂ5Ｇｅ3Ｏ11薄膜は、劣った強誘電特性を示す。すなわち、より低い分極（２〜３μＣ／ｃｍ2）およびより高い抗電界（５５〜１３５ｋＶ／ｃｍ）を示し、さらに、これらのヒステリシスループは飽和しておらず、方形であった。ＰＧＯ強誘電性のドメインを切り替えるため、非常に高い動作電圧が要求され、そのことがメモリデバイスにおける単結晶Ｐｂ5Ｇｅ3Ｏ11薄膜の使用を妨げる。
【０００７】
本発明によるＰＧＯ膜は、強誘電体メモリデバイスにおける要求を満たすように開発された。本発明は、より小さいＰｒ値、より低い比誘電率および最大のＥｃ値を有する純ｃ軸配向のＰＧＯ薄膜に関する。このような膜は、単一トランジスタ（１Ｔ）メモリセルの生成に有用である。「Ｍｕｌｔｉ−Ｐｈａｓｅ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ」という名称の、Ｔｉｎｇｋａｉ Ｌｉらによる１９９９年４月２８日に出願された本願の優先権主張の基礎となる米国特許出願第０９／３０１，４２０号と同時係属中の米国特許出願第０９／３０１，４３５号（代理人事件Ｎｏ．ＳＬＡ４００）では、Ｐｂ5Ｇｅ3Ｏ11にＰｂ3ＧｅＯ5である第２の相が加えられ、ｃ軸配向の増加なしに粒径が拡大している。その結果得られた膜は、Ｐｒ値および比誘電率が増加し、Ｅｃ値が減少した。このような膜は、超小型電子機械システム（ＭＥＭＳ）、高速マルチチップモジュール（ＭＣＭ）、ＤＲＡＭ、およびＦｅＲＡＭのアプリケーションにおいて有用である。
【０００８】
「Ｅｐｉｔａｘｉａｌｌｙ Ｇｒｏｗｎ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ」という名称の、Ｔｉｎｇｋａｉ Ｌｉらによる、１９９９年４月２８日に出願された本願の優先権主張の基礎となる米国特許出願第０９／３０１，４２０号と同時係属中の米国特許出願第０９／３０２、２７２号（代理人事件Ｎｏ．ＳＬＡ４０２）では、Ｐｂ5Ｇｅ3Ｏ11に第２の相であるＰｂ3ＧｅＯ5の適切な量が加えられ、極度に高いｃ軸配向を有する大きな粒径および完全にエピタキシャルなｃ軸強誘電性鉛ゲルマネート膜が形成されている。その結果、高いＰｒ値およびＥｃ値、およびより低い比誘電率が得られる。このような膜は、１Ｔ、および単一トランジスタ／単一キャパシタ（１Ｔ／１Ｃ）ＦｅＲＡＭメモリデバイスにおいて有用である。
【０００９】
「Ｆｅｒｒｏｅｌａｓｔｉｃ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ」という名称の、Ｔｉｎｇｋａｉ Ｌｉらによる、１９９９年４月２８日に出願された本願の優先権主張の基礎となる米国特許出願第０９／３０１，４２０号と同時係属中の米国特許出願第０９／３０１，４３４号（代理人事件Ｎｏ．ＳＬＡ４０３）では、ＭＥＭおよびＭＣＭデバイスを作成する上で有用な、改善された強誘電特性を有するＣＶＤ Ｐｂ3ＧｅＯ5膜が形成されている。上記の同時係属出願はすべて、本明細書中で参考として援用する。
【００１０】
【発明が解決しようとする課題】
単一相のＰＧＯ膜が、不揮発性メモリにおいて用いるのに十分な強誘電特性を有するように開発されることが望ましい。
【００１１】
単一相の多結晶ＰＧＯ膜の強誘電特性が、結晶配列により高まることが望ましい。さらに、結晶性ＰＧＯ膜が主としてｃ軸沿いに配列されることが望ましい。
【００１２】
ＰＧＯ膜が、高密度の不揮発性強誘電体メモリに用いるために、小さく均質な粒径を有するように形成されることが望ましい。
【００１３】
本発明は、１Ｔ型ＦｅＲＡＭのメモリセルに有用なＰＧＯ膜を、有機原料を用いたＭＯＣＶＤで形成し、ｃ軸配向の膜を得ることを目的とする。
【００１４】
【課題を解決するための手段】
本発明の方法は、集積回路（ＩＣ）膜上にｃ軸配向を有する多結晶鉛ゲルマニウム酸化物（ＰＧＯ）膜を形成する方法であって、ａ）約４．５：３〜５．５：３の範囲のモル比を有するＰＧＯ混合物を形成するために、[Ｐｂ（ｔｈｄ）2]と[Ｇｅ（ＥＴＯ）4]とを混合する工程と、ｂ）前駆体溶液を形成するために、該工程ａ）の該混合物を、テトラヒドロフラン、イソプロパノールおよびテトラグリムの溶媒を用いて溶解する工程と、ｃ）該工程ｂ）において形成された該溶液を用いて前駆体ガスを生成する工程と、ｄ）該工程ｃ）において形成された該前駆体ガスをウエハ上で分解する工程と、ｅ）Ｐｂ5Ｇｅ3Ｏ11である第１の相を含むＰＧＯ膜を形成する工程と、ｆ）該ＰＧＯ膜の該Ｐｂ5Ｇｅ3Ｏ11相において主としてｃ軸に結晶配向を形成し、それにより該ＰＧＯ膜の強誘電特性が最適化される工程と、を含む方法であり、これにより上記目的が達成される。
【００１５】
前記工程ａ）が、約５：３のモル比で、前記[Ｐｂ（ｔｈｄ）2]と前記[Ｇｅ（ＥＴＯ）4]とを混合することを包含してもよい。
【００１６】
前記工程ｂ）が、テトラヒドロフラン、イソプロパノールおよびテトラグリムがそれぞれ約８：２：１のモル比にある前記溶媒を用いることを包含してもよい。
【００１７】
前記工程ｂ）が、溶媒１リットル当たり約０．１〜０．３モルである前記ＰＧＯ混合物の濃度を有する前記前駆体溶液を形成することを包含してもよい。
【００１８】
液体ポンプおよび前駆体蒸発器を備え、前記工程ｃ）が、該前駆体蒸発器を用いて約１３０〜１８０℃の温度まで前記前駆体溶液を加熱し、それにより前記前駆体ガスが形成され、前記工程ｂ）の後で該工程ｃ）の前に、ｂ1）該液体ポンプを用いて該工程ｂ）の該前駆体溶液を、約０．１〜０．５ミリリットル／分（ｍｌ／ｍｉｎ）の速度にて該工程ｃ）の該前駆体蒸発器に導入する工程、を包含してもよい。
【００１９】
前記ＩＣ膜が反応器チャンバ内に位置し、前記工程ｃ）に続くさらなる工程として、ｃ1）該チャンバ内で、前記前駆体ガスと、約１３０〜１８０℃の温度に予熱された、約１０００〜６０００標準立方センチメートル／分（ｓｃｃｍ）のアルゴンガスのシュラウドフローとを混合する工程と、ｃ2）約５００〜３０００ｓｃｃｍで、酸素流を該チャンバ内に導入し、それにより前記ｃ軸配向を有する前記鉛ゲルマニウム酸化物の生成を促進する工程と、を包含してもよい。
【００２０】
前記ＩＣ膜が前記反応器内のウエハチャック上に位置し、前記工程ｃ1）および前記工程ｃ2）が約３０〜５０Ｔｏｒｒ（Ｔ）において前駆体蒸気圧を確立することを含み、前記工程ｄ）が約５〜１０Ｔのチャンバ圧力を確立することを含んでもよい。
【００２１】
前記工程ｄ）が、約４５０〜５００℃の温度に前記ウエハを加熱することを含み、それにより堆積された膜が主としてｃ軸結晶配向を有してもよい。
【００２２】
前記ＩＣ膜の材料が、イリジウムおよび白金から成る群より選択されてもよい。
【００２３】
前記工程ｆ）が約７０％以上の、ｃ軸配向を有する多結晶Ｐｂ5Ｇｅ3Ｏ11相を形成することを含んでもよい。
【００２４】
前記工程ｆ）が、ｆ1）前記工程ｅ）における前記ＰＧＯ膜の堆積と同時に、主としてｃ軸配向に該ＰＧＯ膜の多結晶構造を配向するサブ工程と、ｆ2）該工程ｅ）に引き続き、該工程ｅ）にて形成された該ＰＧＯ膜を、酸素雰囲気およびＰｂを伴う酸素雰囲気の群より選択された雰囲気中において、約４５０〜５５０℃の範囲の温度でアニールし、それにより該多結晶ＰＧＯ膜の該ｃ軸配向が高められるサブ工程と、を包含してもよい。
【００２５】
前記工程ｅ）の前記ＰＧＯ膜を用いて強誘電体デバイスが形成され、前記サブ工程ｆ2）に続くさらなる工程としてｇ）該工程ｅ）で形成された該ＰＧＯ膜上に積層する導電極を形成する工程と、ｈ）該工程ｅ）で形成された該ＰＧＯ膜を、前記酸素雰囲気および前記Ｐｂを伴う酸素雰囲気の群より選択された雰囲気中において、約４５０〜５５０℃でアニールし、それにより該工程ｅ）で形成された該ＰＧＯ膜と、該工程ｇ）で形成された該電極との間の界面が改善される工程と、
を包含してもよい。
【００２６】
前記工程ｆ）および前記工程ｈ）が、酸素が約１０％より高い分圧で導入されることを包含してもよい。
【００２７】
前記サブ工程ｆ2）および前記工程ｈ）が、約１０〜２００℃／秒の昇温レートで、約１０〜１８００秒の継続時間に亘って炉アニール法および急速加熱アニール法（ＲＴＡ）から成る群より選択されたアニール方法を用いることを包含してもよい。
【００２８】
前記工程ｆ）が、前記Ｐｂ5Ｇｅ3Ｏ11である第１の相が約０．２〜０．８ミクロンの粒径を有することを包含してもよい。
【００２９】
前記工程ｆ）が、前記Ｐｂ5Ｇｅ3Ｏ11である第１の相の粒径の均一性におけるずれが１０％未満であることを包含してもよい。
【００３０】
また、本発明のＰＧＯ膜は、多結晶Ｐｂ5Ｇｅ3Ｏ11である第１の相を含み、該Ｐｂ5Ｇｅ3Ｏ11相が主としてｃ軸結晶配向を有し、それにより該ｃ軸配向が強誘電体膜の特性を促進する、改善された該強誘電特性を有する鉛ゲルマニウム酸化物（ＰＧＯ）膜であり、これにより上記目的が達成される。
【００３１】
前記ＰＧＯ膜の前記Ｐｂ5Ｇｅ3Ｏ11相の約７０％以上が、前記ｃ軸配向を有してもよい。
【００３２】
前記多結晶Ｐｂ5Ｇｅ3Ｏ11相の膜が、約０．２〜０．８ミクロンの粒径を有する結晶粒子を含んでもよい。
【００３３】
前記多結晶Ｐｂ5Ｇｅ3Ｏ11相の膜が、粒径の均一性におけるずれが１０％未満である結晶粒子を含んでもよい。
【００３４】
また、本発明のキャパシタは、第１の導電極と、該第１の電極上に積層する、主としてｃ軸結晶配向を有する多結晶Ｐｂ5Ｇｅ3Ｏ11相を含むＰＧＯ膜と、該ＰＧＯ膜上に積層する第２の導電極と、を包含し、それにより該ＰＧＯ膜キャパシタが形成される、強誘電特性を有するキャパシタであり、これにより上記目的が達成される。
【００３５】
前記強誘電特性が約３０〜５０の比誘電率を含んでもよい。
【００３６】
前記強誘電特性が、１×１０9サイクルの分極切り替え後に約９５〜９９％の分極（Ｐｒ）を含んでもよい。
【００３７】
前記ＰＧＯ膜が、粒径の均一性におけるずれが１０％未満である前記結晶粒子を含んでもよい。
【００３８】
以上のように、鉛ゲルマニウム酸化物（ＰＧＯ）膜において、ｃ軸配向を有する多結晶ＰＧＯ膜を反応器チャンバのＩＣ膜上に形成する方法が提供された。この方法は、以下の工程を含む。
【００３９】
ａ）約５：３のモル比を有するＰＧＯ混合物を形成するために、[Ｐｂ（ｔｈｄ）2]と[Ｇｅ（ＥＴＯ）4]とを混合する工程。
【００４０】
ｂ）溶媒１リットルに対し、約０．１〜０．３モルのＰＧＯ混合物の濃度を有する前駆体溶液を形成するために、工程ａ）の混合物を、テトラヒドロフラン、イソプロパノールおよびテトラグリムの溶媒を用いて、それぞれ約８：２：１のモル比で溶解する工程。
【００４１】
ｃ）前駆体蒸発器を使用して、約１３０〜１８０℃の温度に前駆体溶媒を加熱し、前駆体ガスを生成する工程。
【００４２】
ｃ1）チャンバ内で前駆体ガスを、約１３０〜１８０℃の温度に予熱した約１０００〜６０００の標準立方センチメートル／分（ｓｃｃｍ）のアルゴンガスのシュラウドフローと混合する工程。
【００４３】
ｃ2）約５００〜３０００ｓｃｃｍにおいて、酸素流をチャンバ内に導入する工程。
【００４４】
ｄ）工程ｃ）で形成された前駆体ガスをウエハ上で分解するために、約４５０〜５００℃でウエハを加熱する工程。
【００４５】
ｅ）小粒で均質な結晶粒径を有するＰｂ5Ｇｅ3Ｏ11の第１の相を含むＰＧＯ膜を形成する工程。
【００４６】
ｆ）ＰＧＯ膜のＰｂ5Ｇｅ3Ｏ11相において約７０％以上のｃ軸の結晶配向、および約０．２〜０．８ミクロンの粒径を形成し、それによりＰＧＯ膜の強誘電特性が最適化される工程。
【００４７】
本発明のいくつかの局面において、工程ｆ）は、以下のサブ工程を含む。
【００４８】
ｆ1）工程ｅ）におけるＰＧＯ膜の堆積と同時に、主としてｃ軸配向にてＰＧＯ膜の多結晶構造を配向する工程。
【００４９】
ｆ2）工程ｅ）に引き続き、工程ｅ）で形成されたＰＧＯ膜を、酸素雰囲気およびＰｂを伴う酸素雰囲気の群より選択された雰囲気中で、約４５０〜５５０℃にてアニールし、それにより多結晶ＰＧＯ膜のｃ軸配向が高められる工程。
【００５０】
本発明のいくつかの局面において、強誘電体デバイスは工程ｅ）のＰＧＯ膜で形成され、工程ｆ2）に続くさらなる工程を含む。
【００５１】
ｇ）工程ｅ）で形成されたＰＧＯ膜の下の導電極を形成する工程。
【００５２】
ｈ）工程ｅ）で形成されたＰＧＯ膜を、酸素雰囲気およびＰｂを伴う酸素雰囲気の群より選択された雰囲気中、約４５０〜５５０℃にてアニールし、それにより工程ｅ）で形成されたＰＧＯ膜と、工程ｇ）で形成された電極との間の界面が改善される工程。
【００５３】
工程ｆ2）および工程ｈ）は、約１０〜２００℃／秒の昇温レートで、約１０分間の長さにてＰＧＯ膜をアニールするための急速加熱アニール法（ＲＴＡ）プロセスを用いることを含む。
【００５４】
改善された強誘電特性を有する鉛ゲルマニウム酸化物（ＰＧＯ）膜もまた、提供される。ＰＧＯ膜は、結晶Ｐｂ5Ｇｅ3Ｏ11の第１の相を含み、Ｐｂ5Ｇｅ3Ｏ11相は主としてｃ軸結晶配向を有する。ｃ軸配向は、強誘電体膜特性を促進する。
本発明のいくつかの局面において、約７０％以上のＰｂ5Ｇｅ3Ｏ11膜がｃ軸配向を有する。多結晶Ｐｂ5Ｇｅ3Ｏ11膜はまた、約０．２〜１．５ミクロンの粒径を有する結晶粒子を含む。
【００５５】
強誘電特性を有するキャパシタもまた設けられる。キャパシタは、第１の導電極、主としてｃ軸結晶配向が第１の電極上にある多結晶Ｐｂ5Ｇｅ3Ｏ11相を含むＰＧＯ膜、およびＰＧＯ膜上を積層する第２の導電極を含む。印加電圧８ボルトにおいて、キャパシタは、約３．８マイクロクーロン／平方センチメートル（μＣ／ｃｍ2）の２Ｐｒ、および約９３キロボルト／センチメートル（ｋＶ／ｃｍ）の２Ｅｃを有する。
【００５６】
【発明の実施の形態】
化学的気相成長（ＣＶＤ）によるＰＧＯ膜の形成は、優れた膜の均一性、組成制御、高い膜の密度、高い堆積率、優れたステップカバレッジ、および大規模な処理へのなじみやすさという利点を提供する。現在のところ、ＣＶＤにより提供される優れた膜のステップカバレッジに匹敵する技術は他にない。ＣＶＤにより示された純度、制御性および精密性は、分子線エピタキシー（ＭＢＥ）に対抗するものである。さらに重要なのは、新しい構造が容易かつ正確に成長できることである。ＭＯＣＶＤは、デバイスの全てのクラスを製造することができ、これらのデバイスは超薄型層あるいは原子的にシャープな界面のいずれかを利用する。
【００５７】
本発明による強誘電体Ｐｂ5Ｇｅ3Ｏ11薄膜は、有機金属蒸着（ＭＯＣＶＤ）およびＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）アニール技術により、ＩｒあるいはＰｔでコーティングされたＳｉウエハ上で調製された。膜は、鏡面で亀裂がなく、４５０〜５５０℃の温度においてｃ軸配向を有する完璧な結晶化を示す。Ｉｒ電極を有する厚み１５０ｎｍの膜に対する良好な強誘電特性が得られる。すなわち、２Ｐｒおよび２Ｅｃがそれぞれ約３．８μＣ／ｃｍ2および９３ｋＶ／ｃｍとなる。膜はまた、疲労のない特性を示す。すなわち、１×１０9切り替えサイクル後に疲労は観測されない。漏れ電流は、電圧が上がると上昇し、１００ｋＶ／ｃｍにおいて約３．６×１０-7Ａ／ｃｍ2となる。比誘電率は、印加電圧に応じて比誘電率が変化する、ほとんどの強誘電体材料と類似する挙動を示す。最大比誘電率は、約３０〜５０である。これらの高品質の、ＭＯＣＶＤによるＰｂ5Ｇｅ3Ｏ11膜は、単一トランジスタ強誘電体メモリデバイスのアプリケーションに使用することができる。
【００５８】
本発明は、多結晶Ｐｂ5Ｇｅ3Ｏ11である第１の相を含む、改善された強誘電特性を有する鉛ゲルマニウム酸化物（ＰＧＯ）膜である。Ｐｂ5Ｇｅ3Ｏ11相は、主としてｃ軸結晶配向を有し、ｃ軸配向が強誘電体膜特性を促進させる。本発明のいくつかの局面において、ＰＧＯ膜のＰｂ5Ｇｅ3Ｏ11相の約７０％以上は、ｃ軸配向を有する。さらに、多結晶Ｐｂ5Ｇｅ3Ｏ11相の膜は、約０．２〜０．８ミクロンの粒径を有する結晶粒子を含む。多結晶ＰＧＯ膜は、サイズが非常に均一である小さな粒子を含む。粒径の均一性におけるずれは、約１０％よりも小さい。
粒子は比較的小さいが、その均一性により、本発明による膜は高密度（小型）不揮発性メモリ用として理想的である。
【００５９】
液体デリバリシステムを有するＥＭＣＯＲＥ酸化物ＭＯＣＶＤ反応器が、Ｐｂ5Ｇｅ3Ｏ11膜の成長に使用された。このようなシステムは、「Ｍｕｌｔｉ−Ｐｈａｓｅ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ」という名称の、Ｔｉｎｇｋａｉ Ｌｉらによる、１９９９年４月２８日に出願された本願の優先権主張の基礎となる米国特許出願第０９／３０１，４２０号と同時係属中の米国特許出願第０９／３０１，４３５号（代理人事件Ｎｏ．ＳＬＡ４００）の図１に示されている。Ｐｂ5Ｇｅ3Ｏ11膜は、ＭＯＶＣＤプロセスを使用して、ＰｔあるいはＩｒで覆われた６インチＳｉウエハ上に堆積された。ＰＧＯ薄膜の前駆体は、表１に示される。
【００６０】
【表１】
Figure 0003710118
【００６１】
表１ ＰＧＯ薄膜の前駆体の特性
ゲルマニウムアルコキシド、ゲルマニウムハロゲン化物、鉛アルキルおよび鉛ハロゲン化物のような液体前駆体は、制御された温度を有するバブラを用いて前駆体蒸気を発生する。鉛β−ジケトナートのような固体前駆体は、溶媒に溶解され、フラッシュ蒸発器に連結された液体デリバリシステムを用いて前駆体蒸気を発生する。表２は、本発明のいくつかの局面において上記前駆体に代えて用いられる、ＰＧＯ膜の前駆体のリストである。表３は、本発明のいくつかの局面において使用可能な溶媒のリストである。
【００６２】
【表２】
Figure 0003710118
【００６３】
表２ ＰＧＯ膜の前駆体の特性
【００６４】
【表３】
Figure 0003710118
【００６５】
表３ ＰＧＯ膜の溶媒の特性
モル比が５：３である[Ｐｂ（ｔｈｄ）2]および[Ｇｅ（ＥＴＯ）4]は、モル比が８：２：１のテトラヒドロフラン、イソプロパノールおよびテトラグリムの混合溶媒に溶解された。前駆体溶液の濃度は、Ｐｂ5Ｇｅ3Ｏ11の０．１〜０．３Ｍ／Ｌである。溶媒は、０．１ｍｌ／分の速度でポンプにより蒸発器（１５０℃）に注入され、前駆体ガスを形成した。前駆体ガスは、１５０〜１７０℃に予熱されたアルゴン流を用いて、反応器に運び込まれた。堆積温度および圧力は、それぞれ５００℃および５〜１０Ｔｏｒｒである。シュラウドフロー（Ａｒ４０００ｓｃｃｍ）と共に酸素（１０００〜２０００ｓｃｃｍ）が、反応器内に導入された。堆積後、Ｐｂ5Ｇｅ3Ｏ11膜は、酸素雰囲気中において室温へと冷却された。改善された強誘電特性を得るために、Ｐｂ5Ｇｅ3Ｏ11膜は、ＲＴＰ法を用いて上部電極の堆積前および堆積後にポストアニールされた。上部電極の堆積前のポストアニールは、第１のアニールと定義され、上部電極の堆積後のポストアニールは、第２のアニールと定義される。
【００６６】
図１は、ｃ軸結晶配向を有するＰＧＯ膜を形成する方法の工程を示す。工程１００は、集積回路（ＩＣ）膜を設ける。ＩＣ膜の材料は、イリジウムおよび白金から成る群より選択される。典型的には、上記の材料はシリコンウエハをコーティングする。工程１０２は、[Ｐｂ（ｔｈｄ）2]と[Ｇｅ（ＥＴＯ）4]とを混合して、モル比が約４．５：３〜５．５：３であるＰＧＯ混合物を形成する。[Ｐｂ（ｔｈｄ）2]、またはＰｂは、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）鉛（ＩＩ）であり、[Ｇｅ（ＥＴＯ）4]は、ゲルマニウム（ＩＶ）エトキシドである。本発明の方法は、この範囲を超えるモル比の場合であっても機能する。本発明のいくつかの局面において、工程１０２は、約５：３のモル比で[Ｐｂ（ｔｈｄ）2]と[Ｇｅ（ＥＴＯ）4]とを混合することを含む。５：３より大きいＰｂ比は、典型的には高い前駆体温度が用いられる場合に使用される。以下の工程１０６を参照されたい。あるいは、５：３未満のＰｂ比は、堆積およびアニ−ルプロセス中にＰｂ雰囲気が提供される場合に使用される。以下の工程１０８〜１１２を参照されたい。
【００６７】
工程１０４は、テトラヒドロフラン、イソプロパノールおよびテトラグリムの溶媒を用いて、工程１０２の混合物を溶解し、前駆体溶液を形成する。本発明のいくつかの局面において、工程１０４は、モル比約８：２：１であるテトラヒドロフラン、イソプロパノールおよびテトラグリムの溶媒を含む。あるいは、テトラヒドロフランは、ブチルエーテルで置換される。工程１０４は、溶媒１リットル当たり約０．１〜０．３モルであるＰＧＯ混合物の濃度を有する前駆体溶液を形成することを含む。その他の使用可能な溶媒に関しては、上記の表３を参照されたい。
【００６８】
工程１０６は、工程１０４で形成された溶液から、前駆体ガスを生成する。工程１００が前駆体蒸発器を設けると、工程１０６は、前駆体蒸発器を用いて約１３０〜１８０℃の温度に達するまで前駆体溶液を加熱し、それにより前駆体ガスを形成することを含む。上記のように、蒸発器の温度は、工程１０２における鉛とゲルマニウムとの化合物のモル比を調整することにより、より広範囲にすることが可能である。１つの好適な実施形態において、前駆体溶液は、約１５０℃に加熱される。典型的な反応器には、前駆体ガスライン、キャリアガスライン、排気ライン、ガス流フランジおよび反応器壁用の、個体識別子（ＰＩＤ）により制御された加熱システムが備わっている。ガス流フランジおよび反応器壁の温度は、酸化物前駆体の分解および凝縮を防ぐために制御される。
【００６９】
工程１０８は、工程１０６にて形成された前駆体ガスをウエハ上で分解する。
さらに広範囲の温度が可能ではあるが、工程１０８は、約４５０〜５００℃の温度に達するまでウエハを加熱し、それにより堆積された膜が、主としてｃ軸結晶配向を有することを含む。
【００７０】
工程１１０は、Ｐｂ5Ｇｅ3Ｏ11である第１の相を含むＰＧＯ膜を形成する。工程１１２は、ＰＧＯ膜のＰｂ5Ｇｅ3Ｏ11相において、主としてｃ軸結晶配向を形成する。典型的には、ｃ軸のような１つの軸沿いの結晶配向が、ａ軸およびｂ軸のような他の２つの軸に対して優勢である場合、膜は結晶配向を有すると考えられる。いかなる場合においても、膜は、５０％より多くの結晶が１つの軸沿いに整合されている場合、特定の結晶配向を有する。本発明の１つの局面において、工程１１２は、約７０％以上のｃ軸配向を有する多結晶Ｐｂ5Ｇｅ3Ｏ11相の形成を含む。工程１１２はまた、粒径が約０．２〜０．８ミクロンのＰｂ5Ｇｅ3Ｏ11である第１の相を含む。本発明のいくつかの局面において、粒径は好ましくは約０．３ミクロンである。さらに、工程１１２は、均一あるいは均質な粒径を有する多結晶Ｐｂ5Ｇｅ3Ｏ11相膜の結晶を含む。結晶サイズの均一性におけるずれは、約１０％未満である。工程１１４は、ＰＧＯ膜の強誘電特性が最適化された膜を提供する。
【００７１】
本発明のいくつかの局面において、工程１００は、液体ポンプを設ける。その場合、工程１０４から工程１０６までの間にさらなる工程が続く。工程１０４ａ（図示せず）では、液体ポンプを用いて約０．１〜０．５ミリリットル／分（ｍｌ／ｍｉｎ）の速度で工程１０４の前駆体溶液を工程１０６の前駆体蒸発器に導入する。
【００７２】
本発明のいくつかの局面において、ＩＣ膜は反応器あるいは真空チャンバ内に位置し、さらなる工程が工程１０６の後に続く。工程１０６ａは、反応器内において前駆体ガスを、約１３０〜１８０℃の温度に予熱された、約１０００〜６０００標準立方センチメートル／分（ｓｃｃｍ）のアルゴンガスのシュラウドフローと混合する。より広範囲のシュラウドフローおよび温度もまた、可能である。
工程１０６ｂは、約５００〜３０００ｓｃｃｍの酸素流をチャンバ内に導入し、それによりｃ軸配向を有する鉛ゲルマニウム酸化物の生成が促進される。あるいは、酸素雰囲気中には、純粋なＯ2またはＮ2Ｏが含まれる。工程１００は、ＩＣウエハが反応器内のウエハチャック上に位置するよう設ける。その場合、工程１０６ａおよび１０６ｂは、約３０〜５０Ｔｏｒｒ（Ｔ）の前駆体蒸気圧を確立することを含み、工程１０８は、約５〜１０Ｔのチャンバ圧力を確立することを含む。典型的な反応器システムは、基板の表面上にＰＧＯ膜を堆積する前のガス相におけるプレ反応を回避するため、酸素または反応物用に個別のラインおよびガスカーテン流を利用して、基板の表面近くの酸素あるいは反応物を吸入する。大面積基板における酸素および反応物の分布は、マルチラインおよび質量流制御器により制御される。
【００７３】
工程１１２は、サブ工程を含む。工程１１２ａは、工程１１０におけるＰＧＯ膜の堆積と同時にＰＧＯ膜の多結晶構造を主としてｃ軸に配向する。工程１１０に続く工程１１２ｂは、工程１１０で形成されたＰＧＯ膜を、酸素雰囲気およびＰｂを伴う酸素雰囲気の群より選択された雰囲気中において、約４５０〜５５０℃の温度でアニールし、それにより多結晶ＰＧＯ膜のｃ軸配向が高められる。あるいは、ＲＴＰ温度およびプロセスにおける適切な補償により、さらに広範囲の堆積温度が用いられる。
【００７４】
本発明のいくつかの局面において、工程１１０のＰＧＯ膜を用いて、強誘電体デバイスが形成される。すなわち、ＰＧＯ膜が導電極上に堆積される。次に、さらなる工程が工程１１２ｂに続く。工程１１６は、工程１１０で形成されたＰＧＯ膜上に積層する導電極を形成する。工程１１８は、工程１１０で形成されたＰＧＯ膜を酸素雰囲気およびＰｂを伴う酸素雰囲気の群より選択された雰囲気中において約４５０〜５５０℃の温度にてアニールする。工程１１０で形成されたＰＧＯ膜と、工程１１６で形成された電極との間の界面は、改善される。
【００７５】
工程１１２ｂおよび工程１１８は、酸素が約１０％より大きい分圧にて導入されることを含む。最適酸素分圧は、２０〜１００％である。本発明のいくつかの局面において、工程１１２ｂおよび工程１１８は、昇温レートが約１０〜２００℃／秒で、約１０〜１８００秒間に亘って、炉アニール法および急速加熱アニール法（ＲＴＡ）から成る群より選択されたアニール方法を用いることを含む。さらに長いアニール時間もまた、有用である。
【００７６】
図２は、本発明によるＰＧＯ膜を使用した、強誘電特性を有するキャパシタを示す。キャパシタ２００は、第１の導電極２０２、第１の電極２０２上に積層する、主としてｃ軸結晶配向を有する多結晶Ｐｂ5Ｇｅ3Ｏ11相を含むＰＧＯ膜２０４、およびＰＧＯ膜２０４上に積層する第２の導電極２０６を含み、それによりＰＧＯ膜キャパシタが形成される。ＰＧＯ膜２０４の粒径の均一性におけるずれは、約１０％より小さい。図５〜図７に示され、以下において述べられるように、キャパシタ２００は、分極（Ｐｒ）および抗電界（Ｅｃ）を含む強誘電特性を有する。印加電圧８ボルトにおいて、２Ｐｒは約３．８マイクロクーロン／平方センチメートル（ｕＣ／ｃｍ2）であり、２Ｅｃは約９３キロボルト／センチメートル（ｋＶ／ｃｍ）である。
【００７７】
キャパシタ２００は、約３０〜５０（図１１）の比誘電率、および１×１０9サイクルの分極切り替え後の約９５〜９９％の分極（Ｐｒ）を含む強誘電特性を有する（図８）。
【００７８】
Ｐｂ5Ｇｅ3Ｏ11膜の基本的組成、相、強誘電特性および電気的特性が測定され、いくつかの予備データが利用できる。Ｐｂ5Ｇｅ3Ｏ11膜の組成は、エネルギー分散性Ｘ線解析（ＥＤＸ）を用いて分析された。膜の相は、Ｘ線回折を用いて識別された。Ｉｒ／Ｔｉ／ＳｉＯ2／Ｓｉ基板上の膜の厚みおよび表面形態は、走査電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎｉｃ Ｍｉｃｒｏｓｃｏｐｅ）により調査された。膜の漏れ電流および比誘電率は、それぞれＨＰ４１５５−６精密半導体パラメータ分析器、およびキースリー（Ｋｅｉｔｈｌｅｙ）１８２ＣＶ分析器を用いて測定された。膜の強誘電特性は、標準ＲＴ６６Ａテスタにより測定された。
【００７９】
膜は、約４５０〜５００℃の温度にて堆積された。このように堆積された膜は、鏡面で亀裂がなく、基板上によく定着した。これらの膜は、光学顕微鏡法および走査電子顕微鏡の両方の手段で見た場合においてもまた、非常に滑らかな表面を示した。膜の成長率は、典型的には２〜５ｎｍ／分であった。
【００８０】
図３は、５００℃で堆積された本発明によるＰｂ5Ｇｅ3Ｏ11膜のＸ線パターンである。この組成およびＸ線解析により、多結晶ｃ軸配向のＰｂ5Ｇｅ3Ｏ11膜の形成が確認される。非常に鋭いピーク（００１）（００２）（００３）（００４）（００５）および（００６）が観察され、これは好ましいｃ軸配向を有する非常に良好な結晶化Ｐｂ5Ｇｅ3Ｏ11膜を意味する。Ｘ線パターンにより、少ない第２の相であるＰｂ3ＧｅＯ5もまた発見されている。表面の形態に関しては、ＳＥＭ検査によると、膜は均一に分配されたきめ細かい粒子で、亀裂がなかった。
【００８１】
図４は、本発明によるＰＧＯ膜の走査電子顕微鏡（ＳＥＭ）による顕微鏡写真である。膜の平均粒径は、約０．３μｍであることが示されている。ＰＧＯ膜の厚みは、約１５０ナノメートル（ｎｍ）であると測定される。
【００８２】
図５および図６は、本発明によるＰＧＯ膜のＰｒおよびＥｃ特性を示す。堆積されたままのＰｂ5Ｇｅ3Ｏ11膜は、比較的劣った強誘電特性を示した。５００℃で１０分間ＲＴＰアニールした後、Ｐｂ5Ｇｅ3Ｏ11膜は、非常に小さな残留分極（Ｐｒ）および抗電界（Ｅｃ）を有する強誘電特性をいくつか示した。アニール温度の上昇により、ＰｒおよびＥｃも増加する。６５０℃より高いアニール温度にて、ＰＧＯ薄膜は崩壊し始める。
【００８３】
図７は、本発明によるＰｂ5Ｇｅ3Ｏ11膜の強誘電特性に対する、ポストアニールの影響を示す。ポストアニールにより、上部電極とＰｂ5Ｇｅ3Ｏ11膜との間の付着および界面特性が改善されるため、Ｐｂ5Ｇｅ3Ｏ11膜のヒステリシスループは良好に飽和し、５Ｖを超える印加電圧にて対称的となる。１５０ｎｍの厚みを有するＰｂ5Ｇｅ3Ｏ11薄膜は、印加電圧８Ｖにおいて、２Ｐｒが３．８μＣ／ｃｍ2であり、２Ｅｃが９３ｋＶ／ｃｍであるという良好な強誘電特性を示す。
【００８４】
図８は、本発明によるＰｂ5Ｇｅ3Ｏ11薄膜の、Ｉｒ基板上における疲労特性を示す。Ｐｂ5Ｇｅ3Ｏ11薄膜の疲労特性は、１ＭＨｚ双極性方形波の５Ｖにて測定された。膜は、サンプルが１×１０9サイクル切り替えられた後も、疲労を示さない。
【００８５】
図９は、本発明によるＰＧＯから形成されたキャパシタの、疲労テスト前および疲労テスト後のヒステリシスループを示す。膜の残留分極（２Ｐｒ）および抗電界（２Ｅｃ）は、それぞれ疲労テスト前において１．４７μＣ／ｃｍ2および５２ｋＶ／ｃｍであり、疲労テスト後においては１．４９μＣ／ｃｍ2および５４ｋＶ／ｃｍであった。ＰＧＯ膜の優れた疲労特性は、ＰＧＯの格子構造によるものだと考えられている。ＰＧＯ材料は、ｃ軸沿いに大きな分極を有するが、ａ軸あるいはｂ軸沿いには分極はほとんどないか、あるいはまったくない。従って、ほとんどのドメイン構造は１８０°のドメインである。このような理由から、ＰＧＯはビスマス層状酸化物に類似する優れた疲労特性を有する。
【００８６】
図１０は、本発明によるＰＧＯ膜から形成されたキャパシタの漏れ電流を示す。低い漏れ電流密度は、メモリデバイスのアプリケーションにおいて、重要な考慮事項である。図１０は、１５０ｎｍの厚みを有する、ＭＯＣＶＤによるＰＧＯ膜のＩ−Ｖ曲線を示す。優れたＩ−Ｖ特性が見られる。Ｐｂ5Ｇｅ3Ｏ11薄膜の漏れ電流密度は、印加電圧が上がると上昇し、１００ｋＶ／ｃｍにおいて約３．６×１０-7Ａ／ｃｍ2であった。
【００８７】
図１１は、本発明によるＰＧＯ膜の比誘電率を示す。比誘電率もまた、メモリデバイス、特に単一トランジスタメモリのアプリケーションにおいて、重要な事項である。本発明によるＰｂ5Ｇｅ3Ｏ11の薄膜の比誘電率は、印加電圧に応じて比誘電率が変化するという、ほとんどの強誘電体材料に類似する挙動を示す。本発明によるＰｂ5Ｇｅ3Ｏ11薄膜の最大比誘電率は、約４５である。
【００８８】
強誘電体Ｐｂ5Ｇｅ3Ｏ11（ＰＧＯ）の薄膜は、有機金属蒸着（ＭＯＣＶＤ）プロセスおよびＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）アニール技術により提供される。ＰＧＯ膜は、４５０℃〜６５０℃の温度でｃ軸配向を有し、実質的に結晶化したものである。ＰＧＯ膜は、約０．５ミクロンの平均粒径を有し、粒径の均一性におけるずれは１０％未満である。Ｉｒ電極を有する厚み１５０ｎｍの薄膜にとって、良好な強誘電特性が得られる。膜はまた、疲労がないという特性を示す。すなわち、１×１０9切り替えサイクルに至るまで、疲労は見られなかった。漏れ電流は、印加電圧が上がると上昇し、１００ｋＶ／ｃｍにおいて約３．６×１０-7Ａ／ｃｍ2となる。比誘電率は、ほとんどの強誘電体材料に類似する挙動を示し、最大比誘電率は約４５である。これらの高品質の、ＭＯＣＶＤによるＰｂ5Ｇｅ3Ｏ11膜は、ＰＧＯ膜の粒径の均質性により、高密度の単一トランジスタ強誘電体メモリのアプリケーションに使用できる。
【００８９】
要約すると、ｃ軸配向のＰｂ5Ｇｅ3Ｏ11膜は、ＭＯＣＶＤおよびＲＴＰ技術により、ＰｔあるいはＩｒで覆われたＳｉ基板上に再現可能に製造された。多結晶ｃ軸配向ＰＧＯ膜は、約０．３μｍの小さな粒径を有する均一な微細構造を示した。薄膜はまた、より小さな分極および比誘電率、ならびにより大きな抗電界を有し、これは、強誘電体不揮発性メモリデバイス、特に単一トランジスタメモリのアプリケーション用としての必要条件を満たす。本発明によるその他の改変および実施形態が、当業者によりなされ得る。
【００９０】
【発明の効果】
本発明によれば、１Ｔ型ＦｅＲＡＭのメモリセルに有用なＰＧＯ膜を、有機原料を用いたＭＯＣＶＤで形成し、ｃ軸配向の膜を得ることができる。
【図面の簡単な説明】
【図１】ｃ軸結晶配向を有するＰＧＯ膜を形成する方法における工程を示す図である。
【図２】本発明によるＰＧＯ膜を使用した強誘電特性を有するキャパシタを示す図である。
【図３】５００℃で堆積された本発明によるＰｂ5Ｇｅ3Ｏ11膜のＸ線パターンを示す図である。
【図４】本発明によるＰＧＯ膜の走査電子顕微鏡（ＳＥＭ）による顕微鏡写真を示す図である。
【図５】本発明によるＰＧＯ膜のＰｒおよびＥｃ特性を示す図である。
【図６】本発明によるＰＧＯ膜のＰｒおよびＥｃ特性を示す図である。
【図７】本発明によるＰｂ5Ｇｅ3Ｏ11膜の強誘電特性に対するポストアニールの影響を示す図である。
【図８】本発明によるＰｂ5Ｇｅ3Ｏ11薄膜のＩｒ基板上における疲労特性を示す図である。
【図９】本発明によるＰＧＯで形成されたキャパシタの疲労テスト前および疲労テスト後におけるヒステリシスループを示す図である。
【図１０】本発明によるＰＧＯ膜で形成されたキャパシタの漏れ電流を示す図である。
【図１１】本発明によるＰＧＯ膜の比誘電率を示す図である。
【符号の説明】
２００ キャパシタ
２０２ 第１の導電極
２０４ ＰＧＯ膜
２０６ 第２の導電極

Claims (14)

  1. 集積回路（ＩＣ）膜上に形成された、ｃ軸配向を有する多結晶鉛ゲルマニウム酸化物（ＰＧＯ）膜を用いた強誘電体デバイスの製造方法であって、
    ａ）４．５：３〜５．５：３の範囲のモル比を有するＰＧＯ混合物を形成するために、[Ｐｂ（ｔｈｄ）2]と[Ｇｅ（ＥＴＯ）4]とを混合する工程と、
    ｂ）前駆体溶液を形成するために、該工程ａ）の該混合物を、テトラヒドロフラン、イソプロパノールおよびテトラグリムの溶媒を用いて溶解する工程と、
    ｃ）該工程ｂ）において形成された該溶液を用いて前駆体ガスを生成する工程と、
    ｄ）該工程ｃ）において形成された該前駆体ガスをウエハ上で分解する工程と、
    ｅ）Ｐｂ5Ｇｅ3Ｏ11である第１の相を含むＰＧＯ膜を形成する工程と、
    ｆ）該ＰＧＯ膜の該Ｐｂ5Ｇｅ3Ｏ11相において主としてｃ軸に結晶配向を形成し、それにより該ＰＧＯ膜の強誘電特性が最適化される工程であって、
    ｆ 1 ）前記工程ｅ）における前記ＰＧＯ膜の堆積と同時に、主としてｃ軸配向に該ＰＧＯ膜の多結晶構造を配向するサブ工程と、
    ｆ 2 ）該工程ｆ 1 ）に引き続き、該工程ｆ 1 ）にて形成された該ＰＧＯ膜を、酸素雰囲気およびＰｂを伴う酸素雰囲気の群より選択された雰囲気中において、４５０〜５５０℃の範囲の温度でアニールし、それにより該多結晶ＰＧＯ膜の該ｃ軸配向が高められるサブ工程とを包含する、工程と、
    ｇ）該工程ｆ 2 ）に続いて、該工程ｆ 2 ）で形成された該ＰＧＯ膜上に積層する導電極を形成する工程と、
    ｈ）該工程ｇ）に続いて、前記工程ｆ 2 ）で形成された該ＰＧＯ膜を、前記酸素雰囲気および前記Ｐｂを伴う酸素雰囲気の群より選択された雰囲気中において、４５０〜５５０℃でアニールし、それにより該工程ｆ 2 ）で形成された該ＰＧＯ膜と、該工程ｇ）で形成された該電極との間の界面を改善する工程と、
    を含む方法。
  2. 前記工程ａ）が、約５：３のモル比で、前記[Ｐｂ（ｔｈｄ）2]と前記[Ｇｅ（ＥＴＯ）4]とを混合することを包含する、請求項１に記載の方法。
  3. 前記工程ｂ）が、テトラヒドロフラン、イソプロパノールおよびテトラグリムがそれぞれ約８：２：１のモル比にある前記溶媒を用いることを包含する、請求項１に記載の方法。
  4. 前記工程ｂ）が、溶媒１リットル当たり０．１〜０．３モルである前記ＰＧＯ混合物の濃度を有する前記前駆体溶液を形成することを包含する、請求項１に記載の方法。
  5. 液体ポンプおよび前駆体蒸発器を備え、前記工程ｃ）が、該前駆体蒸発器を用いて１３０〜１８０℃の温度まで前記前駆体溶液を加熱し、それにより前記前駆体ガスが形成され、前記工程ｂ）の後で該工程ｃ）の前に、
    ｂ1）該液体ポンプを用いて該工程ｂ）の該前駆体溶液を、０．１〜０．５ミリリットル／分（ｍｌ／ｍｉｎ）の速度にて該工程ｃ）の該前駆体蒸発器に導入する工程、
    を包含する、請求項１に記載の方法。
  6. 前記ＩＣ膜が反応器チャンバ内に位置し、前記工程ｃ）に続くさらなる工程として、
    ｃ1）該チャンバ内で、前記前駆体ガスと、１３０〜１８０℃の温度に予熱された、１０００〜６０００標準立方センチメートル／分（ｓｃｃｍ）のアルゴンガスのシュラウドフローとを混合する工程と、
    ｃ2）５００〜３０００ｓｃｃｍで、酸素流を該チャンバ内に導入し、それにより前記ｃ軸配向を有する前記鉛ゲルマニウム酸化物の生成を促進する工程と、
    を包含する、請求項１に記載の方法。
  7. 前記ＩＣ膜が前記反応器内のウエハチャック上に位置し、前記工程ｃ1）および前記工程ｃ2）が３０〜５０Ｔｏｒｒ（Ｔ）において前駆体蒸気圧を確立することを含み、前記工程ｄ）が５〜１０Ｔのチャンバ圧力を確立することを含む、請求項６に記載の方法。
  8. 前記工程ｄ）が、４５０〜５００℃の温度に前記ウエハを加熱することを含み、それにより堆積された膜が主としてｃ軸結晶配向を有する、請求項１に記載の方法。
  9. 前記ＩＣ膜の材料が、イリジウムおよび白金から成る群より選択される、請求項１に記載の方法。
  10. 前記工程ｆ）のサブ工程ｆ 1 ）が７０％以上の、ｃ軸配向を有する多結晶Ｐｂ5Ｇｅ3Ｏ11相を形成することを含む、請求項１に記載の方法。
  11. 前記工程ｆ）のサブ工程ｆ 2 ）および前記工程ｈ）が、酸素が１０％より高い分圧で導入されることを包含する、請求項１に記載の方法。
  12. 前記サブ工程ｆ2）および前記工程ｈ）が、１０〜２００℃／秒の昇温レートで、１０〜１８００秒の継続時間に亘って炉アニール法および急速加アニール法（ＲＴＡ）から成る群より選択されたアニール方法を用いることを包含する、請求項１に記載の方法。
  13. 前記工程ｆ）のサブ工程ｆ 1 ）において、前記Ｐｂ5Ｇｅ3Ｏ11である第１の相が０．２〜０．８ミクロンの粒径を有することを包含する、請求項１に記載の方法。
  14. 前記工程ｆ）のサブ工程ｆ 1 ）において、前記Ｐｂ5Ｇｅ3Ｏ11である第１の相の粒径の均一性におけるずれが１０％未満であることを包含する、請求項１に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410343B1 (en) * 1999-04-28 2002-06-25 Sharp Laboratories Of America, Inc. C-axis oriented lead germanate film and deposition method
US6281022B1 (en) * 1999-04-28 2001-08-28 Sharp Laboratories Of America, Inc. Multi-phase lead germanate film deposition method
US6420740B1 (en) * 1999-05-24 2002-07-16 Sharp Laboratories Of America, Inc. Lead germanate ferroelectric structure with multi-layered electrode
US6503314B1 (en) * 2000-08-28 2003-01-07 Sharp Laboratories Of America, Inc. MOCVD ferroelectric and dielectric thin films depositions using mixed solvents
US6441417B1 (en) * 2001-03-28 2002-08-27 Sharp Laboratories Of America, Inc. Single c-axis PGO thin film on ZrO2 for non-volatile memory applications and methods of making the same
US6586260B2 (en) * 2001-03-28 2003-07-01 Sharp Laboratories Of America, Inc. Single c-axis PGO thin film electrodes having good surface smoothness and uniformity and methods for making the same
US6475813B1 (en) * 2001-08-13 2002-11-05 Sharp Laboratories Of America, Inc. MOCVD and annealing processes for C-axis oriented ferroelectric thin films
US20030082909A1 (en) * 2001-10-30 2003-05-01 Tingkai Li High-k gate oxides with buffer layers of titanium for MFOS single transistor memory applications
US6664116B2 (en) * 2001-12-12 2003-12-16 Sharp Laboratories Of America, Inc. Seed layer processes for MOCVD of ferroelectric thin films on high-k gate oxides
US6737364B2 (en) * 2002-10-07 2004-05-18 International Business Machines Corporation Method for fabricating crystalline-dielectric thin films and devices formed using same
JP4346919B2 (ja) * 2003-02-05 2009-10-21 忠弘 大見 強誘電体膜，半導体装置及び強誘電体膜の製造装置
US6794198B1 (en) * 2003-06-25 2004-09-21 Sharp Laboratories Of America, Inc. MOCVD selective deposition of c-axis oriented Pb5Ge3O11 thin films on high-k gate oxides
US7157111B2 (en) * 2003-09-30 2007-01-02 Sharp Laboratories Of America, Inc. MOCVD selective deposition of C-axis oriented PB5GE3O11 thin films on In2O3 oxides
US7531207B2 (en) * 2004-02-17 2009-05-12 Sharp Laboratories Of America, Inc. MOCVD PGO thin films deposited on indium oxide for feram applications
KR20100064742A (ko) * 2008-12-05 2010-06-15 한국전자통신연구원 낮은 침투전위 밀도를 갖는 순수 게르마늄 박막 성장법
US8232114B2 (en) * 2009-01-27 2012-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. RTP spike annealing for semiconductor substrate dopant activation
WO2023008454A1 (ja) * 2021-07-30 2023-02-02 株式会社Flosfia 結晶性酸化物膜および半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4027074A (en) * 1974-08-19 1977-05-31 Leco Corporation Process for producing ferroelectric crystalline material
JPH068509B2 (ja) * 1985-09-17 1994-02-02 勝 岡田 強誘電体薄膜の製造方法
JPH0742111B2 (ja) * 1991-09-19 1995-05-10 工業技術院長 焦電セラミックス薄膜素子の製造方法
JPH0734241A (ja) * 1993-07-21 1995-02-03 Tdk Corp 強誘電体薄膜製造方法
JPH08277196A (ja) * 1995-03-31 1996-10-22 Tdk Corp 強誘電体薄膜、その製造方法、半導体不揮発性メモリー素子、強誘電体ゲート型ｆｅｔ素子およびセンサー
US5731608A (en) * 1997-03-07 1998-03-24 Sharp Microelectronics Technology, Inc. One transistor ferroelectric memory cell and method of making the same
US6410343B1 (en) * 1999-04-28 2002-06-25 Sharp Laboratories Of America, Inc. C-axis oriented lead germanate film and deposition method

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