JP3708617B2

JP3708617B2 - Ｅｃｃメモリ制御システム

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Publication number: JP3708617B2
Application number: JP06095896A
Authority: JP
Inventors: 佳明島田; 正樹中河
Original assignee: Toshiba Corp; Toshiba Digital Media Engineering Corp
Current assignee: Toshiba Corp; Toshiba Development and Engineering Corp
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 2005-10-19
Anticipated expiration: 2016-03-18
Also published as: JPH09251730A

Description

【０００１】
【発明の属する技術分野】
本発明はＥＣＣ(error correction code) を用いてデータの誤りを訂正するシステムに関し、特に積符号構造を有するデータの誤りを訂正するためのメモリ制御システムに関する。
【０００２】
【従来の技術】
図７は積符号構造を有するデータブロック、すなわちＥＣＣブロック中の誤ったデータを訂正するための従来の訂正回路ブロック図である。ＥＣＣブロックは図８に示すように、約２Ｋバイトのデータが記録される１６個のセクタからなり、各セクタごとにアドレスデータとしてのセクタＩＤ１〜ＩＤ１６が付与され、ＥＣＣブロックに記録されたデータを訂正するためのエラー訂正コードとして、横方向のＥＣＣ１と縦方向のＥＣＣ２が記録されている。このＥＣＣ１及び２は、光ディスクの欠陥によりデータが再生できなくなることを防止するために冗長語としてデータに付与されるエラー訂正コードである。
【０００３】
各セクタは１７２バイト、１２行のデータ及び各行ごとに１０バイト構成の横方向のＥＣＣ１が付与されているとともに、縦方向のデータに対して縦方向のＥＣＣ２が付与されている。
【０００４】
上記ＥＣＣブロックは光ディスクには、図９に示すように、各セクタの所定のデータ量ごと（所定データ長さ間隔ごとたとえば９１バイトごと）にデータを再生する際のバイト同期を取るための同期コード（２バイト）が付与されて記録されている。
【０００５】
図７において、ディスクから再生された復調データは、まずデータセレクタ４４に入力される。データ書き込み制御信号ＷＥによりメモリコントローラ５１から書き込み開始命令が入力アドレス発生回路４８に送られる。入力アドレス発生回路４８はデータ書き込みアドレスを発生し、メモリ４１上のそのアドレス位置にデータが書き込まれる。
【０００６】
その後ＥＣＣ処理を行うためＥＣＣコントローラ４６によるエラー訂正処理命令が、メモリコントローラ５１を介してＥＣＣアドレス発生回路４９に送られる。ＥＣＣアドレス発生回路４９により発生したＥＣＣブロック横方向のリードアドレスにより、データがメモリ４１から読み出され、ＥＣＣ４２に送られる。ＥＣＣ４２ではまずＥＣＣブロックの横方向の各系列（以下行という）ごとにエラー訂正処理が行われ、その結果訂正データはデータセレクタ４４を経てメモリ４１に書き込まれる。一方、訂正が不可能だった場合、訂正不能を示すフラグが訂正不能フラグレジスタ４３へ蓄えられる。
【０００７】
その後今度はＥＣＣブロック縦方向のリードアドレスによりデータがメモリ４１から読み出され、ＥＣＣ４２にて、訂正不能レジスタ４３に蓄えられた訂正不能フラグを元に、縦方向の各系列（以下列という）ごとに消失訂正処理が行われ、再度メモリ４１に蓄えられる。エラー訂正後、出力回路４５からの出力命令により、出力アドレス発生回路５０で発生したアドレスごとにメモリ４１から訂正データが読み出され、出力回路４５を経て出力される。
【０００８】
【発明が解決しようとする課題】
復調データがメモリに書き込まれるとき、入力アドレス発生回路はＥＣＣブロックのセクタＩＤ及び同期コード等に基づき、入力データレートに同期したクロックによりカウントを行いアドレスを発生する。光ディスク表面にキズ、汚れ等があると、復調データが不安定となり、入力アドレス発生回路の動作に不具合が発生し、復調データの書き込みが行われないことがある。復調データが正常に戻ったとき、再び書き込みが正常なアドレスにより行われる。このような不具合をここでは復調データの”スリップ”という。
【０００９】
復調データがスリップすると、メモリ上には、前に訂正したデータが残ってしまう。この残った系列の訂正が完了しており、かつＥＣＣブロックの他の系列の訂正も完了し、消失訂正せずにデータを出力する場合、スリップして残された前の訂正データも正常データとして出力されてしまう。
【００１０】
従って本発明は復調データがスリップした場合、スリップした列（又は行）に既に書き込まれている以前の訂正データが出力されるのを防ぐことを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明による第１のメモリ制御システムは、横及び縦方向の２系列からなる積符号データを受信する受信手段と、前記受信手段により受信した前記積符号データを格納する格納手段と、積符号データの一方の系列の各列を前記格納手段に書き込む際、各列の最終アドレスに前記受信した積符号データが書き込まれたかを判別する判別手段と、各列の前記積符号データが前記格納手段に書き込まれたことを示し、各列に設けられる書き込み完了フラグと、前記積符号データが前記最終アドレスに書き込まれたことを前記判別手段が判別した場合、その列に設けられた前記書き込み完了フラグを設定する設定手段と、前記書き込み完了フラグを基にして、前記積符号データに対してエラー訂正処理を行う訂正手段を具備する。
【００１２】
又、本発明による第２のメモリ制御システムは、横及び縦方向の２系列からなる積符号データを受信する受信手段と、前記受信手段により受信した前記積符号データを格納する格納手段と、積符号データの一方の系列の各列を前記格納手段に書き込む際、各列の全アドレスに前記受信した積符号データが書き込まれたかを判別する判別手段と、各列の前記積符号データが前記格納手段に書き込まれたことを示し、各列に設けられる書き込み完了フラグと、前記積符号データが前記各列の全アドレスに書き込まれたことを前記判別手段が判別した場合、その列に設けられた前記書き込み完了フラグを設定する設定手段と、前記書き込み完了フラグを基にして、前記積符号データに対してエラー訂正処理を行う訂正手段を具備する。
【００１３】
更に、第１又は第２のメモリ制御システムにおける前記訂正手段は、各列がエラー訂正不能であるかを示す訂正不能フラグと、前記格納手段に格納された前記積符号データを前記一方の系列の各列に対してエラー訂正処理を行う場合、各列に対応する前記書き込み完了フラグを読出し、フラグが設定されていればエラー訂正を行い、フラグが設定されていなければ前記訂正不能フラグを設定する手段を有する。
【００１４】
又、第１又は第２のメモリ制御システムにおける前記訂正手段は、各列が訂正不能であるかを示し、各列に設けられる訂正不能フラグと、エラー訂正時に訂正不能な列が発生した場合、その列の前記訂正不能フラグを設定する手段と、エラー訂正処理を行う場合、各列に対応する前記書き込み完了フラグを読出し、フラグが設定されていればエラー訂正を行い、フラグが設定されていなければ前記訂正不能フラグを設定する手段と、前記一方の系列の全列を訂正した結果、前記訂正不能フラグが少なくとも所定数設定されている場合、この訂正不能フラグを用いて、他方の系列の訂正処理を行う手段を有する。
【００１５】
又、第１又は第２のメモリ制御システムにおける前記訂正手段は、前記書き込み完了フラグを読出した後、この書き込み完了フラグをリセットする手段を有する。
【００１６】
又、第１又は第２のメモリ制御システムにおける前記訂正手段は、訂正処理を行う前に、前記書き込み完了フラグをリセットする手段を有する。
更に本発明によるメモリ制御方法は横及び縦方向の２系列からなる積符号データを受信し、この積符号データのエラー訂正を行うシステムにおいて、受信した前記積符号データをメモリに格納し、積符号データの一方の系列の各列を前記メモリに書き込む際、各列の全アドレスに前記受信した積符号データが書き込まれたかを判別し、前記積符号データが前記各列の全アドレスに書き込まれた場合、その列に対応する書き込み完了フラグを設定し、前記一方の系列の各列に対してエラー訂正を行う場合、各列に対応する前記書き込み完了フラグを読出し、フラグが設定されていればエラー訂正を行い、フラグが設定されていなければ訂正不能フラグを設定し、前記一方の系列の全列に対してエラー訂正処理を行った結果、前記訂正不能フラグが少なくとも所定数設定されている場合、この訂正不能フラグを用いて、他方の系列のエラー訂正を行うことを特徴とする。
【００１７】
本発明によれば、復調データをメモリに書き込むとき、各列の最後に書き込み完了フラグが設けられる。ＥＣＣ処理時に列単位でデータを読み出す際に、このフラグを読み出し、フラグが立っていればエラー訂正を行い、フラグが立っていなければ復調データの書き込みがうまく行われなかったと判断され、訂正不能フラグをつける。これによりスリップした列は、間違えて前のデータをそのまま出力せず、後に消失訂正処理が実行される。
【００１８】
【発明の実施の形態】
以下、この発明の一実施例について図面を参照して説明する。
図２は光ディスク１に対し集束光を用いて記録されているデータを再生する光ディスク装置を示す。光ディスク１のトラックには、データの記録の単位としてのＥＣＣブロックデータ単位ごとに、あらかじめデータが記録されている。
【００１９】
図２において、光ディスク１は、モータ３によって例えば一定の線速度（ＣＬＶ）で回転される。このモータはモータ制御回路４によって制御されている。光ディスク１に対するデータの再生は、光学ヘッド５によって行われる。この光学ヘッド５は、リニアモータ６の可動部を構成する駆動コイル７に固定されており、この駆動コイル７はリニアモータ制御回路８に接続されている。
【００２０】
このリニアモータ制御回路８には、速度検出器９が接続されており、この速度検出器９の速度信号はリニアモータ制御回路８に送られる。また、リニアモータ６の固定部には、図示しない永久磁石が設けられており、駆動コイル７がリニアモータ制御回路８によって励磁されることにより、光学ヘッド５は、光ディスク１の半径方向に移動される。
【００２１】
光学ヘッド５には、対物レンズ１０が図示しないワイヤあるいは板ばねによって保持されており、この対物レンズ１０は、駆動コイル１２によってフォーカシング方向（レンズの光軸方向）に移動され、駆動コイル１１によってトラッキング方向（レンズの光軸と直交する方向）に移動可能とされている。
【００２２】
また、レーザ制御回路１３によって駆動される半導体レーザ発振器１９により発生されたレーザ光は、コリメータレンズ２０、ハーフプリズム２１、対物レンズ１０を介して光ディスク１上に照射され、この光ディスク１からの反射光は、対物レンズ１０、ハーフプリズム２１、集光レンズ２２、およびシリンドリカルレンズ２３を介して光検出器２４に導かれる。
【００２３】
光検出器２４は、４分割の光検出セル２４ａ、２４ｂ、２４ｃ、２４ｄによって構成されている。光検出器２４の光検出セル２４ａの出力信号は、増幅器２５ａを介して加算器２６ａ、２６ｄの一端に供給され、光検出セル２４ｂの出力信号は、増幅器２５ｂを介して加算器２６ｂ、２６ｃの一端に供給され、光検出セル２４ｃの出力信号は、増幅器２４ｃを介して加算器２６ａ、２６ｃの他端に供給され、光検出セル２４ｄの出力信号は、増幅器２５ｄを介して加算器２６ｂ、２６ｄの他端に供給される。
【００２４】
加算器２６ａの出力信号は差動増幅器ＯＰ２の反転入力端に供給され、この差動増幅器ＯＰ２の非反転入力端には加算器２６ｂの出力信号が供給される。これにより、差動増幅器ＯＰ２は、加算器２６ａ、２６ｂの差に応じてフォーカス点に関する信号をフォーカシング制御回路２７に供給する。このフォーカシング制御回路２７の出力信号は、フォーカシング駆動コイル１２に供給され、レーザ光が光ディスク１上で常時ジャストフォーカスとなるように制御される。
【００２５】
加算器２６ｃの出力信号は差動増幅器ＯＰ１の反転入力端に供給され、この差動増幅器ＯＰ１の非反転入力端には加算器２６ｄの出力信号が供給される。これにより、差動増幅器ＯＰ１は、加算器２６ｃ、２６ｄの差に応じてトラック差信号をトラッキング制御回路２８に供給する。トラッキング制御回路２８は、差動増幅器ＯＰ１から供給されるトラック差信号に応じてトラック駆動信号を発生するものである。
【００２６】
トラッキング制御回路２８から出力されるトラック駆動信号は、トラッキング方向の駆動コイル１１に供給される。また、トラッキング制御回路２８で用いられたトラック差信号はリニアモータ制御回路８に供給される。
【００２７】
また、フォーカシング、トラッキングを行った状態での光検出器２４の各光検出セル２４ａ、〜２４ｄの出力の和信号、つまり加算器２６ｃ、２６ｄからの出力信号を加算器２６ｅで加算した信号は、トラック上（あるいはランド）に形成されたピット（記録データ）からの反射率の変化が反映されている。この信号は、復調回路１７に供給される。このデータ復調回路１７において、現在アクセスされているセクタのセクタＩＤを含むＥＣＣブロックのデータが復調される。又、復調回路１７は同期検出保護回路を含み、ＥＣＣブロックのセクタＩＤ及び同期コード等に基づき、入力データレートに同期したクロック、基準アドレス、アドレスロードパルスを発生する。
【００２８】
この復調回路１７で復調された復調データは、本発明を適用したエラー訂正回路３２においてＥＣＣを用いたエラー訂正が行われ、伸長回路１８により伸長処理が施された後、インターフェース回路３５を介して外部装置としての光ディスク制御装置３６に出力される。光ディスク制御装置３６は、供給されるデータの種類に応じたデコーダによりデータをデコードし映像や音声を再生する。
【００２９】
リニアモータ制御回路８は、トラッキング制御回路２８で対物レンズ１０が移動されている際、対物レンズ１０が光学ヘッド５内の中心位置近傍に位置するようにリニアモータ６つまり光学ヘッド５を移動する。レーザ制御回路１３は、半導体レーザ発振器１９を制御して再生用のレーザ光を発生させるものである。
【００３０】
Ｄ／Ａ変換器３１はＣＰＵ３０と、フォーカシング制御回路２７、トラッキング制御回路２８、リニアモータ制御回路８との間でそれぞれデータの授受を可能とするためにデジタル・アナログ変換処理を行う。
【００３１】
レーザ制御回路１３、フォーカシング制御回路２７、トラッキング制御回路２８、リニアモータ制御回路８、モータ制御回路４、記録信号作成回路１４等は、バスライン２９を介してＣＰＵ３０によって制御され、このＣＰＵ３０はメモリ３３に記憶されたプログラムによって所定の動作を行う。レーザ制御回路１３は、対象とする光ディスクに応じてレーザ光の強度を変更する。
【００３２】
次に発明によるＥＣＣメモリ制御システムを具備する上記エラー訂正回路３２について詳細に説明する。図１は本発明のエラー訂正回路３２の実施例を示すブロック図であり、図３は図１の回路で行われる動作の第１実施例を示すフローチャートである。
【００３３】
ディスクから読み出された信号は復調回路１７により復調され、復調データはまず入力セレクタ５２に入力される（ＳＴ１）。データ書き込み制御信号ＷＥによりメモリコントローラ５１から１行分のデータ書き込み開始命令が入力アドレス発生回路４８に送られる。入力アドレス発生回路４８は復調回路１７から、入力データレートに同期したクロックＣＬＫ、基準アドレスＲＡＤＲ、アドレスロードパルスＡＤＲＬ信号を入力し、メモリ４１に対するアドレスを発生する。入力アドレス発生回路４８により発生したアドレスに基づいて、１行分の復調データがメモリ４１に書き込まれる（ＳＴ２）。
【００３４】
入力アドレス発生回路４８がデータ書き込みアドレスを発生したとき、アドレス判別回路５６は、発生されたアドレス値がメモリ４１上の横の最後尾アドレス値になったことを判別する（ＳＴ３）。アドレス値がメモリ４１上の横の最後尾アドレス値になった場合、書き込み完了フラグを立てるよう書き込み完了フラグ挿入回路５５に書き込み完了命令が出される。
【００３５】
この命令により、書き込み完了フラグ挿入回路５５によって書き込み完了フラグが挿入される（ＳＴ４）。又、入力アドレス発生回路４８により系列アドレス周期で入力セレクタ５２を切り換える。なお、上記アドレス値がメモリ４１上の横の最後尾のアドレス値にならなかった場合、書き込み完了フラグは”０”となる。これは各ＥＣＣブロックをメモリ４１に書き込む前に、書き込み完了フラグは書き込み完了フラグリセット回路５４により、”０”にリセットされているからである。
【００３６】
次にＥＣＣブロックの全ての行がメモリ４１に書き込まれた否かがメモリコントローラ４６により判断される（ＳＴ６）。全ての行がメモリ４１に書き込まれていない場合、フローはステップＳＴ１に戻り、次の１行が入力され、前述の処理（ＳＴ１〜ＳＴ５）が繰り返される。このようにセレクタ５２により、復調入力データと書き込み完了フラグが各行の周期ごとにセレクトされ、メモリ４１上にデータが書き込まれる。
【００３７】
図４は上記処理を具体的に説明するための図であり、ＥＣＣブロックの一例である。ＥＣＣブロックの第１行左から横方向に書き込みが行われ、各行が順番にメモリ４１に書き込まれる。図中の実線矢印はデータの書き込みが完了した箇所、波線矢印はスリップにより前のデータが残っている箇所、×印の連続した部分は訂正不能エラーが発生した箇所である。
【００３８】
図４の第１行目のように、１行分すべてデータの書き込みが完了した場合（訂正不能エラーが発生しない場合）は、書き込み完了フラグを立て（“１”）、訂正不能フラグは立てない（“０”）。また第５行のように、１行の途中までスリップによるデータの欠落がある場合でも、系列最後で書き込んでいる場合（訂正不能エラーが発生しない場合）は、書き込み完了フラグを立て（“１”）、訂正不能フラグは立てない（“０”）。また第４行のように、１行の最後までデータが書き込まれていない場合（系列の途中まで書き込みが行われていても、１行の最後まで書き込みが完了していない場合も含める）は、書き込み完了フラグを立てず（“０”）、訂正不能フラグを立てる（“１”）。このようにして、ＥＣＣブロック内の全ての行について、書き込みが完了したか否かが判断され、その結果が書き込み完了フラグとして記録される。
【００３９】
図１及び３の説明に戻る。その後ＥＣＣ処理のためＥＣＣコントローラ４６によるエラー訂正処理命令がＥＣＣアドレス発生回路４９に送られる。ＥＣＣアドレス発生回路４９はＥＣＣブロック横方向のリードアドレス発生し、このアドレスにより、データがメモリ４１から読み出されＥＣＣ４２に送られる。ＥＣＣ４２ではまずＥＣＣブロックの各行ごとにエラー訂正が行われ（ＳＴ７）、訂正データはデータセレクタ４４を経てメモリ４１に書き込まれる。
【００４０】
一方、書き込み完了判定回路５３は各行の最後尾に書き込み完了フラグが立っているか否かを検出する（ＳＴ９）。書き込み完了フラグが立っていない場合、書き込み完了判定回路５３は訂正不能フラグを立てるよう訂正不能フラグレジスタ４３に命令を出す。その結果、訂正不能フラグレジスタ４３は訂正不能フラグを立てる（ＳＴ１０）。尚、このように書き込み完了フラグを読んだ後、このフラグを書き込みフラグリセット回路５４によりリセットする。また、エラー訂正の際に訂正不能が生じた場合、ＥＣＣ４２は訂正不能を示すフラグを訂正不能フラグレジスタ４３へ蓄える（ＳＴ１０）。
【００４１】
次にＥＣＣブロックの全ての行についてエラー訂正処理が行われたか否かがメモリコントローラ４６により判断される（ＳＴ１２）。全ての行についてエラー訂正処理が完了していない場合、フローはステップＳＴ７に戻り、次の１行がエラー訂正され、前述の処理（ＳＴ７〜ＳＴ１２）が繰り返される。
【００４２】
ＥＣＣブロックの全行についてエラー訂正処理が完了すると、今度はＥＣＣブロック縦方向のリードアドレスによりデータがメモリ４１から読み出され、ＥＣＣ４２にて訂正不能フラグレジスタ４３に蓄えられた訂正不能フラグを元に、各列ごとに消失訂正処理が行われ、再度メモリ４１に蓄えられる（ＳＴ１３）。この消失訂正処理は、訂正不能フラグが立っている行（又は列）内の各値を不確定値として、ＥＣＣブロックの各列（又は行）についてエラー訂正を行う処理をいう。
【００４３】
ＥＣＣブロック全列のエラー訂正後、出力回路４５からの出力命令により、出力アドレス発生回路５０で発生したアドレスごとにメモリ４１から訂正データが読み出され、出力回路４５を経て出力される。
【００４４】
次に本発明の第２実施例を説明する。図５は図１の回路で行われる動作の第２実施例を示すフローチャートである。
ディスクから再生された復調データは、まず入力セレクタ５２に入力される（ＳＴ２１）。データ書き込み制御信号ＷＥによりメモリコントローラ５１から１行分のデータ書き込み開始命令が入力アドレス発生回路４８に送られる。
【００４５】
入力アドレス発生回路４８はデータ書き込みアドレスを発生するが、アドレス判別回路５６はそのアドレスを読み、ＥＣＣブロック１行に含まれる各データの全アドレスを判別したか（あるいは読み込んだか）判断する（ＳＴ２２）。全アドレスを判別できた場合、アドレス判別回路５６は書き込み完了フラグを立てるよう書き込み完了フラグ挿入回路５５に書き込み完了命令を出す。この命令により、書き込み完了フラグ挿入回路４５によって書き込み完了フラグが挿入される（ＳＴ２３）。又、入力アドレス発生回路４８により、系列アドレス周期で入力セレクタ５２を切り換える。
【００４６】
次にＥＣＣブロックの全ての行がメモリ４１に書き込まれた否かがメモリコントローラ４６により判断される（ＳＴ２６）。全ての行がメモリ４１に書き込まれていない場合、フローはステップＳＴ２１に戻り、次の１行が入力され、前述の処理（ＳＴ２１〜ＳＴ２５）が繰り返される。このようにセレクタ５２により、復調入力データと書き込み完了フラグが各行の周期ごとにセレクトされ、メモリ４１上にデータが書き込まれる。
【００４７】
図６は上記処理を具体的に説明するための図であり、ＥＣＣブロックの一例である。第１実施例のように、ＥＣＣブロックの第１行左から横方向に書き込みが行われ、各行が順番にメモリ４１に書き込まれる。図中の実線矢印はデータの書き込みが完了した箇所、波線矢印はスリップにより前のデータが残っている箇所、×印の連続した部分は訂正不能エラーが発生した箇所である。
【００４８】
図６の第１行のように、１行分すべてデータの書き込みが完了した場合（訂正不能エラーが発生しない場合）は、書き込み完了フラグを立て（“１”）、訂正不能フラグは立てない（“０”）また、また第５行のように、１行の途中までスリップによるデータの欠落があり、途中から行最後まで書き込んでいる場合は、書き込み完了フラグは立てず（“０”）、訂正不能フラグを立てる（“１”）。また、第４行のように行の最後までデータが書き込まれていない場合（行の途中まで書き込み完了していて、行の最後まで書き込み完了していない場合も含める）は、書き込み完了フラグを立てず（“０”）、訂正不能フラグを立てる（“１”）。つまり、１行分すべて書き込みが完了した場合のみ書き込み完了フラグを立て、訂正フラグは立てないのである。
【００４９】
なお、第６行のように１行中に訂正不能エラーが発生した場合は、書き込み完了の有無にかかわらず、訂正不能フラグを立てる（“１”）。その後の処理は第１実施例と同様なので、説明は省略される。
【００５０】
【発明の効果】
ＥＣＣブロックの復調データがメモリに書き込まれるときに数行あるいは数列スリップし、メモリ上に前に訂正したデータが残された場合でも、スリップにより訂正不能フラグがセットされるので、前の訂正データの出力を防ぐことができる。
【図面の簡単な説明】
【図１】本発明によるＥＣＣメモリ制御システムを具備するエラー訂正回路のブロック図。
【図２】光ディスク１に記録されているデータを再生し、再生データに対するエラー訂正処理を本発明を用いて行う光ディスク装置のブロック図。
【図３】図１の回路で行われる動作の第１実施例を示すフローチャート。
【図４】第１実施例を具体的に説明するために用いられるＥＣＣブロックの一例。
【図５】図１の回路で行われる動作の第２実施例を示すフローチャート。
【図６】第２実施例を具体的に説明するために用いられるＥＣＣブロックの一例。
【図７】ＥＣＣブロック中の誤ったデータを訂正するための従来の訂正回路を示すブロック図。
【図８】ＥＣＣブロックを説明するための図。
【図９】光ディスクに記録されているＥＣＣブロックの構成を示す図。
【符号の説明】
１…光ディスク
５…光ヘッド
６…リニアモータ
１０…対物レンズ
１１、１２…レンズ駆動コイル
１７…復調回路
１８…伸長回路
２０…コリメータレンズ
２１…ハーフプリズム
２４…光検出器
３２…エラー訂正回路
４３…書き込み完了フラグ判定回路
５３…書き込み完了判定回路
５４…書き込み完了フラグリセット回路
５５…書き込み完了フラグ挿入回路
５６…アドレス判別回路

Claims

横及び縦方向の２系列からなる積符号データを受信する受信手段と、
前記受信手段により受信した前記積符号データを格納する格納手段と、
積符号データの一方の系列の各列を前記格納手段に書き込む際、各列の最終アドレスに前記受信した積符号データが書き込まれたかを判別する判別手段と、
前記積符号データが前記最終アドレスに書き込まれたことを前記判別手段が判別した場合、各列の前記積符号データが前記格納手段に書き込まれたことを示し、各列に設けられる書き込み完了フラグを設定する設定手段と、
前記積符号データに対して、前記書き込み完了フラグの設定結果を使ったエラー訂正処理を行う訂正手段とを具備し、前記訂正手段は、前記書き込み完了フラグが前記設定手段により設定されていない列を訂正不能な列と判断することを特徴とするメモリ制御システム。
横及び縦方向の２系列からなる積符号データを受信する受信手段と、
前記受信手段により受信した前記積符号データを格納する格納手段と、
積符号データの一方の系列の各列を前記格納手段に書き込む際、各列の全アドレスに前記受信した積符号データが書き込まれたかを判別する判別手段と、
前記積符号データが前記各列の全アドレスに書き込まれたことを前記判別手段が判別した場合、各列の前記積符号データが前記格納手段に書き込まれたことを示し、各列に設けられる書き込み完了フラグを設定する設定手段と、
前記積符号データに対して、前記書き込み完了フラグの設定結果を使ったエラー訂正処理を行う訂正手段とを具備し、前記訂正手段は、前記書き込み完了フラグが前記設定手段により設定されていない列を訂正不能な列と判断することを特徴とするメモリ制御システム。
前記訂正手段は、
各列がエラー訂正不能であるかを示す訂正不能フラグと、
前記格納手段に格納された前記積符号データを前記一方の系列の各列に対してエラー訂正処理を行う場合、各列に対応する前記書き込み完了フラグを読出し、フラグが設定されていればエラー訂正を行い、フラグが設定されていなければ前記訂正不能フラグを設定する手段を有することを特徴とする請求項１又は２記載のメモリ制御システム。
前記訂正手段は、
各列が訂正不能であるかを示し、各列に設けられる訂正不能フラグと、
エラー訂正時に訂正不能な列が発生した場合、その列の前記訂正不能フラグを設定する手段と、
エラー訂正処理を行う場合、各列に対応する前記書き込み完了フラグを読出し、フラグが設定されていればエラー訂正を行い、フラグが設定されていなければ前記訂正不能フラグを設定する手段と、
前記一方の系列の全列を訂正した結果、前記訂正不能フラグが少なくとも所定数設定されている場合、この訂正不能フラグを用いて、他方の系列の訂正処理を行う手段を有することを特徴とする請求項１又は２記載のメモリ制御システム。
前記訂正手段は、
前記書き込み完了フラグを読出した後、この書き込み完了フラグをリセットする手段を有することを特徴とする請求項３又は４記載のメモリ制御システム。
前記訂正手段は、
訂正処理を行う前に、前記書き込み完了フラグをリセットする手段を有することを特徴とする請求項３又は４記載のメモリ制御システム。
横及び縦方向の２系列からなる積符号データを受信し、この積符号データのエラー訂正を行うシステムにおいて、
積符号データの一方の系列の各列をメモリに書き込む際、各列の最終アドレスに前記受信した積符号データが書き込まれたかを判別し、
前記積符号データが前記各列の最終アドレスに書き込まれた場合、その列に対応する書き込み完了フラグを設定し、
前記一方の系列の各列に対してエラー訂正を行い、このエラー訂正の際、各列に対応する前記書き込み完了フラグを読出し、この書き込み完了フラグが設定されていない列を訂正不能な列と判断することを特徴とするメモリ制御方法。
横及び縦方向の２系列からなる積符号データを受信し、この積符号データのエラー訂正を行うシステムにおいて、
積符号データの一方の系列の各列をメモリに書き込む際、各列の全アドレスに前記受信した積符号データが書き込まれたかを判別し、
前記積符号データが前記各列の全アドレスに書き込まれた場合、その列に対応する書き込み完了フラグを設定し、
前記一方の系列の各列に対してエラー訂正を行う場合、各列に対応する前記書き込み完了フラグを読出し、フラグが設定された列についてはエラー訂正を行い、フラグが設定されていない列は訂正不能と判断し、その列について訂正不能フラグを設定し、
前記一方の系列の全列に対してエラー訂正処理を行った結果、前記訂正不能フラグが少なくとも所定数設定されている場合、この訂正不能フラグを用いて、他方の系列のエラー訂正を行うことを特徴とするメモリ制御方法。