JP3706207B2 - 電圧監視回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばマイクロコンピュータ等のようなクロックを発生する発振器を内蔵した電子回路をリセットするリセット回路として用いられ、電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成する電圧監視回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の電圧監視回路の一構成例を示す回路図である。
この電圧監視回路１０は、コンパレータ１１を有している。コンパレータ１１の第１の電源電圧入力端子は、バッテリ（以下、ＢＡＴという）の＋側から供給される電源電圧ＶＤＤに接続されている。又、コンパレータ１１の第２の電源電圧入力端子は、グランドに接続されている。更に、コンパレータ１１の非反転入力端子（＋）は抵抗１２を介して電源電圧ＶＤＤに接続されると共に、抵抗１３を介してグランドに接続されている。抵抗１３には、コンデンサ１４が並列接続されている。この非反転入力端子（＋）には、電源電圧ＶＤＤが抵抗１２と抵抗１３とで分圧された入力電圧ｉｎが供給されるようになっている。
コンパレータ１１の反転入力端子（−）は抵抗１５を介してツェナ・ダイオード１６のカソードＫに接続されると共に、抵抗１７を介してグランドに接続されている。抵抗１７には、コンデンサ１８が並列接続されている。ツェナ・ダイオード１６のアノードＡはグランドに接続され、該ツェナ・ダイオード１６のカソードＫが抵抗１９を介して電源電圧ＶＤＤに接続されている。ＢＡＴの−側は、グランドに接続されている。この反転入力端子（−）には、ツェナ・ダイオード１６のツェナ電圧が抵抗１５と抵抗１７とで分圧された基準電圧Ｒｅｆが供給されるようになっている。
【０００３】
又、コンパレータ１１の出力端子は、中央処理装置（以下、ＣＰＵという）２０のリセット端子Ｒに接続されている。ＣＰＵ２０の第１の電源電圧入力端子Ｖｄｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ２０の第２の電源電圧入力端子Ｇは、グランドに接続されている。ＣＰＵ２０に内蔵された発振器（以下、ＯＳＣという）２０ａには、外付けのコンデンサ２１及び抵抗２２が接続されている。ＣＰＵ２０は、入力信号ＩＮに対してプログラムに基づいた処理を行い、出力信号ＯＵＴを出力する機能を有している。
図３は、図２の動作を説明するためのタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照しつつ、図２の動作を説明する。
ＣＰＵ２０は、電源電圧ＶＤＤがＢＡＴから供給されており、内蔵の発振器２０ａによって該ＣＰＵ２０の動作クロックを生成し、入力信号ＩＮに対してプログラムに基づいた処理を行って出力信号ＯＵＴを出力する。又、発振器２０ａは、コンデンサ２１及び抵抗２２により発振周波数が設定されている。コンパレータ１１の入力電圧ｉｎは基準電圧Ｒｅｆと比較され、該入力電圧ｉｎが基準電圧Ｒｅｆよりも高い場合に高レベル（以下、“Ｈ”という）の出力信号Ｓ１１をＣＰＵ２０のリセット端子Ｒに供給する。この時、ＣＰＵ２０は、通常の動作を行う。そして、時刻ｔ１において、ＢＡＴの消耗等によって電源電圧ＶＤＤが低下し始めた時、電源電圧ＶＤＤの低下に連動して入力電圧ｉｎが低下し始める。その後、時刻ｔ２において、入力電圧ｉｎが基準電圧Ｒｅｆよりも低くなった場合に低レベル（以下、“Ｌ”という）の出力信号Ｓ１１をＣＰＵ２０のリセット端子Ｒに供給することにより、リセットを行う。このように、電源電圧ＶＤＤが低下し始めた時、ＣＰＵ２０が論理的に正常に動作している時に該ＣＰＵ２０をリセットし、出力信号ＯＵＴにエラーが出ないようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の電圧監視回路１０では、次のような課題があった。
即ち、入力電圧ｉｎのばらつきと基準電圧Ｒｅｆのばらつきが独立しているので、基準電圧Ｒｅｆは、両者のばらつきの最悪の状態を想定して設定する必要がある。そのため、基準電圧Ｒｅｆは、必要以上に高く設定されることがある。例えば、ＣＰＵ２０が正常に動作する下限の電源電圧ＶＤＤを抵抗１２と抵抗１３とで分圧した入力電圧ｉｎを１．０±０．３Ｖとし、基準電圧Ｒｅｆのばらつきが±０．４Ｖとすると、この基準電圧Ｒｅｆは、入力電圧ｉｎの最悪値１．３Ｖ（１．０＋０．３Ｖ）に基準電圧Ｒｅｆのばらつきの最悪値０．４Ｖを加算した１．７Ｖに設定されることがある。
従って、入力電圧ｉｎが１．７Ｖのときリセットされる場合があり、実質的にＣＰＵ２０が正常に動作する電源電圧ＶＤＤの範囲が狭くなる。例えば、ＣＰＵ２０は、入力電圧ｉｎが１．０Ｖに低下するまで正常に動作するものであっても、該入力電圧ｉｎが１．７Ｖになった時にリセットされてしまう。そのため、この１．７Ｖの入力電圧ｉｎに対応した電源電圧ＶＤＤがＣＰＵ２０の実質的な動作下限電圧になり、ＢＡＴの使用時間が真の使用限度時間よりも短くなるという問題があった。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、正常な電源電圧が与えられた場合に抵抗とコンデンサとで決定される固有の発振周波数で発振する発振器を内蔵して該発振周波数に基づくクロックにタイミング制御された動作を行う電子回路に対し、前記電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成して与える電圧監視回路において、次のような手段を備えている。
即ち、前記クロックを微分して微分信号を生成する微分回路と、前記微分信号を整流して半波整流信号を生成する整流手段と、前記半波整流信号を積分して積分信号を生成する積分回路と、前記積分信号の値を前記電源電圧のレベルを反映した基準値と比較し、該積分信号の値が該基準値よりも低い場合は、前記電源電圧の低下によって前記発振周波数が低下したと判断して前記リセット信号を出力するリセット信号生成回路とを、備えている。
この第１の発明によれば、以上のように電圧監視回路を構成したので、電子回路内の発振器から出力されたクロックは微分回路で微分され、整流手段で半波整流信号になる。この半波整流信号は積分回路で積分されてリセット信号生成回路へ出力される。リセット信号生成回路において、積分信号の値は基準値と比較され、基準値以上の場合、電子回路は通常の動作を行う。一方、積分信号の値が基準値よりも低い場合は、リセット信号生成回路からリセット信号が電子回路に出力され、この電子回路がリセットされる。
【０００６】
第２の発明では、正常な電源電圧が与えられた場合に抵抗とコンデンサとで決定される固有の発振周波数で発振する発振器を内蔵して該発振周波数に基づくクロックにタイミング制御された動作を行う電子回路に対し、前記電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成して与える電圧監視回路において、次のような手段を備えている。
即ち、前記クロックを微分して第１の微分信号を生成する第１の微分回路と、前記第１の微分信号を整流して第１の半波整流信号を生成する第１の整流手段と、前記クロックを反転して反転クロックを生成するインバータと、前記反転クロックを微分して第２の微分信号を生成する第２の微分回路と、前記第２の微分信号を整流して第２の半波整流信号を生成する第２の整流手段と、前記第１及び第２の半波整流信号の合成信号を生成する合成手段と、前記合成信号を積分して積分信号を生成する積分回路と、前記積分信号の値を前記電源電圧のレベルを反映した基準値と比較し、該積分信号の値が該基準値よりも低い場合は、前記電源電圧の低下によって前記発振周波数が低下したと判断して前記リセット信号を出力するリセット信号生成回路とを、備えている。
この第２の発明によれば、クロックは第１の微分回路で微分され、第１の整流手段で第１の半波整流信号になる。それと同時に、クロックはインバータで反転されて反転クロックになり、この反転クロックが第２の微分回路で微分され、第２の整流手段で第２の半波整流信号になる。第１及び第２の半波整流信号は、合成手段で合成信号になる。この合成信号は積分回路で積分されてリセット信号生成回路へ出力される。リセット信号生成回路において、積分信号の値は基準値と比較され、基準値以上の場合、電子回路は通常の動作を行う。一方、積分信号の値が基準値よりも低い場合は、リセット信号生成回路からリセット信号が電子回路に出力され、この電子回路がリセットされる。従って、前記課題を解決できるのである。
【０００７】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す電圧監視回路の回路図である。
この電圧監視回路３０は、電子回路（例えば、ＣＰＵ）４０から出力されたクロックＳ４０を入力する入力端子３１を有している。入力端子３１は、コンデンサ３２を介してノードＮ１に接続されている。ノードＮ１は、抵抗３３を介してグランドに接続されている。これらのコンデンサ３２と抵抗３３とで クロックＳ４０を微分して微分信号Ｓ３２を生成する微分回路が構成されている。更に、ノードＮ１は、整流手段であるダイオード３４のアノードＡに接続されている。ダイオード３４は、微分信号Ｓ３２を整流して半波整流信号Ｓ３４を生成する機能を有している。ダイオード３４のカソードＫは、ダイオード３５のアノードＡに接続されると共に、抵抗３６を介してダイオード３５のカソードＫに接続されている。ダイオード３５のカソードＫは、抵抗３７を介してノードＮ２に接続されている。ノードＮ２は、コンデンサ３８を介してグランドに接続されている。これらのダイオード３５と抵抗３６，３７とコンデンサ３８とで、充電時定数がＲ37×Ｃ38、及び放電時定数が（Ｒ36＋Ｒ37）×Ｃ38の積分回路が構成されている。但し、Ｒ36は抵抗３６の抵抗値、Ｒ37は抵抗３７の抵抗値、Ｃ38はコンデンサ３８の容量値である。この積分回路は、半波整流信号Ｓ３４を積分して積分信号Ｓ３７を生成する回路である。更に、ノードＮ２は、リセット信号生成回路であるシュミットトリガバッファ３９の入力端子に接続されている。シュミットトリガバッファ３９の出力端子は、ＣＰＵ４０のリセット端子Ｒに接続されている。シュミットトリガバッファ３９の第１の電源電圧入力端子は、ＢＡＴの＋側から供給される電源電圧ＶＤＤに接続されている。又、シュミットトリガバッファ３９の第２の電源電圧入力端子は、グランドに接続されている。このシュミットトリガバッファ３９は、積分信号Ｓ３７の値を電源電圧ＶＤＤのレベルを反映した基準値ＶT と比較し、該積分信号Ｓ３７の値が該基準値ＶT よりも低い場合は、電源電圧ＶＤＤの低下によってＯＳＣ４０ａの発振周波数が低下したと判断してリセット信号Ｓ３９を出力する機能を有している。
【０００８】
ＣＰＵ４０の第１の電源電圧入力端子Ｖｄｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ４０の第２の電源電圧入力端子Ｇは、グランドに接続されている。ＣＰＵ４０に内蔵されたＯＳＣ４０ａには、外付けのコンデンサ４１及び抵抗４２が接続されている。これらのコンデンサ４１と抵抗４２とでＯＳＣ４０ａの発振周波数が決定される。ＯＳＣ４０ａの出力信号は、バッファ４０ｂを経て前記クロックＳ４０として出力される。このＣＰＵ４０は、入力信号ＩＮに対してプログラムに基づいた処理を行い、出力信号ＯＵＴを出力する機能を有している。
図４は、図１中のＯＳＣ４０ａの一例を示す回路図である。
このＯＳＣ４０ａは、インバータ４３，４４を有している。インバータ４３の入力端子と出力端子は、抵抗４２を介して接続されている。更に、インバータ４３の出力端子は、インバータ４４の入力端子に接続されている。インバータ４４の出力端子は、コンデンサ４１を介してインバータ４３の入力端子に接続されている。
【０００９】
このＯＳＣ４０ａでは、インバータ４４の出力信号Ｓ４４が“Ｈ”になっているとすると、インバータ４３の出力信号Ｓ４３は“Ｌ”である。この時、コンデンサ４１の充電電流は、インバータ４４の出力端子からコンデンサ４１及び抵抗４２を経てインバータ４４の入力端子へ流れる。この電流による抵抗４２の両端の電圧降下でインバータ４３の入力信号Ｓ４２は、出力信号Ｓ４３に対して正、つまり“Ｈ”になっている。この結果、出力信号Ｓ４３は“Ｌ”となり、安定している。コンデンサ４１と抵抗４２の値で決まる一定の時間Ｔの間、この充電電流が流れると、充電が完了して電流が流れなくなる。すると、抵抗４２の両端の電圧降下も０になるので、入力信号Ｓ４２は“Ｌ”になり、出力信号Ｓ４３が “Ｈ”に反転する。この時、出力信号Ｓ４４は、“Ｌ”に反転する。次に、インバータ４３の出力端子から抵抗４２及びコンデンサ４３を経てインバータ４４の出力端子に充電電流が流れる。この充電も一定の時間Ｔの後に終了し、出力信号Ｓ４３は“Ｈ”から“Ｌ”反転し、出力信号Ｓ４４が“Ｌ”から“Ｈ”に反転する。このようにして、時間Ｔの周期で出力信号Ｓ４４は“Ｈ”と“Ｌ”を交互に繰り返す。
【００１０】
図５は、図１中のＣＰＵ４０の電源電圧とＯＳＣ４０ａの発振周波数との関係を説明する図であり、縦軸に発振周波数、及び横軸に電源電圧がとられている。
グラフＡは、発振周波数が1000kHz になるように、Ｃ41（コンデンサ４１の容量値）を２７ｐＦ、及びＲ42（抵抗４２の抵抗値）を１０ｋΩとした場合の電源電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係を示している。又、グラフＢは、発振周波数が500kHzになるように、Ｃ41を６２ｐＦ、及びＲ42を１０ｋΩとした場合の電源電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係を示している。これらのグラフＡ及びグラフＢに示されているように、電源電圧ＶＤＤが約２Ｖ以下に低下すると、ＯＳＣ４０ａ内の各インバータ４３，４４のドライブ能力が低下するので、動作速度が低下して発振周波数が低下し始める。例えば、グラフＡにおいて、電源電圧ＶＤＤがＶ１（約1.1V）になると発振周波数はｆ1(=500kHz)になる。又、グラフＢでは、電源電圧ＶＤＤがＶ２（約0.9V）になると発振周波数はｆ2(=250kHz)になる。本実施形態では、この性質を利用して電圧監視回路を構成している。
【００１１】
図６は、図１の動作を説明するためのタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照しつつ、図１の動作を説明する。
時刻ｔ１において、ＢＡＴの消耗等によって電源電圧ＶＤＤが低下し始めた時、ＯＳＣ４０ａの発振周波数は急激に低下し、クロックＳ４０の周期が急激に長くなる。クロックＳ４０の周期が長くなると、コンデンサ３２及び抵抗３３による微分回路の出力信号である微分信号Ｓ３２はパルスの間隔が長くなる。すると、半波整流信号Ｓ３４のパルスの間隔も長くなり、積分信号Ｓ３７のレベルも急激に低下する。この時、電源電圧ＶＤＤの低下によってシュミットトリガバッファ３９のヒステリシス特性の下端も低下する。このヒステリシス特性の下端が、電源電圧のレベルを反映した基準値ＶT になる。
時刻ｔ２において、積分信号Ｓ３７は基準値ＶT よりも低くなり、シュミットトリガバッファ３９の出力信号であるリセット信号Ｓ３９が“Ｈ”から“Ｌ”に変化し、ＣＰＵ４０がリセットされる。
【００１２】
以上のように、この第１の実施形態では、ＣＰＵ４０に内蔵されたＯＳＣ４０ａの発振周波数の低下に基づいて電源電圧ＶＤＤの低下を検知することによってリセット信号Ｓ３９を得ているので、ＣＰＵ４０が動作できる電源電圧ＶＤＤの最低の限界に連動してリセットすることになる。そのため、ＣＰＵ４０が動作する電源電圧の範囲を従来に比べて広くすることができる。その結果、ＢＡＴは使用時間の限界まで使用でき、従来よりも使用時間が長くなる。
【００１３】
第２の実施形態
図７は、本発明の第２の実施形態を示す電圧監視回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この電圧監視回路３０Ａでは、図１中の電圧監視回路３０に、インバータ５１と、コンデンサ５２及び抵抗５３で構成された第２の微分回路と、第２の整流手段であるダイオード５４とが追加されている。即ち、入力端子３１はインバータ５１の入力端子に接続されている。インバータ５１の第１の電源電圧入力端子は電源電圧ＶＤＤに接続され、該インバータ５１の第２の電源電圧入力端子がグランドに接続されている。インバータ５１は、クロックＳ４０を反転して反転クロックＳ５１を生成する機能を有している。インバータ５１の出力端子は、コンデンサ５２を介してノードＮ３に接続されている。ノードＮ３は、抵抗５３を介してグランドに接続されている。更に、ノードＮ３は、ダイオード５４のアノードＡに接続されている。ダイオード５４のカソードＫは、合成手段であるノードＮ４を介してダイオード３４のカソードＫに接続されている。ノードＮ４は、ダイオード３４のカソードＫから出力される第１の半波整流信号とダイオード５４のカソードＫから出力される第２の半波整流信号の合成信号ＳＭを生成する機能を有している。他は、図１と同様の構成である。
【００１４】
図８は、図７の動作を説明するためのタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
図７の電圧監視回路３０Ａでは、次の点が図１の動作と異なっている。
クロックＳ４０は、インバータ５１で反転されて反転クロックＳ５１になる。反転クロックＳ５１は、第２の微分回路で微分されて微分信号Ｓ５２になる。この微分信号Ｓ５２と微分信号Ｓ３２とは、互いに逆位相になっている。微分信号Ｓ５２及び微分信号Ｓ３２はダイオード５４及びダイオード３４でそれぞれ整流され、ノードＮ４で合成されて合成信号ＳＭとなって積分回路へ送出される。この合成信号ＳＭは、図６中の半波整流信号Ｓ３４に対して倍の密度のパルスになっている。そのため、積分信号Ｓ３７は、第１の実施形態に比べてリップルが少なくなり、シュミットトリガバッファ３９におけるレベルの低下を検出する精度が向上する。又、積分回路の時定数は、第１の実施形態よりも相対的に小さくしてもよい。
【００１５】
以上のように、この第２の実施形態では、第１の実施形態の利点に加え、積分信号Ｓ３７のリップルが第１の実施形態に比べて少なくなるので、積分信号Ｓ３７のレベルの低下を検出する精度が向上する。更に、積分回路の時定数を第１の実施形態よりも相対的に小さくすることができるので、コンデンサ３８の容量値を小さくすることにより、この電圧監視回路のＬＳＩ（大規模集積回路）化が容易にできる。
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ） 実施形態では、電子回路はＣＰＵとしているが、クロックに基づいて動作する個別素子を組み合わせた論理回路でもよい。
（ｂ） 実施形態では、リセット信号生成回路はシュミットトリガバッファとしているが、例えば積分信号Ｓ３７を電源電圧ＶＤＤの低下に対応して設定した基準値と比較するコンパレータで構成してもよい。
【００１６】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、電子回路に内蔵された発振器の発振周波数の低下に基づいて電源電圧の低下を検知することによってリセット信号を得ているので、電子回路が動作できる電源電圧の最低の限界に連動してリセットすることになる。そのため、電子回路の動作する電源電圧の範囲を従来に比べて広くすることができる。このため、電源電圧を例えばＢＡＴから供給している場合、このＢＡＴを使用時間の限界まで使用でき、従来よりも使用時間を長くできる。
第２の発明によれば、第１の発明の効果に加え、積分信号のリップルは第１の発明に比べて少なくなるので、積分信号のレベルの低下を検出する精度を向上できる。更に、積分回路の時定数を第１の発明よりも相対的に小さくすることができるので、積分回路を構成するコンデンサの容量値を小さくすることにより、この電圧監視回路を容易にＬＳＩ化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電圧監視回路の回路図である。
【図２】従来の電圧監視回路の回路図である。
【図３】図２のタイムチャートである。
【図４】図１中のＯＳＣ４０ａの回路図である。
【図５】図１中のＣＰＵの電源電圧と発振周波数との関係を説明する図である。
【図６】図１のタイムチャートである。
【図７】本発明の第２の実施形態の電圧監視回路の回路図である。
【図８】図７のタイムチャートである。
【符号の説明】
１０，３０，３０Ａ 電圧監視回路
２０，４０ マイクロコンピュータ（電子回路）
２０ａ，４０ａ 発振器
３２，５２ コンデンサ（微分回路）
３３，５３ 抵抗（微分回路）
３４，５４ ダイオード（整流手段）
３５ ダイオード（積分回路）
３６，３７ 抵抗（積分回路）
３８ コンデンサ（積分回路）
３９ シュミットトリガバッファ（リセット信号生成回路）
５１ インバータ
Ｎ４ ノード（合成手段）
ＶＤＤ 電源電圧
【発明の属する技術分野】
本発明は、例えばマイクロコンピュータ等のようなクロックを発生する発振器を内蔵した電子回路をリセットするリセット回路として用いられ、電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成する電圧監視回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の電圧監視回路の一構成例を示す回路図である。
この電圧監視回路１０は、コンパレータ１１を有している。コンパレータ１１の第１の電源電圧入力端子は、バッテリ（以下、ＢＡＴという）の＋側から供給される電源電圧ＶＤＤに接続されている。又、コンパレータ１１の第２の電源電圧入力端子は、グランドに接続されている。更に、コンパレータ１１の非反転入力端子（＋）は抵抗１２を介して電源電圧ＶＤＤに接続されると共に、抵抗１３を介してグランドに接続されている。抵抗１３には、コンデンサ１４が並列接続されている。この非反転入力端子（＋）には、電源電圧ＶＤＤが抵抗１２と抵抗１３とで分圧された入力電圧ｉｎが供給されるようになっている。
コンパレータ１１の反転入力端子（−）は抵抗１５を介してツェナ・ダイオード１６のカソードＫに接続されると共に、抵抗１７を介してグランドに接続されている。抵抗１７には、コンデンサ１８が並列接続されている。ツェナ・ダイオード１６のアノードＡはグランドに接続され、該ツェナ・ダイオード１６のカソードＫが抵抗１９を介して電源電圧ＶＤＤに接続されている。ＢＡＴの−側は、グランドに接続されている。この反転入力端子（−）には、ツェナ・ダイオード１６のツェナ電圧が抵抗１５と抵抗１７とで分圧された基準電圧Ｒｅｆが供給されるようになっている。
【０００３】
又、コンパレータ１１の出力端子は、中央処理装置（以下、ＣＰＵという）２０のリセット端子Ｒに接続されている。ＣＰＵ２０の第１の電源電圧入力端子Ｖｄｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ２０の第２の電源電圧入力端子Ｇは、グランドに接続されている。ＣＰＵ２０に内蔵された発振器（以下、ＯＳＣという）２０ａには、外付けのコンデンサ２１及び抵抗２２が接続されている。ＣＰＵ２０は、入力信号ＩＮに対してプログラムに基づいた処理を行い、出力信号ＯＵＴを出力する機能を有している。
図３は、図２の動作を説明するためのタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照しつつ、図２の動作を説明する。
ＣＰＵ２０は、電源電圧ＶＤＤがＢＡＴから供給されており、内蔵の発振器２０ａによって該ＣＰＵ２０の動作クロックを生成し、入力信号ＩＮに対してプログラムに基づいた処理を行って出力信号ＯＵＴを出力する。又、発振器２０ａは、コンデンサ２１及び抵抗２２により発振周波数が設定されている。コンパレータ１１の入力電圧ｉｎは基準電圧Ｒｅｆと比較され、該入力電圧ｉｎが基準電圧Ｒｅｆよりも高い場合に高レベル（以下、“Ｈ”という）の出力信号Ｓ１１をＣＰＵ２０のリセット端子Ｒに供給する。この時、ＣＰＵ２０は、通常の動作を行う。そして、時刻ｔ１において、ＢＡＴの消耗等によって電源電圧ＶＤＤが低下し始めた時、電源電圧ＶＤＤの低下に連動して入力電圧ｉｎが低下し始める。その後、時刻ｔ２において、入力電圧ｉｎが基準電圧Ｒｅｆよりも低くなった場合に低レベル（以下、“Ｌ”という）の出力信号Ｓ１１をＣＰＵ２０のリセット端子Ｒに供給することにより、リセットを行う。このように、電源電圧ＶＤＤが低下し始めた時、ＣＰＵ２０が論理的に正常に動作している時に該ＣＰＵ２０をリセットし、出力信号ＯＵＴにエラーが出ないようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の電圧監視回路１０では、次のような課題があった。
即ち、入力電圧ｉｎのばらつきと基準電圧Ｒｅｆのばらつきが独立しているので、基準電圧Ｒｅｆは、両者のばらつきの最悪の状態を想定して設定する必要がある。そのため、基準電圧Ｒｅｆは、必要以上に高く設定されることがある。例えば、ＣＰＵ２０が正常に動作する下限の電源電圧ＶＤＤを抵抗１２と抵抗１３とで分圧した入力電圧ｉｎを１．０±０．３Ｖとし、基準電圧Ｒｅｆのばらつきが±０．４Ｖとすると、この基準電圧Ｒｅｆは、入力電圧ｉｎの最悪値１．３Ｖ（１．０＋０．３Ｖ）に基準電圧Ｒｅｆのばらつきの最悪値０．４Ｖを加算した１．７Ｖに設定されることがある。
従って、入力電圧ｉｎが１．７Ｖのときリセットされる場合があり、実質的にＣＰＵ２０が正常に動作する電源電圧ＶＤＤの範囲が狭くなる。例えば、ＣＰＵ２０は、入力電圧ｉｎが１．０Ｖに低下するまで正常に動作するものであっても、該入力電圧ｉｎが１．７Ｖになった時にリセットされてしまう。そのため、この１．７Ｖの入力電圧ｉｎに対応した電源電圧ＶＤＤがＣＰＵ２０の実質的な動作下限電圧になり、ＢＡＴの使用時間が真の使用限度時間よりも短くなるという問題があった。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、正常な電源電圧が与えられた場合に抵抗とコンデンサとで決定される固有の発振周波数で発振する発振器を内蔵して該発振周波数に基づくクロックにタイミング制御された動作を行う電子回路に対し、前記電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成して与える電圧監視回路において、次のような手段を備えている。
即ち、前記クロックを微分して微分信号を生成する微分回路と、前記微分信号を整流して半波整流信号を生成する整流手段と、前記半波整流信号を積分して積分信号を生成する積分回路と、前記積分信号の値を前記電源電圧のレベルを反映した基準値と比較し、該積分信号の値が該基準値よりも低い場合は、前記電源電圧の低下によって前記発振周波数が低下したと判断して前記リセット信号を出力するリセット信号生成回路とを、備えている。
この第１の発明によれば、以上のように電圧監視回路を構成したので、電子回路内の発振器から出力されたクロックは微分回路で微分され、整流手段で半波整流信号になる。この半波整流信号は積分回路で積分されてリセット信号生成回路へ出力される。リセット信号生成回路において、積分信号の値は基準値と比較され、基準値以上の場合、電子回路は通常の動作を行う。一方、積分信号の値が基準値よりも低い場合は、リセット信号生成回路からリセット信号が電子回路に出力され、この電子回路がリセットされる。
【０００６】
第２の発明では、正常な電源電圧が与えられた場合に抵抗とコンデンサとで決定される固有の発振周波数で発振する発振器を内蔵して該発振周波数に基づくクロックにタイミング制御された動作を行う電子回路に対し、前記電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成して与える電圧監視回路において、次のような手段を備えている。
即ち、前記クロックを微分して第１の微分信号を生成する第１の微分回路と、前記第１の微分信号を整流して第１の半波整流信号を生成する第１の整流手段と、前記クロックを反転して反転クロックを生成するインバータと、前記反転クロックを微分して第２の微分信号を生成する第２の微分回路と、前記第２の微分信号を整流して第２の半波整流信号を生成する第２の整流手段と、前記第１及び第２の半波整流信号の合成信号を生成する合成手段と、前記合成信号を積分して積分信号を生成する積分回路と、前記積分信号の値を前記電源電圧のレベルを反映した基準値と比較し、該積分信号の値が該基準値よりも低い場合は、前記電源電圧の低下によって前記発振周波数が低下したと判断して前記リセット信号を出力するリセット信号生成回路とを、備えている。
この第２の発明によれば、クロックは第１の微分回路で微分され、第１の整流手段で第１の半波整流信号になる。それと同時に、クロックはインバータで反転されて反転クロックになり、この反転クロックが第２の微分回路で微分され、第２の整流手段で第２の半波整流信号になる。第１及び第２の半波整流信号は、合成手段で合成信号になる。この合成信号は積分回路で積分されてリセット信号生成回路へ出力される。リセット信号生成回路において、積分信号の値は基準値と比較され、基準値以上の場合、電子回路は通常の動作を行う。一方、積分信号の値が基準値よりも低い場合は、リセット信号生成回路からリセット信号が電子回路に出力され、この電子回路がリセットされる。従って、前記課題を解決できるのである。
【０００７】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す電圧監視回路の回路図である。
この電圧監視回路３０は、電子回路（例えば、ＣＰＵ）４０から出力されたクロックＳ４０を入力する入力端子３１を有している。入力端子３１は、コンデンサ３２を介してノードＮ１に接続されている。ノードＮ１は、抵抗３３を介してグランドに接続されている。これらのコンデンサ３２と抵抗３３とで クロックＳ４０を微分して微分信号Ｓ３２を生成する微分回路が構成されている。更に、ノードＮ１は、整流手段であるダイオード３４のアノードＡに接続されている。ダイオード３４は、微分信号Ｓ３２を整流して半波整流信号Ｓ３４を生成する機能を有している。ダイオード３４のカソードＫは、ダイオード３５のアノードＡに接続されると共に、抵抗３６を介してダイオード３５のカソードＫに接続されている。ダイオード３５のカソードＫは、抵抗３７を介してノードＮ２に接続されている。ノードＮ２は、コンデンサ３８を介してグランドに接続されている。これらのダイオード３５と抵抗３６，３７とコンデンサ３８とで、充電時定数がＲ37×Ｃ38、及び放電時定数が（Ｒ36＋Ｒ37）×Ｃ38の積分回路が構成されている。但し、Ｒ36は抵抗３６の抵抗値、Ｒ37は抵抗３７の抵抗値、Ｃ38はコンデンサ３８の容量値である。この積分回路は、半波整流信号Ｓ３４を積分して積分信号Ｓ３７を生成する回路である。更に、ノードＮ２は、リセット信号生成回路であるシュミットトリガバッファ３９の入力端子に接続されている。シュミットトリガバッファ３９の出力端子は、ＣＰＵ４０のリセット端子Ｒに接続されている。シュミットトリガバッファ３９の第１の電源電圧入力端子は、ＢＡＴの＋側から供給される電源電圧ＶＤＤに接続されている。又、シュミットトリガバッファ３９の第２の電源電圧入力端子は、グランドに接続されている。このシュミットトリガバッファ３９は、積分信号Ｓ３７の値を電源電圧ＶＤＤのレベルを反映した基準値ＶT と比較し、該積分信号Ｓ３７の値が該基準値ＶT よりも低い場合は、電源電圧ＶＤＤの低下によってＯＳＣ４０ａの発振周波数が低下したと判断してリセット信号Ｓ３９を出力する機能を有している。
【０００８】
ＣＰＵ４０の第１の電源電圧入力端子Ｖｄｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ４０の第２の電源電圧入力端子Ｇは、グランドに接続されている。ＣＰＵ４０に内蔵されたＯＳＣ４０ａには、外付けのコンデンサ４１及び抵抗４２が接続されている。これらのコンデンサ４１と抵抗４２とでＯＳＣ４０ａの発振周波数が決定される。ＯＳＣ４０ａの出力信号は、バッファ４０ｂを経て前記クロックＳ４０として出力される。このＣＰＵ４０は、入力信号ＩＮに対してプログラムに基づいた処理を行い、出力信号ＯＵＴを出力する機能を有している。
図４は、図１中のＯＳＣ４０ａの一例を示す回路図である。
このＯＳＣ４０ａは、インバータ４３，４４を有している。インバータ４３の入力端子と出力端子は、抵抗４２を介して接続されている。更に、インバータ４３の出力端子は、インバータ４４の入力端子に接続されている。インバータ４４の出力端子は、コンデンサ４１を介してインバータ４３の入力端子に接続されている。
【０００９】
このＯＳＣ４０ａでは、インバータ４４の出力信号Ｓ４４が“Ｈ”になっているとすると、インバータ４３の出力信号Ｓ４３は“Ｌ”である。この時、コンデンサ４１の充電電流は、インバータ４４の出力端子からコンデンサ４１及び抵抗４２を経てインバータ４４の入力端子へ流れる。この電流による抵抗４２の両端の電圧降下でインバータ４３の入力信号Ｓ４２は、出力信号Ｓ４３に対して正、つまり“Ｈ”になっている。この結果、出力信号Ｓ４３は“Ｌ”となり、安定している。コンデンサ４１と抵抗４２の値で決まる一定の時間Ｔの間、この充電電流が流れると、充電が完了して電流が流れなくなる。すると、抵抗４２の両端の電圧降下も０になるので、入力信号Ｓ４２は“Ｌ”になり、出力信号Ｓ４３が “Ｈ”に反転する。この時、出力信号Ｓ４４は、“Ｌ”に反転する。次に、インバータ４３の出力端子から抵抗４２及びコンデンサ４３を経てインバータ４４の出力端子に充電電流が流れる。この充電も一定の時間Ｔの後に終了し、出力信号Ｓ４３は“Ｈ”から“Ｌ”反転し、出力信号Ｓ４４が“Ｌ”から“Ｈ”に反転する。このようにして、時間Ｔの周期で出力信号Ｓ４４は“Ｈ”と“Ｌ”を交互に繰り返す。
【００１０】
図５は、図１中のＣＰＵ４０の電源電圧とＯＳＣ４０ａの発振周波数との関係を説明する図であり、縦軸に発振周波数、及び横軸に電源電圧がとられている。
グラフＡは、発振周波数が1000kHz になるように、Ｃ41（コンデンサ４１の容量値）を２７ｐＦ、及びＲ42（抵抗４２の抵抗値）を１０ｋΩとした場合の電源電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係を示している。又、グラフＢは、発振周波数が500kHzになるように、Ｃ41を６２ｐＦ、及びＲ42を１０ｋΩとした場合の電源電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係を示している。これらのグラフＡ及びグラフＢに示されているように、電源電圧ＶＤＤが約２Ｖ以下に低下すると、ＯＳＣ４０ａ内の各インバータ４３，４４のドライブ能力が低下するので、動作速度が低下して発振周波数が低下し始める。例えば、グラフＡにおいて、電源電圧ＶＤＤがＶ１（約1.1V）になると発振周波数はｆ1(=500kHz)になる。又、グラフＢでは、電源電圧ＶＤＤがＶ２（約0.9V）になると発振周波数はｆ2(=250kHz)になる。本実施形態では、この性質を利用して電圧監視回路を構成している。
【００１１】
図６は、図１の動作を説明するためのタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照しつつ、図１の動作を説明する。
時刻ｔ１において、ＢＡＴの消耗等によって電源電圧ＶＤＤが低下し始めた時、ＯＳＣ４０ａの発振周波数は急激に低下し、クロックＳ４０の周期が急激に長くなる。クロックＳ４０の周期が長くなると、コンデンサ３２及び抵抗３３による微分回路の出力信号である微分信号Ｓ３２はパルスの間隔が長くなる。すると、半波整流信号Ｓ３４のパルスの間隔も長くなり、積分信号Ｓ３７のレベルも急激に低下する。この時、電源電圧ＶＤＤの低下によってシュミットトリガバッファ３９のヒステリシス特性の下端も低下する。このヒステリシス特性の下端が、電源電圧のレベルを反映した基準値ＶT になる。
時刻ｔ２において、積分信号Ｓ３７は基準値ＶT よりも低くなり、シュミットトリガバッファ３９の出力信号であるリセット信号Ｓ３９が“Ｈ”から“Ｌ”に変化し、ＣＰＵ４０がリセットされる。
【００１２】
以上のように、この第１の実施形態では、ＣＰＵ４０に内蔵されたＯＳＣ４０ａの発振周波数の低下に基づいて電源電圧ＶＤＤの低下を検知することによってリセット信号Ｓ３９を得ているので、ＣＰＵ４０が動作できる電源電圧ＶＤＤの最低の限界に連動してリセットすることになる。そのため、ＣＰＵ４０が動作する電源電圧の範囲を従来に比べて広くすることができる。その結果、ＢＡＴは使用時間の限界まで使用でき、従来よりも使用時間が長くなる。
【００１３】
第２の実施形態
図７は、本発明の第２の実施形態を示す電圧監視回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この電圧監視回路３０Ａでは、図１中の電圧監視回路３０に、インバータ５１と、コンデンサ５２及び抵抗５３で構成された第２の微分回路と、第２の整流手段であるダイオード５４とが追加されている。即ち、入力端子３１はインバータ５１の入力端子に接続されている。インバータ５１の第１の電源電圧入力端子は電源電圧ＶＤＤに接続され、該インバータ５１の第２の電源電圧入力端子がグランドに接続されている。インバータ５１は、クロックＳ４０を反転して反転クロックＳ５１を生成する機能を有している。インバータ５１の出力端子は、コンデンサ５２を介してノードＮ３に接続されている。ノードＮ３は、抵抗５３を介してグランドに接続されている。更に、ノードＮ３は、ダイオード５４のアノードＡに接続されている。ダイオード５４のカソードＫは、合成手段であるノードＮ４を介してダイオード３４のカソードＫに接続されている。ノードＮ４は、ダイオード３４のカソードＫから出力される第１の半波整流信号とダイオード５４のカソードＫから出力される第２の半波整流信号の合成信号ＳＭを生成する機能を有している。他は、図１と同様の構成である。
【００１４】
図８は、図７の動作を説明するためのタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
図７の電圧監視回路３０Ａでは、次の点が図１の動作と異なっている。
クロックＳ４０は、インバータ５１で反転されて反転クロックＳ５１になる。反転クロックＳ５１は、第２の微分回路で微分されて微分信号Ｓ５２になる。この微分信号Ｓ５２と微分信号Ｓ３２とは、互いに逆位相になっている。微分信号Ｓ５２及び微分信号Ｓ３２はダイオード５４及びダイオード３４でそれぞれ整流され、ノードＮ４で合成されて合成信号ＳＭとなって積分回路へ送出される。この合成信号ＳＭは、図６中の半波整流信号Ｓ３４に対して倍の密度のパルスになっている。そのため、積分信号Ｓ３７は、第１の実施形態に比べてリップルが少なくなり、シュミットトリガバッファ３９におけるレベルの低下を検出する精度が向上する。又、積分回路の時定数は、第１の実施形態よりも相対的に小さくしてもよい。
【００１５】
以上のように、この第２の実施形態では、第１の実施形態の利点に加え、積分信号Ｓ３７のリップルが第１の実施形態に比べて少なくなるので、積分信号Ｓ３７のレベルの低下を検出する精度が向上する。更に、積分回路の時定数を第１の実施形態よりも相対的に小さくすることができるので、コンデンサ３８の容量値を小さくすることにより、この電圧監視回路のＬＳＩ（大規模集積回路）化が容易にできる。
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ） 実施形態では、電子回路はＣＰＵとしているが、クロックに基づいて動作する個別素子を組み合わせた論理回路でもよい。
（ｂ） 実施形態では、リセット信号生成回路はシュミットトリガバッファとしているが、例えば積分信号Ｓ３７を電源電圧ＶＤＤの低下に対応して設定した基準値と比較するコンパレータで構成してもよい。
【００１６】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、電子回路に内蔵された発振器の発振周波数の低下に基づいて電源電圧の低下を検知することによってリセット信号を得ているので、電子回路が動作できる電源電圧の最低の限界に連動してリセットすることになる。そのため、電子回路の動作する電源電圧の範囲を従来に比べて広くすることができる。このため、電源電圧を例えばＢＡＴから供給している場合、このＢＡＴを使用時間の限界まで使用でき、従来よりも使用時間を長くできる。
第２の発明によれば、第１の発明の効果に加え、積分信号のリップルは第１の発明に比べて少なくなるので、積分信号のレベルの低下を検出する精度を向上できる。更に、積分回路の時定数を第１の発明よりも相対的に小さくすることができるので、積分回路を構成するコンデンサの容量値を小さくすることにより、この電圧監視回路を容易にＬＳＩ化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電圧監視回路の回路図である。
【図２】従来の電圧監視回路の回路図である。
【図３】図２のタイムチャートである。
【図４】図１中のＯＳＣ４０ａの回路図である。
【図５】図１中のＣＰＵの電源電圧と発振周波数との関係を説明する図である。
【図６】図１のタイムチャートである。
【図７】本発明の第２の実施形態の電圧監視回路の回路図である。
【図８】図７のタイムチャートである。
【符号の説明】
１０，３０，３０Ａ 電圧監視回路
２０，４０ マイクロコンピュータ（電子回路）
２０ａ，４０ａ 発振器
３２，５２ コンデンサ（微分回路）
３３，５３ 抵抗（微分回路）
３４，５４ ダイオード（整流手段）
３５ ダイオード（積分回路）
３６，３７ 抵抗（積分回路）
３８ コンデンサ（積分回路）
３９ シュミットトリガバッファ（リセット信号生成回路）
５１ インバータ
Ｎ４ ノード（合成手段）
ＶＤＤ 電源電圧
Claims (2)
- 正常な電源電圧が与えられた場合に抵抗とコンデンサとで決定される固有の発振周波数で発振する発振器を内蔵して該発振周波数に基づくクロックにタイミング制御された動作を行う電子回路に対し、前記電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成して与える電圧監視回路において、
前記クロックを微分して微分信号を生成する微分回路と、
前記微分信号を整流して半波整流信号を生成する整流手段と、
前記半波整流信号を積分して積分信号を生成する積分回路と、
前記積分信号の値を前記電源電圧のレベルを反映した基準値と比較し、該積分信号の値が該基準値よりも低い場合は、前記電源電圧の低下によって前記発振周波数が低下したと判断して前記リセット信号を出力するリセット信号生成回路とを、
備えたことを特徴とする電圧監視回路。 - 正常な電源電圧が与えられた場合に抵抗とコンデンサとで決定される固有の発振周波数で発振する発振器を内蔵して該発振周波数に基づくクロックにタイミング制御された動作を行う電子回路に対し、前記電源電圧を監視して該電源電圧が所定の値よりも低下した時にリセット信号を生成して与える電圧監視回路において、
前記クロックを微分して第１の微分信号を生成する第１の微分回路と、
前記第１の微分信号を整流して第１の半波整流信号を生成する第１の整流手段と、
前記クロックを反転して反転クロックを生成するインバータと、
前記反転クロックを微分して第２の微分信号を生成する第２の微分回路と、
前記第２の微分信号を整流して第２の半波整流信号を生成する第２の整流手段と、
前記第１及び第２の半波整流信号の合成信号を生成する合成手段と、
前記合成信号を積分して積分信号を生成する積分回路と、
前記積分信号の値を前記電源電圧のレベルを反映した基準値と比較し、該積分信号の値が該基準値よりも低い場合は、前記電源電圧の低下によって前記発振周波数が低下したと判断して前記リセット信号を出力するリセット信号生成回路とを、
備えたことを特徴とする電圧監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22088696A JP3706207B2 (ja) | 1996-08-22 | 1996-08-22 | 電圧監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22088696A JP3706207B2 (ja) | 1996-08-22 | 1996-08-22 | 電圧監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1062456A JPH1062456A (ja) | 1998-03-06 |
| JP3706207B2 true JP3706207B2 (ja) | 2005-10-12 |
Family
ID=16758085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22088696A Expired - Fee Related JP3706207B2 (ja) | 1996-08-22 | 1996-08-22 | 電圧監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3706207B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120122985A (ko) * | 2011-04-29 | 2012-11-07 | 페어차일드 세미컨덕터 코포레이션 | 복수 전원 전압의 검출 회로 및 검출 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT411412B (de) * | 2000-05-31 | 2003-12-29 | Siemens Ag Oesterreich | Pufferschaltung |
| US6985811B2 (en) * | 2001-10-30 | 2006-01-10 | Sirf Technology, Inc. | Method and apparatus for real time clock (RTC) brownout detection |
| US8456243B2 (en) | 2010-03-26 | 2013-06-04 | Microchip Technology Incorporated | Failsafe oscillator monitor and alarm |
| JP6590397B2 (ja) * | 2015-03-20 | 2019-10-16 | Ｎｅｃプラットフォームズ株式会社 | 電源監視システム |
| CN107179433A (zh) * | 2017-06-07 | 2017-09-19 | 上海乐野网络科技有限公司 | 一种电压监测电路 |
-
1996
- 1996-08-22 JP JP22088696A patent/JP3706207B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120122985A (ko) * | 2011-04-29 | 2012-11-07 | 페어차일드 세미컨덕터 코포레이션 | 복수 전원 전압의 검출 회로 및 검출 방법 |
| KR101959926B1 (ko) | 2011-04-29 | 2019-03-19 | 페어차일드 세미컨덕터 코포레이션 | 복수 전원 전압의 검출 회로 및 검출 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1062456A (ja) | 1998-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050719 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050728 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080805 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |