JPH1062456A - 電圧監視回路 - Google Patents
電圧監視回路Info
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- JPH1062456A JPH1062456A JP8220886A JP22088696A JPH1062456A JP H1062456 A JPH1062456 A JP H1062456A JP 8220886 A JP8220886 A JP 8220886A JP 22088696 A JP22088696 A JP 22088696A JP H1062456 A JPH1062456 A JP H1062456A
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- power supply
- supply voltage
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Abstract
(57)【要約】
【課題】 電子回路が正常に動作する電源電圧が最低値
になった時に該電子回路をリセットする電圧監視回路を
提供する。 【解決手段】 バッテリの消耗によって電源電圧ＶＤＤ
が低下し始めた時、発振器４０ａの発振周波数は急激に
低下し、クロックＳ４０の周期が急激に長くなる。クロ
ックＳ４０の周期が長くなると、コンデンサ３２及び抵
抗３３による微分回路の出力信号である微分信号Ｓ３２
はパルスの間隔が長くなる。すると、半波整流信号Ｓ３
４のパルスの間隔も長くなり、積分信号Ｓ３７の電圧が
急激に低下する。この時、電源電圧ＶＤＤの低下によっ
てシュミットトリガバッファ３９の基準値も低下する。
そして、積分信号Ｓ３７のレベルが基準値よりも低くな
った時、シュミットトリガバッファ３９の出力信号であ
るリセット信号Ｓ３９が“Ｈ”から“Ｌ”に変化し、Ｃ
ＰＵ４０がリセットされる。
になった時に該電子回路をリセットする電圧監視回路を
提供する。 【解決手段】 バッテリの消耗によって電源電圧ＶＤＤ
が低下し始めた時、発振器４０ａの発振周波数は急激に
低下し、クロックＳ４０の周期が急激に長くなる。クロ
ックＳ４０の周期が長くなると、コンデンサ３２及び抵
抗３３による微分回路の出力信号である微分信号Ｓ３２
はパルスの間隔が長くなる。すると、半波整流信号Ｓ３
４のパルスの間隔も長くなり、積分信号Ｓ３７の電圧が
急激に低下する。この時、電源電圧ＶＤＤの低下によっ
てシュミットトリガバッファ３９の基準値も低下する。
そして、積分信号Ｓ３７のレベルが基準値よりも低くな
った時、シュミットトリガバッファ３９の出力信号であ
るリセット信号Ｓ３９が“Ｈ”から“Ｌ”に変化し、Ｃ
ＰＵ４０がリセットされる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばマイクロコ
ンピュータ等のようなクロックを発生する発振器を内蔵
した電子回路をリセットするリセット回路として用いら
れ、電源電圧を監視して該電源電圧が所定の値よりも低
下した時にリセット信号を生成する電圧監視回路に関す
るものである。
ンピュータ等のようなクロックを発生する発振器を内蔵
した電子回路をリセットするリセット回路として用いら
れ、電源電圧を監視して該電源電圧が所定の値よりも低
下した時にリセット信号を生成する電圧監視回路に関す
るものである。
【０００２】
【従来の技術】図２は、従来の電圧監視回路の一構成例
を示す回路図である。この電圧監視回路１０は、コンパ
レータ１１を有している。コンパレータ１１の第１の電
源電圧入力端子は、バッテリ（以下、ＢＡＴという）の
＋側から供給される電源電圧ＶＤＤに接続されている。
又、コンパレータ１１の第２の電源電圧入力端子は、グ
ランドに接続されている。更に、コンパレータ１１の非
反転入力端子（＋）は抵抗１２を介して電源電圧ＶＤＤ
に接続されると共に、抵抗１３を介してグランドに接続
されている。抵抗１３には、コンデンサ１４が並列接続
されている。この非反転入力端子（＋）には、電源電圧
ＶＤＤが抵抗１２と抵抗１３とで分圧された入力電圧ｉ
ｎが供給されるようになっている。コンパレータ１１の
反転入力端子（−）は抵抗１５を介してツェナ・ダイオ
ード１６のカソードＫに接続されると共に、抵抗１７を
介してグランドに接続されている。抵抗１７には、コン
デンサ１８が並列接続されている。ツェナ・ダイオード
１６のアノードＡはグランドに接続され、該ツェナ・ダ
イオード１６のカソードＫが抵抗１９を介して電源電圧
ＶＤＤに接続されている。ＢＡＴの−側は、グランドに
接続されている。この反転入力端子（−）には、ツェナ
・ダイオード１６のツェナ電圧が抵抗１５と抵抗１７と
で分圧された基準電圧Ｒｅｆが供給されるようになって
いる。
を示す回路図である。この電圧監視回路１０は、コンパ
レータ１１を有している。コンパレータ１１の第１の電
源電圧入力端子は、バッテリ（以下、ＢＡＴという）の
＋側から供給される電源電圧ＶＤＤに接続されている。
又、コンパレータ１１の第２の電源電圧入力端子は、グ
ランドに接続されている。更に、コンパレータ１１の非
反転入力端子（＋）は抵抗１２を介して電源電圧ＶＤＤ
に接続されると共に、抵抗１３を介してグランドに接続
されている。抵抗１３には、コンデンサ１４が並列接続
されている。この非反転入力端子（＋）には、電源電圧
ＶＤＤが抵抗１２と抵抗１３とで分圧された入力電圧ｉ
ｎが供給されるようになっている。コンパレータ１１の
反転入力端子（−）は抵抗１５を介してツェナ・ダイオ
ード１６のカソードＫに接続されると共に、抵抗１７を
介してグランドに接続されている。抵抗１７には、コン
デンサ１８が並列接続されている。ツェナ・ダイオード
１６のアノードＡはグランドに接続され、該ツェナ・ダ
イオード１６のカソードＫが抵抗１９を介して電源電圧
ＶＤＤに接続されている。ＢＡＴの−側は、グランドに
接続されている。この反転入力端子（−）には、ツェナ
・ダイオード１６のツェナ電圧が抵抗１５と抵抗１７と
で分圧された基準電圧Ｒｅｆが供給されるようになって
いる。
【０００３】又、コンパレータ１１の出力端子は、中央
処理装置（以下、ＣＰＵという）２０のリセット端子Ｒ
に接続されている。ＣＰＵ２０の第１の電源電圧入力端
子Ｖｄｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ
２０の第２の電源電圧入力端子Ｇは、グランドに接続さ
れている。ＣＰＵ２０に内蔵された発振器（以下、ＯＳ
Ｃという）２０ａには、外付けのコンデンサ２１及び抵
抗２２が接続されている。ＣＰＵ２０は、入力信号ＩＮ
に対してプログラムに基づいた処理を行い、出力信号Ｏ
ＵＴを出力する機能を有している。図３は、図２の動作
を説明するためのタイムチャートであり、縦軸に電圧、
及び横軸に時間がとられている。この図を参照しつつ、
図２の動作を説明する。ＣＰＵ２０は、電源電圧ＶＤＤ
がＢＡＴから供給されており、内蔵の発振器２０ａによ
って該ＣＰＵ２０の動作クロックを生成し、入力信号Ｉ
Ｎに対してプログラムに基づいた処理を行って出力信号
ＯＵＴを出力する。又、発振器２０ａは、コンデンサ２
１及び抵抗２２により発振周波数が設定されている。コ
ンパレータ１１の入力電圧ｉｎは基準電圧Ｒｅｆと比較
され、該入力電圧ｉｎが基準電圧Ｒｅｆよりも高い場合
に高レベル（以下、“Ｈ”という）の出力信号Ｓ１１を
ＣＰＵ２０のリセット端子Ｒに供給する。この時、ＣＰ
Ｕ２０は、通常の動作を行う。そして、時刻ｔ１におい
て、ＢＡＴの消耗等によって電源電圧ＶＤＤが低下し始
めた時、電源電圧ＶＤＤの低下に連動して入力電圧ｉｎ
が低下し始める。その後、時刻ｔ２において、入力電圧
ｉｎが基準電圧Ｒｅｆよりも低くなった場合に低レベル
（以下、“Ｌ”という）の出力信号Ｓ１１をＣＰＵ２０
のリセット端子Ｒに供給することにより、リセットを行
う。このように、電源電圧ＶＤＤが低下し始めた時、Ｃ
ＰＵ２０が論理的に正常に動作している時に該ＣＰＵ２
０をリセットし、出力信号ＯＵＴにエラーが出ないよう
にしている。
処理装置（以下、ＣＰＵという）２０のリセット端子Ｒ
に接続されている。ＣＰＵ２０の第１の電源電圧入力端
子Ｖｄｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ
２０の第２の電源電圧入力端子Ｇは、グランドに接続さ
れている。ＣＰＵ２０に内蔵された発振器（以下、ＯＳ
Ｃという）２０ａには、外付けのコンデンサ２１及び抵
抗２２が接続されている。ＣＰＵ２０は、入力信号ＩＮ
に対してプログラムに基づいた処理を行い、出力信号Ｏ
ＵＴを出力する機能を有している。図３は、図２の動作
を説明するためのタイムチャートであり、縦軸に電圧、
及び横軸に時間がとられている。この図を参照しつつ、
図２の動作を説明する。ＣＰＵ２０は、電源電圧ＶＤＤ
がＢＡＴから供給されており、内蔵の発振器２０ａによ
って該ＣＰＵ２０の動作クロックを生成し、入力信号Ｉ
Ｎに対してプログラムに基づいた処理を行って出力信号
ＯＵＴを出力する。又、発振器２０ａは、コンデンサ２
１及び抵抗２２により発振周波数が設定されている。コ
ンパレータ１１の入力電圧ｉｎは基準電圧Ｒｅｆと比較
され、該入力電圧ｉｎが基準電圧Ｒｅｆよりも高い場合
に高レベル（以下、“Ｈ”という）の出力信号Ｓ１１を
ＣＰＵ２０のリセット端子Ｒに供給する。この時、ＣＰ
Ｕ２０は、通常の動作を行う。そして、時刻ｔ１におい
て、ＢＡＴの消耗等によって電源電圧ＶＤＤが低下し始
めた時、電源電圧ＶＤＤの低下に連動して入力電圧ｉｎ
が低下し始める。その後、時刻ｔ２において、入力電圧
ｉｎが基準電圧Ｒｅｆよりも低くなった場合に低レベル
（以下、“Ｌ”という）の出力信号Ｓ１１をＣＰＵ２０
のリセット端子Ｒに供給することにより、リセットを行
う。このように、電源電圧ＶＤＤが低下し始めた時、Ｃ
ＰＵ２０が論理的に正常に動作している時に該ＣＰＵ２
０をリセットし、出力信号ＯＵＴにエラーが出ないよう
にしている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
電圧監視回路１０では、次のような課題があった。即
ち、入力電圧ｉｎのばらつきと基準電圧Ｒｅｆのばらつ
きが独立しているので、基準電圧Ｒｅｆは、両者のばら
つきの最悪の状態を想定して設定する必要がある。その
ため、基準電圧Ｒｅｆは、必要以上に高く設定されるこ
とがある。例えば、ＣＰＵ２０が正常に動作する下限の
電源電圧ＶＤＤを抵抗１２と抵抗１３とで分圧した入力
電圧ｉｎを１．０±０．３Ｖとし、基準電圧Ｒｅｆのば
らつきが±０．４Ｖとすると、この基準電圧Ｒｅｆは、
入力電圧ｉｎの最悪値１．３Ｖ（１．０＋０．３Ｖ）に
基準電圧Ｒｅｆのばらつきの最悪値０．４Ｖを加算した
１．７Ｖに設定されることがある。従って、入力電圧ｉ
ｎが１．７Ｖのときリセットされる場合があり、実質的
にＣＰＵ２０が正常に動作する電源電圧ＶＤＤの範囲が
狭くなる。例えば、ＣＰＵ２０は、入力電圧ｉｎが１．
０Ｖに低下するまで正常に動作するものであっても、該
入力電圧ｉｎが１．７Ｖになった時にリセットされてし
まう。そのため、この１．７Ｖの入力電圧ｉｎに対応し
た電源電圧ＶＤＤがＣＰＵ２０の実質的な動作下限電圧
になり、ＢＡＴの使用時間が真の使用限度時間よりも短
くなるという問題があった。
電圧監視回路１０では、次のような課題があった。即
ち、入力電圧ｉｎのばらつきと基準電圧Ｒｅｆのばらつ
きが独立しているので、基準電圧Ｒｅｆは、両者のばら
つきの最悪の状態を想定して設定する必要がある。その
ため、基準電圧Ｒｅｆは、必要以上に高く設定されるこ
とがある。例えば、ＣＰＵ２０が正常に動作する下限の
電源電圧ＶＤＤを抵抗１２と抵抗１３とで分圧した入力
電圧ｉｎを１．０±０．３Ｖとし、基準電圧Ｒｅｆのば
らつきが±０．４Ｖとすると、この基準電圧Ｒｅｆは、
入力電圧ｉｎの最悪値１．３Ｖ（１．０＋０．３Ｖ）に
基準電圧Ｒｅｆのばらつきの最悪値０．４Ｖを加算した
１．７Ｖに設定されることがある。従って、入力電圧ｉ
ｎが１．７Ｖのときリセットされる場合があり、実質的
にＣＰＵ２０が正常に動作する電源電圧ＶＤＤの範囲が
狭くなる。例えば、ＣＰＵ２０は、入力電圧ｉｎが１．
０Ｖに低下するまで正常に動作するものであっても、該
入力電圧ｉｎが１．７Ｖになった時にリセットされてし
まう。そのため、この１．７Ｖの入力電圧ｉｎに対応し
た電源電圧ＶＤＤがＣＰＵ２０の実質的な動作下限電圧
になり、ＢＡＴの使用時間が真の使用限度時間よりも短
くなるという問題があった。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、正常な電源電圧が与
えられた場合に抵抗とコンデンサとで決定される固有の
発振周波数で発振する発振器を内蔵して該発振周波数に
基づくクロックにタイミング制御された動作を行う電子
回路に対し、前記電源電圧を監視して該電源電圧が所定
の値よりも低下した時にリセット信号を生成して与える
電圧監視回路において、次のような手段を備えている。
即ち、前記クロックを微分して微分信号を生成する微分
回路と、前記微分信号を整流して半波整流信号を生成す
る整流手段と、前記半波整流信号を積分して積分信号を
生成する積分回路と、前記積分信号の値を前記電源電圧
のレベルを反映した基準値と比較し、該積分信号の値が
該基準値よりも低い場合は、前記電源電圧の低下によっ
て前記発振周波数が低下したと判断して前記リセット信
号を出力するリセット信号生成回路とを、備えている。
この第１の発明によれば、以上のように電圧監視回路を
構成したので、電子回路内の発振器から出力されたクロ
ックは微分回路で微分され、整流手段で半波整流信号に
なる。この半波整流信号は積分回路で積分されてリセッ
ト信号生成回路へ出力される。リセット信号生成回路に
おいて、積分信号の値は基準値と比較され、基準値以上
の場合、電子回路は通常の動作を行う。一方、積分信号
の値が基準値よりも低い場合は、リセット信号生成回路
からリセット信号が電子回路に出力され、この電子回路
がリセットされる。
に、本発明のうちの第１の発明は、正常な電源電圧が与
えられた場合に抵抗とコンデンサとで決定される固有の
発振周波数で発振する発振器を内蔵して該発振周波数に
基づくクロックにタイミング制御された動作を行う電子
回路に対し、前記電源電圧を監視して該電源電圧が所定
の値よりも低下した時にリセット信号を生成して与える
電圧監視回路において、次のような手段を備えている。
即ち、前記クロックを微分して微分信号を生成する微分
回路と、前記微分信号を整流して半波整流信号を生成す
る整流手段と、前記半波整流信号を積分して積分信号を
生成する積分回路と、前記積分信号の値を前記電源電圧
のレベルを反映した基準値と比較し、該積分信号の値が
該基準値よりも低い場合は、前記電源電圧の低下によっ
て前記発振周波数が低下したと判断して前記リセット信
号を出力するリセット信号生成回路とを、備えている。
この第１の発明によれば、以上のように電圧監視回路を
構成したので、電子回路内の発振器から出力されたクロ
ックは微分回路で微分され、整流手段で半波整流信号に
なる。この半波整流信号は積分回路で積分されてリセッ
ト信号生成回路へ出力される。リセット信号生成回路に
おいて、積分信号の値は基準値と比較され、基準値以上
の場合、電子回路は通常の動作を行う。一方、積分信号
の値が基準値よりも低い場合は、リセット信号生成回路
からリセット信号が電子回路に出力され、この電子回路
がリセットされる。
【０００６】第２の発明では、正常な電源電圧が与えら
れた場合に抵抗とコンデンサとで決定される固有の発振
周波数で発振する発振器を内蔵して該発振周波数に基づ
くクロックにタイミング制御された動作を行う電子回路
に対し、前記電源電圧を監視して該電源電圧が所定の値
よりも低下した時にリセット信号を生成して与える電圧
監視回路において、次のような手段を備えている。即
ち、前記クロックを微分して第１の微分信号を生成する
第１の微分回路と、前記第１の微分信号を整流して第１
の半波整流信号を生成する第１の整流手段と、前記クロ
ックを反転して反転クロックを生成するインバータと、
前記反転クロックを微分して第２の微分信号を生成する
第２の微分回路と、前記第２の微分信号を整流して第２
の半波整流信号を生成する第２の整流手段と、前記第１
及び第２の半波整流信号の合成信号を生成する合成手段
と、前記合成信号を積分して積分信号を生成する積分回
路と、前記積分信号の値を前記電源電圧のレベルを反映
した基準値と比較し、該積分信号の値が該基準値よりも
低い場合は、前記電源電圧の低下によって前記発振周波
数が低下したと判断して前記リセット信号を出力するリ
セット信号生成回路とを、備えている。この第２の発明
によれば、クロックは第１の微分回路で微分され、第１
の整流手段で第１の半波整流信号になる。それと同時
に、クロックはインバータで反転されて反転クロックに
なり、この反転クロックが第２の微分回路で微分され、
第２の整流手段で第２の半波整流信号になる。第１及び
第２の半波整流信号は、合成手段で合成信号になる。こ
の合成信号は積分回路で積分されてリセット信号生成回
路へ出力される。リセット信号生成回路において、積分
信号の値は基準値と比較され、基準値以上の場合、電子
回路は通常の動作を行う。一方、積分信号の値が基準値
よりも低い場合は、リセット信号生成回路からリセット
信号が電子回路に出力され、この電子回路がリセットさ
れる。従って、前記課題を解決できるのである。
れた場合に抵抗とコンデンサとで決定される固有の発振
周波数で発振する発振器を内蔵して該発振周波数に基づ
くクロックにタイミング制御された動作を行う電子回路
に対し、前記電源電圧を監視して該電源電圧が所定の値
よりも低下した時にリセット信号を生成して与える電圧
監視回路において、次のような手段を備えている。即
ち、前記クロックを微分して第１の微分信号を生成する
第１の微分回路と、前記第１の微分信号を整流して第１
の半波整流信号を生成する第１の整流手段と、前記クロ
ックを反転して反転クロックを生成するインバータと、
前記反転クロックを微分して第２の微分信号を生成する
第２の微分回路と、前記第２の微分信号を整流して第２
の半波整流信号を生成する第２の整流手段と、前記第１
及び第２の半波整流信号の合成信号を生成する合成手段
と、前記合成信号を積分して積分信号を生成する積分回
路と、前記積分信号の値を前記電源電圧のレベルを反映
した基準値と比較し、該積分信号の値が該基準値よりも
低い場合は、前記電源電圧の低下によって前記発振周波
数が低下したと判断して前記リセット信号を出力するリ
セット信号生成回路とを、備えている。この第２の発明
によれば、クロックは第１の微分回路で微分され、第１
の整流手段で第１の半波整流信号になる。それと同時
に、クロックはインバータで反転されて反転クロックに
なり、この反転クロックが第２の微分回路で微分され、
第２の整流手段で第２の半波整流信号になる。第１及び
第２の半波整流信号は、合成手段で合成信号になる。こ
の合成信号は積分回路で積分されてリセット信号生成回
路へ出力される。リセット信号生成回路において、積分
信号の値は基準値と比較され、基準値以上の場合、電子
回路は通常の動作を行う。一方、積分信号の値が基準値
よりも低い場合は、リセット信号生成回路からリセット
信号が電子回路に出力され、この電子回路がリセットさ
れる。従って、前記課題を解決できるのである。
【０００７】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す電圧監視回路の
回路図である。この電圧監視回路３０は、電子回路（例
えば、ＣＰＵ）４０から出力されたクロックＳ４０を入
力する入力端子３１を有している。入力端子３１は、コ
ンデンサ３２を介してノードＮ１に接続されている。ノ
ードＮ１は、抵抗３３を介してグランドに接続されてい
る。これらのコンデンサ３２と抵抗３３とでクロックＳ
４０を微分して微分信号Ｓ３２を生成する微分回路が構
成されている。更に、ノードＮ１は、整流手段であるダ
イオード３４のアノードＡに接続されている。ダイオー
ド３４は、微分信号Ｓ３２を整流して半波整流信号Ｓ３
４を生成する機能を有している。ダイオード３４のカソ
ードＫは、ダイオード３５のアノードＡに接続されると
共に、抵抗３６を介してダイオード３５のカソードＫに
接続されている。ダイオード３５のカソードＫは、抵抗
３７を介してノードＮ２に接続されている。ノードＮ２
は、コンデンサ３８を介してグランドに接続されてい
る。これらのダイオード３５と抵抗３６，３７とコンデ
ンサ３８とで、充電時定数がＲ37×Ｃ38、及び放電時定
数が（Ｒ36＋Ｒ37）×Ｃ38の積分回路が構成されてい
る。但し、Ｒ36は抵抗３６の抵抗値、Ｒ37は抵抗３７の
抵抗値、Ｃ38はコンデンサ３８の容量値である。この積
分回路は、半波整流信号Ｓ３４を積分して積分信号Ｓ３
７を生成する回路である。更に、ノードＮ２は、リセッ
ト信号生成回路であるシュミットトリガバッファ３９の
入力端子に接続されている。シュミットトリガバッファ
３９の出力端子は、ＣＰＵ４０のリセット端子Ｒに接続
されている。シュミットトリガバッファ３９の第１の電
源電圧入力端子は、ＢＡＴの＋側から供給される電源電
圧ＶＤＤに接続されている。又、シュミットトリガバッ
ファ３９の第２の電源電圧入力端子は、グランドに接続
されている。このシュミットトリガバッファ３９は、積
分信号Ｓ３７の値を電源電圧ＶＤＤのレベルを反映した
基準値ＶT と比較し、該積分信号Ｓ３７の値が該基準値
ＶT よりも低い場合は、電源電圧ＶＤＤの低下によって
ＯＳＣ４０ａの発振周波数が低下したと判断してリセッ
ト信号Ｓ３９を出力する機能を有している。
回路図である。この電圧監視回路３０は、電子回路（例
えば、ＣＰＵ）４０から出力されたクロックＳ４０を入
力する入力端子３１を有している。入力端子３１は、コ
ンデンサ３２を介してノードＮ１に接続されている。ノ
ードＮ１は、抵抗３３を介してグランドに接続されてい
る。これらのコンデンサ３２と抵抗３３とでクロックＳ
４０を微分して微分信号Ｓ３２を生成する微分回路が構
成されている。更に、ノードＮ１は、整流手段であるダ
イオード３４のアノードＡに接続されている。ダイオー
ド３４は、微分信号Ｓ３２を整流して半波整流信号Ｓ３
４を生成する機能を有している。ダイオード３４のカソ
ードＫは、ダイオード３５のアノードＡに接続されると
共に、抵抗３６を介してダイオード３５のカソードＫに
接続されている。ダイオード３５のカソードＫは、抵抗
３７を介してノードＮ２に接続されている。ノードＮ２
は、コンデンサ３８を介してグランドに接続されてい
る。これらのダイオード３５と抵抗３６，３７とコンデ
ンサ３８とで、充電時定数がＲ37×Ｃ38、及び放電時定
数が（Ｒ36＋Ｒ37）×Ｃ38の積分回路が構成されてい
る。但し、Ｒ36は抵抗３６の抵抗値、Ｒ37は抵抗３７の
抵抗値、Ｃ38はコンデンサ３８の容量値である。この積
分回路は、半波整流信号Ｓ３４を積分して積分信号Ｓ３
７を生成する回路である。更に、ノードＮ２は、リセッ
ト信号生成回路であるシュミットトリガバッファ３９の
入力端子に接続されている。シュミットトリガバッファ
３９の出力端子は、ＣＰＵ４０のリセット端子Ｒに接続
されている。シュミットトリガバッファ３９の第１の電
源電圧入力端子は、ＢＡＴの＋側から供給される電源電
圧ＶＤＤに接続されている。又、シュミットトリガバッ
ファ３９の第２の電源電圧入力端子は、グランドに接続
されている。このシュミットトリガバッファ３９は、積
分信号Ｓ３７の値を電源電圧ＶＤＤのレベルを反映した
基準値ＶT と比較し、該積分信号Ｓ３７の値が該基準値
ＶT よりも低い場合は、電源電圧ＶＤＤの低下によって
ＯＳＣ４０ａの発振周波数が低下したと判断してリセッ
ト信号Ｓ３９を出力する機能を有している。
【０００８】ＣＰＵ４０の第１の電源電圧入力端子Ｖｄ
ｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ４０の
第２の電源電圧入力端子Ｇは、グランドに接続されてい
る。ＣＰＵ４０に内蔵されたＯＳＣ４０ａには、外付け
のコンデンサ４１及び抵抗４２が接続されている。これ
らのコンデンサ４１と抵抗４２とでＯＳＣ４０ａの発振
周波数が決定される。ＯＳＣ４０ａの出力信号は、バッ
ファ４０ｂを経て前記クロックＳ４０として出力され
る。このＣＰＵ４０は、入力信号ＩＮに対してプログラ
ムに基づいた処理を行い、出力信号ＯＵＴを出力する機
能を有している。図４は、図１中のＯＳＣ４０ａの一例
を示す回路図である。このＯＳＣ４０ａは、インバータ
４３，４４を有している。インバータ４３の入力端子と
出力端子は、抵抗４２を介して接続されている。更に、
インバータ４３の出力端子は、インバータ４４の入力端
子に接続されている。インバータ４４の出力端子は、コ
ンデンサ４１を介してインバータ４３の入力端子に接続
されている。
ｄは、電源電圧ＶＤＤに接続されている。ＣＰＵ４０の
第２の電源電圧入力端子Ｇは、グランドに接続されてい
る。ＣＰＵ４０に内蔵されたＯＳＣ４０ａには、外付け
のコンデンサ４１及び抵抗４２が接続されている。これ
らのコンデンサ４１と抵抗４２とでＯＳＣ４０ａの発振
周波数が決定される。ＯＳＣ４０ａの出力信号は、バッ
ファ４０ｂを経て前記クロックＳ４０として出力され
る。このＣＰＵ４０は、入力信号ＩＮに対してプログラ
ムに基づいた処理を行い、出力信号ＯＵＴを出力する機
能を有している。図４は、図１中のＯＳＣ４０ａの一例
を示す回路図である。このＯＳＣ４０ａは、インバータ
４３，４４を有している。インバータ４３の入力端子と
出力端子は、抵抗４２を介して接続されている。更に、
インバータ４３の出力端子は、インバータ４４の入力端
子に接続されている。インバータ４４の出力端子は、コ
ンデンサ４１を介してインバータ４３の入力端子に接続
されている。
【０００９】このＯＳＣ４０ａでは、インバータ４４の
出力信号Ｓ４４が“Ｈ”になっているとすると、インバ
ータ４３の出力信号Ｓ４３は“Ｌ”である。この時、コ
ンデンサ４１の充電電流は、インバータ４４の出力端子
からコンデンサ４１及び抵抗４２を経てインバータ４４
の入力端子へ流れる。この電流による抵抗４２の両端の
電圧降下でインバータ４３の入力信号Ｓ４２は、出力信
号Ｓ４３に対して正、つまり“Ｈ”になっている。この
結果、出力信号Ｓ４３は“Ｌ”となり、安定している。
コンデンサ４１と抵抗４２の値で決まる一定の時間Ｔの
間、この充電電流が流れると、充電が完了して電流が流
れなくなる。すると、抵抗４２の両端の電圧降下も０に
なるので、入力信号Ｓ４２は“Ｌ”になり、出力信号Ｓ
４３が“Ｈ”に反転する。この時、出力信号Ｓ４４は、
“Ｌ”に反転する。次に、インバータ４３の出力端子か
ら抵抗４２及びコンデンサ４３を経てインバータ４４の
出力端子に充電電流が流れる。この充電も一定の時間Ｔ
の後に終了し、出力信号Ｓ４３は“Ｈ”から“Ｌ”反転
し、出力信号Ｓ４４が“Ｌ”から“Ｈ”に反転する。こ
のようにして、時間Ｔの周期で出力信号Ｓ４４は“Ｈ”
と“Ｌ”を交互に繰り返す。
出力信号Ｓ４４が“Ｈ”になっているとすると、インバ
ータ４３の出力信号Ｓ４３は“Ｌ”である。この時、コ
ンデンサ４１の充電電流は、インバータ４４の出力端子
からコンデンサ４１及び抵抗４２を経てインバータ４４
の入力端子へ流れる。この電流による抵抗４２の両端の
電圧降下でインバータ４３の入力信号Ｓ４２は、出力信
号Ｓ４３に対して正、つまり“Ｈ”になっている。この
結果、出力信号Ｓ４３は“Ｌ”となり、安定している。
コンデンサ４１と抵抗４２の値で決まる一定の時間Ｔの
間、この充電電流が流れると、充電が完了して電流が流
れなくなる。すると、抵抗４２の両端の電圧降下も０に
なるので、入力信号Ｓ４２は“Ｌ”になり、出力信号Ｓ
４３が“Ｈ”に反転する。この時、出力信号Ｓ４４は、
“Ｌ”に反転する。次に、インバータ４３の出力端子か
ら抵抗４２及びコンデンサ４３を経てインバータ４４の
出力端子に充電電流が流れる。この充電も一定の時間Ｔ
の後に終了し、出力信号Ｓ４３は“Ｈ”から“Ｌ”反転
し、出力信号Ｓ４４が“Ｌ”から“Ｈ”に反転する。こ
のようにして、時間Ｔの周期で出力信号Ｓ４４は“Ｈ”
と“Ｌ”を交互に繰り返す。
【００１０】図５は、図１中のＣＰＵ４０の電源電圧と
ＯＳＣ４０ａの発振周波数との関係を説明する図であ
り、縦軸に発振周波数、及び横軸に電源電圧がとられて
いる。グラフＡは、発振周波数が1000kHz になるよう
に、Ｃ41（コンデンサ４１の容量値）を２７ｐＦ、及び
Ｒ42（抵抗４２の抵抗値）を１０ｋΩとした場合の電源
電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係を示し
ている。又、グラフＢは、発振周波数が500kHzになるよ
うに、Ｃ41を６２ｐＦ、及びＲ42を１０ｋΩとした場合
の電源電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係
を示している。これらのグラフＡ及びグラフＢに示され
ているように、電源電圧ＶＤＤが約２Ｖ以下に低下する
と、ＯＳＣ４０ａ内の各インバータ４３，４４のドライ
ブ能力が低下するので、動作速度が低下して発振周波数
が低下し始める。例えば、グラフＡにおいて、電源電圧
ＶＤＤがＶ１（約1.1V）になると発振周波数はｆ1(=500
kHz)になる。又、グラフＢでは、電源電圧ＶＤＤがＶ２
（約0.9V）になると発振周波数はｆ2(=250kHz)になる。
本実施形態では、この性質を利用して電圧監視回路を構
成している。
ＯＳＣ４０ａの発振周波数との関係を説明する図であ
り、縦軸に発振周波数、及び横軸に電源電圧がとられて
いる。グラフＡは、発振周波数が1000kHz になるよう
に、Ｃ41（コンデンサ４１の容量値）を２７ｐＦ、及び
Ｒ42（抵抗４２の抵抗値）を１０ｋΩとした場合の電源
電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係を示し
ている。又、グラフＢは、発振周波数が500kHzになるよ
うに、Ｃ41を６２ｐＦ、及びＲ42を１０ｋΩとした場合
の電源電圧ＶＤＤとＯＳＣ４０ａの発振周波数との関係
を示している。これらのグラフＡ及びグラフＢに示され
ているように、電源電圧ＶＤＤが約２Ｖ以下に低下する
と、ＯＳＣ４０ａ内の各インバータ４３，４４のドライ
ブ能力が低下するので、動作速度が低下して発振周波数
が低下し始める。例えば、グラフＡにおいて、電源電圧
ＶＤＤがＶ１（約1.1V）になると発振周波数はｆ1(=500
kHz)になる。又、グラフＢでは、電源電圧ＶＤＤがＶ２
（約0.9V）になると発振周波数はｆ2(=250kHz)になる。
本実施形態では、この性質を利用して電圧監視回路を構
成している。
【００１１】図６は、図１の動作を説明するためのタイ
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。この図を参照しつつ、図１の動作を説明す
る。時刻ｔ１において、ＢＡＴの消耗等によって電源電
圧ＶＤＤが低下し始めた時、ＯＳＣ４０ａの発振周波数
は急激に低下し、クロックＳ４０の周期が急激に長くな
る。クロックＳ４０の周期が長くなると、コンデンサ３
２及び抵抗３３による微分回路の出力信号である微分信
号Ｓ３２はパルスの間隔が長くなる。すると、半波整流
信号Ｓ３４のパルスの間隔も長くなり、積分信号Ｓ３７
のレベルも急激に低下する。この時、電源電圧ＶＤＤの
低下によってシュミットトリガバッファ３９のヒステリ
シス特性の下端も低下する。このヒステリシス特性の下
端が、電源電圧のレベルを反映した基準値ＶT になる。
時刻ｔ２において、積分信号Ｓ３７は基準値ＶT よりも
低くなり、シュミットトリガバッファ３９の出力信号で
あるリセット信号Ｓ３９が“Ｈ”から“Ｌ”に変化し、
ＣＰＵ４０がリセットされる。
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。この図を参照しつつ、図１の動作を説明す
る。時刻ｔ１において、ＢＡＴの消耗等によって電源電
圧ＶＤＤが低下し始めた時、ＯＳＣ４０ａの発振周波数
は急激に低下し、クロックＳ４０の周期が急激に長くな
る。クロックＳ４０の周期が長くなると、コンデンサ３
２及び抵抗３３による微分回路の出力信号である微分信
号Ｓ３２はパルスの間隔が長くなる。すると、半波整流
信号Ｓ３４のパルスの間隔も長くなり、積分信号Ｓ３７
のレベルも急激に低下する。この時、電源電圧ＶＤＤの
低下によってシュミットトリガバッファ３９のヒステリ
シス特性の下端も低下する。このヒステリシス特性の下
端が、電源電圧のレベルを反映した基準値ＶT になる。
時刻ｔ２において、積分信号Ｓ３７は基準値ＶT よりも
低くなり、シュミットトリガバッファ３９の出力信号で
あるリセット信号Ｓ３９が“Ｈ”から“Ｌ”に変化し、
ＣＰＵ４０がリセットされる。
【００１２】以上のように、この第１の実施形態では、
ＣＰＵ４０に内蔵されたＯＳＣ４０ａの発振周波数の低
下に基づいて電源電圧ＶＤＤの低下を検知することによ
ってリセット信号Ｓ３９を得ているので、ＣＰＵ４０が
動作できる電源電圧ＶＤＤの最低の限界に連動してリセ
ットすることになる。そのため、ＣＰＵ４０が動作する
電源電圧の範囲を従来に比べて広くすることができる。
その結果、ＢＡＴは使用時間の限界まで使用でき、従来
よりも使用時間が長くなる。
ＣＰＵ４０に内蔵されたＯＳＣ４０ａの発振周波数の低
下に基づいて電源電圧ＶＤＤの低下を検知することによ
ってリセット信号Ｓ３９を得ているので、ＣＰＵ４０が
動作できる電源電圧ＶＤＤの最低の限界に連動してリセ
ットすることになる。そのため、ＣＰＵ４０が動作する
電源電圧の範囲を従来に比べて広くすることができる。
その結果、ＢＡＴは使用時間の限界まで使用でき、従来
よりも使用時間が長くなる。
【００１３】第２の実施形態 図７は、本発明の第２の実施形態を示す電圧監視回路の
回路図であり、第１の実施形態を示す図１中の要素と共
通の要素には共通の符号が付されている。この電圧監視
回路３０Ａでは、図１中の電圧監視回路３０に、インバ
ータ５１と、コンデンサ５２及び抵抗５３で構成された
第２の微分回路と、第２の整流手段であるダイオード５
４とが追加されている。即ち、入力端子３１はインバー
タ５１の入力端子に接続されている。インバータ５１の
第１の電源電圧入力端子は電源電圧ＶＤＤに接続され、
該インバータ５１の第２の電源電圧入力端子がグランド
に接続されている。インバータ５１は、クロックＳ４０
を反転して反転クロックＳ５１を生成する機能を有して
いる。インバータ５１の出力端子は、コンデンサ５２を
介してノードＮ３に接続されている。ノードＮ３は、抵
抗５３を介してグランドに接続されている。更に、ノー
ドＮ３は、ダイオード５４のアノードＡに接続されてい
る。ダイオード５４のカソードＫは、合成手段であるノ
ードＮ４を介してダイオード３４のカソードＫに接続さ
れている。ノードＮ４は、ダイオード３４のカソードＫ
から出力される第１の半波整流信号とダイオード５４の
カソードＫから出力される第２の半波整流信号の合成信
号ＳＭを生成する機能を有している。他は、図１と同様
の構成である。
回路図であり、第１の実施形態を示す図１中の要素と共
通の要素には共通の符号が付されている。この電圧監視
回路３０Ａでは、図１中の電圧監視回路３０に、インバ
ータ５１と、コンデンサ５２及び抵抗５３で構成された
第２の微分回路と、第２の整流手段であるダイオード５
４とが追加されている。即ち、入力端子３１はインバー
タ５１の入力端子に接続されている。インバータ５１の
第１の電源電圧入力端子は電源電圧ＶＤＤに接続され、
該インバータ５１の第２の電源電圧入力端子がグランド
に接続されている。インバータ５１は、クロックＳ４０
を反転して反転クロックＳ５１を生成する機能を有して
いる。インバータ５１の出力端子は、コンデンサ５２を
介してノードＮ３に接続されている。ノードＮ３は、抵
抗５３を介してグランドに接続されている。更に、ノー
ドＮ３は、ダイオード５４のアノードＡに接続されてい
る。ダイオード５４のカソードＫは、合成手段であるノ
ードＮ４を介してダイオード３４のカソードＫに接続さ
れている。ノードＮ４は、ダイオード３４のカソードＫ
から出力される第１の半波整流信号とダイオード５４の
カソードＫから出力される第２の半波整流信号の合成信
号ＳＭを生成する機能を有している。他は、図１と同様
の構成である。
【００１４】図８は、図７の動作を説明するためのタイ
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。図７の電圧監視回路３０Ａでは、次の点が図
１の動作と異なっている。クロックＳ４０は、インバー
タ５１で反転されて反転クロックＳ５１になる。反転ク
ロックＳ５１は、第２の微分回路で微分されて微分信号
Ｓ５２になる。この微分信号Ｓ５２と微分信号Ｓ３２と
は、互いに逆位相になっている。微分信号Ｓ５２及び微
分信号Ｓ３２はダイオード５４及びダイオード３４でそ
れぞれ整流され、ノードＮ４で合成されて合成信号ＳＭ
となって積分回路へ送出される。この合成信号ＳＭは、
図６中の半波整流信号Ｓ３４に対して倍の密度のパルス
になっている。そのため、積分信号Ｓ３７は、第１の実
施形態に比べてリップルが少なくなり、シュミットトリ
ガバッファ３９におけるレベルの低下を検出する精度が
向上する。又、積分回路の時定数は、第１の実施形態よ
りも相対的に小さくしてもよい。
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。図７の電圧監視回路３０Ａでは、次の点が図
１の動作と異なっている。クロックＳ４０は、インバー
タ５１で反転されて反転クロックＳ５１になる。反転ク
ロックＳ５１は、第２の微分回路で微分されて微分信号
Ｓ５２になる。この微分信号Ｓ５２と微分信号Ｓ３２と
は、互いに逆位相になっている。微分信号Ｓ５２及び微
分信号Ｓ３２はダイオード５４及びダイオード３４でそ
れぞれ整流され、ノードＮ４で合成されて合成信号ＳＭ
となって積分回路へ送出される。この合成信号ＳＭは、
図６中の半波整流信号Ｓ３４に対して倍の密度のパルス
になっている。そのため、積分信号Ｓ３７は、第１の実
施形態に比べてリップルが少なくなり、シュミットトリ
ガバッファ３９におけるレベルの低下を検出する精度が
向上する。又、積分回路の時定数は、第１の実施形態よ
りも相対的に小さくしてもよい。
【００１５】以上のように、この第２の実施形態では、
第１の実施形態の利点に加え、積分信号Ｓ３７のリップ
ルが第１の実施形態に比べて少なくなるので、積分信号
Ｓ３７のレベルの低下を検出する精度が向上する。更
に、積分回路の時定数を第１の実施形態よりも相対的に
小さくすることができるので、コンデンサ３８の容量値
を小さくすることにより、この電圧監視回路のＬＳＩ
（大規模集積回路）化が容易にできる。尚、本発明は上
記実施形態に限定されず、種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。 （ａ） 実施形態では、電子回路はＣＰＵとしている
が、クロックに基づいて動作する個別素子を組み合わせ
た論理回路でもよい。 （ｂ） 実施形態では、リセット信号生成回路はシュミ
ットトリガバッファとしているが、例えば積分信号Ｓ３
７を電源電圧ＶＤＤの低下に対応して設定した基準値と
比較するコンパレータで構成してもよい。
第１の実施形態の利点に加え、積分信号Ｓ３７のリップ
ルが第１の実施形態に比べて少なくなるので、積分信号
Ｓ３７のレベルの低下を検出する精度が向上する。更
に、積分回路の時定数を第１の実施形態よりも相対的に
小さくすることができるので、コンデンサ３８の容量値
を小さくすることにより、この電圧監視回路のＬＳＩ
（大規模集積回路）化が容易にできる。尚、本発明は上
記実施形態に限定されず、種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。 （ａ） 実施形態では、電子回路はＣＰＵとしている
が、クロックに基づいて動作する個別素子を組み合わせ
た論理回路でもよい。 （ｂ） 実施形態では、リセット信号生成回路はシュミ
ットトリガバッファとしているが、例えば積分信号Ｓ３
７を電源電圧ＶＤＤの低下に対応して設定した基準値と
比較するコンパレータで構成してもよい。
【００１６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、電子回路に内蔵された発振器の発振周波数の
低下に基づいて電源電圧の低下を検知することによって
リセット信号を得ているので、電子回路が動作できる電
源電圧の最低の限界に連動してリセットすることにな
る。そのため、電子回路の動作する電源電圧の範囲を従
来に比べて広くすることができる。このため、電源電圧
を例えばＢＡＴから供給している場合、このＢＡＴを使
用時間の限界まで使用でき、従来よりも使用時間を長く
できる。第２の発明によれば、第１の発明の効果に加
え、積分信号のリップルは第１の発明に比べて少なくな
るので、積分信号のレベルの低下を検出する精度を向上
できる。更に、積分回路の時定数を第１の発明よりも相
対的に小さくすることができるので、積分回路を構成す
るコンデンサの容量値を小さくすることにより、この電
圧監視回路を容易にＬＳＩ化できる。
によれば、電子回路に内蔵された発振器の発振周波数の
低下に基づいて電源電圧の低下を検知することによって
リセット信号を得ているので、電子回路が動作できる電
源電圧の最低の限界に連動してリセットすることにな
る。そのため、電子回路の動作する電源電圧の範囲を従
来に比べて広くすることができる。このため、電源電圧
を例えばＢＡＴから供給している場合、このＢＡＴを使
用時間の限界まで使用でき、従来よりも使用時間を長く
できる。第２の発明によれば、第１の発明の効果に加
え、積分信号のリップルは第１の発明に比べて少なくな
るので、積分信号のレベルの低下を検出する精度を向上
できる。更に、積分回路の時定数を第１の発明よりも相
対的に小さくすることができるので、積分回路を構成す
るコンデンサの容量値を小さくすることにより、この電
圧監視回路を容易にＬＳＩ化できる。
【図１】本発明の第１の実施形態の電圧監視回路の回路
図である。
図である。
【図２】従来の電圧監視回路の回路図である。
【図３】図２のタイムチャートである。
【図４】図１中のＯＳＣ４０ａの回路図である。
【図５】図１中のＣＰＵの電源電圧と発振周波数との関
係を説明する図である。
係を説明する図である。
【図６】図１のタイムチャートである。
【図７】本発明の第２の実施形態の電圧監視回路の回路
図である。
図である。
【図８】図７のタイムチャートである。
１０，３０，３０Ａ 電圧監視回路 ２０，４０ マイクロコンピュータ（電子回
路） ２０ａ，４０ａ 発振器 ３２，５２ コンデンサ（微分回路） ３３，５３ 抵抗（微分回路） ３４，５４ ダイオード（整流手段） ３５ ダイオード（積分回路） ３６，３７ 抵抗（積分回路） ３８ コンデンサ（積分回路） ３９ シュミットトリガバッファ（リセ
ット信号生成回路） ５１ インバータ Ｎ４ ノード（合成手段） ＶＤＤ 電源電圧
路） ２０ａ，４０ａ 発振器 ３２，５２ コンデンサ（微分回路） ３３，５３ 抵抗（微分回路） ３４，５４ ダイオード（整流手段） ３５ ダイオード（積分回路） ３６，３７ 抵抗（積分回路） ３８ コンデンサ（積分回路） ３９ シュミットトリガバッファ（リセ
ット信号生成回路） ５１ インバータ Ｎ４ ノード（合成手段） ＶＤＤ 電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｊ 7/00 ３０２ Ｇ０６Ｆ 1/00 ３３３Ｄ
Claims (2)
- 【請求項１】 正常な電源電圧が与えられた場合に抵抗
とコンデンサとで決定される固有の発振周波数で発振す
る発振器を内蔵して該発振周波数に基づくクロックにタ
イミング制御された動作を行う電子回路に対し、前記電
源電圧を監視して該電源電圧が所定の値よりも低下した
時にリセット信号を生成して与える電圧監視回路におい
て、 前記クロックを微分して微分信号を生成する微分回路
と、 前記微分信号を整流して半波整流信号を生成する整流手
段と、 前記半波整流信号を積分して積分信号を生成する積分回
路と、 前記積分信号の値を前記電源電圧のレベルを反映した基
準値と比較し、該積分信号の値が該基準値よりも低い場
合は、前記電源電圧の低下によって前記発振周波数が低
下したと判断して前記リセット信号を出力するリセット
信号生成回路とを、 備えたことを特徴とする電圧監視回路。 - 【請求項２】 正常な電源電圧が与えられた場合に抵抗
とコンデンサとで決定される固有の発振周波数で発振す
る発振器を内蔵して該発振周波数に基づくクロックにタ
イミング制御された動作を行う電子回路に対し、前記電
源電圧を監視して該電源電圧が所定の値よりも低下した
時にリセット信号を生成して与える電圧監視回路におい
て、 前記クロックを微分して第１の微分信号を生成する第１
の微分回路と、 前記第１の微分信号を整流して第１の半波整流信号を生
成する第１の整流手段と、 前記クロックを反転して反転クロックを生成するインバ
ータと、 前記反転クロックを微分して第２の微分信号を生成する
第２の微分回路と、 前記第２の微分信号を整流して第２の半波整流信号を生
成する第２の整流手段と、 前記第１及び第２の半波整流信号の合成信号を生成する
合成手段と、 前記合成信号を積分して積分信号を生成する積分回路
と、 前記積分信号の値を前記電源電圧のレベルを反映した基
準値と比較し、該積分信号の値が該基準値よりも低い場
合は、前記電源電圧の低下によって前記発振周波数が低
下したと判断して前記リセット信号を出力するリセット
信号生成回路とを、 備えたことを特徴とする電圧監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22088696A JP3706207B2 (ja) | 1996-08-22 | 1996-08-22 | 電圧監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22088696A JP3706207B2 (ja) | 1996-08-22 | 1996-08-22 | 電圧監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1062456A true JPH1062456A (ja) | 1998-03-06 |
| JP3706207B2 JP3706207B2 (ja) | 2005-10-12 |
Family
ID=16758085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22088696A Expired - Fee Related JP3706207B2 (ja) | 1996-08-22 | 1996-08-22 | 電圧監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3706207B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT411412B (de) * | 2000-05-31 | 2003-12-29 | Siemens Ag Oesterreich | Pufferschaltung |
| EP1636549A2 (en) * | 2003-06-20 | 2006-03-22 | Sirf Technology, Inc. | Method and apparatus for real time clock (rtc) brownout detection |
| WO2011119790A1 (en) * | 2010-03-26 | 2011-09-29 | Microchip Technology Incorporated | Failsafe oscillator monitor and alarm |
| JP2016178482A (ja) * | 2015-03-20 | 2016-10-06 | Ｎｅｃエンジニアリング株式会社 | 発振回路及び電源監視システム |
| CN107179433A (zh) * | 2017-06-07 | 2017-09-19 | 上海乐野网络科技有限公司 | 一种电压监测电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102759655B (zh) * | 2011-04-29 | 2016-03-16 | 飞兆半导体公司 | 多电源电压的检测电路及检测方法 |
-
1996
- 1996-08-22 JP JP22088696A patent/JP3706207B2/ja not_active Expired - Fee Related
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| WO2011119790A1 (en) * | 2010-03-26 | 2011-09-29 | Microchip Technology Incorporated | Failsafe oscillator monitor and alarm |
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