JP2002091605A

JP2002091605A - 消費電力低減回路

Info

Publication number: JP2002091605A
Application number: JP2000276818A
Authority: JP
Inventors: Sumiyuki Kamikizaki; 純幸上木崎
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-09-12
Filing date: 2000-09-12
Publication date: 2002-03-29
Anticipated expiration: 2020-09-12
Also published as: JP3987681B2

Abstract

(57)【要約】【課題】待機状態にすることによる消費電力低減に加え
て、通常動作時においてもより低消費電力化を実現す
る。【解決手段】動作電圧ｄで動作する発振回路４から供給
されるクロック信号である発振信号ｅの振幅レベルを監
視し動作電圧ｄの降下による振幅レベルＥの低下が予め
設定した低限レベルＧ以下となったとき昇圧信号ｃを出
力する発振振幅レベル検出回路３と、昇圧信号ｃの供給
に応じて動作電圧ｄを制御する電圧可変レギュレータ４
とを備え、通常動作時においてシステムロジック５が安
定動作を確保できる限界近くまで動作電圧ｄを低減する
ことにより、通常動作時にも消費電力低減を可能とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は消費電力低減回路に
関し、特にガスメータ等に使用されている電池駆動のマ
イクロコンピュータの消費電力低減を図った消費電力低
減回路に関する。

【０００２】

【従来の技術】この種のマイクロコンピュータは、バッ
テリの長時間駆動を可能とするため、低消費電力化が求
められており、近年さらに待機状態時のみならず通常動
作中においてもより低消費電力化を実現することが要求
されている。

【０００３】消費電力低減の手法の一つとして、マイク
ロコンピュータの主論理回路であるＣＰＵを含むシステ
ムロジックへの入力周波数を低くするというものがあ
る。現在のこの種の殆どのマイクロコンピュータで使用
されているシステムロジックは、ＣＭＯＳＬＳＩにより
構成されており、その消費電力は、動作周波数にはぼ比
例するので、本手法は、消費電力低減に有効である。

【０００４】上記要求に応えるために、例えば、特開平
９−２８８５２７号公報記載の従来の第１の消費電力低
減回路は、待機状態時等消費電力を低減したいときに上
記消費電力低減手法を用いるとともに、ＣＭＯＳＬＳＩ
の動作周波数と動作電圧の依存関係を利用し、システム
ロジックヘの供給電圧も可変することにより、より効果
的な低消費電力回路を実現することを提案している。

【０００５】従来の第１の消費電力低減回路をマイクロ
コンピュータの主論理回路であるシステムロジック１０
５とともにブロックで示す図７を参照すると、この従来
の消費電力低減回路は、動作電力を供給するバッテリ１
０１と、基本周波数を設定している周波数制御回路１０
６と、周波数を変更可能な発振回路１０４と、電圧を変
更可能な電圧可変レギュレータ１０２と、システムロジ
ック１０５が動作可能な周波数と電源電圧の組み合わせ
を決定する動作周波数・動作電圧決定回路１０３とを備
える。

【０００６】次に、図７を参照して、従来の第１の消費
電力低減回路の動作について説明すると、まず、周波数
制御回路１０６は、システムロジック１０５に供給すべ
き周波数を決定し対応コントロール信号を動作周波数・
動作電圧決定回路１０３に供給する。周波数の決定方法
は、通常動作時はシステムロジック１０５が動作可能な
最大周波数で動作させ、待機状態など消費電力を低減し
たいときには、低い周波数で動作させるものとする。動
作周波数・動作電圧決定回路１０３は、コントロール信
号ｏに基づき周波数制御回路１０６で決定された周波数
でシステムロジックが動作可能な最低電圧を決定する。

【０００７】動作周波数と動作電圧の組合せはシステム
ロジック１０５を構成するＣＭＯＳＬＳＩの特性により
決定する。

【０００８】次に、動作周波数・動作電圧決定回路１０
３は、決定した動作周波数をコントロール信号ｐで発振
回路１０４に伝え、発振回路１０４は所定のクロックを
生成しシステムロジック１０５に供給する。また、動作
周波数・動作電圧決定回路１０３は、決定した動作電圧
を電圧可変レギュレータ１０２に伝え、電圧可変レギュ
レータ１０２は、バッテリ１０１からの入力電圧からシ
ステムロジック１０５への上記動作電圧を生成・供給す
る。

【０００９】しかし、この従来の第１の消費電力低減回
路は、上述の通常動作時において、発振回路の動作電圧
を可変にするという機能・構成を有していないので、通
常動作時における低消費電力化はできない。

【００１０】このため、通常動作時における低消費電力
化を図って、動作電圧を通常動作時に変更しようとする
場合は、マイクロコンピュータへの供給電圧を複数準備
し、それら複数の電圧の電源（以下複数の電圧）を供給
し、内部でその１つを選択使用する従来の第２の消費電
力低減回路が考えられる。しかし、複数の電圧を供給す
るためには対応する複数の入力ピンを用意する必要があ
り、チップ面積の増大要因となるので、小チップにする
必要があるマイクロコンピュータには不都合である。

【００１１】また、マイクロコンピュータ内部にて電源
を分割し、分割した中の一つである発振器への供給用電
源と発振器の間にレギュレータを挿入するすることによ
り発振器の動作電圧を低下させる従来の第３の消費電力
低減回路が考えられる。しかし、本回路では、動作電圧
がマイクロコンピュータの起動時から低下しているため
発振の立ち上がりが妨げられ、正常動作できないことが
予想される。

【００１２】

【発明が解決しようとする課題】上述した従来の第１の
消費電力低減回路は、通常動作時において、発振回路の
動作電圧を可変する機能・構成を有していないため、こ
の通常動作時における低消費電力化はできないという欠
点があった。

【００１３】また、マイクロコンピュータへの供給電圧
を複数準備し、それら複数の電圧の電源（以下複数の電
圧）を供給し、内部でその１つを選択使用することによ
り上記欠点の解決を図った従来の第２の消費電力低減回
路は、複数の電圧を供給するための複数の入力ピンを用
意する必要があり、チップ面積の増大要因となるという
欠点があった。

【００１４】さらに、マイクロコンピュータ内部にて電
源を分割し、分割した中の一つである発振器への供給用
電源と発振器の間にレギュレータを挿入するすることに
より発振器の動作電圧を低下することにより上記欠点の
解決を図った従来の第３の消費電力低減回路は、動作電
圧がマイクロコンピュータの起動時から低下しているた
め発振の立ち上がりが妨げられ、正常動作阻害要因とな
るという欠点があった。

【００１５】本発明の目的は、待機状態にすることによ
る消費電力低減に加えて、通常動作時においてもより低
消費電力化を実現する消費電力低減回路を提供すること
にある。

【００１６】

【課題を解決するための手段】請求項１記載の発明の消
費電力低減回路は、ＣＰＵを含むシステムロジックに対
し待機状態時に動作周波数及び動作電圧を低減すること
により消費電力の低下を行う消費電力低減機能を有する
マイクロコンピュータの消費電力低減回路において、前
記動作電圧で動作する発振回路から供給されるクロック
信号である発振信号の振幅レベルを監視し前記動作電圧
の降下による前記振幅レベルの低下が予め設定した低限
レベル以下となったときレベル検出信号を出力する発振
振幅レベル検出手段と、前記レベル検出信号の供給に応
じて前記動作電圧を制御する電圧制御手段とを備え、通
常動作時において前記システムロジックが安定動作を確
保できる限界近くまで動作電圧を低減することにより、
前記通常動作時にも消費電力低減を可能とすることを特
徴とするものである。

【００１７】請求項２記載の発明の消費電力低減回路
は、ＣＰＵを含むシステムロジックに対し待機状態時に
動作周波数及び動作電圧を低減することにより消費電力
の低下を行う消費電力低減機能を有するマイクロコンピ
ュータの消費電力低減回路において、基本動作電圧を供
給する電源と、後述の降圧信号及び又は昇圧信号に応じ
て供給を受けた前記基本動作電圧を可変し動作電圧を出
力する電圧可変レギュレータと、前記動作電圧の供給を
受け動作し前記システムロジックのクロック信号である
発振信号を出力する発振回路と、前記基本動作電圧の供
給を受けて動作し前記システムロジックから供給を受け
た第１及び第２の検出レベル設定信号の各々に応じて設
定した第１及び第２の検出レベルにより前記発振信号の
レベルを検出し対応する降圧信号及び又は昇圧信号を生
成して前記電圧可変レギュレータに供給する発振振幅レ
ベル検出回路とを備え、通常動作時において前記システ
ムロジックが安定動作を確保できる限界近くまで動作電
圧を低減することにより、前記通常動作時にも消費電力
低減を可能とすることを特徴とするものである。

【００１８】また、請求項３記載の発明は、請求項２記
載の消費電力低減回路において、前記システムロジック
が、ディジタル値である前記第１及び第２の検出レベル
設定信号を保持するレジスタを備えて構成されている。

【００１９】また、請求項４記載の発明は、請求項２記
載の消費電力低減回路において、前記発振振幅レベル検
出回路が、前記発振信号をサンプルホールドし直流電圧
の振幅レベルを出力するサンプルホールド回路と、前記
第１の検出レベルの供給を受け前記振幅レベルとの比較
結果に応じたレベルの前記降圧信号を出力する第１のレ
ベル検出回路と、前記第２の検出レベルの供給を受け前
記振幅レベルとの比較結果に応じたレベルの前記昇圧信
号を出力する第２のレベル検出回路と、前記第１の検出
レベル設定信号をＤ／Ａ変換し前記第１の検出レベルを
出力する第１のＤ／Ａ変換回路と、前記第２の検出レベ
ル設定信号をＤ／Ａ変換し前記第２の検出レベルを出力
する第２のＤ／Ａ変換回路とを備えて構成されている。

【００２０】また、請求項５記載の発明は、請求項４記
載の消費電力低減回路において、前記第１のレベル検出
回路が、前記振幅レベルと前記第１の検出レベルとを比
較する第１のアナログコンパレータを備え、前記第２の
レベル検出回路が、前記振幅レベルと前記第２の検出レ
ベルとを比較する第２のアナログコンパレータを備えて
構成される。

【００２１】請求項６記載の発明の消費電力低減回路
は、ＣＰＵを含むシステムロジックに対し待機状態時に
動作周波数及び動作電圧を低減することにより消費電力
の低下を行う消費電力低減機能を有するマイクロコンピ
ュータの消費電力低減回路において、基本動作電圧を供
給する電源と、後述の昇圧信号に応じて供給を受けた前
記基本動作電圧を可変し動作電圧を出力する電圧可変レ
ギュレータと、前記動作電圧の供給を受け動作し前記シ
ステムロジックのクロック信号である発振信号を出力す
る発振回路と、前記基本動作電圧の供給を受けて動作し
前記システムロジックから供給を受けた検出レベル設定
信号に応じて設定した検出レベルにより前記発振信号の
レベルを検出し対応する昇圧信号を生成して前記電圧可
変レギュレータに供給する発振振幅レベル検出回路とを
備え、通常動作時において前記システムロジックが安定
動作を確保できる限界近くまで動作電圧を低減すること
により、前記通常動作時にも消費電力低減を可能とする
ことを特徴とするものである。

【００２２】請求項７記載の発明の消費電力低減回路
は、ＣＰＵを含むシステムロジックに対し待機状態時に
動作周波数及び動作電圧を低減することにより消費電力
の低下を行う消費電力低減機能を有するマイクロコンピ
ュータの消費電力低減回路において、基本動作電圧を供
給する電源と、後述の降圧信号及び又は昇圧信号に応じ
て供給を受けた前記基本動作電圧を可変し動作電圧を出
力する電圧可変レギュレータと、前記動作電圧の供給を
受け動作し前記システムロジックのクロック信号である
発振信号を出力する発振回路と、前記基本動作電圧の供
給を受けて動作し前記システムロジックから供給を受け
た第１及び第２の検出レベル設定信号により前記発振信
号のレベルを検出し対応する降圧信号及び又は昇圧信号
を生成して前記電圧可変レギュレータに供給する発振振
幅レベル検出回路とを備え、通常動作時において前記シ
ステムロジックが安定動作を確保できる限界近くまで動
作電圧を低減することにより、前記通常動作時にも消費
電力低減を可能とすることを特徴とするものである。

【００２３】また、請求項８記載の発明は、請求項７記
載の消費電力低減回路において、発振振幅レベル検出回
路が、前記発振信号をサンプルホールドし直流電圧の振
幅レベルを出力するサンプルホールド回路と、前記振幅
レベルをディジタル値のディジタル振幅レベルに変換す
るＡ／Ｄ変換回路と、前記ディジタル振幅レベルと前記
第１及び第２の検出レベル設定信号とを比較し比較結果
に応じて前記降圧信号及び昇圧信号をそれぞれ出力する
第１及び第２の比較器を備えて構成される。

【００２４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２５】本実施の形態の消費電力低減回路は、従来
と同様に、待機状態時にマイクロコンピュータの主論理
回路であるＣＰＵを含むシステムロジックへの入力周波
数の低減と動作電圧の低減による消費電力低減機能を有
するマイクロコンピュータの消費電力低減回路におい
て、上記動作電圧で動作する発振回路から供給されるク
ロック信号である発振信号の振幅レベルを監視し前記動
作電圧の降下による振幅レベルの低下が予め設定した低
限レベル以下となったときレベル検出信号を出力する発
振振幅レベル検出手段と、上記レベル検出信号の供給に
応じて上記動作電圧を制御する電圧制御手段とを備え、
通常動作時において上記システムロジックが安定動作を
確保できる限界近くまで動作電圧を低減することによ
り、通常動作時にも消費電力低減を可能とすることを特
徴とするものである。

【００２６】なお、待機状態における入力周波数の低減
と動作電圧の低減による消費電力低減機能は、従来と同
様の技術であるので、以下の実施の形態の説明では省略
する。

【００２７】次に、本発明の第１の実施の形態をマイク
ロコンピュータの主論理回路であるシステムロジック５
とともにブロックで示す図１を参照すると、この図に示
す本実施の形態の消費電力低減回路は、基本動作電圧ａ
を供給する電源（ＶＤＤ）１と、後述の降圧信号ｂ／昇
圧信号ｃに応じて供給を受けた基本動作電圧ａを可変し
動作電圧ｄを出力する電圧可変レギュレータ２と、動作
電圧ｄの供給を受け動作し後述のシステムロジック５の
クロック信号である発振信号ｅを出力する発振回路４
と、基本動作電圧ａの供給を受けて動作しシステムロジ
ック５から供給を受けた高位及び低位の各々の検出レベ
ル設定信号ｆ，ｇに応じて設定した高位及び低位の検出
レベルＦ，Ｇにより入力した発振信号ｅのレベルを検出
し対応する降圧信号ｂ／昇圧信号ｃを生成して電圧可変
レギュレータ２に供給する発振振幅レベル検出回路３と
を備える。

【００２８】システムロジック５は、検出レベルＦ，Ｇ
対応のディジタル値の検出レベル設定信号ｆ，ｇを保持
するレジスタ５１を備え、マイクロコンピュータの主論
理回路であるＣＰＵを含み動作電圧ｄと発振信号ｅとの
供給を受けて動作し検出レベル設定信号ｆ，ｇを出力す
る。

【００２９】次に、図１、各信号波形をタイムチャート
で示す図２及び処理をフローチャートで示す図３を参照
して本実施の形態の動作について説明すると、まず、Ｖ
ＤＤ１は基本動作電圧ａ、ここでは説明の便宜上５Ｖを
出力し、電圧可変レギュレータ２と発振振幅レベル検出
回路３とに供給する。電圧可変レギュレータ２は、詳細
は後述するように発振振幅レベル検出回路３から供給を
受けた降圧信号ｂ／昇圧信号ｃに応じて供給を受けた基
本動作電圧ａを可変し動作電圧ｄを出力し、発振回路４
とシステムロジック５とに供給する。発振回路４は、動
作電圧ｄに応じた振幅の発振信号ｅを出力し、発振振幅
レベル検出回路３と、システムロジック５とに供給す
る。

【００３０】システムロジック５は、動作電圧ｄと発振
信号ｅの供給を受けて動作し、クロック信号である発振
信号ｅによりＣＰＵとしての主動作を実行すると共に、
レジスタ５１に、発振信号ｅの振幅レベルＥに対し予め
定めた高位及び低位の振幅レベルＦ及びＧをそれぞれ設
定するための検出レベル設定信号ｆ及びｇを予め設定
（ステップＳ１）しておき、通常動作時にこれら検出レ
ベル設定信号ｆ，ｇを発振振幅レベル検出回路３に供給
する（ステップＳ２）。なお、振幅レベルＦ，Ｇの設定
については発振振幅レベル検出回路３の動作のところで
説明する。

【００３１】本実施の形態を特徴付ける発振振幅レベル
検出回路３は、発振信号ｅの高位及び低位のアナログ値
の発振振幅検出レベルＦ，Ｇをシステムロジック５から
供給されるディジタル値の検出レベル設定信号ｆ，ｇで
設定する。予め設定した一定期間、例えば発振信号の１
周期の間、発振信号ｅの振幅レベルＥを設定した発振振
幅検出レベルＦ，Ｇと比較し、発振信号ｅの振幅レベル
Ｅが発振振幅検出レベルＦより大きいか小さいか（ステ
ップＳ８，Ｓ１０）、また、発振振幅検出レベルＧより
小さいか大きいか（ステップＳ３，Ｓ５）を調べる。発
振信号ｅの振幅レベルＥが発振振幅検出レベルＦより大
きい場合には降圧信号ｂを出力（Ｈレベル）する（ステ
ップＳ９）。発振信号ｅの振幅レベルＥが発振振幅検出
レベルＧより小さい場合には昇圧信号ｃを出力（Ｈレベ
ル）する（ステップＳ４）。上記以外の場合、すなわ
ち、発振信号ｅの振幅レベルＥが発振振幅検出レベルＦ
より小さく、発振振幅検出レベルＧより大きい場合には
降圧信号ｂ及び昇圧信号ｃのいずれも出力しない（Ｌレ
ベル）（ステップＳ１１，Ｓ６）。

【００３２】以上のような動作を行う発振振幅レベル検
出回路３の構成の一例をブロックで示す図４を参照する
と、この図に示す発振振幅レベル検出回路３は、発振信
号ｅをサンプルホールドし直流電圧の振幅レベルＥを出
力するサンプルホールド回路３１と、高位の発振振幅検
出レベルＦの供給を受け振幅レベルＥとの比較結果に応
じたレベルの降圧信号ｂを出力するレベル検出回路３２
と、低位の発振振幅検出レベルＧの供給を受け振幅レベ
ルＥとの比較結果に応じたレベルの昇圧信号ｃを出力す
るレベル検出回路３３と、検出レベル設定信号ｆをＤ／
Ａ変換し発振振幅検出レベルＦを出力するＤ／Ａ変換回
路３４と、検出レベル設定信号ｇをＤ／Ａ変換し発振振
幅検出レベルＧを出力するＤ／Ａ変換回路３５とを備え
る。

【００３３】レベル検出回路３２，３３は、例えば、振
幅レベルＥと発振振幅検出レベルＦ及び振幅レベルＥと
発振振幅検出レベルＧとをそれぞれ比較する公知のアナ
ログコンパレータを用いて構成できる。

【００３４】この種の回路のクロック等の供給を含む一
般的な細部構成及び動作については当業者には公知であ
るので、詳細な説明は省略する。

【００３５】次に、図１〜図４及び具体的な数値例を用
いて本実施の形態の動作を詳細に説明すると、まず、説
明の便宜上、発振回路４及びシステムロジック５が、あ
る一定の動作電圧ｄの供給を受けて回路全体が十分安定
して動作している状態のとき、このときの発振信号ｅの
振幅レベルＥを１００％とする。発振回路４及びシステ
ムロジック５は、動作電圧ｄが低下し、このため発振信
号ｅの振幅レベルＥが８５％まで低下しても、なお、十
分安定動作を継続するものとする。さらに、動作電圧ｄ
が低下し、発振信号ｅの振幅レベルＥが７５％以下とな
ると発振回路４及びシステムロジック５の動作が不安定
となり、発振停止あるいは論理回路の誤動作により安定
動作が保証できないものとする。それぞれ、マージンを
とり、高位発振振幅検出レベルＦを９０％、低位発振振
幅検出レベルＧを８０％に設定するものとする。

【００３６】また、上述のように、基本動作電圧ａを
５．０Ｖとし、発振信号ｅの振幅レベルＥは１００％の
とき５．０Ｖとする。従って、発振振幅検出レベルＦ，
Ｇは、それぞれ、４．５Ｖ，４．０Ｖとなる。

【００３７】すなわち、システムロジック５のレジスタ
５１に検出レベル設定信号ｆ及びｇとして発振振幅検出
レベルＦ，Ｇ（４．５Ｖ，４．０Ｖ）対応の値をそれぞ
れ設定する。

【００３８】システムロジック５は、レジスタ５１か
ら、ディジタル信号である検出レベル設定信号ｆ，ｇを
出力し、発振振幅レベル検出回路３に供給する。発振振
幅レベル検出回路３は、Ｄ／Ａ変換回路３２，３３で検
出レベル設定信号ｆ，ｇをアナログ（直流電圧）信号で
ある発振振幅検出レベルＦ，Ｇに変換し、サンプルホー
ルド回路３１で、発振信号ｅをサンプルホールドして同
様にアナログ信号である振幅レベルＥに変換する。次
に、レベル検出回路３２，３３で、予め設定した比較期
間、例えば、発振信号ｅの１周期の期間、以下の４項目
を同時に検出し、その結果に基づき対応する降圧信号
ｂ、及び昇圧信号ｃの各々のレベルを設定することを繰
り返し動作する。

【００３９】なお、ここでは、説明の便宜上、発振信号
ｅは正弦波とし、振幅レベルｅは波形の正側の尖頭値で
表すものとする。

【００４０】（１）発振信号ｅの振幅レベルＥが発振振
幅検出レベルＦ＝４．５ｖより高い場合、降圧信号ｂを
Ｈレベルとして出力する（Ｔ１）。

【００４１】（２）発振信号ｅの振幅レベルＥが発振振
幅検出レベルＦ＝４．５ｖより低い場合、その検出直後
の発振信号ｅの０レベルのタイミングで降圧信号ｂをＬ
レベルとして出力する（Ｔ２）。

【００４２】（３）発振信号ｅの振幅レベルＥが発振振
幅検出レベルＧ＝４．０ｖより低い場合、その検出直後
の発振信号ｅの０レベルのタイミングで昇圧信号ｃをＨ
レベルとして出力する（Ｔ３）。

【００４３】（２）発振信号ｅの振幅レベルＥが発振振
幅検出レベルＧ＝４．０ｖより高い場合、昇圧信号ｃを
Ｌレベルとして出力する（Ｔ４）。

【００４４】電圧可変レギュレータ２は、降圧信号ｂと
昇圧信号ｃの各々のレベルに基づき、以下の動作を繰り
返す。

【００４５】（１）降圧信号ｂがＨレベルの期間、動作
電圧ｄの電圧を降下させ続ける。この例では、動作電圧
ｄの電圧は５．０Ｖから４．８Ｖに、さらに、４．６Ｖ
まで降下する。

【００４６】（２）昇圧信号ｃがＨレベルの期間、動作
電圧ｄの電圧を上昇させ続ける。この例では、動作電圧
ｄの電圧は４．５Ｖから４．６Ｖに上昇する。

【００４７】このように、発振振幅レベル検出回路３及
び電圧可変レギュレータ２の動作により、通常動作時に
おける発振回路４及びシステムロジック５の動作電圧を
変化させることにより、これら発振回路４及びシステム
ロジック５の動作電圧を安定動作が確保できる限界ま
で、低減することができる。従って、通常動作時の消費
電力の低減が可能である。

【００４８】一般に、発振回路及び論理回路の消費電流
ｉは、動作電圧ｖと動作周波数ｆとの間で、以下の関係
がある。

【００４９】ｉ＝ｃｖｆ・・・・・・・・・・・・・・・・・・・・・・・・（１）ここで、ｃは定数である。

【００５０】従って、本実施の形態を、例えば、動作電
圧±１０％で安定動作する回路に適用した場合、周波数
ｆを一定とすると、約１０％の動作電流低減となり、結
果的に消費電力を約１０％低減をすることができる。

【００５１】さらに、本実施の形態では、発振回路４の
動作電圧の調整を行うので、発振安定も期待できる。し
かも、発振振幅レベル検出回路３の機能により、電源オ
ン（起動）時の発振立ち上がり時に、発振振幅検出レベ
ルＧよりも発振信号ｅの振幅レベルＥが低い間は、昇圧
信号ｃがＨレベルとなっているので、発振回路４の動作
電圧ｄが上昇し続けることになり、発振立ち上がりを助
長する。

【００５２】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、シス
テムロジック５の代わりに検出レベル設定信号ｇのみを
出力するシステムロジック５Ａと、発振振幅レベル検出
回路３の代わりに検出レベル設定信号ｇの供給により低
位の発振振幅検出レベルＧのみを設定し発振信号ｅの振
幅レベルＥが発振振幅検出レベルＧより低い間は昇圧信
号ｃを出力する発振振幅レベル検出回路３Ａと、電圧可
変レギュレータ２の代わりに予め設定した低電圧の動作
電圧ｄを出力するとともに昇圧信号ｃの供給に応じて動
作電圧ｄの電圧を上昇する電圧可変レギュレータ２Ａと
を備えることである。

【００５３】本実施の形態では、昇圧信号のみを使用す
ることにより、動作電圧ｄは基本的に低電力化のため低
めに、例えば８５％に初期設定しても起動時における確
実な発振立ち上がりを得ることができる。

【００５４】また、第１の実施の形態と比較して、さら
に、構成要素が少ないので、チップ面積を削減できる。

【００５５】次に、本発明の第３の実施の形態を特徴付
ける発振振幅レベル検出回路３Ｂを図１と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図６を参照すると、この図に示す本実施の形態の発
振振幅レベル検出回路３Ｂの前述の第１の実施の形態の
発振振幅レベル検出回路３との相違点は、サンプルホー
ルド回路の出力信号である振幅レベルＥをディジタル値
の振幅レベルＤに変換するＡ／Ｄ変換回路３６と、レベ
ル検出回路３２，３３及びＤ／Ａ変換回路３４，３５の
代わりにそれぞれディジタル値である振幅レベルＤと検
出レベル設定信号ｆ，ｇとを比較し比較結果に応じて降
圧信号ｂ，昇圧信号ｃをそれぞれ出力する比較器３７，
３８を備え、第１の実施の形態のアナログ方式による発
振振幅レベル検出の代わりにディジタル方式で発振振幅
レベル検出を行うことである。

【００５６】２つのディジタル値の大小を比較する比較
器３７，３８は、例えば、２値の差を求める公知のディ
ジタル減算器を用いて構成できる。

【００５７】この種の回路のクロック等の供給を含む一
般的な細部構成及び動作については当業者には公知であ
るので、詳細な説明は省略する。

【００５８】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、発振信号波形として正弦波でなく矩
形波を用いても良いことは明らかである。

【００５９】また、高位、低位の発振振幅検出レベルは
任意に設定できることは明らかである。

【００６０】また、レベル比較は波形の尖頭値の代わり
に実効値を用いても良い。

【００６１】

【発明の効果】以上説明したように、本発明の消費電力
低減回路は、発振信号の振幅レベルを監視し動作電圧の
降下による振幅レベルの低下が予め設定した低限レベル
以下となったときレベル検出信号を出力する発振振幅レ
ベル検出手段と、レベル検出信号の供給に応じて動作電
圧を制御する電圧制御手段とを備え、通常動作時におけ
る発振回路及びシステムロジック５の動作電圧を変化さ
せて、これら発振回路及びシステムロジックの動作電圧
を安定動作が確保できる限界まで低減することができる
ため、通常動作時の消費電力の低減が可能であるという
効果がある。

【図面の簡単な説明】

【図１】本発明の消費電力低減回路の第１の実施の形態
を示すブロック図である。

【図２】本実施の形態の消費電力低減回路における動作
の一例を示すタイムチャートである。

【図３】本実施の形態の消費電力低減回路における動作
の一例を示すフローチャートである。

【図４】図１の発振振幅レベル検出回路の構成の一例を
示すブロック図である。

【図５】本発明の消費電力低減回路の第２の実施の形態
を示すブロック図である。

【図６】本発明の消費電力低減回路の第３の実施の形態
を特徴付ける発振振幅レベル検出回路の構成を示すブロ
ック図である。

【図７】従来の消費電力低減回路の一例を示すブロック
図である。

【符号の説明】

１ＶＤＤ２，２Ａ電圧可変レギュレータ３，３Ａ，３Ｂ発振振幅レベル検出回路４発振回路５，５Ａシステムロジック３１サンプルホールド回路３２，３３レベル検出回路３４，３５Ｄ／Ａ変換回路３６Ａ／Ｄ変換回路３７，３８比較器５１レジスタ１０１バッテリ１０２電圧可変レギュレータ１０３動作周波数・動作電圧決定回路１０４発振回路１０５システムロジック１０６周波数制御回路

Claims

【特許請求の範囲】

【請求項１】ＣＰＵを含むシステムロジックに対し待
機状態時に動作周波数及び動作電圧を低減することによ
り消費電力の低下を行う消費電力低減機能を有するマイ
クロコンピュータの消費電力低減回路において、前記動作電圧で動作する発振回路から供給されるクロッ
ク信号である発振信号の振幅レベルを監視し前記動作電
圧の降下による前記振幅レベルの低下が予め設定した低
限レベル以下となったときレベル検出信号を出力する発
振振幅レベル検出手段と、前記レベル検出信号の供給に応じて前記動作電圧を制御
する電圧制御手段とを備え、通常動作時において前記システムロジックが安定動作を
確保できる限界近くまで動作電圧を低減することによ
り、前記通常動作時にも消費電力低減を可能とすること
を特徴とする消費電力低減回路。
【請求項２】ＣＰＵを含むシステムロジックに対し待
機状態時に動作周波数及び動作電圧を低減することによ
り消費電力の低下を行う消費電力低減機能を有するマイ
クロコンピュータの消費電力低減回路において、基本動作電圧を供給する電源と、後述の降圧信号及び又は昇圧信号に応じて供給を受けた
前記基本動作電圧を可変し動作電圧を出力する電圧可変
レギュレータと、前記動作電圧の供給を受け動作し前記システムロジック
のクロック信号である発振信号を出力する発振回路と、前記基本動作電圧の供給を受けて動作し前記システムロ
ジックから供給を受けた第１及び第２の検出レベル設定
信号の各々に応じて設定した第１及び第２の検出レベル
により前記発振信号のレベルを検出し対応する降圧信号
及び又は昇圧信号を生成して前記電圧可変レギュレータ
に供給する発振振幅レベル検出回路とを備え、通常動作時において前記システムロジックが安定動作を
確保できる限界近くまで動作電圧を低減することによ
り、前記通常動作時にも消費電力低減を可能とすること
を特徴とする消費電力低減回路。
【請求項３】前記システムロジックが、ディジタル値
である前記第１及び第２の検出レベル設定信号を保持す
るレジスタを備えることを特徴とする請求項２記載の消
費電力低減回路。
【請求項４】前記発振振幅レベル検出回路が、前記発
振信号をサンプルホールドし直流電圧の振幅レベルを出
力するサンプルホールド回路と、前記第１の検出レベルの供給を受け前記振幅レベルとの
比較結果に応じたレベルの前記降圧信号を出力する第１
のレベル検出回路と、前記第２の検出レベルの供給を受け前記振幅レベルとの
比較結果に応じたレベルの前記昇圧信号を出力する第２
のレベル検出回路と、前記第１の検出レベル設定信号をＤ／Ａ変換し前記第１
の検出レベルを出力する第１のＤ／Ａ変換回路と、前記第２の検出レベル設定信号をＤ／Ａ変換し前記第２
の検出レベルを出力する第２のＤ／Ａ変換回路とを備え
ることを特徴とする請求項２記載の消費電力低減回路。
【請求項５】前記第１のレベル検出回路が、前記振幅
レベルと前記第１の検出レベルとを比較する第１のアナ
ログコンパレータを備え、前記第２のレベル検出回路が、前記振幅レベルと前記第
２の検出レベルとを比較する第２のアナログコンパレー
タを備えることを特徴とする請求項４記載の消費電力低
減回路。
【請求項６】ＣＰＵを含むシステムロジックに対し待
機状態時に動作周波数及び動作電圧を低減することによ
り消費電力の低下を行う消費電力低減機能を有するマイ
クロコンピュータの消費電力低減回路において、基本動作電圧を供給する電源と、後述の昇圧信号に応じて供給を受けた前記基本動作電圧
を可変し動作電圧を出力する電圧可変レギュレータと、前記動作電圧の供給を受け動作し前記システムロジック
のクロック信号である発振信号を出力する発振回路と、前記基本動作電圧の供給を受けて動作し前記システムロ
ジックから供給を受けた検出レベル設定信号に応じて設
定した検出レベルにより前記発振信号のレベルを検出し
対応する昇圧信号を生成して前記電圧可変レギュレータ
に供給する発振振幅レベル検出回路とを備え、通常動作時において前記システムロジックが安定動作を
確保できる限界近くまで動作電圧を低減することによ
り、前記通常動作時にも消費電力低減を可能とすること
を特徴とする消費電力低減回路。
【請求項７】ＣＰＵを含むシステムロジックに対し待
機状態時に動作周波数及び動作電圧を低減することによ
り消費電力の低下を行う消費電力低減機能を有するマイ
クロコンピュータの消費電力低減回路において、基本動作電圧を供給する電源と、後述の降圧信号及び又は昇圧信号に応じて供給を受けた
前記基本動作電圧を可変し動作電圧を出力する電圧可変
レギュレータと、前記動作電圧の供給を受け動作し前記システムロジック
のクロック信号である発振信号を出力する発振回路と、前記基本動作電圧の供給を受けて動作し前記システムロ
ジックから供給を受けた第１及び第２の検出レベル設定
信号により前記発振信号のレベルを検出し対応する降圧
信号及び又は昇圧信号を生成して前記電圧可変レギュレ
ータに供給する発振振幅レベル検出回路とを備え、通常動作時において前記システムロジックが安定動作を
確保できる限界近くまで動作電圧を低減することによ
り、前記通常動作時にも消費電力低減を可能とすること
を特徴とする消費電力低減回路。
【請求項８】発振振幅レベル検出回路が、前記発振信
号をサンプルホールドし直流電圧の振幅レベルを出力す
るサンプルホールド回路と、前記振幅レベルをディジタル値のディジタル振幅レベル
に変換するＡ／Ｄ変換回路と、前記ディジタル振幅レベルと前記第１及び第２の検出レ
ベル設定信号とを比較し比較結果に応じて前記降圧信号
及び昇圧信号をそれぞれ出力する第１及び第２の比較器
を備えることを特徴とする請求項７記載の消費電力低減
回路。