JP3698483B2

JP3698483B2 - Serial I / O

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Publication number: JP3698483B2
Application number: JP11069496A
Authority: JP
Inventors: 武志市川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-05-01
Filing date: 1996-05-01
Publication date: 2005-09-21
Anticipated expiration: 2016-05-01
Also published as: JPH09297732A

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータに内蔵されるシリアルＩ／Ｏに係り、詳細には、送受信バッファをもつシリアルＩ／Ｏはマイクロコントローラ等に内蔵され、他のマイクロコントローラ等とシリアルにデータの送受信を行うシリアルＩ／Ｏに関する。
【０００２】
【従来の技術】
マイクロコンピュータでは、データ入出力用の周辺装置を接続するインターフェースとして各種Ｉ／Ｏを内蔵している。シリアルＩ／Ｏはビットシリアルな転送を行うインターフェースであり、キーボードやプリンタ、ＲＳ−２３２Ｃ規格等の通信に使用される。
【０００３】
従来の複数の送受信バッファをもつシリアルＩ／Ｏは、マイクロコントローラ等に内蔵され、他のマイクロコントローラ等とシリアルにデータの送受信を行っている。
【０００４】
従来の複数の送受信バッファをもつシリアルΙ／Ｏについて図１５〜図１９を用いて説明する。
【０００５】
図１５は従来のシリアルΙ／Ｏの構成を示すブロック図である。シリアルΙ／Ｏは、複数ビットの複数ビットのデータにより送受信を行っている。ここでは８ビットのデータとして説明する。
【０００６】
図１５において、シリアルＩ／Ｏ１０は、受信シフトレジスタ（ＲＳＦ１）１１、送信シフトレジスタ（ＴＳＦ３）１２、受信バッファ（Ｂ５0，Ｂ５1）１３，１４、送信バッファ（Ｂ５2，Ｂ５3）１５，１６、セレクタ（Ｓ４1，Ｓ４2，Ｓ４3）１７，１８，１９、受信バッファコントローラ（ＣＯＮ２1）２０及び送信バッファコントローラ（ＣＯＮ２2）２１から構成されている。
【０００７】
上記受信シフトレジスタ（ＲＳＦ１）１１は、シリアル転送されたデータをシフトして８ビットのデータとして保持する。
【０００８】
上記送信シフトレジスタ（ＴＳＦ３）１２は、８ビットの転送データを１ビットずつシフトしてシリアル転送するレジスタである。
【０００９】
上記受信バッファ（Ｂ５0，Ｂ５1）１３，１４は、マイクロコントローラの設定によりバッファの数を１個若しくは２個に設定できる受信データの格納バッファである。
【００１０】
上記送信バッファ（Ｂ５2，Ｂ５3）１５，１６は、マイクロコントローラの設定によりバッファの数を１個若しくは２個に設定できる送信データの格納バッファである。
【００１１】
上記セレクタ（Ｓ４1）１７は、マイクロコントローラに出力するデータを格納する受信バッファ（Ｂ５0，Ｂ５1）１３，１４を選択する。
【００１２】
上記セレクタ（Ｓ４2）１８は、マイクロコントローラから入力される送信データを格納する送信バッファ（Ｂ５2，Ｂ５3）１５，１６を選択する。
【００１３】
上記セレクタ（Ｓ４3）１９は、送信シフトレジスタ（ＴＳＦ３）１２にデータをセットする送信バッファ（Ｂ５2，Ｂ５3）１５，１６を選択する。
【００１４】
上記受信バッファコントローラ（ＣＯＮ２1）２０は、受信シフトレジスタ（ＲＳＦ１）１１で受信したデータを複数の受信バッファ（Ｂ５0，Ｂ５1）１３，１４に割り付けたり、受信シフトレジスタ（ＲＳＦ１）１１の動作を許可する制御を行う。
【００１５】
上記送信バッファコントローラ（ＣＯＮ２2）２１は、複数の送信バッファ（Ｂ５2，Ｂ５3）１５，１６から送信シフトレジスタ（ＴＳＦ３）１２にセットする送信データの割り付けを行ったり、送信シフトレジスタ（ＴＳＦ３）１２の動作を許可する制御を行う。
【００１６】
以下、上記シリアルＩ／Ｏ１０を構成する各回路について具体的に説明する。
まず、上記受信シフトレジスタ（ＲＳＦ１）１１について述べる。
【００１７】
入力信号としてシリアル受信データ１０１、受信クロック１０２、受信許可信号１０３があり、出力信号として受信データ信号１０４、受信完了信号１０５がある。
【００１８】
シリアル受信データ１０１は、シリアルデータ入力信号を示す。また、受信クロック信号１０２は、シリアル受信クロック信号を示し、本クロックによりシリアル受信データ１０１をサンプルする。
【００１９】
受信許可信号１０３は、シリアル受信動作を許可する信号を示し、“０”のとき受信動作禁止、“１”のとき受信動作許可を示す。
【００２０】
また、受信データ信号１０４は、受信シフトレジスタ（ＲＳＦ１）１１でセットされた値を受信バッファ（Ｂ５0，Ｂ５1）１３，１４に出力するための８ビットのデータ信号である。
【００２１】
受信完了信号１０５は、受信シフトレジスタ（ＲＳＦ１）１１に８ビットのデータがセットされたことを示す受信完了信号である。
【００２２】
上記送信シフトレジスタ（ＴＳＦ３）１２について説明する。
【００２３】
入力信号として送信データ１１６、送信クロック信号１１５、送信許可信号１１７があり、出力信号としてシリアル送信データ信号１１４、送信完了信号１１８がある。
【００２４】
送信データ１１６は、８ビットのデータ入力信号を示す。また、送信クロック信号１１５は、シリアル送信クロック信号を示し、本クロックによりセットされた送信データ１１６を出力する。また、送信許可信号１１７は、シリアル送信動作を許可する信号を示し、“０”のとき送信動作禁止、“１”のとき送信動作許可を示す。
【００２５】
また、シリアル送信データ信号１１４は、送信シフトレジスタ（ＴＳＦ３）１２でセットされた値をシリアルデータとして出力する信号である。
【００２６】
送信完了信号１１８は、送信シフトレジスタ（ＴＳＦ３）１２に８ビットのデータがセットされたことを示す送信完了信号である。
【００２７】
上記受信バッファコントローラ（ＣＯＮ２1）２０について説明する。
【００２８】
入力信号として受信完了信号１０５、リード／ライト信号１０６、受信バッファコントローラセレクト信号１０７1、データ信号１１９があり、出力信号として受信許可信号１０３、セレクト信号１０９1、受信データリード要求信号１１０、受信バッファ書き込み許可信号１０８0，１０８1がある。
【００２９】
受信完了信号１０５は、受信シフトレジスタ（ＲＳＦ１）１１に８ビットのデータがセットされたことを示す受信完了信号である。リード／ライト信号１０６は、マイクロコントローラからのリード／ライト信号である。
【００３０】
受信バッファコントローラセレクト信号１０７1は、マイクロコントローラからのリード／ライト信号１０６が受信バッファコントローラ（ＣＯＮ２1）２０に対して有効であることを示す信号である。本信号が有効であり、リード／ライト信号がライトを示しているときコントロールデータがセットされ受信動作が許可される。
【００３１】
また、データ信号１１９は、受信バッファ数、受信動作許可のデータ信号である。
【００３２】
受信許可信号１０３は、受信動作を許可することを示す信号であり、内部にこの信号を保持する回路を有する。
【００３３】
セレクト信号１０９1は、受信データをセットする受信バッファ（Ｂ５0，Ｂ５1）１３，１４を選択する信号である。“０”のときΒ５０“１”のときΒ５１を示す。
【００３４】
受信データリード要求信号１１０は、受信バッファΒ５０〜１に受信データがセットされたことを示す信号である。この要求が発生することによりマイクロコントローラからリード要求が発生する。
【００３５】
受信バッファ書き込み許可信号１０８0，１０８1は、受信データを受信バッファ（Ｂ５0，Ｂ５1）１３，１４に書き込みを許可する信号である。受信シフトレジスタが受信完了したときに“１”となる。
【００３６】
上記受信バッファコントローラ（ＣＯＮ２1）２０の内部構成について図１６を用いて更に詳細に説明する。
【００３７】
図１６は、上記受信バッファコントローラ（ＣＯＮ２1）２０の内部構成を示す図であり、この図において、受信バッファコントローラ（ＣＯＮ２1）２０は、受信バッファ数設定レジスタ（ＳＲＥＧ２10）３０、受信バッファセレクトコントローラ（ＣＯＮ２01）３１及び受信許可レジスタ（ＳＥＲＥＧ２11）３２から構成される。
【００３８】
上記受信バッファ数設定レジスタ（ＳＲＥＧ２10）３０は、受信バッファ数を設定するレジスタである。受信バッファ数設定レジスタ（ＳＲＥＧ２10）３０は、リード／ライト信号１０６、受信バッファコントロールセレクト信号１０７1、データ信号１１９によりセットされ、“０”のとき受信バッファ数１個、“１”のとき受信バッファ数２個を示す。
【００３９】
上記受信バッファセレクトコントローラ（ＣＯＮ２01）３１は、受信バッファ書き込み許可信号を出力する回路であり、受信バッファ数設定レジスタ（ＳＲＥＧ２10）３０の設定により受信バッファの書き込み許可信号１０８1，１０８2を制御する。
【００４０】
上記受信許可レジスタ（ＳＥＲＥＧ２11）３２は、受信動作の許可／禁止を制御するレジスタである。
【００４１】
上記送信バッファコントローラ（ＣＯＮ２2）２１について説明する。
【００４２】
図１５に戻って、入力信号として送信完了信号１１８、リード／ライト信号１０６、送信バッファコントローラセレクト信号１０７2があり、出力信号として送信許可信号１１７、セレクト信号１０９2，１０９3、送信データライト要求信号１１１がある。
【００４３】
送信完了信号１１８は、送信シフトレジスタ（ＴＳＦ３）１２に８ビットのデータがセットされたことを示す送信完了信号である。
【００４４】
リード／ライト信号１０６は、マイクロコントローラからのリード／ライト信号である。
【００４５】
送信バッファコントローラセレクト信号１０７2は、マイクロコントローラからのリード／ライト信号１０６が送信バッファコントローラ（ＣＯＮ２2）２１，に対して有効であることを示す信号である。本信号が有効であり、リード／ライト信号１０６がライトを示しているときコントロールデータがセットされ送信動作が許可される。
【００４６】
送信許可信号１１７は、シリアル送信動作を許可する信号を示し、“０”のとき送信動作禁止、“１”のとき送信動作許可を示す。
【００４７】
セレクト信号１０９2は、送信データをセットする送信バッファ（Ｂ５2，Ｂ５3）１５，１６を選択する信号であり、“０”のとき送信バッファ（Ｂ５2）１５、“１”のとき送信バッファ（Ｂ５3）１６を示す。
【００４８】
セレクト信号１０９3は、送信シフトレジスタ（ＴＳＦ３）１２にセットする送信バッファ（Ｂ５2，Ｂ５3）１５，１６を選択する信号であり、“０”のとき送信バッファ（Ｂ５2）１５、“１”のとき送信バッファ（Ｂ５3）１６を示す。送信データライト要求信号１１１は、送信バッファ（Ｂ５2，Ｂ５3）１５，１６に送信データの書き込みをマイクロコントローラに要求する信号である。
【００４９】
上記送信バッファコントローラ（ＣＯＮ２2）２１の内部構成について図１７を用いて更に詳細に説明する。
【００５０】
図１７は、上記送信バッファコントローラ（ＣＯＮ２2）２１の内部構成を示す図であり、この図において、送信バッファコントローラ（ＣＯＮ２2）２１は、送信バッファ数設定レジスタ（ＴＲＥＧ２20）４０、送信バッファセレクトコントローラ（ＣＯＮ２02）４１及び送信許可レジスタ（ＴＥＲＥＧ２21）４２から構成される。
【００５１】
上記送信バッファ数設定レジスタ（ＴＲＥＧ２20）４０は、送信バッファ数を設定するレジスタである。送信バッファ数設定レジスタ（ＴＲＥＧ２20）４０は、リード／ライト信号１０６、送信バッファコントロールセレクト信号１０７2、データ信号１１９によりセットされ、“０”のとき送信バッファ数１個、“１”のとき送信バッファ数２個を示す。
【００５２】
上記送信バッファコントローラ（ＣＯＮ２02）４１は、セレクト信号１０９2，１０９3を出力する回路であり、送信バッファ数設定レジスタ（ＴＲＥＧ２20）４０の設定により送信バッファの書き込み許可信号を制御する。
【００５３】
上記送信許可レジスタ（ＴＥＲＥＧ２21）４２は、送信動作の許可／禁止を制御するレジスタである。
【００５４】
図１５に戻って、上記受信バッファ（Ｂ５0，Ｂ５1）１３，１４について説明する
受信バッファ（Ｂ５0，Ｂ５1）１３，１４は、８ビットのバッファである。入力信号として受信データ信号１０４、書き込み許可信号１０８0，１０８1があるが、入力信号の説明については省略する。出力信号としては受信データ信号１１２0，１１２1がある。受信データ信号１１２0，１１２1は、受信バッファ書き込み許可信号１０８0，１０８1の“１”の入力により受信データ信号１０４の値をセットする。
【００５５】
上記送信バッファ（Ｂ５2，Ｂ５3）１５，１６について説明する。
【００５６】
送信バッファ（Ｂ５2，Ｂ５3）１５，１６は、８ビットのバッファである。入力信号として送信データ信号１１３1、書き込み許可信号１０８2，１０８3があり、出力信号として送信データ信号１１２2，１１２3がある。送信データ信号１１２2，１１２3は、書き込み許可信号１０８2，１０８3の“１”の入力により送信データ信号１１３1の値をセットする。
【００５７】
上記セレクタ（Ｓ４1）１７について説明する。
【００５８】
入力信号としてリード／ライト信号１０６、セレクト信号１０９1、データ信号１１２0，１１２1があり、出力信号として受信データ信号１１３0がある。
【００５９】
この受信データ信号１１３0は、受信バッファコントローラ（ＣＯＮ２1）２０からのセレクト信号１０９1により受信バッファ（Ｂ５0，Ｂ５1）１３，１４を選択し、マイクロコントローラへ受信データを出力する。ここで、セレクト信号１０９1が“０”のときデ一タ信号１１２0の値を、またセレクト信号１０９1が“１”のときデータ信号１１２1の値を出力する。
【００６０】
上記セレクタ（Ｓ４2）１８について説明する。
【００６１】
入力信号としてリード／ライト信号１０６、セレクト信号１０９2があり、出力信号として送信バッファセレクト信号１０８2，１０８3がある。送信バッファセレクト信号１０８2，１０８3は、送信バッファ（Ｂ５2，Ｂ５3）１５，１６の書き込み許可信号である。
【００６２】
上記セレクタ（Ｓ４3）１９について説明する。
【００６３】
入力信号として送信データ信号１１２2，１１２3、セレクト信号１０９3があり、出力信号として送信データ信号１１６がある。送信データ信号１１６は、送信バッファ（Ｂ５2，Ｂ５3）１５，１６からのデータを選択して送信シフトレジスタ（ＴＳＦ３）１２に値を出力する。
【００６４】
図１８及び図１９は上記シリアルΙ／Ｏ１０の信号のタイミングチャートであり、図１８はシリアルΙ／Ｏの受信時のタイミングチャート、図１９は送信時のタイミングチャートを示す。
【００６５】
以下に送信バッファ数を２バイト、受信バッファ数を２バイトに設定した場合を例にとり送受信時の動作を説明する。
【００６６】
まず、図１８を参照して受信時の動作について説明する。
【００６７】
受信バッファコントローラセレクト信号１０７1とリード／ライト信号１０６より受信バッファコントローラ（ＣＯＮ２1）２０内部の受信許可レジスタ（ＳＥＲＥＧ２11）３２の値が“１”にセットされる。これにより受信動作許可信号１０３に“１”が出力される。
【００６８】
受信クロック１０２の立ち上がりによりシリアル受信データ１０１がサンプルされ、８ビットの受信データが受信シフトレジスタ（ＲＳＦ１）１１にセットされる。
【００６９】
受信シフトレジスタ（ＲＳＦ１）１１より出力される受信完了信号１０５が“１”にセットされることにより受信バッファコントローラ（ＣＯＮ２1）２０から受信バッファ（Ｂ５0）１３の書き込み許可信号１０８０が“１”にセットされる。これにより受信バッファ（Ｂ５0）１３に受信シフトレジスタ（ＲＳＦ１）１１の８ビットデータ“ΑΑｈ”がセットされ受信データリード要求信号１１０が“１”にセットされる。
【００７０】
次の受信クロック１０２の立ち上がりによりシリアル受信データ１０１がサンプルされ、８ビットの受信データが受信シフトレジスタ（ＲＳＦ１）１１にセットされる。受信シフトレジスタ（ＲＳＦ１）１１からの受信完了信号１０５が“１”にセットされることにより、受信バッファコントローラ（ＣＯＮ２1）２０から受信バッファ（Β５1）１４の書き込み許可信号１０８1が“１”にセットされる。
【００７１】
これにより受信バッファ（Β５1）１４に受信シフトレジスタ（ＲＳＦ１）１１の８ビットデータ“ΒＢｈ”がセットされ、受信データリード要求信号１１０が“１”にセットされる。
【００７２】
受信バッファ数を１バイトに設定したときは、受信バッファ（Ｂ５0）１３のみ動作させ、受信バッファ（Ｂ５1）１４については未使用となる。よって、受信したデータは受信バッファ（Ｂ５0）１３のみにセットされる。
【００７３】
次に、図１９を参照して送信時の動作について説明する。
【００７４】
送信バッファコントローラセレクト信号１０７2とリード／ライト信号１０６、送信バッファセレクト信号１０９2により送信データ１１３1の値“ＡＡｈ”が送信バッファ（Ｂ５2）１５に書き込まれる。送信バッファ（Ｂ５2）１５にデータがセットされることにより送信バッファコントローラ（ＣＯＮ２2）２１からのセレクト信号１０９3により送信シフトレジスタ（ＴＳＦ3）１２に送信バッファ（Ｂ５2）１５の値“ＡＡｈ”がセットされる。
【００７５】
送信シフトレジスタ（ＴＳＦ3）１２にセットされた値が送信クロック１１５に同期して８ビットの送信データがシリアル送信データ１１４として出力される。
【００７６】
次に、送信バッファコントローラセレクト信号１０７2が“１”に、リード／ライト信号１０６が“０”にセットされると、送信バッファセレクト信号１０９2が出力され、送信バッファ書き込み許可信号１０８3が“１”にセットされる。
【００７７】
これにより送信データ１１３1の値“ΒΒｈ”が送信バッファ（Ｂ５3）１６に書き込まれる。送信バッファ（Ｂ５3）１６にデータがセットされることで送信バッファコントローラ（ＣＯＮ２2）２１からのセレクト信号１０９によって送信シフトレジスタ（ＴＳＦ3）１２に送信バッファ（Ｂ５3）１６の値“ＢＢｈ”がセットされる。
【００７８】
送信シフトレジスタ（ＴＳＦ3）１２にセットされた値が送信クロック１１５に同期して８ビットの送信データが１１４から出力される。
【００７９】
送信バッファ数を１バイトに設定したときは、送信バッファ（Ｂ５2）１５のみ動作させ送信バッファ（Ｂ５3）１６については未使用となる。よって、送信したデータは送信バッファ（Ｂ５2）１５のみにセットされる。
【００８０】
【発明が解決しようとする課題】
しかしながら、このような従来のシリアルＩ／Ｏのデータ転送には以下のような問題点があった。
【００８１】
すなわち、受信バッファ（Ｂ５0，Ｂ５1）１３，１４と送信バッファ（Ｂ５2，Ｂ５3）１５，１６が固定で割り付けられているため、送信バッファを１個又は未使用のとき残りの送信バッファが未使用になるため回路が有効に活用されない。同様に、受信バッファ（Ｂ５0，Ｂ５1）１３，１４と送信バッファ（Ｂ５2，Ｂ５3）１５，１６が固定で割り付けられているため、受信バッファを１個又は未使用のとき残りのバッファが未使用になるため回路が有効に活用されない。
【００８２】
本発明は、送受信バッファが１個又は未使用のときであっても残りのバッファを適切に割り付けて回路を有効に活用することができるシリアルＩ／Ｏを提供することを目的とする。
【００８３】
【課題を解決するための手段】
本発明に係るシリアルＩ／Ｏは、複数の送受信バッファを有するシリアルＩ／Ｏであって、受信バッファ数又は送信バッファ数の少なくとも何れか１つを指定することにより使用する送信バッファ数及び受信バッファ数を割り付ける制御手段と、制御手段による送受信バッファの割り付け指示に基づいて、複数の送受信バッファの中から所定の送受信バッファを選択し、該選択した送受信バッファへのリード／ライトを行う選択手段と、受信データのリード要求を出力する割り込み手段とを備え、
前記割り込み手段は、受信バッファ数分のデータを受信する度に前記受信データのリード要求を出力する動作と、１バイト分のデータを受信する度に前記受信データのリード要求を出力する動作との間で切換可能であることを特徴とする。
【００８４】
制御手段は、送信バッファを１個又は未使用のとき残りのバッファを受信バッファとして割り付けるように制御するものであってもよく、制御手段は、受信バッファを１個又は未使用のとき残りのバッファを送信バッファとして割り付けるように制御するものであってもよい。
【００８５】
また、選択手段は、制御手段からの割り付け指示により複数の送受信バッファの中から１つを選択し、所定の送受信バッファへのリード／ライトを行うように構成してもよい。
【００８７】
また、制御手段は、受信バッファ数と送信バッファ数をそれぞれ設定可能な設定手段を備え、設定手段は、受信バッファ数と送信バッファ数をそれぞれ指定し、該指定されていない送受信バッファの動作を停止させるようにしてもよく、送受信バッファは、データの入力状態によって受信バッファ又は送信バッファの何れのバッファとしても使用可能なバッファで構成されたものであってもよい。
【００８８】
【発明の実施の形態】
本発明に係るシリアルＩ／Ｏは、マイクロコンピュータ等のシリアルＩ／Ｏに適用することができる。
【００８９】
図１は本発明の第１の実施形態に係るシリアルＩ／Ｏの構成図である。本実施形態に係るシリアルＩ／Ｏは、複数の送受信バッファを持つシリアルＩ／Ｏについて有効であるが、ここでは送受信バッファ４個のときについて説明する。
【００９０】
図１の説明にあたり、前記図１５と同一構成部分及び同一信号部分には同一符号を付している。
【００９１】
図１において、シリアルＩ／Ｏ５０は、受信シフトレジスタ（ＲＳＦ１）１１、送信シフトレジスタ（ＴＳＦ３）１２、送受信バッファ（Ｂ６0，Ｂ６1，Ｂ６2，Ｂ６3）５１，５２，５３，５４、セレクタ（Ｓ４0，Ｓ４1，Ｓ４2，Ｓ４3）５５，１７，１８，１９（選択手段）及び送受信バッファコントローラ（ＣＯＮ２0）５６（制御手段）から構成されている。
【００９２】
すなわち、本実施形態に係るシリアルＩ／Ｏ５０は、前記図１５に示す従来のシリアルＩ／Ｏ１０の受信バッファコントローラ（ＣＯＮ２1）２０及び送信バッファコントローラ（ＣＯＮ２2）２１に代えて、送受信バッファコントローラ（ＣＯＮ２0）５６が設置され、受信バッファ（Ｂ５0，Ｂ５1）１３，１４及び送信バッファ（Ｂ５2，Ｂ５3）１５，１６が送受信バッファ（Ｂ６0，Ｂ６1，Ｂ６2，Ｂ６3）５１，５２，５３，５４に変更され、新たにセレクタ（Ｓ４0）５５が追加された構成となっている。
【００９３】
上記送受信バッファコントローラ（ＣＯＮ２0）５６について説明する。
【００９４】
入力信号として受信完了信号１０５、リード／ライト信号１０６、送受信バッファコントローラセレクト信号１０７0〜１、送信完了信号１１７、コントロールデータ信号１１９は、前記図１５と同様である。
【００９５】
出力信号は以下の通りである。受信許可信号１０３、送信許可信号１１８、受信データリード要求信号１１０、送信データライト要求信号１１１，．送受信バッファ書き込み許可信号１０８0〜１０８3、受信データセレクト信号１０９0〜１０９3、送信データセレクト信号１０９4〜１０９7がある。このうち、受信許可信号１０３、送信許可信号１１８、受信データリード要求信号１１０、送信データライト要求信号１１１については前記図１５と同様である。ここでは、送受信バッファ書き込み許可信号１０８0〜１０８3、受信データセレクト信号１０９0〜１０９3、送信データセレクト信号１０９4〜１０９7について説明する。
【００９６】
送受信バッファ書き込み許可信号１０８0〜１０８3は、送受信データを送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４に書き込みを許可する信号である。
【００９７】
受信データセレクト信号１０９0〜１０９3は、受信データをセットする送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４を選択する信号である。
【００９８】
送信データセレクト信号１０９4〜１０９7は、送信データをセットする送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４を選択する信号である。
【００９９】
上記送受信バッファコントローラ（ＣＯＮ２0）５６の内部構成について図２を用いて更に詳細に説明する。
【０１００】
図２は、上記送受信バッファコントローラ（ＣＯＮ２0）５６の内部構成を示す図であり、この図において、送受信バッファコントローラ（ＣＯＮ２0）５６は、送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）６０、受信バッファコントローラ（ＣＯＮ２01）６１、送信バッファコントローラ（ＣＯＮ２02）６２、送受信バッファ書き込み許可コントローラ（ＣＯＮ２03）６３、送受信許可レジスタ（ＴＳＥＲＥＧ２06）６４から構成される。
【０１０１】
上記送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）６０は、送受信バッファ数を設定するレジスタであり、リード／ライト信号１０６、送信バッファコントローラセレクト信号１０７1、受信バッファコントローラセレクト信号１０７0、コントロールデ一タ信号１１９の値がセットされ、受信バッファコントローラ（ＣＯＮ２01）６１に対し受信バッファ数データ信号１１９0、送信バッファコントローラに対し送信バッファ数データ信号１１９1を出力する。この場合、受信バッファ数を決定することにより自動的に送信バッファ数が決定される。この送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）６０の動作状態は、図３の表１に示される。
【０１０２】
受信バッファコントローラ（ＣＯＮ２01）６１は、受信バッファ書き込み許可信号１０８R0〜１０８R3を出力する回路である。送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）６０の設定により受信用の送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４の書き込み許可信号を制御する。この受信バッファコントローラ（ＣＯＮ２01）６１の動作状態は、図４の表２に示される。
【０１０３】
送信バッファコントローラ（ＣＯＮ２02）６２は、送信バッファ書き込み許可信号１０８T0〜１０８T3を出力する回路である。送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）６０の設定により受信用の送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４の書き込み許可信号を制御する。この受信バッファコントローラ（ＣＯＮ２01）６１の動作状態は、図５の表３に示される。
【０１０４】
送受信バッファ書き込み許可コントローラ（ＣＯＮ２03）６３は、送受信バッファ書き込み許可信号１０８0〜１０８3を出力する回路であり、受信バッファコントローラ（ＣＯＮ２01）６１から入力される受信バッファ書き込み許可信号１０８R0〜１０８R3と送信バッファコントローラ（ＣＯＮ２02）６２から入力される送信バッファ書き込み許可信号１０８T0〜１０８T3とのオア論理をとることにより送受信バッファ書き込み許可信号１０８0〜１０８3を制御する。
【０１０５】
送受信許可レジスタ（ＴＳＥＲＥＧ２06）６４は、送信許可信号１１８、受信許可信号１０３を出力する制御レジスタである。
【０１０６】
本実施形態に係るシリアルＩ／Ｏ５０で新たに設置されたセレクタ（Ｓ４0）５５について説明する。
【０１０７】
図１に戻って、入力信号として受信データ信号１０４、セレクト信号１０９0〜１０９3があり、出力信号としてバッファセットデータ信号１１４0〜１１４3がある。バッファセットデータ信号１１４0〜１１４3は、送受信バッファコントローラ（ＣＯＮ２0）５６からの受信データセレク卜信号１０９0〜１０９3により受信データ１０４をバッファセットデータ信号１１４0〜１１４3のうちの１つを選択し出力する。
【０１０８】
上記セレクタ（Ｓ４1）１７について説明する。
【０１０９】
入力信号として送信データ信号１１３0、セレクト信号１０９4〜１０９7があり、出力信号としてバッファセットデータ信号１１４0〜１１４3がある。バッファセットデータ信号１１４0〜１１４3は、送受信バッファコントローラ（ＣＯＮ２0）５６からの送信データセレク卜信号１０９4〜７により送信データ１１３0をバッファセットデ一タ信号１１４0〜１１４3のうちの１つを選択し出力する。
【０１１０】
上記セレクタ（Ｓ４2）１８について説明する。
【０１１１】
入力信号としてデータ信号１１２0〜１１２3、セレクト信号１０９0〜１０９3があり、出力信号として受信データ１１３1がある。受信データ信号１１３1は、送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４からのデータ信号１１２0〜１１２3のうち１つの値を受信データセレクト信号１０９0〜１０９3によりマイクロコントローラに出力する。
【０１１２】
上記セレクタ（Ｓ４3）１９について説明する。
【０１１３】
入力信号としてデータ信号１１２0〜１１２3、セレクト信号１０９4〜１０９7があり、出力信号として送信データ信号１１６がある。送信データ信号１１６は、送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４からのデータ信号１１２0〜１１２3のうち１つの値を送信データセレクト信号１０９4〜１０９7により送信シフトレジスタ（ＴＳＦ３）１２に出力する。
【０１１４】
このように、本実施形態に係るシリアルＩ／Ｏ５０は、複数の送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４を有するシリアルＩ／Ｏであって、受信バッファ数又は送信バッファ数を指定することにより使用する送信バッファ数及び受信バッファ数を一意的に割り付ける送受信バッファコントローラ（ＣＯＮ２0）５６と、送受信バッファコントローラ（ＣＯＮ２0）５６による送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４の割り付け指示に基づいて、複数の送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４の中から１つを選択し、所定の送受信バッファへのリード／ライトを行うセレクタ（Ｓ４0〜Ｓ４3）５５，１７〜１９とを備えた構成となっている。
【０１１５】
以下、上述のように構成されたシリアルＩ／Ｏ５０の動作を説明する。
【０１１６】
図６及び図７上記シリアルΙ／Ｏ５０のタイミングチャートであり、図６は送信バッファ数３個、受信バッファ数１個に設定したときの動作を示すタイミングチャート、図７は送信バッファ数１個、受信バッファ数３個に設定したときの動作を示すタイミングチャートである。
【０１１７】
まず、図６を参照して送信バッファ数３個、受信バッファ数１個に設定したときの動作を説明をする。
【０１１８】
上述したように、送受信バッファコントローラ（ＣＯＮ２0）５６の送受信バッファ数設定レジスタＴＳＲＥＧ（ΤＳＲＥＧ２05）６０には、コントロールデータ信号１１９、受信バッファコントローラセレクト信号１０７0、送信バッファコントローラセレクト信号１０７1及びリード／ライト信号１０６が入力され、送受信バッファ数設定レジスタＴＳＲＥＧ（ΤＳＲＥＧ２05）６０は、この受信バッファコントローラセレクト信号１０７0、送信バッファコントローラセレクト信号１０７1及びリード／ライト信号１０６により送受信バッファ数設定レジスタＴＳＲＥＧ（ΤＳＲＥＧ２05）６０内にコントロールデータ信号１１９のデータ“０１ｈ”を保持する。この場合は、受信バッファ数１個、送信バッファ数３個が保持される。
【０１１９】
同時に送信バッファ書き込み許可信号１０８T3に“１”（書き込み許可）が出力され、受信バッファ書き込み許可信号１０８R3に“０”が出力される。このことにより、送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４の送受信バッファ書き込み許可信号１０８3が“１”にセットされ、送信データセレクト信号１０９7が“１”にセットされる。これにより送信データ１１３0がバッファデータセット信号１１４3によって送受信バッファ（Ｂ６3）５４にセットされる。
【０１２０】
送信が完了し、次に送信バッファコントローラセレクト信号１０７1とリード／ライト信号１０６がアサートされると、送信バッファ書き込み許可信号１０８T2に“１”（書き込み許可）が出力され、受信バッファ書き込み許可信号１０８R2に“０”が出力される。このことにより、送受信バッファΒ５２の送受信バッファ書き込み許可信号１０８2が“１”にセットされる。
【０１２１】
これにより送信データ１１３0がバッファデータセット信号１１４2によって送受信バッファ（Ｂ６2）５３にセットされ、送信データセレクト信号１０９6が“１”にセットされる。
【０１２２】
上述したように、送信バッファコントローラセレクト信号１０７1とリード／ライト信号１０６がアサートされる毎に送信バッファ書き込み許可信号１０８T3→１０８T2→１０８T1が順にアサートされ（この時、受信バッファ書き込み許可信号１０８R1〜１０８R3は“０”を出力する。）、送受信バッファ書き込み許可信号１０８3→１０８2→１０８1→１０８3、送信データセレクト信号１０９7→１０９6→１０９5→１０９7の順でアサートされ、送信データ１１３0が送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４にセットされる。
【０１２３】
また、受信完了信号１０５が“１”にセットされる毎に送信バッファ書き込み許可信号１０８T0に“０”（書き込み許可）が出力され、受信バッファ書き込み許可信号１０８R0に“１”が出力される。このことにより、送受信バッファ書き込み許可信号１０８0が“１”にセットされ、受信データセレクト信号１０９0が“１”にセットされる。これによりシリアル受信データ１０４がバッファデータセット信号１１４0より送受信バッファ（Β６0）５１にセットされる。
【０１２４】
次に、図７を参照して送信バッファ数１個、受信バッファ数３個に設定したときの動作を説明をする。
【０１２５】
受信バッファコントローラセレクト信号１０７0、送信バッファコントローラセレクト信号１０７1及びリード／ライト信号１０６により送受信バッファ数設定レジスタＴＳＲＥＧ（ΤＳＲＥＧ２05）６０にコントロールデータ信号１１９のデータ“０３ｈ”が保持される。この場合、受信バッファ数３個、送信バッファ数１個が保持される。同時に、送信バッファ書き込み許可信号１０８T3に“１”（書き込み許可）が出力され、受信バッファ書き込み許可信号１０８R3に“０”が出力される。このことにより、送受信バッファ（Ｂ６3）５４の送受信バッファ書き込み許可信号１０８3が“１”にセットされ、送信データセレクト信号１０９7が“１”にセットされる。これにより、送信データ１１３0がバッファデータセット信号１１４3によって送受信バッファ（Β６3）５４にセットされる。
【０１２６】
以後、送信バッファコントローラセレクト信号１０７1とリード／ライト信号１０６がアサートされる毎に送信バッファ書き込み許可信号１０８T3に“１”（書き込み許可）が出力され、受信バッファ書き込み許可信号１０８R3に“０”が出力される。このことにより、送受信バッファ書き込み許可信号１０８3が“１”にセットされ、送信データ１１３0がバッファデータセット信号１１４3によって送受信バッファ（Β６3）５４にセットされる。
【０１２７】
また、受信完了信号１０５が゛“１”にセットされると、送信バッファ書き込み許可信号１０８T0に“０”（書き込み禁止）が出力され、受信バッファ書き込み許可信号１０８R0に“１”が出力され、受信データセレクト信号１０９0が“１”にセットされる。これにより、シリアル送信データ１０４がバッファデータセット信号１１４0によって送受信バッファ（Β６0）５１にセットされる。
【０１２８】
以後、受信完了信号１０５が“１”にセットされる毎に受信バッファ書き込み許可信号１０８R0→１０８R1→１０８R2が順にアサートされ（この時、送信バッファ書き込み許可信号１０８T0〜１０８T2は“０”を出力する。）、送受信バッファ書き込み許可信号１０８0→１０８1→１０８2→１０８0、受信データセレクト信号１０９0→１０９1→１０９2→１０９0の順にアサートされ、シリアル受信データ１０４がバッファデータセット信号１１４0〜１１４3によって送受信バッファ（Β６0〜Ｂ６2）５１〜５３にセットされる。
【０１２９】
上記説明は受信バッファ数を設定することにより送信バッファ数を一意的に決定することを例にとり説明したが、送信バッファ数を設定することにより受信バッファ数を一意的に決定することも可能である。
【０１３０】
以上説明したように、第１の実施形態に係るシリアルＩ／Ｏ５０は、送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４を有するシリアルＩ／Ｏであって、受信バッファ数又は送信バッファ数を指定することにより使用する送信バッファ数及び受信バッファ数を一意的に割り付ける送受信バッファコントローラ（ＣＯＮ２0）５６と、送受信バッファコントローラ（ＣＯＮ２0）５６による送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４の割り付け指示に基づいて、複数の送受信バッファ（Ｂ６0〜Ｂ６3）５１〜５４の中から１つを選択し、所定の送受信バッファへのリード／ライトを行うセレクタ（Ｓ４0〜Ｓ４3）５５，１７〜１９とを備え、送受信バッファコントローラ（ＣＯＮ２0）５６にセットするデータを変えるようにしているので、送信又は受信に割り付けるバッファ数をプログラマブルに変化させることができ、送信バッファを１個又は未使用のとき残りのバッファを受信バッファに割り付けることができるとともに、受信バッファを１個又は未使用のとき残りのバッファを送信バッファに割り付けることができ回路を有効に活用することができる。
【０１３１】
図８は本発明の第２の実施形態に係るシリアルＩ／Ｏの構成を示すブロック図であり、本実施形態に係るシリアルＩ／Ｏも、複数の送受信バッファを持つシリアルＩ／Ｏについて有効であるが、ここでは送受信バッファ４個のときについて説明する。なお、本実施形態に係るシリアルＩ／Ｏの説明にあたり図１に示すシリアルＩ／Ｏと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１３２】
図８において、シリアルＩ／Ｏ７０は、受信シフトレジスタ（ＲＳＦ１）１１、送信シフトレジスタ（ＲＳＦ３）１２、送受信バッファ（Ｂ６0，Ｂ６1，Ｂ６2，Ｂ６3）５１，５２，５３，５４、セレクタ（Ｓ４0，Ｓ４1，Ｓ４2，Ｓ４3）５５，１７，１８，１９及び送受信バッファコントローラ（ＣＯＮ２0）７１から構成されている。
【０１３３】
すなわち、本実施形態に係るシリアルＩ／Ｏ７０は、送受信バッファコントローラ（ＣＯＮ２0）７１の内部に割り込みコントローラ（ＣＯＮ２04）７２を組み込んだ構成となっている。
【０１３４】
図９は、上記割り込みコントローラを組み込んだ送受信バッファコントローラ（ＣＯＮ２0）７１の内部構成を示す図であり、この図において、送受信バッファコントローラ（ＣＯＮ２0）７１は、送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）６０、受信バッファコントローラ（ＣＯＮ２01）６１、送信バッファコントローラ（ＣＯＮ２02）６２、送受信バッファ書き込み許可コントローラ（ＣＯＮ２03）６３、送受信許可レジスタ（ＴＳＥＲＥＧ２06）６４及び割り込みコントローラ（ＣＯＮ２04）７２から構成される。
【０１３５】
上記割り込みコントローラ（ＣＯＮ２04）７２は、受信データリード要求信号１１０の出力タイミングをコントロールする回路である。入力信号として受信完了信号１０５、受信バッファ数データ信号１１９0、受信データリード要求制御信号１２０があり、受信データリード要求制御信号１２０は、受信データリード要求信号１１０を制御する信号である。
【０１３６】
また、出力信号として受信データリード要求信号１１０があり、受信データリード要求信号１１０は、マイクロコントローラに対して受信データのリードを要求する信号である。受信データリード要求信号１１０は、受信データリード要求制御信号１２０が“１”（受信データリード要求固定解除）のとき、受信バッファ設定数分、受信完了信号１０５をアサート（“１”が入力される）すると受信データリード要求信号１１０に“１”を出力する。受信データリード要求制御信号１２０が“０”（受信データリード要求固定）のとき、受信完了信号１０５をアサート（“１”が入力される）する毎に受信データリード要求信号１１０に“１”を出力する。
【０１３７】
以下、上述のように構成されたシリアルＩ／Ｏ７０の動作を説明する。
【０１３８】
図１０及び図１１上記シリアルΙ／Ｏ７０のタイミングチャートであり、シリアルΙ／Ｏ７０はこの図１０及び図１１に示す動作で受信データリード要求信号を制御する。なおこの他の動作は第１の実施形態と同様である。
【０１３９】
図１０は受信リードデータ要求を１バイト毎の固定で動作させたときの動作を示すタイミングチャートである。
【０１４０】
図１０に示すように、受信バッファコントローラセレクト信号１０７1、リード／ライト信号１０６により送受信許可レジスタ（ＴＳＥＲＥＧ２06）６４の値が“１”にセットされる。これにより受信動作許可信号１０３に“１”が出力され、受信動作が開始される。８ビットのデータを受信後、受信シフトレジスタ（ＲＳＦ１）１１の受信完了信号１０５によって“１”が出力される。受信完了信号１０５“１”、受信データリード要求制御信号１２０“０”という状態により受信データリード要求信号１１０として“１”（受信データリード要求）が出力される。
【０１４１】
以後、受信完了信号に“１”が出力される毎に受信データリード要求信号１１０から“１”が出力される。
【０１４２】
図１１は受信リードデータ要求を固定解除にし、３バイト毎で動作させたときの動作を示すタイミングチャートである。
【０１４３】
図１１に示すように、受信バッファコントローラセレクト信号１０７1、リード／ライト信号１０６より送受信許可レジスタ（ＴＳＥＲＥＧ２０６）６４の値が“１”にセットされる。これにより受信動作許可信号１０３に“１”が出力され、受信動作が開始される。
【０１４４】
８ビットのデータを受信後、受信シフトレジスタ（ＲＳＦ１）１１の受信完了信号１０５より“１”が出力される。受信完了信号１０５“１”、受信データリード要求制御信号１２０“１”受信バッファ数データ信号１１９0“３”という状態により受信データリード要求信号１１０として“０”（受信データリード要求なし）が出力される。
【０１４５】
その後、受信完了信号に“１”が２回出力されると受信データリード要求信号１１０から“１”が出力される。
【０１４６】
以後、受信完了信号に“１”が３回出力される毎に受信データリード要求信号１１０から“１”が出力される。
【０１４７】
以上説明したように、第２の実施形態に係るシリアルＩ／Ｏ７０は、送受信バッファコントローラ（ＣＯＮ２0）７１の内部に割り込みコントローラ（ＣＯＮ２04）７２を備え、割り込みコントローラ（ＣＯＮ２04）７２が、指定された受信バッファの数だけ受信を行ったあと又は１バイト受信毎に受信データリード要求を出力するようにしているので、受信バッファ数を変更したときの受信データリード要求出力を受信バッファ数単位又は１バイト単位に切り換えることにより、送受信データのリード／ライトを行うための処理を一括して行うことができ、マイクロコントローラの処理を軽減することができる。
【０１４８】
図１２は本発明の第３の実施形態に係るシリアルＩ／Ｏの送受信バッファコントローラ（ＣＯＮ２0）８０の内部構成を示す図である。なお、本実施形態に係るシリアルＩ／Ｏの説明にあたり図９に示すシリアルＩ／Ｏと同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１４９】
図１２において、送受信バッファコントローラ（ＣＯＮ２0）８０は、受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１、送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２、受信バッファコントローラ（ＣＯＮ２01）６１、送信バッファコントローラ（ＣＯＮ２02）６２、送受信バッファ書き込み許可コントローラ（ＣＯＮ２03）６３、送受信許可レジスタ（ＴＳＥＲＥＧ２06）６４及び割り込みコントローラ（ＣＯＮ２04）７２から構成される。
【０１５０】
すなわち、本実施形態に係る送受信バッファコントローラ（ＣＯＮ２0）８０は、送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）６０に代えて、受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１、送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２を付加した構成となっており、この回路を付加することにより送信、受信のバッファ数を独立して設定可能となる。
【０１５１】
上記受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１は、送受信バッファ（Β６0〜Ｂ６2）５１〜５３のうち受信に割り付けるバッファ数を設定するレジスタである。
【０１５２】
入力信号としてリード／ライト信号１０６、受信バッファコントローラセレクト信号１０７0、データ信号１１９がある。また、出力信号として受信バッファ数データ信号１１９0があり、受信バッファ数データ信号１１９0は、送受信バッファ（Β６0〜Ｂ６2）５１〜５３のうち受信バッファに割り付ける数を出力する信号である。この受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１の動作状態は、図１３の表４に示される。
【０１５３】
上記送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２は、送受信バッファ（Β６0〜Ｂ６2）５１〜５３のうち送信に割り付けるバッファ数を設定するレジスタである。
【０１５４】
入力信号としてリード／ライト信号１０６、送信バッファコントローラセレクト信号１０７1、コントロールデータ信号１１９がある。また、出力信号として送信バッファ数データ信号１１９1があり、送信バッファ数データ信号１１９1は、送受信バッファ（Β６0〜Ｂ６2）５１〜５３のうち送信バッファに割り付ける数を出力する信号である。この送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２の動作状態は、図１３の表４に示される。
【０１５５】
以下、上述のように構成されたシリアルＩ／Ｏの動作を説明する。
【０１５６】
図１４は上記シリアルΙ／Ｏのタイミングチャートであり、送信バッファ数、受信バッファ数の設定を変更するときの動作を示すタイミングチャートである。
【０１５７】
図１４に示すように、受信バッファコントローラセレクト信号１０７0の値“１”と送信バッファコントローラセレクト信号１０７1の値“１”とリード／ライト信号１０６が“０”のとき、受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１にコントロールデータ信号１１９のデータ“０３ｈ”がセットされ、受信バッファ数３個となる。
【０１５８】
同時に、送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２にコントロールデータ信号１１９のデータ“０３ｈ”がセットされ、送信バッファ数１個となる。ここで、送受信バッファ数４個のため送信バッファ数はコントロールデータ数から４を差し引いた数となる（図１４(1)参照）。
【０１５９】
また、受信バッファコントローラセレクト信号１０７0の値“１”と送信バッファコントローラセレクト信号１０７1の値“０”とリード／ライト信号１０６“０”のとき、受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１にコントロールデータ信号１１９のデータ“０１ｈ”がセットされ、受信バッファ数１個となる。
【０１６０】
このとき、送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２にコントロールデータ信号１１９のデータ“０１ｈ”はセットされず、送信バッファ数は引き続き１個となる（図１４(2)参照）。
【０１６１】
受信バッファコントローラセレクト信号１０７0の値“０”と送信バッファコントローラセレクト信号１０７1の値“１”とリード／ライト信号１０６が“０”のとき、受信バッファ数設定レジスタ（ΤＳＲＥＧ２10）８１にコントロールデータ信号１１９のデータ“０２ｈ”はセットされず、受信バッファ数は引き続き１個となる。また、送信バッファ数設定レジスタ（ＴＲＥＧ２２０）８２にコントロールデータ信号１１９のデータ“０２ｈ”がセットされ、送信バッファ数は２個となる（図１４(3)参照）。
【０１６２】
受信バッファコントローラセレクト信号１０７0の値“０”と送信バッファコントローラセレクト信号１０７1の値“０”とリード／ライト信号１０６が“０”のとき、受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１にコントロールデータ信号１１９のデータ“００ｈ”はセットされず、受信バッファ数は引き続き１個となる。また、送信バッファ数設定レジスタ（ＴＲＥＧ２２０）８２にもコントロールデータ信号１１９のデータ“００ｈ”がセットされず、送信バッファ数も引き続き２個となる（図１４(4)参照）。
【０１６３】
以上説明したように、第３の実施形態に係るシリアルＩ／Ｏは、送受信バッファコントローラ（ＣＯＮ２0）８０が、受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１及び送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２を付加し、受信バッファ数設定レジスタ（ＳＲＥＧ２10）８１及び送信バッファ数設定レジスタ（ΤＲＥＧ２20）８２が、受信バッファ数と送信バッファ数をそれぞれ指定し、指定されていない送受信バッファの動作を停止させるようにしているので、受信バッファ数、送信バッファ数を個別に設定することができ、システムに合ったバッファ数でシステム構築が可能となる。
【０１６４】
なお、上記各実施形態に係るシリアルＩ／Ｏでは、マイクロコンピュータ等のシリアルＩ／Ｏに適用することができるが、複数の送受信バッファを有するシリアルＩ／Ｏはどのようなものでもよく、マイクロコンピュータ内部に組み込まれる回路の一部であってもよい。また、送受信バッファが４個以外の装置においても同様に適用できることは言うまでもない。
【０１６５】
さらに、上記シリアルＩ／Ｏを構成するコントローラや各種回路の数、種類接続状態などは前述した上述の各実施形態に限られないことは言うまでもない。
【０１６６】
【発明の効果】
本発明に係るシリアルＩ／Ｏでは、複数の送受信バッファを有するシリアルＩ／Ｏであって、受信バッファ数又は送信バッファ数の少なくとも何れか１つを指定することにより使用する送信バッファ数及び受信バッファ数を割り付ける制御手段と、制御手段による送受信バッファの割り付け指示に基づいて、複数の送受信バッファの中から所定の送受信バッファを選択し、該選択した送受信バッファへのリード／ライトを行う選択手段と、受信データのリード要求を出力する割り込み手段とを備え、前記割り込み手段は、受信バッファ数分のデータを受信する度に前記受信データのリード要求を出力する動作と、１バイト分のデータを受信する度に前記受信データのリード要求を出力する動作との間で切換可能であるので送信バッファを１個又は未使用のとき残りのバッファを受信バッファに割り付けることができるとともに、受信バッファを１個又は未使用のとき残りのバッファを送信バッファに割り付けることができ、回路を有効に活用することができる。さらに、割り込み手段により、送受信データのリード／ライトを行うための処理を一括して行うことができるので、マイクロコントローラの負担を軽減することができる。
【０１６８】
さらに、本発明に係るシリアルＩ／Ｏでは、受信バッファ数と送信バッファ数をそれぞれ設定可能な設定手段を備え、設定手段が、受信バッファ数と送信バッファ数をそれぞれ指定し、該指定されていない送受信バッファの動作を停止させるように構成しているので、受信バッファ数、送信バッファ数を個別に設定することができ、システムに合ったバッファ数でシステム構築ができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係るシリアルＩ／Ｏの構成を示すブロック図である。
【図２】上記シリアルＩ／Ｏの送受信バッファコントローラの内部構成を示す図である。
【図３】上記シリアルＩ／Ｏの送受信バッファ数設定レジスタの動作を説明するための図である。
【図４】上記シリアルＩ／Ｏの受信バッファコントローラの動作を説明するための図である。
【図５】上記シリアルＩ／Ｏの送信バッファコントローラの動作を説明するための図である。
【図６】上記シリアルΙ／Ｏの送信バッファ数３個、受信バッファ数１個に設定したときの動作を示すタイミングチャートである。
【図７】上記シリアルΙ／Ｏの送信バッファ数１個、受信バッファ数３個に設定したときの動作を示すタイミングチャートである。
【図８】本発明を適用した第２の実施形態に係るシリアルＩ／Ｏの構成を示すブロック図である。
【図９】上記シリアルＩ／Ｏの送受信バッファコントローラの内部構成を示す図である。
【図１０】上記シリアルＩ／Ｏの受信リードデータ要求を１バイト毎の固定で動作させたときの動作を示すタイミングチャートである。
【図１１】上記シリアルＩ／Ｏの受信リードデータ要求を固定解除にし、３バイト毎で動作させたときの動作を示すタイミングチャートである。
【図１２】本発明を適用した第３の実施形態に係るシリアルＩ／Ｏの内部構成を示す図である。
【図１３】上記シリアルＩ／Ｏの送信、受信バッファ数設定レジスタの動作を説明するための図である。
【図１４】上記シリアルΙ／Ｏの送信バッファ数、受信バッファ数の設定を変更するときの動作を示すタイミングチャートである。
【図１５】従来のシリアルＩ／Ｏの構成を示すブロック図である。
【図１６】従来のシリアルＩ／Ｏの受信バッファコントローラの内部構成を示す図である。
【図１７】従来のシリアルＩ／Ｏの送信バッファコントローラの内部構成を示す図である。
【図１８】従来のシリアルΙ／Ｏの受信時の動作を示すタイミングチャートである。
【図１９】従来のシリアルΙ／Ｏの受信時の動作を示すタイミングチャートである。
【符号の説明】
５０，７０シリアルＩ／Ｏ、１１受信シフトレジスタ（ＲＳＦ１）、１２送信シフトレジスタ（ＴＳＦ３）、５１，５２，５３，５４送受信バッファ（Ｂ６0，Ｂ６1，Ｂ６2，Ｂ６3）、５５，１７，１８，１９セレクタ（Ｓ４0，Ｓ４1，Ｓ４2，Ｓ４3）（選択手段）、５６，７１送受信バッファコントローラ（ＣＯＮ２0）（制御手段）、６０送受信バッファ数設定レジスタ（ΤＳＲＥＧ２05）、６１受信バッファコントローラ（ＣＯＮ２01）、６２送信バッファコントローラ（ＣＯＮ２02）、６３送受信バッファ書き込み許可コントローラ（ＣＯＮ２03）、６４送受信許可レジスタ（ＴＳＥＲＥＧ２06）、７２割り込みコントローラ（ＣＯＮ２04）、８１受信バッファ数設定レジスタ（ＳＲＥＧ２10）、８２送信バッファ数設定レジスタ（ΤＲＥＧ２20）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a serial I / O built in a microcomputer, and more specifically, a serial I / O having a transmission / reception buffer is built in a microcontroller or the like, and transmits / receives data serially to / from another microcontroller. It relates to serial I / O.
[0002]
[Prior art]
The microcomputer incorporates various I / Os as an interface for connecting peripheral devices for data input / output. The serial I / O is an interface that performs bit serial transfer, and is used for communication such as a keyboard, a printer, and the RS-232C standard.
[0003]
A conventional serial I / O having a plurality of transmission / reception buffers is built in a microcontroller or the like, and transmits / receives data to / from other microcontrollers serially.
[0004]
A conventional serial I / O having a plurality of transmission / reception buffers will be described with reference to FIGS.
[0005]
FIG. 15 is a block diagram showing the configuration of a conventional serial I / O. The serial I / O performs transmission / reception with a plurality of bits of data. Here, description will be made with 8-bit data.
[0006]
In FIG. 15, a serial I / O 10 includes a reception shift register (RSF1) 11, a transmission shift register (TSF3) 12, reception buffers (B50, B51) 13, 14, transmission buffers (B52, B53) 15, 16, selectors ( S41, S42, S43) 17, 18, 19, a reception buffer controller (CON2 1) 20 and a transmission buffer controller (CON2 2) 21.
[0007]
The reception shift register (RSF1) 11 shifts serially transferred data and holds it as 8-bit data.
[0008]
The transmission shift register (TSF3) 12 is a register that shifts 8-bit transfer data bit by bit and serially transfers the data.
[0009]
The reception buffers (B50, B51) 13, 14 are reception data storage buffers whose number of buffers can be set to one or two according to the setting of the microcontroller.
[0010]
The transmission buffers (B52, B53) 15, 16 are transmission data storage buffers in which the number of buffers can be set to one or two according to the setting of the microcontroller.
[0011]
The selector (S41) 17 selects reception buffers (B50, B51) 13, 14 for storing data to be output to the microcontroller.
[0012]
The selector (S42) 18 selects transmission buffers (B52, B53) 15, 16 for storing transmission data input from the microcontroller.
[0013]
The selector (S43) 19 selects transmission buffers (B52, B53) 15, 16 for setting data in the transmission shift register (TSF3) 12.
[0014]
The reception buffer controller (CON2 1) 20 allocates the data received by the reception shift register (RSF 1) 11 to the plurality of reception buffers (B 50, B 51) 13, 14 and permits the operation of the reception shift register (RSF 1) 11. Take control.
[0015]
The transmission buffer controller (CON2 2) 21 assigns transmission data to be set to the transmission shift register (TSF 3) 12 from the plurality of transmission buffers (B 52, B 53) 15, 16, and operates the transmission shift register (TSF 3) 12. Control to allow
[0016]
Hereinafter, each circuit constituting the serial I / O 10 will be described in detail.
First, the reception shift register (RSF1) 11 will be described.
[0017]
There are serial reception data 101, reception clock 102, and reception permission signal 103 as input signals, and reception data signal 104 and reception completion signal 105 as output signals.
[0018]
Serial reception data 101 represents a serial data input signal. The reception clock signal 102 indicates a serial reception clock signal, and the serial reception data 101 is sampled by this clock.
[0019]
The reception permission signal 103 indicates a signal for permitting the serial reception operation. When “0”, the reception operation is prohibited, and when “1”, the reception operation is permitted.
[0020]
The reception data signal 104 is an 8-bit data signal for outputting the value set by the reception shift register (RSF1) 11 to the reception buffers (B50, B51) 13,14.
[0021]
The reception completion signal 105 is a reception completion signal indicating that 8-bit data is set in the reception shift register (RSF1) 11.
[0022]
The transmission shift register (TSF3) 12 will be described.
[0023]
There are transmission data 116, transmission clock signal 115, and transmission permission signal 117 as input signals, and serial transmission data signal 114 and transmission completion signal 118 as output signals.
[0024]
Transmission data 116 indicates an 8-bit data input signal. A transmission clock signal 115 indicates a serial transmission clock signal and outputs transmission data 116 set by this clock. The transmission permission signal 117 indicates a signal for permitting serial transmission operation. When “0”, the transmission operation is prohibited, and when “1”, the transmission operation is permitted.
[0025]
The serial transmission data signal 114 is a signal for outputting the value set by the transmission shift register (TSF3) 12 as serial data.
[0026]
The transmission completion signal 118 is a transmission completion signal indicating that 8-bit data is set in the transmission shift register (TSF3) 12.
[0027]
The reception buffer controller (CON21) 20 will be described.
[0028]
There are a reception completion signal 105, a read / write signal 106, a reception buffer controller select signal 1071, and a data signal 119 as input signals, and a reception permission signal 103, a selection signal 1091, a reception data read request signal 110, and a reception buffer write permission as output signals. There are signals 1080 and 1081.
[0029]
The reception completion signal 105 is a reception completion signal indicating that 8-bit data is set in the reception shift register (RSF1) 11. The read / write signal 106 is a read / write signal from the microcontroller.
[0030]
The reception buffer controller select signal 1071 is a signal indicating that the read / write signal 106 from the microcontroller is valid for the reception buffer controller (CON21). When this signal is valid and the read / write signal indicates write, control data is set and the reception operation is permitted.
[0031]
The data signal 119 is a data signal for the number of reception buffers and reception operation permission.
[0032]
The reception permission signal 103 is a signal indicating that the reception operation is permitted, and has a circuit that holds this signal therein.
[0033]
The select signal 1091 is a signal for selecting the reception buffers (B50, B51) 13, 14 for setting the reception data. When “0”, Β50 “1” indicates Β51.
[0034]
The reception data read request signal 110 is a signal indicating that reception data is set in the reception buffers 50 to 1. When this request is generated, a read request is generated from the microcontroller.
[0035]
The reception buffer write permission signals 1080 and 1081 are signals that permit the reception data to be written to the reception buffers (B50, B51) 13,14. Set to “1” when reception of the reception shift register is completed.
[0036]
The internal configuration of the reception buffer controller (CON2 1) 20 will be described in more detail with reference to FIG.
[0037]
FIG. 16 is a diagram showing an internal configuration of the reception buffer controller (CON2 1) 20. In this figure, the reception buffer controller (CON 2 1) 20 includes a reception buffer number setting register (SREG 2 10) 30, a reception buffer select controller (CON 2 01). ) 31 and a reception permission register (SEREG211) 32.
[0038]
The reception buffer number setting register (SREG210) 30 is a register for setting the number of reception buffers. The reception buffer number setting register (SREG2 10) 30 is set by the read / write signal 106, the reception buffer control select signal 107 1, and the data signal 119. When “0”, the number of reception buffers is one, and when “1”, the number of reception buffers Two are shown.
[0039]
The reception buffer select controller (CON201) 31 is a circuit that outputs a reception buffer write permission signal, and controls the write buffer write permission signals 1081 and 1082 according to the setting of the reception buffer number setting register (SREG210) 30.
[0040]
The reception permission register (SEREG 211) 32 is a register for controlling permission / prohibition of the reception operation.
[0041]
The transmission buffer controller (CON2 2) 21 will be described.
[0042]
Returning to FIG. 15, there are a transmission completion signal 118, a read / write signal 106, and a transmission buffer controller select signal 1072 as input signals, and a transmission permission signal 117, select signals 1092, 1093, and a transmission data write request signal 111 as output signals. is there.
[0043]
The transmission completion signal 118 is a transmission completion signal indicating that 8-bit data is set in the transmission shift register (TSF3) 12.
[0044]
The read / write signal 106 is a read / write signal from the microcontroller.
[0045]
The transmission buffer controller select signal 1072 is a signal indicating that the read / write signal 106 from the microcontroller is valid for the transmission buffer controller (CON2 2) 21. When this signal is valid and the read / write signal 106 indicates writing, control data is set and transmission operation is permitted.
[0046]
The transmission permission signal 117 indicates a signal for permitting the serial transmission operation. When “0”, the transmission operation is prohibited, and when “1”, the transmission operation is permitted.
[0047]
The select signal 1092 is a signal for selecting transmission buffers (B52, B53) 15, 16 for setting transmission data. When "0", the transmission buffer (B52) 15 is selected, and when "1", the transmission buffer (B53) 16 is selected. Indicates.
[0048]
The select signal 1093 is a signal for selecting the transmission buffers (B52, B53) 15, 16 to be set in the transmission shift register (TSF3) 12, and when "0" is transmitted, the transmission buffer (B52) 15 is transmitted. The buffer (B53) 16 is shown. The transmission data write request signal 111 is a signal for requesting the microcontroller to write transmission data in the transmission buffers (B52, B53) 15 and 16.
[0049]
The internal configuration of the transmission buffer controller (CON2 2) 21 will be described in more detail with reference to FIG.
[0050]
FIG. 17 is a diagram showing an internal configuration of the transmission buffer controller (CON2 2) 21. In this figure, the transmission buffer controller (CON 2 2) 21 includes a transmission buffer number setting register (TREG 220) 40, a transmission buffer select controller (CON 20 2). ) 41 and a transmission permission register (TEREG 221) 42.
[0051]
The transmission buffer number setting register (TREG2 20) 40 is a register for setting the number of transmission buffers. The transmission buffer number setting register (TREG2 20) 40 is set by a read / write signal 106, a transmission buffer control select signal 107 2, and a data signal 119. When “0”, the number of transmission buffers is one, and when “1”, the number of transmission buffers Two are shown.
[0052]
The transmission buffer controller (CON 20 2) 41 is a circuit for outputting select signals 1092 and 1093, and controls a write buffer write permission signal according to the setting of the transmission buffer number setting register (TREG 2 20) 40.
[0053]
The transmission permission register (TEREG 221) 42 is a register for controlling permission / prohibition of the transmission operation.
[0054]
Returning to FIG. 15, the reception buffers (B50, B51) 13, 14 will be described.
The reception buffers (B50, B51) 13, 14 are 8-bit buffers. There are received data signal 104 and write permission signals 1080 and 1081 as input signals, but description of the input signals is omitted. The output signals include received data signals 1120 and 1121. The reception data signal 1120, 1121 sets the value of the reception data signal 104 by the input of “1” of the reception buffer write enable signal 1080, 1081.
[0055]
The transmission buffers (B52, B53) 15, 16 will be described.
[0056]
The transmission buffers (B52, B53) 15, 16 are 8-bit buffers. There are transmission data signal 1131 and write permission signals 1082 and 1083 as input signals, and transmission data signals 1122 and 1123 as output signals. As the transmission data signals 1122 and 1123, the value of the transmission data signal 1131 is set by inputting "1" of the write permission signals 1082 and 1083.
[0057]
The selector (S41) 17 will be described.
[0058]
There are a read / write signal 106, a select signal 1091, and data signals 1120 and 1121 as input signals, and a received data signal 1130 as output signals.
[0059]
The reception data signal 1130 selects the reception buffers (B50, B51) 13, 14 by the select signal 1091 from the reception buffer controller (CON2 1) 20, and outputs the reception data to the microcontroller. Here, when the select signal 1091 is "0", the value of the data signal 1120 is output, and when the select signal 1091 is "1", the value of the data signal 1121 is output.
[0060]
The selector (S42) 18 will be described.
[0061]
There are a read / write signal 106 and a select signal 1092 as input signals, and transmission buffer select signals 1082 and 1083 as output signals. The transmission buffer select signals 1082 and 1083 are write permission signals for the transmission buffers (B52 and B53) 15 and 16.
[0062]
The selector (S43) 19 will be described.
[0063]
Transmission data signals 1122, 1123 and select signal 1093 are input signals, and transmission data signal 116 is an output signal. The transmission data signal 116 selects data from the transmission buffers (B52, B53) 15, 16 and outputs a value to the transmission shift register (TSF3) 12.
[0064]
FIGS. 18 and 19 are timing charts of the signal of the serial I / O 10, FIG. 18 is a timing chart at the time of receiving the serial I / O, and FIG. 19 is a timing chart at the time of transmission.
[0065]
The operation at the time of transmission / reception will be described below taking as an example the case where the number of transmission buffers is set to 2 bytes and the number of reception buffers is set to 2 bytes.
[0066]
First, the operation during reception will be described with reference to FIG.
[0067]
From the reception buffer controller select signal 1071 and the read / write signal 106, the value of the reception permission register (SEREG211) 32 in the reception buffer controller (CON2 1) 20 is set to “1”. As a result, “1” is output to the reception operation permission signal 103.
[0068]
The serial reception data 101 is sampled at the rising edge of the reception clock 102, and 8-bit reception data is set in the reception shift register (RSF 1) 11.
[0069]
When the reception completion signal 105 output from the reception shift register (RSF1) 11 is set to “1”, the write permission signal 1080 of the reception buffer (B50) 13 is set to “1” from the reception buffer controller (CON2 1) 20. Is done. As a result, the 8-bit data “ΑΑh” of the reception shift register (RSF1) 11 is set in the reception buffer (B50) 13, and the reception data read request signal 110 is set to “1”.
[0070]
The serial reception data 101 is sampled at the next rising of the reception clock 102, and 8-bit reception data is set in the reception shift register (RSF 1) 11. When the reception completion signal 105 from the reception shift register (RSF1) 11 is set to “1”, the write permission signal 1081 of the reception buffer (Β51) 14 is set to “1” from the reception buffer controller (CON21). The
[0071]
As a result, the 8-bit data “ΒBh” of the reception shift register (RSF1) 11 is set in the reception buffer (Β51) 14, and the reception data read request signal 110 is set to “1”.
[0072]
When the number of reception buffers is set to 1 byte, only the reception buffer (B50) 13 is operated, and the reception buffer (B51) 14 is not used. Therefore, the received data is set only in the reception buffer (B50) 13.
[0073]
Next, the operation during transmission will be described with reference to FIG.
[0074]
The value “AAh” of the transmission data 1131 is written to the transmission buffer (B52) 15 by the transmission buffer controller select signal 1072, the read / write signal 106, and the transmission buffer select signal 1092. When data is set in the transmission buffer (B52) 15, the value "AAh" of the transmission buffer (B52) 15 is set in the transmission shift register (TSF3) 12 by the select signal 1093 from the transmission buffer controller (CON2 2) 21. .
[0075]
The value set in the transmission shift register (TSF 3) 12 is synchronized with the transmission clock 115, and 8-bit transmission data is output as serial transmission data 114.
[0076]
Next, when the transmission buffer controller select signal 1072 is set to “1” and the read / write signal 106 is set to “0”, the transmission buffer select signal 1092 is output and the transmission buffer write enable signal 1083 is set to “1”. Set.
[0077]
As a result, the value “ΒΒh” of the transmission data 1131 is written to the transmission buffer (B53) 16. When data is set in the transmission buffer (B53) 16, the value "BBh" of the transmission buffer (B53) 16 is set in the transmission shift register (TSF3) 12 by the select signal 109 from the transmission buffer controller (CON22) 21. .
[0078]
The value set in the transmission shift register (TSF 3) 12 is synchronized with the transmission clock 115 and 8-bit transmission data is output from 114.
[0079]
When the number of transmission buffers is set to 1 byte, only the transmission buffer (B52) 15 is operated and the transmission buffer (B53) 16 is not used. Therefore, the transmitted data is set only in the transmission buffer (B52) 15.
[0080]
[Problems to be solved by the invention]
However, such conventional serial I / O data transfer has the following problems.
[0081]
That is, since the reception buffers (B50, B51) 13, 14 and the transmission buffers (B52, B53) 15, 16 are fixedly allocated, one transmission buffer or the remaining transmission buffers are unused when not used. Therefore, the circuit is not used effectively. Similarly, since reception buffers (B50, B51) 13, 14 and transmission buffers (B52, B53) 15, 16 are fixedly allocated, when one reception buffer is used or the remaining buffers are unused. Therefore, the circuit is not used effectively.
[0082]
It is an object of the present invention to provide a serial I / O capable of effectively utilizing a circuit by appropriately allocating the remaining buffers even when one transmission / reception buffer is unused or unused.
[0083]
[Means for Solving the Problems]
The serial I / O according to the present invention is a serial I / O having a plurality of transmission / reception buffers, and the number of transmission buffers and the reception buffers used by specifying at least one of the number of reception buffers or the number of transmission buffers. A control means for assigning a number, and a selection means for selecting a predetermined transmission / reception buffer from a plurality of transmission / reception buffers and reading / writing to the selected transmission / reception buffer based on a transmission / reception buffer assignment instruction by the control means;And an interruption means for outputting a read request for received data,
The interrupt means includes an operation of outputting a read request for the received data every time data corresponding to the number of reception buffers is received, and an operation of outputting a read request for the received data every time data of 1 byte is received. It is possible to switch between them.
[0084]
The control means may control one of the transmission buffers so that the remaining buffer is allocated as a reception buffer when the transmission buffer is not used. The control means may be configured to allocate the remaining buffer when the reception buffer is one or unused. May be controlled to be allocated as a transmission buffer.
[0085]
Further, the selection means may be configured to select one of a plurality of transmission / reception buffers according to an allocation instruction from the control means, and to read / write to a predetermined transmission / reception buffer.
[0087]
The control means includes setting means for setting the number of reception buffers and the number of transmission buffers. The setting means designates the number of reception buffers and the number of transmission buffers, respectively, and stops the operation of the transmission / reception buffers not designated. The transmission / reception buffer may be a buffer that can be used as either a reception buffer or a transmission buffer depending on the data input state.
[0088]
DETAILED DESCRIPTION OF THE INVENTION
The serial I / O according to the present invention can be applied to serial I / O such as a microcomputer.
[0089]
FIG. 1 is a configuration diagram of a serial I / O according to the first embodiment of the present invention. The serial I / O according to the present embodiment is effective for a serial I / O having a plurality of transmission / reception buffers. Here, the case of four transmission / reception buffers will be described.
[0090]
In the description of FIG. 1, the same components as those in FIG.
[0091]
In FIG. 1, a serial I / O 50 includes a reception shift register (RSF1) 11, a transmission shift register (TSF3) 12, transmission / reception buffers (B60, B61, B62, B63) 51, 52, 53, 54, selectors (S40, S41). , S42, S43) 55, 17, 18, 19 (selection means) and a transmission / reception buffer controller (CON20) 56 (control means).
[0092]
That is, the serial I / O 50 according to the present embodiment is a transmission / reception buffer controller (CON20) instead of the reception buffer controller (CON21) 20 and the transmission buffer controller (CON22) 21 of the conventional serial I / O 10 shown in FIG. 56, the reception buffers (B50, B51) 13, 14 and the transmission buffers (B52, B53) 15, 16 are changed to transmission / reception buffers (B60, B61, B62, B63) 51, 52, 53, 54 In addition, a selector (S40) 55 is added.
[0093]
The transmission / reception buffer controller (CON20) 56 will be described.
[0094]
As input signals, the reception completion signal 105, the read / write signal 106, the transmission / reception buffer controller select signals 1070 to 1, the transmission completion signal 117, and the control data signal 119 are the same as those in FIG.
[0095]
The output signals are as follows. Reception permission signal 103, transmission permission signal 118, reception data read request signal 110, transmission data write request signal 111,. There are transmission / reception buffer write permission signals 1080 to 1083, reception data select signals 1090 to 1093, and transmission data select signals 1094 to 1097. Among these, the reception permission signal 103, the transmission permission signal 118, the reception data read request signal 110, and the transmission data write request signal 111 are the same as those in FIG. Here, transmission / reception buffer write permission signals 1080 to 1083, reception data selection signals 1090 to 1093, and transmission data selection signals 1094 to 1097 will be described.
[0096]
The transmission / reception buffer write permission signals 1080 to 1083 are signals for allowing transmission / reception data to be written to the transmission / reception buffers (B60 to B63) 51 to 54.
[0097]
Reception data select signals 1090 to 1093 are signals for selecting transmission / reception buffers (B60 to B63) 51 to 54 for setting reception data.
[0098]
Transmission data select signals 1094 to 1097 are signals for selecting transmission / reception buffers (B60 to B63) 51 to 54 for setting transmission data.
[0099]
The internal configuration of the transmission / reception buffer controller (CON20) 56 will be described in more detail with reference to FIG.
[0100]
FIG. 2 is a diagram showing an internal configuration of the transmission / reception buffer controller (CON20) 56. In this figure, the transmission / reception buffer controller (CON20) 56 includes a transmission / reception buffer number setting register (ΤSREG205) 60, a reception buffer controller (CON201). 61, a transmission buffer controller (CON202) 62, a transmission / reception buffer write permission controller (CON203) 63, and a transmission / reception permission register (TSEREG206) 64.
[0101]
The transmission / reception buffer number setting register (ΤSREG205) 60 is a register for setting the number of transmission / reception buffers. Values of the read / write signal 106, the transmission buffer controller select signal 1071, the reception buffer controller select signal 1070, and the control data signal 119 are set. Is set, and a reception buffer number data signal 1190 is output to the reception buffer controller (CON201) 61, and a transmission buffer number data signal 1191 is output to the transmission buffer controller. In this case, the number of transmission buffers is automatically determined by determining the number of reception buffers. The operation state of the transmission / reception buffer number setting register (ΤSREG205) 60 is shown in Table 1 of FIG.
[0102]
The reception buffer controller (CON201) 61 is a circuit that outputs reception buffer write permission signals 108R0 to 108R3. The write permission signal of the transmission / reception buffers (B60 to B63) 51 to 54 for reception is controlled by the setting of the transmission / reception buffer number setting register (ΤSREG205) 60. The operation state of the reception buffer controller (CON201) 61 is shown in Table 2 of FIG.
[0103]
The transmission buffer controller (CON202) 62 is a circuit that outputs transmission buffer write permission signals 108T0 to 108T3. The write permission signal of the transmission / reception buffers (B60 to B63) 51 to 54 for reception is controlled by the setting of the transmission / reception buffer number setting register (ΤSREG205) 60. The operation state of the reception buffer controller (CON201) 61 is shown in Table 3 of FIG.
[0104]
The transmission / reception buffer write permission controller (CON203) 63 is a circuit that outputs transmission / reception buffer write permission signals 1080 to 1083. The reception buffer write permission signals 108R0 to 108R3 input from the reception buffer controller (CON201) 61 and the transmission buffer controller ( The transmission / reception buffer write permission signals 1080 to 1083 are controlled by taking OR logic with the transmission buffer write permission signals 108T0 to 108T3 input from the CON202) 62.
[0105]
The transmission / reception permission register (TSEREG2 06) 64 is a control register that outputs the transmission permission signal 118 and the reception permission signal 103.
[0106]
The selector (S40) 55 newly installed in the serial I / O 50 according to the present embodiment will be described.
[0107]
Returning to FIG. 1, there are received data signal 104 and select signals 1090 to 1093 as input signals, and buffer set data signals 1140 to 1143 as output signals. The buffer set data signals 1140 to 1143 select one of the buffer set data signals 1140 to 1143 from the received data select signals 1090 to 1093 from the transmission / reception buffer controller (CON20) 56 and output them.
[0108]
The selector (S41) 17 will be described.
[0109]
Transmission data signal 1130 and select signals 1094 to 1097 are input signals, and buffer set data signals 1140 to 1143 are output signals. As the buffer set data signals 1140 to 1143, one of the buffer set data signals 1140 to 1143 is selected and output as the transmission data 1130 by the transmission data select signals 1094 to 7 from the transmission / reception buffer controller (CON20) 56. .
[0110]
The selector (S42) 18 will be described.
[0111]
There are data signals 1120 to 1123 and select signals 1090 to 1093 as input signals, and reception data 1131 as output signals. The reception data signal 1131 outputs one value of the data signals 1120 to 1123 from the transmission / reception buffers (B60 to B63) 51 to 54 to the microcontroller by the reception data selection signals 1090 to 1093.
[0112]
The selector (S43) 19 will be described.
[0113]
There are data signals 1120 to 1123 and select signals 1094 to 1097 as input signals, and a transmission data signal 116 as output signals. The transmission data signal 116 outputs one value of the data signals 1120 to 1123 from the transmission / reception buffers (B60 to B63) 51 to 54 to the transmission shift register (TSF3) 12 by the transmission data select signals 1094 to 1097.
[0114]
As described above, the serial I / O 50 according to this embodiment is a serial I / O having a plurality of transmission / reception buffers (B60 to B63) 51 to 54, and is used by specifying the number of reception buffers or the number of transmission buffers. A transmission / reception buffer controller (CON20) 56 that uniquely assigns the number of transmission buffers and reception buffers to be transmitted, and a plurality of transmission / receptions based on the assignment instructions of the transmission / reception buffers (B60-B63) 51-54 This comprises a selector (S40 to S43) 55, 17 to 19 that selects one of the buffers (B60 to B63) 51 to 54 and performs read / write to a predetermined transmission / reception buffer.
[0115]
The operation of the serial I / O 50 configured as described above will be described below.
[0116]
6 and 7 are timing charts of the above-mentioned serial bus / O50. FIG. 6 is a timing chart showing the operation when the number of transmission buffers is set to three and the number of reception buffers is one. FIG. It is a timing chart which shows operation | movement when it sets to the number of reception buffers.
[0117]
First, the operation when the number of transmission buffers is set to 3 and the number of reception buffers is 1 will be described with reference to FIG.
[0118]
As described above, the transmission / reception buffer number setting register TSREG (ΤSREG205) 60 of the transmission / reception buffer controller (CON20) 56 has a control data signal 119, a reception buffer controller select signal 1070, a transmission buffer controller select signal 1071, and a read / write signal 106. The transmission / reception buffer number setting register TSREG (ΤSREG205) 60 is controlled in the transmission / reception buffer number setting register TSREG (ΤSREG205) 60 by the reception buffer controller select signal 1070, the transmission buffer controller select signal 1071, and the read / write signal 106. The data “01h” of the data signal 119 is held. In this case, one reception buffer number and three transmission buffer numbers are held.
[0119]
At the same time, “1” (write permission) is output to the transmission buffer write permission signal 108T3, and “0” is output to the reception buffer write permission signal 108R3. As a result, the transmission / reception buffer write enable signal 1083 of the transmission / reception buffers (B60 to B63) 51 to 54 is set to "1", and the transmission data select signal 1097 is set to "1". As a result, the transmission data 1130 is set in the transmission / reception buffer (B63) 54 by the buffer data set signal 1143.
[0120]
When the transmission is completed and the transmission buffer controller select signal 1071 and the read / write signal 106 are asserted next, “1” (write permission) is output to the transmission buffer write permission signal 108T2, and the reception buffer write permission signal 108R2 is output. “0” is output. As a result, the transmission / reception buffer write permission signal 1082 of the transmission / reception buffer Β 52 is set to “1”.
[0121]
As a result, the transmission data 1130 is set in the transmission / reception buffer (B62) 53 by the buffer data set signal 1142, and the transmission data select signal 1096 is set to "1".
[0122]
As described above, every time the transmission buffer controller select signal 1071 and the read / write signal 106 are asserted, the transmission buffer write permission signal 108T3 → 108T2 → 108T1 is asserted in order (at this time, the reception buffer write permission signals 108R1 to 108R3 are “0” is output.), Transmission / reception buffer write enable signal 1083 → 1082 → 1081 → 1083, transmission data select signal 1097 → 1096 → 1095 → 1097 are asserted in this order, and transmission data 1130 is transmitted / received buffer (B60 to B63). Set to 51-54.
[0123]
Each time the reception completion signal 105 is set to “1”, “0” (write permission) is output to the transmission buffer write permission signal 108T0, and “1” is output to the reception buffer write permission signal 108R0. As a result, the transmission / reception buffer write enable signal 1080 is set to “1”, and the reception data select signal 1090 is set to “1”. As a result, the serial reception data 104 is set in the transmission / reception buffer (Β60) 51 from the buffer data set signal 1140.
[0124]
Next, the operation when the number of transmission buffers is set to 1 and the number of reception buffers is set to 3 will be described with reference to FIG.
[0125]
The data “03h” of the control data signal 119 is held in the transmission / reception buffer number setting register TSREG (ΤSREG205) 60 by the reception buffer controller select signal 1070, the transmission buffer controller select signal 1071, and the read / write signal 106. In this case, three reception buffers and one transmission buffer are held. At the same time, “1” (write permission) is output to the transmission buffer write permission signal 108T3, and “0” is output to the reception buffer write permission signal 108R3. As a result, the transmission / reception buffer write permission signal 1083 of the transmission / reception buffer (B63) 54 is set to "1", and the transmission data select signal 1097 is set to "1". As a result, the transmission data 1130 is set in the transmission / reception buffer (Β63) 54 by the buffer data set signal 1143.
[0126]
Thereafter, every time the transmission buffer controller select signal 1071 and the read / write signal 106 are asserted, “1” (write permission) is output to the transmission buffer write permission signal 108T3, and “0” is output to the reception buffer write permission signal 108R3. Is done. As a result, the transmission / reception buffer write permission signal 1083 is set to “1”, and the transmission data 1130 is set to the transmission / reception buffer (Β 63) 54 by the buffer data set signal 1143.
[0127]
When the reception completion signal 105 is set to “1”, “0” (write prohibited) is output to the transmission buffer write enable signal 108T0, “1” is output to the reception buffer write enable signal 108R0, and reception is performed. The data select signal 1090 is set to “1”. As a result, the serial transmission data 104 is set in the transmission / reception buffer (Β60) 51 by the buffer data set signal 1140.
[0128]
Thereafter, every time the reception completion signal 105 is set to “1”, the reception buffer write enable signal 108R0 → 108R1 → 108R2 is asserted in order (at this time, the transmission buffer write enable signals 108T0 to 108T2 output “0”). ), The transmission / reception buffer write enable signal 1080 → 1081 → 1082 → 1080, and the reception data select signal 1090 → 1091 → 1092 → 1090 are asserted in this order. ) Set to 51-53.
[0129]
In the above description, the number of transmission buffers is uniquely determined by setting the number of reception buffers. However, it is also possible to uniquely determine the number of reception buffers by setting the number of transmission buffers. .
[0130]
As described above, the serial I / O 50 according to the first embodiment is a serial I / O having transmission / reception buffers (B60 to B63) 51 to 54, and specifies the number of reception buffers or the number of transmission buffers. The transmission / reception buffer controller (CON20) 56 that uniquely allocates the number of transmission buffers and reception buffers used by the transmission / reception buffer, and a plurality of transmission / reception buffers (B60-B63) 51-54 based on the allocation instruction Selectors (S40 to S43) 55 and 17 to 19 that select one of the transmission / reception buffers (B60 to B63) 51 to 54 and read / write to a predetermined transmission / reception buffer. CON20) 56) is set so that the data to be set can be changed. The number of buffers to be allocated can be changed in a programmable manner, the remaining buffer can be allocated to the reception buffer when one transmission buffer is unused, or the remaining buffer can be allocated when one reception buffer is unused. The circuit can be used effectively because it can be allocated to the transmission buffer.
[0131]
FIG. 8 is a block diagram showing the configuration of the serial I / O according to the second embodiment of the present invention. The serial I / O according to this embodiment is also effective for a serial I / O having a plurality of transmission / reception buffers. However, here, the case of four transmission / reception buffers will be described. In the description of the serial I / O according to the present embodiment, the same components as those of the serial I / O shown in FIG.
[0132]
In FIG. 8, a serial I / O 70 includes a reception shift register (RSF1) 11, a transmission shift register (RSF3) 12, transmission / reception buffers (B60, B61, B62, B63) 51, 52, 53, 54, selectors (S40, S41). , S42, S43) 55, 17, 18, 19 and a transmission / reception buffer controller (CON20) 71.
[0133]
That is, the serial I / O 70 according to the present embodiment has a configuration in which the interrupt controller (CON 20 4) 72 is incorporated in the transmission / reception buffer controller (CON 20) 71.
[0134]
FIG. 9 is a diagram showing an internal configuration of a transmission / reception buffer controller (CON20) 71 incorporating the interrupt controller. In this figure, the transmission / reception buffer controller (CON20) 71 includes a transmission / reception buffer number setting register (ΤSREG205) 60, a reception A buffer controller (CON201) 61, a transmission buffer controller (CON202) 62, a transmission / reception buffer write permission controller (CON203) 63, a transmission / reception permission register (TSEREG206) 64, and an interrupt controller (CON204) 72 are included.
[0135]
The interrupt controller (CON204) 72 is a circuit for controlling the output timing of the received data read request signal 110. As an input signal, there are a reception completion signal 105, a reception buffer number data signal 1190, and a reception data read request control signal 120. The reception data read request control signal 120 is a signal for controlling the reception data read request signal 110.
[0136]
Further, there is a received data read request signal 110 as an output signal, and the received data read request signal 110 is a signal for requesting the microcontroller to read the received data. As for the reception data read request signal 110, when the reception data read request control signal 120 is "1" (reception data read request fixed release), the reception completion signal 105 is asserted ("1" is input for the number of reception buffer settings). Then, “1” is output to the received data read request signal 110. When the reception data read request control signal 120 is “0” (fixed reception data read request), the reception data read request signal 110 is set to “1” every time the reception completion signal 105 is asserted (“1” is input). Output.
[0137]
Hereinafter, the operation of the serial I / O 70 configured as described above will be described.
[0138]
FIGS. 10 and 11 are timing charts of the serial bus / O 70. The serial bus / O 70 controls the received data read request signal by the operation shown in FIGS. Other operations are the same as those in the first embodiment.
[0139]
FIG. 10 is a timing chart showing the operation when the received read data request is operated at a fixed rate of 1 byte.
[0140]
As shown in FIG. 10, the value of the transmission / reception permission register (TSEREG2 06) 64 is set to “1” by the reception buffer controller select signal 1071 and the read / write signal 106. As a result, “1” is output to the reception operation permission signal 103 and the reception operation is started. After receiving 8-bit data, “1” is output by the reception completion signal 105 of the reception shift register (RSF1) 11. “1” (reception data read request) is output as the reception data read request signal 110 depending on the state of the reception completion signal 105 “1” and the reception data read request control signal 120 “0”.
[0141]
Thereafter, every time “1” is output as the reception completion signal, “1” is output from the reception data read request signal 110.
[0142]
FIG. 11 is a timing chart showing an operation when the received read data request is released from the fixed state and operated every 3 bytes.
[0143]
As shown in FIG. 11, the value of the transmission / reception permission register (TSEREG 206) 64 is set to “1” from the reception buffer controller select signal 1071 and the read / write signal. As a result, “1” is output to the reception operation permission signal 103 and the reception operation is started.
[0144]
After receiving 8-bit data, “1” is output from the reception completion signal 105 of the reception shift register (RSF1) 11. “0” (no reception data read request) is output as the reception data read request signal 110 in response to the reception completion signal 105 “1”, the reception data read request control signal 120 “1”, and the reception buffer number data signal 1190 “3”. The
[0145]
Thereafter, when “1” is output twice as the reception completion signal, “1” is output from the reception data read request signal 110.
[0146]
Thereafter, “1” is output from the reception data read request signal 110 every time “1” is output three times as the reception completion signal.
[0147]
As described above, the serial I / O 70 according to the second embodiment includes the interrupt controller (CON204) 72 in the transmission / reception buffer controller (CON20) 71, and the interrupt controller (CON204) 72 receives the designated reception. Since the reception data read request is output after reception for the number of buffers or every reception of 1 byte, the reception data read request output when the number of reception buffers is changed is in units of the number of reception buffers or in units of 1 byte. By switching to, processing for reading / writing transmission / reception data can be performed in a lump, and the processing of the microcontroller can be reduced.
[0148]
FIG. 12 is a diagram showing the internal configuration of the serial I / O transmission / reception buffer controller (CON20) 80 according to the third embodiment of the present invention. In the description of the serial I / O according to the present embodiment, the same components as those of the serial I / O shown in FIG.
[0149]
In FIG. 12, the transmission / reception buffer controller (CON 20) 80 includes a reception buffer number setting register (SREG 210) 81, a transmission buffer number setting register (ΤREG 220) 82, a reception buffer controller (CON 201) 61, a transmission buffer controller (CON 202) 62, and transmission / reception. It comprises a buffer write permission controller (CON203) 63, a transmission / reception permission register (TSEREG206) 64, and an interrupt controller (CON204) 72.
[0150]
That is, the transmission / reception buffer controller (CON20) 80 according to the present embodiment is provided with a reception buffer number setting register (SREG210) 81 and a transmission buffer number setting register (ΤREG220) 82 instead of the transmission / reception buffer number setting register (ΤSREG205) 60. By adding this circuit, the number of buffers for transmission and reception can be set independently.
[0151]
The reception buffer number setting register (SREG210) 81 is a register for setting the number of buffers to be allocated to reception among the transmission / reception buffers (Β60 to B62) 51 to 53.
[0152]
As input signals, there are a read / write signal 106, a reception buffer controller select signal 1070, and a data signal 119. Further, there is a reception buffer number data signal 1190 as an output signal, and the reception buffer number data signal 1190 is a signal for outputting the number assigned to the reception buffer among the transmission / reception buffers (Β60 to B62) 51 to 53. The operation state of the reception buffer number setting register (SREG2 10) 81 is shown in Table 4 of FIG.
[0153]
The transmission buffer number setting register (ΤREG2 20) 82 is a register for setting the number of buffers assigned to transmission among the transmission / reception buffers (Β60 to B62) 51 to 53.
[0154]
As input signals, there are a read / write signal 106, a transmission buffer controller select signal 1071, and a control data signal 119. Further, there is a transmission buffer number data signal 1191 as an output signal, and the transmission buffer number data signal 1191 is a signal for outputting the number assigned to the transmission buffer among the transmission / reception buffers (Β60 to B62) 51 to 53. The operation state of the transmission buffer number setting register (ΤREG2 20) 82 is shown in Table 4 of FIG.
[0155]
Hereinafter, the operation of the serial I / O configured as described above will be described.
[0156]
FIG. 14 is a timing chart of the serial I / O, showing the operation when changing the settings of the number of transmission buffers and the number of reception buffers.
[0157]
As shown in FIG. 14, when the value “1” of the reception buffer controller select signal 1070, the value “1” of the transmission buffer controller select signal 1071, and the read / write signal 106 are “0”, the reception buffer number setting register (SREG210) ) 81, the data “03h” of the control data signal 119 is set, and the number of reception buffers is three.
[0158]
At the same time, the data “03h” of the control data signal 119 is set in the transmission buffer number setting register (ΤREG2 20) 82, and the number of transmission buffers is one. Here, since the number of transmission / reception buffers is 4, the number of transmission buffers is the number obtained by subtracting 4 from the number of control data (see FIG. 14 (1)).
[0159]
When the value “1” of the reception buffer controller select signal 1070, the value “0” of the transmission buffer controller select signal 1071 and the read / write signal 106 “0”, the control data signal is sent to the reception buffer number setting register (SREG210) 81. 119 data “01h” is set, and the number of reception buffers is one.
[0160]
At this time, the data “01h” of the control data signal 119 is not set in the transmission buffer number setting register (ΤREG2 20) 82, and the number of transmission buffers continues to be one (see FIG. 14 (2)).
[0161]
When the value “0” of the reception buffer controller select signal 1070, the value “1” of the transmission buffer controller select signal 1071 and the read / write signal 106 are “0”, the control data signal 119 is sent to the reception buffer number setting register (ΤSREG210) 81. No data “02h” is set, and the number of reception buffers continues to be one. Further, the data “02h” of the control data signal 119 is set in the transmission buffer number setting register (TREG 220) 82, and the number of transmission buffers becomes two (see FIG. 14 (3)).
[0162]
When the value “0” of the reception buffer controller select signal 1070, the value “0” of the transmission buffer controller select signal 1071 and the read / write signal 106 are “0”, the control data signal 119 is sent to the reception buffer number setting register (SREG210) 81. The data “00h” is not set, and the number of reception buffers continues to be one. Further, the data “00h” of the control data signal 119 is not set in the transmission buffer number setting register (TREG 220) 82, and the number of transmission buffers continues to be two (see FIG. 14 (4)).
[0163]
As described above, in the serial I / O according to the third embodiment, the transmission / reception buffer controller (CON20) 80 adds the reception buffer number setting register (SREG210) 81 and the transmission buffer number setting register (ΤREG220) 82. The reception buffer number setting register (SREG210) 81 and the transmission buffer number setting register (ΤREG220) 82 specify the reception buffer number and the transmission buffer number, respectively, and stop the operation of the transmission / reception buffers that are not specified. The number of reception buffers and the number of transmission buffers can be individually set, and a system can be constructed with the number of buffers suitable for the system.
[0164]
The serial I / O according to each of the above embodiments can be applied to serial I / O of a microcomputer or the like, but any serial I / O having a plurality of transmission / reception buffers may be used. It may be a part of a circuit incorporated inside. Needless to say, the present invention can be similarly applied to apparatuses other than four transmission / reception buffers.
[0165]
Furthermore, it goes without saying that the controller, the number of various circuits, the type connection state, etc. constituting the serial I / O are not limited to the above-described embodiments.
[0166]
【The invention's effect】
The serial I / O according to the present invention is a serial I / O having a plurality of transmission / reception buffers, which is used by specifying at least one of the number of reception buffers or the number of transmission buffers and the number of reception buffers. A control means for assigning a number, and a selection means for selecting a predetermined transmission / reception buffer from a plurality of transmission / reception buffers and reading / writing to the selected transmission / reception buffer based on a transmission / reception buffer assignment instruction by the control means;And an interrupt means for outputting a read request for received data. The interrupt means outputs an operation for outputting a read request for the received data every time data corresponding to the number of reception buffers is received, and receives 1 byte of data. Since it is possible to switch between operations for outputting a read request for the received data each time, one transmission buffer or the remaining buffer can be allocated to the reception buffer when not in use, and one reception buffer is provided. Alternatively, the remaining buffer can be allocated to the transmission buffer when it is not used, and the circuit can be used effectively. Furthermore, since the processing for reading / writing transmission / reception data can be performed at once by the interrupt means, the burden on the microcontroller can be reduced.
[0168]
Furthermore, the serial I / O according to the present invention includes setting means capable of setting the number of reception buffers and the number of transmission buffers, respectively, and the setting means designates the number of reception buffers and the number of transmission buffers, respectively. Since the operation of the transmission / reception buffer is stopped, the number of reception buffers and the number of transmission buffers can be individually set, and the system can be constructed with the number of buffers suitable for the system.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a serial I / O according to a first embodiment to which the present invention is applied.
FIG. 2 is a diagram showing an internal configuration of a serial I / O transmission / reception buffer controller;
FIG. 3 is a diagram for explaining the operation of the serial I / O transmission / reception buffer number setting register;
FIG. 4 is a diagram for explaining the operation of the serial I / O reception buffer controller;
FIG. 5 is a diagram for explaining the operation of the serial I / O transmission buffer controller;
FIG. 6 is a timing chart showing the operation when the number of serial I / O transmission buffers is three and the number of reception buffers is one.
FIG. 7 is a timing chart showing an operation when the number of transmission buffers for serial I / O is set to 1 and the number of reception buffers is set to 3;
FIG. 8 is a block diagram showing a configuration of a serial I / O according to a second embodiment to which the present invention is applied.
FIG. 9 is a diagram showing an internal configuration of the serial I / O transmission / reception buffer controller;
FIG. 10 is a timing chart showing an operation when the serial I / O reception read data request is operated fixedly for each byte;
FIG. 11 is a timing chart showing an operation when the serial I / O reception read data request is released from fixed state and operated every 3 bytes;
FIG. 12 is a diagram showing an internal configuration of a serial I / O according to a third embodiment to which the present invention is applied.
FIG. 13 is a diagram for explaining the operation of the serial I / O transmission and reception buffer number setting register;
FIG. 14 is a timing chart showing an operation when changing the setting of the number of serial I / O transmission buffers and the number of reception buffers.
FIG. 15 is a block diagram showing a configuration of a conventional serial I / O.
FIG. 16 is a diagram showing an internal configuration of a conventional serial I / O reception buffer controller;
FIG. 17 is a diagram showing an internal configuration of a conventional serial I / O transmission buffer controller;
FIG. 18 is a timing chart showing an operation at the time of reception of a conventional serial I / O.
FIG. 19 is a timing chart showing an operation at the time of reception of a conventional serial I / O.
[Explanation of symbols]
50, 70 Serial I / O, 11 Reception shift register (RSF1), 12 Transmission shift register (TSF3), 51, 52, 53, 54 Transmission / reception buffer (B60, B61, B62, B63), 55, 17, 18, 19 Selector (S40, S41, S42, S43) (selection means), 56, 71 Transmission / reception buffer controller (CON20) (control means), 60 Transmission / reception buffer number setting register (ΤSREG205), 61 Reception buffer controller (CON201), 62 Transmission buffer Controller (CON202), 63 Transmission / reception buffer write permission controller (CON203), 64 Transmission / reception permission register (TSEREG206), 72 Interrupt controller (CON204), 81 Reception buffer number setting register (SREG210), 82 Transmission buffer number setting register Star (ΤREG220)

Claims

A serial I / O having a plurality of transmission / reception buffers,
Control means for allocating the number of transmission buffers and the number of reception buffers to be used by designating at least one of the number of reception buffers or the number of transmission buffers;
A selection unit that selects a predetermined transmission / reception buffer from a plurality of transmission / reception buffers based on an instruction to allocate the transmission / reception buffer by the control unit, and performs reading / writing to the selected transmission / reception buffer ;
An interruption means for outputting a read request for received data,
The interrupt means includes an operation of outputting a read request for the received data every time data corresponding to the number of reception buffers is received, and an operation of outputting a read request for the received data every time data of one byte is received. Serial I / O characterized in that it can be switched between .

2. The serial I / O according to claim 1, wherein the control means controls to allocate one transmission buffer or a remaining buffer as a reception buffer when the transmission buffer is not used.

2. The serial I / O according to claim 1, wherein the control means controls to allocate one reception buffer or the remaining buffer as a transmission buffer when the reception buffer is not used.

2. The configuration according to claim 1, wherein the selection unit is configured to select one of a plurality of transmission / reception buffers according to an allocation instruction from the control unit, and to read / write to a predetermined transmission / reception buffer. Serial I / O as described.

The control means includes setting means capable of setting the number of reception buffers and the number of transmission buffers,
4. The setting means according to claim 1, wherein the setting means designates the number of reception buffers and the number of transmission buffers, respectively, and stops the operation of the transmission / reception buffers not designated. Serial I / O.

The transmission and reception buffer is as claimed in any of claims 1, 4 or 5, characterized in that also consists of the available buffers as any buffer of the receive buffer or send buffer by the input state of the data serial I / O.