JP3693765B2 - テストプログラム作成装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、LSIをLSIテスタでテストするために必要なテストプログラムを作成するテストプログラム作成装置に関するものである。
【0002】
【従来の技術】
図18は従来のテストプログラム作成装置の構成を示すブロック図である。図において、1はLSIの機能を検証するための機能検証用テストパターンを記憶する機能検証用テストパターン記憶部、2はLSIの入出力ピンに関する情報を記憶するピン情報記憶部、3は機能検証用テストパターン記憶部1およびピン情報記憶部2のデータを用いてLSIテスタで機能テストおよび直流テストを行うためのテストプログラムを作成するテストプログラム作成装置、10はテストプログラム作成装置3で作成されたLSIテスタ用テストプログラムである。
【0003】
LSIテスタ用テストプログラム10は、LSIテスタ用テストパターン記憶部11に記憶されているLSIテスタ用テストパターンと、LSIテスタ用メインプログラム記憶部12に記憶されているLSIテスタ用メインプログラムからなる。
【0004】
LSIテスタ用テストパターンには、LSIへの入力信号値および出力期待値がLSIテスタのテスタ言語で記述されている。また、LSIテスタ用メインプログラムには、LSIテスタでのテスト手順とテスト条件がLSIのテスタ言語で記述されている。
【0005】
テストプログラム作成装置3は、機能検証用テストパターン記憶部1に記憶されている機能検証用テストパターンをLSIテスタ用テストパターンに変換するテストパターン作成部4、テストパターン作成部4の処理結果を記憶するテストパターン情報記憶部5、テストパターン情報記憶部5に記憶されているLSIテスタ用テストパターンの中から直流テスト実施パターンを選択する直流テスト実施アドレス決定部6、直流テスト実施アドレス決定部6の処理結果を記憶する直流テスト実施アドレス記憶部7、LSIテスタで行うテストの種類やテスト手順やテスト条件等を記述したテスト方法記憶部8、およびLSIテスタ用メインプログラムを作成するメインプログラム作成部9からなる。
【0006】
図19および図20は、機能検証用テストパターン記憶部1に記憶されているファイルの一例を示す図である。図において、100は入出力ピンの種類と識別名を記述するブロック(以下、ピンブロックと呼ぶ)、110はタイミング条件を記述するブロック(以下、タイミングブロックと呼ぶ)、120はテストパターンを記述するブロック(以下、テストパターンブロックと呼ぶ)である。以下、各ブロックについて説明する。
【0007】
ピンブロック100には、LSIの全ての入出力ピンについて、各ピン毎に3種類のデータが記述されている。1つ目は、当該ピンのピン番号を示すデータである。ピン番号は、タイミング条件およびテストパターンとの対応をとるために使用される。2つ目は、当該ピンが入力ピン、出力ピン、双方向ピンのいずれであるかを示すキーワードを示すデータである。ここでは、入力ピンを示す’I’、出力ピンを示す’O’、双方向ピンを示す’B’が記述されている。3つ目は、当該ピンの識別名を示すデータである。識別名は、この機能検証用テストパターン記憶部1に格納されているデータとピン情報記述部2に格納されているデータの対応をとるために使用される。
【0008】
次に、タイミングブロック110について説明する。タイミングブロック110には、テストパターンを走らせるためのタイミング条件として、複数のタイミングブロック110を相互に区別するためのタイミンググループ番号111、そのタイミングブロック110に必要な期間であるテスト周期112、入力波形の変化のタイミングを示す入力タイミング113、出力信号の電位を判定するタイミングを示す出力信号ケアータイミング114が記述されている。
【0009】
タイミンググループ番号111は、タイミングブロック110に記述されているタイミング条件とテストパターンブロック120に記述されているテストパターンとの対応をとるための番号である。テストパターン毎にタイミング条件を変える場合は、タイミンググループ番号111をユニークな番号にして、タイミングブロック110をタイミング条件の種類分記述する。テスト周期112には、LSIテスタの制御信号を発生する間隔(時間)が記述されており、LSIテスタは全てこの制御信号に同期して動作する。
入力タイミング113には、入力ピンおよび双方向ピンに印加する入力波形の種類と信号変化時間が記述されている。入力波形には、テスト周期内で信号が変化しない(テスト周期の境目で信号が変化する)波形”NRZ”(以下、ノーマル波形と呼ぶ)、テスト周期内で1回だけ信号が変化する波形”DNRZ”(以下、ディレイドノーマル波形と呼ぶ)、テスト周期内で信号が0→1→0の変化をする波形”RZ0”(以下、ポジティブクロック波形と呼ぶ)、テスト周期内で信号が1→0→1の変化をする波形”RZ1”(以下、ネガティブクロック波形と呼ぶ)、等がある。
入力信号変化時間には、テスト周期の先頭からの時間が記述されている。タイミング114には、出力ピンおよび双方向ピンの出力信号の電位を判定する時間が記述されている。
【0010】
テストパターンブロック120には、タイミンググループ番号、入力ピンおよび入力モードの双方向ピンへの入力信号値、出力ピンおよび出力モードの双方向ピンの出力期待値を1つの記述単位として、この記述単位が繰り返し記述されている。入力信号値には「0」と「1」があり、「0」は入力の0を入れるまたはクロック信号を入れないことを示し、「1」は入力の1を入れるまたはクロック信号を入れることを示している。出力期待値にはHとLとZとXがあり、Hは出力信号の期待値がハイレベルであること、Lは出力信号の期待値がローレベルであること、Zは出力信号の期待値がハイインピーダンス状態であること、Xは出力信号の期待値を比較しないことを示している。
【0011】
図21は、図19および図20に示したテストパターンの先頭から3パターン目までについて、LSIへの入力信号を示した図である。ピン番号1と9のピンは、入力波形がノーマル波形、1パターン目と2パターン目の入力信号値が「0」、3パターン目の入力信号値が「1」であるため、図21(a)に示すように、2パターン目と3パターン目の境界で入力信号が「0」から「1」に変化している。
【0012】
ピン番号2と10のピンは、入力波形がディレイドノーマル波形、信号変化時間が40NS、1パターン目と2パターン目の入力信号値が「0」、3パターン目の入力信号値が1であるため、図21(b)に示すように、3パターン目のテスト周期の先頭から40NSのところで入力信号が「0」から「1」に変化している。
【0013】
ピン番号3と11のピンは、入力波形がポジティブクロック波形、信号変化時間が30NSと70NS、1パターン目と2パターン目の入力信号値が「0」、3パターン目の入力信号値が「1」であるため、図21(c)に示すように、3パターン目のテスト周期の先頭から30NSのところで入力信号が「0」から「1」、70NSのところで入力信号が「1」から「0」に変化している。
【0014】
ピン番号4と12のピンは、入力波形がネガティブクロック波形、信号変化時間が30NSと70NS、1パターン目と2パターン目の入力信号値が「0」、3パターン目の入力信号値が「1」であるため、図21(d)に示すように、3パターン目のテスト周期の先頭から30NSのところで入力信号が「1」から「0」、70NSのところで入力信号が「0」から「1」に変化している。
【0015】
図22は、従来のテストプログラム作成装置の動作を示すフローチャートである。従来のテストプログラム作成装置3では、まずテストパターン作成部4でLSIテスタ用のテストパターンを作成する。
【0016】
テストパターン作成部4は、最初に機能検証用テストパターン記憶部1とピン情報記憶部2からLSIの入出力ピンに関する情報を取り出してテストパターン情報記憶部5に格納する(ステップST101)。
【0017】
また、テストパターン作成部4では、機能検証用テストパターン記憶部1からタイミング条件を取り出してテストパターン情報記憶部5に格納する処理(ステップST102)が行われる。
【0018】
次に、テストパターン作成部4は、機能検証用テストパターン記憶部1から1個のテストパターンを読み込み(ステップST103)、読み込んだテストパターンを1個のLSIテスタ用テストパターンの書式に変換し、その結果をLSIテスタ用テストパターン記憶部11に格納する(ステップST104)。テスト周期毎に、入力ピンおよび入力モードの双方向ピンに信号を入力し、出力ピンおよび出力モードの双方向ピンの信号値を予め用意しておいた期待値と比較することによってテストが行われるが、1個のテストパターンとは、1周期における入力ピンおよび入力モードの双方向ピンに対する入力信号値と出力ピンおよび出力モードの双方向ピンの出力期待値を記述したものである。例えば、図20の“0000XXXX0000”等が1個のテストパターンである。
【0019】
ステップST103とST104の処理は、全テストパターンを読み終えるまで繰り返し行われ、全テストパターンを読み終えた後、テストパターンの種類数、テストパターン数等のテストパターン作成結果をテストパターン情報記憶部5に格納する(ステップST105)。
【0020】
ステップST105でテストパターン情報記憶部5に格納されたLSIテスタ用テストパターンを用い、直流テスト実施アドレス決定部6において直流テスト実施アドレスを決定する処理を行い、決定した直流テスト実施アドレスと当該アドレスで直流テストを実施するピンを直流テスト実施アドレス記憶部7に格納する(ステップST106)。
【0021】
最後に、メインプログラム作成部9において、テストパターン情報記憶部5、直流テスト実施アドレス記憶部7およびテスト方法記憶部8に格納されている情報からテスト項目、テス手順、テスト条件等を決定し、それらからLSIテスタのテスタ言語で記述したLSIテスタ用メインプログラムを作成し、LSIテスタ用メインプログラム記憶部12に格納する(ステップST107)。また、LSI用メインプログラム記憶部12に格納するLSI用メインプログラムに関連づけられたLSIテスタ用テストパターンをLSIテスタ用テストパターン記憶部11に記憶されている。
【0022】
次に、テストパターン作成部4におけるテストパターン変換処理について説明する。図23は、テストパターン作成部4の構成を示すブロック図である。図23に示すように、一般に機能検証用テストパターンは検証すべき機能を単位として複数種類作成することが多い。このような場合、従来のテストプログラム作成装置のテストパターン作成部4では、1つの機能検証用テストパターンに対して1つのLSIテスタ用テストパターンを作成する。図23では、機能A向け機能検証用テストパターン1aが機能A向けLSIテスタ用テストパターン11aに、機能B向け機能検証用テストパターン1bが機能B向けLSIテスタ用テストパターン11bに、機能C向け機能検証用テストパターン1cが機能C向けLSIテスタ用テストパターン11cにそれぞれ変換されている。
【0023】
次に、直流テスト実施アドレス決定部6の動作について説明する。直流テスト実施アドレス決定部6の動作を説明するために、表1に、機能検証用テストパターンの中から直流テストを実施する入出力ピンの信号値だけを取り出したパターンを示す。表1には、テストパターンのパターンアドレス0〜9999について、入出力ピンOUT1〜OUT8の信号値を示されている。全ピン、信号値が1の場合に直流テストが実施できるものとする。また、パターンアドレスが6〜7998と8002〜9996のテストパターンの中には信号値が1のテストパターンが存在しないものとする。
【0024】
【表1】
【0025】
図24は従来のテストプログラム作成装置における直流テスト実施アドレス決定部6の一実施の形態の構成を示すブロック図である。図において、6aは直流テストを実施する入出力ピンを直流テスト実施ピン記憶部6cに格納する直流テスト実施ピン登録部、6bは直流テストを実施するテストパターンを決定する直流テスト実施パターン決定部である。
【0026】
図25は、図24に示した直流テスト実施アドレス決定部の動作を示すフローチャートである。この直流テスト実施アドレス決定部6では、まず直流テスト実施ピン登録部6aにおいて、ピン情報記憶部2に格納されているLSIの入出力ピンの種類から直流テストを実施するピンすなわち直流テスト実施アドレスを取り出すピンを決定し、決定したピンのピン名を直流テスト実施ピン記憶部6cに格納する処理(ステップST201)が行われる。
【0027】
次に、直流テスト実施パターン決定部6bにおいて、機能検証用テストパターン記憶部1から1個のテストパターンを読み込む(ステップST202)。そして、直流テスト実施ピン記憶部6cに格納されているピンの中に、読み込んだテストパターンの信号値が直流テストが実施できる信号値になっているピンが存在するか否かを調べる(ステップST203)。
【0028】
直流テストを実施できるピンが1ピンでも存在する場合は、読み込んだテストパターンのパターンアドレスと当該テストパターンで直流テストを実施するピンのピン名を直流テスト実施アドレス記憶部7に格納し(ステップST204)、格納したピンを直流テスト実施ピン記憶部6cから削除する(ステップST205)。図26は、表1のテストパターンの1個目のテストパターンについてステップST202〜ST205の処理を行った後の直流テスト実施ピン記憶部6cと直流テスト実施アドレス記憶部7の状態を示す図である。表1の1個目のテストパターンでは、ピン名OUT4とOUT5のピンが直流テストを実施できるため、1個目のテストパターンのパターンアドレス0とピン名OUT4とOUT5が直流テスト実施アドレス記憶部7に格納され、それらのピン名OUT4とOUT5が直流テスト実施ピン記憶部6から削除されている。
【0029】
ステップST202〜ST205の処理は、全ピンの直流テスト実施アドレスが決定するまで、または全テストパターンについて処理が終了するまで繰り返し行われる。図27は、表1のテストパターンについて、最後まで処理を行った後の直流テスト実施アドレス記憶部7の状態を示す図である。
【0030】
例えば、直流テスト実施パターンとして、パターンアドレス0、1、2、3、9998、9999の6種類のテストパターンを選択し、パターンアドレス0のテストパターンでピン名OUT4とOUT5のピン、パターンアドレス1のテストパターンでピン名OUT1とOUT6のピン、パターンアドレス2のテストパターンでピン名OUT2のピン、パターンアドレス3のテストパターンでピン名OUT3のピン、パターンアドレス9998のテストパターンでピン名OUT7のピン、パターンアドレス9999のテストパターンでピン名OUT8のピンの直流テストを行うことを示している。
【0031】
次に、従来のテストプログラム作成装置3における直流テスト実施アドレス決定部6の他の形態について説明する。図28は、本実施の形態の構成を示すブロック図である。図において、6dは直流テストを実施できるピンが1ピン以上含まれているテストパターンを取り出して、直流テスト実施候補パターン記憶部6eに格納する直流テスト実施候補パターン登録部であり、その他図24と同一符号の部分はその同一符号のものに相当する部分である。
【0032】
図29は、図28の直流テスト実施アドレス決定部の動作を示すフローチャートである。この直流テスト実施アドレス決定部6では、まず直流テスト実施ピン登録部6aにおいて、ピン情報記憶部2に格納されているLSIの入出力ピンの種類から直流テストを実施するピンすなわち直流テスト実施アドレスを取り出すピンを決定し、決定したピンのピン名を直流テスト実施ピン記憶部6cに格納する処理(ステップST201)が行われる。次に、直流テスト実施候捕パターン登録部6dにおいて、機能検証用テストパターン記憶部1から1個のテストパターンを読み込み(ステップST202)、直流テスト実施ピン記憶部6cに格納されているピンの中に、読み込んだテストパターンの信号値が直流テストが実施できる信号値のピンが存在するかを調べ(ステップST203)、1ピンでも存在する場合は、読み込んだテストパターンのパターンアドレスと当該テストパターンで直流テストが実施できるピンのピン名を直流テスト実施候補パターン記憶部6eに格納する(ステップST301)。ステップST202,ST203,ST301の処理は、全テストパターンを読み込むまで繰り返し行われる。
【0033】
図30は、表1に示した全テストパターンについて、ステップST202,ST203,ST301の処理を行った後の直流テスト実施候補パターン記憶部6eの状態を示す図である。例えば、パターンアドレス0のテストパターンではピン名OUT4とOUT5のピン、パターンアドレス9999のテストパターンではピン名OUT1とOUT2とOUT3とOUT8のピンの直流テストが可能であること示している。
【0034】
直流テスト実施候補パターン登録部6dでの処理が終了後、直流テスト実施パターン決定部6bにおいて、直流テスト実施候補パターンを決定する処理を行う。直流テスト実施パターン決定部6bでは、まず直流テスト実施候補パターン登録部6dに格納されているテストパターンの中から直流テスト実施可能ピンが最も多いテストパターンを取りだし(ステップST302)、取り出したテストパターンのパターンアドレスと当該テストパターンで直流テストを実施するピンのピン名を直流テスト実施アドレス記憶部7に格納する(ステップST204)。
【0035】
次に、ステップST204で直流テスト実施アドレス記憶部7に格納したピンを直流テスト実施ピン記憶部6cと直流テスト実施候補パターン記憶部6eから削除し、直流テスト実施候補パターン記憶部6eにおいて直流テスト実施可能ピンがなくなったテストパターンを直流テスト実施候補パターン記憶部6eから削除する(ステップST303)。図31は、図30の直流テスト実施候補パターンに対して、ステップST302,ST204,ST303の処理を1回行った後の直流テスト実施ピン記憶部6c、直流テスト実施候補パターン記憶部6e、直流テスト実施アドレス記憶部7の状態を示す図である。図29の直流テスト実施候補パターンの中では、パターンアドレス9997のテストパターンが直流テスト実施可能ピンが最も多いため、このテストパターンのパターンアドレスとこのテストパターンで直流テストが実施できるピンのピン名が直流テスト実施アドレス記憶部7に格納されている。また、直流テスト実施ピン記憶部6cと直流テスト実施候補パターン記憶部6eからピン名がOUT1,OUT2,OUT3,OUT4,OUT5のピンが削除され、直流テスト実施候捕パターン記憶部6eにはパターンアドレスが1、2、9998、9999の4個のテストパターンのみが残っている。
【0036】
ステップST302,ST204,ST303の処理は、全ピンの直流テスト実施アドレスが決定するまで、または直流テスト実施候補パターンがなくなるまで繰り返し行われる。図32は、表1のテストパターンについて、最後まで処理を行った後の直流テスト実施アドレス記憶部7の状態を示す図である。直流テスト実施パターンとして、パターンアドレス9997,9998,9999の3種類のテストパターンを選択し、パターンアドレス9997のテストパターンでピン名OUT1,OUT2,OUT3,OUT4,OUT5のピン、パターンアドレス9998のテストパターンでピン名OUT6とOUT7のピン、パターンアドレス9999のテストパターンでピン名OUT8のピンの直流テストを行うことを示している。
【0037】
【発明が解決しようとする課題】
従来のテストプログラム作成装置には、作成したテストプログラムでテストを行った時のテスト時間を計算する機能がなかった。このため、例えば前項で説明した2種類の直流テスト実施アドレス決定部6のように、最終的に決定した直流テスト実施アドレスが異なる場合、それぞれのアドレスでテストを行ったときのテスト時間を知る方法がないという問題があった。
【0038】
LSIテスタはテストパターンを記憶する記憶装置として、高速であるが容量は小さいものと、低速であるが容量は大きいものの2種類の記憶装置を備えていることが多い。このようなLSIテスタの場合、テストパターンは後者の記憶装置にすべて格納され、テスト時にテスト使用するテストパターンだけを前者の記憶装置に転送する。また、1種類の機能検証用テストパターンのテストパターン数が前者の記憶装置の容量より大きい場合は、この機能検証用テストパターンを使用するテスト時に前述の記憶装置間でテストパターンの書き換えが行われる。この転送およびテストパターンの書き換えには、数ミリから数十ミリ秒の時間がかかるため、できるだけ後者の記憶装置から前者の記憶装置への転送回数を少なくした方がテスト時間を短くすることができる。しかし、従来のテストプログラム作成装置におけるテストパターン作成部4は、N種類の機能検証用テストパターンからは必ずN種類のLSIテスタ用テストパターンを作成するため、前述の記憶装置間の転送がN回必要となり、テスト時間が長くなるという問題があった。
【0039】
また、図28に示した直流テスト実施アドレス決定部6の実施の形態では、記憶容量の小さい記憶装置には入りきらないアドレスのテストパターンを選択する可能性があり、直流テスト時に記憶装置間でのテストパターンの書き換えが行われ、テスト時間が長くなるという問題があった。
【0040】
LSIテスタは、直流テストを実施する装置を複数個備えていることが多い。例えば、テスタピン数が256、直流テストを実施する装置を16個備えており、直流テスト実施装置1にはテスタピン番号1,17,23,…,251のピン、直流テスト実施装置2にはテスタピン番号2,18,24,…,252のピン、直流テスト実施装置16にはテスタピン番号16,32,48,…,256のピンが対応しているLSIテスタの場合、直流テスト実施装置は独立して動作するため、テスタピン番号1,2,3,…,16のピン、テスタピン番号17,18,19,…,32のピン、…、テスタピン番号251,252,253,…,256のピンは同時に直流テストを実施することができる。また、直流テストは電流を印加して電圧値を測定、または電圧を印加して電流値を測定するため、印加する電流値と判定する電圧値が同じピン、または印加する電圧値が同じで判定する電流値が同じピンは、同時に直流テストを実施することができる。以上のことから、前者の直流テスト実施装置で決まっているテスタピン番号の制約と後者の印加または判定電流/電圧値の制約の双方を満たしているピンは、直流テスト実施アドレスが同じであれば1回の測定で同時に直流テストを実施することができる。しかし、従来のテストプログラム作成装置における直流テスト実施アドレス決定部6ではこのような制約を考慮していないため、直流テスト実施アドレスが同じでも測定は別々に行われることが多くなり、テスト時間が長くなるという問題があった。
【0041】
この発明は上記のような問題点を解消するためになされたもので、テストを行う前にテスト時間を計算できるようにして、互いに異なる複数の直流テスト実施アドレスのテスト時間を比較したり、所望の時間内にテストが終了するかを判断するためのデータを提供することを目的とする。
【0042】
また、機能検証用テストパターンが複数種類ある場合に、複数の機能検証用テストパターンに共通の部分をLSIテスタ用テストパターンで共用するとともに、一つにまとめることによりテストパターンの書き換え時間を短縮することを目的とする。
【0043】
また、同時に直流テスト実施パターンが同じであればLSIテスタで同時に測定することができるピンに分類し、分類したピングループ毎に直流テスト実施パターンを選択するようにしてLSIテスタで同時に複数のピンの測定を行い、測定時間を短縮することを目的とする。
【0044】
また、テストパターンを記憶させる記憶装置の記憶容量に合わせて適切な個数になるように、テストパターンを所定の個数で分割することにより不要な書き換え時間をなくしてテスト時間を短縮することを目的とする。
【0045】
【課題を解決するための手段】
第1の発明に係るテストプログラム作成装置は、製造されたLSIの入出力ピンに供給する入力信号のパターンを記述した機能検証用テストパターンおよび前記LSIが機能設計通りに動作したときに期待される前記LSIの入出力ピンにおける電気的信号の経時変化から、前記LSIが機能設計通りに動作することを確認する機能テストを行うため、および前記LSIの入出力ピンに電流を印加して電圧値を測定または電圧を印加して電流値を測定することによって、前記LSIの入出力バッファセルの電気的静特性を確認する直流テストを行うためのLSIテスタで使用するテストプログラムを作成するテストプログラム作成装置であって、前記機能検証用テストパターンをテスタ言語の形式に則ったLSIテスタ用テストパターンに変換するテストパターン作成部と、直流テストを実施するピンの信号値が直流テストが実施可能な状態である直流テスト実施パターンを前記機能検証用テストパターンの中から選択する直流テスト実施アドレス決定部と、LSIテスタでテストを実施するために必要な情報でLSIテスタ用テストパターン以外の情報がテスタ言語で記述されているLSIテスタ用メインプログラムを作成するメインプログラム作成部と、前記LSIテスタ用テストパターンと前記LSIテスタ用メインプログラムを用いてテストを行った時のテスト時間を計算するテスト時間計算部と、テストパターン走行時間を記憶しているテストパターン情報記憶部とを備え、前記テスト時間計算部は、前記直流テスト実施アドレス決定部が複数の直流テスト実施アドレスを作成してそれに応じて複数のLSI用メインプログラムが作成された場合、予め記憶している命令実行時間と前記テストパターン走行時間とを用い、前記複数の直流テスト実施アドレスの前記複数のLSIテスタ用メインプログラムに沿ってLSIのテストを実施したときのテスト時間を計算することを特徴とする。
【0047】
第2の発明に係るテストプログラム作成装置は、第1の発明のテストプログラム作成装置において、前記テスト時間計算部の計算結果を表示する表示部をさらに備えて構成される。
【0054】
【発明の実施の形態】
実施の形態1.
以下、この発明の実施の形態1によるテストプログラム作成装置について説明する。図1は、この発明の第1実施の形態によるテストプログラム作成装置の構成を示すブロック図である。
【0055】
図1において、13は作成したLSIテスタ用テストプログラムでテストした時のテスト時間を計算するテスト時間計算部、14はLSIテスタのテスタ言語で定義されている命令の実行時間を記憶する命令実行時間記憶部、15はテスト時間計算部13で計算したテスト時間を表示するテスト時間表示部であり、その他図18と同一符号のものは図18の同一符号部分に相当する部分である。
【0056】
図2および図3は、この発明の実施の形態1によるプログラム作成装置の動作を示すフローチャートである。図1のプログラム作成装置では、まずテストパターン作成部4でLSIテスタ用テストパターンの作成を行う。テストパターン作成部4では、最初に機能検証用テストパターン記憶部1とピン情報記憶部2からLSIの入出力ピンに関する情報を取り出してテストパターン情報記憶部5に格納する処理(ステップST101)と機能検証用テストパターン記憶部1からタイミング条件を取り出してテストパターン情報記憶部5に格納する処理(ステップST102)を行う。次に、機能検証用テストパターン記憶部1から1個のテストパターンを読み込み(ステップST103)、読み込んだテストパターンの書式を変換して、変換後のテストパターンをテストパターン情報記憶部5とLSIテスタ用テストパターン記憶部11に格納する(ステップST104)。また、読み込んだテストパターンの走行時間を機能検証用テストパターン記憶部1の中から取り出し、それまでのテストパターン走行時間に加算した時間をパターンアドレスと対でテストパターン情報記憶部5に格納する(ステップST110)。ステップST103、ST104、ST110の処理は、全テストパターンを読み終えるまで繰り返し行われ、全テストパターンを読み終えた後、テストパターンの種類数、テストパターン数等のテストパターン作成結果をテストパターン情報記憶部5に格納する(ステップST105)。図4は、図19および図20の機能検証用テストパターンに対してテストパターン作成部4での処理が終了した後のテストパターン情報記憶部5のテストパターン走行時間を格納している部分である。図19および図20のテストパターンの走行時間は先頭から順に100NS,100NS,120NS,120NS,120NS,120NS,100NS,100NSであり、各テストパターンの走行時間を先頭から順に加算した時間がテストパターン情報記憶部5に格納されている。例えば、3パターン目のテストパターンまでの走行時間は、1パターン目のテストパターンの走行時間100NS、2パターン目のテストパターンの走行時間100NS、3パターン目のテストパターンの走行時間120NSを足した時間になり、図3のパターンアドレス2(パターンアドレスは0から始まるために3パターン目のテストパターンのパターンアドレスは2になる)のところに320NSが格納されている。
【0057】
テストパターン作成部4での処理が終了すると、テストパターン情報記憶部5に格納されたLSIテスタ用テストパターンを用い、直流テスト実施アドレス決定部6において直流テスト実施アドレスを決定する処理を行い、決定した直流テスト実施アドレスと当該アドレスで直流テストを実施するピンを直流テスト実施アドレス記憶部7に格納する(ステップST106)。次に、メインプログラム作成部9において、テストパターン情報記憶部5、直流テスト実施アドレス記憶部7およびテスト方法記憶部8に格納されている情報からテスト項目、テスト手順、テスト条件等を決定し、それらからLSIテスタのテスタ言語で記述したLSIテスタ用メインプログラムを作成し、LSIテスタ用メインプログラム記憶部12に格納する(ステップST107)。
【0058】
そして最後に、テスト時間計算部13において、これまでの処理で作成したLSIテスタ用テストプログラム10でテストしたときのテスト時間を計算する。図5は作成したLSIテスタ用メインプログラムの一例、図6は命令実行時間記憶部の一例であり、これらを用いてテスト時間計算部13の動作を説明する。テスト時間計算部13では、まずメインプログラム作成部9で作成したLSIテスタ用メインプログラムから1命令を取り出す(ステップST111)。次に、テスタ言語で定義されている命令の種類を識別し、その命令の実行時間を命令実行時間記憶部14から取り出してテスト時間に加算する(ステップST112)。図5のメインプログラムの場合は、まず命令//を取り出し、図6から命令//の実行時間0NSを取り出し、テスト時間に加算する。次に、取り出した命令がテストパターンを走らせる命令であるかを判断し(ステップST113)、テストパターンを走らせる命令の場合、テストパターン情報記憶部5に格納されているテストパターン走行時間から当該命令で走らせるテストパターンの走行時間を求めて、テスト時間に加算する。図5のメインプログラムの場合は、6行目の命令RUNがテストパターンを走らせる命令であり、パターンアドレス0のテストパターンからパターンアドレス7のテストパターンまでを走らせるため、図4からテストパターン走行時間は880NSとなり、これをテスト時間に加算する。ステップST111〜ST114の処理をLSIテスタ用メインプログラムを全て読み終えるまで繰り返し行い、全て読み終わった後、テスト時間をテスト時間表示部15に表示する。図5のメインプログラムの場合は、テスト時間=0NS+0.01NS+0.1NS+0.3NS+0.1NS+0.1NS+880NS+0.01NS=880.62NSとなり、テスト時間表示部15に880.62NSと表示される。
【0059】
このように、テスト時間表示部15にテスト時間が表示されるため、即座にテスト時間を知ることができる。
テスト時間計算部13を備えることにより、実際のLSIテストを行う前にテスト時間が所望の時間内に行えるか否かを評価できるようになる。
例えば、直流テスト実施アドレス決定部の構成によって直流テスト実施アドレスが異なる場合に、どの直流テスト実施アドレス決定部で決定した直流テスト実施ドレスでテストするのが最もテスト時間が短くなるかを知ることができる。
【0060】
実施の形態2.
図7は、この発明の実施の形態2によるテストプログラム作成装置テストパターン作成部の構成を示すブロック図である。図8は、図7に示したテストパターン作成部の動作を示すフローチャートである。テストパターン作成部4は、全種類の機能検証用テストパターンについて、タイミング条件の併合処理とテストパターン変換処理を繰り返し行う。タイミング条件の併合処理は、各機能検証用テストパターンに記載されているタイミング条件を比較し、同じものが2回出力しないようにする処理である。例えば、2種類の機能検証用テストパターンAとBがあり、機能検証用テストパターンAとBにそれぞれタイミンググループ番号が1と2の2種類あり、機能検証用テストパターンAのタイミンググループ番号が1のグループと機能検証用テストパターンBのタイミンググループ番号が2のグループの内容が同じであった場合、テストパターン作成部4は、機能検証用テストパターンAのタイミンググループ番号が1と2のグループをそのまま出力し、機能検証用テストパターンBのタイミンググループ番号が1のグループをそのタイミンググループ番号を3に変えて出力し、機能検証用テストパターンBのタイミンググループ番号が2のグループを出力しない。また、機能検証用テストパターンBの各テストパターンの先頭に記述されているタイミンググループ番号は、1を3、2を1に全て変換して出力する。
【0061】
まず、最初に1種類の機能検証用テストパターンからタイミング条件を取り出し、取り出したタイミング条件と同じタイミング条件がそれまでに処理を終了している機能検証用テストパターンの中になかったかを調べる。処理を終了している機能検査用テストパターンの中に同じタイミング条件があった場合には、当該タイミング条件のタイミンググループ番号を処理終了済みのタイミング条件のタイミンググループ番号とし、なかった場合には当該タイミング条件のタイミンググループ番号としてこれまでに使用していない番号を割り付ける(ステップST501)。
【0062】
次に行うテストパターン変換処理では、現在処理中の機能検証用テストパターン記憶部1a〜1cに格納されいる機能検証用テストパターンから1個のテストパターンを読み込み(ステップST103)、読み込んだテストパターンのタイミンググループ番号をステップST501で決定した番号に変換する(ステップST502)。その後、テストパターンの書式を変換して、変換後のテストパターンをLSIテスタ用テストパターン記憶部11に格納する(ステップST104)。ステップST103,ST502,ST104の処理は、1種類の機能検証用テストパターンの全テストパターンを読み終えるまで繰り返し行う。全種類の機能検証用テストパターンについての処理が終了後、タイミング条件をテストパターン情報記憶部5に格納する。
【0063】
上記のようにテストパターン作成部4は、機能検証用テストパターンの連結を行う。記憶装置1a〜1cに格納されている3種類の機能検証用テストパターンから1つのLSIテスタ用テストパターンを作成する場合、テスト時にLSIテスタで行われるテストパターンを格納する記憶装置間のテストパターン転送回数を最小限に抑えることができ、テスト時間を短縮することができる。
【0064】
実施の形態3.
図9は、この発明の直流テスト実施アドレス決定部の一実施の形態を示す構成図である。図9において、6fはテストパターンの分割位置の判定および分割時のデータ格納処理を行うテストパターン分割処理部であり、その他図28と同一符号のものは図28の同一符号部分に相当する部分である。
【0065】
次に動作について説明する。
【0066】
図10および図11は、図9に示した直流テスト実施アドレス決定部の動作を示すフローチャートである。図9の直流テスト実施アドレス決定部6では、まず直流テスト実施ピン登録部6aにおいて、ピン情報記憶部2に格納されているLSIの入出力ピンの種類から直流テストを実施するピンすなわち直流テスト実施アドレスを取り出すピンを決定し、決定したピンのピン名を直流テスト実施ピン記憶部6cに格納する処理が行われる。ここで、入出力ピンの種類とは、入力ピン、出力ピン、双方向ピンという分類だけではなく、例えば、同じ双方向ピンであっても、プルアップ抵抗がついているか否かで実施する直流テストの種類が異なる場合があり、直流テストの種類の分類に関係する種類である。例えば、各ピン毎にテストを実施する直流テストの種類は、ピン情報記憶部2に格納されている。
【0067】
次に、直流テスト実施候補パターン登録部6dにおいて、機能検証用テストパターン記憶部1から1個のテストパターンを読み込み(ステップST202)、直流テスト実施ピン記憶部6cに格納されているピンの中に、読み込んだテストパターンの信号値が直流テストが実施できる信号値のピンが存在するかを調べ(ステップST203)、1ピンでも存在する場合は、読み込んだテストパターンのパターンアドレスと当該テストパターンで直流テストが実施できるピンのピン名を直流テスト実施候補パターン記憶部6eに格納する(ステップST301)。ステップST202,ST203,ST301の処理は、読み込んだテストパターン数が分割テストパターン数を超えるまでまたは全テストパターンを読み込むまで繰り返し行われ、繰り返し処理終了後は、テストパターン分割処理部6fにおいて、処理した分割パターンで初めて直流テスト実施候補パターンが出現したピンのピン名を直流テスト実施候補パターン記憶部6eに格納し、格納したピン名を直流テスト実施ピン記憶部6cから削除する(ステップST401)。図12は、分割テストパターン数を8000パターンとして、表1の1〜8000パターン目までのテストパターンについて、ステップST202,ST203,ST301の処理を行った後の直流テスト実施ピン記憶部6cと直流テスト実施候補パターン記憶部6eの状態を示す図である。1〜8000パターン目までのテストパターンの中には、ピン名OUT1,OUT2,OUT3,OUT4,OUT5,OUT6のピンの直流テスト実施候捕パターンが存在するため、それらのピンが直流テスト実施ピン記憶部6cから削除され、それらのピンが直流テスト実施候補パターン記憶部6eの最後に格納されている。
【0068】
1つの分割パターンに対する処理が終了した後、全ピンについて直流テスト実施候補パターンが見つかっている場合、すなわち直流テスト実施ピン記憶部6cから全てのピンが削除された場合、または全テストパターンを読み込んだ場合は、直流テスト実施パターンを決定する処理に進む。そうでない場合は、直流テスト実施候補パターン記憶部6eをそれまでのものと変えて、ステップST202,ST203,ST301の処理を行う。図13は、表1の1〜8000パターン目までのテストパターンの中には、ピン名OUT7とOUT8のピンの直流テスト実施侯補パターンがなかったため、8001〜160000パターン目までについて、ステップST202,ST203,ST301の処理を行った後の直流テスト実施候補パターン記憶部6eの状態を示す図である。表1のテストパターンの中で、ピン名OUT7の直流テストが実施できるのはパターンアドレス9998のテストパターン、ピン名OUT8の直流テストが実施できるのはパターンアドレス9999のテストパターンであるため、図13に示す直流テスト実施候補パターン記憶部6eには、パターンアドレス9998と9999のテストパターンと各テストパターンで直流テストが実施できるピンのピン名が格納され、最後にこの分割パターンで初めて直流テスト実施候補パターンが見つかったピンのピン名が格納されている。
【0069】
次に、直流テスト実施パターン決定部6bの動作について説明する。直流テスト実施パターン決定部6bの処理は、パターン分割数をN個とした場合、N個目の分割パターンから行う。まず、N個目の分割パターンに対する直流テスト実施候補パターン記憶部6eの中から、当該分割パターンで初めて直流テスト実施候補パターンが見つかったピンを最も多く含んでおり、かつその他のピンも含めて直流テスト実施可能ピンが最も多いテストパターンを取り出し(ステップST402)、取り出したテストパターンのパターンアドレスと当該テストパターンで直流テストを実施するピンのピン名を直流テスト実施アドレス記憶部7に格納する(ステップST204)。
次に、ステップST204で直流テスト実施アドレス記憶部7に格納したピンを全ての直流テスト実施候補パターン記憶部6eから削除し、直流テスト実施可能ピンがなくなったテストパターンを直流テスト実施候補パターン記憶部6eから削除する(ステップST403)。図14は、図12および図13の直流テスト実施候補パターン記憶部6eに対して、ステップST402,ST204,ST403の処理を行った後の直流テスト実施候補パターン記憶部6eおよび直流テスト実施アドレス記憶部7の状態を示す図である。図13では、パターンアドレス9998と9999のストパターンで、初めて直流テスト実施候補パターンが見つかったピンの個数、直流テスト実施可能ピンの個数も同じであるため、パターンアドレスが小さい方を取り出し、直流テスト実施アドレス記憶部7にパターンアドレスと直流テストを実施するピンのピン名を格納している。
また、図12および図13の直流テスト実施候補パターン記憶部6eからピン名OUT4,OUT5,OUT6,OUT7のピンが削除され、パターンアドレス0とパターンアドレス9998のテストパターンは直流テスト実施可能ピンがなくなったため、直流テスト実施候補パターン記憶部6eから削除されている。
【0070】
N個目の分割パターンに対するステップST402,ST204,ST403の処理は、N個目の分割パターンにおける直流テスト実施候補パターンがなくなるまで繰り返し行われ、直流テスト実施候捕パターンがなくなった後、N−1個目の分割パターン、N−2個目の分割パターン、…、1個目の分割パターンの順で処理を行う。図15は、表1のテストパターンについて、図10および図11に示した処理を最後まで行った後の直流テスト実施アドレス記憶部7の状態を示す図である。直流テスト実施パターンとして、パターンアドレス9998と9999の2種類のテストパターンを選択し、パターンアドレス9998のテストパターンでピン名OUT4,OUT5,OUT6,OUT7のピン、パターンアドレス9999のテストパターンでピン名OUT1,OUT2,OUT3,OUT8のピンの直流テストを行うことを示している。
【0071】
テストパターンの分割は、テストパターン走行時間の短縮と記憶装置間のテストパターン書き換え回数の削減を目的としている。高速な記憶装置の容量が比較的小さいLSIテスタの場合、N分割したときの個数を記憶できる個数にしておくことで、確実にその目的を達成することができる。従って、一般的には、高速な記憶装置が記憶できる個数にすることによって直流テストの時間を短縮することができる。これに対し、高速な記憶装置の容量が非常に大きいLSIテスタの場合は、記憶装置間のテストパターンの書き換えがほとんど発生しないため、直流テストの時間は、直流テスト実施パターン数とテストパターン走行時間によって決まる。このような場合には、N分割したときの個数を高速な記憶装置に記憶できる個数にすると、直流テスト実施パターン数は最小となっても、テストパターン走行時間が長くなってしまう場合がある。ただし、このような高速な記憶装置の容量が非常に大きいLSIテスタの場合には、分割したときの個数を比較的小さな値にした方が直流テスト時間を短くすることができる場合がある。
【0072】
このように、直流テスト実施アドレス決定部6でテストパターンを分割し、N分割したテストパターン毎に直流テスト実施アドレスを選択するようにしたため、書き換え回数を削減でき、直流テスト時のテストパターン走行時間を短縮することができる。
また、記憶容量が最も小さい記憶装置のサイズにテストパターンを分割することによって、直流テスト時のテストパターンを格納する記憶装置の書き換え回数をさらに削減することができ、テスト時間を短縮することができる。
【0073】
実施の形態4.
図16は、この発明の実施の形態4によるテストプログラム作成装置の直流テスト実施アドレス決定部の構成を示すブロック図である。図16において、6cは直流テストを実施する入出力ピンを格納する複数に分割された直流テスト実施ピン記憶部であり、その他図9と同一符号のものは図9の同一符号部分に相当する部分である。
【0074】
直流テスト実施アドレス決定部6は、直流テスト実施ピン登録部6aにおいて、直流テストの実施対象であるピンを直流テスト実施アドレスが同じであるもの同士をLSIテスタで同時に測定することができるピンとして分類し、その後は分類したピングルーブ毎に、これまでに説明したいずれかの方法で直流テスト実施アドレスを決定する。
【0075】
表2は、表1のテストパターンに含まれるピンのテスタピン番号、直流テスト時の印加電流値および判定電流値を示す表である。LSIテスタで1番〜4番のテスタピン、17番から20番のテスタピンが異なる直流テスト実施装置に接続されている場合、ピン名OUT1〜OUT4のピン、ピン名OUT5〜OUT8のピンは、直流テスト実施アドレスが同じであればLSIテスタで同時に測定することができる。
【0076】
【表2】
【0077】
図17は、表1のテストパターンについて、本実施の形態の処理を最後まで行った後の直流テスト実施アドレス記憶部7の状態を示す図である。直流テスト実施パターンとして、パターンアドレス3と9998と9999の3種類のテストパターンを選択し、パターンアドレス3のテストパターンでピン名OUT1,OUT2,OUT3,OUT4のDピン、パターンアドレス9998のテストパターンでピン名OUT5,OUT6,OUT7のピン、パターンアドレス9999のテストパターンでピン名OUT8のピンの直流テストを行うことを示している。
【0078】
【発明の効果】
請求項1記載の発明のテストプログラム作成装置によれば、テスト時間計算部において、作成したテストプログラムでテストを行った場合のテスト時間を計算するよう構成されているので、実際にLSIテストを行う前にテスト時間を知ることができ、例えば、直流テスト実施アドレス決定部の構成によって直流テスト実施アドレスが異なる場合に、どの直流テスト実施アドレス決定部で決定した直流テスト実施アドレスでテストするのがテスト時間が最も短くなるのかを知ることができ、テスト時間を短縮することができるという効果がある。更に、予め記憶している命令実施校時間とテストパターン走行時間を用いてテスト時間の計算を行うので、短い時間でテスト時間の計算ができるという効果がある。
【0080】
請求項2記載の発明のテストプログラム作成装置によれば、表示部によってテスト時間の計算結果を表示するので、即時処理的に計算結果の確認ができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるテストプログラム作成装置の構成を示すブロック図である。
【図2】 この発明の実施の形態1によるテストプログラム作成装置の動作を示すフローチャートである。
【図3】 この発明の実施の形態1によるテストプログラム作成装置の動作を示すフローチャートである。
【図4】 この発明の実施の形態1のテスト時間計算処理の過程におけるファイルを説明するための図である。
【図5】 図1のテストプログラム作成装置により作成されたLSIテスタ用メインプログラムのファイルを説明するための図である。
【図6】 この発明の実施の形態1における命令実行時間記憶部に格納されたファイルの一部を説明するための図である。
【図7】 この発明の実施の形態2によるテストパターン作成部の動作を説明するためのブロック図である。
【図8】 この発明の実施の形態2によるテストパターン作成部の動作を示すフローチャートである。
【図9】 この発明の実施の形態3による直流テスト実施アドレス決定部の構成を示すブロック図である。
【図10】 この発明の実施の形態3による直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図11】 この発明の実施の形態3による直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図12】 実施の形態3の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【図13】 実施の形態3の直流テスト実施アドレス決定処理の過程のおける直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【図14】 実施の形態3の直流テスト実施アドレス決定部の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部および直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図15】 実施の形態3の直流テスト実施アドレス決定処理の過程における直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図16】 この発明の実施の形態4による直流テスト実施アドレス決定部の構成を示すブロック図である。
【図17】 実施の形態4の直流テスト実施アドレス決定処理の過程における直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図18】 従来のテストプログラム作成装置の構成を示すブロック図である。
【図19】 機能検証用テストパターン記憶部に格納されているファイルを説明するための図である。
【図20】 機能検証用テストパターン記憶部に格納されているファイルを説明するための図である。
【図21】 テストパターンを説明するためのタイミングチャートである。
【図22】 従来のテストプログラム作成装置の動作を示すフローチャートである。
【図23】 従来のテストパターン作成部の動作を説明するためのブロック図である。
【図24】 従来のテストプログラム作成装置の直流テスト実施アドレス決定部の構成の他の態様を示すブロック図である。
【図25】 図24の直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図26】 従来の直流テスト実施アドレス決定処理の過程における直流テスト実施ピン記憶部および直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図27】 従来の直流テスト実施アドレス決定処理の過程における直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図28】 従来のテストプログラム作成装置の直流テスト実施アドレス決定部の構成の他の態様を示すブロック図である。
【図29】 図28に示した直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図30】 従来の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【図31】 従来の直流テスト実施アドレス決定処理の過程における直流テスト実施ピン記憶部、直流テスト実施候補パターン記憶部および直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図32】 従来の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【符号の説明】
1,1a〜1c 機能検証用テストパターン記憶部、2 ピン情報記憶部、3テストプログラム作成装置、4 テストパターン作成部、5 テストパターン情報記憶部、6 直流テスト実施アドレス決定部、6a 直流テスト実施ピン登録部、6b 直流テスト実施パターン決定部、6c 直流テスト実施ピン記憶部、6d 直流テスト実施候補パターン登録部、6e 直流テスト実施候捕パターン記憶部、6f テストパターン分割処理部、7 直流テスト実施アドレス記憶部、8 テスト方法記憶部、9 メインプログラム作成部、10 LSIテスタ用テストプログラム、11,11a〜11c LSIテスタ用テストパターン記憶部、12 LSIテスタ用メインプログラム記憶部、13 テスト時間計算部、14 命令実行時間記憶部、15 テスト時間表示部。
Claims (2)
- 製造されたLSIの入出力ピンに供給する入力信号のパターンを記述した機能検証用テストパターンおよび前記LSIが機能設計通りに動作したときに期待される前記LSIの入出力ピンにおける電気的信号の経時変化から、前記LSIが機能設計通りに動作することを確認する機能テストを行うため、および前記LSIの入出力ピンに電流を印加して電圧値を測定または電圧を印加して電流値を測定することによって、前記LSIの入出力バッファセルの電気的静特性を確認する直流テストを行うためのLSIテスタで使用するテストプログラムを作成するテストプログラム作成装置において、
前記機能検証用テストパターンをテスタ言語の形式に則ったLSIテスタ用テストパターンに変換するテストパターン作成部と、
直流テストを実施するピンの信号値が直流テストが実施可能な状態である直流テスト実施パターンを前記機能検証用テストパターンの中から選択する直流テスト実施アドレス決定部と、
LSIテスタでテストを実施するために必要な情報でLSIテスタ用テストパターン以外の情報がテスタ言語で記述されているLSIテスタ用メインプログラムを作成するメインプログラム作成部と、
前記LSIテスタ用テストパターンと前記LSIテスタ用メインプログラムを用いてテストを行った時のテスト時間を計算するテスト時間計算部と、
テストパターン走行時間を記憶しているテストパターン情報記憶部と
を備え、
前記テスト時間計算部は、前記直流テスト実施アドレス決定部が複数の直流テスト実施アドレスを作成してそれに応じて複数のLSI用メインプログラムが作成された場合、予め記憶している命令実行時間と前記テストパターン走行時間とを用い、前記複数の直流テスト実施アドレスの前記複数のLSIテスタ用メインプログラムに沿ってLSIのテストを実施したときのテスト時間を計算することを特徴とする、テストプログラム作成装置。 - 前記テスト時間計算部の計算結果を表示する表示部をさらに備える、請求項1記載のテストプログラム作成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22517696A JP3693765B2 (ja) | 1996-08-27 | 1996-08-27 | テストプログラム作成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22517696A JP3693765B2 (ja) | 1996-08-27 | 1996-08-27 | テストプログラム作成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1068760A JPH1068760A (ja) | 1998-03-10 |
JP3693765B2 true JP3693765B2 (ja) | 2005-09-07 |
Family
ID=16825154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22517696A Expired - Fee Related JP3693765B2 (ja) | 1996-08-27 | 1996-08-27 | テストプログラム作成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3693765B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1605271B1 (en) | 2003-03-14 | 2008-05-14 | Advantest Corporation | Testing apparatus, program for testing apparatus, and method of controlling testing appratus |
JP2009187102A (ja) * | 2008-02-04 | 2009-08-20 | Yokogawa Electric Corp | プログラム開発装置 |
-
1996
- 1996-08-27 JP JP22517696A patent/JP3693765B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH1068760A (ja) | 1998-03-10 |
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|
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|
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