JP3691213B2 - Processor and memory access method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、LSI半導体集積回路からなりプロセッサコアとデータメモリを主構成要素とするプロセッサに関するもので、特に内部のデータメモリとプロセッサ外部の入出力装置との間でデータ入出力を行うプロセッサに関するものである。
【0002】
【従来の技術】
データ処理を行う従来のプロセッサにおいては、内蔵されるデータメモリとプロセッサ外部にあるデータ入出力装置との間でデータ転送を行うことが必要である。その方法としては、主にダイレクトメモリアクセス方式(以下、DMA方式と略称する)が使用される。
【0003】
図6の従来のプロセッサの一例を示す。図6において、100はデータメモリ、200はプロセッサコア、400はダイレクトメモリアクセスコントローラ(以下、DMAコントローラと記載する)である。401はDMA送信バッファ、402はDMA受信バッファ、403はDMAアドレスポインタ、404はDMAアドレス加算レジスタである。20はアドレスバス、21はデータバス、22はリードイネーブル信号、23はライトイネーブル信号、60はDMA要求信号である。
【0004】
上記のプロセッサにおけるDMA方式では以下のようにデータの転送を続行する。プロセッサの演算処理を行うプロセッサコア200が命令メモリ(図示せず)からのプログラムを読み出して演算を実行している。この演算実行中に入出力装置(図示せず)とデータメモリ100との間でのデータ転送を行う必要が生じた場合、DMAコントローラ400がデータ転送に応じて先頭アドレスおよびDMA転送サイズを設定し、DMA開始状態にする。
【0005】
この状態に入ってから、送信レジスタもしくは受信レジスタに対しDMA開始要求を行う。この開始要求によってプロセッサが使用していたデータバス、アドレスバスを開放し、DMAコントローラを使用可能状態とする。
DMA開始要求が受け付けられてバスが開放になると、データの転送が開始される。DMA受信の場合は入力レジスタが外部端子からのデータを保持し、DMAコントローラ400に内蔵されているDMAアドレスポインタ403が示すアドレスへの転送を行う。DMAアドレスポインタ403の値は転送のたびにDMAコントローラ400内に内蔵されているアドレス加算レジスタ404の値と加算される。この加算されたアドレスは次のデータ転送のアドレスとして使用され、これを指定回数繰り返すことによってDMA転送が完了する。
【0006】
このようにして転送されたデータのメモリイメージを図7および図8に示す。DMAを行う時のアドレスポインタはレジスタに格納されている固有のビットによって加算されていく。例えばアドレスポインタとの加算を行うレジスタの値が1であった場合には図7のようなメモリ格納になり、加算レジスタの値が3であった場合には図8のようなメモリ格納となる。なお、図7および図8において、500はデータが格納されたメモリセル、501はデータが格納されていないメモリセルである。
【0007】
またDMAとは異なった方式で外部のデータ入出力装置とデータメモリとの間でデータ転送が行われる場合もある。一つの例としては、図9に示すように、データメモリと同一のメモリマップ空間にマッピングされていてプロセッサの外部に接続されている他のデータメモリを使用する場合である。図9において、100はデータメモリ、200はプロセッサコア、450は外部メモリインターフェース回路、201は外部端子である。56は外部メモリリードアクセス信号、57は外部メモリライトアクセス信号である。
【0008】
このときのデータの転送手順は次のようになる。まず、プロセッサが外部端子を全て開放(ハイインピーダンス状態)にするように、データ入出力装置がプロセッサに対して要求を出す。この後に、開放されたデータバス、アドレスバスを使用して、データ入出力装置がプロセッサの外部に接続されている他のデータメモリに対してアクセスを行う。データ入出力装置からのデータ転送が終了したところで、データ入出力装置がプロセッサ側からのアクセスを許可する。プロセッサは、アクセスが許可された後で、外部の他のデータメモリのデータを内蔵のデータメモリにコピーして使用するか、もしくは外部データメモリをプロセッサコアが直接アクセスすることによってデータを使用する。
【0009】
【発明が解決しようとする課題】
上記のような従来例を使用した場合には、次のような問題点がある。
まず、DMAによってデータ転送を実行した場合には、外部からのデータメモリのアクセスのアドレスとプロセッサコアからのデータメモリのアクセスとが重なった場合にプロセッサコアによるデータメモリのアクセス動作に影響を与えることになるだけで、基本的にはプロセッサコアの動作に影響を与えることが少ないが、データメモリへのアクセス信号をすべてプロセッサに入力することが必要であるため、プロセッサの端子数が多くなるという問題がある。
【0010】
また、DMAによってデータ転送を実行した場合には、データが規則的に格納されることになる。この際、DMAで使用されるアドレス発生器には、2つ以上のアドレス修飾機能を持つ場合もあるが、DMAの転送中にはそのうちの1つのみが選択されることになり、転送の途中でその値を変更することはできず、外部から入力データを格納する自由度が低い。プロセッサコアが処理する命令によっては、規則的に並んだデータよりも、そうではないデータの場合が処理の面で有利になる場合がある。このような場合に、データ配列を変更しないで処理を実行するにしても、プロセッサコアがデータ配列が最適となるように配列を並べ替える場合でもステップ数の増加を招くことになり、データ処理の効率が低下する。
【0011】
一方、外部のデータメモリを使用した場合には、DMAの場合と異なり、データの格納の配列には自由度が高い。しかしながら、データメモリを外部につけることによってアクセスを行う信号を全てプロセッサ外部に出力する必要があり、端子数が増加するという問題がある。
また、内部のデータメモリとは別に外部のデータメモリを設けてデータ転送を行っているので、プロセッサコアの処理と外部からのデータ入出力のためのデータ転送とを並列的に実行することができ、プロセッサコアの動作に影響を与えることはないが、プロセッサの処理速度に比べて外部で使用されるデータメモリのアクセススピードは遅く、プロセッサが使用するためにはメモリアクセスウエイトを使用する必要がある。このことによってプロセッサのデータ処理の効率は大きく損なわれる。
【0012】
したがって、本発明の第1の目的は、プロセッサコアの処理に影響を与えることが少なく、しかもデータメモリへのアクセスのために外部に設ける端子数を削減することができるプロセッサを提供することである。
また、本発明の第2の目的は、外部からの入力データを格納する自由度が高いプロセッサを提供することである。
【0013】
また、本発明の第3の目的は、プロセッサ外部とプロセッサとのデータ入出力をプロセッサコアの処理に全く影響を与えるがことなく、しかもデータメモリへのアクセスのために外部に設ける端子数を削減することができるプロセッサを提供することである。
また、本発明の第4の目的は、処理効率を高めることができるプロセッサを提供することである。
【0016】
【課題を解決するための手段】
本発明の請求項1記載のプロセッサは、半導体集積回路で一体形成されるプロセッサであって、第1のアドレスを出力するとともにデータの書き込みまたは読み出しを指示する第1の書き込み/読み出し制御信号を出力するプロセッサコアと、外部よりデータを入出力するための第1の端子と、外部よりデータの書き込みまたは読み出しを指示する第2の書き込み/読み出し制御信号を入力するための第2の端子と、外部よりアドレス更新を指示するアドレス更新指示信号を入力するための第3の端子と、第2のアドレスを出力し、第2の書き込み/読み出し制御信号およびアドレス更新指示信号の何れか一方がアクティブとなったときに第2のアドレスを更新するアドレス生成手段と、調停回路を有し第1の書き込み/読み出し制御信号がアクティブとなったときにプロセッサコアから与えられる第1のアドレスを入力としてプロセッサコアとの間でデータの受け渡しを行い、第2の書き込み/読み出し制御信号がアクティブとなったときにアドレス生成手段から与えられる第2のアドレスを入力として第1の端子との間でデータの受け渡しを行うデータメモリとを備えている。
【0017】
この構成によると、プロセッサコアから出力される第1の書き込み/読み出し制御信号がアクティブとなったときには、プロセッサコアから与えられる第1のアドレスを入力としてデータメモリとプロセッサコアとの間でデータの受け渡しが行われる。また、第2の端子より入力される第2の書き込み/読み出し制御信号がアクティブとなったときには、アドレス生成手段から与えられる第2のアドレスを入力としてデータメモリと第1の端子との間でデータの受け渡しが行われるとともに、アドレス生成手段における第2のアドレスが更新される。また、第3の端子より入力されるアドレス更新指示信号がアクティブとなったときには、アドレス生成手段における第2のアドレスが更新される。
【0018】
このように外部とのデータ入出力を行うためのアドレス生成手段を設けたことにより、プロセッサコアの処理に影響を与えることが少なく、しかもアドレス生成手段を半導体集積回路に内蔵したことにより、データメモリへのアクセスのために外部に設ける端子数を削減することができる。
また、アドレス更新指示信号によって、データメモリのアクセスを行わずに第2のアドレスを更新することを可能としたので、不規則に並んだアドレスにデータを書き込むこと、ならびに不規則にデータが格納されている場合において各データを読み出すことが可能となり、外部からのデータを格納する自由度を高くすることができる。そのため、プロセッサコアの処理効率を高くすることができる。
【0019】
本発明の請求項2記載のプロセッサは、請求項1記載のプロセッサにおいて、アドレス生成手段を、第2のアドレスを保持するレジスタと、このレジスタの値を所定値だけ増加させるアドレス更新用の加算器とで構成している。この構成によると、第2のアドレスが所定値ずつ更新されることになる。
【0024】
本発明の請求項3記載のプロセッサは、半導体集積回路で一体形成されるプロセッサであって、第1のアドレスを出力するとともにデータの書き込みまたは読み出しを指示する第1の書き込み/読み出し制御信号を出力するプロセッサコアと、外部よりデータを入出力するための第1の端子と、外部よりデータの書き込みまたは読み出しを指示する第2の書き込み/読み出し制御信号を入力するための第2の端子と、外部よりアドレス更新を指示するアドレス更新指示信号を入力するための第3の端子と、第2のアドレスを出力し、第2の書き込み/読み出し制御信号およびアドレス更新指示信号の何れか一方がアクティブとなったときに第2のアドレスを更新するアドレス生成手段と、第1の書き込み/読み出し制御信号がアクティブとなったときにプロセッサコアから与えられる第1のアドレスを入力としてプロセッサコアとの間でデータの受け渡しを行い、第2の書き込み/読み出し制御信号がアクティブとなったときにアドレス生成手段から与えられる第2のアドレスを入力として第1の端子との間でデータの受け渡しを行う第1のデータメモリと、第1のデータメモリと同一アドレス空間にマッピングされ、第1の書き込み/読み出し制御信号がアクティブとなったときにプロセッサコアから与えられる第1のアドレスを入力としてプロセッサコアとの間でデータの受け渡しを行い、第2の書き込み/読み出し制御信号がアクティブとなったときにアドレス生成手段から与えられる第2のアドレスを入力として第1の端子との間でデータの受け渡しを行う第2のデータメモリと、プロセッサコアから与えられるアクセス対象選択制御信号の一方の状態に対応して、第1の書き込み/読み出し制御信号がアクティブとなったときにプロセッサコアから与えられる第1のアドレスを入力とするプロセッサコアとの間のデータの受け渡しを第1のデータメモリに行わせ、プロセッサコアから与えられるアクセス対象選択制御信号の他方の状態に対応して、第2の書き込み/読み出し制御信号がアクティブとなったときにアドレス生成手段から与えられる第2のアドレスを入力とする第1の端子との間のデータの受け渡しを第1のデータメモリに行わせる第1の選択回路と、プロセッサコアから与えられるアクセス対象選択制御信号の一方の状態に対応して、第2の書き込み/読み出し制御信号がアクティブとなったときにアドレス生成手段から与えられる第2のアドレスを入力とする第1の端子との間のデータの受け渡しを第2のデータメモリに行わせ、プロセッサコアから与えられるアクセス対象選択制御信号の他方の状態に対応して、第1の書き込み/読み出し制御信号がアクティブとなったときにプロセッサコアから与えられる第1のアドレスを入力とするプロセッサコアとの間のデータの受け渡しを第2のデータメモリに行わせる第2の選択回路とを備えている。
【0025】
この構成によると、アクセス対象選択制御信号が一方の状態になっている場合は、第1の選択回路がプロセッサコアを選択し、プロセッサコアから出力される第1の書き込み/読み出し制御信号がアクティブとなったときにプロセッサコアから与えられる第1のアドレスを入力として第1のデータメモリとプロセッサコアとの間でデータの受け渡しが行われる。またこのときに、第2の選択回路が第1,第2および第3の端子とアドレス生成手段とを選択し、第2の端子より入力される第2の書き込み/読み出し制御信号がアクティブとなったときにアドレス生成手段から与えられる第2のアドレスを入力として第2のデータメモリと第1の端子との間でデータの受け渡しが行われるとともに、アドレス生成手段における第2のアドレスが更新され、第3の端子より入力されるアドレス更新指示信号がアクティブとなったときにアドレス生成手段における第2のアドレスが更新される。
【0026】
また、アクセス対象選択制御信号が他方の状態になっている場合は、第1の選択回路が第1,第2および第3の端子とアドレス生成手段とを選択し、第2の端子より入力される第2の書き込み/読み出し制御信号がアクティブとなったときにアドレス生成手段から与えられる第2のアドレスを入力として第1のデータメモリと第1の端子との間でデータの受け渡しが行われるとともに、アドレス生成手段における第2のアドレスが更新され、第3の端子より入力されるアドレス更新指示信号がアクティブとなったときにアドレス生成手段における第2のアドレスが更新される。またこのときに、第2の選択回路がプロセッサコアを選択し、プロセッサコアから出力される第1の書き込み/読み出し制御信号がアクティブとなったときにプロセッサコアから与えられる第1のアドレスを入力として第2のデータメモリとプロセッサコアとの間でデータの受け渡しが行われる。
【0027】
このように、同一アドレス空間を有する第1および第2のデータメモリと、アドレス生成手段と、第1および第2の選択回路を設けたので、外部からのデータ入出力とプロセッサコアの処理とを並列に実行することが可能となり、プロセッサコアの処理に全く影響を与えることがなく、しかも、第1および第2のデータメモリと、アドレス生成手段と、第1および第2の選択回路を半導体集積回路に内蔵したことにより、データメモリへのアクセスのために外部に設ける端子数を削減することができる。さらに、第1および第2のデータメモリともに、半導体集積回路に内蔵しているため、第1および第2のデータメモリのアクセスを高速に実行することが可能となり、プロセッサコアにメモリアクセスウエイトを設定することが必要なくなり、処理効率を高めることができる。
【0028】
また、アドレス更新指示信号によって、データメモリのアクセスを行わずに第2のアドレスを更新することが可能となることで、不規則に並んだアドレスにデータを書き込むこと、ならびに不規則にデータが格納されている場合において各データを読み出すことが可能となり、外部からのデータを格納する自由度を高くすることができる。そのため、プロセッサコアの処理効率を高くすることができる。
【0029】
本発明の請求項4記載のプロセッサは、請求項3記載のプロセッサにおいて、アドレス生成手段を、第2のアドレスを保持するレジスタと、このレジスタの値を所定値だけ増加させるアドレス更新用の加算器とで構成している。この構成によると、第2のアドレスが所定値ずつ更新されることになる。
【0030】
本発明の請求項5記載のメモリアクセス方法は、請求項1または3記載のプロセッサにおけるデータメモリをアクセスする方法であり、第2の端子から第2の書き込み/読み出し制御信号を入力する第1のステップと、第1のステップにより入力された第2の書き込み/読み出し制御信号に従って、予め保持した第2のアドレスをデータメモリに供給すると同時に、第2のアドレスの値を更新する第2のステップと、第2のステップにより与えられる第2のアドレスでデータメモリをアクセスし、データメモリと第1の端子との間でデータの受け渡しを行う第3のステップとを含む。
【0031】
以下、本発明の実施の形態を図面を参照しながら説明する。
〔第1の実施の形態〕
図1に本発明の第1の実施の形態におけるプロセッサのブロック図を示す。図1において、データメモリ100は、アドレスバス20を通して第1のアドレスを出力するとともにデータの書き込みまたは読み出しを指示するリードイネーブル信号22またはライトイネーブル信号23を出力するプロセッサコア200とデータバス21で接続され、外部端子201とデータバス11で接続されている。
【0032】
アクセスするアドレスはプロセッサコア200でアクセスする場合はアドレスバス20を利用し、外部端子201からのアクセスを行う場合はアドレス発生器202のアドレスバス10からの出力を利用する。プロセッサ外部からのアクセスとプロセッサコア200からのアクセスが重なった場合のためにデータメモリ100の入出力部には調停回路204を設置しておく。
【0033】
アドレス発生器202は、外部からのライトイネーブル信号(特許請求の範囲における書き込み制御信号に対応し、以下、WEと略す)12やリードイネーブル信号(特許請求の範囲における読み出し制御信号に対応し、以下、REと略す)13の立ち上がりエッジを検出するエッジ検出回路203からのエッジ検出信号51を受けてアドレスの値を+1増加させる機構を持つ。
【0034】
上記のアドレス発生器202とエッジ検出回路203とで特許請求の範囲における、第2のアドレスを出力し、第2の読み出し/書き込み制御信号がアクティブとなったときに第2のアドレスを更新するアドレス生成手段、つまりアドレスポインタを構成している。
また、外部端子201の中のINC信号14の立ち上がりエッジを検出することによって、データメモリ100にアクセスすることなく、アドレス発生器202の出力値21を1増加させることができる。
【0035】
ここで、外部端子201において、データバス11に対応したDIO端子が特許請求の範囲における、外部よりデータを入出力するための第1の端子に相当する。また、WE信号またはRE信号に対応したWE端子またはRE端子が特許請求の範囲における、外部よりデータの書き込みまたは読み出しを指示する第2の読み出し/書き込み制御信号を入力するための第2の端子に相当する。また、アドレス制御(以下、INCと略す)信号に対応したINC端子が特許請求の範囲における、外部よりアドレス更新を指示するアドレス更新指示信号を入力するための第3の端子に相当する。
【0036】
上記のデータメモリ100は、リードイネーブル信号22またはライトイネーブル信号23がアクティブとなったときにプロセッサコア200からアドレスバス20を通して与えられる第1のアドレスを入力としてプロセッサコア200との間でデータの受け渡しを行い、第2のライトイネーブル信号12またはリードイネーブル信号13がアクティブとなったときにアドレス発生器202からアドレスバス10を通して与えられる第2のアドレスを入力としてDIO端子との間でデータの受け渡しを行う。
【0037】
つぎに、アドレス発生器202の構成を図2に示す。アドレス発生器202は、レジスタ300と加算器301と選択回路302とからなる。外部端子201のINC端子からのINC信号14のエッジを検出した時、あるいはWE端子またはRE端子のエッジを検出した時に、エッジ検出回路203から出力されるエッジ検出信号51がイネーブルになるが、このエッジ検出信号51がイネーブルになった場合に、選択回路302は加算器301の出力ラインであるデータバス52を選択し、レジスタ300が加算器301のデータバス52のデータ、つまり加算結果を格納する。プロセッサコア200からのアクセスによって、このレジスタ300の値を設定する場合には、ライト信号54をイネーブルにすることによって、選択回路302はデータバス53の値を選択し、レジスタ300がデータバス53の値を格納する。
【0038】
上記のアドレスの修飾は次のような動作で行われる。エッジ検出回路203によってエッジを検出した次のマシンサイクルにエッジ検出信号51をイネーブルにする。アドレス発生器202に内蔵されている選択回路302はエッジ検出信号51がイネーブルとなることによって加算器301の出力ラインであるデータバス52を選択し、アドレスレジスタ300は、制御信号51によってデータバス21の出力に1を加算した値が出力されているデータバス52上のデータを格納する。
【0039】
また、プロセッサコア200によってアドレスレジスタ300を設定する場合はプロセッサコア200がライト信号54をイネーブルにし、プロセッサコア200が設定する値をデータバス52に出力する。これを受けて、アドレス発生器202に内蔵されている選択回路302はデータバス53を選択し、アドレスレジスタ300は、データバス53のデータを格納する。
データメモリアクセスを行わずにアドレスだけを1増加させる場合は次のような動作で行われる。INC端子の立ち上がりエッジをエッジ検出回路203によって検出する。エッジが検出された場合、次のマシンサイクルでエッジ検出信号51をイネーブル状態にする。これを受けてアドレス発生器202に内蔵される選択回路302がデータバス52を選択し、アドレスレジスタ300が出力されているアドレスバス21の値を1加算した値が出力されているデータバス52の値を格納する。
【0040】
上記のような方法をとった場合、プロセッサ外部からのアクセスがあった時のタイミングチャートの例を図3に示す。動作の例として、外部入出力回路から外部端子201を経由してデータメモリ100へとデータを書き込んでいる。データメモリ100は、プロセッサコア200のシステムクロックに同期させて動かす必要があるので、外部からのWE信号は、その立ち上がりエッジを検出して、一度プロセッサコア200のシステムクロックとの同期を取ってデータメモリ100へ出力している。また、これと同様の信号を利用することでアドレスの更新を行っている。アドレスの更新はデータメモリ100へのアクセスが終了して後実施する。
【0041】
図3のタイミングによってデータメモリ100に格納されるデータの配列を図4に示す。例として外部入出力装置のデータはデータメモリ100の先頭から書き込まれるとしている。このとき、外部入出力装置からデータメモリ100へ格納されているデータは先頭アドレスから順番に並んでいく。転送の途中でINC信号の立ち上がりエッジが検出された場合はデータは書き込まれずにアドレスが1増加するので、データの格納されていないアドレスが存在することになる。図4のアドレス2,5がこれに対応する。
【0042】
この実施の形態のプロセッサによると、外部とのデータ入出力を行うためのアドレス生成手段としてアドレス発生器202およびエッジ検出回路203を設けたことにより、プロセッサコア200の処理に影響を与えることが少なく、しかもアドレス発生器202およびエッジ検出回路203を半導体集積回路に内蔵したことにより、データメモリ100へのアクセスのために外部に設ける端子数を削減することができる。
【0043】
また、INC信号によって、データメモリ100のアクセスを行わずに第2のアドレスを更新することを可能としたので、不規則に並んだアドレスにデータを書き込むこと、ならびに不規則にデータが格納されている場合において各データを読み出すことが可能となり、外部からの入力データを格納する自由度を高くすることができる。そのため、プロセッサコアの処理効率を高くすることができる。
【0044】
〔第2の実施の形態〕
図5に本発明の第1の実施の形態におけるプロセッサのブロック図を示す。この実施の形態のプロセッサには、半導体集積回路で一体化されていて、同一のアドレス空間にマッピングされた2個以上のデータメモリ(本例では2個のデータメモリとする)100,101が存在し、データメモリ100とデータメモリ101に対するアクセス信号(データバス21のデータ入出力、アドレスバス20のアドレス入力、RE信号22、WE信号23など)を、プロセッサコア200からの出力と外部端子201からの出力とから選択する選択回路205、206を設ける。
【0045】
この選択回路205,206は、アクセス対象制御信号55によって、一方がプロセッサコア200のアクセス専用として動作する場合には、他方のデータメモリが外部とのデータ入出力専用として動作するように設定されている。
上記の第1の選択回路205は、プロセッサコア200から与えられるアクセス対象選択制御信号55の一方の状態(例えば、ハイレベル)に対応して、リードイネーブル信号22またはライトイネーブル信号23がアクティブとなったときにプロセッサコア200のアドレスバス20から与えられる第1のアドレスを入力とするプロセッサコア200との間のデータの受け渡しを第1のデータメモリ100に行わせ、プロセッサコア200から与えられるアクセス対象選択制御信号55の他方の状態(例えば、ローレベル)に対応して、ライトイネーブル信号12またはリードイネーブル信号13がアクティブとなったときにアドレス発生器202のアドレスバス10から与えられる第2のアドレスを入力とするDIO端子との間のデータの受け渡しを第1のデータメモリ100に行わせる。
【0046】
また、第2の選択回路206は、プロセッサコア200から与えられるアクセス対象選択制御信号55の一方の状態に対応して、ライトイネーブル信号12またはリードイネーブル信号13がアクティブとなったときにアドレス発生器202のアドレスバス10から与えられる第2のアドレスを入力とするDIO端子との間のデータの受け渡しを第2のデータメモリ101に行わせ、プロセッサコア200から与えられるアクセス対象選択制御信号55の他方の状態に対応して、リードイネーブル信号22またはライトイネーブル信号23がアクティブとなったときにプロセッサコア200のアドレスバス20から与えられる第1のアドレスを入力とするプロセッサコア200との間のデータの受け渡しを第2のデータメモリ101に行わせる。
【0047】
ここで、始めにデータメモリ100がプロセッサ外部とのデータ入出力専用として設定されているとする。
外部入出力回路とのアクセスを行うデータメモリ100は、第1の実施の形態と同じようにアドレス、データ、制御信号(WE,RE)の供給を受け、アクセスを実行する。また、プロセッサコア200はプロセッサコア200の専用として設けられているデータメモリ101へのアクセスを行って処理を実行していく。この2つの動作は互いに影響をすることなく並列に実行される。
【0048】
プロセッサの外部にあるデータ入出力装置からの転送が終了し、プロセッサが内蔵している他のデータメモリ101の処理を終了したところで、プロセッサコア200とのアクセス専用としていたデータメモリ101と外部との入出力専用としていたデータメモリ100を入れ替えるために、アクセス対象選択制御信号55のレベルを反転する。
【0049】
アクセス対象選択制御信号55を受けてデータメモリ100とデータメモリ101はアクセスを行う対象を入れ替える。データメモリ101はこれまでデータメモリ100が行っていた動作と同様にアドレスの供給をアドレス発生器202から、データ入出力を外部端子201とのデータバス11で、アクセス信号を外部端子201からの入力によってアクセスを実行する。一方、データメモリ100はプロセッサコア200からの要求によってアクセスを実行する。
【0050】
この実施の形態によると、同一アドレス空間を有する第1および第2のデータメモリ100,101と、アドレス生成手段としてのアドレス発生器202およびエッジ検出回路203と、第1および第2の選択回路205,206を設けたので、外部からのデータ入出力とプロセッサコア200の処理とを並列に実行することが可能となり、プロセッサコア200の処理に全く影響を与えることがない。しかも、第1および第2のデータメモリ100,101と、アドレス発生器202およびエッジ検出回路203と、第1および第2の選択回路205,206を半導体集積回路に内蔵したことにより、第1および第2のデータメモリ100,101へのアクセスのために外部に設ける端子数を削減することができる。さらに、第1および第2のデータメモリ100,101ともに、半導体集積回路に内蔵しているため、第1および第2のデータメモリ100,101のアクセスを高速に実行することが可能となり、プロセッサコア200にメモリアクセスウエイトを設定することが必要なくなり、処理効率を高めることができる。
【0051】
また、INC信号によって、データメモリ100,101のアクセスを行わずに第2のアドレスを更新することが可能となることで、不規則に並んだアドレスにデータを書き込むこと、ならびに不規則にデータが格納されている場合において各データを読み出すことが可能となり、外部からのデータを格納する自由度を高くすることができる。そのため、プロセッサコア200の処理効率を高くすることができる。
【0052】
さらに、第2の実施の形態のような構成を取ることで、アドレス発生器202に加えてデータメモリ100または101もプロセッサコア200からのアクセスから分離してプロセッサ外部とのデータ入出力を行い、必要になった時点でプロセッサコア200のメモリマップに組み入れることで、バス調停回路を使用する必要がなくなり、プロセッサ処理に影響を与えることが無い。
【0053】
なお、本発明の実施の形態ではアドレス発生器202から出力されるアドレスバス21を制御するためのイベントをWE信号、RE信号、INC信号の立ち上がりエッジとしたが、その他のイベントによって制御することも可能である。また、この実施の形態ではアドレスの制御信号を1本として、その制御はアドレスの1増加としたが、アドレスの制御信号を複数用意して複数のレジスタとの加算を行うことで、増加させる値を複数の値の中から選択できるようにしてもよい。また、アドレスレジスタ300の設定範囲を定めるレジスタを設け、その範囲を超えることになった時には、初期値を設定しているレジスタから自動的にロードさせることができるようにしてもよい。
【0055】
【発明の効果】
本発明の請求項1記載のプロセッサによれば、外部とのデータ入出力を行うためのアドレス生成手段を設けたことにより、プロセッサコアの処理に影響を与えることが少なく、しかもアドレス生成手段を半導体集積回路に内蔵したことにより、データメモリへのアクセスのために外部に設ける端子数を削減することができる。
【0056】
また、アドレス更新指示信号によって、データメモリのアクセスを行わずに第2のアドレスを更新することを可能としたので、不規則に並んだアドレスにデータを書き込むこと、ならびに不規則にデータが格納されている場合において各データを読み出すことが可能となり、外部からのデータを格納する自由度を高くすることができる。そのため、プロセッサコアの処理効率を高くすることができる。
【0057】
本発明の請求項2記載のプロセッサによれば、レジスタと加算器とからなる簡単な構成で、第2のアドレスの所定値ずつ更新を行うことができる。
【0058】
本発明の請求項3記載のプロセッサによれば、同一アドレス空間を有する第1および第2のデータメモリと、アドレス生成手段と、第1および第2の選択回路を設けたので、外部からのデータ入出力とプロセッサコアの処理とを並列に実行することが可能となり、プロセッサコアの処理に全く影響を与えることがなく、しかも、第1および第2のデータメモリと、アドレス生成手段と、第1および第2の選択回路を半導体集積回路に内蔵したことにより、データメモリへのアクセスのために外部に設ける端子数を削減することができる。さらに、第1および第2のデータメモリともに、半導体集積回路に内蔵しているため、第1および第2のデータメモリのアクセスを高速に実行することが可能となり、プロセッサコアにメモリアクセスウエイトを設定することが必要なくなり、処理効率を高めることができる。
【0059】
また、アドレス更新指示信号によって、データメモリのアクセスを行わずに第2のアドレスを更新することが可能となることで、不規則に並んだアドレスにデータを書き込むこと、ならびに不規則にデータが格納されている場合において各データを読み出すことが可能となり、外部からのデータを格納する自由度を高くすることができる。そのため、プロセッサコアの処理効率を高くすることができる。
【0060】
本発明の請求項4記載のプロセッサによれば、レジスタと加算器とからなる簡単な構成で、第2のアドレスの所定値ずつ更新を行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態のプロセッサの構成を示すブロック図である。
【図2】第1の実施の形態におけるプロセッサの中のアドレス発生器202の構成を示すブロック図である。
【図3】本発明の第1の実施の形態のプロセッサの動作を示すタイムチャートである。
【図4】本発明の第1の実施の形態におけるメモリ格納の配列のイメージを示す概略図である。
【図5】本発明の第2の実施の形態のプロセッサの構成を示すブロック図である。
【図6】従来のプロセッサの一例の構成を示すブロック図である。
【図7】従来のプロセッサにおけるデータ入出力方法を示すメモリ格納の配列のイメージを示す概略図である。
【図8】従来のプロセッサにおけるデータ入出力方法を示すメモリ格納の配列のイメージを示す概略図である。
【図9】従来のプロセッサの他の例の構成を示すブロック図である。
【符号の説明】
10 アドレスバス
11 データバス
12 ライトイネーブル信号
13 リードイネーブル信号
14 制御信号
20 アドレスバス
21 データバス
22 ライトイネーブル信号
23 ライトイネーブル信号
51 エッジ検出信号
52 データバス
53 データバス
54 ライト信号
55 アクセス対象選択制御信号
100,101 データメモリ
200 プロセッサコア
201 外部端子
202 アドレス発生装置
203 エッジ検出回路
204 調停回路
205,206 選択回路
300 アドレスレジスタ
301 加算器
302 選択回路
500 メモリセル
501 メモリセル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a processor comprising an LSI semiconductor integrated circuit and having a processor core and a data memory as main components, and more particularly to a processor for inputting and outputting data between an internal data memory and an input / output device outside the processor It is.
[0002]
[Prior art]
In a conventional processor that performs data processing, it is necessary to transfer data between a built-in data memory and a data input / output device outside the processor. As the method, a direct memory access method (hereinafter abbreviated as DMA method) is mainly used.
[0003]
An example of the conventional processor of FIG. 6 is shown. In FIG. 6, 100 is a data memory, 200 is a processor core, and 400 is a direct memory access controller (hereinafter referred to as a DMA controller). 401 is a DMA transmission buffer, 402 is a DMA reception buffer, 403 is a DMA address pointer, and 404 is a DMA address addition register. 20 is an address bus, 21 is a data bus, 22 is a read enable signal, 23 is a write enable signal, and 60 is a DMA request signal.
[0004]
Above processorInIn the DMA method, data transfer is continued as follows. A
[0005]
After entering this state, a DMA start request is sent to the transmission register or reception register. In response to this start request, the data bus and address bus used by the processor are released, and the DMA controller is enabled.
When the DMA start request is accepted and the bus is released, data transfer is started. In the case of DMA reception, the input register holds data from the external terminal and transfers to the address indicated by the
[0006]
The memory image of the data transferred in this way is shown in FIGS. The address pointer when performing DMA is incremented by unique bits stored in the register. For example, when the value of the register for addition with the address pointer is 1, the memory is stored as shown in FIG. 7, and when the value of the adder is 3, the memory is stored as shown in FIG. . 7 and 8,
[0007]
Data transfer may be performed between an external data input / output device and a data memory by a method different from DMA. As an example, as shown in FIG. 9, another data memory mapped to the same memory map space as the data memory and connected to the outside of the processor is used. In FIG. 9, 100 is a data memory, 200 is a processor core, 450 is an external memory interface circuit, and 201 is an external terminal. 56 is an external memory read access signal, and 57 is an external memory write access signal.
[0008]
The data transfer procedure at this time is as follows. First, the data input / output device issues a request to the processor so that the processor opens all external terminals (high impedance state). Thereafter, using the released data bus and address bus, the data input / output device accesses another data memory connected to the outside of the processor. When the data transfer from the data input / output device is completed, the data input / output device permits access from the processor side. After the access is permitted, the processor uses the data by copying the data in another external data memory to the built-in data memory or by directly accessing the external data memory by the processor core.
[0009]
[Problems to be solved by the invention]
When the conventional example as described above is used, there are the following problems.
First, when data transfer is executed by DMA, the data memory access operation by the processor core is affected when the external data memory access address and the data memory access from the processor core overlap. However, there is little influence on the operation of the processor core, but it is necessary to input all access signals to the data memory to the processor, so the problem is that the number of terminals of the processor increases. There is.
[0010]
In addition, when data transfer is executed by DMA, data is regularly stored. At this time, the address generator used in the DMA may have two or more address modification functions, but only one of them is selected during the DMA transfer, and the transfer is in progress. The value cannot be changed in the above, and the degree of freedom of storing input data from outside is low. Depending on the instructions processed by the processor core, data that is not so may be more advantageous in terms of processing than data that is regularly arranged. In such a case, even if the processing is executed without changing the data array, the number of steps is increased even when the processor core rearranges the array so that the data array becomes optimal. Efficiency is reduced.
[0011]
On the other hand, when an external data memory is used, the data storage arrangement has a high degree of freedom, unlike the case of DMA. However, it is necessary to output all the signals to be accessed to the outside of the processor by attaching the data memory to the outside, and there is a problem that the number of terminals increases.
In addition, since the external data memory is provided separately from the internal data memory for data transfer, the processing of the processor core and the data transfer for data input / output from the outside can be executed in parallel. Although it does not affect the operation of the processor core, the access speed of data memory used externally is slower than the processing speed of the processor, and it is necessary to use the memory access weight for the processor to use . This greatly impairs the data processing efficiency of the processor.
[0012]
Therefore, a first object of the present invention is to provide a processor that has little influence on the processing of the processor core and can reduce the number of terminals provided externally for accessing the data memory. .
A second object of the present invention is to provide a processor having a high degree of freedom for storing externally input data.
[0013]
A third object of the present invention is to reduce the number of terminals provided outside for accessing the data memory without affecting the processing of the processor core at all for data input / output between the processor and the processor. It is to provide a processor that can.
The fourth object of the present invention is to provide a processor capable of improving the processing efficiency.
[0016]
[Means for Solving the Problems]
The processor according to
[0017]
According to this configuration, when the first write / read control signal output from the processor core becomes active, data is transferred between the data memory and the processor core with the first address supplied from the processor core as an input. Is done. Further, when the second write / read control signal input from the second terminal becomes active, data is transmitted between the data memory and the first terminal with the second address provided from the address generation means as an input. And the second address in the address generation means is updated. When the address update instruction signal input from the third terminal becomes active, the second address in the address generation means is updated.
[0018]
By providing the address generation means for inputting / outputting data to / from the outside as described above, the processing of the processor core is hardly affected, and the address generation means is incorporated in the semiconductor integrated circuit, so that the data memory It is possible to reduce the number of terminals provided outside for access to the network.
In addition, the second address can be updated without accessing the data memory by the address update instruction signal, so that data can be written to irregularly arranged addresses and data can be irregularly stored. In this case, each data can be read out, and the degree of freedom for storing data from the outside can be increased. Therefore, the processing efficiency of the processor core can be increased.
[0019]
Claims of the invention2The described processor is claimed.1In the above-described processor, the address generation means includes a register that holds the second address and an adder for updating the address that increases the value of the register by a predetermined value. According to this configuration, the second address is updated by a predetermined value.
[0024]
A processor according to a third aspect of the present invention is a processor integrally formed with a semiconductor integrated circuit, which outputs a first address and outputs a first write / read control signal instructing writing or reading of data. Processor core, a first terminal for inputting / outputting data from outside, and a second for instructing data writing or reading from outsideWrite / readA second terminal for inputting a control signal, a third terminal for inputting an address update instruction signal for instructing an address update from the outside, a second address, and a second addressWrite / readAddress generation means for updating the second address when one of the control signal and the address update instruction signal becomes active, and is given from the processor core when the first write / read control signal becomes active Data is transferred to and from the processor core using the first address as an input, and the first address given from the address generation means when the second write / read control signal becomes active is used as the input. A first data memory that transfers data to and from the terminal and is mapped to the same address space as the first data memory, and is supplied from the processor core when the first write / read control signal becomes active Data is exchanged with the processor core using the first address as input, and the second address A second data memory for transferring data to and from the first terminal with a second address given from the address generation means as an input when the write / read control signal becomes active, and given from the processor core Corresponding to one state of the access target selection control signal, the data of the processor core that receives the first address given from the processor core when the first write / read control signal becomes active is input. Deliver to the first data memory, and from the address generation means when the second write / read control signal becomes active corresponding to the other state of the access target selection control signal given from the processor core The first data is transferred to and from the first terminal using the second address as an input. Corresponding to one state of the first selection circuit to be performed by the memory and the access target selection control signal provided from the processor core, the second generation read / write control signal is provided from the address generation means when activated. In response to the other state of the access target selection control signal provided from the processor core, the second data memory is used to transfer data to and from the first terminal having the second address as an input. A second selection circuit for causing the second data memory to transfer data to and from the processor core that receives the first address given from the processor core when one write / read control signal becomes active And.
[0025]
According to this configuration, when the access target selection control signal is in one state, the first selection circuit selects the processor core, and the first write / read control signal output from the processor core is active. Then, the data is transferred between the first data memory and the processor core with the first address given from the processor core as an input. At this time, the second selection circuit selects the first, second and third terminals and the address generation means, and the second write / read control signal input from the second terminal becomes active. When the second address given from the address generation means is input, data is transferred between the second data memory and the first terminal, and the second address in the address generation means is updated, When the address update instruction signal input from the third terminal becomes active, the second address in the address generating means is updated.
[0026]
When the access target selection control signal is in the other state, the first selection circuit selects the first, second, and third terminals and the address generation means, and is input from the second terminal. When the second write / read control signal is activated, data is transferred between the first data memory and the first terminal with the second address given from the address generation means as an input. The second address in the address generation means is updated when the second address in the address generation means is updated and the address update instruction signal input from the third terminal becomes active. At this time, the second selection circuit selects the processor core, and the first address supplied from the processor core when the first write / read control signal output from the processor core becomes active is input. Data is exchanged between the second data memory and the processor core.
[0027]
Thus, since the first and second data memories having the same address space, the address generation means, and the first and second selection circuits are provided, data input / output from outside and processing of the processor core can be performed. It can be executed in parallel, has no influence on the processing of the processor core, and the first and second data memories, the address generation means, and the first and second selection circuits are integrated in a semiconductor integrated circuit. By incorporating in the circuit, the number of terminals provided outside for accessing the data memory can be reduced. Furthermore, since both the first and second data memories are built in the semiconductor integrated circuit, the first and second data memories can be accessed at high speed, and a memory access weight is set in the processor core. It is not necessary to do so, and the processing efficiency can be increased.
[0028]
In addition, the second address can be updated without accessing the data memory by the address update instruction signal, so that data can be written to irregularly arranged addresses and data can be irregularly stored. In this case, each data can be read out, and the degree of freedom for storing external data can be increased. Therefore, the processing efficiency of the processor core can be increased.
[0029]
Claims of the invention4The described processor is claimed.3In the processor described above, the address generation means includes a register that holds the second address and an adder for updating the address that increases the value of the register by a predetermined value. According to this configuration, the second address is updated by a predetermined value.
[0030]
A memory access method according to
[0031]
Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
FIG. 1 is a block diagram of a processor according to the first embodiment of the present invention. In FIG. 1, a
[0032]
The address to access is the processorcoreWhen accessing with 200, the
[0033]
The
[0034]
The
Further, by detecting the rising edge of the INC signal 14 in the
[0035]
Here, in the
[0036]
The
[0037]
Next, the configuration of the
[0038]
The above address modification is performed by the following operation. The
[0039]
When the
In the case where only the address is incremented by 1 without performing the data memory access, the following operation is performed. The
[0040]
FIG. 3 shows an example of a timing chart when there is an access from outside the processor when the above method is adopted. As an example of the operation, data is written from the external input / output circuit to the
[0041]
FIG. 4 shows an arrangement of data stored in the
[0042]
According to the processor of this embodiment, since the
[0043]
In addition, since the second address can be updated by the INC signal without accessing the
[0044]
[Second Embodiment]
FIG. 5 is a block diagram of the processor according to the first embodiment of the present invention. The processor according to this embodiment includes two or more data memories (in this example, two data memories) 100 and 101 that are integrated with a semiconductor integrated circuit and mapped to the same address space. Then, access signals to the
[0045]
The
In the
[0046]
Further, the
[0047]
Here, first, it is assumed that the
As in the first embodiment, the
[0048]
When the transfer from the data input / output device outside the processor is finished and the processing of the
[0049]
In response to the access target selection control signal 55, the
[0050]
According to this embodiment, the first and
[0051]
In addition, since the second address can be updated without accessing the
[0052]
Furthermore, by adopting the configuration as in the second embodiment, in addition to the
[0053]
In the embodiment of the present invention, the event for controlling the
[0055]
【The invention's effect】
Claims of the invention1According to the described processor, by providing the address generation means for performing data input / output with the outside, the processing of the processor core is hardly affected, and the address generation means is incorporated in the semiconductor integrated circuit. Thus, the number of terminals provided outside for accessing the data memory can be reduced.
[0056]
In addition, the second address can be updated without accessing the data memory by the address update instruction signal, so that data can be written to irregularly arranged addresses and data can be irregularly stored. In this case, each data can be read out, and the degree of freedom for storing data from the outside can be increased. Therefore, the processing efficiency of the processor core can be increased.
[0057]
Claims of the invention2According to the processor described, LesWith a simple configuration comprising a register and an adder, the second address can be updated by a predetermined value..
[0058]
Claims of the invention3According to the described processor, since the first and second data memories having the same address space, the address generation means, and the first and second selection circuits are provided, the data input / output from the outside and the processor core The processing can be executed in parallel, the processing of the processor core is not affected at all, and the first and second data memories, the address generation means, and the first and second selection circuits Is incorporated in the semiconductor integrated circuit, the number of terminals provided outside for accessing the data memory can be reduced. Furthermore, since both the first and second data memories are built in the semiconductor integrated circuit, the first and second data memories can be accessed at high speed, and a memory access weight is set in the processor core. It is not necessary to do so, and the processing efficiency can be increased.
[0059]
In addition, the second address can be updated without accessing the data memory by the address update instruction signal, so that data can be written to irregularly arranged addresses and data can be irregularly stored. In this case, each data can be read out, and the degree of freedom for storing external data can be increased. Therefore, the processing efficiency of the processor core can be increased.
[0060]
Claims of the invention4According to the described processor, the second address can be updated by a predetermined value with a simple configuration including a register and an adder.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a processor according to a first embodiment of this invention.
FIG. 2 is a block diagram showing a configuration of an
FIG. 3 is a time chart showing an operation of the processor according to the first embodiment of this invention;
FIG. 4 is a schematic diagram showing an image of an array of memory storage according to the first embodiment of the present invention.
FIG. 5 is a block diagram illustrating a configuration of a processor according to a second embodiment of this invention.
FIG. 6 is a block diagram illustrating a configuration of an example of a conventional processor.
FIG. 7 is a schematic diagram showing an image of an array of memory storage showing a data input / output method in a conventional processor.
FIG. 8 is a schematic diagram showing an image of an array of memory storage showing a data input / output method in a conventional processor.
FIG. 9 is a block diagram showing a configuration of another example of a conventional processor.
[Explanation of symbols]
10 Address bus
11 Data bus
12 Write enable signal
13 Read enable signal
14 Control signal
20 Address bus
21 Data bus
22 Write enable signal
23 Write enable signal
51 Edge detection signal
52 Data bus
53 Data bus
54 Write signal
55 Access target selection control signal
100, 101 data memory
200 processor cores
201 External terminal
202 Address generator
203 Edge detection circuit
204 Arbitration circuit
205, 206 selection circuit
300 Address register
301 Adder
302 Selection circuit
500 memory cells
501 memory cell
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