JP3673948B2 - はんだバンプ形成方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、スズ系のはんだ材料を用いて、形状の均一なバンプを一度に形成するはんだバンプ形成方法に関する。
【0002】
【従来の技術】
超高速通信システム用の各種モジュールを実装するためには、それを構成するデバイスの電気的特性を劣化させることなく実装し、モジュールとしての高速、広帯域特性を保持できることが重要である。超高速ICを高密度な配線基板に電気的に接続するためには、超高速ICと配線基板との接続長を極力短くした高密度実装技術が必要である。
【0003】
超高速ICと配線基板とをワイヤで接続する従来のワイヤボンディングでは、浮遊インダクタンスが大きくなり、高周波領域では、良好な特性を示さないことが知られている。このような問題を回避するためには、微小はんだバンプを用いた電気的接続が有効である。
【0004】
【発明が解決しようとする課題】
ところで、微小はんだバンプを用いた電気的接続には、次のような問題点がある。通常、微小はんだバンプの前駆体となるはんだ合金薄膜は、配線金属の上に蒸着法で形成される。その際、配線金属上は、接続箇所のパッド部分を除いて、絶縁のため有機材料の膜で被われる。
【0005】
さらに、微小はんだバンプを形成するためには、マスクとして有機レジスト材を用いて、任意の箇所に任意の形状を形成することになる。この時、リフトオフ法で厚膜を利用するため、蒸着金属が底部で有機レジスト材と密着して変質層を形成して残存してしまう。さらに、有機絶縁膜と有機レジストが共に有機材料で濡れ性が良く、リフロー時の温度上昇で反応する。
【0006】
このような残存物(はんだ合金と有機物との反応物)の量が多くなると、リフローをして形成されるはんだの体積が不均一になり、その結果、はんだバンプの形状がばらつくことになり、チップと基板との電気的接続が一部でできなくなることが問題であった。
【0007】
この発明は、前記の課題を解決し、スズ系のはんだ材料を用いて、極めて形状が均一なバンプを一度に形成できるはんだバンプ形成方法を提供する。
【0008】
【課題を解決するための手段】
前記課題を解決するために、請求項1の発明は、はんだバンプと有機絶縁膜の分離層として、SiO2、SiN、またはSiONの1つを用い、前記分離層上に、Sn1−XMX(M:Sn以外の金属を一つ以上含む)の合金層を形成し、前記合金層によって、はんだバンプを前記分離層上に形成することを特徴とするはんだバンプ形成方法である。
【0009】
請求項2の発明は、請求項1に記載のはんだバンプ形成方法において、前記有機絶縁膜として、BCBもしくはポリイミド膜を用いることを特徴とする。請求項3の発明は、請求項1または2に記載のはんだバンプ形成方法において、パターニングするマスクを形成し、その上からはんだの組成となるように前記合金層を構成する複数の金属膜をそれぞれ所定の厚さに蒸着し、その後、このマスクを除去してバンプ前駆体を形成することを特徴とする。請求項4の発明は、請求項3に記載のはんだバンプ形成方法において、パターニングする前記マスクとして有機レジスト材を用いて、リフトオフ法によりこのマスクを除去することを特徴とする。請求項5の発明は、請求項3に記載のはんだバンプ形成方法において、フラックスを用いて、前記バンプ前駆体をリフローすることを特徴とする。請求項6の発明は、請求項3に記載のはんだバンプ形成方法において、水素プラズマを用いて、前記バンプ前駆体をリフローしてはんだバンプを形成することを特徴とする。
【0010】
この発明によれば、スズに対して濡れ性が悪く、リフロー時の温度上昇でスズと反応しない無機系薄膜材料を、有機絶縁膜とはんだ材料との間に挟んで、リフローを行う。
【0011】
【発明の実施の形態】
つぎに、この発明の実施の形態について、図面を参照して詳しく説明する。この実施の形態によるはんだバンプ形成方法は、超高速ICを高密度な配線基板に電気的に接続するためのはんだバンプを形成する。
【0012】
スズ系のはんだ合金薄膜をマスクとして有機レジスト材を用いて、任意の箇所に任意の形状を形成する場合、リフトオフの際に有機レジストの一部がはんだ合金と密着して変質層を形成する。さらに、はんだ合金薄膜をリフローするために、約220℃〜250℃まで温度を上昇させる時、有機レジストとはんだ合金との反応物が、はんだバンプから離れて残存することに、本発明者らは出くわした。
【0013】
微小はんだバンプの形成の際には、レジストパターンにより形成されるはんだの面積と膜厚とによりバンプ径を制御するため、有機レジストとはんだ合金との反応物である残存物の発生は、バンプ径の均一性に極めて大きな影響を及ぼす。換言すると、バンプ径を正確に制御するためには、はんだの残存物の形成をなくす必要がある。
【0014】
詳細な観察の結果、配線の絶縁材料としてBCB(Benzo-Cyclo-Butene)等の有機薄膜を用いる際、この有機薄膜がはんだのリフロー時の温度上昇で上述の反応物とさらに反応してしまうことが分かった。このような状況下でリフローして得られたはんだバンプ径は、著しく不均一になってしまった。
【0015】
この問題を回避するためには、有機絶縁膜の上に、スズとの濡れ性が悪く、かつ耐熱性のある無機系絶縁膜を、両者の分離層として用いると有効であることが予想された。
【0016】
このような検討結果のもとに、本発明者らは、バンプ径の均一な微小バンプはんだを形成するために、幾多の実験を重ねる過程において、BCB等の有機絶縁膜とは密着性が良く、しかもスズとの濡れ性の悪い無機材料を探索した。その結果、図1に示すように、SiO2、SiN、またはSiONのような無機系絶縁膜3を分離層として、基板1上の有機絶縁膜2に挿入する。そして、無機系絶縁膜3の上に、マスクとして有機レジスト材を用いて、任意の箇所に任意の形状を形成する。この後、リフトオフにより、はんだ前駆体をリフローすると、残存物がなく、均一なバンプ径を有する微小マイクロはんだバンプ5を、表面張力により台座4に形成できることを見い出して、本発明をなすに至った。
【0017】
こうして、この実施の形態によれば、スズに対して濡れ性が悪く、リフロー時の温度上昇でスズと反応しない無機系薄膜材料を、有機絶縁膜とはんだ材料との間に挟んで、リフローを行うので、極めて形状が均一なバンプを一度に形成できる。
【0018】
【実施例】
つぎに、この発明の実施例について、図面を用いて詳細に説明する。
【0019】
[実施例1]
実施例1では、図2(a)の台座形成工程に示すように、基板11に有機絶縁膜としてBCB膜12を形成し、BCB膜12に無機系絶縁膜としてSiO2膜13と、Ti、Pt、Auの積層膜からなる台座14とを形成する。つまり、薄膜材料としての有機絶縁膜BCB(厚さ3μm)上にSiO2を100nmスパッタ法により積層する。
【0020】
この後、図2(b)のレジスト塗布工程に示すように、レジストを塗布して厚膜レジスト15を形成する。厚膜レジスト15を形成すると、図2(c)のパターン形成工程に示すように、有機レジスト材である厚膜レジスト15に対する露光、現像によってパターニングを行う。これによって、台座14が露出された状態になる。
【0021】
パターン形成が終了すると、図3(a)の多層膜蒸着工程に示すように、Snを900nm蒸着し、Auを28nm蒸着する工程を6回繰り返す。これによって、約5.5μmのはんだ合金膜厚のはんだ合金膜16を形成する。はんだ合金膜16は、Sn1−XMX(M:Sn以外の金属を一つ以上含む)で表される合金層の中で、金属MをAuとしたものである。
【0022】
この後、図3(b)のリフトオフ工程に示すように、有機溶剤を用いてリフトオフを行い、レジストを除去し、SnとAuの多層膜である80μmφの微小なバンプ前駆体16Aを形成する。
【0023】
つぎに、フラックス液を塗布し、さらに約200℃、10minのアニールにより組成の均一化を行った後、図3(c)のリフロー工程に示すように、218℃に温度を上げてリフローを行い、微小バンプとしてはんだバンプ16Bを台座14上に形成した。走査型電子顕微鏡ではんだバンプ16Bの形状を観察して、80個の平均径を測定すると、35±0.8μmであり、極めて形状が均一なバンプを一度に形成できた。
【0024】
[実施例2]
つぎに、実施例2について説明する。実施例2によるはんだバンプ形成方法は、図2および図3に示す工程と類似するので、これらの図を用いて実施例2を説明する。実施例2では、図2(a)の台座形成工程に示すように、基板11に有機絶縁膜としてBCB膜12を形成し、BCB膜12に無機系絶縁膜としてSiO2膜13と、Ti、Pt、Auの積層膜からなる台座14とを形成する。つまり、薄膜材料としての有機絶縁膜BCB(厚さ3μm)上にSiO2を100nmスパッタ法により積層する。
【0025】
この後、図2(b)のレジスト塗布工程に示すように、レジストを塗布して厚膜レジスト15を形成する。厚膜レジスト15を形成すると、図2(c)のパターン形成工程に示すように、有機レジスト材である厚膜レジスト15に対する露光、現像によってパターニングを行う。これによって、台座14が露出された状態になる。
【0026】
パターン形成が終了すると、図3(a)の多層膜蒸着工程に示すように、Snを900nm蒸着し、Auを28nm蒸着する工程を6回繰り返す。これによって、約5.5μmのはんだ合金膜厚のはんだ合金膜16を形成する。はんだ合金膜16は、Sn1−XMX(M:Sn以外の金属を一つ以上含む)で表される合金層の中で、金属MをAuとしたものである。
【0027】
この後、図3(b)のリフトオフ工程に示すように、有機溶剤を用いてリフトオフを行い、レジストを除去し、SnとAuの多層膜である80μmφの微小なバンプ前駆体16Aを形成した。
【0028】
つぎに、図3(c)のリフロー工程に示すように、水素プラズマのもとで、220℃に温度を上げて、1分間リフローを行い微小バンプとしてはんだバンプ16Bを台座14上に形成した。走査型電子顕微鏡ではんだバンプ16Bの形状を観察して、80個の平均径を判定すると、35±0.7μmであり、極めて形状が均一なバンプを一度に形成できた。
【0029】
[実施例3]
実施例3では、図4(a)の台座形成工程に示すように、基板21に有機絶縁膜としてBCB膜22を形成し、BCB膜22に無機系絶縁膜としてSiN膜23と、Ti、Pt、Auの積層膜からなる台座24とを形成する。つまり、薄膜材料としての有機絶縁膜BCB(厚さ3μm)上にSiNを100nmスパッタ法により積層する。
【0030】
この後、図4(b)のレジスト塗布工程に示すように、レジストを塗布して厚膜レジスト25を形成する。厚膜レジスト25を形成すると、図4(c)のパターン形成工程に示すように、有機レジスト材である厚膜レジスト25に対する露光、現像によってパターニングを行う。これによって、台座24が露出された状態になる。
【0031】
パターン形成が終了すると、図5(a)の多層膜蒸着工程に示すように、Snを900nm蒸着し、Auを28nm蒸着する工程を6回繰り返す。これによって、約5.5μmのはんだ合金膜厚のはんだ合金膜26を形成する。はんだ合金膜26は、Sn1−XMX(M:Sn以外の金属を一つ以上含む)で表される合金層の中で、金属MをAuとしたものである。
【0032】
この後、図5(b)のリフトオフ工程に示すように、有機溶剤を用いてリフトオフを行い、レジストを除去し、SnとAuの多層膜である80μmφの微小なバンプ前駆体26Aを形成した。
【0033】
つぎに、フラックス液を塗布し、さらに約200℃、10minのアニールにより組成の均一化を行った後、図5(c)のリフロー工程に示すように、218℃に温度を上げてリフローを行い、微小バンプとしてはんだバンプ26Bを台座24上に形成した。走査型電子顕微鏡ではんだバンプ26Bの形状を観察して、80個の平均径を測定すると、35±0.9μmであり、極めて形状が均一なバンプを一度に形成できた。
【0034】
[実施例4]
つぎに、実施例4について説明する。実施例4では、図6(a)の台座形成工程に示すように、基板31に有機絶縁膜としてBCB膜32を形成し、BCB膜32に無機系絶縁膜としてSiON膜33と、Ti、Pt、Auの積層膜からなる台座34とを形成する。つまり、薄膜材料としての有機絶縁膜BCB(厚さ3μm)上にSiONを100nmスパッタ法により積層する。
【0035】
この後、図6(b)のレジスト塗布工程に示すように、レジストを塗布して厚膜レジスト35を形成する。厚膜レジスト35を形成すると、図6(c)のパターン形成工程に示すように、有機レジスト材である厚膜レジスト35に対する露光、現像によってパターニングを行う。これによって、台座34が露出された状態になる。
【0036】
パターン形成が終了すると、図7(a)の多層膜蒸着工程に示すように、Snを900nm蒸着し、Auを28nm蒸着する工程を6回繰り返す。これによって、約5.5μmのはんだ合金膜厚のはんだ合金膜36を形成する。はんだ合金膜36は、Sn1−XMX(M:Sn以外の金属を一つ以上含む)で表される合金層の中で、金属MをAuとしたものである。
【0037】
この後、図7(b)のリフトオフ工程に示すように、有機溶剤を用いてリフトオフを行い、レジストを除去し、SnとAuの多層膜である80μmφの微小なバンプ前駆体36Aを形成した。
【0038】
つぎに、図7(c)のリフロー工程に示すように、水素プラズマのもとで、220℃に温度を上げて、1分間リフローを行い微小バンプとしてはんだバンプ36Bを台座34上に形成した。走査型電子顕微鏡ではんだバンプ36Bの形状を観察して、80個の平均径を判定すると、35±0.8μmであり、極めて形状が均一なバンプを一度に形成できた。
【0039】
以上、この発明の実施の形態を詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。たとえば、実施の形態および実施例1〜4では、有機絶縁膜としてBCB膜を用いたが、この代わりにポリイミド膜を用いてもよい。
【0040】
【発明の効果】
以上、説明したように、SiO2もしくはSiNもしくはSiONのような無機系絶縁膜を分離層として挿入して、その上にマスクとして有機レジスト材を用いて、任意の箇所に任意の形状を形成し、リフトオフにより得られたはんだ前駆体をリフローすると、残存物がなく均一なバンプ径を有する微小マイクロはんだバンプを形成できる。バンプ径の極めて均一なマイクロはんだバンプが形成できることは、特に化合物系超高速半導体デバイスのパッケージ化において、その電気的接続の信頼性に特に大きく貢献することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態によるはんだバンプ形成方法で形成したはんだバンプを示す図である。
【図2】この発明の実施例1によるはんだバンプ形成方法を示す図である。
【図3】この発明の実施例1によるはんだバンプ形成方法を示す図である。
【図4】この発明の実施例3によるはんだバンプ形成方法を示す図である。
【図5】この発明の実施例3によるはんだバンプ形成方法を示す図である。
【図6】この発明の実施例4によるはんだバンプ形成方法を示す図である。
【図7】この発明の実施例4によるはんだバンプ形成方法を示す図である。
【符号の説明】
1、11、21、31 基板
2 有機絶縁膜
3 無機系絶縁膜
4、14、24、34 台座
5 はんだバンプ
12、22、32 BCB膜
13 SiO2膜
15、25、35 厚膜レジスト
16、26、36 はんだ合金膜
16A、26A、36A バンプ前駆体
16B、26B、36B はんだバンプ
23 SiN膜
33 SiON膜
Claims (6)
- はんだバンプと有機絶縁膜の分離層として、SiO2、SiN、またはSiONの1つを用い、
前記分離層上に、Sn1−XMX(M:Sn以外の金属を一つ以上含む)の合金層を形成し、
前記合金層によって、はんだバンプを前記分離層上に形成することを特徴とするはんだバンプ形成方法。 - 前記有機絶縁膜として、BCBもしくはポリイミド膜を用いることを特徴とする請求項1に記載のはんだバンプ形成方法。
- パターニングするマスクを形成し、その上からはんだの組成となるように前記合金層を構成する複数の金属膜をそれぞれ所定の厚さに蒸着し、その後、このマスクを除去してバンプ前駆体を形成することを特徴とする請求項1または2に記載のはんだバンプ形成方法。
- パターニングする前記マスクとして有機レジスト材を用いて、リフトオフ法によりこのマスクを除去することを特徴とする請求項3に記載のはんだバンプ形成方法。
- フラックスを用いて、前記バンプ前駆体をリフローすることを特徴とする請求項3に記載のはんだバンプ形成方法。
- 水素プラズマを用いて、前記バンプ前駆体をリフローしてはんだバンプを形成することを特徴とする請求項3に記載のはんだバンプ形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002237850A JP3673948B2 (ja) | 2002-08-19 | 2002-08-19 | はんだバンプ形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002237850A JP3673948B2 (ja) | 2002-08-19 | 2002-08-19 | はんだバンプ形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004079771A JP2004079771A (ja) | 2004-03-11 |
JP3673948B2 true JP3673948B2 (ja) | 2005-07-20 |
Family
ID=32021439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002237850A Expired - Fee Related JP3673948B2 (ja) | 2002-08-19 | 2002-08-19 | はんだバンプ形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3673948B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63293952A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体素子接続端子形成方法 |
JPH09232319A (ja) * | 1996-02-20 | 1997-09-05 | Fujitsu Ltd | はんだバンプの製造方法 |
JPH11186309A (ja) * | 1997-12-19 | 1999-07-09 | Sony Corp | 半導体装置および半導体装置の製造方法 |
JP3387083B2 (ja) * | 1999-08-27 | 2003-03-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP3640017B2 (ja) * | 2000-07-24 | 2005-04-20 | 日本電信電話株式会社 | 鉛フリーはんだバンプとその形成法 |
-
2002
- 2002-08-19 JP JP2002237850A patent/JP3673948B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004079771A (ja) | 2004-03-11 |
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A61 | First payment of annual fees (during grant procedure) |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 9 |
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