JP3665490B2 - Wiring structure of a semiconductor device and a method of forming the - Google Patents

Wiring structure of a semiconductor device and a method of forming the Download PDF

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啓貴 田中
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シャープ株式会社
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
この発明は、半導体装置の配線構造に関し、特に、並列に2個以上集積化されたヘテロ接合型バイポーラトランジスタ(以下、HBTと略称する)間の配線に関する。 This invention relates to a wiring structure of a semiconductor device, in particular, parallel to the two or more integrated heterojunction bipolar transistor (hereinafter, abbreviated as HBT) regarding wiring between.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来より、HBTを多数個並列に接続した配線パターンとして、特開平6−349845号公報のようなものがある。 Conventionally, as a wiring pattern connecting the HBT into a plurality parallel, there are the Japanese Patent 6-349845 discloses. この配線パターンは、図8及び図9に示すような構造を有している。 The wiring pattern has a structure as shown in FIGS. 但し、図8は平面図であり、図9(a)は図8におけるA−A矢視断面図であり、図9(b)は図8におけるB−B矢視断面図であり、図9(c)は図8におけるC−C矢視断面図である。 However, Figure 8 is a plan view, FIG. 9 (a) is an A-A arrow sectional view in FIG. 8, FIG. 9 (b) is taken along line B-B sectional view in FIG. 8, FIG. 9 (c) it is taken along line C-C sectional view of FIG. ここで、各HBT素子(図8においては2つの素子が現れている)のエミッタ電極1間、ベース電極2間、コレクタ電極3間は、以下に述べるようにして電気的に接続されている。 Here, between the emitter electrode 1 of each HBT element (two elements appearing in FIG. 8), between the base electrode 2, between the collector electrode 3 is electrically connected as described below.
【0003】 [0003]
すなわち、図8および図9に示すように、HBT素子において、化合物半導体基板14上に、コレクタ層9,ベース層8およびエミッタ層7がこの順に選択的に積層されている。 That is, as shown in FIGS. 8 and 9, in HBT device, on the compound semiconductor substrate 14, the collector layer 9, the base layer 8 and the emitter layer 7 is selectively stacked in this order. さらに、エミッタ電極1にはエミッタ引出しエアブリッジ配線4が接続されており、コレクタ電極3にはコレクタ引出しエアブリッジ配線6が接続されている。 Further, the emitter electrode 1 is connected to the emitter lead-out air bridge wiring 4, the collector lead-out air-bridge interconnection 6 is connected to the collector electrode 3. そして、各HBT素子のエミッタ引出しエアブリッジ配線4,4は共通のエミッタ引き出し配線11に接続され、コレクタ引出しエアブリッジ配線6,6は共通のコレクタ引き出し配線13に接続され、ベース電極2,2は共通のベース引出し配線12に接続されている。 Then, the emitter lead-out air-bridge interconnection 4,4 of each HBT element is connected to a common emitter lead-out wiring 11, the collector lead-out air-bridge interconnection 6,6 are connected to a common collector lead wire 13, the base electrode 2, 2 It is connected to a common base lead-out line 12.
【0004】 [0004]
ここで、上記エミッタ引出しエアブリッジ配線4やコレクタ引出しエアブリッジ配線6のようなエアブリッジ配線を用いるのは、配線間の寄生容量を低減し、HBT素子の遮断周波数f tを改善するためである。 Here, use an air bridge wiring as the emitter lead-out air bridge wiring 4 and collector lead-out air-bridge interconnection 6 is to reduce the parasitic capacitance between wires is to improve the cutoff frequency f t of the HBT element . 但し、ベース電極2は、ベース引き出し配線12に接続される際に、絶縁膜を介してベース層8に接触している。 However, the base electrode 2, when connected to the base lead wire 12 is in contact with the base layer 8 through the insulating film. 尚、15,16は、夫々絶縁膜である。 Incidentally, 15 and 16 are respectively insulating film.
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、上記並列に複数個配列されて集積化されたHBT間の配線パターンには、以下のような問題がある。 However, the wiring pattern between a plurality sequence has been integrated HBT of the parallelly, it has the following problems.
【0006】 [0006]
すなわち、上記ベース引き出し配線12をエアブリッジ配線構造とすれば、基板14を通して隣接する配線やグランドとの間に流れるリーク電流による損失を低減できる。 That is, if the base lead-out wiring 12 and the air bridge wiring structure, can reduce the loss due to leakage current flowing between the adjacent wirings and the ground through the substrate 14. ところが、従来の配線パターンにおいては、上述したように、ベース引き出し配線12をベース電極2に接続する場合に、ベース引き出し配線12を絶縁膜15を介してベース層8に接触するように形成している。 However, in the conventional wiring pattern, as described above, when connecting the base lead wire 12 to the base electrode 2, formed so as to contact with the base layer 8 to the base lead wire 12 through the insulating film 15 there.
【0007】 [0007]
これは、図8および図9に示すごとく集積化されたHBTにおいて、エミッタ引出しエアブリッジ配線4やコレクタ引出しエアブリッジ配線6がベース電極2の極近傍に位置しているので、総ての配線をエアブリッジ配線にするのが困難なためである。 This is because, in integrated HBT as shown in FIGS. 8 and 9, since the emitter lead-out air bridge wiring 4 and collector lead-out air-bridge interconnection 6 is positioned very close to the base electrode 2, all of the wiring This is because difficult to the air bridge wiring. 図8および図9に示す配線構造では、ベース引き出し配線12をエアブリッジ配線にするには、そのエアブリッジ配線はベース電極2の表面よりも高い位置に形成されることになる。 In the wiring structure shown in FIGS. 8 and 9, the base lead wire 12 to the air-bridge wiring, the air bridge wiring will be formed at a position higher than the surface of the base electrode 2.
【0008】 [0008]
その場合には、図10に示すように、上記ベース引出しエアブリッジ配線17とエミッタ引出しエアブリッジ配線4との間隔が狭くなるためにプロセス的に実現できないのである。 In this case, as shown in FIG. 10, it can not process realized for the distance between the base lead-out air bridge wiring 17 and the emitter lead-out air bridge wiring 4 is narrowed. このように、従来の配線構造によるHBTでは、本来、総ての引き出し配線をエアブリッジ配線にする方が寄生容量等を低減し、最大発振周波数f maxや遮断周波数f t等の高周波特性の向上に効果があるが、HBT素子の集積化においては、総ての配線をエアブリッジ配線化することはプロセス上困難であるという問題がある。 Thus, in the HBT according to the conventional wiring structure, originally is better to all lead wiring to the air-bridge wiring reduces the parasitic capacitance, improve high-frequency characteristics such as the maximum oscillation frequency f max and the cutoff frequency f t to is effective, in the integration of HBT device, there is a problem that it is air-bridge interconnection of all of the wiring is the process difficult.
【0009】 [0009]
そこで、この発明の目的は、化合物半導体基板上に複数のHBTを並列にエアブリッジ配線によって接続できる半導体装置の配線構造を提供することにある。 Accordingly, an object of the present invention is to provide a wiring structure of a semiconductor device that can be connected by an air bridge wiring a plurality of HBT in parallel on a compound semiconductor substrate.
【0010】 [0010]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するため、請求項1に係る発明は、半絶縁性基板上に複数形成された半導体素子を並列接続する半導体装置の配線構造であって、 上記半導体素子は上記半絶縁性基板上にコレクタ層 , ベース層およびエミッタ層が順次積層されて成るバイポーラトランジスタであり、上記各バイポーラトランジスタ間の領域には上記半絶縁性基板に達する素子間分離溝が形成されて,各バイポーラトランジスタは空間的に且つ電気的に分離されており、隣接する上記バイポーラトランジスタにおける上記コレクタ層の表面に形成されたコレクタ電極と上記ベース層の表面に形成されたベース電極と上記エミッタ層の表面に形成されたエミッタ電極とは , 上記素子間分離溝を挟んで互いに対向する位置に形成されており、上記隣接するバイポーラトラ To achieve the above object, a first aspect of the present invention is a wiring structure of a semiconductor device connected in parallel a semiconductor element formed with a plurality of semi-insulating substrate, the semiconductor element is the semi-insulating substrate collector layer, a bipolar transistor having a base layer and the emitter layer is formed by sequentially stacking, on the area between the respective bipolar transistors are element isolation trench reaching the semi-insulating substrate is formed, each of the bipolar transistors space manner are and electrically isolated, which is formed on the surface of the adjacent base electrode and the emitter layer formed on the surface of the collector electrode and the base layer formed on the surface of the collector layer in the bipolar transistor an emitter electrode is formed in a position facing each other across the between the isolation trench, bipolar tiger said adjacent ジスタにおける上記コレクタ電極同士 , 上記ベース電極同士および上記エミッタ電極同士は,上記素子間分離溝を跨いで配設されたエアブリッジ配線によって接続されており上記各エアブリッジ配線は , 上記半絶縁性基板の表面と略平行に配設されると共に , 互いに間隔をあけて積層されて互いに交差しないように配置されていることを特徴としている。 The collector electrodes of the register, the base electrode and between the emitter electrodes each other, across the element isolation trench and contact is continued by the disposed the air-bridge interconnection, each air bridge wiring, the above while being substantially parallel to the surface disposed in the semi-insulating substrate is characterized in that it is arranged so as not to intersect with each other are stacked at intervals from each other.
【0011】 [0011]
上記構成によれば、各バイポーラトランジスタ間を空間的・電気的に分離している素子間分離溝は半絶縁性基板まで達しており、各バイポーラトランジスタの互いに接続されるべきコレクタ電極 , ベース電極およびエミッタ電極同士は上記素子間分離溝を挟んで大略同一レベルの位置に在る。 According to the above arrangement, each of the bipolar transistor between the spatial and electrically separated between by which isolation trenches are semi-insulating and reaches the substrate, the collector electrode to be connected to each other in each of the bipolar transistors, the base electrodes and the emitter electrodes each other at a position of approximately the same level across the isolation trench between the elements. したがって、上記素子間分離溝を跨いで互いに接続されるべき上記電極を接続しているエアブリッジ配線は、他のエアブリッジ配線と互いに交差することなく所定の間隔を有して平行に配列されている。 Accordingly, the air-bridge wiring that connects the electrode to be connected to one another across the element isolation grooves are arranged in parallel a predetermined distance without intersecting each other and other air-bridge interconnection there. しかも、最下層に位置しているエアブリッジ配線の下には空間が存在する。 Moreover, under the air-bridge interconnection which is located lowermost space exists. このような電極間の接続構造は従来のプロセスによって容易に構成できる。 Connection structure between such electrodes can be easily formed by a conventional process. さらに、総ての電極がエアブリッジ配線されて空気絶縁されているために、各電極間のリーク電流や各バイポーラトランジスタ間のクロストークが低減されると共に、配線容量が低減されて、最大発振周波数f max等の高周波特性が向上される。 Furthermore, in order to all of the electrodes are being air-bridge interconnection air insulation, the cross-talk between the leakage current and the bipolar transistor between the electrodes is reduced, the wiring capacitance is reduced, the maximum oscillation frequency high-frequency characteristics of f max or the like is improved.
【0012】 [0012]
また、請求項2に係る発明は、請求項1に係る発明の半導体装置の配線構造において、上記素子間分離溝の側壁は上記基板の面に略垂直であることを特長としている。 The invention according to claim 2, in the wiring structure of a semiconductor device of the invention according to claim 1, sidewall of the element isolation grooves are featuring that it is substantially perpendicular to the plane of the substrate.
【0013】 [0013]
上記構成によれば、上記素子間分離溝の側壁は基板面に略垂直になっているため、基板面に対して傾斜している場合よりも上記素子間分離溝の幅を狭くでき、高集積化が可能となる。 According to the above configuration, the side wall between the isolation groove is because that is substantially perpendicular to the substrate surface, can narrow the width between the element isolation grooves than when you are inclined to the substrate surface, highly integrated reduction is possible.
【0014】 [0014]
また、請求項3に係る発明は、請求項1に係る発明の半導体装置の配線構造において、上記バイポーラトランジスタはHBTであることを特長としている。 The invention according to claim 3, in the wiring structure of a semiconductor device of the invention according to claim 1, and a feature that the bipolar transistor is a HBT.
【0015】 [0015]
上記構成によれば、半絶縁性基板上に複数形成されたHBT素子間のエミッタ電極同士,ベース電極同士およびコレクタ電極同士の夫々が、エアブリッジ配線によって、各HBT素子間の素子間分離溝を跨いで他のエアブリッジ配線と互いに交差することなく所定の間隔を有して平行に配列される。 According to the above configuration, the emitter electrodes of the inter-HBT devices having a plurality formed on a semi-insulating substrate, respectively between the base electrode and between the collector electrode, the air bridge wiring, the element isolation grooves between the HBT elements They are arranged in parallel a predetermined distance without intersecting each other and other air-bridge interconnection across. 然も、最下層に位置しているコレクタエアブリッジ配線の下には空間が形成される。 Natural even under the collector air-bridge interconnection which is located lowermost space is formed. こうして、総ての電極が上記エアブリッジ配線によって空気絶縁され、各電極間のリーク電流や各HBT素子間のクロストークが低減されると共に、配線容量が低減されて、最大発振周波数f max等の高周波特性が向上される。 Thus, all of the electrodes are air-insulated by the air bridge wiring, the crosstalk between the leakage current and the HBT element between the electrodes is reduced, the wiring capacitance is reduced, such as the maximum oscillation frequency f max high-frequency characteristics are improved.
【0016】 [0016]
また、請求項4に係る発明は、半導体装置の配線構造の形成方法であって、 半絶縁性基板上にコレクタ層 , ベース層およびエミッタ層が順次積層されて成るバイポーラトランジ スタを複数形成する工程と、上記複数形成されたバイポーラトランジスタの夫々の間に、ドライエッチングによって、上記半絶縁性基板に達すると共に、上記基板の面に略垂直な側壁を有する素子間分離溝を形成する工程と、上記各バイポーラトランジスタにおける上記コレクタ層の表面にコレクタ電極を形成し、上記ベース層の表面にベース電極を形成し、上記エミッタ層の表面にエミッタ電極を形成する工程と、上記隣接するバイポーラトランジスタにおける上記コレクタ電極同士を、上記素子間分離溝を跨いで上記半絶縁性基板の表面と略平行に配設された第1 The invention according to claim 4 is the method for forming a wiring structure of a semiconductor device, a semi-insulating collector layer on the substrate, the base layer and the step of the emitter layer to form a plurality of bipolar transistors comprising sequentially laminated If, during each of the plurality formed bipolar transistor, and forming by dry etching, with reaching the semi-insulating substrate, the element isolation groove having a substantially vertical side walls to the surface of the substrate, the the collector electrode is formed on the surface of the collector layer in each of the bipolar transistors, to form a base electrode on the surface of the base layer, forming an emitter electrode on the surface of the emitter layer, the collector in the adjacent bipolar transistors the electrodes are, is substantially parallel to the surface disposed in the semi-insulating substrate across between the isolation trench first のエアブリッジ配線によって接続する工程と、上記隣接するバイポーラトランジスタにおける上記ベース電極同士を、上記素子間分離溝を跨いで上記半絶縁性基板の表面と略平行に配設された第2のエアブリッジ配線によって、上記第1のエアブリッジ配線と交差しないように接続する工程と、上記隣接するバイポーラトランジスタにおける上記エミッタ電極同士を、上記素子間分離溝を跨いで上記半絶縁性基板の表面と略平行に配設された第3のエアブリッジ配線によって、上記第1のエアブリッジ配線および上記第2のエアブリッジ配線と交差しないように接続する工程とを含むことを特長としている。 A step of connecting the air-bridge wiring, a second air bridge the base electrodes of the bipolar transistor, which is substantially parallel to the surface disposed in the semi-insulating substrate across the element isolation grooves said adjacent the wire, said a step of connecting the first so as not to intersect the air bridge wiring, the said emitter electrodes are in the adjacent bipolar transistors, substantially parallel to the surface of the semi-insulating substrate across the element isolation trench by the third air-bridge wirings disposed, and featuring in that it comprises a step of connecting so as not to intersect with the first air-bridge interconnection and the second air-bridge wiring.
【0017】 [0017]
上記構成によれば、上記各バイポーラトランジスタ間に形成される素子間分離溝はドライエッチングによって形成される。 According to the above configuration, the element isolation grooves are formed between each of the bipolar transistor is formed by dry etching. そのため、側壁が基板の面に対して略垂直になっている素子間分離溝が容易に形成され、各電極間のリーク電流や各バイポーラトランジスタ間のクロストークや配線容量が低減されて高周波特性が向上されたバイポーラトランジスタの高集積化を、容易に図ることができる。 Therefore, the side wall is formed so easy element isolation grooves are substantially perpendicular to the plane of the substrate, the leakage current and crosstalk, wiring capacitance is reduced high frequency characteristics between the bipolar transistors between the electrodes the integration of enhanced bipolar transistor, it is possible to easily.
【0018】 [0018]
また、請求項5に係る発明は、請求項4に係る発明の配線構造の形成方法において、上記ドライエッチングは、誘導結合プラズマエッチング装置で行うことを特長としている。 The invention according to claim 5, in the method for forming a wiring structure of the invention according to claim 4, the dry etching is a feature to be performed by inductively coupled plasma etching apparatus.
【0019】 [0019]
上記構成によれば、上記素子間分離溝の形成に、高密度プラズマを生成しながら独立してイオンバイアス電圧を選択することができる誘導結合プラズマエッチング装置が用いられ、イオンバイアス電圧を抑えて処理を行うことによって、 バイポーラトランジスタへのプラズマ等によるダメージが低減される。 According to the above configuration, the formation between the isolation trench, high density plasma inductively coupled plasma etching apparatus independently while generating can be selected ions bias voltage is used to suppress the ion bias voltage process by performing, damage due to plasma or the like to the bipolar transistor is reduced.
【0020】 [0020]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、この発明を図示の実施の形態により詳細に説明する。 Hereinafter, described in detail by embodiments thereof illustrated in the accompanying drawings.
<第1実施の形態> <First Embodiment>
図1は、本実施の形態における半導体装置の配線構造を、複数のHBTが並列して集積化された集積回路に適用した場合の平面図である。 1, the wiring structure of the semiconductor device in this embodiment, is a plan view of a case where a plurality of HBT is applied to an integrated circuit integrated in parallel. また、図2は、図1におけるD−D矢視断面図である。 2 is a D-D arrow sectional view in FIG. 本実施の形態においては、上記並列に配列された複数のHBTをエアブリッジ配線を用いて接続するものである。 In the present embodiment, it connects a plurality of HBT arranged in the parallel with the air-bridge wiring.
【0021】 [0021]
先ず、本実施の形態におけるHBT素子および各HBT素子間のエアブリッジ配線構造について説明する。 First, a description will be given air-bridge wiring structure between the HBT device and the HBT device in this embodiment. 各HBT素子25,26は、半絶縁性化合物半導体基板21上に、n-GaAsから成るコレクタ層24、p-GaAsから成るベース層23、および、n-InGaPから成るエミッタ層22が、この順に積層されている。 Each HBT elements 25 and 26, on a semi-insulating compound semiconductor substrate 21, the base layer 23 composed of the collector layer 24, p-GaAs consisting n-GaAs, and an emitter layer 22 made of n-InGaP is, in this order It is stacked. そして、各HBT素子25,26間におけるコレクタ層24にはエッチングによって幅1μm深さ1.5μmの基板21に達する素子間分離溝30が形成されて、各HBT素子25,26が空間的・電気的に分離されている。 Then, the element isolation trench 30 reaching the substrate 21 in the width 1μm depth 1.5μm by etching the collector layer 24 between each HBT devices 25 and 26 are formed, each HBT devices 25 and 26 spatially and electrical It is separated. ここで、コレクタ層24は所定の寸法の矩形を成し、ベース層23はコレクタ層24より小寸法の矩形を成し、エミッタ層22はベース層23より小寸法の矩形を成して形成されており、各HBT素子25,26はピラミッド状を成している。 Here, the collector layer 24 has a rectangular having predetermined dimensions, the base layer 23 has a rectangular small-dimension than the collector layer 24, the emitter layer 22 is formed by a rectangular small-dimension than the base layer 23 and, each HBT element 25, 26 forms a pyramid-shaped. そして、エミッタ層22の上面には、WN/Ti/Pt/Auから成る厚さ250nm幅5μmのエミッタ電極27が形成されている。 Then, the upper surface of the emitter layer 22, an emitter electrode 27 having a thickness of 250nm width 5μm consisting WN / Ti / Pt / Au is formed. また、エミッタ層22の周囲におけるベース層23の上面には、Pt/Ti/Pt/Auから成る厚さ200nm幅2μmのベース電極28が形成されている。 Further, the upper surface of the base layer 23 around the emitter layer 22, base electrode 28 having a thickness of 200nm width 2μm made of Pt / Ti / Pt / Au is formed. さらに、ベース層23の周囲におけるコレクタ層24の上面には、AuGe/Ni/Auから成る厚さ200nm幅2μmのコレクタ電極29が形成されている。 Further, on the upper surface of the collector layer 24 in the periphery of the base layer 23, collector electrode 29 having a thickness of 200nm width 2μm of AuGe / Ni / Au is formed.
【0022】 [0022]
上記構成においては、各HBT素子25,26は、コレクタ層24,ベース層23およびエミッタ層22がピラミッド状に積層されている。 In the above configuration, each HBT devices 25 and 26, the collector layer 24, base layer 23 and emitter layer 22 are stacked in a pyramid shape. したがって、各HBT素子25,26におけるエミッタ電極27,27'同士、ベース電極28,28'同士、コレクタ電極29,29'同士は互いに同一レベルに在り、然も異なる種類の電極とは異なるレベル上に在る。 Accordingly, the emitter electrode 27, 27 at each HBT devices 25 and 26 'to each other, the base electrodes 28, 28' to each other, the collector electrodes 29, 29 'to each other is at the same level with each other, natural different levels on even a different type of electrode there to.
【0023】 [0023]
そこで、本実施の形態においては、図2に示すように、上記素子間分離溝30を跨いで、各HBT素子25,26におけるエミッタ電極27,27'間を、厚み1μmの平面状のエミッタエアブリッジ配線31で接続する。 Therefore, in the present embodiment, as shown in FIG. 2, across the element isolation trenches 30, between the emitter electrodes 27, 27 'of each HBT devices 25 and 26, planar emitters air thickness 1μm connected by bridge wiring 31. 同様に、ベース電極28,28'間を厚み1μmの平面状のベースエアブリッジ配線32で接続し、コレクタ電極29,29'間を厚み1μmの平面状のコレクタエアブリッジ配線33で接続するのである。 Similarly, 'connected between a plane-shaped base air-bridge wiring 32 in the thickness 1 [mu] m, the collector electrodes 29, 29' a base electrode 28, 28 is to connect between the plane-shaped collector air-bridge wiring 33 in the thickness 1 [mu] m . こうすることによって、各エアブリッジ配線31,32,33は互いに所定の間隔を有して平行に配列されており、特定の配線との間が狭くなることは無く、プロセスによって容易に形成することができるのである。 By doing so, the air-bridge wirings 31, 32 and 33 are arranged parallel to each other a predetermined distance, rather than that between the specific wiring becomes narrow, easily be formed by the process but they can. その場合、素子間分離溝30は各HBT素子25,26を電気的に分離するばかりではなく、最下層のコレクタエアブリッジ配線33をコレクタ層24から離してコレクタ層24との間に空間を形成する機能を有する。 Forming a space between the case, not only the element isolation trench 30 for electrically isolating each HBT devices 25 and 26, the collector layer 24 away lowermost collector air bridge wiring 33 from the collector layer 24 It has a function of. したがって、コレクタ層24や基板21を通して電流がリークするのを防止できる。 Therefore, the current through the collector layer 24 and the substrate 21 can be prevented from leaking. 尚、34,35,36は絶縁層である。 Incidentally, 34, 35 and 36 is an insulating layer.
【0024】 [0024]
以下、上記構成を有するエアブリッジ配線の形成方法について、詳細に説明する。 Hereinafter, a method for forming the air bridge wiring having the above structure will be described in detail. 図3は、エアブリッジ配線の形成手順を示す図である。 Figure 3 is a diagram illustrating a procedure of forming the air-bridge wiring. 半絶縁性化合物半導体基板21上に、n-GaAs膜,p-GaAs膜およびn-InGaP膜を順次積層し、ICP(誘導結合プラズマ)を用いたドライエッチング装置を用いて各層をエッチングする。 On a semi-insulating compound semiconductor substrate 21, n-GaAs layer are sequentially stacked p-GaAs layer and n-InGaP layer, etching the layers by dry etching apparatus using ICP (inductively coupled plasma). そして、コレクタ層24に、半絶縁性化合物半導体基板21に達する幅1μm深さ1.5μmの側壁が基板面に対して垂直な素子間分離溝30を形成して、ピラミッド構造のコレクタ層24,ベース層23およびエミッタ層22を得る。 Then, the collector layer 24, the side walls of width 1μm depth 1.5μm to reach the semi-insulating compound semiconductor substrate 21 to form a separation groove 30 between the vertical elements to the substrate surface, the collector layer 24 of the pyramid structure, obtaining a base layer 23 and emitter layer 22.
【0025】 [0025]
さらに、上記エミッタ電極27,ベース電極28およびコレクタ電極29を形成した後、全体に絶縁膜37を堆積し、エミッタ電極27,ベース電極28およびコレクタ電極29の夫々に達するコンタクトホール38を開口して、図3(a)の状態に至る。 Furthermore, the emitter electrode 27, after forming the base electrode 28 and collector electrode 29, depositing an insulating film 37 on the entire emitter electrode 27, the contact holes 38 reaching the respective base electrode 28 and collector electrode 29 is opened , to the state of FIG. 3 (a). ここで、上記ICPエッチング装置は、高密度プラズマを生成しながら独立してイオンバイアス電圧を選択することができる。 Here, the ICP etching apparatus, it is possible to select ions bias voltage independently while generating high-density plasma. そこで、素子間分離溝30の形成にICPエッチング装置を用い、イオンバイアス電圧を抑えて処理を行うことによって、通常のRIE(リアクティブ・イオン・エッチング)法等で見られるHBT素子へのプラズマ等によるダメージを低くすることができる。 Therefore, using the ICP etching device to form the element isolation trenches 30, by performing processing to suppress the ion bias voltage, plasma or the like to the normal RIE HBT elements found in (reactive ion etching) method or the like it is possible to reduce the damage caused by.
【0026】 [0026]
次に、図3(b)に示すように、フォトレジストのパターニング工程でも溶けないような有機材料(例えば、ポリイミド樹脂)を全面に塗布して有機層39を形成する。 Next, as shown in FIG. 3 (b), an organic material which does not melt at the step of patterning the photoresist (e.g., polyimide resin) was coated on the whole surface to form the organic layer 39. その場合、HBT素子間にもポリイミド樹脂が流れ込むので、有機層39の表面は平坦になる。 In that case, since the polyimide resin flows also between HBT device, the surface of the organic layer 39 becomes flat. 次に、図3(c)に示すように、RIE法等によって有機層39をエッチバックして、コレクタ電極29の上面を露出させる。 Next, as shown in FIG. 3 (c), by etching back the organic layer 39 by RIE or the like to expose the upper surface of the collector electrode 29. その場合に、有機層39と絶縁膜37とのエッチング選択比が十分に得られるような条件を用いることによって、有機層39の上面は上記エッチバックによってさらに平坦化される。 In this case, by using a condition that etching selectivity of the organic layer 39 and the insulating film 37 can be sufficiently obtained, the upper surface of the organic layer 39 is further planarized by the etch back.
【0027】 [0027]
次に、上記平坦化された有機層39上に、フォトリソグラフィ技術を用いてコレクタエアブリッジ配線33のパターンを形成する。 Then, on the organic layer 39 which is the flattened, to form a pattern of the collector air bridge wiring 33 by photolithography. そうした後、図4(d)に示すように、例えばリフトオフ法等によって、所定の厚みを有する平面状のコレクタエアブリッジ配線33を形成する。 After doing so, as shown in FIG. 4 (d), for example, by a lift-off method or the like, to form a planar collector air bridge wiring 33 having a predetermined thickness. 次に、図3(b)と同様にして、全面に有機層40を形成する。 Next, in the same way as in FIG. 3 (b), forming an organic layer 40 on the entire surface. そして、RIE法等によって有機層40をエッチバックしてベース電極28の上面を露出させると共に、有機層40の上面を平坦化する。 Then, by etching back the organic layer 40 by RIE or the like to expose the upper surface of the base electrode 28 to planarize the upper surface of the organic layer 40. その後、例えばリフトオフ法等によって、所定の厚みを有する平面状のベースエアブリッジ配線32を形成する。 Then, for example, by a lift-off method or the like, to form a planar base air-bridge wiring 32 having a predetermined thickness. その結果、図4(e)の状態になる。 As a result, a state of FIG. 4 (e). さらに、全面に有機層41を形成する。 Further, an organic layer 41 on the entire surface. そして、RIE法等によって有機層41をエッチバックしてエミッタ電極27の上面を露出させ、有機層41の上面を平坦化した後、例えばリフトオフ法等によって所定の厚みを有する平面状のエミッタエアブリッジ配線31を形成する。 Then, the organic layer 41 is etched back to expose the upper surface of the emitter electrode 27 by RIE or the like, flat emitter air bridge having after planarizing the upper surface of the organic layer 41, for example, a predetermined thickness by a lift-off method or the like to form the wiring 31. その結果、図4(f)の状態になる。 As a result, a state of FIG. 4 (f).
【0028】 [0028]
次に、上記コレクタエアブリッジ配線33,ベースエアブリッジ配線32及びエミッタエアブリッジ配線31の直下に存在している有機層39,40,41を、例えば有機溶剤に溶かして除去する。 Then, the collector air bridge wiring 33, an organic layer 39, 40, 41 that are present immediately below the base air-bridge wiring 32 and the emitter air bridge wiring 31, for example dissolved in an organic solvent to remove. 次に、RIE法等の処理によって発生した欠陥を除去するため、窒素雰囲気中において400℃で1分間の熱処理を行う。 Then, in order to remove defects caused by the processing such as RIE, it is subjected to heat treatment for 1 minute at 400 ° C. in a nitrogen atmosphere. 尚、この熱処理の温度は200℃〜500℃であればよく、時間は20秒〜5分であればよい。 The temperature of this heat treatment may be a 200 ° C. to 500 ° C., the time may be in 20 seconds to 5 minutes. 以上の工程によって、図4(g)に示すように、HBT25,26の間が素子間分離溝30によって空間的且つ電気的に分離され、コレクタ電極29,29'間がコレクタエアブリッジ配線33で接続され、ベース電極28,28'間がベースエアブリッジ配線32で接続され、エミッタ電極27,27'間がエミッタエアブリッジ配線31で接続された配線構造が得られるのである。 Through the above steps, as shown in FIG. 4 (g), between HBT25,26 are spatially and electrically isolated by an element isolation trench 30, is between the collector electrodes 29, 29 'in the collector the air-bridge wiring 33 is connected, the base electrodes 28, 28 'between are connected by the base air-bridge wiring 32, an emitter electrode 27, 27' is between is the connected wiring structure in the emitter air bridge wiring 31 is obtained.
【0029】 [0029]
上述のように、本実施の形態における各HBT素子25,26は、半絶縁性化合物半導体基板21上に、コレクタ層24,ベース層23及びエミッタ層22がこの順に積層されると共に、各HBT素子25,26間におけるコレクタ層24に側壁が基板面に対して垂直な素子間分離溝30が形成されて互いに空間的・電気的に分離され、ピラミッド状を成している。 As described above, the HBT device 25 and 26 in the present embodiment, on a semi-insulating compound semiconductor substrate 21, a collector layer 24, base layer 23 and emitter layer 22 are laminated in this order, each HBT element separation grooves 30 between vertical elements with respect to the side wall surface of the substrate to the collector layer 24 between 25 and 26 are formed in space and electrically isolated from each other, and has a pyramidal. そして、エミッタ層22の上面にエミッタ電極27を形成し、エミッタ層22の周囲におけるベース層23上面にベース電極28を形成し、ベース層23の周囲におけるコレクタ層24上面にコレクタ電極29を形成している。 Then, an emitter electrode 27 is formed on the upper surface of the emitter layer 22, a base electrode 28 is formed on the base layer 23 the top surface at the periphery of the emitter layer 22, a collector electrode 29 is formed on the collector layer 24 top surface at the periphery of the base layer 23 ing. したがって、各HBT素子25,26におけるエミッタ電極27同士、ベース電極28同士、コレクタ電極29同士は互いに同一レベル上に在り、異なる種類の電極とは異なるレベル上に在ることになる。 Accordingly, the emitter electrode 27 to each other at each HBT devices 25 and 26, between the base electrode 28, collector electrode 29 to each other is at the same level on each other, so that at different levels on the different types of electrodes.
【0030】 [0030]
そこで、上記構成の各HBT素子25,26に配線する場合は、以下のごとく簡単な方法によってエアブリッジ配線を行うことができるのである。 Therefore, when the wiring to the HBT device 25, 26 configured as described above, it is possible to perform the air-bridge wiring by a simple method as follows. すなわち、先ず、全面に有機層39を形成し、有機層39をエッチバックして最下層電極であるコレクタ電極29の上面を露出させ、リフトオフ法等によってコレクタエアブリッジ配線33を形成する。 That is, first, the organic layer 39 is formed on the entire surface, the organic layer 39 is etched back to expose the upper surface of the collector electrode 29 which is the uppermost lower electrode, forming a collector air bridge wiring 33 by a lift-off method or the like. 以下、上記工程を繰り返してベースエアブリッジ配線32およびエミッタエアブリッジ配線31を順次間隔を空けて積層する。 Hereinafter, stacked spaced successively spacing the base air-bridge wiring 32 and the emitter air bridge wiring 31 by repeating the above steps. そして最後に、各エアブリッジ配線33,32,31間の有機層39,40,41を除去するのである。 Finally, it is to remove the organic layer 39, 40, 41 between the air-bridge wirings 33,32,31.
【0031】 [0031]
その結果、図4(g)に示すように、各平面状のエアブリッジ配線31,32,33が互いに所定の間隔を有して接続されると共に、最下層のコレクタエアブリッジ配線33とコレクタ層24との間に空間が形成された配線構造が得られのである。 As a result, as shown in FIG. 4 (g), with each planar air bridge wiring 31, 32 and 33 are connected with a predetermined distance from each other, the lowermost collector layer and the collector the air-bridge wiring 33 is the resulting space wiring structure is formed between the 24. このような配線構造は、各エアブリッジ配線31,32,33が空気絶縁されているために、各HBT素子25,26間のクロストークが低減されると共に、配線容量を低減することができ、各HBT素子25,26の最大発振周波数f maxを向上できるのである。 Such interconnection structure, for each air-bridge wirings 31, 32 and 33 are air-insulated, with crosstalk between the HBT device 25, 26 is reduced, it is possible to reduce the wiring capacitance, We can improve the maximum oscillation frequency f max of the HBT devices 25 and 26. すなわち、本実施の形態による半導体装置の配線構造によれば、各エアブリッジ配線31,32,33と特定の配線との間が狭くなることは無く、上述のようなプロセスによって容易に形成することができるのである。 That is, according to the wiring structure of a semiconductor device according to this embodiment, rather that narrows between a particular interconnection between the air-bridge wiring 31, 32 and 33, be easily formed by the above-described processes but they can.
【0032】 [0032]
尚、図1および図2における各HBT素子25,26間の素子間分離溝30の形状を、幅0.1μm〜5μm、深さ0.1μm〜5μmの範囲で変化させて、最大発振周波数f maxを評価したところ、素子間分離溝30の深さが1μm以下では80GHzであったものが、深さを1μmにすることによって90GHzとなり、最大発振周波数f maxが向上した。 Incidentally, the shape of the element isolation trench 30 between the HBT elements 25 and 26 in FIGS. 1 and 2, the width 0.1 .mu.m to 5 .mu.m, varied between depth 0.1 .mu.m to 5 .mu.m, the maximum oscillation frequency f evaluation of the max, in the 1 [mu] m or less depth of element isolation groove 30 that was 80GHz is, 90 GHz, and the maximum oscillation frequency f max is improved by the depth 1 [mu] m. したがって、ミリ波帯(20GHz〜300GHz)での効果が実証された。 Therefore, the effect of the millimeter wave band (20GHz~300GHz) was demonstrated.
【0033】 [0033]
本実施の形態においては、上記素子間分離溝30を幅1μm深さ1.5μmに形成しているが、半絶縁性化合物半導体基板21に達していれば、その幅は0.1μm〜5μm、深さは0.1μm〜5μmにあればよい。 In the present embodiment, are formed the element isolation trenches 30 in the width 1μm depth 1.5 [mu] m, if reached semi-insulating compound semiconductor substrate 21, a width of 0.1 .mu.m to 5 .mu.m, depth may be in 0.1μm~5μm. その場合、素子間分離溝30の幅が0.1μm以下である場合には、素子間分離溝30用のレジストパターン形成、および、各エアブリッジ配線31,32,33形成後における素子間分離溝30の有機層39除去が、非常に困難なものとなる。 In that case, if the width of the element isolation trench 30 is 0.1μm or less, the resist pattern formation, and the element isolation grooves in each air-bridge wirings 31, 32 and 33 after the formation of the element isolation trench 30 30 the organic layer 39 is removed is, becomes very difficult. また、5μm以上である場合には、各HBT素子25,26の最大発振周波数f maxのそれ以上の向上はみられない。 Further, when it is 5μm or more, further improvement is not observed in the maximum oscillation frequency f max of the HBT devices 25 and 26. 本実施の形態においては各エアブリッジ配線31,32,33の厚みを1μmとしているが、0.5μm〜20μmであればよい。 Although a 1μm thickness of the air-bridge wirings 31, 32 and 33 in this embodiment may be a 0.5Myuemu~20myuemu. また、エミッタ電極27,ベース電極28およびコレクタ電極29の厚みと寸法は上記の厚みと寸法に限定されるものではない。 The emitter electrode 27, the thickness and size of the base electrode 28 and collector electrode 29 is not limited to the above thickness and dimensions. また、エミッタ層22の材料として、AlGaAsを用いても差し支えない。 Further, no problem as the material of the emitter layer 22, also using AlGaAs.
【0034】 [0034]
尚、本実施の形態においては、並列に配列されたHBT素子25,26間の接続を例にこの発明を説明しているが、上記エミッタをソース、上記ベースをゲート、上記コレクタをドレインと見なせば、FET(電界効果トランジスタ)にも適用可能である。 See In this embodiment, it is assumed that the present invention the connection between HBT devices 25 and 26 which are arranged in parallel in the example, the emitter source, the base gate, the collector and drain if that raise is also applicable to a FET (field effect transistor). すなわち、FETの周囲に素子間分離溝を形成し、エアブリッジ配線を用いて並列に接続することによって、配線容量が低減し、素子の最大発振周波数f max等の高周波特性を向上できるのである。 That is, to form a device isolation groove around the FET, by connecting in parallel with the air-bridge wiring, wiring capacitance is reduced, it can improve the high frequency characteristics of the maximum such as the oscillation frequency f max of the element.
【0035】 [0035]
ところで、本実施の形態においては、素子間分離溝30の形成にICPエッチング装置を用いているが、ウエットエッチング装置を用いても差し支えない。 Incidentally, in this embodiment, although using an ICP etching apparatus to form the element isolation trenches 30, no problem even by using a wet etching device. 上記RIE法等のドライエッチングを用いた場合には、プラズマ等によるダメージを回避するための熱処理が必要になる。 In the case of using dry etching such as the RIE method, it is necessary to heat treatment to avoid damage caused by plasma or the like. ところが、上記ウエットエッチングを用いた場合には上記熱処理工程が不要となる。 However, the heat-treating step is not necessary in the case of using the wet etching. 図5は、上記ウエットエッチングによって形成した素子間分離溝45の断面形状を示す。 Figure 5 shows a cross-sectional shape of the element isolation trench 45 formed by the wet etching. 図5に見られるように、上記ウエットエッチングによって形成された素子間分離溝45はテーパ状になる。 As seen in FIG. 5, the inter-element formed by wet etching isolation trenches 45 tapers. しかしながら、素子間分離溝45の深さを1μm以上にすれば、ドライエッチングによって素子間分離溝を形成した場合と同様に、最大発振周波数f maxを向上できる。 However, if the depth of the element isolation trench 45 above 1 [mu] m, as in the case of forming the element isolation trench by dry etching, thereby improving the maximum oscillation frequency f max.
【0036】 [0036]
但し、図2のごとく、ドライエッチングによって素子間分離溝30の側壁を基板面に対して略垂直に形成した方が、高周波特性の向上等の上記種々の効果を保持しつつテーパ状に形成した場合よりも素子間分離溝30の幅を狭くでき、HTB素子の集積化には有利である。 However, as in FIG. 2, is better to substantially vertically formed to the substrate surface to the side wall of the element isolation trench 30 by dry etching, while maintaining the above-described various effects such as improvement in the high frequency characteristics is formed in a tapered shape It can reduce the width of the element isolation trench 30 than is advantageous for integration of HTB element.
【0037】 [0037]
<第2実施の形態> <Second Embodiment>
本実施の形態は、第1実施の形態のごとく形成された各エアブリッジ配線を夫々の引き出し配線に接続する際の配線構造に関する。 This embodiment relates to a wiring structure for connecting each air bridge line formed as the first embodiment to the lead wire of each. 図6は、本実施の形態における半導体装置の配線構造を示す平面図である。 Figure 6 is a plan view showing the wiring structure of the semiconductor device in this embodiment. また、図7(a)は図6におけるE−E矢視(コレクタ電極)断面図であり、図7(b)はF−F矢視(ベース電極)断面図であり、図7(c)はG−G矢視(エミッタ電極)断面図である。 Further, FIG. 7 (a) E-E arrow in FIG. 6 is a (collector electrode) cross-sectional view, FIG. 7 (b) F-F arrow a (base electrode) cross-sectional view, and FIG. 7 (c) is G-G arrow (emitter electrode) cross section.
【0038】 [0038]
本実施の形態における各HBT素子55,56は、第1実施の形態における各HBT素子25,26と同様に、半絶縁性化合物半導体基板51上に、コレクタ層54,ベース層53およびエミッタ層52がこの順に積層されると共に、各HBT素子55,56間におけるコレクタ層54には基板51に達する素子間分離溝60が形成されて各HBT素子55,56が空間的・電気的に分離されてピラミッド状に形成されている。 Each HBT element 55, 56 in the present embodiment, similarly to the HBT device 25 and 26 in the first embodiment, on a semi-insulating compound semiconductor substrate 51, the collector layer 54, base layer 53 and emitter layer 52 There while being stacked in this order, and the HBT devices 55 and 56 are formed element isolation trench 60 reaching the substrate 51 is the collector layer 54 are spatially and electrically separated between the HBT devices 55 and 56 It is formed in a pyramid shape. そして、エミッタ層52の上面にはエミッタ電極57が形成され、エミッタ層52の周囲におけるベース層53の上面にはベース電極58が形成され、ベース層53の周囲におけるコレクタ層54の上面にはコレクタ電極59が形成されている。 Then, the upper surface of the emitter layer 52 emitter electrode 57 is formed on the upper surface of the base layer 53 around the emitter layer 52 is a base electrode 58 is formed, the collector on the upper surface of the collector layer 54 in the periphery of the base layer 53 electrode 59 is formed.
【0039】 [0039]
そして、図7(a)に示すように、各HBT素子55,56のコレクタ電極59,59'間を、平面状のコレクタエアブリッジ配線63で接続している。 Then, as shown in FIG. 7 (a), between the collector electrodes 59 and 59 'of the HBT devices 55 and 56, are connected by flat collector air bridge wiring 63. また、図7(b)に示すように、ベース電極58,58'間を平面状のベースエアブリッジ配線62で接続している。 Further, as shown in FIG. 7 (b), it is connected between the base electrodes 58, 58 'in the plane of the base air-bridge wiring 62. また、図7(c)に示すように、エミッタ電極57,57'間を、エミッタエアブリッジ配線61で接続している。 Further, as shown in FIG. 7 (c), between the emitter electrodes 57 and 57 'are connected in emitter air bridge wiring 61.
【0040】 [0040]
ここで、上記各エアブリッジ配線63,62,61の引き出し配線は、図6および図7に示すように、下層に配列されているエアブリッジ配線用の引き出し線は内側(HBT素子列に近い側)に配列されている。 Here, the lead wiring of the air-bridge wirings 63, 62, and 61, as shown in FIGS. 6 and 7, the lead wire side near the inner (HBT element array for the air-bridge wiring that is arranged in the lower layer It is arranged in). すなわち、エミッタエアブリッジ配線61よりもコレクタエアブリッジ配線63が下層に位置しているために、エミッタ引き出し配線65よりもコレクタ引き出し配線67が内側に配列されている。 That is, to the collector the air-bridge wiring 63 than the emitter air bridge wiring 61 is located in the lower layer, the collector lead-out wires 67 are arranged inside the emitter lead-out wires 65. また、エミッタエアブリッジ配線61よりもベースエアブリッジ配線62が下層に位置しているために、エミッタ引き出し配線65よりもベース引き出し配線66が内側に配列されている。 Further, in order to base air-bridge wiring 62 than the emitter air bridge wiring 61 is located in the lower layer, the base lead-out wires 66 are arranged inside the emitter lead-out wires 65.
【0041】 [0041]
したがって、上記エミッタエアブリッジ配線61をエミッタ引き出し配線65に接続する一方、コレクタエアブリッジ配線63をコレクタ引き出し配線67に接続する際に、図7(a)に示すように、エミッタエアブリッジ配線61とコレクタエアブリッジ配線63とが交差することはない。 Therefore, while connecting the emitter air bridge wiring 61 in the emitter lead-out wires 65, when connecting the collector air bridge wiring 63 in the collector lead wire 67, as shown in FIG. 7 (a), an emitter air bridge wiring 61 and a collector air-bridge wiring 63 does not intersect. 同様に、上記エミッタエアブリッジ配線61をエミッタ引き出し配線65に接続する一方、ベースエアブリッジ配線62をベース引き出し配線66に接続する際に、図7(b)に示すように、エミッタエアブリッジ配線61とベースエアブリッジ配線62とが交差することはないのである。 Similarly, while connecting the emitter air bridge wiring 61 in the emitter lead-out wires 65, to connect the base air-bridge wiring 62 in the base lead wire 66, as shown in FIG. 7 (b), the emitter air bridge wiring 61 and the base air-bridge wiring 62 is not able to cross. 尚、上記コレクタエアブリッジ配線63とベースエアブリッジ配線62とに関しては、図2と同様に所定の間隔を有しており、然もコレクタ引き出し配線67とベース引き出し配線66とはHBT素子55,56を挟んで反対側に配置されているために同様に重なることはない。 Regarding the above collector air bridge wiring 63 and the base air-bridge wiring 62, FIG. 2 and has a predetermined distance in the same manner, HBT devices also a collector lead-out wiring 67 and the base lead-out wiring 66 natural 55 the do not overlap in the same manner for being arranged on opposite sides.
【0042】 [0042]
ここで、総ての引き出し線がHBT素子55,56に対して同じ側に位置している場合であっても、下層に配列されているエアブリッジ配線の引き出し線を内側に配列(すなわち、HBT素子55,56側から順に、コレクタ引き出し配線67,ベース引き出し配線66およびエミッタ引き出し配線65と配列)することによって、総てのエアブリッジ配線61,62,63が交差しないようにできる。 Here, even when all the leading lines are located on the same side of the HBT device 55 and 56, SEQ leader lines of the air-bridge wiring that is arranged in the lower layer on the inside (i.e., HBT in order from the elements 55 and 56 side, the collector lead-out wires 67, by arranging) the base lead wire 66 and the emitter lead-out wires 65, all of the air-bridge wiring 61, 62, 63 can be prevented from crossing.
【0043】 [0043]
こうして、各HBT素子55,56の配線か交差しないようにすることによって、エアブリッジ配線間のクロストークがより低減されるのである。 Thus, by preventing cross or line of each HBT devices 55 and 56 is the cross-talk between the air-bridge wiring is further reduced.
【0044】 [0044]
【発明の効果】 【Effect of the invention】
以上より明らかなように、請求項1に係る発明の半導体装置の配線構造は、各バイポーラトランジスタ間は素子間分離溝によって空間的に且つ電気的に分離され、隣接する上記バイポーラトランジスタにおける互いに接続されるべきコレクタ電極 , ベース電極およびエミッタ電極は互いに対向する位置に形成され、 この互いに接続されるべき電極同士は上記素子間分離溝を跨ぐエアブリッジ配線によって他のエアブリッジ配線と交差することなく接続されているので、上記素子間分離溝を挟んで大略同一レベルの位置に在る電極同士はエアブリッジ配線されて、他の電極と空気絶縁されている。 As apparent from the above, the wiring structure of a semiconductor device of the invention according to claim 1, between each of the bipolar transistors are spatially and electrically isolated by an element isolation grooves are connected to one another in adjacent the bipolar transistor Rubeki collector electrode, a base electrode and an emitter electrode is formed in a position opposed to each other, between electrodes to be connected the one another connection without intersecting with other air-bridge interconnection by an air bridge wiring straddling the element isolation trench because it is, electrodes are located at a position of approximately the same level across the element isolation grooves are air-bridge interconnection are air insulated and another electrode. したがって、各電極間のリーク電流や各バイポーラトランジスタ間のクロストークを低減できると共に、配線容量を低減して、最大発振周波数f max等の高周波特性を向上できる。 Therefore, it is possible to reduce crosstalk between the leakage current and the bipolar transistor between the electrodes, by reducing the wiring capacitance can be improved high-frequency characteristics such as a maximum oscillation frequency f max.
【0045】 [0045]
また、請求項2に係る発明の半導体装置の配線構造における上記素子間分離溝の側壁は上記基板の面に略垂直であるので、上記側壁が基板面に対して傾斜している場合よりも上記素子間分離溝の幅を狭くできる。 Further, since the side wall of the element isolation trench in the wiring structure of a semiconductor device of the invention according to claim 2 is substantially perpendicular to the plane of the substrate, it said than if the side wall is inclined with respect to the substrate surface It can reduce the width of the element isolation trench. したがって、上記バイポーラトランジスタの高集積化を図ることができる。 Therefore, it is possible to achieve high integration of the bipolar transistor.
【0046】 [0046]
また、請求項3に係る発明の半導体装置の配線構造における上記バイポーラトランジスタはHBTであるので、半絶縁性基板上に複数形成されたHBT素子間のエミッタ電極同士,ベース電極同士およびコレクタ電極同士の夫々を、エアブリッジ配線によって、各HBT素子間の素子間分離溝を跨いで他のエアブリッジ配線と互いに交差することなく所定の間隔を有して平行に接続できる。 Further, the bipolar transistor in the wiring structure of a semiconductor device of the invention according to claim 3 because it is HBT, semi-insulating emitter electrodes of the inter-HBT device formed in plurality on a substrate, the base electrode and between the collector electrode between respectively, by an air-bridge wiring may parallel connected with a predetermined gap without intersecting each other and other air-bridge interconnection across the element isolation grooves between the HBT elements. したがって、総ての電極を上記エアブリッジ配線によって空気絶縁でき、各電極間のリーク電流や各HBT素子間のクロストークを低減できると共に、配線容量を低減できる。 Therefore, all of the electrodes can be air-insulated by the air-bridge wiring, it is possible to reduce crosstalk between the leakage current and the HBT element between the electrodes, it can reduce the wiring capacitance. すなわち、この発明によれば、最大発振周波数f max等の高周波特性を向上できる。 That is, according to the present invention, it is possible to improve the frequency characteristics such as the maximum oscillation frequency f max.
【0047】 [0047]
また、請求項4に係る発明の配線構造の形成方法は、半絶縁性基板上に複数形成されたバイポーラトランジスタの夫々の間に、ドライエッチングによって、上記半絶縁性基板に達すると共に、上記基板の面に略垂直な側壁を有する素子間分離溝を形成する工程を含むので、側壁が略垂直の素子間分離溝を容易に形成でき、請求項1に係る発明の効果を奏するバイポーラトランジスタの高集積化を容易に図ることができる。 Further, the method for forming a wiring structure of the invention according to claim 4, during each bipolar transistor formed in plurality on a semi-insulating substrate, by dry etching, with reaching the semi-insulating substrate, of the substrate because it contains a step of forming an element isolation groove having a substantially vertical side wall surface, the side walls can be easily formed element isolation grooves of substantially vertical, high integration of a bipolar transistor the effects of the invention according to claim 1 it is possible to easily achieve reduction.
【0048】 [0048]
また、請求項5に係る発明の配線構造の形成方法における上記ドライエッチングは、ICPエッチング装置で行うので、上記素子間分離溝の形成に際して、イオンバイアス電圧を抑えて処理を行うことによって上記バイポーラトランジスタへのプラズマ等によるダメージを低減できる。 Further, the dry etching in the method for forming a wiring structure of the invention according to claim 5, is performed by the ICP etching apparatus, the bipolar transistor by performing the formation of the element isolation grooves, the process by suppressing the ion bias voltage it is possible to reduce the damage caused by plasma or the like to.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 この発明の半導体装置の配線構造を並列に集積化されたHBTの接続に適用した配線構造の平面図である。 1 is a plan view of the applied wiring structure for connection HBT the wiring structure are integrated in parallel of a semiconductor device of the present invention.
【図2】 図1におけるD−D矢視断面図である。 2 is a D-D arrow sectional view in FIG.
【図3】 図2におけるエアブリッジ配線の形成手順を示す図である。 It is a diagram illustrating a procedure of forming the air-bridge wiring in [3] FIG.
【図4】 図3に続くエアブリッジ配線の形成手順を示す図である。 4 is a diagram illustrating a procedure of forming the air-bridge wiring subsequent to FIG.
【図5】 ウエットエッチングによって形成した素子間分離溝の断面形状を示す図である。 5 is a diagram showing the element isolation grooves of cross-sectional shape formed by wet etching.
【図6】 図2における各エアブリッジ配線を引き出し配線に接続する際の配線構造の平面図である。 6 is a plan view of the wiring structure when connected to the lead wire of each air-bridge wiring in FIG.
【図7】 図6におけるE−E,F−F,G−G夫々の矢視断面図である。 7 is a E-E, F-F, cross-sectional view along a line G-G respectively in FIG.
【図8】 HBTを多数個並列に接続した従来の配線パターンの平面図である。 8 is a plan view of a conventional wiring pattern connecting the HBT into a plurality parallel.
【図9】 図8におけるA−A,B−B,C−C夫々の矢視断面図である。 [9] A-A in FIG. 8, B-B, is a cross-sectional view along a line C-C, respectively.
【図10】 図9におけるベース引出し配線をエアブリッジ配線にした場合の断面図である。 [10] The base lead-out wiring in FIG. 9 is a sectional view taken on the air-bridge interconnection.
【符号の説明】 DESCRIPTION OF SYMBOLS
21,51…半絶縁性化合物半導体基板、 21, 51 ... semi-insulating compound semiconductor substrate,
22,52…エミッタ層、 23,53…ベース層、 22, 52 ... the emitter layer, 23, 53 ... base layer,
24,54…コレクタ層、 25,26,55,56…HBT素子、 24 and 54 ... collector layer, 25,26,55,56 ... HBT element,
27,57…エミッタ電極、 28,58…ベース電極、 27,57 ... the emitter electrode, 28, 58 ... base electrode,
29,59…コレクタ電極、 30,45,60…素子間分離溝、 29,59 ... a collector electrode, between 30, 45, 60 ... the isolation trench,
31,61…エミッタエアブリッジ配線、 31, 61 ... emitter air bridge wiring,
32,62…ベースエアブリッジ配線、 32, 62 ... based air-bridge wiring,
33,63…コレクタエアブリッジ配線、 33,63 ... collector air-bridge wiring,
34,35,36,37…絶縁膜、 39,40,41…有機層、 34, 35, 36, 37 ... insulating film, 39, 40, 41 ... the organic layer,
65…エミッタ引き出し配線、 66…ベース引き出し配線、 65 ... emitter lead-out line, 66 ... base lead-out wiring,
67…コレクタ引き出し配線。 67 ... collector lead-out wiring.

Claims (5)

  1. 半絶縁性基板上に複数形成された半導体素子を並列接続する半導体装置の配線構造であって、 A semiconductor element formed with a plurality of semi-insulating substrate a wiring structure of a semiconductor device connected in parallel,
    上記半導体素子は、上記半絶縁性基板上にコレクタ層 , ベース層およびエミッタ層が順次積層されて成るバイポーラトランジスタであり、 The semiconductor device has a collector layer on the semi-insulating substrate, a bipolar transistor having a base layer and the emitter layer is formed by sequentially stacking,
    上記各バイポーラトランジスタ間の領域には上記半絶縁性基板に達する素子間分離溝が形成されて、各バイポーラトランジスタは空間的に且つ電気的に分離されており、 The area between the respective bipolar transistor element isolation trench reaching the semi-insulating substrate is formed, each of the bipolar transistors are spatially and electrically separated,
    隣接する上記バイポーラトランジスタにおける上記コレクタ層の表面に形成されたコレクタ電極と上記ベース層の表面に形成されたベース電極と上記エミッタ層の表面に形成されたエミッタ電極とは、上記素子間分離溝を挟んで互いに対向する位置に形成されており、 The adjacent the bipolar transistor collector formed on the surface of the collector layer in the electrode and the base layer surface formed base electrode and the emitter layer emitter electrode formed on the surface of the between the isolation trench sandwiched therebetween are formed in positions opposed to each other,
    上記隣接するバイポーラトランジスタにおける上記コレクタ電極同士 , 上記ベース電極同士および上記エミッタ電極同士は、上記素子間分離溝を跨いで配設されたエアブリッジ配線によって接続されており Said adjacent said collector electrodes of the bipolar transistor, the base electrode and between the emitter electrodes each other, are connected by the air-bridge wiring disposed across the element isolation trench,
    上記各エアブリッジ配線は、上記半絶縁性基板の表面と略平行に配設されると共に、互いに間隔をあけて積層されて、互いに交差しないように配置されていることを特長とする半導体装置の配線構造。 Each air bridge wiring, the semiconductor device while being substantially parallel to the surface disposed in the semi-insulating substrate, are stacked at intervals from each other, featuring that it is arranged so as not to intersect with each other wiring structure.
  2. 請求項1に記載の半導体装置の配線構造において、 In the wiring structure of a semiconductor device according to claim 1,
    上記素子間分離溝の側壁は上記基板の面に略垂直であることを特長とする半導体装置の配線構造。 Wiring structure of a semiconductor device that features the sidewall between the isolation trench is substantially perpendicular to the plane of the substrate.
  3. 請求項1に記載の半導体装置の配線構造において、 In the wiring structure of a semiconductor device according to claim 1,
    上記バイポーラトランジスタは、ヘテロ接合型バイポーラトランジスタであることを特長とする半導体装置の配線構造。 Said bipolar transistor, a wiring structure of a semiconductor device that features to be a heterojunction bipolar transistor.
  4. 半導体装置の配線構造の形成方法であって、 A method for forming a wiring structure of a semiconductor device,
    半絶縁性基板上に、コレクタ層 , ベース層およびエミッタ層が順次積層されて成るバイポーラトランジスタを複数形成する工程と、 A semi-insulating substrate, a step of a bipolar transistor forming a plurality consisting collector layer, base layer and emitter layer are sequentially laminated,
    上記複数形成されたバイポーラトランジスタの夫々の間に、ドライエッチングによって、上記半絶縁性基板に達すると共に、上記基板の面に略垂直な側壁を有する素子間分離溝を形成する工程と、 Between each of said plurality formed bipolar transistor, and forming by dry etching, with reaching the semi-insulating substrate, the element isolation groove having a substantially vertical side walls to the surface of the substrate,
    上記各バイポーラトランジスタにおける上記コレクタ層の表面にコレクタ電極を形成し、上記ベース層の表面にベース電極を形成し、上記エミッタ層の表面にエミッタ電極を形成する工程と、 A step of the collector electrode is formed on the surface of the collector layer in each of the bipolar transistors, to form a base electrode on the surface of the base layer to form an emitter electrode on the surface of the emitter layer,
    上記隣接するバイポーラトランジスタにおける上記コレクタ電極同士を、上記素子間分離溝を跨いで上記半絶縁性基板の表面と略平行に配設された第1のエアブリッジ配線によって接続する工程と、 A step of connecting the collector electrodes of the bipolar transistor, the first air-bridge interconnection which is substantially parallel to the surface disposed in the semi-insulating substrate across between the isolation trench to the adjacent,
    上記隣接するバイポーラトランジスタにおける上記ベース電極同士を、上記素子間分離溝を跨いで上記半絶縁性基板の表面と略平行に配設された第2のエアブリッジ配線によって、上記第1のエアブリッジ配線と交差しないように接続する工程と、 The base electrodes are in the adjacent bipolar transistors, the second air-bridge interconnection which is substantially parallel to the surface disposed in the semi-insulating substrate across the element isolation groove, said first air-bridge wirings a step of connecting so as not to intersect with,
    上記隣接するバイポーラトランジスタにおける上記エミッタ電極同士を、上記素子間分離溝を跨いで上記半絶縁性基板の表面と略平行に配設された第3のエアブリッジ配線によって、上記第1のエアブリッジ配線および上記第2のエアブリッジ配線と交差しないように接続する工程と The emitter electrodes are in the adjacent bipolar transistors, the third air-bridge interconnection which is substantially parallel to the surface disposed in the semi-insulating substrate across the element isolation groove, said first air-bridge wirings and a step of connecting so as not to intersect with the second air-bridge wirings
    を含むことを特長とする半導体装置の配線構造の形成方法。 Method for forming a wiring structure of a semiconductor device that features comprise.
  5. 請求項4に記載の配線構造の形成方法において、 In the method for forming a wiring structure according to claim 4,
    上記ドライエッチングは、誘導結合プラズマエッチング装置で行うことを特長とする配線構造の形成方法。 The dry etching method for forming a wiring structure that features to be performed by inductively coupled plasma etching apparatus.
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