JP4967084B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

A semiconductor device capable of increasing the stability of high-speed operation of a circuit by reducing a parasitic capacity and having at least two or more upper and lower layers of wires (1, 2) for connecting elements to each other installed on a silicon substrate having the elements provided thereon, characterized in that columns (3, 4) connected to a lower surface (2d) of the upper layer wire (2) and supporting the upper layer wire (2) are formed, and a space (5) continuing from a clearance (arrow 5a) between the lower layer wires (2) to at least a part of the lower surface (2d) (arrows 5b, 5c) of the upper layer wire (2) is formed.

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置及びその製造方法に関し、特に、同一層の配線間隔が狭められたことによる寄生容量(配線容量)の増加を防ぎ、集積回路の高速動作を安定させることができる半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, particularly to prevent an increase in parasitic due to wiring interval of the same layer is narrowed capacitance (wiring capacitance), a semiconductor device and it is possible to stabilize the high-speed operation of the integrated circuit As a method for manufacturing.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来より、配線間の寄生容量を低減する技術として、配線の上層、下層および同層間を絶縁膜で覆うことは常識化しており、通常、絶縁膜材料には誘電率の小さい二酸化ケイ素(SiO )が用いられている。 Conventionally, as a technique for reducing the parasitic capacitance between wirings, upper-layer wiring, to the lower layer and the interlayer covered with the insulating film is then commonplace, usually small silicon dioxide dielectric constant in the insulating film material (SiO 2 ) it has been used. しかし、近年では、さらに、配線間隔の狭小化が進み、配線間を満たす絶縁物だけでは思うように寄生容量を低減させることができなくなってきている。 However, in recent years, further, it progressed narrowing of wire spacing, has become impossible to reduce the parasitic capacitance as think only insulator satisfying the inter-wiring. 寄生容量の増加は誘導ノイズの発生を招くので、特に高速動作をする回路において安定した回路動作が妨げられる。 Since the increase in the parasitic capacitance leads to the generation of induced noise, stable circuit operation is prevented in the circuit, especially the high-speed operation. そこで、配線間の絶縁物に空孔又は空洞を設けて静電容量を低減させる技術が種々開示されている。 Therefore, a technique for reducing the capacitance provided holes or cavities in the insulation between the wires have been variously disclosed. 空孔又は空洞により配線間の静電容量が低減され、充電時の時定数が小さくなり、素子及び回路の高速動作が保証されるのである。 Reduced capacitance between wirings by holes or cavities, constant decreases when the time of charging is the high speed operation of the element and the circuit is ensured.
【0003】 [0003]
図21は、そのような空洞を有する半導体装置の一例(特開平10−335459号公報)を示すものであり、図22及び図23はその製法を示している。 FIG. 21 shows such an example of a semiconductor device having a cavity a (JP-A-10-335459), FIGS. 22 and 23 show the method.
【0004】 [0004]
図21において、下層配線101と上層配線102との間には絶縁膜103、104が形成されており、絶縁膜103、104の間には空洞105が形成されている。 In FIG. 21, between the lower wiring 101 and upper wiring 102 are formed insulating films 103 and 104, between the insulating films 103 and 104 cavity 105 is formed. 埋設金属106は上層配線102と下層配線101とを電気的に接続するものであり、層間絶縁膜107の下には、さらに下の下層配線、または、半導体素子を有する半導体基板がある。 Buried metal 106 is intended to electrically connect the upper wiring 102 and lower wiring 101, under the interlayer insulating film 107, further the lower layer wiring of the lower, or there is a semiconductor substrate having a semiconductor element.
【0005】 [0005]
図22において、層間絶縁膜107の上に、下層配線101がパターニングされており、下層配線101を覆うように絶縁膜103が形成される(図22(a)参照)。 In Figure 22, on the interlayer insulating film 107, and the lower layer wiring 101 is patterned, an insulating film 103 to cover the lower wiring 101 is formed (see FIG. 22 (a)). この絶縁膜103は、たとえば酸化膜であり、プラズマ酸化膜またはバイアススパッタ酸化膜を1.5μm成長させた後、CMP(Chemical Mechanical Polishing:化学機械研磨)法によって、研磨・平坦化して、配線上膜厚800nmで形成されている。 The insulating film 103 is, for example, oxide film, after the plasma oxide film or bias sputtered oxide film is 1.5μm growth, CMP: by (Chemical Mechanical Polishing) method, and polished and flattened, the wire It is formed to a thickness of 800 nm.
【0006】 [0006]
次に、通常のフォトレジスト法及び異方性エッチング法により空洞形成用開口部108(0.3μm□)とビアホール開口部109(0.4μm□)とを同時に形成する(図22(b)参照)。 Next, conventional photoresist technique and an anisotropic etching to simultaneously form the cavity forming opening 108 (0.3 [mu] m □) and the via hole openings 109 (0.4 .mu.m □) (FIG. 22 (b) see ). 配線間隔が0.9μm以上のような場合には、0.3μm幅の空洞形成用開口部108a、108bを2つ形成する。 When the wiring interval is as described above 0.9μm, the cavity forming opening 108a of 0.3μm width, 108b to the two formed. 過剰エッチングをすることで空洞形成用開口部の深さを下層配線101の下面下まで十分に深く形成することができる。 The depth of the cavity forming openings by the over-etching to the lower surface of a lower wiring 101 can be sufficiently formed deep. たとえば、過剰エッチング量を約80%とすることで、深さは約1400nmとなる。 For example, by overetching amount of about 80%, the depth is about 1400 nm.
【0007】 [0007]
次に、ビアホール開口部109に、埋設金属106となるタングステンをCVD(Cemical Vapor Deposition:化学気相成長)法で成長させる。 Then, the via hole openings 109, CVD tungsten as the embedded metal 106: grown in (Cemical Vapor Deposition Chemical vapor deposition) method. たとえば、成長ガスとしてWF を用い、400℃程度でH またはSiH で還元すると、金属上にのみタングステンが成長する(図23(c)参照)。 For example, using the WF 6 as a growth gas, reduced with H 2 or SiH 4 at about 400 ° C., tungsten is grown only on a metal (see FIG. 23 (c)).
【0008】 [0008]
この上に、さらに、絶縁膜110(酸化膜:プラズマ酸化膜またはバイアススパッタ酸化膜)を、RFパワーを落として埋設性を減少させ、空間形成用開口部108の上部が塞がりやすくなる条件を用い、空間形成用開口部108の上部104のみが十分に塞がるまで全面に層間絶縁膜110を形成する。 On this, further, the insulating film 110: a (oxide film plasma oxide film or bias sputtered oxide film), to reduce the burying property dropped RF power, using the conditions readily blocked the upper space forming opening 108 , an interlayer insulating film 110 on the entire surface until only the upper 104 of the spatial formation opening 108 is clogged sufficiently. これにより、下層配線101の間の絶縁膜103には密閉された空洞105が形成される(図23(d)参照)。 Thus, cavity 105 is sealed in the insulating film 103 between the lower wiring 101 is formed (see FIG. 23 (d)).
【0009】 [0009]
次に、層間絶縁膜110をウェハー研磨技術(CMP)を用いて埋設金属106が露出するまで研磨・平坦化し(図23(e)参照)、続いて通常のフォトレジスト法及びエッチング法を用いて上層配線102を形成する。 Next, (see Fig. 23 (e)) was polished and planarized interlayer insulating film 110 to expose the buried metal 106 using the wafer polishing technique (CMP), followed by using conventional photoresist and etching methods forming an upper layer wiring 102.
【0010】 [0010]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、前述の従来例では、異方性エッチングによって空洞105が絶縁膜103中に柱状に形成されるため、過剰エッチングによって、空洞105が十分な深さ(下層配線101の下面の線よりも下まで)を持つように図ったとしても、寄生容量の削減には限界があると考えられる。 Under However, in the conventional example described above, since the cavity 105 by the anisotropic etching is formed in a columnar shape in the insulating film 103, by over etching, a cavity 105 is deep enough (lower surface of the line of the lower layer wiring 101 even it attempted to have up), believed to be a limit to the reduction of parasitic capacitance. 他の開示されている従来技術(特開平2−86146号公報および特開平5−21617号公報)においても、配線間に存在する絶縁物に対して異方性エッチング等処理を行なうことによって空孔又は空洞を設けているので、スペース的な理由から寄生容量の低減には限度があり、さらに激化するデザインルールの微細化に対して十分に対応が取れないでいる。 Also in the prior art that another disclosed (JP-A-2-86146 and JP-A No. 5-21617 JP), pores by performing anisotropic etching treatment to the insulating material present between wirings or so is provided a cavity, there is a limit to the reduction of the parasitic capacitance from space reasons, are not taken sufficiently cope with miniaturization of design rules to intensify. また、トランジスタ等の半導体装置の構造体の形成技術が3次元的に進んでいく中で、立体的な配線間(同層の配線間、上下層の配線間およびねじれの位置にある配線間など)あるいは素子間などについても、寄生容量の低減が不可欠となっている。 Further, in the technique for forming the structure of a semiconductor device such as transistors proceed in three dimensions, between the three-dimensional wiring (between the same layer wiring, such as inter-wiring in a wiring between and skewed upper and lower layer ) or the like between the elements is also a reduction in parasitic capacitance is indispensable.
【0011】 [0011]
本発明の前述のような問題に鑑みてなされたものであり、その主たる目的は、平面的のみならず立体的な配線間において、寄生容量を飛躍的に低減させうる半導体装置およびその製法を提供することにある。 Has been made in view of the problems as described above of the present invention, the main object is, among three-dimensional wiring not planar only provide a semiconductor device and its manufacturing method can dramatically reduce the parasitic capacitance It is to.
【0012】 [0012]
また、本発明の目的は、上層配線を支持する支柱の作製精度を高めて安定した半導体装置を得ることであり、また、寄生容量を低減させる空間の形成にあたって配線や素子にダメージを与えることのない工程を提供することにある。 Another object of the present invention is to obtain a semiconductor device stably by increasing the manufacturing precision of the supports for the upper layer wiring, also, of causing damage to the wiring and the element in forming the space to reduce the parasitic capacitance and to provide a free process.
【0013】 [0013]
【課題を解決するための手段及びその効果】 Means and its effect for solving the problem]
参考発明は、複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置において、前記上層配線の下面に連結されて該上層配線を支持する支柱を形成し、前記下層配線間の隙間から前記上層配線の下面の少なくとも一部にかけて連続する空間を形成せしめ、前記下層配線と基板表面との間に絶縁層を設け、前記素子間の基板表面に素子を分離するための凹部を、前記下層配線間の隙間から前記絶縁層を貫通するように形成することにより、前記素子間を電気的に絶縁した状態とし、前記空間を該凹部内に連続せしめてなるものである。 Reference invention is to provide a semiconductor device wiring for connecting the element to a plurality of elements on a silicon substrate provided is provided so as to form a more least upper and lower two layers, are connected to the lower surface of the upper wiring the forming a pillar for supporting the upper wiring, the allowed form the lower surface of the space contiguous toward at least a portion of the from the gap between the lower wiring layer wiring, an insulating layer provided between the lower wiring and the substrate surface, wherein a recess for separating the element to the substrate surface between the elements, by forming a gap between the lower layer wiring so as to penetrate through the insulating layer, electrically an insulating state between the devices, the space those comprising brought continuously into the recess.
【0014】 [0014]
前記支柱によって、同層および上下層間に空間が形成される。 By the strut, the space in the same layer and the upper and lower layers is formed. この空間は、3次元的に配線間(同層間、上下層間及びねじれの位置間)に広がっており、配線間隔が狭小化されても、十分に寄生容量を低減させることができる。 This space is three-dimensional wiring between (the interlayer, the vertical between the interlayer and skewed) is spread, wire spacing be narrowed, it is possible to sufficiently reduce parasitic capacitance.
【0015】 [0015]
また、素子間に凹部を形成することで、素子間の絶縁性を高めることができ、寄生容量の低減を図ることができる。 Further, by forming a recess between the elements, it is possible to it is possible to increase the insulation between elements, reduced parasitic capacitance. また、素子間の微細化を促進させうる。 Further, capable of promoting miniaturization between elements.
【0016】 [0016]
また、支柱を電気的な絶縁物により形成することにより、配線間の絶縁性を確保しつつ、配線間隔の狭小化に際して、寄生容量の低減を十二分に充足させることができる。 Further, by forming the electrical insulator posts, while ensuring the insulation between wires, upon narrowing of wire spacing can be more than enough satisfy the reduction of parasitic capacitance. 上下層間(一層以上離れた上下関係を含む)で電気的に接続したい個所には、導通用の金属を柱状に設けても良い。 The point to be electrically connected to the upper and lower layers (including the distant vertical relation one or more layers), a metal for conduction may be provided in a columnar shape to. この場合の柱状の導通用金属は、上層配線を支持する必要はなく、細くてもよい。 The columnar conductive metal in this case, it is not necessary to support the upper wiring may be thin.
【0017】 [0017]
また、上記半導体装置において、前記支柱は、前記下層配線上に設けられて前記上層配線を支える第一支柱と、前記下層配線のないシリコン基板上の部分で上層配線を支える第二支柱とを含んでおり、前記第一支柱のうちの少なくとも1つに導通用の金属が埋め込まれているものであっても良い。 In the above semiconductor device, it said strut comprises a first strut for supporting the upper wiring provided on the lower layer wiring, and a second support column for supporting the upper wiring portion on a silicon substrate without the lower wiring de and metal for conducting the at least one of the first strut or may be embedded.
【0018】 [0018]
このようにすれば、支柱に埋め込まれた導通用の金属によって上下層間を電気的に接続することができる。 In this way, it is possible to electrically connect the upper and lower layers of metal for conducting embedded in the strut.
【0019】 [0019]
更に、支柱を導電体としても良く、この場合には、上下層間を電気的に接続するための配線の役割を兼務させることができる。 Furthermore, it may be as a conductor posts, in this case, it is possible to concurrently the role of wires for electrically connecting the upper and lower layers. 従って、構造が簡略化され、製法においては、導通用の金属を埋設させる工程を省略することができる。 Therefore, the structure is simplified, in the process, it is possible to omit the step of embedding the metal for conducting. また、金属製の支柱の場合には、絶縁層の上に設けて絶縁することもできる。 In the case of the metal posts can be insulated provided over the insulating layer.
【0020】 [0020]
また、上記半導体装置は、前記素子間の基板表面に凹部を形成し、前記空間を該凹部内に連続させてなるものであっても良い。 Further, the semiconductor device forms a recess in the substrate surface between the elements, the space may be made by consecutively in the recess.
【0021】 [0021]
素子間に凹部を形成することで、素子間の絶縁性を高めることができ、寄生容量の低減を図ることができる。 By forming the recess between the elements, it is possible to it is possible to increase the insulation between elements, reduced parasitic capacitance. また、素子間の微細化を促進させうる。 Further, capable of promoting miniaturization between elements.
【0022】 [0022]
請求項1に係る発明は、複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置において、前記上層配線の下面に連結されて該上層配線を支持する支柱を形成し、前記下層配線間の隙間から前記上層配線の下面の少なくとも一部にかけて連続する空間を形成せしめ、前記素子間の基板表面に素子を分離するための凹部を形成し、前記空間を該凹部内に連続せしめ、前記素子間分離用凹部の内面に耐エッチング膜が形成されていることを特徴とする。 The invention according to claim 1, in the semiconductor device in which the wiring for connecting the element to a plurality of elements on a silicon substrate provided is provided so as to form a more least upper and lower two layers, the lower surface of the upper wiring are connected to form a support column for supporting the upper layer interconnection, said through a gap between the lower wiring brought form a space for continuously toward at least a portion of the lower surface of the upper wiring, to separate the element on the substrate surface between the elements recess is formed, allowed to continuously the space in the recess, characterized in that the anti-etching film is formed on the inner surface of the separation recesses between the elements.
【0023】 [0023]
エッチング時に素子表面がダメージを受けない。 It is not damaged element surface during etching. また、エッチングがシリコン基板の横方向へ進行しないため、素子間の寸法制御が容易となる。 Further, the etching does not proceed in the transverse direction of the silicon substrate, it is easy to dimension control between devices.
【0024】 [0024]
さらに、上記半導体装置の前記空間にゲッタリング材を設けても良い。 Furthermore, it is also possible to provide a gettering material into the space of the semiconductor device.
【0025】 [0025]
ゲッタリング材は、気体分子を吸着して気相から排除する作用、つまり排気作用を有する物質である。 Gettering material, acts to exclude from the gas phase to adsorb gas molecules, i.e. a substance having an exhaust action. そのようなものとして、一般に知られている、バリウム、マグネシウム、カルシウム、チタン、タンタル、ジルコニウム、バナジウムのほか、イットリウムなどを利用することができる。 As such, commonly known, barium, magnesium, calcium, titanium, tantalum, zirconium, other vanadium, it can be utilized like yttrium. 前記空間にゲッタリング材が置かれることによって、半導体装置完成後、つまり、空間形成後に、空間に接する材料から排出されてくるアウトガスを吸着せしめて、アウトガスの貯留を防ぎ、空間の真空度を高めることができる。 By the gettering material is placed in the space, after complete semiconductor device, i.e., after the space formed by adsorbed outgas coming discharged from the material in contact with the space, to prevent accumulation of outgassing, enhancing the degree of vacuum in the space be able to. 高真空度の実現により、寄生容量の低減が促進される。 The realization of high vacuum, reducing the parasitic capacitance is promoted. さらに、アウトガスによる腐食、配線の劣化を防ぐことができ、半導体装置の延命化を図ることができる。 Furthermore, it is possible to prevent corrosion due to outgassing, degradation of the wiring, it is possible to prolong life of the semiconductor device.
【0026】 [0026]
ゲッタリング材としては、配線間の空間内において、層間絶縁膜上またはそれ用の支柱を設けてその上に固体として配置して、半導体製造後に効力を発揮しうるようなものが好ましく、そのようなものとして、チタン、ジルコニウム、イットリウムなどをあげることができる。 The gettering material, in the space between wires disposed as a solid on the provided struts interlayer insulating film or for it is preferably one that can take effect after semiconductor fabrication, such as such, mention may be made of titanium, zirconium, yttrium and the like. また、これらは、配置に際して、表面の面積が最も広くなるような形状で置かれることが好ましい。 These, upon arrangement, it is preferable that the area of ​​the surface is placed in the most widely made shape. さらに、チタンを用いた場合、等方エッチングに使用されるプラズマは、SF ガスであることが好ましい。 Furthermore, when using titanium, plasma used isotropic etching is preferably a SF 6 gas.
【0027】 [0027]
また、前記上下配線を最上層の上層配線の上から覆い、前記ゲッタリング材が設けられた空間を気密に閉じるキャッピング層を設けても良い。 Further, the upper and lower wiring covering from the top of the uppermost layer wiring, the gettering material space may be provided a capping layer to close hermetically the provided.
【0028】 [0028]
このようにすれば、キャッピング層によって空間が密閉されるので、空間でのゲッタリング材の気体吸着作用が有効に働き、空間の真空度が高められる。 By this way, the space is sealed by a capping layer, a gas adsorption action of the getter material in the space works effectively, the degree of vacuum in the space is increased.
【0029】 [0029]
請求項に係る発明は、素子間分離用凹部が設けられている半導体装置の製造方法であって、 The invention according to claim 2 is a method of manufacturing a semiconductor device in which the separation between the concave parts containing child are provided,
(a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
(b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
(c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
(d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
(e)前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、 Forming a strut (e) embedded with an insulating film on the etched region,
(f)前記上層配線を1層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び/又は犠牲層をエッチングしてコンタクトホールを形成する工程と、 (F) shaping the contact hole pattern mask for embedding the metal to conduct the lower layer wiring of the lower one or more layers of the upper layer wiring by etching the struts and / or sacrificial layer of metal buried region forming a contact hole,
(g)前記エッチングされたコンタクトホールに金属を埋め込む工程と、 Burying a metal in (g) the etched contact holes,
(h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
(i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程とを含み、 (I) and the step of forming the same layers of the isotropically etched to upper and lower wiring sacrificial layer, the space in the portion other than the strut between the wires at the top and bottom layers and twisted positional relationship,
前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
(a−1)前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 (A-1) on the silicon substrate photoresist mask the interlayer insulating film of a through hole for forming the interlayer insulating film for exposing a region for forming the device isolation recess of and the lower wiring a step of forming by photolithography E method above,
(a−2)前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、 (A-2) and the through hole is formed by etching the interlayer insulating film of the photoresist not covered by the mask area, the device isolation recesses forming region of the silicon substrate under the interlayer insulating film through the through hole a step of exposed,
(a−3)前記(a−1)工程で形成されたフォトレジストマスクを除去する工程が挿入されており、 (A-3) wherein (a-1) a step of removing the photoresist mask formed in step is inserted,
前記(i)工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴としている。 In the step (i), the exposed isolation recess forming region between the element was, depth by isotropic etching, is characterized by forming a recess for separation between elements.
【0030】 [0030]
なお、前記上層配線層の形成工程(h)は、コンタクトホール開口用パターンマスクを取り除いて埋設金属を埋め込んだ後に、上層配線用の金属膜を成膜する工程と、配線パターンに従って金属膜の余分な部分をエッチングする工程とを含むものである。 Incidentally, the step of forming the upper wiring layer (h), after embedding the embedded metal to remove the contact hole pattern mask, forming a metal film for upper wiring, excess metal film according to the wiring pattern the a portion in which a step of etching. その他にも、従来から配線層(金属膜)を形成する方法として用いられている方法を使用することもできる。 Besides, it is also possible to use a method that has been used as a method of forming a wiring layer (metal film) conventionally.
【0031】 [0031]
本発明では、フォトリソグラフィー法によりフォトレジスト膜(マスク)を形成し、柱状にエッチングされた犠牲層に絶縁膜を成膜して埋め込んで支柱を形成しており、精度よく支柱を形成することができる。 In the present invention, by photolithography to form a photoresist film (mask), embedded in an insulating film on the sacrificial layer is etched in a columnar shape forms a strut, it can be formed with high accuracy post it can. また、支柱を形成した後に、等方性エッチングで犠牲層をすべて取り除いて空間を形成するため、成形の精度が高い。 Further, after forming the posts, in order to form a space by removing all the sacrificial layer isotropic etching, the high molding accuracy.
【0032】 [0032]
更に、本発明では、下層配線を犠牲層で覆う(b)工程に先立って、(a−1)工程〜(a−3)工程で、下層配線下の層間絶縁膜をエッチングして、素子間分離用凹部を形成する領域を露出させておき、(b)工程で、この領域の上に犠牲層が形成されるようにする。 Further, in the present invention, prior to step (b) is covered with a sacrificial layer to the lower layer wiring, with (a-1) step ~ (a-3) step, by etching the interlayer insulating film under the lower wiring, between the elements allowed to expose regions forming isolation recess, in step (b), so that the sacrificial layer is formed over this region. こうすることで、最終の(i)工程での等方性エッチング時に、犠牲層が取り除かれて空間が形成されるのと同時に、前記領域が掘り下げられて、素子間分離用凹部が形成される。 In this way, when the isotropic etching in the final step (i), is the sacrificial layer is removed at the same time the space is formed, the region is dug down, the separation recesses between the elements is formed . したがって、工程の簡略化を図ることができる。 Therefore, it is possible to simplify the manufacturing process.
【0033】 [0033]
また、請求項記載の本発明は、素子間分離用凹部が形成されている半導体装置の製造方法であって、 Further, the present invention according to claim 3, a method of manufacturing a semiconductor device recess for the separation between element child is formed,
(a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
(b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
(c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
(d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
(e)前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、 Forming a strut (e) embedded with an insulating film on the etched region,
(f)前記上層配線を1層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び/又は犠牲層をエッチングしてコンタクトホールを形成する工程と、 (F) shaping the contact hole pattern mask for embedding the metal to conduct the lower layer wiring of the lower one or more layers of the upper layer wiring by etching the struts and / or sacrificial layer of metal buried region forming a contact hole,
(g)前記エッチングされたコンタクトホールに金属を埋め込む工程と、 Burying a metal in (g) the etched contact holes,
(h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
(i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程とを含み、 (I) and the step of forming the same layers of the isotropically etched to upper and lower wiring sacrificial layer, the space in the portion other than the strut between the wires at the top and bottom layers and twisted positional relationship,
前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
(a−1−1)前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 A step of forming by photolithography E method (a-1-1) the silicon substrate on the interlayer insulating film photoresist mask for forming an element isolation recess and the upper lower wiring,
(a−2−1)前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、 Etching the (a-2-1) the not covered by the photoresist mask region, through the upper interlayer insulating film of the element isolation recess formed region, further drill down to the silicon substrate immediately below the predetermined depth , forming a recess for separation between the elements,
(a−2−2)前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、 Forming an etching resistant layer on the inner surface of the (a-2-2) recesses separation between said elements,
(a−3−1)前記(a−1−1)工程で形成されたフォトレジストマスクを除去する工程が挿入されている。 (A-3-1) wherein (a-1-1) removing the photoresist mask formed in step has been inserted.
【0034】 [0034]
本発明では、(a−2−1)工程での異方性エッチングを制御して、層間絶縁膜のエッチングと同時に、その直下のシリコン基板の素子分離領域を異方性エッチングして、素子間分離用凹部を所定の深さに形成することができる。 In the present invention, by controlling the anisotropic etching in (a-2-1) step, simultaneously with the etching of the interlayer insulating film, the device isolation region of the silicon substrate immediately below it is anisotropically etched, between the elements it is possible to form the separating recesses to a predetermined depth. また、耐エッチング膜(たとえば、酸化膜)を形成しておくことにより、最終の(i)工程での犠牲層除去のためのエッチングに対して耐エッチング効果を有し、素子を傷つけない。 Further, the etching resistant film (e.g., oxide film) by forming a have a resistance to etching effect on etching for sacrificial layer removal in the final step (i), does not damage the element. また、寸法精度が向上し、さらなるデザインルールの微細化にも対応し得る。 Moreover, improved dimensional accuracy, it may correspond to further miniaturization of design rules.
【0035】 [0035]
また、請求項に係る発明は、素子間分離用凹部が設けられている半導体装置の製造方法であって、 The invention according to claim 4 is a method of manufacturing a semiconductor device in which the separation between the concave parts containing child are provided,
(a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
(b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
(c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
(d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
(e−1)前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、 And (e-1) the step of forming the conductive pillar is embedded by forming a metal in the etched areas,
(h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
(i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程とを含み、 (I) and the step of forming the same layers of the isotropically etched to upper and lower wiring sacrificial layer, the space in the portion other than the strut between the wires at the top and bottom layers and twisted positional relationship,
前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
(a−1)前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 (A-1) on the silicon substrate photoresist mask the interlayer insulating film of a through hole for forming the interlayer insulating film for exposing a region for forming the device isolation recess of and the lower wiring a step of forming by photolithography E method above,
(a−2)前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、 (A-2) and the through hole is formed by etching the interlayer insulating film of the photoresist not covered by the mask area, the device isolation recesses forming region of the silicon substrate under the interlayer insulating film through the through hole a step of exposed,
(a−3)前記(a−1)工程で形成されたフォトレジストマスクを除去する工程が挿入されており、 (A-3) wherein (a-1) a step of removing the photoresist mask formed in step is inserted,
前記(i)工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴とする。 In the step (i), the exposed said element separating recesses formed regions, depth by isotropic etching, characterized in that to form a recess for separation between elements.
【0036】 [0036]
この場合、絶縁物製の支柱を有する半導体に比べて製法が簡略化される。 In this case, process is simplified in comparison with the semiconductor having an insulator standoff.
【0037】 [0037]
また、請求項に係る発明は、素子間分離用凹部に耐エッチング膜が形成されている半導体装置の製造方法であって、 The invention according to claim 5 is a method of manufacturing a semiconductor device in which the etching resistant film is formed on the concave portion for separating between element child,
複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置の製造方法であって、 A method of manufacturing a semiconductor device in which the wiring for connecting the element to a plurality of elements on a silicon substrate provided is provided so as to form a more least upper and lower two layers,
(a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
(b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
(c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
(d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
(e−1)前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、 And (e-1) the step of forming the conductive pillar is embedded by forming a metal in the etched areas,
(h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
(i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程とを含み、 (I) and the step of forming the same layers of the isotropically etched to upper and lower wiring sacrificial layer, the space in the portion other than the strut between the wires at the top and bottom layers and twisted positional relationship,
前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
(a−1−1)前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 A step of forming by photolithography E method (a-1-1) the silicon substrate on the interlayer insulating film photoresist mask for forming an element isolation recess and the upper lower wiring,
(a−2−1)前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、 Etching the (a-2-1) the not covered by the photoresist mask region, through the upper interlayer insulating film of the element isolation recess formed region, further drill down to the silicon substrate immediately below the predetermined depth , forming a recess for separation between the elements,
(a−2−2)前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、 Forming an etching resistant layer on the inner surface of the (a-2-2) recesses separation between said elements,
(a−3−1)前記(a−1−1)工程で形成されたフォトレジストマスクを除去する工程が挿入されていることを特徴とする。 (A-3-1) wherein (a-1-1) removing the photoresist mask formed in step, characterized in that it is inserted.
【0038】 [0038]
この場合においても、絶縁物製の支柱を有する半導体に比べて製法が簡略化される。 In this case, process than that of the semiconductor to an insulator standoff is simplified.
【0039】 [0039]
さらに、請求項に係る本発明は、ゲッタリング材を下層配線と同層に有する半導体装置の製造方法であって、請求項乃至に記載の発明に加えて、前記(a)工程の前又は後に、 Furthermore, the present invention according to claim 6 is a manufacturing method of a semiconductor device having a gettering material in the lower layer wiring in the same layer, in addition to the invention described in claims 2 to 5, wherein step (a) before or after,
(I)ゲッタリング材形成用マスクを形成する工程、 (I) forming a gettering material forming mask,
(II)ゲッタリング材膜を成膜する工程、および(III)前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程が挿入されている。 (II) a step of forming a gettering material film, and (III) wherein obtain gettering material layer by removing the gettering material forming mask step is inserted.
【0040】 [0040]
本発明では、下層配線と同層で、層間絶縁膜の上にゲッタリング材を配する。 In the present invention, in the lower layer wiring in the same layer, for distributing the gettering material on the interlayer insulating film. 次に記載の製法と組み合わせて、上層配線と同層にもゲッタリング材を設けることができる。 Then combined with the process described, in the upper layer wiring in the same layer can be provided gettering material.
【0041】 [0041]
さらに、請求項に係る本発明は、上層配線と同層にゲッタリング材を設ける製造方法であって、請求項乃至のいずれかに記載の発明に加えて、前記(h)工程の前又は後に、 Furthermore, the present invention according to claim 7 is a manufacturing method of providing a gettering material in the upper layer wiring in the same layer, in addition to the invention according to any one of claims 2 to 6, said step (h) before or after,
(I)ゲッタリング材形成用マスクを形成する工程、 (I) forming a gettering material forming mask,
(II)ゲッタリング材膜を成膜する工程、および(III)前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程が挿入されている。 (II) a step of forming a gettering material film, and (III) wherein obtain gettering material layer by removing the gettering material forming mask step is inserted.
【0042】 [0042]
本発明では、上層配線と同層で、上層配線と同様に、層間絶縁膜の上に支柱等を形成しておいて、その上にゲッタリング材を配する。 In the present invention, the upper layer wiring in the same layer, as with the upper wiring is allowed to form a pillar or the like on the interlayer insulating film, for distributing the gettering material thereon. 当然ながら、1つの空間内に、下層配線と同層のものと、上層配線と同層のものを組み合わせ、2つ以上設けてもよい。 Of course, in one space, combined with those of the lower wiring in the same layer, those of the upper wiring in the same layer, may be provided two or more.
【0043】 [0043]
また、前記(g)工程の、エッチングされたコンタクトホールに金属を埋め込む工程と、前記(h)工程の、上層配線層を形成する工程とを同時に行なうように構成しても良い。 Further, the step (g), a step of embedding a metal in the etched contact holes, the step (h) may be configured to perform the step of forming the upper wiring layer at the same time.
【0044】 [0044]
このようにすれば、同材料からなる埋設金属と上層配線を同時に形成するものであり、工程が簡略化される。 In this way, it forms a buried metal and an upper layer wiring made of the same material at the same time, process is simplified.
【0045】 [0045]
さらに、前記(e−1)工程及び前記(h)工程を同時に行うようにしても良く、このようにすれば、さらに、工程が簡略化される。 Furthermore, the (e-1) step and may be performed said step (h) at the same time, in this manner, further steps can be simplified.
【0046】 [0046]
また、上記半導体装置の製造方法は、前記(i)工程の後に、さらに、 The manufacturing method of the semiconductor device, after the step (i), further,
(j)最上層の上層配線の上に、前記空間を気密に閉じるようにキャッピング層を形成する工程を含んでいても良い。 (J) on the uppermost layer wiring may include the step of forming a capping layer to close the space airtight.
【0047】 [0047]
この場合においては、キャッピング層により気密にされた空間が、ゲッタリング材によって真空に吸引される。 In this case, space is airtight by the capping layer is sucked into the vacuum by the gettering material.
【0048】 [0048]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の具体的な実施形態について、添付図面に基づき説明する。 Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings. 図1乃至図5は、それぞれ、本発明の半導体装置の実施形態、第1〜第5を示す断面図である。 1 to 5, respectively, an embodiment of a semiconductor device of the present invention, is a cross-sectional view showing the first to fifth. 図6及び図7は、本発明の第1の実施形態(図1に示される半導体装置)の製造方法を示している。 6 and 7 show a manufacturing method of the first embodiment of the present invention (the semiconductor device shown in FIG. 1). また、図7に代えて図8を採用して、図6及び図8の工程を経ることにより、本発明の第3の実施形態(図3に示される半導体装置)が得られる。 Moreover, it adopted 8 instead of 7, by going through the steps of FIGS. 6 and 8, a third embodiment of the present invention (the semiconductor device shown in FIG. 3) is obtained. さらに、図9及び図10は、本発明の第4の実施形態(図4に示される半導体装置)の製造方法を示しており、図11及び図12は、本発明の第5の実施形態(図5に示される半導体装置)の製造方法を示している。 Further, FIGS. 9 and 10 show the manufacturing method of the fourth embodiment of the present invention (the semiconductor device shown in FIG. 4), 11 and 12, a fifth embodiment of the present invention ( It shows a manufacturing method of a semiconductor device) shown in FIG.
【0049】 [0049]
さらに、図13乃至図20は、ゲッタリング材を空間に有する本発明を説明するものであり、図13は、下層配線と同層にゲッタリング材を配した本発明の第6の実施形態の断面図であり、図14は、上層配線と同層にゲッタリング材を配した本発明の第7の実施形態の断面図であり、図15〜図17は、第6の実施形態(図13に示される半導体装置)の製造方法であり、図18及び図19は、第7の実施形態(図14に示される半導体装置)の製造方法を示している。 Further, FIGS. 13 to 20 are intended to illustrate the present invention having a gettering material in the space, FIG. 13, of a sixth embodiment of the present invention which arranged gettering material in the lower layer wiring in the same layer is a cross-sectional view, FIG. 14 is a sectional view of a seventh embodiment of the present invention which arranged gettering material on the upper layer wiring in the same layer, 15 to 17, the sixth embodiment (FIG. 13 a manufacturing method of a semiconductor device) shown in FIG. 18 and FIG. 19 shows a manufacturing method of the seventh embodiment (the semiconductor device shown in FIG. 14). また、図20は、図8の実施形態の構成および製法を示している。 Further, FIG. 20 shows the configuration and manufacturing method of the embodiment of FIG.
【0050】 [0050]
図1において、下層配線1は、層間絶縁膜7の上に設けられ、上層配線2は支柱3、4によって、層間絶縁膜7または下層配線1上に支持されている。 In Figure 1, the lower layer wiring 1 is provided on the interlayer insulating film 7, the upper wiring 2, a post 3 and 4 are supported on the interlayer insulating film 7 or the lower layer wiring 1. 第一支柱3は、層間絶縁膜7上にあって上層配線2を支え、第二支柱4は、下層配線1上にあって上層配線2を支えるように立設されている。 The first post 3 is supported upper wiring 2 be on the interlayer insulating film 7, the second support column 4 is installed to support the upper layer wiring 2 be on the lower layer wiring 1. 上層配線2は、これら第一、第二支柱3、4によって持ち上げられたかたちになり、上下配線1、2間に空間5が形成される。 Upper layer wiring 2, these first, will form lifted by the second support column 3, the space 5 is formed between the upper and lower wire 1,2. 空間5は、隣合う下層配線1の側面1a、1bの間5aと、真上、真下の上下間で下層配線1の上面1cと上層配線2の下面2dとの間5bと、幾何学的にねじれの位置にある下層配線1と上層配線2の間5cとを有する立体空間となる。 Space 5, the lower layer wiring 1 side 1a adjacent, and 5a during 1b, the right above, and 5b between the upper surface 1c and the upper wiring 2 of the lower surface 2d of the lower layer wiring 1 between the upper and lower beneath, geometrically a three-dimensional space having an 5c between the lower layer wiring 1 and the upper wiring 2 in skewed.
【0051】 [0051]
図1において、支柱3、4は、電気的な絶縁物により形成されており、第二支柱4内に埋設された金属6により、上下層1、2間は電気的に接続される。 In Figure 1, the struts 3 and 4 are formed by an electrical insulator, a metal 6 which is embedded in the second support column 4, between the upper and lower layers 1, 2 are electrically connected. 金属6は、必要な個所に適宜設けられるものである。 Metal 6 are those appropriately provided in required locations.
【0052】 [0052]
図2において、金属16は、上下層1、2間を電気的に接続するものである。 2, the metal 16 is to electrically connect the upper and lower layers 1,2. この第2の実施形態では、上層配線2が、支柱3、4によって十分に支えられるものであり、金属16の厚さに関しては限定されることはない。 In this second embodiment, the upper layer wiring 2, which is fully supported by the struts 3 and 4, and is not limited with respect to the thickness of the metal 16. しかし、金属16の厚さを適当にして、支柱の代わりとすることもできる。 However, in the proper thickness of the metal 16, it can be substituted for the posts.
【0053】 [0053]
また、図3において、支柱53、56は、導電体よりなるものであり、適宜な太さを有する。 Further, in FIG. 3, the struts 53 and 56 are made of a conductive material, having an appropriate thickness. 下層配線1上に設けられた支柱56は、上下層1、2を電気的に接続する役割も担う。 It struts 56 provided on the lower layer wiring 1 is also responsible to electrically connect the upper and lower layers 1,2. 電気的に接続する必要のない部分は、支柱53のように、絶縁膜上に適宜立設する。 Need not portion electrically connected, like the struts 53, appropriately upright on the insulating film.
【0054】 [0054]
図1乃至図3では、層間絶縁膜7上に上下2層の配線1、2のみを図示しているが、本発明では、これに限定されず、上層配線のさらに上に上層配線を有する3層以上のものも当然ながら含まれており、その場合には上下の相対関係で上層配線または下層配線と呼ぶ。 In FIGS. 1 to 3, but shows only lines 1 and 2 of the upper and lower layers on the interlayer insulating film 7, the present invention is not limited thereto, 3 with upper wiring further above the upper wiring more than the layer also contains naturally, in that case is referred to as an upper wiring or lower wiring on the top and bottom of the relative relationship. これは、図4以降も同様である。 This also applies Figure 4 later.
【0055】 [0055]
上下層配線1、2は、アルミニウム(Al)、アルミニウム合金、銅(Cu)、タングステン(W)、タングステンシリサイド(WSi)、窒化チタン(TiN)、チタンシリサイド(TiSi)などの単体又は積層体からなる。 Upper and lower layer wiring 1 and 2, aluminum (Al), aluminum alloy, copper (Cu), tungsten (W), tungsten silicide (WSi), titanium nitride (TiN), from a single piece or laminate such as titanium silicide (TiSi) Become. 埋設金属6(図1参照)および、導通用金属16(図2参照)も同様である。 Embedded metal 6 (see FIG. 1) and, conduction metal 16 (see FIG. 2) is similar.
【0056】 [0056]
支柱3、4は、絶縁物製の場合、SiO 、SiO 、SiOF、アモルファスフルオロカーボン(a−C:F)などの低誘電率の物質であることが好ましい。 Struts 3 and 4, the case made of an insulating material, SiO x N x, SiO x , SiOF, amorphous fluorocarbon (a-C: F) to be a material having a low dielectric constant such preferred. また、上層配線を支えうる強度を確保しうるものであることが好ましい。 Further, it is preferable as it can secure the strength to support the upper layer wiring.
【0057】 [0057]
導電体により成形された支柱53、56(図3参照)は、上下層配線1、2と同様に、アルミニウム(Al)、アルミニウム合金、銅(Cu)、タングステン(W)、タングステンシリサイド(WSi)、窒化チタン(TiN)、チタンシリサイド(TiSi)などの単体又は積層体からなる。 Conductor posts are formed by 53 and 56 (see FIG. 3), similar to the upper and lower layer wiring 1, aluminum (Al), aluminum alloy, copper (Cu), tungsten (W), tungsten silicide (WSi) , titanium nitride (TiN), made from a single piece or laminate such as titanium silicide (TiSi).
【0058】 [0058]
層間絶縁膜7は、たとえば、プラズマ酸化膜またはバイアススパッタ酸化膜などの酸化膜である。 Interlayer insulating film 7, for example, an oxide film such as a plasma oxide film or bias sputtered oxide film.
【0059】 [0059]
なお、層間絶縁膜7を介して上下層配線1、2が順次積み重ねられた多層構造のものでは、図4に示されるように、層間絶縁膜7中に、導通用の金属17が埋設される。 Note that the intended multilayered structure in which upper and lower layer wiring 1 and 2 are sequentially stacked over the interlayer insulating film 7, as shown in FIG. 4, in the interlayer insulating film 7, a metal 17 is embedded for conducting . また、図示されないが、第二支柱3及び層間絶縁膜7内に金属を埋設させ、上層配線2とさらにその上の上層配線2を接続してもよい。 Although not illustrated, the metal is embedded in the second support column 3 and the interlayer insulating film 7 may be connected further upper layer wiring 2 thereon and the upper layer wiring 2.
【0060】 [0060]
図4は、本発明の半導体装置の第4の実施形態を示しており、層間絶縁膜7に貫通孔8が設けられ、直下のシリコン基板9に設けられた素子間分離用凹部10と貫通孔8は連通している。 Figure 4 shows a fourth embodiment of the semiconductor device of the present invention, the through-hole 8 is formed in the interlayer insulating film 7, an element isolation recess 10 provided on the silicon substrate 9 immediately below the through-hole 8 is communicated. 素子間分離用凹部10は、素子間の絶縁性を高めるためのものであり、空間5と同様に、絶縁物で埋められているよりも、空間、または、真空に近い空間であることが好ましい。 Element separating recess 10 is intended to enhance the insulation between elements, like the space 5 than are filled with an insulating material, the space or, preferably a space near vacuum . 貫通孔8は、素子間分離用凹部10を形成するために設けられる。 Through hole 8 is provided for forming an element isolation recess 10.
【0061】 [0061]
図5は、本発明の半導体装置の第5の実施形態を示しており、図4に示される半導体装置に加えて、さらに、素子間分離用凹部10の表面に耐エッチング膜11が形成されている。 Figure 5 shows a fifth embodiment of the semiconductor device of the present invention, in addition to the semiconductor device shown in FIG. 4, further, the anti-etching film 11 is formed on the surface of the element isolation recess 10 there. 耐エッチング膜11は、製造過程で、凹部10が侵食されないようにするためのものである。 Anti-etching film 11, the manufacturing process is intended to recess 10 from being eroded.
【0062】 [0062]
耐エッチング膜11としては、SiO 、SiO がある。 The anti-etching film 11, there is SiO x N x, SiO x. この耐エッチング膜11は、層間絶縁膜をエッチングする際のレジストマスクを剥離せずに適切な条件で酸素プラズマ照射を行なうことにより形成できる。 The anti-etching film 11 may be formed by performing the oxygen plasma irradiation under appropriate conditions without removing the resist mask for etching the interlayer insulating film.
【0063】 [0063]
次に、図6及び図7に基づいて、本発明の半導体装置の第1の実施形態(図1参照)、及び第2の実施形態(図2参照)の製造方法を説明する。 Next, with reference to FIGS. 6 and 7, the first embodiment (see FIG. 1) of the semiconductor device of the present invention, and a manufacturing method of the second embodiment (see FIG. 2) will be described.
【0064】 [0064]
図6において、まず、(a)層間絶縁膜7上に下層配線1を形成する。 6, first, to form a lower layer wiring 1 on (a) the interlayer insulating film 7. この(a)工程では、たとえば、アルミニウム合金、銅など前述した材料の単体又は積層体を、パターニング後エッチングするなどして下層配線1を形成する。 In this step (a), for example, an aluminum alloy, a single or a laminate of the above-mentioned materials such as copper, such as by etching after the patterning to form the lower wiring 1. その形成には、たとえば、DCマグネトロンスパッタ装置を用いて、DC電圧を約−1kW、使用ガスをAr(プラズマイオン)、その流量を約0.1リットル毎分(ただし、以下すべて標準状態(0℃、0.1MPa(1atm))における体積である)、反応室内の圧力を約3Paとし、ターゲットをAlとする。 Its formation, for example, by using a DC magnetron sputtering apparatus, about -1kW a DC voltage, the use gas Ar (plasma ions), the flow rate of about 0.1 liters per minute (although, hereinafter all of the standard state (0 ° C., the volume of 0.1MPa (1atm))), the pressure in the reaction chamber to about 3 Pa, the target and Al. その後、スパッタで形成されたAl薄膜の余分な部分をレジストマスクの形成とその後のメタルエッチング(異方性ドライエッチング)などで除去し、Al配線(下層配線)を得る。 Then, unnecessary portions of the Al thin film formed by sputtering was removed like resist mask formation and subsequent metal etching (anisotropic dry etching), to obtain Al wiring (lower wiring). また、この他にも、CVD法、めっき法なども可能である。 Also, In addition also, CVD method, it is also possible, such as a plating method. なお、上層配線も同様に形成することができる。 Incidentally, it is possible to the upper layer wiring is also formed in the same manner. さらに、コンタクトホールに金属を埋設するにも前記方法が有効である。 Furthermore, the method also to embed the metal in the contact hole is effective.
【0065】 [0065]
次に、(b)下層配線1を覆うように犠牲層22を形成する。 Next, a sacrificial layer 22 so as to cover the (b) lower-layer wiring 1. 犠牲層22は、たとえば、アモルファスシリコンを成膜して形成する。 Sacrificial layer 22, for example, an amorphous silicon is deposited. この成膜は、たとえば、減圧CVD装置により、使用ガスをSiH とAr(またはH )として、SiH の流量を約0.05〜0.2リットル毎分、Arの流量を約0.5〜2リットル毎分とし、反応室内の圧力を数10Pa、基板温度を約350℃以下150℃以上とする。 This film formation, for example, by low pressure CVD apparatus, a gas used as SiH 4 and Ar (or H 2), a flow rate of about 0.05 to 0.2 l per minute of SiH 4, about the flow rate of Ar 0. and 5-2 liters per minute, the number 10Pa the pressure in the reaction chamber, and a substrate temperature of about 350 ° C. or less 0.99 ° C. or higher.
【0066】 [0066]
次に、(c)犠牲層22をCMP(ケミカルメカニカルポリッシング(Chemical Mechanical Polishing))などの方法で平坦化したのち、フォトレジストマスク23を形成する。 Next, (c) a sacrificial layer 22 after planarization of a method such as CMP (chemical mechanical polishing (Chemical Mechanical Polishing)), a photoresist mask 23.
【0067】 [0067]
次に、(d)マスク23で覆われていない部分の犠牲層24をエッチングで取り除く。 Then removed by etching the sacrificial layer 24 which is not covered by (d) the mask 23. このエッチングは、異方性エッチングであることが、寸法制御の観点から好ましく、たとえば、ICP−RIE装置(誘導性結合プラズマ−反応性イオンエッチング(Inductively Coupled Plasma−Reactive Ion Etching))により、コイルを約1200W、プラテンを約30Wにし、反応室内の圧力を約2.67Pa、SF とフルオロカーボンガスをそれぞれ約0.1リットル毎分と約0.05リットル毎分の流量で用いることが好ましい。 This etching, it is anisotropic etching, from the viewpoint of dimensional control, for example, ICP-RIE device - by (inductive coupled plasma reactive ion etching (Inductively Coupled Plasma-Reactive Ion Etching)), the coil about 1200 W, platens to about 30 W, a pressure of about 2.67Pa reaction chamber, is preferably used at a flow rate of SF 6 and about 0.1 liters per minute the fluorocarbon gas respectively about 0.05 liters per minute.
【0068】 [0068]
次に、図7において、(e)マスク23を取り除いてから、掘り下げられた犠牲層の部分24に絶縁膜を埋め込んで支柱25を形成する。 Next, in FIG. 7, to form the pillar 25 is embedded (e) after removing the mask 23, the portion 24 of the dug-down sacrificial layer insulating film. 支柱25の形成には、SiO 膜成膜が好ましい。 The formation of the post 25, SiO 2 film formation is preferred. この成膜は、ECR−CVD装置(Electron Cyclotron Resonance plasma−CVD装置)により、μ波パワーを約1kW、コイル電流を約20A、使用ガスをSiH とO とArとして、その流量をそれぞれ約0.01リットル毎分と約0.02リットル毎分と約0.05リットル毎分とし、反応室内の圧力を、数×10 −1 Pa、基板温度を、約300℃以上450℃以下、RFパワーを約200Wとする。 The film formation by ECR-CVD apparatus (Electron Cyclotron Resonance plasma-CVD apparatus), about 1kW the μ-wave power, about 20A coil current, the gas used as SiH 4, O 2 and Ar, about the flow rate, respectively to 0.01 liters per minute and about 0.02 liters per minute and about 0.05 liters per minute, the pressure in the reaction chamber, the number × 10 -1 Pa, a substrate temperature of about 300 ° C. or higher 450 ° C. or less, RF the power to about 200W.
【0069】 [0069]
次に、(f)前記工程で形成された支柱25および残りの犠牲層22の上にフォトレジストマスク27を形成し、異方性エッチングを行うことによりコンタクトホール26を形成する。 Next, a contact hole 26 by performing (f) forming a photoresist mask 27 on the strut formed in step 25 and the remaining sacrificial layer 22, an anisotropic etching. この場合の異方性エッチングは、支柱25の材質にもよるが、前述のように、SiO 膜で形成している場合には、SiO 膜の異方性エッチングを行う。 Anisotropic etching in this case, depending on the material of the struts 25, as described above, when forming in the SiO 2 film, anisotropic etching of the SiO 2 film. これは、たとえば、ICP−RIE装置により、コイルを約1000W、プラテンを約500Wにし、反応室内の圧力を約0.33Pa、フルオロカーボンガスを標準状態で約0.02リットル毎分の流量で用いる。 This, for example, by ICP-RIE apparatus, a coil about 1000W, to about 500W platen, about 0.33Pa the pressure in the reaction chamber, is used at a flow rate of about 0.02 liters per minute fluorocarbon gas in the standard state. なお、図示しないがコンタクトホールは支柱25内だけに限らず、必要ならば、犠牲層22に形成してもよい。 Although illustration is not but the contact hole is not limited to only strut 25 within, if necessary, it may be formed on the sacrificial layer 22. その場合には、支柱25と犠牲層22の両方の材料を考慮して製法が決定される。 In this case, process is determined in consideration of both the material of the strut 25 and the sacrificial layer 22.
【0070】 [0070]
次に、(g)フォトレジストマスク27を取り除いてから、金属6をコンタクトホール26に埋め込む。 Next, eliminate the (g) the photoresist mask 27, embedding a metal 6 in the contact hole 26. この埋め込みは、ECR−CVD装置により、μ波パワーを約1kW、コイル電流を約20A、使用ガスをWF とH とArとして、その流量をそれぞれ約0.01リットル毎分と約0.02リットル毎分と約0.05リットル毎分とし、反応室内の圧力を、約0.7Pa、基板温度を、約300℃以上450℃以下、RFパワーを約200Wとする。 This embedding by ECR-CVD apparatus, about 1kW the μ-wave power, about 20A coil current, as a WF 6 using gas H 2 and Ar, about 0 and its flow rate of about 0.01 liters per minute, respectively. and 02 liters per minute and about 0.05 liters per minute, the pressure in the reaction chamber, about 0.7 Pa, the substrate temperature, about 300 ° C. or higher 450 ° C. or less, the RF power of about 200 W.
【0071】 [0071]
次に、(h)上層配線2を形成する。 Next, a (h) upper layer wiring 2. 上層配線2は、前述した下層配線1と同様の材料で同様の方法により形成することができるが、1つの半導体装置で下層配線1と上層配線2の材料と製法を異ならせてもよい。 Upper layer wiring 2 can be formed by the same method with the same material as the lower layer wiring 1 described above, may have different lower layer wiring 1 and the upper wiring 2 of the material and the production process in a single semiconductor device.
【0072】 [0072]
次に、(i)犠牲層22のエッチングにより空間5を形成する。 Then, a space 5 by etching (i) the sacrificial layer 22. これには、等方性エッチングが、上層配線下や上下層間のエッチングを容易にするという観点から好ましい。 This includes isotropic etching, from the viewpoint of facilitating the etching of the upper layer wiring under and upper and lower layers. たとえば、SF プラズマを使用して、ICP(誘導性結合プラズマ)条件では、コイルを約600W、プラテンを約5Wにし、反応室内の圧力を約2.7Pa、使用ガスと流量をSF 、約0.1リットル毎分とすることが好ましい。 For example, by using SF 6 plasma, the ICP (inductively coupled plasma) conditions, about 600W coils, the platen about 5W, about 2.7Pa the pressure in the reaction chamber, SF 6 using gas and flow rate, about is preferably 0.1 liters per minute. また、ECR条件では、ECR−CVD装置による、μ波パワーを約1kW、コイル電流を約20A、使用ガスのSF とArの流量を、約0.05リットル毎分と約0.05リットル毎分、反応室内の圧力を約0.7Pa、基板温度を、約300℃以上450℃以下とする。 Also, in the ECR conditions, by ECR-CVD apparatus, about 1kW the μ-wave power, about 20A coil current, the flow rate of SF 6 and Ar gas used, each with each about 0.05 liters to about 0.05 liters min, about the pressure in the reaction chamber 0.7 Pa, the substrate temperature to about 300 ° C. or higher 450 ° C. or less.
【0073】 [0073]
なお、上記犠牲層22を除去するための等方性エッチングには、XeF ガス使用することもできる。 Note that the isotropic etching for removing the sacrificial layer 22, it is also possible to use XeF 2 gas. その場合には、反応室内の圧力は、約0.4Pa以下とする。 In that case, the pressure in the reaction chamber is more than about 0.4 Pa.
【0074】 [0074]
前述の(g)工程(埋設金属6の形成)と(h)工程(上層配線2の形成)は同時に行うことができる。 Described above and (g) step (formation of buried metal 6) (h) step (formation of the upper layer wiring 2) can be performed simultaneously. その場合、埋設金属6と上層配線2の材料は、アルミニウム(Al)、アルミニウム合金、銅(Cu)、タングステン(W)、タングステンシリサイド(WSi)、窒化チタン(TiN)、チタンシリサイト(TiSi)などの単体又は積層体で、スパッタ法もしくはCVD法により形成する。 In that case, the material of the buried metal 6 and the upper wiring 2, aluminum (Al), aluminum alloy, copper (Cu), tungsten (W), tungsten silicide (WSi), titanium nitride (TiN), titanium silicide (TiSi) alone or laminate such as is formed by the sputtering method or the CVD method.
【0075】 [0075]
なお、本発明では、犠牲層を、前述のアモルファスシリコンの成膜によるものに限らない。 In the present invention, the sacrificial layer is not limited to a film formation aforementioned amorphous silicon. たとえば、レジスト(型番AZ1350)を犠牲層とすることもできる。 For example, it may be a sacrificial layer of resist (model number AZ1350). その場合のレジストエッチングにも等方性、異方性のどちらを用いることもできる。 It is also possible to use the isotropic to resist etching of the case, either anisotropy. 等方性エッチングを用いる場合、その条件は、たとえば、コイル約600W、プラテン約10W、反応室内の圧力約5.32Pa、使用ガスと流量をO 、約0.03リットル毎分とする。 When using the isotropic etching, the conditions, for example, a coil about 600W, the platen about 10 W, reaction chamber pressure of about 5.32 Pa, using gas and flow rate O 2, and about 0.03 liters per minute. また、異方性エッチングの場合には、コイル約600W、プラテン約15W、反応室内の圧力約0.27Pa、使用ガスと流量O 、約0.02リットル毎分とする。 In the case of anisotropic etching, the coils about 600W, the platen about 15W, the reaction chamber pressure of about 0.27 Pa, using gas and flow rate O 2, and each about 0.02 liters. そのほかにも、従来から用いられている方法を適宜使用することができる。 Besides that, it is possible to suitably use a method which has been conventionally used.
【0076】 [0076]
次に、本発明の半導体装置の第3の実施形態(図3参照)の製造方法を説明する。 Next, explaining the manufacturing method of the third embodiment of the semiconductor device of the present invention (see FIG. 3). この半導体装置の製造方法の前半部分は、図6に示される(a)工程〜(d)工程と同様である。 First part of a method of manufacturing the semiconductor device is similar to the step (a) ~ (d) the steps shown in FIG. 後半部分、(e−1)工程、(h)工程及び(i)工程を図8に基づいて説明する。 Second part will be described with reference to FIG. 8 (e-1) step, (h) step and step (i).
【0077】 [0077]
図8において、(e−1)マスク23(図6参照)を取り除いてから、掘り下げられた犠牲層の部分24に、導電体を埋め込んで支柱28を形成する。 8, to form the (e-1) a mask 23 after removing (see FIG. 6), the portion 24 of the dug-down sacrificial layer, posts 28 by filling a conductor. この導電性を有する支柱28は、上下層配線1、2と同様の材料で同様の方法により形成することができる。 Strut 28 having the conductivity can be formed by the same method with the same material as the upper and lower layer wiring 1 and 2. 続いて、(h)上層配線2を形成する。 Subsequently, a (h) upper layer wiring 2. この上層配線2も同様に、前述した下層配線1と同様の材料で同様の方法により形成することができる。 The upper layer wiring 2 can likewise be formed by the same method with the same material as the lower layer wiring 1 described above. (i)犠牲層22のエッチングにより空間5を形成する工程も図7と同様である。 (I) forming a space 5 by etching of the sacrificial layer 22 is the same as FIG.
【0078】 [0078]
図8における製造方法では、(e−1)の支柱28を形成する工程と、(h)の上層配線2を形成する工程を同時に行うことができる。 In the production method in Figure 8, it is possible to perform a step of forming a post 28 (e-1), a step of forming an upper layer wiring 2 (h) at the same time.
【0079】 [0079]
また、図8における製造工程では、図7における上下層配線1、2間を電気的に接続するための金属6を埋設するための工程(f)および(g)が省略される。 In the manufacturing process in FIG. 8, step (f) and for embedding the metal 6 for electrically connecting the upper and lower layer wiring 1 and 2 in shown in FIG. 7 (g) is omitted.
【0080】 [0080]
次に、素子間分離用凹部10(図4及び図5参照)を形成する工程を図9乃至図12に基づいて説明する。 Next, a description will be given of a step of forming an element isolation recess 10 (see FIGS. 4 and 5) in FIGS. 9 to 12. 素子間分離用凹部10を形成する方法は2つある。 A method of forming an element isolation recess 10 is twofold. 第1の方法は、犠牲層22を取り除くときにこれと同時にエッチングする方法である。 The first method is a method of simultaneously etching and this when removing the sacrificial layer 22. 第2の方法は、層間絶縁膜7と同時にエッチングする方法である。 The second method is a method of etching simultaneously with the interlayer insulating film 7. 第1の方法では、犠牲層22を除去するためには、等方性エッチングが用いられるため、凹部の深さの正確な制御は難しいが、前述した図6及び図7に示される製造工程、または、図6及び図8に示される工程に、容易に加えられる。 In the first method, in order to remove the sacrificial layer 22, since the isotropic etching is used, but it is difficult precise control of the depth of the recess, manufacturing process shown in FIGS. 6 and 7 described above, or, the steps shown in FIGS. 6 and 8, are easily added. 第2の方法では、層間絶縁膜7に貫通孔8を形成するときに異方性エッチングを用いることにより、凹部の深さの正確な制御を行うことができるが、最終工程(i)で犠牲層22を取り除くときに、凹部が侵食されないよう気をつけなければならない。 In the second method, sacrificed by using an anisotropic etching when forming the through-holes 8 in the interlayer insulating film 7, it is possible to perform accurate control of the depth of the recess, the final step (i) when you remove the layer 22, care must be taken so that the recess is not eroded. そこで、図5に示される第5の実施形態のように、耐エッチング膜11が設けられ、最終工程(i)に備えて凹部10の内面を保護している。 Therefore, as in the fifth embodiment shown in FIG. 5, it is provided anti-etching film 11 to protect the inner surface of the recess 10 in preparation for the final step (i).
【0081】 [0081]
図9及び図10は、前述の第1の方法、つまり、図4に示される第4の実施形態の製造方法を示すものである。 9 and 10, the first method described above, i.e., illustrates a manufacturing method of the fourth embodiment shown in FIG.
【0082】 [0082]
図9において、シリコン基板9の上には、層間絶縁膜7が設けられている。 9, on a silicon substrate 9, the interlayer insulating film 7 is provided. 金属17は、素子と下層配線1を電気的に接続させるために層間絶縁膜7内に適宜埋設されている。 Metal 17 is embedded properly in the interlayer insulating film 7 in order to electrically connect the element and the lower wiring 1. (a)下層配線1を形成する工程は、図6と同様である。 (A) forming a lower layer wiring 1 is the same as FIG.
【0083】 [0083]
次に、(a−1)層間絶縁膜7直下のシリコン基板9の素子間分離用凹部形成領域10aを露出させるため、この上方にあたる部分7aを除いて、層間絶縁膜7と下層配線1をフォトレジストマスク等のマスク30で覆う。 Next, (a-1) to expose the element isolation recess forming region 10a of the silicon substrate 9 directly under the interlayer insulating film 7, with the exception of the upper portion corresponding 7a, photo interlayer insulating film 7 and the lower wiring 1 resist covered with a mask 30 such as a mask.
【0084】 [0084]
次に、(a−2)層間絶縁膜7をエッチングする。 Next, to etch the (a-2) an interlayer insulating film 7. エッチングは、異方性エッチングで、ICP−RIEにより、コイル約1000W、プラテン約500W、反応室内の圧力約0.33Pa、使用ガスはフルオロカーボンガスで、その流量は、約0.02リットル毎分の状態で行なうことができる。 Etching by anisotropic etching, by ICP-RIE, a coil about 1000W, the platen about 500 W, reaction chamber pressure of about 0.33 Pa, the gas used is a fluorocarbon gas, its flow rate, per about 0.02 liters it can be carried out in the state.
【0085】 [0085]
次に、(a−3)マスク30を除去する。 Then removed (a-3) the mask 30. 層間絶縁膜7に貫通孔8が形成されており、シリコン基板9の素子間分離用凹部形成領域10aが露出している。 An interlayer insulating film 7 in the through hole 8 is formed, the element isolation recess forming region 10a of the silicon substrate 9 is exposed.
【0086】 [0086]
続いて、図10の(b)工程〜(h)工程は、図6及び図7のそれと同様であるが、最終の(i−1)工程では、等方エッチングが行われ、犠牲層22の除去とともに、露出した素子間分離用凹部形成領域10aからシリコン基板9が掘り下げられ、素子間分離用凹部10が形成される。 Then, (b) step ~ (h) the step of FIG. 10 is similar to that of FIGS. 6 and 7, in the final step (i-1), isotropic etching is performed, the sacrificial layer 22 with the removal, the silicon substrate 9 is dug from the exposed device isolation recesses forming region 10a, the element isolation recess 10 is formed.
【0087】 [0087]
図11及び図12は、前述の第2の方法、つまり、図5に示される第5の実施形態の製造方法を示している。 11 and 12, the second method described above, that is, show a manufacturing method of the fifth embodiment shown in FIG. 図11の(a)工程は、図6および図9と同様である。 (A) the step of FIG. 11 is similar to FIG. 6 and FIG.
【0088】 [0088]
次に、図11において、(a−1−1)シリコン基板9に素子間分離用凹部10を形成するため、この上方にあたる部分7aを除いて、層間絶縁膜7と下層配線1をフォトレジストマスク等のマスク30で覆う。 Next, in FIG. 11, (a-1-1) for forming an element isolation recess 10 on the silicon substrate 9, with the exception of the upper portion corresponding 7a, photoresist mask an interlayer insulating film 7 and the lower wiring 1 covered with a mask 30 and the like.
【0089】 [0089]
次に、(a−2−1)層間絶縁膜7およびその直下のシリコン基板9をエッチングして素子間分離用凹部を形成する。 Next, a (a-2-1) interlayer insulating film 7 and the silicon substrate 9 is etched recess for separation between the elements below it. エッチングは、図9の(a−2)工程と同様に、異方性エッチングであるが、素子間分離用凹部10の深さが所定のものとなるように、適宜制御される。 Etching, like the (a-2) the step of FIG. 9, although an anisotropic etching, so that the depth of the element isolation recess 10 has a predetermined one, are controlled appropriately.
【0090】 [0090]
次に、(a−2−2)素子間分離用凹部10の内面に耐エッチング膜11を形成する。 Then, a etching resistant film 11 on the inner surface of the (a-2-2) element separating recess 10. 耐エッチング膜11の材料としては、SiO 、SiO などがある。 As the material of the anti-etching film 11, SiO x N x, and the like SiO x. この耐エッチング膜11は、層間絶縁膜7をエッチングする際のレジストマスク30を剥離せずに適切な条件で酸素プラズマ照射を行なうことにより形成できる。 The anti-etching film 11 may be formed by performing the oxygen plasma irradiation under appropriate conditions without removing the resist mask 30 for etching the interlayer insulating film 7. 層間絶縁膜7に貫通孔8を形成する際は、異方性エッチングを用いるので、素子間分離用凹部10の深さを制御することが容易で、優れた半導体装置を精度よく製造することができる。 When forming the through-holes 8 in the interlayer insulating film 7, since use of anisotropic etching, it is easy to control the depth of the element isolation recess 10, be manufactured accurately superior semiconductor device it can.
【0091】 [0091]
次に、図12において、(a−3−1)マスク30を除去する。 Next, in FIG. 12, to remove the (a-3-1) mask 30. 以下、(b)工程〜(i)工程まで、図6及び図7に示される(b)工程〜(i)工程と同様であるが、最終の(i)工程では、耐エッチング膜11により、犠牲層22を取り除くときの等方エッチングで、素子間分離用凹部10近辺の半導体素子が悪影響を受けることがない。 Hereinafter, (b) to step ~ (i) step is similar to step (b) ~ (i) steps shown in FIGS. 6 and 7, in the final step (i), the etching resistant film 11, in isotropic etching when removing the sacrificial layer 22, it is not adversely affected the semiconductor device of the separation recesses 10 around inter-element.
【0092】 [0092]
前述の製法の実施形態において、減圧CVD法やECR−CVD法を用いているが他のCVD法(熱CVD法(常圧CVD法)、プラズマCVD法、光−CVD法、ICP(誘導性結合プラズマ)−CVD法、ヘリコン−CVD法、SWP(表面波プラズマ)−CVD法、その他のCVD法、その他のHDP(高密度プラズマ)−CVD法)を用いても効果は同じである。 The aforementioned embodiment of the method, but using the low pressure CVD method or ECR-CVD method other CVD methods (thermal CVD method (atmospheric pressure CVD), plasma CVD, optical -CVD method, ICP (inductive coupling plasma) -CVD method, helicon -CVD method, SWP (surface wave plasma) -CVD method, other CVD methods, effect using other HDP (high density plasma) -CVD method) are the same. また、CVD法の代わりにスパッタ法やめっき法を用いても効果は同じである。 Moreover, even with a sputtering method or a plating method instead of the CVD method effect is the same. さらに、エッチング法においても本実施形態では、ICP―RIE法を用いているが、他のRIE法(前述のCVD法で使用されているプラズマ法を用いたRIE法、DRM−RIE法)を用いても効果は同じである。 Furthermore, in the present embodiment uses an ICP-RIE method, using other RIE method (RIE method using a plasma method, which is used in the CVD method described above, DRM-RIE method) in the etching process even if the effect is the same.
【0093】 [0093]
本発明では、さらに、図13及び図14に示されるように、前述した空間5に、ゲッタリング材50を配置し、最上層の配線の上にキャンピング層52を設けることにより、空間5からアウトガスを除去し、空間の真空度を高めることができる。 In the present invention, further, as shown in FIGS. 13 and 14, the space 5 described above, by placing the gettering material 50, providing a camping layer 52 on the uppermost wiring, outgassing from the space 5 was removed, it is possible to increase the degree of vacuum space. 図13および図14は、図1に示される第1の実施形態の空間5にゲッタリング材50を配置したものであるが、当然ながら、図2乃至図5に示される実施形態の空間5にも同様に配置することができる。 13 and 14, but is obtained by placing the gettering material 50 in the space 5 of the first embodiment shown in FIG. 1, of course, the space 5 of the embodiment shown in FIGS. 2-5 it can also be arranged in the same manner. 製法も同様である。 Process is the same. そのうち、図4に示される実施形態の空間5にゲッタリング材50を設けたものについては、図20においてその構造および製法を説明する。 Among them, the ones in which a gettering material 50 in the space 5 of the embodiment shown in FIG. 4, illustrating the structure thereof and manufacturing method in FIG. 20.
【0094】 [0094]
図13において、ゲッタリング材50は、層間絶縁膜7の上に設けられている。 13, the gettering material 50 is provided on the interlayer insulating film 7. 図14において、ゲッタリング材50は、支柱51の上に設けられている。 14, the gettering material 50 is provided on the column 51. 支柱51は、絶縁物でも導電体でもよい。 Column 51 may be a conductor in the insulating material. 空間5は、キャッピング層が設けられて半導体装置が完成した場合には、気密に閉じられた空間となる。 Space 5 is capping layer is provided a semiconductor device when completed, the closed space airtight. したがって、ゲッタリング材50のように、気体分子を吸着する作用を有する物質を配置することによって、もともと空間5に存在する気体や、半導体装置の完成後に材料から排出される気体(アウトガス)を吸着して空間5から排除し、空間5の真空度を上げることができる。 Therefore, as in the gettering material 50, the suction by placing a substance having an action to adsorb gas molecules, originally and gas present in the space 5, the gas (out gas) discharged from the material after completion of the semiconductor device and excluded from the space 5, it is possible to increase the degree of vacuum space 5. 真空度を上げることによって、配線間のガスの誘電率を低減し、結果として配線間容量のさらなる低減を図ることができる。 By increasing the vacuum degree, reduce the dielectric constant of the gas between the wires, it is possible to further reduce the capacitance between wirings as the result. また、腐食性ガスを排除することもできるので、半導体装置の延命化を図ることができる。 Further, since it is also possible to eliminate the corrosive gas, it is possible to prolong life of the semiconductor device.
【0095】 [0095]
ゲッタリング材としては、バリウム、マグネシウム、カルシウム、チタン、タンタル、ジルコニウム、バナジウム、イットリウムなどがあるが、本発明では、配線間への配置のしやすさと、製法上の観点から、チタン、ジルコニウム、イットリウムなどを用いることが好ましい。 The gettering material, barium, magnesium, calcium, titanium, tantalum, zirconium, vanadium, and the like yttrium, in the present invention, and the ease of placement into between wires, from the viewpoint of production process, titanium, zirconium, it is preferable to use, such as yttrium. これらは、配置に際して、表面の面積が最も広くなるような形状で置かれることが好ましい。 These, upon arrangement, it is preferable that the area of ​​the surface is placed in the most widely made shape. さらに、チタンを用いた場合、空間5を形成する際に犠牲層22の除去のための等方エッチングに使用されるプラズマは、SF ガスであることが好ましい。 Furthermore, when using titanium, plasma used isotropic etching for removal of the sacrificial layer 22 when forming the space 5 is preferably a SF 6 gas.
【0096】 [0096]
キャッピング層52は、絶縁性の膜であり、その材料は、二酸化ケイ素(SiO )のほか、フッ素(F)もしくはカーボン(C)含有酸化膜(SiOF、SiOC)、有機SOG、多孔質SOG、有機ポリマー、アモルファスフルオロカーボン(a−C:F)、窒化ケイ素(SiN)などが好ましい。 Capping layer 52 is an insulating film, the material, in addition to silicon dioxide (SiO 2), fluorine (F) or carbon (C) containing oxide film (SiOF, SiOC), organic SOG, porous SOG, organic polymers, amorphous fluorocarbon (a-C: F), such as silicon nitride (SiN) are preferable.
【0097】 [0097]
次に、図15〜図17に基づいて、図13に示される半導体装置(第6の実施形態)の製法を説明する。 Next, based on FIGS. 15-17, describing the preparation of semiconductor device shown in FIG. 13 (sixth embodiment).
【0098】 [0098]
図15において、(a)下層配線2を形成する工程は、図6と同様である。 15, steps of: (a) forming a lower wiring 2 is similar to FIG. 次に、ゲッタリング材50を、層間絶縁膜7上の適宜な位置に配するために、(a−I−1)レジスト膜31aを塗布・硬化させ、(a−I−2)レジスト露光によりパターニングし、フォトレジストマスク31を形成する。 Next, a gettering material 50, in order to arrange the appropriate position on the interlayer insulating film 7, (a-I-1) resist film 31a is applied and cured, by (a-I-2) resist exposure It is patterned to form a photoresist mask 31. 次に、(a−II)ゲッタリング膜32を形成する。 Next, a (a-II) gettering film 32. この形成には、スパッタ法が好ましく、たとえば、チタンをターゲットにしてアルゴンのプラズマ下で行う。 The formation is preferably a sputtering method, for example, carried out in a plasma under argon with a titanium target. ゲッタリング膜32が適当な厚さになったところで、(a−III)マスク31を除去する。 When the gettering layer 32 becomes an appropriate thickness, to remove the (a-III) mask 31. 以下、図16及び図17において、(b)工程〜(i)工程は、図6及び図7に示されている(b)工程〜(i)工程と同様である。 Hereinafter, in FIG. 16 and FIG. 17, (b) step ~ (i) steps are the same as shown in FIGS. 6 and 7 (b) step ~ (i) step.
【0099】 [0099]
キャッピング層52は、図17の(i)工程で、空間5にゲッタリング材50が形成されたあとの(j)工程で、最上層の上層配線2を覆うように形成される。 Capping layer 52 is a step (i) of FIG. 17, in step (j) after gettering material 50 in the space 5 is formed, it is formed so as to cover the upper wiring 2 of the top layer. キャッピング層52は、たとえば、SiO を成膜して形成する。 Capping layer 52 is formed, for example, by forming a SiO 2. この成膜は、たとえば、減圧CVD装置により、使用ガスをSiH とO (またはNO )として、SiH の流量を約0.05〜0.2リットル毎分、O の流量を約0.6〜2リットル毎分とし、反応室内の圧力を約130Pa、基板温度を約350℃以下150℃以上とする。 This film formation, for example, by low pressure CVD device, about the gas used as SiH 4 and O 2 (or NO 2), a flow rate of about 0.05 to 0.2 liters per minute of SiH 4, the flow rate of O 2 and 0.6 to 2 liters per minute, about 130Pa the pressure in the reaction chamber, and a substrate temperature of about 350 ° C. or less 0.99 ° C. or higher.
【0100】 [0100]
なお、図15は、上層配線2を形成したあとで、これと同層にゲッタリング材50を配設しているが、この(a)工程の前に、ゲッタリング材を配設する工程(I)〜(III)を配してもよい。 Incidentally, FIG. 15, after the formation of the upper wiring 2, steps has been arranged gettering material 50 to the same layer, prior to the step (a), to dispose the getter material ( I) may be arranged - the (III).
【0101】 [0101]
さらに、図18及び図19に基づいて、図14に示される半導体装置(第7の実施形態)の製法を説明する。 Furthermore, with reference to FIGS. 18 and 19, for explaining the production method of the semiconductor device shown in FIG. 14 (seventh embodiment). 支柱51は、図6及び図7に示される支柱25の形成工程と同様であり、前半の(a)工程〜(h)工程に至る工程は、図6及び図7と同様である。 Column 51 is the same as the step of forming the post 25 shown in FIGS. 6 and 7, steps leading to the first half of the step (a) ~ (h) steps are the same as FIGS.
【0102】 [0102]
図18において、(h−I−1)レジスト膜31aを塗布・硬化させ、(h−I−2)レジスト露光によりパターニングし、フォトレジストマスク31を形成する。 In FIG. 18, (h-I-1) resist film 31a is applied and cured, patterned by (h-I-2) resist exposure to form a photoresist mask 31. 次に、(h−II)ゲッタリング膜32を形成する。 Next, a (h-II) gettering film 32. この形成は、前述の(a−II)工程と同様である。 This formation is the same as described above (a-II) process. ゲッタリング膜32が適当な厚さになったところで、図19に示されるように、(h−III)工程でマスク31を除去する。 When the gettering layer 32 becomes an appropriate thickness, as shown in FIG. 19, the mask is removed 31 (h-III) process. 次に、犠牲層22を除去する工程は、図7に示される(i)工程と同様であり、図14に示されるように、空間5に設けられた支柱51上にゲッタリング材50が設けられる。 Next, the step of removing the sacrificial layer 22 is the same as (i) the steps shown in FIG. 7, as shown in FIG. 14, the gettering material 50 is provided on the support column 51 provided in the space 5 It is. 続いて、(j)工程に示されるように、最上層の上層配線2を覆うようにキャッピング層52が、図17の(j)工程と同様に形成される。 Subsequently, as shown in step (j), the capping layer 52 to cover the upper wiring 2 of the uppermost layer are formed similarly to the step (j) of FIG. 17.
【0103】 [0103]
なお、図18及び図19の製造方法では、上層配線2が形成される(h)工程の後でゲッタリング材50を所定の位置に配設するように、(h−I)、(h−II)および(h−III)工程が設けられているが、この(I)〜(III)のゲッタリング材配設工程は、上層配線2の形成と前後しても構わない。 In the manufacturing method of FIGS. 18 and 19, so as to dispose the getter material 50 in position after the upper layer wiring 2 is formed step (h), (h-I), (h- Although II) and (h-III) process is provided, the (I) ~ gettering material disposed steps (III) is may be before or after the formation of the upper layer wiring 2. したがって、図7に示される(g)工程で金属6枚切要のマスク27が取り除かれた後で、上層配線2を形成する前に、(g−I)、(g−II)および(g−III)工程として設けてもよい。 Thus, after the mask 27 of metal six Setsuyo is removed in step (g) shown in FIG. 7, before forming the upper wiring 2, (g-I), (g-II) and (g -III) may be provided as a step.
【0104】 [0104]
キャッピング層52は、図4又は図5に示されるように、素子間分離用凹部10と連続する空間5にも形成することができる。 Capping layer 52, as shown in FIG. 4 or 5 can also be formed in a space 5 which is continuous with the element isolation recess 10. その場合にも、ゲッタリング層50を形成する工程(I)〜(III)を、(g)工程又は(h)工程の後に挿入し、最後に(j)工程で、キャッピング層52を形成する。 Also in this case, the step of forming the gettering layer 50 (I) ~ (III), inserted after the step (g) or step (h), and finally with step (j), to form a capping layer 52 . たとえば、途中でゲッタリング層50が形成された場合、図10の(i−1)工程は、図20の(i−1)のようになる。 For example, if the gettering layer 50 is formed in the middle, (i-1) the step of FIG. 10 is as shown in Figure 20 of the (i-1). それに続いて、キャッピング層52を形成し、図20の(j)に示されるように、素子間分離用凹部10に連続する気密な空間5が形成される。 Subsequently, a capping layer 52 is formed, as shown in (j) of FIG. 20, the airtight space 5 consecutive inter-element isolation recess 10 is formed.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 図1は、本発明の半導体装置の第1の実施形態を示す断面図である。 FIG. 1 is a sectional view showing a first embodiment of a semiconductor device of the present invention.
【図2】 図2は、本発明の半導体装置の第2の実施形態を示す断面図である。 Figure 2 is a sectional view showing a second embodiment of a semiconductor device of the present invention.
【図3】 図3は、本発明の半導体装置の第3の実施形態を示す断面図である。 Figure 3 is a sectional view showing a third embodiment of a semiconductor device of the present invention.
【図4】 図4は、本発明の半導体装置の第4の実施形態を示す断面図である。 Figure 4 is a sectional view showing a fourth embodiment of the semiconductor device of the present invention.
【図5】 図5は、本発明の半導体装置の第5の実施形態を示す断面図である。 Figure 5 is a sectional view showing a fifth embodiment of the semiconductor device of the present invention.
【図6】 図6は、本発明の第1の実施形態の半導体装置の製造方法の前半部分である。 Figure 6 is a first part of the method of manufacturing the semiconductor device of the first embodiment of the present invention.
【図7】 図7は、図6の製造方法の続きの後半部分である。 FIG. 7 is a second half of the continuation of the manufacturing method of FIG. 6.
【図8】 図8は、本発明の第3の実施形態の半導体装置の製造方法を説明している。 Figure 8 describes a method of manufacturing the semiconductor device of the third embodiment of the present invention.
【図9】 図9は、本発明の第4の実施形態の半導体装置の製造方法の前半部分である。 Figure 9 is a first half of a manufacturing method of a semiconductor device according to a fourth embodiment of the present invention.
【図10】 図10は、図9の製法の続きの後半部分を示している。 FIG. 10 shows the latter part of the continuation of the process of FIG.
【図11】 図11は、本発明の第5の実施形態の半導体装置の製造方法の前半部分を示している。 Figure 11 shows the first half of the manufacturing method of the semiconductor device of the fifth embodiment of the present invention.
【図12】 図12は、図11の製法の後半部分を示す図である。 Figure 12 is a diagram illustrating the latter half part of the process of FIG. 11.
【図13】 図13は、本発明の半導体装置の第6の実施形態を示す断面図である。 Figure 13 is a sectional view showing a sixth embodiment of the semiconductor device of the present invention.
【図14】 図14は、本発明の第7の実施形態の半導体装置を示す断面図である。 Figure 14 is a sectional view showing a semiconductor device of the seventh embodiment of the present invention.
【図15】 図15は、本発明の半導体装置の第6の実施形態の製造方法の前半部分を示す図である。 Figure 15 is a diagram showing a first half of a manufacturing method of a sixth embodiment of a semiconductor device of the present invention.
【図16】 図16は、図14の製法の中間部分を示している。 Figure 16 shows the intermediate portion of the process of FIG. 14.
【図17】 図17は、図14の製法の後半部分を示している。 FIG. 17 shows the latter part of the process of FIG. 14.
【図18】 図18は、本発明の第7の実施形態の半導体装置の製造方法の要部の前半部分を説明している。 Figure 18 describes a first part of a main part of a method of manufacturing a semiconductor device of the seventh embodiment of the present invention.
【図19】 図19は、図18の製造方法の要部の後半部分を説明している。 Figure 19 describes the second part of the main part of the manufacturing method of FIG. 18.
【図20】 図20は、本発明の第8の実施形態の半導体装置の構成および製造方法を説明している。 Figure 20 describes a configuration and a manufacturing method of a semiconductor device of the eighth embodiment of the present invention.
【図21】 図21は、従来の半導体装置の一例を示す断面図である。 Figure 21 is a sectional view showing an example of a conventional semiconductor device.
【図22】 図22は、図21の従来の半導体装置を製造する方法の前半部分を示す図である。 Figure 22 is a diagram showing a first half of a method of manufacturing a conventional semiconductor device in FIG 21.
【図23】 図23は、図22の従来の製法の後半部分を示す図である。 Figure 23 is a diagram showing the second half of the conventional method of FIG. 22.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 下層配線 1 lower wiring
2 上層配線 2 upper layer wiring
3 第二支柱(絶縁性) 3 second strut (insulating)
4 第一支柱(絶縁性) 4 first strut (insulating)
5 空間 6、16 金属 5 space 6,16 metal
7 層間絶縁膜 7 interlayer insulating film
8 貫通孔 8 through-hole
9 シリコン基板 10 素子間分離用凹部 10a 素子間分離用凹部形成領域 11 耐エッチング膜 22 犠牲層 23 フォトレジストマスク(支柱形成用) 9 silicon substrate 10 element separating recesses 10a inter-element isolation recess formed region 11 anti-etching film 22 sacrificial layer 23 a photoresist mask (for post forming)
24 犠牲層(掘り下げ部分) 24 sacrificial layer (dug portion)
25 絶縁物 26 コンタクトホール 27 フォトレジストマスク(埋設金属用) 25 insulator 26 contact hole 27 a photoresist mask (for embedded metal)
28 導電体 30 フォトレジストマスク(素子間分離用凹部形成用) 28 conductor 30 photoresist mask (inter-element separation recess formed)
50 ゲッタリング材 51 支柱(ゲッタリング材支持用) 50 gettering material 51 posts (for gettering material support)
52 キャッピング層 53、56 支柱(導電性) 52 capping layer 53 and 56 post (conductive)

Claims (7)

  1. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置において、 In the semiconductor device in which the wiring having a plurality of elements connecting the device to an on a silicon substrate which is provided is provided so as to form a more least upper and lower two layers,
    前記上層配線の下面に連結されて該上層配線を支持する支柱を形成し、前記下層配線間の隙間から前記上層配線の下面の少なくとも一部にかけて連続する空間を形成せしめ、 Coupled to said lower surface of the upper layer wiring by forming a pillar for supporting the upper layer interconnection, it allowed a space contiguous toward at least a portion of the lower surface of the upper layer wiring through the gap between the lower layer wiring,
    前記素子間の基板表面に素子を分離するための凹部を形成し、前記空間を該凹部内に連続せしめ、 A recess for separating the element to the substrate surface between the elements, allowed continuous the space in the recess,
    前記素子間分離用凹部の内面に耐エッチング膜が形成されていることを特徴とする半導体装置。 Wherein a the anti-etching film is formed on the inner surface of the separation recesses between the elements.
  2. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置の製造方法であって、 A method of manufacturing a semiconductor device in which the wiring for connecting the element to a plurality of elements on a silicon substrate provided is provided so as to form a more least upper and lower two layers,
    (a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
    (b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
    (c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
    (d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
    (e)前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、 Forming a strut (e) embedded with an insulating film on the etched region,
    (f)前記上層配線を1層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び/又は犠牲層をエッチングしてコンタクトホールを形成する工程と、 (F) shaping the contact hole pattern mask for embedding the metal to conduct the lower layer wiring of the lower one or more layers of the upper layer wiring by etching the struts and / or sacrificial layer of metal buried region forming a contact hole,
    (g)前記エッチングされたコンタクトホールに金属を埋め込む工程と、 Burying a metal in (g) the etched contact holes,
    (h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
    (i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と (I) the sacrificial layer isotropically same layers of etched and upper and lower wiring, forming a space portion other than the strut between the wires at the top and bottom layers and twisted positional relationship
    を含み、 It includes,
    前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
    (a−1)前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 (A-1) on the silicon substrate photoresist mask the interlayer insulating film of a through hole for forming the interlayer insulating film for exposing a region for forming the device isolation recess of and the lower wiring a step of forming by photolithography E method above,
    (a−2)前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、 (A-2) and the through hole is formed by etching the interlayer insulating film of the photoresist not covered by the mask area, the device isolation recesses forming region of the silicon substrate under the interlayer insulating film through the through hole a step of exposed,
    (a−3)前記(a−1)工程で形成されたフォトレジストマスクを除去する工程 (A-3) wherein (a-1) a step of removing the photoresist mask formed in step
    が挿入されており、 There have been inserted,
    前記(i)工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴とする半導体装置の製造方法。 In the step (i), the exposed isolation recess forming region between the element was, depth by isotropic etching, a method of manufacturing a semiconductor device characterized by forming a recess for separation between elements.
  3. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置の製造方法であって、 A method of manufacturing a semiconductor device in which the wiring for connecting the element to a plurality of elements on a silicon substrate provided is provided so as to form a more least upper and lower two layers,
    (a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
    (b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
    (c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
    (d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
    (e)前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、 Forming a strut (e) embedded with an insulating film on the etched region,
    (f)前記上層配線を1層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び/又は犠牲層をエッチングしてコンタクトホールを形成する工程と、 (F) shaping the contact hole pattern mask for embedding the metal to conduct the lower layer wiring of the lower one or more layers of the upper layer wiring by etching the struts and / or sacrificial layer of metal buried region forming a contact hole,
    (g)前記エッチングされたコンタクトホールに金属を埋め込む工程と、 Burying a metal in (g) the etched contact holes,
    (h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
    (i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と (I) the sacrificial layer isotropically same layers of etched and upper and lower wiring, forming a space portion other than the strut between the wires at the top and bottom layers and twisted positional relationship
    を含み、 It includes,
    前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
    (a−1−1)前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 A step of forming by photolithography E method (a-1-1) the silicon substrate on the interlayer insulating film photoresist mask for forming an element isolation recess and the upper lower wiring,
    (a−2−1)前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、 Etching the (a-2-1) the not covered by the photoresist mask region, through the upper interlayer insulating film of the element isolation recess formed region, further drill down to the silicon substrate immediately below the predetermined depth , forming a recess for separation between the elements,
    (a−2−2)前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、 Forming an etching resistant layer on the inner surface of the (a-2-2) recesses separation between said elements,
    (a−3−1)前記(a−1−1)工程で形成されたフォトレジストマスクを除去する工程が挿入されていることを特徴とする半導体装置の製造方法。 (A-3-1) wherein (a-1-1) a method of manufacturing a semiconductor device, characterized in that the step of removing the photoresist mask formed in step has been inserted.
  4. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置の製造方法であって、 A method of manufacturing a semiconductor device in which the wiring for connecting the element to a plurality of elements on a silicon substrate provided is provided so as to form a more least upper and lower two layers,
    (a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
    (b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
    (c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
    (d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
    (e−1)前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、 And (e-1) the step of forming the conductive pillar is embedded by forming a metal in the etched areas,
    (h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
    (i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と (I) the sacrificial layer isotropically same layers of etched and upper and lower wiring, forming a space portion other than the strut between the wires at the top and bottom layers and twisted positional relationship
    を含み、 It includes,
    前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
    (a−1)前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 (A-1) on the silicon substrate photoresist mask the interlayer insulating film of a through hole for forming the interlayer insulating film for exposing a region for forming the device isolation recess of and the lower wiring a step of forming by photolithography E method above,
    (a−2)前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、 (A-2) and the through hole is formed by etching the interlayer insulating film of the photoresist not covered by the mask area, the device isolation recesses forming region of the silicon substrate under the interlayer insulating film through the through hole a step of exposed,
    (a−3)前記(a−1)工程で形成されたフォトレジストマスクを除去する工程 (A-3) wherein (a-1) a step of removing the photoresist mask formed in step
    が挿入されており、 There have been inserted,
    前記(i)工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴とする半導体装置の製造方法。 In the step (i), the exposed isolation recess forming region between the element was, depth by isotropic etching, a method of manufacturing a semiconductor device characterized by forming a recess for separation between elements.
  5. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に2層以上をなすように設けられた半導体装置の製造方法であって、 A method of manufacturing a semiconductor device in which the wiring for connecting the element to a plurality of elements on a silicon substrate provided is provided so as to form a more least upper and lower two layers,
    (a)前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、 (A) a step of forming the lower wiring on the silicon layers on the substrate are provided insulating film,
    (b)前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、 (B) forming a sacrificial layer so as to cover between and the upper surface of the lower wiring,
    (c)前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、 Forming a photoresist film by (c) photolithography in a region other than the region where posts of the upper layer wiring is formed,
    (d)前記支柱形成領域の前記犠牲層をエッチングする工程と、 And (d) etching the sacrificial layer of the strut forming region,
    (e−1)前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、 And (e-1) the step of forming the conductive pillar is embedded by forming a metal in the etched areas,
    (h)前記上層配線層を形成する工程と、 (H) forming the upper wiring layer,
    (i)前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と (I) the sacrificial layer isotropically same layers of etched and upper and lower wiring, forming a space portion other than the strut between the wires at the top and bottom layers and twisted positional relationship
    を含み、 It includes,
    前記(a)工程と前記(b)工程の間に、 Between the (a) step and the (b) step,
    (a−1−1)前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、 A step of forming by photolithography E method (a-1-1) the silicon substrate on the interlayer insulating film photoresist mask for forming an element isolation recess and the upper lower wiring,
    (a−2−1)前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、 Etching the (a-2-1) the not covered by the photoresist mask region, through the upper interlayer insulating film of the element isolation recess formed region, further drill down to the silicon substrate immediately below the predetermined depth , forming a recess for separation between the elements,
    (a−2−2)前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、 Forming an etching resistant layer on the inner surface of the (a-2-2) recesses separation between said elements,
    (a−3−1)前記(a−1−1)工程で形成されたフォトレジストマスクを除去する工程 (A-3-1) wherein (a-1-1) removing the photoresist mask formed in step
    が挿入されていることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by but is inserted.
  6. 前記(a)工程の前又は後に、 Before or after step (a),
    (I)ゲッタリング材形成用マスクを形成する工程、 (I) forming a gettering material forming mask,
    (II)ゲッタリング材膜を成膜する工程、および (II) a step of forming a gettering material film, and
    (III)前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程 (III) to obtain a gettering material layer by removing the gettering material forming mask
    が挿入されている請求項2乃至5のいずれかに記載の半導体装置の製造方法。 Method of manufacturing but the semiconductor device according to any one of claims 2 to 5 is inserted.
  7. 前記(h)工程の前又は後に、 Before or after the step (h),
    (I)ゲッタリング材形成用マスクを形成する工程、 (I) forming a gettering material forming mask,
    (II)ゲッタリング材膜を成膜する工程、および (II) a step of forming a gettering material film, and
    (III)前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程 (III) to obtain a gettering material layer by removing the gettering material forming mask
    が挿入されている請求項2乃至6のいずれかに記載の半導体装置の製造方法。 Method of manufacturing but the semiconductor device according to any one of claims 2 to 6 is inserted.
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