JP3654432B2 - 光半導体装置の製造方法 - Google Patents
光半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3654432B2 JP3654432B2 JP2001064443A JP2001064443A JP3654432B2 JP 3654432 B2 JP3654432 B2 JP 3654432B2 JP 2001064443 A JP2001064443 A JP 2001064443A JP 2001064443 A JP2001064443 A JP 2001064443A JP 3654432 B2 JP3654432 B2 JP 3654432B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- mesa
- optical semiconductor
- mask
- waveguide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Optical Integrated Circuits (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の属する技術分野】
本発明は、光情報通信等で用いられる光半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、光通信の普及に伴い、レーザダイオード(LD)、電界吸収型半導体光変調器(EA変調器)、フォトダイオード(PD)などの光半導体素子に対する需要が高まり、研究開発も盛んに行われている。
光半導体素子の利点は、これらの個別素子を他の機能を持つ光半導体素子との集積化を行うことで、新たな機能を持った光半導体デバイスを構成できることにある。
【0003】
モノリシック集積では、個別素子の最適化された素子構造を作製することと、それらを高い結合効率で光学的に接続する技術が必要となる。
従来の光半導体装置の製造方法の例として、GaInAsP系の光半導体増幅器(SOA:Semiconductor Optical Amplifier)とハイメサ導波路を突合する例を図4に示す。
【0004】
先ず、n−InP基板10の(100)面上に、第2の領域Bとして、GaInAsP光半導体増幅器活性層20、p−InPクラッド層30を順次形成し、マスク(例えばSiO2などの誘電体膜)を用いて不要な部分をエッチングにより除去した後、第1の領域AとしてGaInAsP導波路層50、i−InPクラッド層60、GaInAsPエッチストップ層70を前記マスクを用いた有機金属気相エピタキシャル法(MOVPE:Metal Organic Vapor Phase Epitaxial growth)を用いた選択成長により順次形成し、前記マスクを除去する(図示せず)。
【0005】
このように、第1の領域Aの導波路層50と第2の領域Bの光半導体増幅器活性層20がバットジョイント結合されることで、高い光結合効率が得られる。
次に、図4(a)に示すように、第1の領域Aと第2の領域Bのメサストライプを保護するマスクとエッチングを用い第2の領域Bに[011]方向(逆メサ方向)に平行なメサストライプを形成した後、前記マスクをフォトリソグラフィー法とドライエッチングにより第2の領域Bのメサストライプのみを覆う形状にし、これを第1のマスク40とする。
【0006】
引き続き、図4(b)に示すように、有機金属気相エピタキシャル法を用いた選択成長により第2の領域Bのメサストライプの両側をFe−InP層80で埋め込むことで第2の領域Bに半絶縁性埋め込みヘテロ構造(SI−BH:Semi Insulator-Buried Hetrostructure )が形成される。このとき、メサストライプを[01−1]方向(順メサ方向)に平行にすると、(100)面の成長レートと逆メサ方向のそれが同等のため、第1のマスク40上に被る方向へも成長が進行し、良好な埋め込み形状が得られない。
【0007】
そのため、一般にGaInAsP系の発光素子(レーザダイオード、光半導体増幅器など)のメサストライプは逆メサ方向に平行に作製される。
この選択結晶成長で用いる第1のマスク40を第1の領域Aまで覆う形状にすると、マスク面積がマスク上に供給される材料分子のマイグレーション距離より十分大きくなり、第1のマスク40上に多結晶状の異常成長が発生するため、第2の領域Bのメサストライプのみを覆う形状にする必要がある。
そのため、第1の領域Aのエッチストップ層70上部に不要なFe−InP乗り上げ成長層90が形成される。
【0008】
よって、第1の領域Aと第2の領域Bには段差が生じ、これは後の第1の領域Aのハイメサ導波路と第2の領域Bの光半導体増幅器を接続する工程において、フォトリソグラフィーの精度を低くするため、Fe−InP乗り上げ成長層90を除去する工程が必要となる。
そこで、図4(c)に示すように、Fe−InP乗り上げ成長層90を除去するために、第2の領域Bと光結合面Cより長さL(メサ深さDの1倍以上2倍以下)だけ第1の領域Aを覆う形状のレジスト膜を形成する。
図3(a)に示すように、レジスト膜(第2のマスク100)が第2の領域Bから第1の領域Aへ光結合面Cより入り込む長さLは、幅方向において同一である。
【0009】
更に、図5(a)に示すように、前記レジスト膜を第2のマスク100として用い、ウェットエッチングにより不要なFe−InP乗り上げ成長層90を除去する。
このとき、選択性のあるエッチャントを用いることで、GaInAsPエッチストップ層70によりエッチングは停止する。
また、ウェットエッチングはメサ深さ方向だけでなく、図4(c)中に矢印▲1▼で示す方向、即ち、逆メサ方向へのサイドエッチングが生じるため、Fe−InP乗り上げ成長層90を除去する工程においては、光結合面C上に図5(a)に示すような残さが発生する。
【0010】
これは以下の理由からやむを得ない。
従来の光半導体装置の製造方法におけるFe−InP乗り上げ成長層90を除去する工程において、図4(c)とは異なり、第2の領域Bのみを覆う形状のレジスト膜を第2のマスク101として用いる方法を図6に示す。
Fe−InP乗り上げ成長層90を除去するために、図6(a)に示すような第2の領域Bのみを覆う形状の第2のマスク101を用いると、図6(a)中に矢印▲1▼で示す方向、即ち、逆メサ方向のサイドエッチングにより、図6(b)に示すようにエッチングが光結合面Cまで進行し、図6(c)に示すような窪んだ光結合面Cが形成される。
【0011】
よって、第2の領域Bのみを覆うレジスト膜を第2のマスク101として用いてFe−InP乗り上げ成長層90を除去すると、光半導体増幅器である第2の領域Bに不完全な半絶縁性埋め込みヘテロ構造が形成されるため、十分な利得が得られないという問題と、第1の領域Aの導波路層50との光結合効率が低下するという問題が生じる。
上述の問題の要因であるサイドエッチングは、一般的にメサ深さ方向のエッチングレートと同等あるいはそれよりも遅いが、オーバーエッチングによりサイドエッチング量Eが大きくなることを考慮して、メサ深さDの1倍以上第1の領域Aを覆う形状のレジスト膜を第2のマスク100として用いる必要がある。
【0012】
また、光結合面Cからの長さLを大きくしすぎると、後の工程で第1の領域Aのハイメサ導波路と第2の領域Bの光半導体増幅器を接続する際に、それらの接続部に形成されるスラブ状遷移領域が大きくなり、結合損失が低下する(後に詳細を述べる)。
よって、第2のマスク100は、図4(c)に示すように、第2の領域Bと光結合面Cよりメサ深さDの1倍以上且つ2倍以下まで第1の領域Aを覆う形状にする必要がある。
【0013】
以上がFe−InP乗り上げ成長層90を除去する工程において、図4(c)及び図3(a)に示したように第2の領域Bと光結合面Cより長さL(メサ深さDの1倍以上2倍以下)だけ第1の領域Aを覆う形状のレジスト膜を第2のマスク100として用いる理由である。
続いて、Fe−InP乗り上げ成長層90を除去した後の工程について図5(b)(c)を用いて説明する。
図5(b)に示すように、マスクを用いたブロム(臭素)ガスによる反応性イオンエッチング(Br2−RIE)によりハイメサ導波路を形成する。
【0014】
ところが、先の工程で残留したFe−InPが光結合面C上に存在するため、図5(c)に示すように、光半導体増幅器とハイメサ導波路とはスラブ導波路を介して接続される。
このスラブ導波路は、ブロムガスによる反応性イオンエッチングによるエッチング時間をさらに長くすれば、形成されることはない。
しかし、既に例えば高さ3.5μmのハイメサ導波路が形成された部分もさらに反応性イオンエッチングによりエッチングが進行するのでメサの高さが、例えばスラブ導波路の厚みが3μmとすると、6.5μmとなる。
【0015】
このため、後に行う劈開、又は研磨の工程でメサが倒壊するという問題がある。
以上の理由からスラブ導波路が形成されるのはやむを得ない。
スラブ導波路は、光半導体増幅器活性層と比べ光の閉じ込めが小さい導波路構造をもつことから光結合効率が低下する。
よって、光結合面Cにスラブ導波路が形成されることは望ましくない。
【0016】
【発明が解決しようとする課題】
以上のように、従来の光半導体装置の製造方法では、Fe−InP乗り上げ成長層を除去する工程において、光結合面C上にFe−InPが残留するため、後に光半導体増幅器とハイメサ導波路を接続する工程において、光半導体増幅器とハイメサ導波路の間にスラブ導波路が形成され、光結合効率が低下するという重要な問題があった。
【0017】
【課題を解決するための手段】
上記課題を解決する本発明の請求項1に係る光半導体装置の製造方法は、半導体基板上の第1の領域に形成されハイメサ構造を有する導波路と、前記基板の第2の領域に形成され埋め込み構造を有する光半導体素子がバットジョイント接合された光半導体装置において、第2の領域に形成されたメサストライプ構造を第1のマスクを用いて保護し、選択結晶成長法により前記第1のマスク以外の部分に埋め込み層を形成する工程と、第1の領域に形成するハイメサ導波路構造のメサ幅よりも幅広の凸部を有する第2のマスクを用いて第2の領域だけでなく、第1の領域に至る部分を保護し、前記選択結晶成長法により第1の領域の上部に乗り上げ成長された埋め込み層を選択性ウェットエッチングにより除去する工程を有することを特徴とする光半導体装置の製造方法を用いることを特徴とする。
【0018】
上記課題を解決する本発明の請求項2に係る光半導体装置の製造方法は、請求項1の光半導体装置において、第1の領域と第2の領域の光結合面から第1の領域に至る長さしがメサ深さDの1倍以上且つ2倍以下、凸部の幅W3が第1の領域に形成されるハイメサ導波路部のメサ幅W1とサイドエッチング量Eとの和以上且つメサ幅W1とメサ深さDの3倍との和以下、光結合面から凸部までの長さL1がメサ深さDと等しく、凸部の長さL2が長さLと長さL1の差に等しい第2のマスクを用いて第2の領域だけでなく、第1の領域に至る部分を保護し、前記選択結晶成長法により第1の領域の上部に乗り上げ成長された埋め込み層を選択性ウェットエッチングにより除去する工程を有することを特徴とする光半導体装置の製造方法を用いることを特徴とする。
【0019】
〔作用〕
前述のFe−InP乗り上げ成長層を除去する工程において、図3(b)に示すように、第2の領域Bだけでなく、光結合面から長さL(メサ深さDの1倍以上且つ2倍以下)だけ第1の領域Aを覆い、凸部の幅W3が第1の領域Aに形成されるハイメサ導波路部のメサ幅W1とサイドエッチング量Eとの和以上且つメサ幅W1とメサ深さDの3倍との和以下、光結合面Cから凸部までの長さL1がメサ深さDと等しく、凸部の長さL2が長さLと長さL1の差に等しい第2のマスクを用いることを特徴とする。
【0020】
図2(a)に示すように、上記第2のマスクを用いFe−InP乗り上げ成長層を除去する工程において、Fe−InP乗り上げ成長層を選択性のあるエッチャントを用いたウェットエッチングにより除去し、図2(b)に示すように、前もって導波路層上に形成されたGaInAsPエッチストップ層によりエッチングは停止する。
このとき、第2のマスクを用いるため、逆メサ方向(図5中矢印▲1▼)だけでなく順メサ方向(図5中矢印▲2▼)のサイドエッチングが生じる。
【0021】
そのため、光結合面C上に残留するFe−InP層を減少させることが可能となる。
更に、残留するFe−InP層も第1の領域と第2の領域のメサストライプ上に限られるため、図2(e)に示すように、後の光半導体増幅器と接続するハイメサ導波路を形成する工程おいて、光半導体増幅器とハイメサ導波路の間にスラブ導波路が形成されることはない。
【0022】
第2のマスクについて詳細を述べる。
光結合面から第1の領域に至る長さLは既に述べた理由からメサ深さDの1倍以上且つ2倍以下とする。
D≦L≦2D
また、光結合面から凸部までの長さL1をメサ深さDと等しくし、オーバーエッチングを考慮して凸部の長さL2を長さLと長さL1の差に等しくする。
L1=D
L2=L−L1
また、第2のマスクの凸部の幅W3は、オーバーエッチングによる光結合面Cへのダメージを防ぐため、第1の領域Aのメサ幅W1とサイドエッチング量Eとの和以上必要である。
W1+E≦W3
また、凸部の幅W3を大きくしすぎると、光結合面上に残留するFe−InPが多くなるためメサ幅W1とメサ深さDの3倍との和以下あれば十分である。
W3≦W1+3D
【0023】
以上のように、前述のFe−InP乗り上げ成長層を除去する工程において、図3(b)に示すような形状のレジスト膜をマスクとして用いることで、従来の問題であった、光半導体増幅器とハイメサ導波路を接続する工程においても、光半導体増幅器とハイメサ導波路の間にスラブ導波路が形成されることはない。
また、サイドエッチやオーバーエッチングにより光結合面が窪んだ形状となることもない。
このように本発明を用いると、埋め込み構造をもつ光半導体素子とハイメサ導波路間に、高い光結合効率を持つ高性能な半導体モノリシック集積素子が実現される。
【0024】
【発明の実施の形態】
以下、本発明の一実施例を図1及び図2に示す。
本実施例はn−InP基板上に有機金属気相成長法(MOVPE)等を用いて作製するものである。
作製方法について詳細に述べる。
先ず、n−InP基板1上に、GaInAsP光半導体増幅器活性層2、p−InPクラッド層3を有機金属気相エピタキシャル法により順次形成する。
【0025】
次に、SiO2膜をプラズマCVD(Chemical Vapor Deposition)法により形成し、フォトリソグラフィー法とCF4/H2による反応性イオンエッチングにより第2の領域Bのメサストライプ以外のSiO2膜を除去し、これをマスク4として、図1(a)に示すように、クラッド層3をCH4/H2による反応性イオンエッチングにより、また光半導体増幅器活性層2をウェットエッチングにより除去する。
引き続き、前記マスク4を用いた有機金属気相エピタキシャル法による選択成長により、図3(b)に示すように、GaInAsP導波路層5、i−InPクラッド層6、GaInAsPエッチストップ層7を順次形成する。
【0026】
前記マスク4を除去した後、再びSiO2膜をプラズマCVD法により形成し、フォトリソグラフィー法とCF4/H2による反応性イオンエッチングにより第1の領域Aと第2の領域Bのメサストライプ以外のSiO2膜を除去し、これをマスク8として、図1(c)に示すように、CH4/H2による反応性イオンエッチングによりメサ深さD=3μm、メサ幅W2=1.5μmのメサストライプを形成する。
その後、フォトリソグラフィー法とCF4/H2による反応性イオンエッチングにより、図1(d)に示すように、第1の領域AのSiO2膜を除去する。
【0027】
第2の領域Bのメサストライプ上に残ったSiO2膜を選択結晶成長の第1のマスク9として、図1(e)に示すように、Fe−InPによる半絶縁性埋め込みヘテロ構造10を有機金属気相エピタキシャル法により選択成長させる。
このとき、第2の領域BのGaInAsPエッチストップ層7上部には、Fe−InP層11が乗り上げ成長される。
その後、レジスト膜を形成し、フォトリソグラフィー法を用いて、図2(a)に示すように第2のマスク12を形成する。
この第2のマスク12は、図3(b)に示す形状を有する。
【0028】
ハイメサ導波路構造を形成する第2の領域Bのメサストライプ幅W2が2.5μmのとき、第2のマスク12の凸部の幅W3を10μm、光結合部から第1の領域Aを覆う長さLを5μm、光結合面Cから凸部までの長さL1を3μm、凸部の長さL2を2μmとする。
次にウェットエッチングにより、図2(b)に示すように、Fe−InP乗り上げ成長層11を除去する。
引き続き、図2(c)に示すように、第1のマスク9と第2のマスク12を除去する。
【0029】
再度SiO2膜をプラズマCVD法により形成し、フォトリソグラフィー法とCF4/H2による反応性イオンエッチングにより、第1の領域Aのメサストライプと第2の領域B以外のSiO2膜を除去し、これをマスク13として、図2(d)に示すように、ブロムガスによる反応性イオンエッチングにより光半導体増幅器と接続するハイメサ導波路を形成する。
その後、図2(e)に示すように、SiO2膜であるマスク13を除去する。
【0030】
次に、光半導体増幅器の表面にAuZnNip型電極を形成する(図示せず)。裏面を数百μm厚になるよう研磨した後、裏面にAuGeNin型電極を形成し、劈開後、素子端面にAR膜を形成する(図示せず)。
上述のようにして、第1の領域Aにハイメサ構造の導波路が、また第2の領域Bに半絶縁性埋め込みヘテロ構造の光半導体増幅器が形成される。
ここではGaInAsP系での作製方法について述べたが、光半導体増幅器の活性層が形成できる材料であれば何でも良い。
【0031】
導波路とバットジョイント接合する光半導体素子は、EA変調器などにおいても同様の効果が得られる。
また、第2の領域Bのメサストライプを埋め込む材料としてFe−InPについて述べたが、例えばp−InPとn−InPを用いても良い。
【0032】
【発明の効果】
以上説明したように本発明は、同一基板上に埋め込み構造を有する光半導体素子と、ハイメサ構造を有する導波路がバットジョイント接合された光半導体装置において、ハイメサ導波路が形成される第2の領域に乗り上げ成長された埋め込み層を除去するマスクとして、凸部を有し、第2の領域だけでなく、第1の領域に至る部分を保護することで、従来の問題であった、埋め込み構造を持つ光半導体素子とハイメサ導波路を接続する工程においても、光半導体素子とハイメサ導波路の間にスラブ導波路が形成されることはない。
また、サイドエッチやオーバーエッチングにより光結合面が窪んだ形状となることもない。
以上の理由により本発明を用いると、埋め込み構造をもつ光半導体素子とハイメサ導波路間に、高い光結合効率を持つ高性能な半導体モノリシック集積素子が実現できるという効果が得られる。
【図面の簡単な説明】
【図1】本発明の一実施例に係る光半導体装置の製造方法の工程図である。
【図2】本発明の一実施例に係る光半導体装置の製造方法の工程図である。
【図3】図3(a)は、従来例に係る第1及び第2の領域の上面図、図3(b)は本発明の一実施例における第1及び第2の領域の上面図である。
【図4】従来例に係る光半導体装置の製造方法の工程図である。
【図5】従来例に係る光半導体装置の製造方法の工程図である。
【図6】従来例に係る光半導体装置の製造方法(サイドエッチングにより光結合面の劣化)の工程図である。
【符号の説明】
1 n−InP基板
2 GaInAsP光半導体増幅器活性層
3 p−InPクラッド層
4,8,13 マスク
5 GaInAsP導波路層
6 i−InPクラッド層
7 GaInAsPエッチストップ層
9 第1のマスク
10 半絶縁性埋め込みヘテロ構造
11 Fe−InP乗り上げ成長層
12 第2のマスク
Claims (2)
- 半導体基板上の第1の領域に形成されハイメサ構造を有する導波路と、前記基板の第2の領域に形成され埋め込み構造を有する光半導体素子がバットジョイント接合された光半導体装置を製造する方法において、第2の領域に形成されたメサストライプ構造を第1のマスクを用いて保護し、選択結晶成長法により前記第1のマスク以外の部分に埋め込み層を形成する工程と、第1の領域に形成するハイメサ導波路構造のメサ幅よりも幅広の凸部を有する第2のマスクを用いて第2の領域だけでなく、第1の領域に至る部分を保護し、前記選択結晶成長法により第1の領域の上部に乗り上げ成長された埋め込み層を選択性ウェットエッチングにより除去する工程を有することを特徴とする光半導体装置の製造方法。
- 請求項1の光半導体装置の製造方法において、下式に示すように、第1の領域と第2の領域の光結合面から第1の領域に至る長さLがメサ深さDの1倍以上且つ2倍以下、凸部の幅W3が第1の領域に形成されるハイメサ導波路部のメサ幅W1とサイドエッチング量Eとの和以上且つメサ幅W1とメサ深さDの3倍との和以下、光結合面から凸部までの長さL1がメサ深さDと等しく、凸部の長さL2が長さLと長さL1の差に等しい第2のマスクを用いて第2の領域だけでなく、第1の領域に至る部分を保護し、前記選択結晶成長法により第1の領域の上部に乗り上げ成長された埋め込み層を選択性ウェットエッチングにより除去する工程を有することを特徴とする光半導体装置の製造方法。
D≦L≦2D
W1+E≦W3≦W1+3D
L1=D
L2=L−L1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001064443A JP3654432B2 (ja) | 2001-03-08 | 2001-03-08 | 光半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001064443A JP3654432B2 (ja) | 2001-03-08 | 2001-03-08 | 光半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002270947A JP2002270947A (ja) | 2002-09-20 |
JP3654432B2 true JP3654432B2 (ja) | 2005-06-02 |
Family
ID=18923260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001064443A Expired - Fee Related JP3654432B2 (ja) | 2001-03-08 | 2001-03-08 | 光半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3654432B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007108094A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | 光半導体装置の製造方法 |
JP4952376B2 (ja) * | 2006-08-10 | 2012-06-13 | 三菱電機株式会社 | 光導波路と半導体光集積素子の製造方法 |
JP5617178B2 (ja) * | 2008-09-19 | 2014-11-05 | 富士通株式会社 | 光導波路の製造方法 |
-
2001
- 2001-03-08 JP JP2001064443A patent/JP3654432B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002270947A (ja) | 2002-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5227015A (en) | Method of fabricating semiconductor laser | |
JP5617178B2 (ja) | 光導波路の製造方法 | |
KR100520796B1 (ko) | 평면 매립형 반도체 광 증폭기의 제작 방법 | |
JP4514868B2 (ja) | 半導体装置の製造方法 | |
US6692980B2 (en) | Method for fabricating monolithic integrated semiconductor photonic device | |
US6309904B1 (en) | Method of fabricating an optical integrated circuit | |
JP3654432B2 (ja) | 光半導体装置の製造方法 | |
US7723138B2 (en) | Method of fabricating a semiconductor optical device | |
JP2010165759A (ja) | 集積光デバイスの製造方法 | |
JPH1187844A (ja) | 半導体光結合回路及びその製造方法 | |
CN115149399A (zh) | 光栅激光器及制备方法 | |
JPH09237940A (ja) | 半導体装置,及びその製造方法 | |
EP0470258B1 (en) | Method of producing a mesa embedded type optical semiconductor device | |
JP2002217446A (ja) | 光半導体集積素子及びその製造方法 | |
JP3654429B2 (ja) | 光半導体装置の製造方法 | |
JP5277877B2 (ja) | 光導波路素子の製造方法 | |
JP4769778B2 (ja) | 光半導体素子及びその製造方法 | |
US7378681B2 (en) | Ridge waveguide device surface passivation by epitaxial regrowth | |
JPH11145558A (ja) | 半導体光素子、送受信モジュールおよび光通信システム | |
US6399403B1 (en) | Method of fabricating a semiconductor mesa device | |
US7598106B2 (en) | Optical semiconductor device and fabrication method therefor | |
JP2500615B2 (ja) | 埋め込み構造半導体光デバイスの製造方法 | |
JP2018139264A (ja) | 光半導体素子及びその製造方法 | |
JP4161671B2 (ja) | 光集積素子の製造方法 | |
JPH0824208B2 (ja) | 半導体レ−ザの製造法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20050223 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050223 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050223 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050223 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120311 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |