JP3643501B2 - 信号増幅回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、信号増幅回路に関するもので、特に、異なる２種類の電源電圧を使ったアナログ増幅回路に関するものである。
【０００２】
【従来の技術】
近年、電子回路システムの発達にともない、電源電圧の異なる回路系間で信号のやり取りを行う必要が増えてきている。特に、ＬＳＩにおいては、低電圧化が図られている一方で、高い電圧出力を必要とするなどの要求がある。
【０００３】
図１２は、従来の、二つの異なる電源電圧系をもつアナログ増幅回路の例を示すものである。
【０００４】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ１である回路系１０１と電源電圧がＶＤＤ２である回路系２０１とが、コンデンサＣを介して接続されてなる構成とされている。
【０００５】
この場合、ＶＤＤ１回路系１０１内の信号出力回路１０１ａのＤＣ電位（ＶＤＤ１／２）と、ＶＤＤ２回路系２０１内の反転アンプ（オペアンプ）２０１ａの基準電位（ＶＤＤ２／２）とが異なる。そのため、ＶＤＤ１回路系１０１からのＤＣ電位は、コンデンサＣによりＡＣカップリングされて、ＶＤＤ２回路系２０１内に入力されるようになっている。
【０００６】
これにより、従来は、たとえば同図（ｂ）に示すように、ＶＤＤ１回路系１０１からの最大振幅の出力がＶＤＤ２回路系２０１に入力されても、ゲインが適当であれば、反転アンプ２０１ａの出力を最大振幅にすることができた。
【０００７】
ところが、近年では、ＩＣの内部において、このような電源電圧の異なる回路系間で信号のやり取りを行う必要が増えてきている。しかしながら、大容量のコンデンサをＩＣ内に取り込むことは不可能である。
【０００８】
そこで、ＩＣより端子を出してコンデンサを接続し、一旦、ＩＣの外部でＡＣカップリングを行う方法と、ＤＣカップリングする方法とが考えられる。前者の場合は、ＩＣのピン数が増え、その上、コンデンサの分だけ外付け部品も増えることになるため、コストアップとなる。一方、後者の場合は、電源電圧の高い方の回路系が、その電圧を十分に利用できなくなる。
【０００９】
図１３は、二つの異なる電源電圧系をもつ従来のアナログ増幅回路において、ＤＣカップリングする（ＡＣカップリングしない）場合の例を示すものである。
【００１０】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ１である回路系１０２と電源電圧がＶＤＤ２である回路系２０２とが、直に接続されてなる構成とされている。
【００１１】
この場合、ＶＤＤ１回路系１０２では、ＤＣ電位がＶＤＤ１／２の時に最大振幅が取れるので、通常、この電圧Ｖｉを基準電位としている。同じ理由で、ＶＤＤ２回路系２０２は、通常、基準電位をＶＤＤ２／２に設定してある。したがって、ＶＤＤ１回路系１０２からの電圧ＶｉがＶＤＤ２回路系２０２に入力されると、反転アンプ（オペアンプ）２０２ａの反転入力のＤＣ電位もＶＤＤ２／２となる。
【００１２】
これにより、たとえば同図（ｂ）に示すように、電源電圧（ＶＤＤ１とＶＤＤ２と）が異なる場合にはＤＣ電流ｉが流れ、結局、出力のＤＣ電位Ｖｏは、
Ｖｏ＝ＶＤＤ２／２−Ａ（ＶＤＤ１−ＶＤＤ２）／２
となる。
【００１３】
ＤＣ電位Ｖｏの基準電位からのずれをΔＶとすると、

となり、電源電圧の差が大きいほど、また、反転アンプ２０２ａのゲイン−Ａが大きいほど、ＤＣ電位Ｖｏの基準電位からのずれΔＶが大きくなることが分かる。
【００１４】
ＶＤＤ１＞ＶＤＤ２の場合、たとえば同図（ｃ）に示すように、反転アンプ２０２ａの出力の最大振幅が取れず、片側がクリップしてしまう。
【００１５】
そこで、従来は、ＶＤＤ１＞ＶＤＤ２の場合、ＶＤＤ１回路系の基準電位をＶＤＤ２／２にすることで、上記の不具合を回避していた。
【００１６】
図１４は、二つの異なる電源電圧系をもつ従来のアナログ増幅回路において、ＶＤＤ１＞ＶＤＤ２の場合に、ＶＤＤ１回路系の基準電位をＶＤＤ２／２にするようにした場合の例を示すものである。
【００１７】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ１である回路系１０３のＤＣ電位がＶＤＤ２／２とされて、電源電圧がＶＤＤ２である回路系（反転アンプ（オペアンプ）２０３ａの基準電位はＶＤＤ２／２）２０３と、直に接続されてなる構成とされている。
【００１８】
この場合、たとえば同図（ｂ）に示すように、反転アンプ２０３ａの出力の最大振幅が取れず、片側がクリップするという不具合は回避できるものの、ＶＤＤ１回路系１０３の電圧を十分に利用できなくなる。
【００１９】
逆に、ＶＤＤ１＜ＶＤＤ２の場合には、ＶＤＤ２回路系２０３の基準電位がＶＤＤ１／２とされることになる。この場合、ＶＤＤ２回路系２０３の電圧を十分に利用できなくなる。
【００２０】
いずれの場合においても、電源電圧の高い方の回路系が、その電圧を十分に利用できないことになる。
【００２１】
一方、ＶＤＤ２回路系のオペアンプに正転アンプを採用した場合においても、上記した反転アンプの場合と同様な問題があった。
【００２２】
図１５は、二つの異なる電源電圧系をもつ従来のアナログ増幅回路として、ＶＤＤ２回路系のオペアンプに正転アンプを用いた場合の例を示すものである。
【００２３】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ１である回路系１０４からのＤＣ電位（ＶＤＤ１／２）が、コンデンサＣを介して、電源電圧がＶＤＤ２である回路系２０４内の正転アンプ（基準電位（ＶＤＤ２／２））２０４ａに入力されるように構成されている。
【００２４】
この場合も、コンデンサＣによるＡＣカップリングにより、ＤＣ電位がずれるといった不具合を回避できる。したがって、たとえば同図（ｂ）に示すように、各回路系１０４，２０４の電源電圧を最大限に利用することができる。
【００２５】
このことは先にも説明したように、これがＩＣである場合には、ピン数が増し、外付け部品が増えることで、コストアップにつながる。
【００２６】
図１６は、上記の、ＶＤＤ２回路系のオペアンプに正転アンプを用いた、二つの異なる電源電圧系をもつ従来のアナログ増幅回路において、ＡＣカップリングによるコストアップを避けるために、ＤＣカップリングにした場合の例を示すものである。
【００２７】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ１である回路系１０５と電源電圧がＶＤＤ２である回路系２０５とが、直に接続されてなる構成とされている。
【００２８】
この場合、たとえば同図（ｂ）に示すように、電源電圧（ＶＤＤ１とＶＤＤ２と）が異なる場合にはＤＣ電流ｉが流れ、結局、出力のＤＣ電位Ｖｏは、
Ｖｏ＝ＶＤＤ１／２−Ａ（ＶＤＤ２−ＶＤＤ１）／２
となる。
【００２９】
ＤＣ電位Ｖｏの基準電位からのずれをΔＶとすると、

となり、電源電圧の差が大きいほど、また、正転アンプ２０５ａのゲイン（１＋Ａ）がが大きいほど、ＤＣ電位Ｖｏの基準電位からのずれΔＶが大きくなることが分かる。
【００３０】
ＶＤＤ１＜ＶＤＤ２の場合、たとえば同図（ｃ）に示すように、正転アンプ２０５ａの出力の最大振幅が取れず、片側がクリップしてしまう。
【００３１】
そこで、従来は、ＶＤＤ１＜ＶＤＤ２の場合、ＶＤＤ２回路系の基準電位をＶＤＤ１／２にすることで、上記の不具合を回避していた。
【００３２】
図１７は、上記の、ＶＤＤ２回路系のオペアンプに正転アンプを用いた、二つの異なる電源電圧系をもつ従来のアナログ増幅回路において、ＶＤＤ１＜ＶＤＤ２の場合に、ＶＤＤ２回路系の基準電位をＶＤＤ１／２にするようにした場合の例を示すものである。
【００３３】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ２である回路系２０６の正転アンプ２０６ａの基準電位がＶＤＤ１／２とされて、電源電圧がＶＤＤ１である回路系（ＤＣ電位はＶＤＤ１／２）１０６と、直に接続されてなる構成とされている。
【００３４】
この場合、たとえば同図（ｂ）に示すように、反転アンプ２０６ａの出力の最大振幅が取れず、片側がクリップするという不具合は回避できるものの、ＶＤＤ２回路系２０６の電圧を十分に利用できなくなる。
【００３５】
逆に、ＶＤＤ１＞ＶＤＤ２の場合には、ＶＤＤ１回路系１０６の基準電位がＶＤＤ２／２とされることになる。この場合、ＶＤＤ１回路系１０６の電圧を十分に利用できなくなる。
【００３６】
いずれの場合においても、電源電圧の高い方の回路系が、その電圧を十分に利用できないことになる。
【００３７】
【発明が解決しようとする課題】
上記したように、従来においては、ＡＣカップリングによるコストアップを避けるために、ＤＣカップリングするようにした場合、電源電圧の高い方の回路系が、その電圧を十分に利用できないという問題があった。
【００３８】
そこで、この発明は、電源電圧の異なる二つの回路系間での信号の受け渡しを、電源電圧利用率を悪化させることなしに行うことが可能な信号増幅回路を提供することを目的としている。
【００３９】
【課題を解決するための手段】
本願発明の一態様によれば、第１の電源電圧で動作し、信号出力回路を有する第１の回路系と、第２の電源電圧で動作し、前記第１の回路系からの出力信号を−Ａ倍に増幅して出力する反転アンプを有する第２の回路系とを具備し、前記第１の回路系の中点電位と前記第２の回路系の中点電位とを略１：Ａに分圧した基準電位を、前記反転アンプの正転入力として生成する生成回路を設けたことを特徴とする信号増幅回路が提供される。
【００４０】
また、本願発明の一態様によれば、第１の電源電圧で動作し、信号出力回路を有する第１の回路系と、第２の電源電圧で動作し、前記第１の回路系からの出力信号を（１＋Ａ）倍に増幅して出力する正転アンプを有する第２の回路系とを具備し、前記第１の回路系の中点電位の（１＋Ａ）／Ａ倍の電圧と、前記第２の回路系の中点電位の１／Ａ倍の電圧との差に相当する基準電位を、前記正転アンプの反転入力として生成する生成回路を設けたことを特徴とする信号増幅回路が提供される。
【００４１】
さらに、本願発明の一態様によれば、第１の電源電圧で動作し、信号出力回路を有する第１の回路系と、第２の電源電圧で動作し、前記第１の回路系からの出力信号を略２倍に増幅して出力する正転アンプを有する第２の回路系とを具備し、前記第１の回路系の中点電位が正転入力端に供給され、前記第２の回路系の中点電位が抵抗を介して反転入力端に供給される、ゲインが略１に設定された反転アンプを、前記正転アンプの基準電位を生成する生成回路として設けたことを特徴とする信号増幅回路が提供される。
【００４２】
上記の構成によって、カップリング用のコンデンサを用いることなく、アンプの出力平均ＤＣ電位を第２の回路系の中点電位とほぼ等しくできるようになる。これにより、電源電圧の異なる第１の回路系からの信号がダイレクトに供給されても、第２の回路系の電源電圧に応じた適正な基準電位を生成することが可能となるものである。
【００４３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４４】
（第一の実施形態）
図１は、本発明の第一の実施形態にかかる、アナログ増幅回路の概略を示すものである。
【００４５】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ１（第１の電源電圧）であるＶＤＤ１回路系（第１の回路系）１１Ａと電源電圧がＶＤＤ２（第２の電源電圧）であるＶＤＤ２回路系（第２の回路系）２１Ａとが接続され、ＶＤＤ２回路系２１Ａに対して、ＶＤＤ１回路系１１Ａからの出力信号がダイレクトに供給されるように構成されている。
【００４６】
ＶＤＤ１回路系１１Ａは、ＤＣ電位がＶＤＤ１／２とされた信号出力回路１１ａと、該ＶＤＤ１回路系１１Ａの中点電位（ＶＤＤ１／２）を発生させるための第１の基準電圧発生回路１１ｂ、および、この基準電圧発生回路１１ｂの出力をボルテージフォロアするための第１のボルテージフォロア回路１１ｃと、を有して構成されている。
【００４７】
基準電圧発生回路１１ｂは、電源電圧ＶＤＤ１とグランド（ＧＮＤ）との間に、同じ抵抗値をもつ２つの抵抗Ｒ１，Ｒ１を直列に接続してなり、その接続点の電位（ＶＤＤ１／２）を出力として取り出すように構成されている。
【００４８】
ボルテージフォロア回路１１ｃは、上記基準電圧発生回路１１ｂが正転入力端側に接続されるとともに、反転入力端が出力端に接続された、バッファアンプとしてのオペアンプにより構成されている。
【００４９】
ＶＤＤ２回路系２１Ａは、上記ＶＤＤ１回路系１１Ａからの出力信号を−Ａ倍に増幅して出力する反転アンプ（オペアンプ）２１ａと、該ＶＤＤ２回路系２１Ａの中点電位（ＶＤＤ２／２）を発生させるための第２の基準電圧発生回路２１ｂと、この基準電圧発生回路２１ｂの出力をボルテージフォロアするための第２のボルテージフォロア回路２１ｃ、および、上記ボルテージフォロア回路１１ｃの出力（上記ＶＤＤ１回路系１１Ａの中点電位）と上記ボルテージフォロア回路２１ｃの出力（上記ＶＤＤ２回路系２１Ａの中点電位）とを分圧して、上記反転アンプ２１ａの基準電位（正転入力）Ｖｒを生成するＶｒ生成回路２１ｄと、を有して構成されている。
【００５０】
反転アンプ２１ａは、正転入力端側に上記Ｖｒ生成回路２１ｄからの基準電位Ｖｒが、反転入力端側に抵抗Ｒを介して上記ＶＤＤ１回路系１１Ａからの出力信号が、それぞれ供給されるようになっている。また、反転アンプ２１ａは、その反転入力端と出力端との間が抵抗Ａ＊Ｒを介して接続されている。
【００５１】
基準電圧発生回路２１ｂは、電源電圧ＶＤＤ２とグランド（ＧＮＤ）との間に、同じ抵抗値をもつ２つの抵抗Ｒ２，Ｒ２を直列に接続してなり、その接続点の電位（ＶＤＤ２／２）を出力として取り出すように構成されている。
【００５２】
ボルテージフォロア回路２１ｃは、上記基準電圧発生回路２１ｂが正転入力端側に接続されるとともに、反転入力端が出力端に接続された、バッファアンプとしてのオペアンプにより構成されている。
【００５３】
Ｖｒ生成回路２１ｄは、上記ＶＤＤ１回路系１１Ａの中点電位と上記ＶＤＤ２回路系２１Ａの中点電位とを、抵抗（第１の抵抗）ｒおよび抵抗（第２の抵抗）Ａ＊ｒの抵抗比１：Ａに応じて分圧することによって、上記基準電位Ｖｒを生成するように構成されている。
【００５４】
ここで、上記Ｖｒ生成回路２１ｄにより生成される基準電位Ｖｒは、
Ｖｒ＝（ＶＤＤ２＋Ａ＊ＶＤＤ１）／［２＊（１＋Ａ）］
となる。
【００５５】
また、ＤＣ電流ｉは、
ｉ＝（ＶＤＤ１／２−Ｖｒ）／Ｒ
となる。
【００５６】
これより、出力のＤＣ電位Ｖｏは、

となり、ＶＤＤ２回路系２１Ａの反転アンプ２１ａからの出力のＤＣレベルは、たとえば同図（ｂ）に示すように、最大振幅を出せる最適なＤＣレベル（ＶＤＤ２／２）とすることができる。
【００５７】
すなわち、反転アンプ２１ａの基準電位Ｖｒを、ＶＤＤ１回路系１１Ａの中点電位とＶＤＤ２回路系２１Ａの中点電位とを分圧した電圧とすることで、反転アンプ２１ａからの出力の平均ＤＣ電位を、ＶＤＤ２回路系２１Ａの中点電位とほぼ等しくできる。
【００５８】
その結果、カップリング用のコンデンサを用いなくとも、電源電圧の異なる二つの回路系１１Ａ，２１Ａ間での信号の受け渡しを、電源電圧利用率を悪化させることなく、ＤＣカップリングにより行うことが可能となる。
【００５９】
したがって、電源電圧の異なるＶＤＤ１回路系１１Ａからの信号がダイレクトに供給されても、ＶＤＤ２回路系２１Ａの電源電圧に応じた適正な基準電位Ｖｒを生成でき、常に最適な信号増幅が可能となるものである。
【００６０】
なお、基準電圧発生回路１１ｂ，２１ｂは、電源リップルが基準電位に影響を与えないように構成する場合が多い。その場合、たとえば図２に示すように、基準電圧発生回路１１ｂ，２１ｂに、それぞれの中点電位をデカップリングするためのコンデンサＣ１，Ｃ２を接続すれば良い。
【００６１】
また、たとえば図３に示すように、Ｖｒ生成回路２１ｄにコンデンサＣを接続することによっても、同様に、電源リップルを防ぐことができる。
【００６２】
さらに、図示していないが、たとえば図２，図３に示した各コンデンサＣ１，Ｃ２，Ｃを併用するようにしても良い。
【００６３】
また、ボルテージフォロア回路１１ｃ，２１ｃを用いなくとも、アナログ増幅回路を構成することは可能である。
【００６４】
（第二の実施形態）
図４は、本発明の第二の実施形態にかかる、アナログ増幅回路の概略構成を示すものである。なお、ここでは、ボルテージフォロア回路を用いることなく、アナログ増幅回路を構成するようにした場合について説明する。
【００６５】
すなわち、このアナログ増幅回路は、たとえば、電源電圧がＶＤＤ１であるＶＤＤ１回路系１１Ｂと電源電圧がＶＤＤ２であるＶＤＤ２回路系２１Ｂとが接続されるとともに、基準電圧発生回路１１ｂからの上記ＶＤＤ１回路系１１Ｂの中点電位ＶＤＤ１／２と、基準電圧発生回路２１ｂからの上記ＶＤＤ２回路系２１Ｂの中点電位ＶＤＤ２／２とが、直接、Ｖｒ生成回路２１ｄに入力されるように構成されている。
【００６６】
この場合、Ｒ１，Ｒ２＜＜ｒの関係を満足すれば、近似的に、第１の実施形態の各式をそのまま適用できるので、ボルテージフォロア回路を用いなくとも、第１の実施形態の場合とほぼ同様な効果が得られる。
【００６７】
なお、この第二の実施形態においても、たとえば図５に示すように、基準電圧発生回路１１ｂ，２１ｂにコンデンサＣ１，Ｃ２をそれぞれ接続することによって、電源リップルが基準電位に影響を与えないようにすることができる。
【００６８】
同様に、上記の図３に示したように、Ｖｒ生成回路２１ｄにコンデンサＣを接続するようにした場合や、各コンデンサＣ１，Ｃ２，Ｃを併用することによっても、電源リップルを防ぐことができる（いずれも、図示していない）。
【００６９】
また、電源電圧ＶＤＤ１に電源リップル成分Ｖｐが含まれているような場合には、たとえば図２に示された、ＶＤＤ２回路系２１Ａ’内の基準電圧発生回路２１ｂにのみコンデンサＣ２を接続することによって、電源電圧ＶＤＤ１のリップル電圧Ｖｐ／２が反転アンプ２１ａの出力に現れるのを防ぐことができる。
【００７０】
（第三の実施形態）
図６は、本発明の第三の実施形態にかかる、アナログ増幅回路の概略構成を示すものである。なお、ここでは、電源電圧ＶＤＤ１のリップル電圧Ｖｐ／２が、反転アンプ２１ａの出力に現れるのを防ぐことができるように構成した場合について説明する。
【００７１】
すなわち、このアナログ増幅回路は、たとえば図２に示したアナログ増幅回路より、電源電圧がＶＤＤ１であるＶＤＤ１回路系１１Ａ’内の基準電圧発生回路１１ｂに接続された、該ＶＤＤ１回路系１１Ａ’の中点電位をデカップリングするためのコンデンサＣ１を削除してなる構成（たとえば、図１，図３のＶＤＤ１回路系１１Ａと同一構成）とされている。
【００７２】
この場合、電源電圧ＶＤＤ１に電源リップル成分Ｖｐが含まれているとすると、そのリップル電圧Ｖｐ／２が、基準電圧発生回路１１ｂからのＶＤＤ１回路系１１Ａの中点電位ＶＤＤ１／２に重畳されて、ボルテージフォロア回路１１ｃから出力されることになる。
【００７３】
ここで、図７を参照して、ΣΔ変調器を用いた、いわゆるΣΔ方式１ビットＤ／Ａコンバータの出力回路を例にとり説明する。
【００７４】
この回路は、たとえば同図（ａ）に示すように、ΣΔ変調器からの１ビット出力（ＮＲＺ信号）を、最終的に、ＰＲＺ（Polar Return to Zero）信号にして出力するものである。
【００７５】
その際、各インバータより、たとえば同図（ｂ）に示すようなＲＺ信号とＲＺｎ信号とが、それぞれ、反転されて出力されるように構成されている。
【００７６】
この出力回路において、たとえば、上記インバータの振幅が電源電圧ＶＤＤ１とほぼ等価であるとすると、その出力は電源リップルの影響をまともに受けることになる。このため、ＰＲＺ信号は、図７（ａ）の等価電源からのリップル電圧Ｖｐ／２が重畳されて出力されることになる。
【００７７】
すなわち、図６に示したアナログ増幅回路においては、反転アンプ２１ａの反転入力端側にリップル電圧Ｖｐ／２が入力されるとともに、それが基準電圧発生回路１１ｂにも入力される。
【００７８】
しかしながら、反転アンプ２１ａの反転入力端側からのリップル電圧出力をＶｏｐ−とすると、
Ｖｏｐ−＝−Ａ＊Ｖｐ／２
となる。
【００７９】
これに対して、正転入力端側からのリップル電圧出力をＶｏｐ＋とすると、

となり、（Ｖｏｐ＋）＋（Ｖｏｐ−）＝０となる。これにより、電源電圧ＶＤＤ１の電源リップル成分Ｖｐが、反転アンプ２１ａの出力には現れないようにすることができる。
【００８０】
このように、ＶＤＤ１回路系１１Ａの中点電位はデカップリングせず、ＶＤＤ２回路系２１Ａ’の中点電位のみをコンデンサＣ２によりデカップリングすることで、電源リップル除去比を改善できるようになる。そのため、ＶＤＤ１回路系１１Ａからの出力信号に電源電圧ＶＤＤ１の電源リップル成分Ｖｐが含まれる場合にも、反転アンプ２１ａの出力よりそれを打ち消すことが可能となる。
【００８１】
（第四の実施形態）
図８は、本発明の第四の実施形態にかかる、アナログ増幅回路の概略構成を示すものである。
【００８２】
このアナログ増幅回路は、たとえば、上記ＶＤＤ１回路系１１Ａ’と上記ＶＤＤ２回路系２１Ａ’とが同一ＰＣ板上に第１の回路ブロック３１として構成され、その第１の回路ブロック３１の、上記ＶＤＤ２回路系２１Ａ’内の反転アンプ２１ａからの出力信号が、コンデンサＣを介して、別ＰＣ板上に構成された第２の回路ブロック（第３の回路系）３２内のアンプ３２ａに供給されるようになっている。
【００８３】
また、このアナログ増幅回路は、第１の回路ブロック３１のグランド電位と第２の回路ブロック３２のグランド電位とが異なり、第２の回路ブロック３２のグランド電位が、ＶＤＤ２回路系２１Ａ’の中点電位をデカップリングするためのコンデンサＣ２に接続されるとともに、二つの回路ブロック３１，３２のグランド間にはインピーダンスＺが存在し、ノイズ電圧Ｖｘが発生されるようになっている。
【００８４】
このノイズ電圧Ｖｘは、第１の回路ブロック３１と第２の回路ブロック３２とが異なるＰＣ板上に構成されて、そのグランド間の配線がかなり大きなインピーダンスをもつような場合に発生する。
【００８５】
このような場合、上記コンデンサＣ２の接地点側を第２の回路ブロック３２のグランドに接続することで、ノイズ電圧Ｖｘの影響を除去することができる。
【００８６】
すなわち、第２の回路ブロック３２におけるアンプ３２ａの入力電圧ｅｉ２は、第１の回路ブロック３１における反転アンプ２１ａからの出力電圧をｅｏ１とすると、次式で表される（ただし、直流分はコンデンサＣによってカットされる）。
【００８７】
ｅｉ２＝ｅｏ１＋Ｖｘ
図中のＳ点には、コンデンサＣ２を介して−Ｖｘが入力されていると考えられるので、これによるボルテージフォロア回路２１ｃの出力のＡＣ成分も−Ｖｘとなる。したがって、反転アンプ２１ａの正転入力端には（−Ｖｘ）＊［１／（１＋Ａ）］なるＡＣ成分が入力される。
【００８８】
反転アンプ２１ａの正転入力端から見たゲインは（１＋Ａ）であるので、結局、コンデンサＣが第２の回路ブロック３２のグランドに接続されていない場合の、反転アンプ２１ａの出力をｅｏ１’とすると、
ｅｏ１＝ｅｏ１’−Ｖｘ
となる。
【００８９】
よって、アンプ３２ａの入力電圧ｅｉ２は、

となり、グランド電位が異なる二つの回路ブロック３１，３２間における、上記インピーダンスＺによるノイズ電圧Ｖｘの影響を除去することができる。
【００９０】
（第五の実施形態）
図９は、本発明の第五の実施形態にかかる、アナログ増幅回路の概略を示すものである。
【００９１】
このアナログ増幅回路は、たとえば同図（ａ）に示すように、電源電圧がＶＤＤ１であるＶＤＤ１回路系１１Ｃからの出力信号が、電源電圧がＶＤＤ２であるＶＤＤ２回路系２１Ｃ内の正転アンプ（オペアンプ）２１ａ’にダイレクトに供給されるとともに、上記正転アンプ２１ａ’の基準電位Ｖｒがゲイン１の差動アンプ（Ｖｒ生成回路）２１ｅによって生成されるように構成されている。
【００９２】
ＶＤＤ１回路系１１Ｃは、ＤＣ電位がＶＤＤ１／２とされた信号出力回路１１ａと、該ＶＤＤ１回路系１１Ｃの中点電位（ＶＤＤ１／２）の（１＋Ａ）／Ａ倍の電圧を発生させるための第１の基準電圧発生回路１１ｂ’、および、この基準電圧発生回路１１ｂ’の出力をボルテージフォロアするための第１のボルテージフォロア回路１１ｃと、を有して構成されている。
【００９３】
基準電圧発生回路１１ｂ’は、電源電圧ＶＤＤ１とグランド（ＧＮＤ）との間に、２つの抵抗［（Ａ−１）／（Ａ＋１）］Ｒ１，Ｒ１を直列に接続してなり、その接続点の電位（（Ａ＋１）ＶＤＤ１／２Ａ）を出力として取り出すように構成されている。
【００９４】
ボルテージフォロア回路１１ｃは、上記基準電圧発生回路１１ｂ’が正転入力端側に接続されるとともに、反転入力端が出力端に接続された、バッファアンプとしてのオペアンプにより構成されている。
【００９５】
ＶＤＤ２回路系２１Ｃは、上記ＶＤＤ１回路系１１Ｃからの出力信号を（１＋Ａ）倍に増幅して出力する正転アンプ２１ａ’と、該ＶＤＤ２回路系２１Ｃの中点電位（ＶＤＤ２／２）の１／Ａ倍の電圧を発生させるための第２の基準電圧発生回路２１ｂ’と、この基準電圧発生回路２１ｂ’の出力をボルテージフォロアするための第２のボルテージフォロア回路２１ｃ、および、上記ボルテージフォロア回路１１ｃの出力（上記ＶＤＤ１回路系１１Ｃの中点電位の（１＋Ａ）／Ａ倍の電圧）と上記ボルテージフォロア回路２１ｃの出力（上記ＶＤＤ２回路系２１Ｃの中点電位の１／Ａ倍の電圧）との差により、上記正転アンプ２１ａ’の基準電位Ｖｒを生成する差動アンプ２１ｅと、を有して構成されている。
【００９６】
正転アンプ２１ａ’は、反転入力端側に抵抗Ｒを介して上記差動アンプ２１ｅからの基準電位Ｖｒが、正転入力端側に上記ＶＤＤ１回路系１１Ｃからの出力信号が、それぞれ供給されるようになっている。また、正転アンプ２１ａ’は、その反転入力端と出力端との間が抵抗Ａ＊Ｒを介して接続されている。
【００９７】
基準電圧発生回路２１ｂ’は、電源電圧ＶＤＤ２とグランド（ＧＮＤ）との間に、２つの抵抗（２Ａ−１）Ｒ２，Ｒ２を直列に接続してなり、その接続点の電位（ＶＤＤ２／２Ａ）を出力として取り出すように構成されている。
【００９８】
ボルテージフォロア回路２１ｃは、上記基準電圧発生回路２１ｂ’が正転入力端側に接続されるとともに、反転入力端が出力端に接続された、バッファアンプとしてのオペアンプにより構成されている。
【００９９】
差動アンプ２１ｅは、正転入力端側に供給される、上記ＶＤＤ１回路系１１Ｃの中点電位の（１＋Ａ）／Ａ倍の電圧（（Ａ＋１）ＶＤＤ１／２Ａ）と、反転入力端側に供給される、上記ＶＤＤ２回路系２１Ｃの中点電位の１／Ａ倍の電圧（ＶＤＤ２／２Ａ）との差を求めることによって、上記基準電位Ｖｒを生成するように構成されている。
【０１００】
なお、差動アンプ２１ｅの、正転入力端と上記ボルテージフォロア回路１１ｃの出力端およびグランドとの間、並びに、反転入力端と出力端および上記ボルテージフォロア回路２１ｃの出力端との間には、それぞれ、抵抗Ｒ３が設けられている。
【０１０１】
ここで、上記差動アンプ２１ｅにより生成される基準電位Ｖｒは、
Ｖｒ＝（Ａ＋１）＊ＶＤＤ１／２＊Ａ−ＶＤＤ２／（２＊Ａ）
となる。
【０１０２】
また、ＤＣ電流ｉは、
ｉ＝（ＶＤＤ１／２―Ｖｒ）／Ｒ
となる。
【０１０３】
これより、出力のＤＣ電位Ｖｏは、
Ｖｏ＝ＶＤＤ２／２
となり、ＶＤＤ２回路系２１Ｃの正転アンプ２１ａ’からの出力のＤＣレベルは、たとえば同図（ｂ）に示すように、最大振幅を出せる最適なＤＣレベル（ＶＤＤ２／２）とすることができる。
【０１０４】
このように、ＶＤＤ１回路系１１Ｃからの出力信号をＶＤＤ２回路系２１Ｃ内にダイレクトに入力し、正転アンプ２１ａ’により（１＋Ａ）倍に増幅して出力するアナログ増幅回路においては、正転アンプ２１ａ’の基準電位Ｖｒを、ＶＤＤ１回路系１１Ｃの中点電位の（１＋Ａ）／Ａ倍の電圧とＶＤＤ２回路系２１Ｃの中点電位の１／Ａ倍の電圧との差とすることで、正転アンプ２１ａ’からの出力の平均ＤＣ電位を、ＶＤＤ２回路系２１Ｃの中点電位とほぼ等しくできる。
【０１０５】
その結果、カップリング用のコンデンサを用いなくとも、電源電圧の異なる二つの回路系１１Ｃ，２１Ｃ間での信号の受け渡しを、電源電圧利用率を悪化させることなく、ＤＣカップリングにより行うことが可能となるものである。
【０１０６】
なお、図９に示したアナログ増幅回路にいては、ＶＤＤ１回路系１１Ｃからの出力信号を正転アンプ２１ａ’により（１＋Ａ）倍に増幅して出力するようにしたが、たとえば、２倍（Ａ＝１）に増幅して出力するように構成することも可能である。
【０１０７】
この場合、たとえば図１０に示すように、基準電圧発生回路１１ｂからのＶＤＤ１回路系１１Ａの中点電位を、直接、ゲイン１の反転アンプ２１ｅの正転入力端に入力し、基準電圧発生回路２１ｂからのＶＤＤ２回路系２１Ｃ’の中点電位を、抵抗Ｒ３を介して、反転アンプ２１ｅの反転入力端に入力することでも、基準電位Ｖｒを生成できる。
【０１０８】
特に、この正転アンプ２１ａ’を用いたアナログ増幅回路の場合、たとえば図１１に示すように、基準電圧発生回路１１ｂ，２１ｂにコンデンサＣ１，Ｃ２をそれぞれ接続することによって、電源リップルが基準電位に影響を与えないようにすることができる。
【０１０９】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１１０】
【発明の効果】
以上、詳述したようにこの発明によれば、電源電圧の異なる二つの回路系間での信号の受け渡しを、電源電圧利用率を悪化させることなしに行うことが可能な信号増幅回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第一の実施形態にかかる、アナログ増幅回路の第一の実施例を示す概略図。
【図２】同じく、アナログ増幅回路の第二の実施例を示す概略構成図。
【図３】同じく、アナログ増幅回路の第三の実施例を示す概略構成図。
【図４】この発明の第二の実施形態にかかる、アナログ増幅回路の第一の実施例を示す概略構成図。
【図５】同じく、アナログ増幅回路の第二の実施例を示す概略構成図。
【図６】この発明の第三の実施形態にかかる、アナログ増幅回路の一実施例を示す概略構成図。
【図７】同じく、ΣΔ方式の１ビットＤ／Ａコンバータを例に示す、出力回路の概略図。
【図８】この発明の第四の実施形態にかかる、アナログ増幅回路の一実施例を示す概略構成図。
【図９】この発明の第五の実施形態にかかる、アナログ増幅回路の第一の実施例を示す概略図。
【図１０】同じく、アナログ増幅回路の第二の実施例を示す概略構成図。
【図１１】同じく、アナログ増幅回路の第三の実施例を示す概略構成図。
【図１２】従来技術とその問題点を説明するために示す、二つの異なる電源電圧系をもつアナログ増幅回路（ＡＣカップリングする場合の例）の概略図。
【図１３】同じく、ＤＣカップリングする場合の例を示す、従来のアナログ増幅回路の概略図。
【図１４】同じく、ＤＣカップリングする場合の他の例を示す、従来のアナログ増幅回路の概略図。
【図１５】同じく、正転アンプを用いた場合の例を示す、従来のアナログ増幅回路（ＡＣカップリングする場合）の概略図。
【図１６】同じく、正転アンプを用いた場合の例を示す、従来のアナログ増幅回路（ＤＣカップリングする場合）の概略図。
【図１７】同じく、正転アンプを用いた場合の他の例を示す、従来のアナログ増幅回路の概略図。
【符号の説明】
１１Ａ，１１Ａ’，１１Ｂ，１１Ｂ’，１１Ｃ…ＶＤＤ１回路系
１１ａ…信号出力回路
１１ｂ，１１ｂ’…第１の基準電圧発生回路
１１ｃ…第１のボルテージフォロア回路
２１Ａ，２１Ａ’，２１Ａ''，２１Ｂ，２１Ｂ’，２１Ｃ，２１Ｃ’…ＶＤＤ２回路系
２１ａ…反転アンプ（オペアンプ）
２１ａ’…正転アンプ（オペアンプ）
２１ｂ，２１ｂ’…第２の基準電圧発生回路
２１ｃ…第２のボルテージフォロア回路
２１ｄ…Ｖｒ生成回路
２１ｅ…差動アンプ
３１…第１の回路ブロック
３２…第２の回路ブロック
３２ａ…アンプ
Ｃ，Ｃ１，Ｃ２…コンデンサ
ＶＤＤ１…第１の電源電圧
ＶＤＤ２…第２の電源電圧
Ｖｒ…基準電位
Ｖｘ…ノイズ電圧
Ｚ…インピーダンス

Claims (14)

1. 第１の電源電圧で動作し、信号出力回路を有する第１の回路系と、
   第２の電源電圧で動作し、前記第１の回路系からの出力信号を−Ａ倍に増幅して出力する反転アンプを有する第２の回路系と
   を具備し、
   前記第１の回路系の中点電位と前記第２の回路系の中点電位とを略１：Ａに分圧した基準電位を、前記反転アンプの正転入力として生成する生成回路を設けたことを特徴とする信号増幅回路。
2. 前記生成回路は、前記第１の回路系の中点電位を発生させるための第１の基準電圧発生回路の出力と、前記第２の回路系の中点電位を発生させるための第２の基準電圧発生回路の出力とを、第１の抵抗と第２の抵抗との抵抗比に応じて分圧するものであることを特徴とする請求項１に記載の信号増幅回路。
3. 前記生成回路は、前記第１の基準電圧発生回路の出力をボルテージフォロアするための第１のボルテージフォロア回路の出力と、前記第２の基準電圧発生回路の出力をボルテージフォロアするための第２のボルテージフォロア回路の出力とを、第１の抵抗と第２の抵抗との抵抗比に応じて分圧するものであることを特徴とする請求項２に記載の信号増幅回路。
4. 前記生成回路には、電源リップルを防ぐためのコンデンサが接続されてなることを特徴とする請求項２または請求項３に記載の信号増幅回路。
5. 前記第１の基準電圧発生回路には、前記第１の回路系の中点電位をデカップリングするための第１のコンデンサが、前記第２の基準電圧発生回路には、前記第２の回路系の中点電位をデカップリングするための第２のコンデンサが、それぞれ接続されてなることを特徴とする請求項２または請求項３に記載の信号増幅回路。
6. 前記第２の基準電圧発生回路には、前記第２の回路系の中点電位をデカップリングするためのコンデンサが設けられてなることを特徴とする請求項３に記載の信号増幅回路。
7. 前記第２の回路系からの出力信号を増幅して出力するためのアンプを有する第３の回路系をさらに具備し、
   前記第３の回路系と前記第１，第２の回路系とのグランド間にインピーダンスが存在することを特徴とする請求項５に記載の信号増幅回路。
8. 前記第１の回路系および前記第２の回路系は同一基板上に構成され、前記第３の回路系は前記第１，第２の回路系とは異なる基板上に構成されてなることを特徴とする請求項７に記載の信号増幅回路。
9. 前記第３の回路系のグランドには、前記第２の回路系の中点電位をデカップリングするための、前記第２のコンデンサが接続されていることを特徴とする請求項７に記載の信号増幅回路。
10. 第１の電源電圧で動作し、信号出力回路を有する第１の回路系と、
    第２の電源電圧で動作し、前記第１の回路系からの出力信号を（１＋Ａ）倍に増幅して出力する正転アンプを有する第２の回路系と
    を具備し、
    前記第１の回路系の中点電位の（１＋Ａ）／Ａ倍の電圧と、前記第２の回路系の中点電位の１／Ａ倍の電圧との差に相当する基準電位を、前記正転アンプの反転入力として生成する生成回路を設けたことを特徴とする信号増幅回路。
11. 前記生成回路は、第１の基準電圧発生回路により発生されて、第１のボルテージフォロア回路によりボルテージフォロアされた、前記第１の回路系の中点電位の（１＋Ａ）／Ａ倍の電圧と、第２の基準電圧発生回路により発生されて、第２のボルテージフォロア回路によりボルテージフォロアされた、前記第２の回路系の中点電位の１／Ａ倍の電圧とを、ゲインが略１に設定された差動アンプに入力することによって、前記基準電位を得るものであることを特徴とする請求項１０に記載の信号増幅回路。
12. 第１の電源電圧で動作し、信号出力回路を有する第１の回路系と、
    第２の電源電圧で動作し、前記第１の回路系からの出力信号を略２倍に増幅して出力する正転アンプを有する第２の回路系と
    を具備し、
    前記第１の回路系の中点電位が正転入力端に供給され、前記第２の回路系の中点電位が抵抗を介して反転入力端に供給される、ゲインが略１に設定された反転アンプを、前記正転アンプの基準電位を生成する生成回路として設けたことを特徴とする信号増幅回路。
13. 前記生成回路は、第１の基準電圧発生回路により発生されて、第１のボルテージフォロア回路によりボルテージフォロアされた、前記第１の回路系の中点電位を、前記反転アンプの正転入力端に入力し、第２の基準電圧発生回路により発生されて、第２のボルテージフォロア回路によりボルテージフォロアされた、前記第２の回路系の中点電位を、抵抗を介して前記反転アンプの反転入力端に入力することによって、前記基準電位を得るものであることを特徴とする請求項１２に記載の信号増幅回路。
14. 前記第１の基準電圧発生回路には、前記第１の回路系の中点電位をデカップリングするための第１のコンデンサが、前記第２の基準電圧発生回路には、前記第２の回路系の中点電位をデカップリングするための第２のコンデンサが、それぞれ接続されてなることを特徴とする請求項１３に記載の信号増幅回路。

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