JP3621182B2

JP3621182B2 - Manufacturing method of chip size package

Info

Publication number: JP3621182B2
Application number: JP3590296A
Authority: JP
Inventors: 誠長山
Original assignee: 株式会社シチズン電子
Priority date: 1996-02-23
Filing date: 1996-02-23
Publication date: 2005-02-16
Anticipated expiration: 2016-02-23
Also published as: JPH09232256A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージの製造方法に係り、特に超小型のチップサイズパッケージの製造方法に関する。
【０００２】
【従来の技術】
近年、セット機器の小型化に伴なって半導体パッケージの超小型化が益々進み、最近ではバンプ接続技術を用いた所謂チップサイズパッケージ（ＣＳＰ）が開発されている（エレクトロニクス実装技術１９９５（Ｖｏｌ．１１Ｎｏ．３）、及び特開平６−３４９８９３号参照）。これは、例えば図１０に示したように、半導体チップ１の下面に多数のバンプ２を形成しておき、半導体チップ１をマザーボードに直接マウントしてバンプ２を回路接続するか、もしくは図に示したように、半導体チップ１と同一形状の回路基板３にバンプ２を接続して層状の半導体パッケージ４としておき、回路基板３の下面に設けた電極５をマザーボードに接続するものである。なお、バンプ２によって形成される半導体チップ１と回路基板３との隙間は樹脂６によって封止されている。
【０００３】
図１１は、上述の構造からなる半導体パッケージ４（ＣＳＰ）の一製造工程図を示したものである。この製造工程では先ずシリコン等のウエハ上に集積回路を形成して半導体ウエハ８としたのち、その表面にパッシベーション膜を施して集積回路を保護した上で、半導体ウエハ８上に整列した多数のバンプ２を形成する。次の工程では半導体ウエハ８を半導体チップ１毎にダイシングし、更に半導体チップ１を一個ずつ吸着し易いように、エキスパンド工程によって隣接する半導体チップ１同士の間隔を空ける。次の工程ではガラスエポキシ又はフィルム等によって形成された回路基板３の所定位置に上記エキスパンドした半導体チップ１を吸着ノズルを用いて一個ずつ配置する。図１２に示したように、半導体チップ１はバンプ２を下側に向けて回路基板３に配列され、バンプ２を所定の電子回路上にダイボンディングする。リフロー工程でバンプ２を溶融し、回路基板３上に接合する。次の樹脂コーティング工程は半導体チップ１と回路基板３との隙間を封止するためのものであり、両者間に樹脂６が充填される。樹脂６はキュア炉を通すことで硬化する。最後のダイシング工程ではダイシングマシーンによって枡目状に切断し、一個ずつの半導体チップ１とする。この時は回路基板３も半導体チップ１と一緒にダイシングされて、直方体形状の半導体パッケージ４（ＣＳＰ）が完成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法にあっては、バンプ２の形成から半導体パッケージ４の完成までに６工程を必要とする上、半導体チップ１を一個ずつ回路基板３上に移送し、各々について位置合わせしてからダイボンドしなければならないなど、作業工程が面倒である他、作業時間が掛かってしまうといった問題があった。
【０００５】
そこで、本発明は、バンプの形成から半導体パッケージの完成までの製造工程を減らすと同時に、ダイボンド工程での位置合わせ等を容易に行えるようにしたチップサイズパッケージの製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
すなわち、上記課題を解決するために、本発明に係るチップサイズパッケージの製造方法は、第１に、半導体ウエハ上にバンプを形成する工程と、このバンプによって半導体ウエハを回路基板上にダイボンドする工程と、ダイボンドされた半導体ウエハと回路基板とをリフローを通してバンプを溶融し、半導体ウエハを回路基板に接合する工程と、接合された半導体ウエハと回路基板との間に樹脂を充填する工程と、充填された樹脂を加熱硬化する工程と、半導体チップ毎に、半導体ウエハを回路基板までダイシングする工程とを備えることを特徴とし、
第２に、半導体ウエハ上にバンプを形成する工程と、このバンプによって半導体ウエハを回路基板上にダイボンドする工程と、ダイボンドされた半導体ウエハと回路基板とをリフローを通してバンプを溶融し、半導体ウエハを回路基板に接合する工程と、回路基板に接合された半導体ウエハのみを半導体チップ毎にダイシングする工程と、チップ毎にダイシングされた半導体チップの側面と下面に樹脂を充填する工程と、充填された樹脂を加熱硬化する工程と、半導体チップ毎に、充填された樹脂部分を回路基板までダイシングする工程とを備えることを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係るチップサイズパッケージの製造方法を詳細に説明する。図１は本発明の第一実施例の製造工程を示したものである。先の実施例と同様、先ずシリコン等のウエハ上に集積回路を形成して半導体ウエハ８としたのち、その表面にパッシベーション膜を施して集積回路を保護した上で、半導体ウエハ８上に整列した多数のバンプ２を形成する。次に上記半導体ウエハ８を裏返してバンプ２を下側に向け、そのまま回路基板３の上に載置して上下左右の４箇所のポイント９ａ，９ｂ，９ｃ，９ｄで位置決めを行なったのちダイボンドする（図２参照）。次にこれをリフローに通してバンプ２を溶融し、回路基板３上に接合する。次の樹脂コーティング工程は半導体ウエハ８と回路基板３との隙間を封止するためのものである。図３に示したように、両者間の隙間に樹脂６を充填してバンプ２を封止する。樹脂６はキュア炉に通すことで硬化する。次のダイシング工程ではダイシングマシーンによって半導体ウエハ８を枡目状に切断して半導体チップ１毎に分割する。この時、図４に示したように、回路基板３も半導体チップ１と一緒にダイシングされ、直方体形状の半導体パッケージ４（ＣＳＰ）として完成する。
【０００８】
このように、上記実施例では従来例と違って半導体ウエハ８の状態で回路基板３上にダイボンドするので、従来のような回路基板３にダイボンドする前に半導体ウエハ８をダイシングする工程及びダイシングした半導体チップ１をエキスパンドする工程を省略することができる。また、ダイボンド工程も従来のような半導体チップ１一個ずつ何回も繰り返して行うのに比べて一回だけで済むので、従来より２工程少ない４工程で製造することができる他、ダイボンド工程における半導体ウエハ８の位置合わせ作業も極めて容易となる。
【０００９】
図５は本発明の第二実施例における製造工程を示したものである。この実施例では、半導体ウエハ８上にバンプ２を形成する工程、及び半導体ウエハ８を回路基板３上にダイボンドする工程は、前記第一実施例と同様なので、各工程の詳細な説明は省略する。この実施例では回路基板３上にダイボンドされた半導体ウエハ８に対して、図６に示したように、回路基板３をそのままにして半導体ウエハ８のみをチップ毎にダイシングして枡目状の半導体チップ１とする工程が先の実施例とは異なる。次の樹脂コーティング工程は、前述と同様、半導体ウエハ８と回路基板３との隙間を樹脂封止するためのものであるが、この実施例では図７に示したように、半導体ウエハ８と回路基板３との隙間だけでなく、ダイシングした半導体チップ１同士の隙間にも樹脂６が充填される。キュア炉で樹脂６を硬化させたのち、再度半導体チップ１のダイシングラインに沿って今度は回路基板３も一緒にダイシングし（図８参照）、直方体形状の半導体パッケージ４（ＣＳＰ）を完成させる。
【００１０】
このように、第二実施例にあっても、従来例とは異なって半導体ウエハ８の状態で回路基板３上にダイボンドするので、従来のような半導体ウエハ８のダイシング工程及びエキスパンド工程を省略することができ、従来より１工程少ない５工程で製造することができる他、この実施例では半導体ウエハ８を回路基板３上でダイシングして半導体チップ１にしてから樹脂を充填しているので、樹脂封止がより一層確実になるといった効果がある。また、回路基板３と一緒に切断する二回目のダイシング幅を、半導体ウエハ８だけを切断する一回目のダイシング幅より狭くした場合には、図９に示したように、半導体チップ１の側面周囲に樹脂６を残すことができ、これによって半導体チップ１をより確実に保護できるといった効果がある。
【００１１】
【発明の効果】
以上説明したように、本発明に係るチップサイズパッケージの製造方法によれば、半導体ウエハの状態で回路基板上にダイボンドするので、ダイボンドする際の回路基板上への位置合わせ作業が、従来のように半導体チップ毎にするのに比べて極めて容易となる他、従来の製造工程より少ない工程数で製造することができるといった効果を奏する。
【００１２】
また、回路基板上に半導体ウエハをダイボンドしたのち、半導体ウエハだけを枡目状にダイシングして半導体チップとした場合には、樹脂封止がより一層確実なものになるといった効果が得られる。
【図面の簡単な説明】
【図１】本発明の第一実施例に係るチップサイズパッケージの製造工程図である。
【図２】上記図１のＡ−Ａ線断面図である。
【図３】上記図１のＢ−Ｂ線断面図である。
【図４】上記図１のＣ−Ｃ線断面図である。
【図５】本発明の第二実施例に係るチップサイズパッケージの製造工程図である。
【図６】上記図５のＤ−Ｄ線断面図である。
【図７】上記図５のＥ−Ｅ線断面図である。
【図８】上記図５のＦ−Ｆ線断面図である。
【図９】半導体チップの側面周囲に樹脂を残した場合の図８と同様の断面図である。
【図１０】チップサイズパッケージの一例を示す断面図である。
【図１１】チップサイズパッケージの従来の製造工程図である。
【図１２】上記図１１のＧ−Ｇ線断面図である。
【符号の説明】
１半導体チップ
２バンプ
３回路基板
４半導体パッケージ
６樹脂
８半導体ウエハ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor package, and more particularly to a method for manufacturing an ultra-small chip size package.
[0002]
[Prior art]
In recent years, with the miniaturization of set devices, the miniaturization of semiconductor packages has been increasingly progressed. Recently, a so-called chip size package (CSP) using a bump connection technology has been developed (Electronic Packaging Technology 1995 (Vol. 11). No. 3) and JP-A-6-349893). For example, as shown in FIG. 10, a large number of bumps 2 are formed on the lower surface of the semiconductor chip 1, and the semiconductor chip 1 is directly mounted on the mother board and the bumps 2 are connected to the circuit. As described above, bumps 2 are connected to a circuit board 3 having the same shape as the semiconductor chip 1 to form a layered semiconductor package 4, and electrodes 5 provided on the lower surface of the circuit board 3 are connected to the mother board. A gap between the semiconductor chip 1 and the circuit board 3 formed by the bumps 2 is sealed with a resin 6.
[0003]
FIG. 11 shows one manufacturing process diagram of the semiconductor package 4 (CSP) having the above-described structure. In this manufacturing process, first, an integrated circuit is formed on a wafer such as silicon to form a semiconductor wafer 8, and then a passivation film is applied to the surface to protect the integrated circuit, and then a large number of bumps aligned on the semiconductor wafer 8. 2 is formed. In the next process, the semiconductor wafer 8 is diced for each semiconductor chip 1, and the adjacent semiconductor chips 1 are spaced apart by an expanding process so that the semiconductor chips 1 can be easily attracted one by one. In the next step, the expanded semiconductor chips 1 are arranged one by one at a predetermined position on the circuit board 3 formed of glass epoxy or a film using a suction nozzle. As shown in FIG. 12, the semiconductor chip 1 is arranged on the circuit board 3 with the bumps 2 facing downward, and the bumps 2 are die-bonded on a predetermined electronic circuit. In the reflow process, the bumps 2 are melted and bonded onto the circuit board 3. The next resin coating process is for sealing the gap between the semiconductor chip 1 and the circuit board 3, and the resin 6 is filled between them. The resin 6 is cured by passing through a curing furnace. In the final dicing process, the chips are cut into a grid shape by a dicing machine to form one semiconductor chip 1 at a time. At this time, the circuit board 3 is also diced together with the semiconductor chip 1 to complete a rectangular parallelepiped semiconductor package 4 (CSP).
[0004]
[Problems to be solved by the invention]
However, in the above conventional manufacturing method, six processes are required from the formation of the bump 2 to the completion of the semiconductor package 4, and the semiconductor chip 1 is transferred onto the circuit board 3 one by one and aligned with each other. Then, there is a problem that the work process is troublesome and that it takes time to work, such as die bonding.
[0005]
Accordingly, the present invention provides a method for manufacturing a chip size package that reduces the number of manufacturing steps from bump formation to completion of a semiconductor package, and at the same time facilitates alignment and the like in a die bonding step.
[0006]
[Means for Solving the Problems]
That is, in order to solve the above problems, a chip size package manufacturing method according to the present invention includes, firstly, a step of forming a bump on a semiconductor wafer, and a step of die-bonding the semiconductor wafer on a circuit substrate by the bump. If, by melting the bump through reflow the semiconductor wafer and the circuit board which is die-bonded, and bonding the semiconductor wafer to the circuit board, a step of filling the resin between the bonded semiconductor wafer and the circuit board, filled A step of heat-curing the formed resin, and a step of dicing the semiconductor wafer to the circuit board for each semiconductor chip ,
Second, a step of forming bumps on the semiconductor wafer, a step of die-bonding the semiconductor wafer on the circuit board using the bumps, and melting the bumps through reflow of the die-bonded semiconductor wafer and the circuit board, The step of bonding to the circuit board, the step of dicing only the semiconductor wafer bonded to the circuit board for each semiconductor chip, the step of filling the side and bottom surfaces of the semiconductor chips diced for each chip, and filling It is characterized by comprising a step of heat-curing the resin and a step of dicing the filled resin portion to the circuit board for each semiconductor chip .
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method for manufacturing a chip size package according to the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 shows the manufacturing process of the first embodiment of the present invention. As in the previous embodiment, an integrated circuit is first formed on a wafer of silicon or the like to form a semiconductor wafer 8, and then a passivation film is applied to the surface to protect the integrated circuit, and then the semiconductor circuit is aligned on the semiconductor wafer 8. A large number of bumps 2 are formed. Next, the semiconductor wafer 8 is turned over, the bumps 2 are directed downwards, placed on the circuit board 3 as they are, positioned at four points 9a, 9b, 9c, 9d at the top, bottom, left and right, and then die bonded. (See FIG. 2). Next, this is passed through reflow to melt the bumps 2 and join them on the circuit board 3. The next resin coating process is for sealing the gap between the semiconductor wafer 8 and the circuit board 3. As shown in FIG. 3, the bumps 2 are sealed by filling the resin 6 in the gaps between the two. The resin 6 is cured by passing through a curing furnace. In the next dicing process, the semiconductor wafer 8 is cut into a grid shape by a dicing machine and divided into semiconductor chips 1. At this time, as shown in FIG. 4, the circuit board 3 is also diced together with the semiconductor chip 1 to complete a rectangular parallelepiped semiconductor package 4 (CSP).
[0008]
Thus, in the above embodiment, unlike the conventional example, die bonding is performed on the circuit substrate 3 in the state of the semiconductor wafer 8, so that the process of dicing the semiconductor wafer 8 before dicing to the circuit substrate 3 and the dicing are performed. The step of expanding the semiconductor chip 1 can be omitted. In addition, since the die bonding process can be performed only once compared with the conventional semiconductor chip which is repeatedly performed one by one many times, it can be manufactured in four processes, which is two processes fewer than the conventional one, and the semiconductor in the die bonding process. The alignment operation of the wafer 8 is also extremely easy.
[0009]
FIG. 5 shows the manufacturing process in the second embodiment of the present invention. In this embodiment, the step of forming the bumps 2 on the semiconductor wafer 8 and the step of die bonding the semiconductor wafer 8 on the circuit board 3 are the same as those in the first embodiment, and detailed description of each step is omitted. . In this embodiment, as shown in FIG. 6, the semiconductor wafer 8 die-bonded on the circuit board 3 is diced only on a chip-by-chip basis while leaving the circuit board 3 as it is. The process of forming the chip 1 is different from the previous embodiment. The next resin coating process is for sealing the gap between the semiconductor wafer 8 and the circuit board 3 as described above. In this embodiment, as shown in FIG. The resin 6 is filled not only in the gap with the substrate 3 but also in the gap between the diced semiconductor chips 1. After the resin 6 is cured in a curing furnace, the circuit board 3 is then diced again along the dicing line of the semiconductor chip 1 (see FIG. 8) to complete a rectangular parallelepiped semiconductor package 4 (CSP).
[0010]
In this way, even in the second embodiment, unlike the conventional example, die bonding is performed on the circuit substrate 3 in the state of the semiconductor wafer 8, so that the conventional dicing process and expanding process of the semiconductor wafer 8 are omitted. In this embodiment, the semiconductor wafer 8 is diced on the circuit board 3 to form the semiconductor chip 1 and is filled with the resin. There is an effect that sealing is further ensured. Further, when the second dicing width to be cut together with the circuit board 3 is narrower than the first dicing width to cut only the semiconductor wafer 8, as shown in FIG. Thus, there is an effect that the semiconductor 6 can be protected more reliably.
[0011]
【The invention's effect】
As described above, according to the manufacturing method of the chip size package according to the present invention, since the die bonding is performed on the circuit board in the state of the semiconductor wafer, the alignment work on the circuit board at the time of die bonding is the conventional one. In addition, it is extremely easy compared to the case of using each semiconductor chip, and it is possible to manufacture with a smaller number of processes than the conventional manufacturing process.
[0012]
In addition, when the semiconductor wafer is die-bonded on the circuit board and then only the semiconductor wafer is diced into a semiconductor chip, an effect that the resin sealing is further ensured can be obtained.
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram of a chip size package according to a first embodiment of the invention.
FIG. 2 is a cross-sectional view taken along line AA in FIG.
3 is a cross-sectional view taken along line BB in FIG.
4 is a cross-sectional view taken along the line CC of FIG.
FIG. 5 is a manufacturing process diagram of a chip-size package according to a second embodiment of the invention.
6 is a cross-sectional view taken along the line DD of FIG.
7 is a cross-sectional view taken along line EE of FIG.
8 is a cross-sectional view taken along line FF in FIG.
FIG. 9 is a cross-sectional view similar to FIG. 8 when the resin is left around the side surface of the semiconductor chip.
FIG. 10 is a cross-sectional view showing an example of a chip size package.
FIG. 11 is a conventional manufacturing process diagram of a chip size package.
12 is a cross-sectional view taken along the line GG of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Bump 3 Circuit board 4 Semiconductor package 6 Resin 8 Semiconductor wafer

Claims

Forming bumps on the semiconductor wafer;
A step of die-bonding the semiconductor wafer on the circuit board by the bump;
Melting the bumps through reflowing the die-bonded semiconductor wafer and the circuit board, and bonding the semiconductor wafer to the circuit board;
A step of filling the resin between the bonded semiconductor wafer and the circuit board,
A step of heat-curing the filled resin;
A method of manufacturing a chip size package, comprising: a step of dicing a semiconductor wafer to a circuit board for each semiconductor chip .

Forming bumps on the semiconductor wafer;
A step of die-bonding the semiconductor wafer on the circuit board by the bump;
Melting the bumps through reflowing the die-bonded semiconductor wafer and the circuit board, and bonding the semiconductor wafer to the circuit board;
Dicing only the semiconductor wafer bonded to the circuit board for each semiconductor chip;
Filling the resin into the side and bottom surfaces of the semiconductor chips diced for each chip ;
A step of heat-curing the filled resin;
A method of manufacturing a chip size package, comprising: a step of dicing a filled resin portion to a circuit board for each semiconductor chip .