JP3609566B2 - Σ−δ変調方式ａｄコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＡＤコンバータの技術分野に係り、特に、Σ−Δ変調方式ＡＤコンバータの特性を改善する技術に関する。
【０００２】
【従来の技術】
近年では、アナログ録音のレコードに替え、ディジタル録音のコンパクトディスクやディジタルオーディオテープが普及しており、ＡＤコンバータやＤＡコンバータが広く用いられている。
【０００３】
ディジタルオーディオ技術の分野では、ＡＤコンバータとして逐次比較方式が採用されていたが、その方式には高精度なＤＡコンバータが必要とされており、トリミングなしで１２ビットの分解能を得ることが容易でないと言われている。また、高次・高精度なアナログフィルタも必要とされており、低価格化することが困難であった。
【０００４】
そこで従来技術でも、逐次比較方式に替え、オーバサンプリング方式によるＡＤコンバータが採用されるようになり、得たい帯域の周波数に対し、サンプリング周波数を数十倍と高くし(オーバーサンプリング)、その信号をディジタル処理することで、高価格なアナログフィルタを用いなくてもＳ／Ｎ比のよい信号が得られるようにされている。
【０００５】
そのような従来技術のオーバサンプリング方式のＡＤコンバータのうち、Σ−Δ変調方式のものを図４に示す。
このΣ−Δ変調方式ＡＤコンバータ１０１は、モジュレータ１１１とディシメーションフィルタ１１２とを有しており、アナログ信号である差動入力信号ＩＮがモジュレータ１１１に入力されるように構成されている。
【０００６】
入力された差動入力信号ＩＮは、モジュレータ１１１内でオーバーサンプリングされ、帯域内に含まれる量子化ノイズがモジュレータ１１１の伝達関数に基づいて帯域外にシェーピングされて、１ビットのデータ列に変換される。次に、ディシメーションフィルタ１１２にて、帯域外の量子化ノイズがその阻止帯域特性によって除去され、帯域内の出力信号(ディジタルデータ）として出力される。
【０００７】
一般にΣ−Δ変調方式ＡＤコンバータのモジュレータは、加算器と積分器と遅延回路とＤＡコンバータと比較器とで構成されており、このモジュレータ１１１が４次であるものとすると、４個の加算器１３１〜１３４と４個の積分器１４１〜１４４とが交互配置で直列接続され、最後段の積分器１４４の出力は、１ビットの比較器１５１に入力されている。比較器１５１は、入力された信号を基準電圧と比較して１ビットのデータ列を出力し、そのデータ列がディシメーションフィルタ１１２に出力されると共に、遅延回路１６０を介して、４個のＤＡコンバータ１６１〜１６４に入力されている。各ＤＡコンバータ１６１〜１６４は、入力された１ビットのデータ列をアナログ信号に変換して各加算器１３１〜１３４に出力する。各加算器１３１〜１３４は、ＤＡコンバータ１６１〜１６４の出力信号と差動入力信号ＩＮ又は前段の積分器１４１〜１４３の出力とを夫々加算して、各加算器１３１〜１３４の後段の積分器１４１〜１４４に出力する。このように、比較器１５１が出力する１ビットのデータ列は、出力信号としてディシメーションフィルタ１１２に入力されると共に、４個の積分器１４１〜１４４の入力段にそれぞれ帰還されるように構成されている。
【０００８】
このような構成により、最前段の加算器１３１に差動入力電圧ＩＮが入力され、サンプリング周波数Ｆsの更に６４倍の周波数でサンプリングが行われ、１ビットのデータ列が生成される際にノイズシェーピングされる。次に、ディシメーションフィルタ１１２にて、帯域外の量子化ノイズがその阻止帯域特性によって除去され、帯域内の信号成分がディジタルデータとして出力される。
このようなΣ−Δ変換方式ＡＤコンバータは、入力信号の急峻な変化に追随でき、安価であることから中速用のＡＤコンバータとして広く用いられている。
【０００９】
しかしながら、上述したような従来技術のΣ−Δ変調方式ＡＤコンバータでは、その出力のディジタルデータ中には、ディシメーションフィルタ１１２で除去され切れなかったノイズばかりでなく、アナログ信号がゼロＶであってもディジタル信号がゼロにならないことによるノイズが含まれていることが知られている。アナログ信号がゼロＶの時は、差動入力信号ＩＮがゼロＶであり、ＡＣ成分を含まないことから、ディジタル信号もゼロを示しているはずである。しかしながら、その場合でも、ディジタル出力データ中には、帯域内の周波数成分（１つの周波数成分、あるいは複数の周波数成分）をもったノイズ信号が含まれており、このノイズ信号は高品質を要求されるオーディオシステム等では無視できない問題となっている。
【００１０】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたもので、その目的は、低ノイズのΣ−Δ変調方式ＡＤコンバータを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、入力されたアナログ信号をオーバー・サンプリングしてディジタルデータ列を生成するモジュレータと、前記モジュレータの後段に配置され、動作開始から所定の時間においては第１の次数のフィルタとして動作し、所定の時間の経過後には前記第１の次数よりも次数の高い第２の次数のフィルタとして動作するディジタルフィルタと、を有するΣ−Δ変調方式ＡＤコンバータである。
請求項２記載の発明は、前記ディジタルフィルタがディジタルハイパスフィルタである請求項１に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項３記載の発明は、前記ディジタルハイパスフィルタが、第１の端子が信号入力端子に接続された加算器と、前記加算器の出力に接続された第１の次数のディジタルハイパスフィルタと、前記第１の次数のディジタルハイパスフィルタの出力に接続された第３の次数のディジタルハイパスフィルタと、前記第１の次数のディジタルハイパスフィルタの出力と前記第３の次数のディジタルハイパスフィルタの出力の一方を選択して前記加算器の第２の端子に接続する第１のスイッチと、前記第１の次数のディジタルハイパスフィルタの出力と前記第３の次数のディジタルハイパスフィルタの出力の一方を選択して信号出力端子に接続する第２のスイッチとを有する請求項２に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項４記載の発明は、前記モジュレータの前段又は信号サンプリング段に配置され、前記アナログ信号にＤＣ電圧を電畳するＤＣ電圧重畳回路を有する請求項２又は３に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項５記載の発明は、前記モジュレータと前記ディジタルハイパスフィルタとの間に配置され、前記ディジタルデータ列をディジタル処理して高周波成分を除去するディシメーションフィルタを有する請求項２乃至４の何れかに記載のΣ−Δ変調方式ＡＤコンバータである。
請求項６記載の発明は、前記ディジタルハイパスフィルタにおける第１の次数から第２の次数への切り替えが、前記重畳されたＤＣ電圧成分が所定のレベルまで減衰した後に行なわれる請求項４又は５に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項７記載の発明は、前記ディジタルフィルタは、前記第１の次数よりも前記第２の次数のときの方が減衰特性に優れた請求項１乃至請求項６のいずれか１項記載のΣ−Δ変調方式ＡＤコンバータである。
請求項８記載の発明は、前記ディジタルフィルタは、前記第１の次数のときよりも前記第２の次数のときの方が減衰率の増加速度が緩やかである請求項１乃至請求項７のいずれか１項記載のΣ−Δ変調方式ＡＤコンバータである。
一般に、Σ−Δ変調方式ＡＤコンバータにおいては、モジュレータやデシメーションフィルタがアイドリング状態にあるときには、モジュレータの出力データ列、ディシメーションフィルタ内部のデータ列、あるいはディシメーションフィルタの出力に、特定のアイドリングパターンが生じていることが知られている。
【００１２】
そのアイドリングパターン中に含まれる周波数帯域の成分や、折り返し周波数成分が電源ラインやグランドライン等を経由してモジュレータ内や、前段のアナログ信号処理系に侵入した場合には、それらはノイズ信号となる。モジュレータ内では、そのノイズ信号が音声信号等の変換対象の信号と同等にサンプリングされ、アナログ信号がゼロＶであるゼロＤＣ信号入力時であっても、出力信号にあるノイズ強度をもったノイズ音が含まれてしまうと考えられている。
【００１３】
図５は、従来技術のΣ−Δ変調方式ＡＤコンバータにおいて、アナログ信号ゼロＶ時に左右２チャンネルのディジタル出力中に含まれるノイズを示している。
【００１４】
差動アナログ入力の低レベル側を２．５Ｖに固定し、高レベル側の電位を２．２Ｖから２．９Ｖの間で変化させた場合の差動入力ＤＣ電圧(ＡＣ成分は含まれていない。)を横軸にとり、周波数を縦軸にとり、差動入力ＤＣ電圧を変化させたとき、その差動ＤＣ電圧とピークノイズ周波数との関係を、図６のグラフにして示す。
【００１５】
差動入力ＤＣ電圧がゼロＶでは、ノイズピークはゼロＨｚに近い低周波であるが、差動入力ＤＣ電圧の絶対値を増加させると、ピークノイズの周波数は直線的に高くなり、±０．１Ｖのところで２４ｋＨｚとなり、更に増加させると減少に転じ、±０．２Ｖのところで、ゼロＶを与えたときと同じ周波数になる。
【００１６】
このように、差動入力ＤＣ電圧の大きさにより、ピークノイズの周波数は低周波〜２４ｋＨｚの間で、折り返し特性を示すが、そのノイズピークの強度は、ゼロＶ〜±０．１Ｖの範囲では約−１１０ｄＢ、±(０．１〜０．２)Ｖの範囲では、約−１２５ｄＢとなっており、差動入力ＤＣ電圧が大きくなると、ノイズ強度は小さくなることが分かる。
【００１７】
しかしながら、この図６に示すノイズ強度のグラフからは、モジュレータの伝達関数（ノイズシェーピング特性）や、ディシメーションフィルタの特性に対する依存性は観察されず、ノイズ強度対周波数の関係は、帯域(図６では、差動入力ＤＣ電圧が −０．２、０、０．２Ｖを中心として、それぞれ±０．１Ｖの範囲)内ではノイズ強度は一定であり、しかも、ノイズ強度は、ピークノイズの周波数が折り返す毎に減少している。
【００１８】
本発明の発明者等は、オーディオシステムにおける無音時のように、アナログ信号が入力されない時(差動アナログ信号のＡＣ成分とＤＣ成分がゼロＶの状態)に発生するノイズ強度よりも、ＤＣ電圧が重畳されることによって、周波数が折り返えされていたときの方がノイズ強度が小さいという知見を得ている。
【００１９】
アナログ信号に対してＤＣ電圧を重畳すると、上述したようにアイドリングパターンに起因するノイズ強度は小さくなる。一般に、ディシメーションフィルタから出力されるディジタル信号のノイズフロアーレベルは−１２０ｄＢ程度であるので、ＤＣ電圧を重畳することで、−１２０ｄＢ以下のノイズ強度にすれば問題はない。
【００２０】
ディシメーションフィルタを、重畳されたＤＣ電圧成分をディジタル処理で除去できるように構成しておくと、Σ−Δ変調方式ＡＤコンバータの出力に、重畳したＤＣ電圧が影響を与えることがなくなる。
【００２１】
また、ディシメーションフィルタの後段に補正演算回路を設け、ディシメーションフィルタの出力に演算処理を施すことで、ディシメーションフィルタの出力中から重畳されたＤＣ電圧成分を除去するようにしても、同様に、Σ−Δ変調方式ＡＤコンバータの出力に、重畳したＤＣ電圧が影響を与えることがなくなる。
【００２２】
更にまた、ディシメーションフィルタの後段にディジタルハイパスフィルタを設け、重畳されたＤＣ電圧成分を後段に伝達しないように構成しても同様である。
【００２３】
そのディジタルハイパスフィルタについては、動作開始後、所定時間だけ減衰率の増加速度が速く、所定時間経過後は減衰率の増加速度を緩やかにして重畳したＤＣ電圧成分を除去するようにすると、初めから減衰率が緩やかな場合よりもセットリングタイムが短くなり、Σ−Δ変調方式ＡＤコンバータが所定性能で動作を開始するまでの時間を短縮することができる。
【００２４】
重畳するＤＣ電圧成分の大きさは、Σ−Δ変調方式ＡＤコンバータの種類によって一定であるので、減衰率を切替える際には、減衰率が小さい状態で一定時間経過し、前記重畳されたＤＣ電圧成分が所定レベルまで減衰されるようになった後、切替え、減衰率を大きくすることができる。
【００２５】
【発明の実施の形態】
図１の符号２は、本発明の一実施形態のオーディオ用のΣ−Δ変調方式ＡＤコンバータであり、ステレオオーディオ信号における左右のチャネルを示す差動アナログ信号ＩＮ1、ＩＮ2として入力されると、ディジタル信号に変換されて１つの出力信号ＤＡＴＡとして出力される。即ち、演奏や音声を２チャンネルのステレオ方式で収集し、２チャンネルの差動アナログ信号としたときに、１つのディジタルデータに変換して出力できるように構成されている(ここでは、差動入力信号ＩＮ1は１チャネル側、差動入力信号ＩＮ2は２チャネル側であるものとする)。
【００２６】
このΣ−Δ変調方式ＡＤコンバータ２は、モジュレータ１１と、ディシメーションフィルタ１２と、ディジタルハイパスフィルタ１３と、インターフェース１４とを有している。
【００２７】
モジュレータ１１内には、図４の符号１１１に示した４次の単位モジュレータが２個内蔵されており、それぞれ１チャネル側と２チャネル側に割り当てられている。モジュレータ１１に入力された２つのアナログ信号は、帯域(２４ｋＨｚ)の２倍のサンプリング周波数Ｆsに対して６４倍の周波数(３．０７２ＭＨｚ)で、各単位モジュレータによって、それぞれオーバーサンプリングされ、図４に示したような、４次のノイズシェーピングが行われ、１チャネル側と２チャネル側との２つの１ビットデータ列（ディジタル密度変調信号)に変換される。
【００２８】
各１ビットデータ列から成る２つのディジタル信号は、ディシメーションフィルタ１２にそれぞれ入力されると、ディシメーションフィルタ１２内のディジタルローパスフィルタによってモジュレータ１１でのノイズシェーピング後における帯域外のノイズ成分が除去される。次いで、６４Ｆsレートのディジタルデータ列が１Ｆsレートのデータにディシメーションされ、周波数Ｆsの２０ビットのディジタル信号として出力される。
【００２９】
そのディジタル信号は、ディジタルハイパスフィルタ１３を介してインターフェース１４に入力され、１チャネル側と２チャネル側の２系統のディジタル信号は１つのディジタル信号に合成され、ディジタル信号である出力信号(ＤＡＴＡ)として出力される。
【００３０】
このΣ−Δ変調方式ＡＤコンバータ２の入力段又は信号サンプリング段には、入力された信号に対して所望のＤＣ電圧(デルタオフセット：Δ)を重畳できるように構成されたＤＣ電圧重畳回路４1、４2が設けられており、収集された左右２チャンネルの差動入力信号ＩＮ1、ＩＮ2は、先ず、ＤＣ電圧重畳回路４1、４2にそれぞれ入力され、各ＤＣ電圧重畳回路４1、４2によって、予め設定されたＤＣ電圧が重畳された後、前述のモジュレータ１１にそれぞれ入力されるように構成されている。
【００３１】
このΣ−Δ変調方式ＡＤコンバータ２の、差動入力信号ＩＮ1のＡＣ信号がゼロＶのとき、ＤＣ電圧重畳回路４1によってＤＣ電圧を重畳した場合、そのＤＣ電圧の大きさとピークノイズ周波数との関係を図２(ａ)のグラフに示す。
【００３２】
ＤＣ電圧を重畳しない場合(ゼロＶ)には、ピークノイズの周波数はゼロＨｚに近い低周波であるが、重畳するＤＣ電圧を大きくする(絶対値を増加させる)と、ピークノイズの周波数は直線的に高くなり、±０．１Ｖのところで２４ｋＨｚとなっている。更に重畳するＤＣ電圧を正負方向に大きくすると、周波数は減少に転じ、±０．２Ｖのところで、ＤＣ電圧を重畳しないときと同じ程度の低周波となる。
更に重畳するＤＣ電圧を正負方向に大きくし、±０．２Ｖ以上にすると、ピークノイズの周波数は再び増加に転じる。
【００３３】
このように、重畳するＤＣ電圧の大きさにより、ピークノイズの周波数は直線的に変化し、特定の大きさのＤＣ電圧以上になると、低周波〜２４ｋＨｚの間で折り返す特性を示すが、そのピークノイズの強度は、−０．１Ｖ〜＋０．１Ｖの範囲では約−１１０ｄＢ、−０．１Ｖ以下の範囲と＋０．１Ｖ以上の範囲では、約−１２５ｄＢとなっており、重畳するＤＣ電圧の絶対値を大きくすると、ピークノイズ強度が小さくなる。
【００３４】
このグラフに基いて、上述のＤＣ電圧重畳回路４1は、差動入力信号ＩＮ1に対して約＋０．１２ＶのＤＣ電圧(Δ1＝０．１２Ｖ)を重畳するように設定されており、差動入力信号ＩＮ1がゼロＶ（オーディオ信号では無音時）であっても、モジュレータ１１のチャネル１側には、Δ1の大きさのＤＣ電圧が入力されるように構成されている。従って、差動入力信号ＩＮ1がゼロＶの時のピークノイズ強度は−１２５ｄＢ以下になる。
【００３５】
次に、チャネル１側に＋０．１２ＶのＤＣ電圧を重畳した状態で、ＤＣ電圧重畳回路４2を動作させ、チャネル２側の差動入力信号ＩＮ2に対してＤＣ電圧を重畳した。そのときのＤＣ電圧とピークノイズの周波数の関係を図２(ｂ)の実線のグラフで示す。この図２(ｂ)には、図２(ａ)のグラフを破線で重ねて記載してある。
【００３６】
チャネル２側に於いて、重畳するＤＣ電圧がゼロＶの状態から正負方向に大きくして行くと、ピークノイズ周波数は減少し始め、約±０．１２Ｖのところで、最も低周波となり、正負方向にそれ以上大きくすると、ピークノイズの周波数は再度増加に転じる。
【００３７】
重畳するＤＣ電圧の大きさが±０．２Ｖを超えたところで、−１１０ｄＢから−１２５ｄＢ以下になる。このグラフから、２チャネルの場合、約０．２２ＶのＤＣ電圧を重畳すると(Δ2＝０．２２Ｖ)、差動入力信号ＩＮ2がゼロＶ、並びにゼロＶに近い状態であっても、アイドリングパターンに起因するノイズを−１２５ｄＢ以下にできる。
【００３８】
このように、２つの差動アナログ信号から成る差動入力信号ＩＮ1、ＩＮ2には、ＤＣ電圧重畳回路４1、４2によって、それぞれΔ1＝０．１２ＶとΔ2＝０．２２ＶのＤＣ電圧が重畳されており、モジュレータ１１に対して入力される差動アナログ信号は、ＤＣ電圧重畳回路４1、４2が重畳するＤＣ電圧分だけ、その入力電圧範囲がシフトされていることになる(ＤＣ電圧がプラスの場合、最大入力電圧と最小入力電圧がそのＤＣ電圧分だけ大きくなり、ＤＣ電圧がマイナスの場合、ＤＣ電圧分だけ小さくなる)。
【００３９】
従って、このモジュレータ１１の入力電圧範囲は、重畳されるＤＣ電圧分だけ余裕をもって設定されており、ディシメーションフィルタ段でも、内部処理ビット数が増やされている。
【００４０】
また、Σ−Δ変調方式では、ＤＣ電圧成分もディジタルデータに変換されるので、このΣ−Δ変調方式ＡＤコンバータ２のモジュレータ１１から出力される１ビットのデータ列には、それら重畳されたＤＣ電圧成分が含まれていることになる。
【００４１】
更に、そのＤＣ電圧が含まれた１ビットのデータ列がディシメーションフィルタ１２に入力されると、そのディシメーションフィルタ１２は、入力されたデータ列をディジタル処理し、２０ビットの信号を生成するので、ディシメーションフィルタ１２の出力にもＤＣ電圧重畳回路４1、４2が重畳したＤＣ電圧成分が含まれていることになる。
【００４２】
そこで、このΣ−Δ変調方式ＡＤコンバータ２では、ディシメーションフィルタ１２から出力された２０ビットのディジタル信号をディジタルハイパスフィルタ１３に入力させ、その重畳されたＤＣ電圧成分が除去されるように構成されている。
【００４３】
そのようなディジタルハイパスフィルタ１３の構成の一例を、図３の模式的なブロック図で示す。
このディジタルハイパスフィルタ１３では、スイッチＳＷ1、ＳＷ2によって、１３次のディジタルハイパスフィルタとして使用する場合と、９次のディジタルハイパスフィルタとして使用する場合とに切換えられるように構成されているものとし、ここでは時刻ゼロのときに、このΣ−Δ変調方式ＡＤコンバータ２に電源が投入され、内部回路が動作し始めるものとする。尚、１３次のディジタルハイパスフィルタとして機能する場合は１Ｈｚ以下の周波数の減衰率が−３ｄＢであり、９次のディジタルハイパスフィルタとして機能する場合は１６５Ｈｚ以下の周波数の減衰率が−３ｄＢである。
【００４４】
このハイパスフィルタ１３の動作を模式的に説明すると、先ず、スイッチＳＷ1、ＳＷ2を９次のディジタルハイパスフィルタの出力側に接続しておき、前段のディシメーションフィルタ１２から入力される２０ビットの信号Ｘ(ｚ)に対し、９次のディジタルハイパスフィルタとして動作させる。
【００４５】
この間、ディジタルハイパスフィルタ１３の減衰率は、９次のディジタルハイパスフィルタの減衰特性に従ってゼロｄＢから徐々に小さくなる。これを図３(ｂ)の模式的な減衰率のグラフで示すと、符号Ｌ1で示す破線の直線が９次のディジタルハイパスフィルタの減衰特性である。
【００４６】
所定時間経過の後、時刻ｔ1のときにスイッチＳＷ1、ＳＷ2を合計の次数が１３次となるディジタルハイパスフィルタの出力側に接続すると、それ以後、ディジタルハイパスフィルタ１３は、１３次のハイパスフィルタとして動作し始める。この場合、ディジタルハイパスフィルタ１３の出力は、９次のディジタルハイパスフィルタが時刻ｔ1で到達した減衰率−Ａから、その１３次のディジタルハイパスフィルタの減衰特性に従って減衰を開始し始め、時刻ｔ2で−６０ｄＢの減衰率に到達する。符号Ｌ2で示す破線の直線が、当初よりスイッチＳＷ1、ＳＷ2を合計の次数が１３次となるディジタルハイパスフィルタ側に接続した場合の、ディジタルハイパスフィルタ１３の減衰特性である。
【００４７】
一般に、ディジタルハイパスフィルタの場合、低次のフィルタと高次のフィルタでは、減衰特性は高次の方が優れているが、減衰率の増加速度が緩やかであり、所望の減衰率に到達するまでのセットリングタイムに長時間を要するという欠点がある。図３(ｂ)のグラフから明らかなように、９次と１３次のディジタルハイパスフィルタが同じ−６０ｄＢの減衰率に到達する時刻は、１３次の方が遅い。
【００４８】
一般に、ディジタルハイパスフィルタの次数をｎ、動作周波数をｆ(このΣ−Δ変調方式ＡＤコンバータ２では前述したＦSである。)とした場合、そのｎ次ハイパスフィルタが所定の減衰率Ｈ(ｄＢ表記では２０×ｌｏｇＨ)に達するまでのセットリング時間Ｔは、
Ｔ ＝ ２n×ｆ×ｌｎ(１／Ｈ)
で表されることが知られている。
【００４９】
上式によると、同じ減衰率に達するまでに、１３次のディジタルハイパスフィルタは、９次のディジタルハイパスフィルタの２4倍(２13／２9＝２4)のセットリング時間を要することになる。
【００５０】
このディジタルハイパスフィルタ１３では、動作開始直後は、低次(９次)のディジタルハイパスフィルタとして動作し、その状態である程度動作が安定した後、１３次のディジタルハイパスフィルタとしての動作を開始するので(時刻ｔ1)、符号Ｌで示す折線のように減衰特性が変化する。従って、当初の減衰率は速く増加し、始めから１３次のディジタルフィルタとして動作していた場合よりも短い時間(時刻ｔ2)で目標の−６０ｄＢの減衰率が得られている。その時刻ｔ2以降は、−６０ｄＢ〜−８０ｄＢの減衰率で動作する。
【００５１】
以上説明したように、上述のΣ−Δ変調方式ＡＤコンバータ２では、ＤＣ電圧重畳回路４1、４2によってＤＣ電圧を重畳し、差動入力電圧ＩＮ1、ＩＮ2がゼロＶの時のノイズを低減してアナログの差動入力信号ＩＮ1、ＩＮ2をディジタル信号に変換し、次いで、重畳したＤＣ電圧Δ1、Δ2を、セットリングタイムが短く、高性能のディジタルハイパスフィルタ１３によって除去しているので、高品質のアナログ/ディジタル変換を行うことができる。
【００５２】
上述したΣ−Δ変調方式ＡＤコンバータ２は、２チャネルステレオ入力タイプであったが、本発明のΣ−Δ変調方式ＡＤコンバータはそれに限定されるものではない。Ｎ個の差動入力電圧ＩＮ1〜ＩＮNを個別に処理するＮ個の単位モジュレータがある場合、Ｎ個のＤＣ電圧重畳回路４1〜４Nにより、各差動入力電圧ＩＮ1〜ＩＮNに、ＤＣ電圧Δ1〜ΔNを重畳することができる。その場合の、ディシメーションフィルタから出力を、図２(ａ)、(ｂ)と同様に、図２(ｃ)のグラフに示す。
【００５３】
この図２(ｃ)のグラフでは、１チャネルと２チャネルのグラフを破線で示し、Ｎチャネル目のグラフを実線で示してあり、他のグラフは省略した。実線のグラフのピークノイズ強度は−１１０ｄＢである。
【００５４】
１チャネル目と２チャネル目の差動入力電圧ＩＮ1、ＩＮ2には、上述したＤＣ電圧Δ1、Δ2を重畳した。３チャネル目〜Ｎチャネル目まで、同様にＤＣ電圧Δ3〜ΔNを重畳し、ピークノイズ強度を−１２０ｄＢ以下にした。
【００５５】
ところで、上述したＤＣ電圧は、ディジタルハイパスフィルタで除去する必要はない。例えば、ディジタルハイパスフィルタに替え、ディシメーションフィルタの後段に補正演算回路を設け、２０ビットのデータ中から重畳したＤＣ電圧を示すデータを削除してもよい。また、ディシメーションフィルタ内のディジタルローパスフィルタをディジタルバンドパスフィルタに替え、高周波成分を除去する際に、低周波である重畳したＤＣ電圧成分を一緒に除去するようにしてもよい。
【００５６】
また、ディシメーションフィルタ内に、ディジタルローパスフィルタとは別個にディジタルハイパスフィルタを設けてもよい。要するに、重畳されたＤＣ電圧は、モジュレータやディシメーションフィルタが出力するディジタル信号中にディジタルデータとして含まれているので、そのディジタル信号をディジタル処理し、重畳されたＤＣ電圧成分を示すデータを削除すれば、出力されるディジタルデータにはＤＣ電圧成分の影響を無くすことができる。
【００５７】
なお、上述した図２(ａ)〜(ｃ)のグラフは、本発明のΣ−Δ変調方式ＡＤコンバータの動作原理を示すものであり、ノイズ強度の値は一例である。
【００５８】
【発明の効果】
ＤＣ電圧を重畳することで、アイドリングパターンによるノイズの強度を小さくできるので、低ノイズのΣ−Δ変調方式ＡＤコンバータを提供することが可能となる。また、Σ−Δ変調方式ＡＤコンバータのディジタルフィルタ、特に、ディジタルハイパスフィルタの次数を起動時に低いものとし、所定の時間経過後により高いものに切り換える構成とすることにより、精度の高いディジタルフィルタを速いセットリング時間で起動でき、延いては、精度の高いディジタルフィルタを有するΣ−Δ変調方式ＡＤコンバータを速い時間で起動できる。
【図面の簡単な説明】
【図１】本発明の一例を示すブロック図
【図２】(ａ)〜(ｃ)：ピークノイズの周波数及び強度ＤＣ電圧との関係を説明するためのグラフ
【図３】(ａ)：ディジタルハイパスフィルタの一例
(ｂ)：そのセットリングタイムを説明するためのグラフ
【図４】従来技術のΣ−Δ変調方式ＡＤコンバータのブロック図
【図５】そのピークノイズ周波数と強度の関係を示す実測値のグラフ
【図６】ＤＣ電圧に対するピークノイズの周波数及び強度の実測値のグラフ
【符号の説明】
２……Σ−Δ変調方式ＡＤコンバータ ４1、４2……ＤＣ電圧重畳装置 １１……モジュレータ １２……ディシメーションフィルタ １３……ディジタルハイパスフィルタ
【発明の属する技術分野】
本発明はＡＤコンバータの技術分野に係り、特に、Σ−Δ変調方式ＡＤコンバータの特性を改善する技術に関する。
【０００２】
【従来の技術】
近年では、アナログ録音のレコードに替え、ディジタル録音のコンパクトディスクやディジタルオーディオテープが普及しており、ＡＤコンバータやＤＡコンバータが広く用いられている。
【０００３】
ディジタルオーディオ技術の分野では、ＡＤコンバータとして逐次比較方式が採用されていたが、その方式には高精度なＤＡコンバータが必要とされており、トリミングなしで１２ビットの分解能を得ることが容易でないと言われている。また、高次・高精度なアナログフィルタも必要とされており、低価格化することが困難であった。
【０００４】
そこで従来技術でも、逐次比較方式に替え、オーバサンプリング方式によるＡＤコンバータが採用されるようになり、得たい帯域の周波数に対し、サンプリング周波数を数十倍と高くし(オーバーサンプリング)、その信号をディジタル処理することで、高価格なアナログフィルタを用いなくてもＳ／Ｎ比のよい信号が得られるようにされている。
【０００５】
そのような従来技術のオーバサンプリング方式のＡＤコンバータのうち、Σ−Δ変調方式のものを図４に示す。
このΣ−Δ変調方式ＡＤコンバータ１０１は、モジュレータ１１１とディシメーションフィルタ１１２とを有しており、アナログ信号である差動入力信号ＩＮがモジュレータ１１１に入力されるように構成されている。
【０００６】
入力された差動入力信号ＩＮは、モジュレータ１１１内でオーバーサンプリングされ、帯域内に含まれる量子化ノイズがモジュレータ１１１の伝達関数に基づいて帯域外にシェーピングされて、１ビットのデータ列に変換される。次に、ディシメーションフィルタ１１２にて、帯域外の量子化ノイズがその阻止帯域特性によって除去され、帯域内の出力信号(ディジタルデータ）として出力される。
【０００７】
一般にΣ−Δ変調方式ＡＤコンバータのモジュレータは、加算器と積分器と遅延回路とＤＡコンバータと比較器とで構成されており、このモジュレータ１１１が４次であるものとすると、４個の加算器１３１〜１３４と４個の積分器１４１〜１４４とが交互配置で直列接続され、最後段の積分器１４４の出力は、１ビットの比較器１５１に入力されている。比較器１５１は、入力された信号を基準電圧と比較して１ビットのデータ列を出力し、そのデータ列がディシメーションフィルタ１１２に出力されると共に、遅延回路１６０を介して、４個のＤＡコンバータ１６１〜１６４に入力されている。各ＤＡコンバータ１６１〜１６４は、入力された１ビットのデータ列をアナログ信号に変換して各加算器１３１〜１３４に出力する。各加算器１３１〜１３４は、ＤＡコンバータ１６１〜１６４の出力信号と差動入力信号ＩＮ又は前段の積分器１４１〜１４３の出力とを夫々加算して、各加算器１３１〜１３４の後段の積分器１４１〜１４４に出力する。このように、比較器１５１が出力する１ビットのデータ列は、出力信号としてディシメーションフィルタ１１２に入力されると共に、４個の積分器１４１〜１４４の入力段にそれぞれ帰還されるように構成されている。
【０００８】
このような構成により、最前段の加算器１３１に差動入力電圧ＩＮが入力され、サンプリング周波数Ｆsの更に６４倍の周波数でサンプリングが行われ、１ビットのデータ列が生成される際にノイズシェーピングされる。次に、ディシメーションフィルタ１１２にて、帯域外の量子化ノイズがその阻止帯域特性によって除去され、帯域内の信号成分がディジタルデータとして出力される。
このようなΣ−Δ変換方式ＡＤコンバータは、入力信号の急峻な変化に追随でき、安価であることから中速用のＡＤコンバータとして広く用いられている。
【０００９】
しかしながら、上述したような従来技術のΣ−Δ変調方式ＡＤコンバータでは、その出力のディジタルデータ中には、ディシメーションフィルタ１１２で除去され切れなかったノイズばかりでなく、アナログ信号がゼロＶであってもディジタル信号がゼロにならないことによるノイズが含まれていることが知られている。アナログ信号がゼロＶの時は、差動入力信号ＩＮがゼロＶであり、ＡＣ成分を含まないことから、ディジタル信号もゼロを示しているはずである。しかしながら、その場合でも、ディジタル出力データ中には、帯域内の周波数成分（１つの周波数成分、あるいは複数の周波数成分）をもったノイズ信号が含まれており、このノイズ信号は高品質を要求されるオーディオシステム等では無視できない問題となっている。
【００１０】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたもので、その目的は、低ノイズのΣ−Δ変調方式ＡＤコンバータを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、入力されたアナログ信号をオーバー・サンプリングしてディジタルデータ列を生成するモジュレータと、前記モジュレータの後段に配置され、動作開始から所定の時間においては第１の次数のフィルタとして動作し、所定の時間の経過後には前記第１の次数よりも次数の高い第２の次数のフィルタとして動作するディジタルフィルタと、を有するΣ−Δ変調方式ＡＤコンバータである。
請求項２記載の発明は、前記ディジタルフィルタがディジタルハイパスフィルタである請求項１に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項３記載の発明は、前記ディジタルハイパスフィルタが、第１の端子が信号入力端子に接続された加算器と、前記加算器の出力に接続された第１の次数のディジタルハイパスフィルタと、前記第１の次数のディジタルハイパスフィルタの出力に接続された第３の次数のディジタルハイパスフィルタと、前記第１の次数のディジタルハイパスフィルタの出力と前記第３の次数のディジタルハイパスフィルタの出力の一方を選択して前記加算器の第２の端子に接続する第１のスイッチと、前記第１の次数のディジタルハイパスフィルタの出力と前記第３の次数のディジタルハイパスフィルタの出力の一方を選択して信号出力端子に接続する第２のスイッチとを有する請求項２に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項４記載の発明は、前記モジュレータの前段又は信号サンプリング段に配置され、前記アナログ信号にＤＣ電圧を電畳するＤＣ電圧重畳回路を有する請求項２又は３に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項５記載の発明は、前記モジュレータと前記ディジタルハイパスフィルタとの間に配置され、前記ディジタルデータ列をディジタル処理して高周波成分を除去するディシメーションフィルタを有する請求項２乃至４の何れかに記載のΣ−Δ変調方式ＡＤコンバータである。
請求項６記載の発明は、前記ディジタルハイパスフィルタにおける第１の次数から第２の次数への切り替えが、前記重畳されたＤＣ電圧成分が所定のレベルまで減衰した後に行なわれる請求項４又は５に記載のΣ−Δ変調方式ＡＤコンバータである。
請求項７記載の発明は、前記ディジタルフィルタは、前記第１の次数よりも前記第２の次数のときの方が減衰特性に優れた請求項１乃至請求項６のいずれか１項記載のΣ−Δ変調方式ＡＤコンバータである。
請求項８記載の発明は、前記ディジタルフィルタは、前記第１の次数のときよりも前記第２の次数のときの方が減衰率の増加速度が緩やかである請求項１乃至請求項７のいずれか１項記載のΣ−Δ変調方式ＡＤコンバータである。
一般に、Σ−Δ変調方式ＡＤコンバータにおいては、モジュレータやデシメーションフィルタがアイドリング状態にあるときには、モジュレータの出力データ列、ディシメーションフィルタ内部のデータ列、あるいはディシメーションフィルタの出力に、特定のアイドリングパターンが生じていることが知られている。
【００１２】
そのアイドリングパターン中に含まれる周波数帯域の成分や、折り返し周波数成分が電源ラインやグランドライン等を経由してモジュレータ内や、前段のアナログ信号処理系に侵入した場合には、それらはノイズ信号となる。モジュレータ内では、そのノイズ信号が音声信号等の変換対象の信号と同等にサンプリングされ、アナログ信号がゼロＶであるゼロＤＣ信号入力時であっても、出力信号にあるノイズ強度をもったノイズ音が含まれてしまうと考えられている。
【００１３】
図５は、従来技術のΣ−Δ変調方式ＡＤコンバータにおいて、アナログ信号ゼロＶ時に左右２チャンネルのディジタル出力中に含まれるノイズを示している。
【００１４】
差動アナログ入力の低レベル側を２．５Ｖに固定し、高レベル側の電位を２．２Ｖから２．９Ｖの間で変化させた場合の差動入力ＤＣ電圧(ＡＣ成分は含まれていない。)を横軸にとり、周波数を縦軸にとり、差動入力ＤＣ電圧を変化させたとき、その差動ＤＣ電圧とピークノイズ周波数との関係を、図６のグラフにして示す。
【００１５】
差動入力ＤＣ電圧がゼロＶでは、ノイズピークはゼロＨｚに近い低周波であるが、差動入力ＤＣ電圧の絶対値を増加させると、ピークノイズの周波数は直線的に高くなり、±０．１Ｖのところで２４ｋＨｚとなり、更に増加させると減少に転じ、±０．２Ｖのところで、ゼロＶを与えたときと同じ周波数になる。
【００１６】
このように、差動入力ＤＣ電圧の大きさにより、ピークノイズの周波数は低周波〜２４ｋＨｚの間で、折り返し特性を示すが、そのノイズピークの強度は、ゼロＶ〜±０．１Ｖの範囲では約−１１０ｄＢ、±(０．１〜０．２)Ｖの範囲では、約−１２５ｄＢとなっており、差動入力ＤＣ電圧が大きくなると、ノイズ強度は小さくなることが分かる。
【００１７】
しかしながら、この図６に示すノイズ強度のグラフからは、モジュレータの伝達関数（ノイズシェーピング特性）や、ディシメーションフィルタの特性に対する依存性は観察されず、ノイズ強度対周波数の関係は、帯域(図６では、差動入力ＤＣ電圧が −０．２、０、０．２Ｖを中心として、それぞれ±０．１Ｖの範囲)内ではノイズ強度は一定であり、しかも、ノイズ強度は、ピークノイズの周波数が折り返す毎に減少している。
【００１８】
本発明の発明者等は、オーディオシステムにおける無音時のように、アナログ信号が入力されない時(差動アナログ信号のＡＣ成分とＤＣ成分がゼロＶの状態)に発生するノイズ強度よりも、ＤＣ電圧が重畳されることによって、周波数が折り返えされていたときの方がノイズ強度が小さいという知見を得ている。
【００１９】
アナログ信号に対してＤＣ電圧を重畳すると、上述したようにアイドリングパターンに起因するノイズ強度は小さくなる。一般に、ディシメーションフィルタから出力されるディジタル信号のノイズフロアーレベルは−１２０ｄＢ程度であるので、ＤＣ電圧を重畳することで、−１２０ｄＢ以下のノイズ強度にすれば問題はない。
【００２０】
ディシメーションフィルタを、重畳されたＤＣ電圧成分をディジタル処理で除去できるように構成しておくと、Σ−Δ変調方式ＡＤコンバータの出力に、重畳したＤＣ電圧が影響を与えることがなくなる。
【００２１】
また、ディシメーションフィルタの後段に補正演算回路を設け、ディシメーションフィルタの出力に演算処理を施すことで、ディシメーションフィルタの出力中から重畳されたＤＣ電圧成分を除去するようにしても、同様に、Σ−Δ変調方式ＡＤコンバータの出力に、重畳したＤＣ電圧が影響を与えることがなくなる。
【００２２】
更にまた、ディシメーションフィルタの後段にディジタルハイパスフィルタを設け、重畳されたＤＣ電圧成分を後段に伝達しないように構成しても同様である。
【００２３】
そのディジタルハイパスフィルタについては、動作開始後、所定時間だけ減衰率の増加速度が速く、所定時間経過後は減衰率の増加速度を緩やかにして重畳したＤＣ電圧成分を除去するようにすると、初めから減衰率が緩やかな場合よりもセットリングタイムが短くなり、Σ−Δ変調方式ＡＤコンバータが所定性能で動作を開始するまでの時間を短縮することができる。
【００２４】
重畳するＤＣ電圧成分の大きさは、Σ−Δ変調方式ＡＤコンバータの種類によって一定であるので、減衰率を切替える際には、減衰率が小さい状態で一定時間経過し、前記重畳されたＤＣ電圧成分が所定レベルまで減衰されるようになった後、切替え、減衰率を大きくすることができる。
【００２５】
【発明の実施の形態】
図１の符号２は、本発明の一実施形態のオーディオ用のΣ−Δ変調方式ＡＤコンバータであり、ステレオオーディオ信号における左右のチャネルを示す差動アナログ信号ＩＮ1、ＩＮ2として入力されると、ディジタル信号に変換されて１つの出力信号ＤＡＴＡとして出力される。即ち、演奏や音声を２チャンネルのステレオ方式で収集し、２チャンネルの差動アナログ信号としたときに、１つのディジタルデータに変換して出力できるように構成されている(ここでは、差動入力信号ＩＮ1は１チャネル側、差動入力信号ＩＮ2は２チャネル側であるものとする)。
【００２６】
このΣ−Δ変調方式ＡＤコンバータ２は、モジュレータ１１と、ディシメーションフィルタ１２と、ディジタルハイパスフィルタ１３と、インターフェース１４とを有している。
【００２７】
モジュレータ１１内には、図４の符号１１１に示した４次の単位モジュレータが２個内蔵されており、それぞれ１チャネル側と２チャネル側に割り当てられている。モジュレータ１１に入力された２つのアナログ信号は、帯域(２４ｋＨｚ)の２倍のサンプリング周波数Ｆsに対して６４倍の周波数(３．０７２ＭＨｚ)で、各単位モジュレータによって、それぞれオーバーサンプリングされ、図４に示したような、４次のノイズシェーピングが行われ、１チャネル側と２チャネル側との２つの１ビットデータ列（ディジタル密度変調信号)に変換される。
【００２８】
各１ビットデータ列から成る２つのディジタル信号は、ディシメーションフィルタ１２にそれぞれ入力されると、ディシメーションフィルタ１２内のディジタルローパスフィルタによってモジュレータ１１でのノイズシェーピング後における帯域外のノイズ成分が除去される。次いで、６４Ｆsレートのディジタルデータ列が１Ｆsレートのデータにディシメーションされ、周波数Ｆsの２０ビットのディジタル信号として出力される。
【００２９】
そのディジタル信号は、ディジタルハイパスフィルタ１３を介してインターフェース１４に入力され、１チャネル側と２チャネル側の２系統のディジタル信号は１つのディジタル信号に合成され、ディジタル信号である出力信号(ＤＡＴＡ)として出力される。
【００３０】
このΣ−Δ変調方式ＡＤコンバータ２の入力段又は信号サンプリング段には、入力された信号に対して所望のＤＣ電圧(デルタオフセット：Δ)を重畳できるように構成されたＤＣ電圧重畳回路４1、４2が設けられており、収集された左右２チャンネルの差動入力信号ＩＮ1、ＩＮ2は、先ず、ＤＣ電圧重畳回路４1、４2にそれぞれ入力され、各ＤＣ電圧重畳回路４1、４2によって、予め設定されたＤＣ電圧が重畳された後、前述のモジュレータ１１にそれぞれ入力されるように構成されている。
【００３１】
このΣ−Δ変調方式ＡＤコンバータ２の、差動入力信号ＩＮ1のＡＣ信号がゼロＶのとき、ＤＣ電圧重畳回路４1によってＤＣ電圧を重畳した場合、そのＤＣ電圧の大きさとピークノイズ周波数との関係を図２(ａ)のグラフに示す。
【００３２】
ＤＣ電圧を重畳しない場合(ゼロＶ)には、ピークノイズの周波数はゼロＨｚに近い低周波であるが、重畳するＤＣ電圧を大きくする(絶対値を増加させる)と、ピークノイズの周波数は直線的に高くなり、±０．１Ｖのところで２４ｋＨｚとなっている。更に重畳するＤＣ電圧を正負方向に大きくすると、周波数は減少に転じ、±０．２Ｖのところで、ＤＣ電圧を重畳しないときと同じ程度の低周波となる。
更に重畳するＤＣ電圧を正負方向に大きくし、±０．２Ｖ以上にすると、ピークノイズの周波数は再び増加に転じる。
【００３３】
このように、重畳するＤＣ電圧の大きさにより、ピークノイズの周波数は直線的に変化し、特定の大きさのＤＣ電圧以上になると、低周波〜２４ｋＨｚの間で折り返す特性を示すが、そのピークノイズの強度は、−０．１Ｖ〜＋０．１Ｖの範囲では約−１１０ｄＢ、−０．１Ｖ以下の範囲と＋０．１Ｖ以上の範囲では、約−１２５ｄＢとなっており、重畳するＤＣ電圧の絶対値を大きくすると、ピークノイズ強度が小さくなる。
【００３４】
このグラフに基いて、上述のＤＣ電圧重畳回路４1は、差動入力信号ＩＮ1に対して約＋０．１２ＶのＤＣ電圧(Δ1＝０．１２Ｖ)を重畳するように設定されており、差動入力信号ＩＮ1がゼロＶ（オーディオ信号では無音時）であっても、モジュレータ１１のチャネル１側には、Δ1の大きさのＤＣ電圧が入力されるように構成されている。従って、差動入力信号ＩＮ1がゼロＶの時のピークノイズ強度は−１２５ｄＢ以下になる。
【００３５】
次に、チャネル１側に＋０．１２ＶのＤＣ電圧を重畳した状態で、ＤＣ電圧重畳回路４2を動作させ、チャネル２側の差動入力信号ＩＮ2に対してＤＣ電圧を重畳した。そのときのＤＣ電圧とピークノイズの周波数の関係を図２(ｂ)の実線のグラフで示す。この図２(ｂ)には、図２(ａ)のグラフを破線で重ねて記載してある。
【００３６】
チャネル２側に於いて、重畳するＤＣ電圧がゼロＶの状態から正負方向に大きくして行くと、ピークノイズ周波数は減少し始め、約±０．１２Ｖのところで、最も低周波となり、正負方向にそれ以上大きくすると、ピークノイズの周波数は再度増加に転じる。
【００３７】
重畳するＤＣ電圧の大きさが±０．２Ｖを超えたところで、−１１０ｄＢから−１２５ｄＢ以下になる。このグラフから、２チャネルの場合、約０．２２ＶのＤＣ電圧を重畳すると(Δ2＝０．２２Ｖ)、差動入力信号ＩＮ2がゼロＶ、並びにゼロＶに近い状態であっても、アイドリングパターンに起因するノイズを−１２５ｄＢ以下にできる。
【００３８】
このように、２つの差動アナログ信号から成る差動入力信号ＩＮ1、ＩＮ2には、ＤＣ電圧重畳回路４1、４2によって、それぞれΔ1＝０．１２ＶとΔ2＝０．２２ＶのＤＣ電圧が重畳されており、モジュレータ１１に対して入力される差動アナログ信号は、ＤＣ電圧重畳回路４1、４2が重畳するＤＣ電圧分だけ、その入力電圧範囲がシフトされていることになる(ＤＣ電圧がプラスの場合、最大入力電圧と最小入力電圧がそのＤＣ電圧分だけ大きくなり、ＤＣ電圧がマイナスの場合、ＤＣ電圧分だけ小さくなる)。
【００３９】
従って、このモジュレータ１１の入力電圧範囲は、重畳されるＤＣ電圧分だけ余裕をもって設定されており、ディシメーションフィルタ段でも、内部処理ビット数が増やされている。
【００４０】
また、Σ−Δ変調方式では、ＤＣ電圧成分もディジタルデータに変換されるので、このΣ−Δ変調方式ＡＤコンバータ２のモジュレータ１１から出力される１ビットのデータ列には、それら重畳されたＤＣ電圧成分が含まれていることになる。
【００４１】
更に、そのＤＣ電圧が含まれた１ビットのデータ列がディシメーションフィルタ１２に入力されると、そのディシメーションフィルタ１２は、入力されたデータ列をディジタル処理し、２０ビットの信号を生成するので、ディシメーションフィルタ１２の出力にもＤＣ電圧重畳回路４1、４2が重畳したＤＣ電圧成分が含まれていることになる。
【００４２】
そこで、このΣ−Δ変調方式ＡＤコンバータ２では、ディシメーションフィルタ１２から出力された２０ビットのディジタル信号をディジタルハイパスフィルタ１３に入力させ、その重畳されたＤＣ電圧成分が除去されるように構成されている。
【００４３】
そのようなディジタルハイパスフィルタ１３の構成の一例を、図３の模式的なブロック図で示す。
このディジタルハイパスフィルタ１３では、スイッチＳＷ1、ＳＷ2によって、１３次のディジタルハイパスフィルタとして使用する場合と、９次のディジタルハイパスフィルタとして使用する場合とに切換えられるように構成されているものとし、ここでは時刻ゼロのときに、このΣ−Δ変調方式ＡＤコンバータ２に電源が投入され、内部回路が動作し始めるものとする。尚、１３次のディジタルハイパスフィルタとして機能する場合は１Ｈｚ以下の周波数の減衰率が−３ｄＢであり、９次のディジタルハイパスフィルタとして機能する場合は１６５Ｈｚ以下の周波数の減衰率が−３ｄＢである。
【００４４】
このハイパスフィルタ１３の動作を模式的に説明すると、先ず、スイッチＳＷ1、ＳＷ2を９次のディジタルハイパスフィルタの出力側に接続しておき、前段のディシメーションフィルタ１２から入力される２０ビットの信号Ｘ(ｚ)に対し、９次のディジタルハイパスフィルタとして動作させる。
【００４５】
この間、ディジタルハイパスフィルタ１３の減衰率は、９次のディジタルハイパスフィルタの減衰特性に従ってゼロｄＢから徐々に小さくなる。これを図３(ｂ)の模式的な減衰率のグラフで示すと、符号Ｌ1で示す破線の直線が９次のディジタルハイパスフィルタの減衰特性である。
【００４６】
所定時間経過の後、時刻ｔ1のときにスイッチＳＷ1、ＳＷ2を合計の次数が１３次となるディジタルハイパスフィルタの出力側に接続すると、それ以後、ディジタルハイパスフィルタ１３は、１３次のハイパスフィルタとして動作し始める。この場合、ディジタルハイパスフィルタ１３の出力は、９次のディジタルハイパスフィルタが時刻ｔ1で到達した減衰率−Ａから、その１３次のディジタルハイパスフィルタの減衰特性に従って減衰を開始し始め、時刻ｔ2で−６０ｄＢの減衰率に到達する。符号Ｌ2で示す破線の直線が、当初よりスイッチＳＷ1、ＳＷ2を合計の次数が１３次となるディジタルハイパスフィルタ側に接続した場合の、ディジタルハイパスフィルタ１３の減衰特性である。
【００４７】
一般に、ディジタルハイパスフィルタの場合、低次のフィルタと高次のフィルタでは、減衰特性は高次の方が優れているが、減衰率の増加速度が緩やかであり、所望の減衰率に到達するまでのセットリングタイムに長時間を要するという欠点がある。図３(ｂ)のグラフから明らかなように、９次と１３次のディジタルハイパスフィルタが同じ−６０ｄＢの減衰率に到達する時刻は、１３次の方が遅い。
【００４８】
一般に、ディジタルハイパスフィルタの次数をｎ、動作周波数をｆ(このΣ−Δ変調方式ＡＤコンバータ２では前述したＦSである。)とした場合、そのｎ次ハイパスフィルタが所定の減衰率Ｈ(ｄＢ表記では２０×ｌｏｇＨ)に達するまでのセットリング時間Ｔは、
Ｔ ＝ ２n×ｆ×ｌｎ(１／Ｈ)
で表されることが知られている。
【００４９】
上式によると、同じ減衰率に達するまでに、１３次のディジタルハイパスフィルタは、９次のディジタルハイパスフィルタの２4倍(２13／２9＝２4)のセットリング時間を要することになる。
【００５０】
このディジタルハイパスフィルタ１３では、動作開始直後は、低次(９次)のディジタルハイパスフィルタとして動作し、その状態である程度動作が安定した後、１３次のディジタルハイパスフィルタとしての動作を開始するので(時刻ｔ1)、符号Ｌで示す折線のように減衰特性が変化する。従って、当初の減衰率は速く増加し、始めから１３次のディジタルフィルタとして動作していた場合よりも短い時間(時刻ｔ2)で目標の−６０ｄＢの減衰率が得られている。その時刻ｔ2以降は、−６０ｄＢ〜−８０ｄＢの減衰率で動作する。
【００５１】
以上説明したように、上述のΣ−Δ変調方式ＡＤコンバータ２では、ＤＣ電圧重畳回路４1、４2によってＤＣ電圧を重畳し、差動入力電圧ＩＮ1、ＩＮ2がゼロＶの時のノイズを低減してアナログの差動入力信号ＩＮ1、ＩＮ2をディジタル信号に変換し、次いで、重畳したＤＣ電圧Δ1、Δ2を、セットリングタイムが短く、高性能のディジタルハイパスフィルタ１３によって除去しているので、高品質のアナログ/ディジタル変換を行うことができる。
【００５２】
上述したΣ−Δ変調方式ＡＤコンバータ２は、２チャネルステレオ入力タイプであったが、本発明のΣ−Δ変調方式ＡＤコンバータはそれに限定されるものではない。Ｎ個の差動入力電圧ＩＮ1〜ＩＮNを個別に処理するＮ個の単位モジュレータがある場合、Ｎ個のＤＣ電圧重畳回路４1〜４Nにより、各差動入力電圧ＩＮ1〜ＩＮNに、ＤＣ電圧Δ1〜ΔNを重畳することができる。その場合の、ディシメーションフィルタから出力を、図２(ａ)、(ｂ)と同様に、図２(ｃ)のグラフに示す。
【００５３】
この図２(ｃ)のグラフでは、１チャネルと２チャネルのグラフを破線で示し、Ｎチャネル目のグラフを実線で示してあり、他のグラフは省略した。実線のグラフのピークノイズ強度は−１１０ｄＢである。
【００５４】
１チャネル目と２チャネル目の差動入力電圧ＩＮ1、ＩＮ2には、上述したＤＣ電圧Δ1、Δ2を重畳した。３チャネル目〜Ｎチャネル目まで、同様にＤＣ電圧Δ3〜ΔNを重畳し、ピークノイズ強度を−１２０ｄＢ以下にした。
【００５５】
ところで、上述したＤＣ電圧は、ディジタルハイパスフィルタで除去する必要はない。例えば、ディジタルハイパスフィルタに替え、ディシメーションフィルタの後段に補正演算回路を設け、２０ビットのデータ中から重畳したＤＣ電圧を示すデータを削除してもよい。また、ディシメーションフィルタ内のディジタルローパスフィルタをディジタルバンドパスフィルタに替え、高周波成分を除去する際に、低周波である重畳したＤＣ電圧成分を一緒に除去するようにしてもよい。
【００５６】
また、ディシメーションフィルタ内に、ディジタルローパスフィルタとは別個にディジタルハイパスフィルタを設けてもよい。要するに、重畳されたＤＣ電圧は、モジュレータやディシメーションフィルタが出力するディジタル信号中にディジタルデータとして含まれているので、そのディジタル信号をディジタル処理し、重畳されたＤＣ電圧成分を示すデータを削除すれば、出力されるディジタルデータにはＤＣ電圧成分の影響を無くすことができる。
【００５７】
なお、上述した図２(ａ)〜(ｃ)のグラフは、本発明のΣ−Δ変調方式ＡＤコンバータの動作原理を示すものであり、ノイズ強度の値は一例である。
【００５８】
【発明の効果】
ＤＣ電圧を重畳することで、アイドリングパターンによるノイズの強度を小さくできるので、低ノイズのΣ−Δ変調方式ＡＤコンバータを提供することが可能となる。また、Σ−Δ変調方式ＡＤコンバータのディジタルフィルタ、特に、ディジタルハイパスフィルタの次数を起動時に低いものとし、所定の時間経過後により高いものに切り換える構成とすることにより、精度の高いディジタルフィルタを速いセットリング時間で起動でき、延いては、精度の高いディジタルフィルタを有するΣ−Δ変調方式ＡＤコンバータを速い時間で起動できる。
【図面の簡単な説明】
【図１】本発明の一例を示すブロック図
【図２】(ａ)〜(ｃ)：ピークノイズの周波数及び強度ＤＣ電圧との関係を説明するためのグラフ
【図３】(ａ)：ディジタルハイパスフィルタの一例
(ｂ)：そのセットリングタイムを説明するためのグラフ
【図４】従来技術のΣ−Δ変調方式ＡＤコンバータのブロック図
【図５】そのピークノイズ周波数と強度の関係を示す実測値のグラフ
【図６】ＤＣ電圧に対するピークノイズの周波数及び強度の実測値のグラフ
【符号の説明】
２……Σ−Δ変調方式ＡＤコンバータ ４1、４2……ＤＣ電圧重畳装置 １１……モジュレータ １２……ディシメーションフィルタ １３……ディジタルハイパスフィルタ
Claims (8)
- 入力されたアナログ信号をオーバー・サンプリングしてディジタルデータ列を生成するモジュレータと、
前記モジュレータの後段に配置され、動作開始から所定の時間においては第１の次数のフィルタとして動作し、所定の時間の経過後には前記第１の次数よりも次数の高い第２の次数のフィルタとして動作するディジタルフィルタと、
を有するΣ−Δ変調方式ＡＤコンバータ。 - 前記ディジタルフィルタがディジタルハイパスフィルタである請求項１に記載のΣ−Δ変調方式ＡＤコンバータ。
- 前記ディジタルハイパスフィルタが、第１の端子が信号入力端子に接続された加算器と、前記加算器の出力に接続された第１の次数のディジタルハイパスフィルタと、前記第１の次数のディジタルハイパスフィルタの出力に接続された第３の次数のディジタルハイパスフィルタと、前記第１の次数のディジタルハイパスフィルタの出力と前記第３の次数のディジタルハイパスフィルタの出力の一方を選択して前記加算器の第２の端子に接続する第１のスイッチと、前記第１の次数のディジタルハイパスフィルタの出力と前記第３の次数のディジタルハイパスフィルタの出力の一方を選択して信号出力端子に接続する第２のスイッチとを有する請求項２に記載のΣ−Δ変調方式ＡＤコンバータ。
- 前記モジュレータの前段又は信号サンプリング段に配置され、前記アナログ信号にＤＣ電圧を電畳するＤＣ電圧重畳回路を有する請求項２又は３に記載のΣ−Δ変調方式ＡＤコンバータ。
- 前記モジュレータと前記ディジタルハイパスフィルタとの間に配置され、前記ディジタルデータ列をディジタル処理して高周波成分を除去するディシメーションフィルタを有する請求項２乃至４の何れかに記載のΣ−Δ変調方式ＡＤコンバータ。
- 前記ディジタルハイパスフィルタにおける第１の次数から第２の次数への切り替えが、前記重畳されたＤＣ電圧成分が所定のレベルまで減衰した後に行なわれる請求項４又は５に記載のΣ−Δ変調方式ＡＤコンバータ。
- 前記ディジタルフィルタは、前記第１の次数よりも前記第２の次数のときの方が減衰特性に優れた請求項１乃至請求項６のいずれか１項記載のΣ−Δ変調方式ＡＤコンバータ。
- 前記ディジタルフィルタは、前記第１の次数のときよりも前記第２の次数のときの方が減衰率の増加速度が緩やかである請求項１乃至請求項７のいずれか１項記載のΣ−Δ変調方式ＡＤコンバータ。
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