JP3601405B2

JP3601405B2 - Rotation sensor signal processing IC

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Publication number: JP3601405B2
Application number: JP2000074143A
Authority: JP
Inventors: 板橋　　徹; 篤志柴田; 新見　　幸秀
Original assignee: Denso Corp
Current assignee: Denso Corp
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Filing date: 2000-03-16
Publication date: 2004-12-15
Anticipated expiration: 2020-03-16
Also published as: JP2001264345A

Description

【０００１】
【発明の属する技術分野】
本発明は、車両用電子制御装置にマイコン（マイクロコンピュータ）と共に搭載され、回転センサからのパルス信号を分周してマイコンへと出力する回転センサ信号処理ＩＣに関するものである。
【０００２】
【従来の技術】
従来より、図５に例示するように、車両に搭載される電子制御装置（車両用電子制御装置）１では、トランスミッション回転センサや車速センサ等の回転センサ３から出力されるパルス信号が、信号処理回路５で波形整形されてマイコン７に入力されると共に、他の各種信号も入力回路９を介してマイコン７に入力される。そして、マイコン７が、上記回転センサ３からのパルス信号と他の各種信号とに基づいて各種電気負荷１１を通電駆動するための制御信号を出力し、駆動回路１３が、上記マイコン７からの制御信号に従って該当する電気負荷１１に通電することにより、トランスミッション制御，エンジン制御，クルーズ制御（一定速走行制御）等を行っている。
【０００３】
ここで、一般に、トランスミッション回転センサや車速センサ等の回転センサ３は、検出対象である回転体（具体的には、トランスミッション回転センサならばトランスミッション内のギアや動力軸等であり、車速センサならば車輪や車輪軸等である）が所定角度回転する毎にパルス状の信号を出力するように構成されており、このような回転センサ３から出力される信号（即ちパルス信号）の周波数は、上記回転体の回転数に比例したものとなる。
【０００４】
そして、車両用電子制御装置１において、マイコン７は、回転センサ３から信号処理回路５を介して入力されるパルス信号の立ち上がり或いは立ち下がり毎に、割込処理を実行して、検出対象の回転数（車速センサの場合には車両速度）を算出している。具体的には、パルス信号の立ち上がりエッジ或いは立ち下がりエッジに伴い起動される割込処理にて、その時の時刻を記憶すると共に、今回記憶した時刻と前回記憶した時刻との差からパルス信号の周期を求め、その周期に車輪径やギア比等に基づき設定された定数を乗ずることにより、車両速度やトランスミッションのギア回転数を算出している。
【０００５】
このような車両用電子制御装置１においては、一般に、車両速度やトランスミッションのギア回転数が低い時点から、それらをいち早く正確に検出することで、高い制御性を確保する必要があり、このためには、回転センサ３として、回転体の１回転当たりに出力されるパルス数（以下、出力パルス数という）が多いものが好ましい。
【０００６】
つまり、図６の（Ａ）及び（Ｂ）に示すように、回転体の回転数が同じであれば、出力パルス数が多い回転センサを用いた場合ほど、マイコン７における回転数演算タイミングの間隔、即ち最新の回転数を把握できるまでの回転数判定時間ＴＨが短くなり、その結果、回転数が低い時点から緻密な制御を行えることとなる。尚、車両速度の算出も、車輪や車輪軸といった回転体の回転数を算出していることに変わりはないため、ここでは、速度も含めて回転数と言っている。そして、このことは、以下の説明でも同様である。
【０００７】
しかしながら、出力パルス数が多い回転センサを用いた場合、回転数が高い領域では、マイコン７にて割込が多発し、他の制御処理の実行速度が低下してしまう。つまり、図７の（Ａ）及び（Ｂ）に示すように、回転センサの出力パルス数が同じであれば、回転数が高い場合ほど、マイコン７における割込処理タイミングの間隔が短くなり、全体の処理時間に対する割込処理の実行時間の割合（割込処理時間／全体処理時間）が大きくなるため、他の制御処理を行う余裕が少なくなってしまう。
【０００８】
そこで、従来より、回転数（車両速度やトランスミッションのギア回転数）が高い時の制御性を重視する車両の場合には、回転センサ３として、出力パルス数が少ないものを用いたり、図５の信号処理回路５内に、回転センサ３からのパルス信号を分周してマイコン７へ出力する分周回路を設けて、マイコン７での割込処理の起動頻度を減らすようにしている。そして、より高回転時の制御性を重視する車両の場合には、それに応じて、上記分周回路による分周数（分周比）を、より大きい値に設定するようにしていた。
【０００９】
つまり、車両用電子制御装置１では、高回転時の制御性を重視する車両と低回転時の制御性を重視する車両とで、回転センサ３自体を変えたり、信号処理回路５でのパルス信号に対する分周数（分周比）を変えたりしていた。
【００１０】
【発明が解決しようとする課題】
ところで、回転センサの出力パルス数を車両の種類毎に変えるようにすると、回転センサの種類が増えてしまい、大量生産化によるコストダウンを達成できなくなる。
【００１１】
また、常に同じ種類の回転センサを用いる代わりに、信号処理回路５でのパルス信号に対する分周数を車両の種類毎に変えるようにすると、電子制御装置１の小型化を目的として、その信号処理回路５をＩＣ（半導体集積回路）化した場合に、多種のＩＣを製造し且つ管理しなければならず、コストアップを招いてしまう。
【００１２】
そこで、分周機能を備えた信号処理回路５として用いられるＩＣを、図８に例示するように、複数通りの分周数でパルス信号を分周できる構成に予めしておけば、上記問題を回避することができる。
しかしながら、このようなＩＣを考えた場合、２，４，８分周といった２のｎ乗の分周数は、多段のフリップフロップからなるバイナリカウンタによって実現することができるが、２のｎ乗以外の分周数を実現するためには、各分周数毎の分周回路をＩＣに内蔵することとなり、ＩＣの内部回路を小規模化することができなかった。
【００１３】
具体的に説明すると、図８は、回転センサ３からのパルス信号を波形整形すると共に、その波形整形後のパルス信号を２〜８の７通りの分周数で分周可能な回転センサ信号処理ＩＣの構成例であるが、このような一般的な回路構成では、３個のフリップフロップからなるバイナリカウンタ２１とは別に、３分周のために２個のフリップフロップを備えた３分周回路２３が必要となり、また、５，６，７分周のために、各々が３個のフリップフロップを備えた５分周回路２５，６分周回路２７，及び７分周回路２９が必要となり、結局フリップフロップは、合計で１４個必要となる。
【００１４】
本発明は、こうした問題に鑑みなされたものであり、回転センサからのパルス信号を、２のｎ乗以外の分周数を含む複数通りの何れかの分周数で分周して、マイコンへ出力する回転センサ信号処理ＩＣの内部回路を、小規模化することを目的としている。
【００１５】
【課題を解決するための手段及び発明の効果】
上記目的を達成するためになされた請求項１に記載の回転センサ信号処理ＩＣは、車両に搭載される電子制御装置に用いられ、所定の回転体の回転数に比例した周波数のパルス信号を回転センサから入力して、そのパルス信号を分周した分周信号を、前記電子制御装置内のマイコンへと出力するためのものである。
【００１６】
ここで、この請求項１の回転センサ信号処理ＩＣは、前記パルス信号を２のｎ乗（但しｎは正の整数）以外の分周数を含む複数通りの分周数で分周した各分周信号を、夫々出力するための複数の出力端子と、その出力端子の何れかと当該ＩＣの外部で接続されるリセット入力端子と、複数のフリップフロップからなると共に、そのうちの初段のフリップフロップのクロック端子に前記パルス信号がクロック信号として入力されたバイナリカウンタとを備えている。
【００１７】
そして、この回転センサ信号処理ＩＣでは、信号供給手段が、前記バイナリカウンタを構成する何れかのフリップフロップの出力、或いは、前記バイナリカウンタを構成するフリップフロップのうちの２つ以上の出力同士の論理を組み合わせた信号を、前記出力端子の各々に供給することにより、それら各出力端子のレベルが、バイナリカウンタを構成する全てのフリップフロップが同時にリセットされてから前記クロック信号（即ち、初段のフリップフロップのクロック端子に入力されるパルス信号）がその出力端子に割り当てられた分周数よりも１小さい回数だけ立ち上がった時に初めて特定のレベルへと変化するようにしている。
【００１８】
そして更に、請求項１の回転センサ信号処理ＩＣでは、前記出力端子の何れかが前記リセット入力端子に接続されて、その出力端子からリセット入力端子に前記特定レベルの信号が入力されると、リセット手段が、前記クロック信号が次に立ち上がったタイミングで、バイナリカウンタを構成する全てのフリップフロップのリセット端子に前記パルス信号の最短周期よりも短い時間だけリセット信号を与えて、その全フリップフロップをリセットするようになっている。
【００１９】
このため、請求項１の回転センサ信号処理ＩＣでは、出力端子の何れかをリセット入力端子に接続すれば、その出力端子から、その出力端子に該当する分周数で回転センサからのパルス信号を分周した分周信号が出力されることとなる。
そして、この請求項１の構成を採れば、例えば、バイナリカウンタを構成するフリップフロップの数が３個であるすると、３，５，６，７分周といった２のｎ乗以外の分周数を、その３個のフリップフロップで全て実現することができる。つまり、バイナリカウンタを構成するフリップフロップの数をＸとすると、２のＸ乗以下の、２のｎ乗以外の分周数（但し整数）を全て実現することができる。
【００２０】
また、請求項１の回転センサ信号処理ＩＣにおいて、出力端子の何れかに、バイナリカウンタを構成する何れかのフリップフロップの出力をそのまま供給するようにした場合、その出力端子をリセット入力端子に接続しなければ、その出力端子からは２のｎ乗の分周数の分周信号が出力されることとなり、また、その出力端子をリセット入力端子に接続したならば、その出力端子からは２のｎ乗以外の分周数の分周信号が出力されることとなる。つまり、この場合には、１つの出力端子から２通りの分周数の分周信号を出力させることができる。
【００２１】
そして、このことから、請求項１の構成を採れば、バイナリカウンタを構成するフリップフロップの数をＸとすると、２のＸ乗以下の分周数（但し整数）を全て実現することができ、２のｎ乗以外の分周数を含む複数通りの分周数を、非常に小規模な回路構成で実現することができる。
【００２２】
次に、請求項２に記載の回転センサ信号処理ＩＣも、車両に搭載される電子制御装置に用いられ、所定の回転体の回転数に比例した周波数のパルス信号を回転センサから入力して、そのパルス信号を分周した分周信号を、前記電子制御装置内のマイコンへと出力するためのものである。
【００２３】
ここで、この請求項２の回転センサ信号処理ＩＣは、前記パルス信号を複数通りの分周数で分周した各分周信号を、夫々出力するための複数の出力端子と、その出力端子の何れかと当該ＩＣの外部で接続されるリセット入力端子と、前記パルス信号或いは該パルス信号を分周した信号が、クロック端子にクロック信号として入力された複数のフリップフロップからなると共に、そのうちの初段のフリップフロップのデータ端子にハイレベル信号が入力されたシフトレジスタとを備えている。
【００２４】
そして、この回転センサ信号処理ＩＣでは、信号供給手段が、前記シフトレジスタを構成するフリップフロップのうち、前記出力端子と同じ数の各フリップフロップの出力を、前記出力端子の各々に供給することにより、それら各出力端子のレベルが、シフトレジスタを構成する全てのフリップフロップが同時にリセットされてから前記クロック信号（即ち、各フリップフロップのクロック端子に入力される信号）が夫々異なった回数だけ立ち上がった時に初めて特定のレベルへと変化するようにしている。
【００２５】
そして更に、請求項２の回転センサ信号処理ＩＣでは、前記出力端子の何れかが前記リセット入力端子に接続されて、その出力端子からリセット入力端子に前記特定レベルの信号が入力されると、リセット手段が、前記クロック信号が次に立ち上がったタイミングで、シフトレジスタを構成する全てのフリップフロップのリセット端子に前記パルス信号の最短周期よりも短い時間だけリセット信号を与えて、その全フリップフロップをリセットするようになっている。
【００２６】
このため、請求項２の回転センサ信号処理ＩＣでは、出力端子の何れかをリセット入力端子に接続すれば、その出力端子から、回転センサからのパルス信号を分周した分周信号が出力され、しかも、各出力端子毎に、異なった分周数の分周信号が出力されることとなる。
【００２７】
そして、この請求項２の構成を採れば、例えば、シフトレジスタを構成するフリップフロップの数と出力端子の数とが共に７個で、且つ、回転センサからのパルス信号が各フリップフロップのクロック入力端子にクロック信号として入力されるようにしたならば、２，３，４，５，６，７，８といった７通りの分周数を、その７個のフリップフロップで実現することができる。つまり、シフトレジスタを構成するフリップフロップの数をＹとすると、（Ｙ＋１）以下の整数の分周数を全て実現することができる。
【００２８】
また例えば、シフトレジスタを構成するフリップフロップの数と出力端子の数とが共に７個で、且つ、回転センサからのパルス信号を２分周した信号が各フリップフロップのクロック入力端子にクロック信号として入力されるようにしたならば、４，６，８，１０，１２，１４，１６といった７通りの分周数を、その７個のフリップフロップで実現することができる。
【００２９】
このため、請求項２の回転センサ信号処理ＩＣによっても、２のｎ乗以外の分周数を含む複数通りの分周数を、小規模な回路構成で実現することができる。
【００３０】
【発明の実施の形態】
以下、本発明が適用された実施形態の回転センサ信号処理ＩＣについて、図面を用いて説明する。尚、本実施形態の回転センサ信号処理ＩＣは、図５に例示した構成の車両用電子制御装置１において、回転センサ３からのパルス信号を波形整形し更に分周してマイコン７へ出力する信号処理回路５として用いられるものである。
【００３１】
まず図１は、請求項１の発明が適用された第１実施形態の回転センサ信号処理ＩＣ３１の構成を示す回路図である。
図１に示すように、本第１実施形態の回転センサ信号処理ＩＣ３１は、回転センサ３からのパルス信号が入力される一対の信号入力端子Ｐ＋，Ｐ−と、その信号入力端子Ｐ＋，Ｐ−を介して当該ＩＣ３１の内部に取り込まれるパルス信号を、矩形のパルス信号に波形整形して出力する波形整形回路３３と、該波形整形回路３３により波形整形された後のパルス信号Ｓを複数通りの分周数で分周した各分周信号を、マイコン７へと出力するための５個の出力端子Ｐ１〜Ｐ５と、それら出力端子Ｐ１〜Ｐ５の何れかと当該ＩＣ３１の外部で接続されるリセット入力端子ＰＲとを備えている。
【００３２】
尚、本実施形態において、回転センサ３は、車両の車輪やトランスミッションのギアといった検出対象の回転体が所定角度回転する毎に、一方の出力端子ＮＴ−に対する他方の出力端子ＮＴ＋の電位がパルス状に変化するものである。そして、回転センサ３の各出力端子ＮＴ＋，ＮＴ−が、当該ＩＣ３１の各信号入力端子Ｐ＋，Ｐ−に夫々電気的に接続され、この状態にて、回転センサ３の一方の出力端子ＮＴ−は、当該ＩＣ３１の内部で接地電位（グランド）に接続される。
【００３３】
また、波形整形回路３３は、コンパレータ３３ａと、当該ＩＣ３１に供給される電源電圧を分圧して、その分圧した電圧をコンパレータ３３ａの非反転入力端子（＋端子）にしきい値電圧Ｖｔｈとして入力する分圧抵抗Ｒａ，Ｒｂとを備えている。そして、この波形整形回路３３では、コンパレータ３３ａが、回転センサ３の出力端子ＮＴ＋と接続された信号入力端子Ｐ＋の電位が上記しきい値電圧Ｖｔｈよりも低いときにハイレベルの信号を出力することにより、回転センサ３からのパルス信号を矩形のパルス信号に波形整形する。つまり、コンパレータ３３ａから波形整形後のパルス信号Ｓが出力される。
【００３４】
一方、本第１実施形態の回転センサ信号処理ＩＣ３１では、回転センサ３からのパルス信号を２〜８の７通りの分周数で分周するように構成されたものである。そして、出力端子Ｐ１がパルス信号を２分周した２分周信号を出力するための端子となっており、出力端子Ｐ２が４分周信号と３分周信号との何れかを出力するための端子となっており、出力端子Ｐ３が８分周信号と５分周信号との何れかを出力するための端子となっており、出力端子Ｐ４が６分周信号を出力するための端子となっており、出力端子Ｐ５が７分周信号を出力するための端子となっている。
【００３５】
次に、本第１実施形態の回転センサ信号処理ＩＣ３１は、３個のフリップフロップ（詳しくは、リセット端子付きＤタイプフリップフロップ）Ｆ１〜Ｆ３からなるバイナリカウンタ３５と、そのバイナリカウンタ３５の初段（１段目）と３段目の両フリップフロップＦ１，Ｆ３の各Ｑ出力（Ｑ端子の出力）を入力としたアンドゲート３７と、バイナリカウンタ３５の２段目と３段目の両フリップフロップＦ２，Ｆ３の各Ｑ出力を入力としたアンドゲート３９とを備えている。尚、バイナリカウンタ３５は、データ端子（Ｄ）とＱバー端子が接続された複数のフリップフロップＦ１〜Ｆ３を、前段のフリップフロップのＱバー端子が次段のフリップフロップのクロック端子（ＣＫ）に接続されるようにしたものである。
【００３６】
そして、バイナリカウンタ３５の初段のフリップフロップＦ１のクロック端子には、波形整形後のパルス信号Ｓがクロック信号として入力される。
また、その初段のフリップフロップＦ１のＱ端子が内部配線により出力端子Ｐ１と接続され、２段目のフリップフロップＦ２のＱ端子が内部配線により出力端子Ｐ２と接続され、３段目のフリップフロップＦ３のＱ端子が内部配線により出力端子Ｐ３と接続されている。また更に、アンドゲート３７の出力端子が内部配線により出力端子Ｐ４と接続され、アンドゲート３９の出力端子が内部配線により出力端子Ｐ５と接続されている。尚、本第１実施形態では、上記各内部配線とアンドゲート３７，３９とが、請求項１に記載の信号供給手段に相当している。
【００３７】
更に、本第１実施形態の回転センサ信号処理ＩＣ３１は、リセット入力端子ＰＲにデータ端子が接続されたフリップフロップ４１と、リセット入力端子ＰＲ及びフリップフロップ４１のデータ端子を接地電位にプルダウンする抵抗４３と、フリップフロップ４１のＱバー出力（Ｑバー端子の出力）を、回転センサ３からのパルス信号の最短周期よりも短い所定の遅延時間Ｔだけ遅らせて、そのフリップフロップ４１のリセット端子に与える遅延回路４５とを備えている。
【００３８】
そして、フリップフロップ４１のクロック端子には、波形整形後のパルス信号Ｓがクロック信号として入力され、また、そのフリップフロップ４１のＱバー端子は、バイナリカウンタ３５を構成する全フリップフロップＦ１〜Ｆ３のリセット端子に接続されている。尚、本第１実施形態では、上記フリップフロップ４１，抵抗４３，及び遅延回路４５が、請求項１に記載のリセット手段に相当している。
【００３９】
次に、上記のように構成された回転センサ信号処理ＩＣ３１の動作について説明する。
まず、リセット入力端子ＰＲを、出力端子Ｐ１〜Ｐ５の何れにも接続せず、開放状態にした場合には、出力端子Ｐ１から、図２（ａ）の如く波形整形後のパルス信号Ｓを２分周した信号（２分周信号）が出力され、出力端子Ｐ２から、図２（ｂ）の如くパルス信号Ｓを４分周した信号（４分周信号）が出力され、出力端子Ｐ３から、図２（ｃ）の如くパルス信号Ｓを８分周した信号（８分周信号）が出力される。これは、バイナリカウンタ３５の本来の動作によるものである。
【００４０】
これに対して、例えば、出力端子Ｐ２をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ２からは、図２（ｄ）の如くパルス信号Ｓを３分周した信号（３分周信号）が出力されることとなる。
具体的に説明すると、まず、出力端子Ｐ２のレベルは、バイナリカウンタ３５を構成する全てのフリップフロップＦ１〜Ｆ３がリセットされてから、初段のフリップフロップＦ１のクロック端子にクロック信号として入力されるパルス信号Ｓが２回立ち上がった時に初めて、特定レベルとしてのハイレベルへと変化する。これは、２段目のフリップフロップＦ２のＱ出力が出力端子Ｐ２に供給されているからである。
【００４１】
また、出力端子Ｐ２からリセット入力端子ＰＲにハイレベルの信号が入力されると、パルス信号Ｓが次に立ち上がったタイミングで、フリップフロップ４１のＱバー出力がロウレベルとなって、バイナリカウンタ３５を構成する全てのフリップフロップＦ１〜Ｆ３がリセットされ、これに伴い、出力端子Ｐ２がハイレベルからロウレベルに戻る。そして、その後、遅延回路４５による遅延時間Ｔが経過した時点で、フリップフロップ４１が遅延回路４５の出力によってリセットされ、そのフリップフロップ４１のＱバー出力がハイレベルに戻ることにより、上記フリップフロップＦ１〜Ｆ３のリセットが解除される。
【００４２】
つまり、出力端子Ｐ２をリセット入力端子ＰＲに接続したならば、図２（ｄ）のように、出力端子Ｐ２がハイレベルになると、パルス信号Ｓが次に立ち上がってから遅延時間Ｔの間、フリップフロップ４１のＱバー出力が、バイナリカウンタ３５に対するリセット信号としてのロウレベルになって、フリップフロップＦ１〜Ｆ３がリセットされ、これにより出力端子Ｐ２がロウレベルに戻る。
【００４３】
そして、フリップフロップＦ１〜Ｆ３のリセットが解除されてから、パルス信号Ｓが２回立ち上がると、再び出力端子Ｐ２がハイレベルへと変化し、次にパルス信号Ｓが立ち上がったタイミングで、上記フリップフロップ４１及び遅延回路４５の作用により、再びフリップフロップＦ１〜Ｆ３がリセットされて出力端子Ｐ２がロウレベルに戻ることとなる。
【００４４】
このような動作が繰り返されることにより、出力端子Ｐ２のレベルは、パルス信号Ｓが３回立ち上がる毎に１回立ち上がることとなり、その結果、出力端子Ｐ２から３分周信号が出力されるのである。
次に、出力端子Ｐ３をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ３からは、図２（ｅ）の如くパルス信号Ｓを５分周した信号（５分周信号）が出力されることとなる。
【００４５】
即ち、出力端子Ｐ３には、３段目のフリップフロップＦ３のＱ出力が供給されているため、その出力端子Ｐ３のレベルは、フリップフロップＦ１〜Ｆ３がリセットされてからパルス信号Ｓが４回立ち上がった時に、ロウレベルからハイレベルへと変化する。そして、出力端子Ｐ３からリセット入力端子ＰＲにハイレベルの信号が入力されると、出力端子Ｐ２をリセット入力端子ＰＲに接続した場合と全く同様に、パルス信号Ｓが次に立ち上がったタイミングで、上記フリップフロップ４１及び遅延回路４５の作用により、フリップフロップＦ１〜Ｆ３がリセットされて出力端子Ｐ３がロウレベルに戻ることとなる。以後、フリップフロップＦ１〜Ｆ３がリセットされてからパルス信号Ｓが４回立ち上がると出力端子Ｐ３がハイレベルに変化し、パルス信号Ｓの次の立ち上がりタイミングでフリップフロップＦ１〜Ｆ３がリセットされて出力端子Ｐ３がロウレベルに戻る、といった動作が繰り返されることにより、その出力端子Ｐ３から５分周信号が出力されるのである。
【００４６】
次に、出力端子Ｐ４をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ４からは、図２（ｆ）の如くパルス信号Ｓを６分周した信号（６分周信号）が出力されることとなる。
即ち、出力端子Ｐ４には、アンドゲート３７により、初段のフリップフロップＦ１のＱ出力と３段目のフリップフロップＦ３のＱ出力との論理積信号が供給されているため、その出力端子Ｐ４のレベルは、フリップフロップＦ１〜Ｆ３がリセットされてからパルス信号Ｓが５回立ち上がった時に、ロウレベルからハイレベルへと変化する。よって、出力端子Ｐ４をリセット入力端子ＰＲに接続した場合には、フリップフロップＦ１〜Ｆ３がリセットされてからパルス信号Ｓが５回立ち上がると出力端子Ｐ４がハイレベルに変化し、パルス信号Ｓの次の立ち上がりタイミングでフリップフロップＦ１〜Ｆ３がリセットされて出力端子Ｐ４がロウレベルに戻る、といった動作が繰り返されることにより、その出力端子Ｐ４から６分周信号が出力されるのである。
【００４７】
また、出力端子Ｐ５をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ５からは、図２（ｇ）の如くパルス信号Ｓを７分周した信号（７分周信号）が出力されることとなる。
即ち、出力端子Ｐ５には、アンドゲート３９により、２段目のフリップフロップＦ２のＱ出力と３段目のフリップフロップＦ３のＱ出力との論理積信号が供給されているため、その出力端子Ｐ５のレベルは、フリップフロップＦ１〜Ｆ３がリセットされてからパルス信号Ｓが６回立ち上がった時に、ロウレベルからハイレベルへと変化する。よって、出力端子Ｐ５をリセット入力端子ＰＲに接続した場合には、フリップフロップＦ１〜Ｆ３がリセットされてからパルス信号Ｓが６回立ち上がると出力端子Ｐ５がハイレベルに変化し、パルス信号Ｓの次の立ち上がりタイミングでフリップフロップＦ１〜Ｆ３がリセットされて出力端子Ｐ５がロウレベルに戻る、といった動作が繰り返されることにより、その出力端子Ｐ５から６分周信号が出力されるのである。
【００４８】
このような本第１実施形態の回転センサ信号処理ＩＣ３１により、回転センサ３からのパルス信号を２，４，８の何れかの分周数で分周してマイコン７に入力させたい場合には、リセット入力端子ＰＲを開放状態にすると共に、出力端子Ｐ１，Ｐ２，Ｐ３のうちで、希望の分周数に対応した出力端子をマイコン７の入力ポートに接続すれば良い。
【００４９】
また、回転センサ３からのパルス信号を３，５，６，７の何れかの分周数で分周してマイコン７に入力させたい場合には、出力端子Ｐ２〜Ｐ５のうちで、希望の分周数に対応した出力端子をリセット入力端子ＰＲに接続すると共に、そのリセット入力端子ＰＲと接続した出力端子を、マイコン７の入力ポートに接続すれば良い。
【００５０】
そして、本第１実施形態の回転センサ信号処理ＩＣ３１によれば、３個のフリップフロップＦ１〜Ｆ３からなるバイナリカウンタ３５によって、２の３乗以下の７通りの分周数を全て実現することができ、図８に示した回路構成と比較して、その回路規模を非常に小さくすることができる。
【００５１】
また、本第１実施形態の回転センサ信号処理ＩＣ３１によれば、分周数を切り替えるための論理回路を内部に設ける必要がない。特に、分周数を内部で切り替えるような論理回路は複雑になりがちであるが、こうした論理回路が不要であるため、回路規模を小さくする面で特に有利である。
【００５２】
また更に、本第１実施形態の回転センサ信号処理ＩＣ３１では、分周数を切り替えるための入力端子が、１つのリセット入力端子ＰＲだけで済み、端子数の増加を最小限に抑えることができる。
尚、本第１実施形態の回転センサ信号処理ＩＣ３１では、出力端子Ｐ１をリセット入力端子ＰＲに接続しても、その出力端子Ｐ１からは２分周信号が出力される。これは、出力端子Ｐ１には、初段のフリップフロップＦ１のＱ出力が供給されており、その出力端子Ｐ１のレベルは、フリップフロップＦ１〜Ｆ３がリセットされてからパルス信号Ｓが１回立ち上がった時に、ロウレベルからハイレベルへと変化するからである。
【００５３】
ところで、上記第１実施形態の回転センサ信号処理ＩＣ３１は、例えば下記の（１−１）〜（１−３）のように変形することもできる。
（１−１）：フリップフロップＦ１のＱバー端子を出力端子Ｐ１に接続し、フリップフロップＦ２のＱバー端子を出力端子Ｐ２に接続し、フリップフロップＦ３のＱバー端子を出力端子Ｐ３に接続する。
【００５４】
（１−２）：アンドゲート３７，３９をナンドゲートに置き換えるか、或いは、アンドゲート３７を、初段と３段目の両フリップフロップＦ１，Ｆ３の各Ｑバー出力を入力としたオアゲートに置き換えると共に、アンドゲート３９を、２段目と３段目の両フリップフロップＦ２，Ｆ３の各Ｑバー出力を入力としたオアゲートに置き換える。
【００５５】
（１−３）：抵抗４３の一端を接地電位ではなく、電源電圧に接続する。つまり、リセット入力端子ＰＲ及びフリップフロップ４１のデータ端子を、抵抗４３によりハイレベルにプルアップする。そして、その抵抗４３とフリップフロップ４１のデータ端子との間の信号経路に、リセット入力端子ＰＲのレベルを反転させてフリップフロップ４１のデータ端子に入力させるインバータを設ける。
【００５６】
このように変形すれば、各出力端子Ｐ１〜Ｐ５のレベルは、バイナリカウンタ３５を構成する全てのフリップフロップＦ１〜Ｆ３がリセットされてから、パルス信号Ｓがその出力端子に割り当てられた分周数よりも１小さい回数だけ立ち上がった時に初めてロウレベルへと変化するようになり、また、フリップフロップＦ１〜Ｆ３は、出力端子Ｐ１〜Ｐ５の何れかからリセット入力端子ＰＲにロウレベルの信号が入力されてから、パルス信号Ｓが次に立ち上がったタイミングで、フリップフロップ４１のＱバー出力によりリセットされることとなる。つまり、この場合には、特定レベルがロウレベルとなる。
【００５７】
そして、このように構成しても、図２に示した各分周信号のレベル（各出力端子Ｐ１〜Ｐ５のレベル）が反対になるだけであり、上記第１実施形態のＩＣ３１と同じ効果を得ることができる。
一方、上記第１実施形態のＩＣ３１において、アンドゲート３７を、初段と３段目の両フリップフロップＦ１，Ｆ３の各Ｑバー出力を入力としたノアゲートに置き換え、また、アンドゲート３９を、２段目と３段目の両フリップフロップＦ２，Ｆ３の各Ｑバー出力を入力としたノアゲートに置き換えるようにしても良い。
【００５８】
一方更に、上記第１実施形態及びその変形例において、出力端子の数は５個でなくても良い。例えば、２，３，４分周信号が不要であるならば、出力端子Ｐ１，Ｐ２を削除することができ、７分周信号が不要であるならば、出力端子Ｐ５及びアンドゲート３９を削除することができる。
【００５９】
また、バイナリカウンタを構成するフリップフロップの数は３個以外でも良い。例えば、上記第１実施形態のＩＣ３１において、更に９分周以上の分周信号が必要であれば、バイナリカウンタ３５を構成するフリップフロップの数と出力端子の数を増やし、前述したのと同様の考え方で、追加した出力端子から必要な分周信号が出力されるように構成すれば良い。具体例を挙げると、１５分周信号を出力可能にするのであれば、バイナリカウンタ３５を４個のフリップフロップで構成して、２段目と３段目と４段目の３つのフリップフロップの各Ｑ出力の論理積信号を何れかの出力端子に供給するように構成すれば、その出力端子とリセット入力端子ＰＲとを外部で接続することにより、その出力端子から１５分周信号が出力されることとなる。
【００６０】
次に、請求項２の発明が適用された第２実施形態の回転センサ信号処理ＩＣについて、図３及び図４を用いて説明する。
まず図３は、第２実施形態の回転センサ信号処理ＩＣ５１の構成を示す回路図である。尚、図３において、第１実施形態の回転センサ信号処理ＩＣ３１と同様の構成要素については、同じ符号を付しているため詳しい説明は省略する。
【００６１】
図３に示すように、本第２実施形態の回転センサ信号処理ＩＣ５１は、第１実施形態のＩＣ３１と同様に、回転センサ３からのパルス信号が入力される一対の信号入力端子Ｐ＋，Ｐ−と、その信号入力端子Ｐ＋，Ｐ−から取り込まれるパルス信号を波形整形して出力する波形整形回路３３とを備えている。
【００６２】
そして、本第２実施形態の回転センサ信号処理ＩＣ５１は、波形整形回路３３による波形整形後のパルス信号Ｓを複数通りの分周数で分周した各分周信号を、マイコン７へと出力するための７個の出力端子Ｐ１〜Ｐ７と、７個のフリップフロップＦ１１〜Ｆ１７からなるシフトレジスタ５５とを備えている。
【００６３】
尚、本第２実施形態の回転センサ信号処理ＩＣ５１も、第１実施形態のＩＣ３１と同様に、回転センサ３からのパルス信号を２〜８の７通りの分周数で分周するように構成されたものである。そして、出力端子Ｐ１がパルス信号を２分周した２分周信号を出力するための端子となっており、出力端子Ｐ２が３分周信号を出力するための端子となっており、出力端子Ｐ３が４分周信号を出力するための端子となっており、出力端子Ｐ４が５分周信号を出力するための端子となっており、出力端子Ｐ５が６分周信号を出力するための端子となっており、出力端子Ｐ６が７分周信号を出力するための端子となっており、出力端子Ｐ７が８分周信号を出力するための端子となっている。
【００６４】
また、シフトレジスタ５５は、クロック端子が共通接続された複数のフリップフロップＦ１１〜Ｆ１７を、前段のフリップフロップのＱ端子が次段のフリップフロップのデータ端子に接続されるようにしたものである。
そして、本第２実施形態の回転センサ信号処理ＩＣ５１では、シフトレジスタ５５を構成する各フリップフロップＦ１１〜Ｆ１７のクロック端子に、波形整形後のパルス信号Ｓがクロック信号として入力される。また、初段のフリップフロップＦ１１のデータ端子は電源電圧に接続されている。つまり、初段のフリップフロップＦ１１のデータ端子には、常にハイレベル信号が入力されている。
【００６５】
そして更に、シフトレジスタ５５を構成する各フリップフロップＦ１１〜Ｆ１７のＱ端子は、初段のフリップフロップＦ１１のＱ端子から順に、内部配線により各出力端子Ｐ１〜Ｐ７と夫々接続されている。よって、各出力端子Ｐ１〜Ｐ７には、初段から７段目までの各フリップフロップＦ１１〜Ｆ１７のＱ出力が夫々供給されていることとなる。
【００６６】
また、本第２実施形態の回転センサ信号処理ＩＣ５１も、第１実施形態のＩＣ３１と同様に、出力端子Ｐ１〜Ｐ７の何れかと当該ＩＣ５１の外部で接続されるリセット入力端子ＰＲと、リセット入力端子ＰＲにデータ端子が接続されたフリップフロップ４１と、リセット入力端子ＰＲ及びフリップフロップ４１のデータ端子を接地電位にプルダウンする抵抗４３と、フリップフロップ４１のＱバー出力を、回転センサ３からのパルス信号の最短周期よりも短い所定の遅延時間Ｔだけ遅らせて、そのフリップフロップ４１のリセット端子に与える遅延回路４５とを備えている。
【００６７】
そして、フリップフロップ４１のクロック端子には、波形整形後のパルス信号Ｓがクロック信号として入力されている。また、そのフリップフロップ４１のＱバー端子は、シフトレジスタ５５を構成する全フリップフロップＦ１１〜Ｆ１７のリセット端子に接続されている。
【００６８】
尚、本第２実施形態では、各フリップフロップＦ１１〜Ｆ１７のＱ端子と各出力端子Ｐ１〜Ｐ７とを夫々接続する内部配線が、請求項２に記載の信号供給手段に相当しており、上記フリップフロップ４１，抵抗４３，及び遅延回路４５が、請求項２に記載のリセット手段に相当している。
【００６９】
次に、上記のように構成された回転センサ信号処理ＩＣ５１の動作について説明する。
まず、出力端子Ｐ１をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ１からは、図４（ａ）の如くパルス信号Ｓを２分周した信号（２分周信号）が出力されることとなる。
【００７０】
即ち、出力端子Ｐ１には、１段目のフリップフロップＦ１１のＱ出力が供給されているため、その出力端子Ｐ１のレベルは、フリップフロップＦ１１〜Ｆ１７がリセットされてからパルス信号Ｓが１回立ち上がった時に、ロウレベルから特定レベルとしてのハイレベルへと変化する。そして、出力端子Ｐ１からリセット入力端子ＰＲにハイレベルの信号が入力されると、前述した第１実施形態のＩＣ３１の場合と全く同様に、パルス信号Ｓが次に立ち上がったタイミングで、フリップフロップ４１及び遅延回路４５の作用により、フリップフロップＦ１１〜Ｆ１７がリセットされて出力端子Ｐ１がロウレベルに戻ることとなる。以後、フリップフロップＦ１１〜Ｆ１７がリセットされてからパルス信号Ｓが１回立ち上がると出力端子Ｐ１がハイレベルに変化し、パルス信号Ｓの次の立ち上がりタイミングでフリップフロップＦ１１〜Ｆ１７がリセットされて出力端子Ｐ１がロウレベルに戻る、といった動作が繰り返されることにより、その出力端子Ｐ１から２分周信号が出力されるのである。
【００７１】
また、出力端子Ｐ２をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ２からは、図４（ｂ）の如くパルス信号Ｓを３分周した信号（３分周信号）が出力されることとなる。
即ち、出力端子Ｐ２には、２段目のフリップフロップＦ１２のＱ出力が供給されているため、その出力端子Ｐ２のレベルは、フリップフロップＦ１１〜Ｆ１７がリセットされてからパルス信号Ｓが２回立ち上がった時に、ロウレベルからハイレベルへと変化する。よって、出力端子Ｐ２をリセット入力端子ＰＲに接続した場合には、フリップフロップＦ１１〜Ｆ１７がリセットされてからパルス信号Ｓが２回立ち上がると出力端子Ｐ２がハイレベルに変化し、パルス信号Ｓの次の立ち上がりタイミングでフリップフロップＦ１１〜Ｆ１７がリセットされて出力端子Ｐ２がロウレベルに戻る、といった動作が繰り返されることにより、その出力端子Ｐ２から３分周信号が出力されるのである。
【００７２】
そして同様に、出力端子Ｐ３をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ３からは、図４（ｃ）の如くパルス信号Ｓを４分周した信号（４分周信号）が出力され、出力端子Ｐ４をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ４からは、図４（ｄ）の如くパルス信号Ｓを５分周した信号（５分周信号）が出力される。また、出力端子Ｐ５をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ５からは、図４（ｅ）の如くパルス信号Ｓを６分周した信号（６分周信号）が出力され、出力端子Ｐ６をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ６からは、図４（ｆ）の如くパルス信号Ｓを７分周した信号（７分周信号）が出力される。また更に、出力端子Ｐ７をリセット入力端子ＰＲに接続すれば、その出力端子Ｐ７からは、図４（ｇ）の如くパルス信号Ｓを８分周した信号（８分周信号）が出力される。
【００７３】
これは、シフトレジスタ５５を構成する各フリップフロップＦ１１〜Ｆ１７のＱ出力が各出力端子Ｐ１〜Ｐ１７に夫々供給されているため、全フリップフロップＦ１１〜Ｆ１７がリセットされてから各出力端子Ｐ１〜Ｐ７のレベルがハイレベルへと変化するまでのパルス信号Ｓの立ち上がり回数が、その各出力端子Ｐ１〜Ｐ７毎に異なり、その回数が、各出力端子Ｐ１〜Ｐ７に割り当てられた分周数よりも夫々１小さい回数となっているためである。
【００７４】
そして、このような本第２実施形態の回転センサ信号処理ＩＣ５１により、回転センサ３からのパルス信号を２〜８の何れかの分周数で分周してマイコン７に入力させたい場合には、出力端子Ｐ１〜Ｐ７のうちで、希望の分周数に対応した出力端子をリセット入力端子ＰＲに接続すると共に、そのリセット入力端子ＰＲと接続した出力端子を、マイコン７の入力ポートに接続すれば良い。
【００７５】
そして、本第２実施形態の回転センサ信号処理ＩＣ５１によれば、７個のフリップフロップＦ１１〜Ｆ１７からなるシフトレジスタ５５によって、８以下の７通りの分周数を全て実現することができ、図８に示した回路構成と比較して、その回路規模を非常に小さくすることができる。
【００７６】
また、本第２実施形態の回転センサ信号処理ＩＣ５１でも、分周数を切り替えるための論理回路を内部に設ける必要がなく、回路規模を小さくする面で有利である。また更に、分周数を切り替えるための入力端子が１つのリセット入力端子ＰＲだけで済み、端子数の増加を最小限に抑えることができる。
【００７７】
ところで、上記第２実施形態の回転センサ信号処理ＩＣ５１は、例えば下記の（２−１）及び（２−２）のように変形することもできる。
（２−１）：シフトレジスタ５５を構成する各フリップフロップＦ１１〜Ｆ１７のＱバー端子を、初段のフリップフロップＦ１１のＱバー端子から順に、各出力端子Ｐ１〜Ｐ７に夫々接続する。
【００７８】
（２−２）：抵抗４３の一端を接地電位ではなく、電源電圧に接続する。つまり、リセット入力端子ＰＲ及びフリップフロップ４１のデータ端子を、抵抗４３によりハイレベルにプルアップする。そして、その抵抗４３とフリップフロップ４１のデータ端子との間の信号経路に、リセット入力端子ＰＲのレベルを反転させてフリップフロップ４１のデータ端子に入力させるインバータを設ける。
【００７９】
このように変形すれば、各出力端子Ｐ１〜Ｐ７のレベルは、シフトレジスタ５５を構成する全てのフリップフロップＦ１１〜Ｆ１７がリセットされてから、パルス信号Ｓがその出力端子に割り当てられた分周数よりも１小さい回数だけ立ち上がった時に初めてロウレベルへと変化するようになり、また、フリップフロップＦ１１〜Ｆ１７は、出力端子Ｐ１〜Ｐ７の何れかからリセット入力端子ＰＲにロウレベルの信号が入力されてから、パルス信号Ｓが次に立ち上がったタイミングで、フリップフロップ４１のＱバー出力によりリセットされることとなる。つまり、この場合には、特定レベルがロウレベルとなる。
【００８０】
そして、このように構成しても、図４に示した各分周信号のレベル（各出力端子Ｐ１〜Ｐ７のレベル）が反対になるだけであり、上記第２実施形態のＩＣ５１と同じ効果を得ることができる。
一方、上記第２実施形態及びその変形例において、シフトレジスタＦ１１〜Ｆ１７，４１のクロック端子に、波形整形後のパルス信号Ｓではなく、そのパルス信号Ｓを分周した信号を、入力するように構成しても良い。
【００８１】
例えば、波形整形回路３３からのパルス信号Ｓを、１つのフリップフロップからなるバイナリカウンタによって２分周し、その２分周した信号を、シフトレジスタＦ１１〜Ｆ１７，４１のクロック端子にクロック信号として入力するように構成すれば、出力端子Ｐ１〜Ｐ７の各々から４，６，８，１０，１２，１４，１６といった７通りの分周信号を出力させることができるようになる。
【００８２】
また、上記第２実施形態及びその変形例において、出力端子の数は、シフトレジスタ５５を構成するフリップフロップの数と必ずしも同じにする必要はない。例えば、３分周信号が不要であるならば、出力端子Ｐ２を削除することができ、５分周信号が不要であるならば、出力端子Ｐ４を削除することができる。
【００８３】
また、シフトレジスタ５５を構成するフリップフロップの数は７個以外でも良い。例えば、上記第２実施形態のＩＣ５１において、更に９分周信号を出力可能にするのであれば、出力端子を１つ追加すると共に、シフトレジスタ５５を８個のフリップフロップで構成して、その８段目のフリップフロップのＱ出力を上記追加した出力端子に供給するように構成すれば、その出力端子とリセット入力端子ＰＲとを外部で接続することにより、その出力端子から９分周信号が出力されることとなる。
【００８４】
以上、本発明の一実施形態について説明したが、本発明は、種々の形態を採り得ることは言うまでもない。
例えば、上記各実施形態の回転センサ信号処理ＩＣ３１，５１において、回転センサ３が矩形のパルス信号を出力するものであったり、波形整形回路３３と同じ機能の回路が電子制御装置１の回路基板上に設けられることを想定するのであれば、波形整形回路３３はＩＣ３１，５１に内蔵しなくても良い。
【図面の簡単な説明】
【図１】第１実施形態の回転センサ信号処理ＩＣの構成を示す回路図である。
【図２】第１実施形態の回転センサ信号処理ＩＣの動作を表すタイムチャートである。
【図３】第２実施形態の回転センサ信号処理ＩＣの構成を示す回路図である。
【図４】第２実施形態の回転センサ信号処理ＩＣの動作を表すタイムチャートである。
【図５】車両用電子制御装置の基本的な構成を表すブロック図である。
【図６】出力パルス数が多い回転センサを用いた場合の有利な点を説明する説明図である。
【図７】出力パルス数が多い回転センサを用いた場合の不利な点を説明する説明図である。
【図８】回転センサ信号処理ＩＣの従来の構成例を表す回路図である。
【符号の説明】
１…車両用電子制御装置、３…回転センサ、７…マイコン、３１，５１…回転センサ信号処理ＩＣ、３３…波形整形回路、３５…バイナリカウンタ、３７，３９…アンドゲート、Ｆ１〜Ｆ３，Ｆ１１〜Ｆ１７，４１…フリップフロップ、４３…抵抗、４５…遅延回路、５５…シフトレジスタ、Ｐ１〜Ｐ７…出力端子、ＰＲ…リセット入力端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a rotation sensor signal processing IC that is mounted together with a microcomputer (microcomputer) in a vehicle electronic control device and that divides a pulse signal from a rotation sensor and outputs the frequency signal to the microcomputer.
[0002]
[Prior art]
Conventionally, as illustrated in FIG. 5, in an electronic control device (vehicle electronic control device) 1 mounted on a vehicle, a pulse signal output from a rotation sensor 3 such as a transmission rotation sensor or a vehicle speed sensor is subjected to signal processing. The waveform is shaped by the circuit 5 and input to the microcomputer 7, and various other signals are also input to the microcomputer 7 via the input circuit 9. Then, the microcomputer 7 outputs a control signal for energizing and driving the various electric loads 11 based on the pulse signal from the rotation sensor 3 and other various signals, and the driving circuit 13 controls the control from the microcomputer 7. By energizing the corresponding electric load 11 according to the signal, transmission control, engine control, cruise control (constant speed traveling control), and the like are performed.
[0003]
Here, in general, a rotation sensor 3 such as a transmission rotation sensor or a vehicle speed sensor is a rotating body to be detected (specifically, a gear or a power shaft in a transmission in the case of a transmission rotation sensor; Each time a wheel or a wheel axle rotates by a predetermined angle, a pulse-like signal is output. The frequency of the signal (ie, pulse signal) output from the rotation sensor 3 is set to It becomes proportional to the rotation speed of the rotating body.
[0004]
Then, in the electronic control unit 1 for a vehicle, the microcomputer 7 executes an interrupting process every time a pulse signal input from the rotation sensor 3 via the signal processing circuit 5 rises or falls, and executes the rotation of the detection target. The number (the vehicle speed in the case of a vehicle speed sensor) is calculated. More specifically, in the interrupt processing started at the rising edge or the falling edge of the pulse signal, the time at that time is stored, and the period of the pulse signal is calculated based on the difference between the currently stored time and the previously stored time. The vehicle speed and the gear rotation speed of the transmission are calculated by multiplying the cycle by a constant set based on a wheel diameter, a gear ratio, and the like.
[0005]
In such a vehicle electronic control device 1, generally, it is necessary to ensure high controllability by quickly and accurately detecting the vehicle speed and the transmission gear rotation speed from a low point in time. Preferably, the rotation sensor 3 has a large number of pulses output per rotation of the rotating body (hereinafter referred to as an output pulse number).
[0006]
That is, as shown in FIGS. 6A and 6B, if the rotation speed of the rotating body is the same, the interval of the rotation speed calculation timing in the microcomputer 7 becomes larger as the rotation sensor having a larger output pulse number is used. That is, the rotation speed determination time TH until the latest rotation speed can be grasped is shortened, and as a result, precise control can be performed from the time when the rotation speed is low. Note that the calculation of the vehicle speed is still the same as the calculation of the rotation speed of a rotating body such as a wheel or a wheel axle. This is the same in the following description.
[0007]
However, when a rotation sensor having a large number of output pulses is used, in a region where the number of rotations is high, the microcomputer 7 frequently generates interrupts, and the execution speed of other control processing is reduced. That is, as shown in FIGS. 7A and 7B, if the number of output pulses of the rotation sensor is the same, the higher the number of rotations, the shorter the interval of the interrupt processing timing in the microcomputer 7 becomes. The ratio of the execution time of the interrupt processing to the processing time of (1) (interruption processing time / overall processing time) increases, so that there is less room to perform other control processing.
[0008]
Therefore, conventionally, in the case of a vehicle that emphasizes controllability when the rotation speed (vehicle speed or transmission gear rotation speed) is high, a rotation sensor 3 having a small number of output pulses may be used as the rotation sensor 3 or a rotation sensor 3 shown in FIG. A frequency dividing circuit for dividing the pulse signal from the rotation sensor 3 and outputting it to the microcomputer 7 is provided in the signal processing circuit 5 so as to reduce the frequency of activation of the interrupt processing in the microcomputer 7. In the case of a vehicle that emphasizes controllability at a higher rotation speed, the frequency division number (frequency division ratio) by the frequency dividing circuit is set to a larger value accordingly.
[0009]
That is, in the vehicle electronic control device 1, the rotation sensor 3 itself is changed or the pulse signal generated by the signal processing circuit 5 is changed between a vehicle that emphasizes controllability at high rotation speed and a vehicle that emphasizes controllability at low rotation speed. Or the number of divisions (division ratios) for.
[0010]
[Problems to be solved by the invention]
By the way, if the number of output pulses of the rotation sensor is changed for each type of vehicle, the number of types of rotation sensors increases, and it is not possible to achieve cost reduction by mass production.
[0011]
Also, instead of always using the same type of rotation sensor, if the frequency division number for the pulse signal in the signal processing circuit 5 is changed for each type of vehicle, the signal processing is performed in order to reduce the size of the electronic control unit 1. When the circuit 5 is formed into an IC (semiconductor integrated circuit), various types of ICs must be manufactured and managed, resulting in an increase in cost.
[0012]
Therefore, if the IC used as the signal processing circuit 5 having the frequency dividing function is configured in advance so that the pulse signal can be frequency-divided by a plurality of frequency division numbers as illustrated in FIG. Can be avoided.
However, in consideration of such an IC, the number of divisions of 2 n such as division of 2, 4, and 8 can be realized by a binary counter composed of multi-stage flip-flops. In order to realize the above frequency division number, a frequency dividing circuit for each frequency division number must be built in the IC, and the internal circuit of the IC cannot be downsized.
[0013]
More specifically, FIG. 8 illustrates a rotation sensor signal processing that shapes a pulse signal from the rotation sensor 3 and divides the pulse signal after the waveform shaping into seven divisions 2 to 8. Although this is an example of the configuration of an IC, in such a general circuit configuration, a three-divider circuit having two flip-flops for three-division is provided separately from the binary counter 21 having three flip-flops. 23, and a divide-by-5 circuit 25, a divide-by-6 circuit 27, and a divide-by-7 circuit 29 each having three flip-flops are required for 5, 6, and 7 frequency division. Eventually, a total of 14 flip-flops are required.
[0014]
The present invention has been made in view of such a problem, and divides a pulse signal from a rotation sensor by any one of a plurality of frequency division numbers including a frequency division number other than 2 n to the microcomputer. The purpose is to reduce the size of the internal circuit of the rotation sensor signal processing IC that outputs.
[0015]
Means for Solving the Problems and Effects of the Invention
The rotation sensor signal processing IC according to claim 1, which is provided for achieving the above object, is used in an electronic control device mounted on a vehicle, and rotates a pulse signal having a frequency proportional to the rotation speed of a predetermined rotating body. This is for outputting a frequency-divided signal obtained by dividing the pulse signal input from the sensor to a microcomputer in the electronic control unit.
[0016]
Here, the rotation sensor signal processing IC according to claim 1 divides the pulse signal by a plurality of division numbers including a division number other than 2 n (where n is a positive integer). A plurality of output terminals for outputting the peripheral signals, a reset input terminal connected to any of the output terminals outside the IC, and a plurality of flip-flops. A binary counter to which the pulse signal is input as a clock signal at a terminal;
[0017]
In this rotation sensor signal processing IC, the signal supply means outputs the output of one of the flip-flops constituting the binary counter or the logic of the outputs of two or more of the flip-flops constituting the binary counter. Is supplied to each of the output terminals so that the level of each of the output terminals becomes equal to the clock signal (that is, the first-stage flip-flop) after all flip-flops constituting the binary counter are simultaneously reset. Is changed to a specific level only when the pulse signal input to the clock terminal rises by one less than the frequency division number assigned to the output terminal.
[0018]
Further, in the rotation sensor signal processing IC according to claim 1, when one of the output terminals is connected to the reset input terminal and the signal of the specific level is input from the output terminal to the reset input terminal, the reset is performed. Means for applying a reset signal to reset terminals of all flip-flops constituting the binary counter for a time shorter than the shortest period of the pulse signal at the next timing when the clock signal rises, and resetting all the flip-flops It is supposed to.
[0019]
For this reason, in the rotation sensor signal processing IC of the first aspect, if any of the output terminals is connected to the reset input terminal, a pulse signal from the rotation sensor is output from the output terminal at the frequency division number corresponding to the output terminal. The divided signal is output.
If the configuration of claim 1 is adopted, for example, if the number of flip-flops constituting the binary counter is three, the frequency division number other than 2 n raised to the frequency division of 3, 5, 6, 7 , And all three flip-flops. That is, assuming that the number of flip-flops forming the binary counter is X, it is possible to realize all frequency division numbers (however, integers) other than 2 to the X power and other than 2 to the n power.
[0020]
Further, in the rotation sensor signal processing IC according to the first aspect, when the output of any of the flip-flops constituting the binary counter is directly supplied to any of the output terminals, the output terminal is connected to the reset input terminal. Otherwise, the output terminal will output a frequency-divided signal having a frequency of 2 n, and if the output terminal is connected to the reset input terminal, the output terminal will output 2 divided signals. A frequency-divided signal having a frequency division number other than the n-th power is output. That is, in this case, one output terminal can output a frequency-divided signal having two frequency division numbers.
[0021]
From this, when the configuration of claim 1 is adopted, if the number of flip-flops constituting the binary counter is X, all the frequency division numbers (however, integers) equal to or smaller than 2 to the power of X can be realized. A plurality of frequency division numbers including frequency division numbers other than 2 to the power of n can be realized with a very small circuit configuration.
[0022]
Next, the rotation sensor signal processing IC according to claim 2 is also used in an electronic control device mounted on the vehicle, and receives from the rotation sensor a pulse signal having a frequency proportional to the rotation speed of a predetermined rotating body, This is for outputting a frequency-divided signal obtained by dividing the pulse signal to a microcomputer in the electronic control unit.
[0023]
Here, the rotation sensor signal processing IC according to claim 2 includes a plurality of output terminals for respectively outputting frequency-divided signals obtained by dividing the pulse signal by a plurality of frequency division numbers; Any one of the reset input terminal connected to the outside of the IC and the pulse signal or a signal obtained by dividing the pulse signal is composed of a plurality of flip-flops input as a clock signal to a clock terminal. A shift register in which a high-level signal is input to a data terminal of the flip-flop.
[0024]
In this rotation sensor signal processing IC, the signal supply means supplies the outputs of the same number of flip-flops as the output terminals among the flip-flops constituting the shift register to each of the output terminals. The level of each output terminal is different from the clock signal (ie, the signal input to the clock terminal of each flip-flop) a different number of times since all the flip-flops constituting the shift register are simultaneously reset. Sometimes I try to change to a certain level for the first time.
[0025]
Further, in the rotation sensor signal processing IC according to claim 2, when one of the output terminals is connected to the reset input terminal and the signal of the specific level is input from the output terminal to the reset input terminal, the reset is performed. Means for applying a reset signal to reset terminals of all flip-flops constituting the shift register for a time shorter than the shortest period of the pulse signal at a timing when the clock signal rises next, and resetting all the flip-flops It is supposed to.
[0026]
For this reason, in the rotation sensor signal processing IC of claim 2, if any of the output terminals is connected to the reset input terminal, a frequency-divided signal obtained by dividing the pulse signal from the rotation sensor is output from the output terminal, In addition, a frequency-divided signal having a different frequency-division number is output for each output terminal.
[0027]
According to the second aspect of the present invention, for example, the number of flip-flops and the number of output terminals constituting the shift register are both seven, and the pulse signal from the rotation sensor is supplied to the clock input of each flip-flop. If a clock signal is input to the terminal, seven frequency division numbers such as 2, 3, 4, 5, 6, 7, and 8 can be realized by the seven flip-flops. That is, assuming that the number of flip-flops constituting the shift register is Y, it is possible to realize all integer division numbers equal to or less than (Y + 1).
[0028]
Further, for example, the number of flip-flops and the number of output terminals constituting the shift register are both seven, and a signal obtained by dividing the pulse signal from the rotation sensor by two is used as a clock signal at the clock input terminal of each flip-flop. If input is performed, seven frequency division numbers such as 4, 6, 8, 10, 12, 14, and 16 can be realized by the seven flip-flops.
[0029]
Therefore, even with the rotation sensor signal processing IC according to the second aspect, a plurality of frequency division numbers including frequency division numbers other than 2 n can be realized with a small-scale circuit configuration.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a rotation sensor signal processing IC according to an embodiment to which the present invention is applied will be described with reference to the drawings. The rotation sensor signal processing IC according to the present embodiment is a vehicle electronic control device 1 having the configuration illustrated in FIG. This is used as the processing circuit 5.
[0031]
First, FIG. 1 is a circuit diagram showing a configuration of a rotation sensor signal processing IC 31 according to a first embodiment to which the invention of claim 1 is applied.
As shown in FIG. 1, the rotation sensor signal processing IC 31 according to the first embodiment includes a pair of signal input terminals P + and P− to which a pulse signal from the rotation sensor 3 is input, and the signal input terminals P + and P−. And a pulse shaping circuit 33 for shaping the pulse signal taken into the IC 31 into a rectangular pulse signal via the waveform shaping circuit 33 and outputting the rectangular shaped pulse signal. Five output terminals P1 to P5 for outputting each frequency-divided signal divided by the frequency division number to the microcomputer 7, and a reset input connected to any of the output terminals P1 to P5 outside the IC 31 And a terminal PR.
[0032]
In this embodiment, the rotation sensor 3 changes the potential of one output terminal NT- with respect to the other output terminal NT + in a pulse-like manner each time a detection target rotator such as a vehicle wheel or a transmission gear rotates by a predetermined angle. It changes to. The output terminals NT + and NT− of the rotation sensor 3 are electrically connected to the signal input terminals P + and P− of the IC 31, respectively. In this state, one output terminal NT− of the rotation sensor 3 is Are connected to a ground potential (ground) inside the IC 31.
[0033]
Further, the waveform shaping circuit 33 divides the power supply voltage supplied to the comparator 33a and the IC 31 and inputs the divided voltage as a threshold voltage Vth to a non-inverting input terminal (+ terminal) of the comparator 33a. Voltage dividing resistors Ra and Rb are provided. In the waveform shaping circuit 33, the comparator 33a outputs a high-level signal when the potential of the signal input terminal P + connected to the output terminal NT + of the rotation sensor 3 is lower than the threshold voltage Vth. Thereby, the pulse signal from the rotation sensor 3 is shaped into a rectangular pulse signal. That is, the pulse signal S after the waveform shaping is output from the comparator 33a.
[0034]
On the other hand, the rotation sensor signal processing IC 31 according to the first embodiment is configured to divide the pulse signal from the rotation sensor 3 into seven frequency division numbers 2 to 8. The output terminal P1 is a terminal for outputting a divide-by-2 signal obtained by dividing the pulse signal by 2, and the output terminal P2 is for outputting either the divide-by-4 signal or the divide-by-3 signal. The output terminal P3 is a terminal for outputting either the divide-by-8 signal or the divide-by-5 signal, and the output terminal P4 is a terminal for outputting the divide-by-6 signal. The output terminal P5 is a terminal for outputting a divide-by-7 signal.
[0035]
Next, the rotation sensor signal processing IC 31 of the first embodiment includes a binary counter 35 including three flip-flops (specifically, D-type flip-flops with reset terminals) F1 to F3, and a first stage of the binary counter 35 ( An AND gate 37 to which the respective Q outputs (outputs of the Q terminals) of the first and second flip-flops F1 and F3 are input, and the second and third flip-flops F2 of the binary counter 35 , F3 and an AND gate 39 to which the respective Q outputs are input. In the binary counter 35, a plurality of flip-flops F1 to F3 each having a data terminal (D) and a Q-bar terminal connected thereto, and the Q-bar terminal of the preceding flip-flop being connected to the clock terminal (CK) of the next-stage flip-flop. It is intended to be connected.
[0036]
The pulse signal S after the waveform shaping is input as a clock signal to the clock terminal of the flip-flop F1 at the first stage of the binary counter 35.
The Q terminal of the first-stage flip-flop F1 is connected to the output terminal P1 by internal wiring, the Q terminal of the second-stage flip-flop F2 is connected to the output terminal P2 by internal wiring, and the third-stage flip-flop F3 Are connected to the output terminal P3 by internal wiring. Further, the output terminal of the AND gate 37 is connected to the output terminal P4 by internal wiring, and the output terminal of the AND gate 39 is connected to the output terminal P5 by internal wiring. In the first embodiment, each of the internal wirings and the AND gates 37 and 39 correspond to a signal supply unit.
[0037]
Further, the rotation sensor signal processing IC 31 of the first embodiment includes a flip-flop 41 having a data terminal connected to the reset input terminal PR, and a resistor 43 for pulling down the reset input terminal PR and the data terminal of the flip-flop 41 to the ground potential. And the delay applied to the reset terminal of the flip-flop 41 by delaying the Q bar output (output of the Q bar terminal) of the flip-flop 41 by a predetermined delay time T shorter than the shortest cycle of the pulse signal from the rotation sensor 3. And a circuit 45.
[0038]
The pulse signal S after waveform shaping is input to the clock terminal of the flip-flop 41 as a clock signal, and the Q bar terminal of the flip-flop 41 is connected to all the flip-flops F1 to F3 of the binary counter 35. Connected to reset terminal. In the first embodiment, the flip-flop 41, the resistor 43, and the delay circuit 45 correspond to a reset unit according to the present invention.
[0039]
Next, the operation of the rotation sensor signal processing IC 31 configured as described above will be described.
First, when the reset input terminal PR is not connected to any of the output terminals P1 to P5 and is in an open state, the pulse signal S after waveform shaping is output from the output terminal P1 as shown in FIG. A divided signal (divided by 2) is output, a signal obtained by dividing the pulse signal S by 4 (divided by 4) as shown in FIG. 2B is output from an output terminal P2, and an output terminal P3 outputs As shown in FIG. 2C, a signal obtained by dividing the pulse signal S by 8 (divided by 8 signal) is output. This is due to the original operation of the binary counter 35.
[0040]
On the other hand, for example, when the output terminal P2 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 3 (divided by 3) as shown in FIG. 2D is output from the output terminal P2. Will be output.
Specifically, first, the level of the output terminal P2 is determined by the pulse input to the clock terminal of the first-stage flip-flop F1 as a clock signal after all flip-flops F1 to F3 constituting the binary counter 35 are reset. Only when the signal S rises twice does it change to the high level as the specific level. This is because the Q output of the second-stage flip-flop F2 is supplied to the output terminal P2.
[0041]
When a high-level signal is input from the output terminal P2 to the reset input terminal PR, the Q-bar output of the flip-flop 41 goes low at the next rise of the pulse signal S, and the binary counter 35 is configured. All the flip-flops F1 to F3 are reset, and the output terminal P2 returns from the high level to the low level. After that, when the delay time T by the delay circuit 45 has elapsed, the flip-flop 41 is reset by the output of the delay circuit 45, and the Q-bar output of the flip-flop 41 returns to the high level, whereby the flip-flop F1 To F3 are released.
[0042]
That is, if the output terminal P2 is connected to the reset input terminal PR and the output terminal P2 becomes high level as shown in FIG. 2D, the flip-flop is activated for the delay time T from the next rise of the pulse signal S. The Q bar output of the flip-flop 41 becomes low level as a reset signal for the binary counter 35, and the flip-flops F1 to F3 are reset, whereby the output terminal P2 returns to low level.
[0043]
Then, when the pulse signal S rises twice after the reset of the flip-flops F1 to F3 is released, the output terminal P2 changes to the high level again. By the action of 41 and the delay circuit 45, the flip-flops F1 to F3 are reset again, and the output terminal P2 returns to the low level.
[0044]
By repeating such an operation, the level of the output terminal P2 rises once every three rises of the pulse signal S. As a result, a frequency-divided signal is output from the output terminal P2.
Next, if the output terminal P3 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 5 (divided by 5 signal) is output from the output terminal P3 as shown in FIG. It becomes.
[0045]
That is, since the Q output of the third-stage flip-flop F3 is supplied to the output terminal P3, the level of the output terminal P3 is such that the pulse signal S rises four times after the flip-flops F1 to F3 are reset. Changes from a low level to a high level. Then, when a high-level signal is input from the output terminal P3 to the reset input terminal PR, the pulse signal S rises at the next timing when the pulse signal S rises in the same manner as when the output terminal P2 is connected to the reset input terminal PR. By the operation of the flip-flop 41 and the delay circuit 45, the flip-flops F1 to F3 are reset, and the output terminal P3 returns to a low level. Thereafter, when the pulse signal S rises four times after the flip-flops F1 to F3 are reset, the output terminal P3 changes to high level, and at the next rising timing of the pulse signal S, the flip-flops F1 to F3 are reset and the output terminal By repeating such an operation that P3 returns to the low level, a divide-by-5 signal is output from the output terminal P3.
[0046]
Next, when the output terminal P4 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 6 (divided by 6 signal) is output from the output terminal P4 as shown in FIG. It becomes.
That is, since the AND signal of the Q output of the first-stage flip-flop F1 and the Q output of the third-stage flip-flop F3 is supplied to the output terminal P4 by the AND gate 37, the level of the output terminal P4 is Changes from a low level to a high level when the pulse signal S rises five times after the flip-flops F1 to F3 are reset. Therefore, when the output terminal P4 is connected to the reset input terminal PR, when the pulse signal S rises five times after the flip-flops F1 to F3 are reset, the output terminal P4 changes to high level, , The flip-flops F1 to F3 are reset and the output terminal P4 returns to a low level, so that a six-divided signal is output from the output terminal P4.
[0047]
When the output terminal P5 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 7 (a 7-divided signal) is output from the output terminal P5 as shown in FIG. Become.
That is, the AND terminal 39 supplies the AND signal of the Q output of the second-stage flip-flop F2 and the Q output of the third-stage flip-flop F3 to the output terminal P5. Changes from a low level to a high level when the pulse signal S rises six times after the flip-flops F1 to F3 are reset. Therefore, when the output terminal P5 is connected to the reset input terminal PR, when the pulse signal S rises six times after the flip-flops F1 to F3 are reset, the output terminal P5 changes to high level, , The flip-flops F1 to F3 are reset and the output terminal P5 returns to a low level, so that the output terminal P5 outputs a 6-frequency-divided signal.
[0048]
When it is desired to divide the pulse signal from the rotation sensor 3 by any one of 2, 4, and 8 by the rotation sensor signal processing IC 31 of the first embodiment and input the pulse signal to the microcomputer 7, The reset input terminal PR may be opened, and the output terminal corresponding to a desired frequency division number among the output terminals P1, P2, and P3 may be connected to the input port of the microcomputer 7.
[0049]
When the pulse signal from the rotation sensor 3 is to be frequency-divided by any one of 3, 5, 6, and 7 and input to the microcomputer 7, a desired one of the output terminals P2 to P5 is selected. The output terminal corresponding to the frequency division number may be connected to the reset input terminal PR, and the output terminal connected to the reset input terminal PR may be connected to the input port of the microcomputer 7.
[0050]
Then, according to the rotation sensor signal processing IC 31 of the first embodiment, the binary counter 35 including the three flip-flops F1 to F3 can realize all seven divisional numbers equal to or less than the second power of three. As a result, the circuit scale can be made very small as compared with the circuit configuration shown in FIG.
[0051]
Further, according to the rotation sensor signal processing IC 31 of the first embodiment, it is not necessary to provide a logic circuit for switching the frequency division number therein. In particular, a logic circuit in which the frequency division number is internally switched tends to be complicated, but since such a logic circuit is unnecessary, it is particularly advantageous in terms of reducing the circuit scale.
[0052]
Furthermore, in the rotation sensor signal processing IC 31 according to the first embodiment, only one reset input terminal PR is required as an input terminal for switching the frequency division number, and an increase in the number of terminals can be minimized.
In the rotation sensor signal processing IC 31 of the first embodiment, even if the output terminal P1 is connected to the reset input terminal PR, the output terminal P1 outputs a frequency-divided signal by two. This is because the Q output of the first-stage flip-flop F1 is supplied to the output terminal P1, and the level of the output terminal P1 changes when the pulse signal S rises once after the flip-flops F1 to F3 are reset. , From the low level to the high level.
[0053]
By the way, the rotation sensor signal processing IC 31 of the first embodiment can be modified as in the following (1-1) to (1-3).
(1-1): The Q bar terminal of the flip-flop F1 is connected to the output terminal P1, the Q bar terminal of the flip-flop F2 is connected to the output terminal P2, and the Q bar terminal of the flip-flop F3 is connected to the output terminal P3. .
[0054]
(1-2): The AND gates 37 and 39 are replaced with NAND gates, or the AND gate 37 is replaced with an OR gate which receives the respective Q bar outputs of the first and third flip-flops F1 and F3, The AND gate 39 is replaced with an OR gate having the Q bar outputs of both the second and third flip-flops F2 and F3 as inputs.
[0055]
(1-3): One end of the resistor 43 is connected to the power supply voltage instead of the ground potential. That is, the reset input terminal PR and the data terminal of the flip-flop 41 are pulled up to a high level by the resistor 43. Then, an inverter for inverting the level of the reset input terminal PR and inputting the inverted signal to the data terminal of the flip-flop 41 is provided in a signal path between the resistor 43 and the data terminal of the flip-flop 41.
[0056]
With this modification, the level of each output terminal P1 to P5 becomes equal to the frequency division number assigned to the output terminal after the pulse signal S is allocated to all the flip-flops F1 to F3 constituting the binary counter 35 after resetting. It changes to the low level only when it has risen one less number of times, and the flip-flops F1 to F3 have a low level after a low level signal is input to the reset input terminal PR from any of the output terminals P1 to P5. , Is reset by the Q-bar output of the flip-flop 41 at the next timing when the pulse signal S rises. That is, in this case, the specific level becomes the low level.
[0057]
Even with such a configuration, only the level of each frequency-divided signal shown in FIG. 2 (the level of each output terminal P1 to P5) is reversed, and the same effect as that of the IC 31 of the first embodiment is obtained. Obtainable.
On the other hand, in the IC 31 of the first embodiment, the AND gate 37 is replaced with a NOR gate which receives the output of each Q bar of both the first and third flip-flops F1 and F3, and the AND gate 39 is replaced with two stages. The output of each of the Q-bars of the flip-flops F2 and F3 at the third and third stages may be replaced with NOR gates.
[0058]
On the other hand, in the first embodiment and its modifications, the number of output terminals need not be five. For example, if the frequency-divided signals of 2, 3, and 4 are unnecessary, the output terminals P1 and P2 can be deleted. If the frequency-divided signal of 7 is unnecessary, the output terminal P5 and the AND gate 39 are deleted. be able to.
[0059]
Further, the number of flip-flops constituting the binary counter may be other than three. For example, in the IC 31 of the first embodiment, if a frequency-divided signal of 9 or more is required, the number of flip-flops and the number of output terminals constituting the binary counter 35 are increased, and the same as described above. Based on the concept, the configuration may be such that the necessary divided signal is output from the added output terminal. To give a specific example, if a 15-frequency-divided signal can be output, the binary counter 35 is composed of four flip-flops, and three binary flip-flops of the second, third, and fourth stages are used. If the AND signal of each Q output is configured to be supplied to one of the output terminals, the output terminal and the reset input terminal PR are externally connected, so that a 15-frequency-divided signal is output from the output terminal. The Rukoto.
[0060]
Next, a rotation sensor signal processing IC according to a second embodiment to which the invention of claim 2 is applied will be described with reference to FIGS.
First, FIG. 3 is a circuit diagram showing a configuration of the rotation sensor signal processing IC 51 of the second embodiment. Note that, in FIG. 3, the same components as those of the rotation sensor signal processing IC 31 of the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0061]
As shown in FIG. 3, the rotation sensor signal processing IC 51 according to the second embodiment includes a pair of signal input terminals P + and P− to which a pulse signal from the rotation sensor 3 is input, similarly to the IC 31 according to the first embodiment. And a waveform shaping circuit 33 which shapes and outputs a pulse signal taken from the signal input terminals P + and P-.
[0062]
Then, the rotation sensor signal processing IC 51 of the second embodiment outputs to the microcomputer 7 the divided signals obtained by dividing the pulse signal S after the waveform shaping by the waveform shaping circuit 33 by a plurality of frequency division numbers. Output terminals P1 to P7 and a shift register 55 including seven flip-flops F11 to F17.
[0063]
Incidentally, the rotation sensor signal processing IC 51 of the second embodiment is also configured to divide the pulse signal from the rotation sensor 3 by seven divisions of 2 to 8 like the IC 31 of the first embodiment. It was done. The output terminal P1 is a terminal for outputting a frequency-divided signal obtained by dividing the pulse signal by 2, the output terminal P2 is a terminal for outputting a frequency-divided signal of 3, and the output terminal P3 Is a terminal for outputting a divide-by-4 signal, an output terminal P4 is a terminal for outputting a divide-by-5 signal, and an output terminal P5 is a terminal for outputting a divide-by-6 signal. The output terminal P6 is a terminal for outputting a divide-by-7 signal, and the output terminal P7 is a terminal for outputting a divide-by-8 signal.
[0064]
The shift register 55 is configured such that a plurality of flip-flops F11 to F17 to which clock terminals are commonly connected are connected, and the Q terminal of the preceding flip-flop is connected to the data terminal of the next-stage flip-flop.
Then, in the rotation sensor signal processing IC 51 of the second embodiment, the pulse signal S after the waveform shaping is input as a clock signal to the clock terminals of the flip-flops F11 to F17 constituting the shift register 55. The data terminal of the first-stage flip-flop F11 is connected to the power supply voltage. That is, a high-level signal is always input to the data terminal of the first-stage flip-flop F11.
[0065]
Further, the Q terminals of the flip-flops F11 to F17 constituting the shift register 55 are connected to the output terminals P1 to P7 by internal wiring in order from the Q terminal of the first-stage flip-flop F11. Therefore, the Q outputs of the flip-flops F11 to F17 in the first to seventh stages are supplied to the output terminals P1 to P7, respectively.
[0066]
Further, similarly to the IC 31 of the first embodiment, the rotation sensor signal processing IC 51 of the second embodiment also includes a reset input terminal PR connected to any one of the output terminals P1 to P7 outside the IC 51, and a reset input terminal PR. A flip-flop 41 having a data terminal connected to PR, a resistor 43 for pulling down the reset input terminal PR and the data terminal of the flip-flop 41 to the ground potential, and a Q-bar output of the flip-flop 41 as a pulse signal from the rotation sensor 3. And a delay circuit 45 which delays the signal by a predetermined delay time T shorter than the shortest period and supplies the result to the reset terminal of the flip-flop 41.
[0067]
The pulse signal S after waveform shaping is input to the clock terminal of the flip-flop 41 as a clock signal. The Q-bar terminal of the flip-flop 41 is connected to the reset terminals of all the flip-flops F11 to F17 constituting the shift register 55.
[0068]
In the second embodiment, the internal wirings connecting the Q terminals of the flip-flops F11 to F17 and the output terminals P1 to P7 respectively correspond to the signal supply means according to claim 2. The flip-flop 41, the resistor 43, and the delay circuit 45 correspond to a reset unit according to a second aspect.
[0069]
Next, the operation of the rotation sensor signal processing IC 51 configured as described above will be described.
First, when the output terminal P1 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 2 (divided by 2 signal) as shown in FIG. 4A is output from the output terminal P1. Become.
[0070]
That is, since the Q output of the first-stage flip-flop F11 is supplied to the output terminal P1, the level of the output terminal P1 rises once after the flip-flops F11 to F17 are reset. At the same time, the level changes from a low level to a high level as a specific level. Then, when a high-level signal is input from the output terminal P1 to the reset input terminal PR, the flip-flop 41 is activated at the next timing when the pulse signal S rises in the same manner as in the case of the IC 31 of the first embodiment. By the operation of the delay circuit 45, the flip-flops F11 to F17 are reset, and the output terminal P1 returns to the low level. Thereafter, when the pulse signal S rises once after the flip-flops F11 to F17 are reset, the output terminal P1 changes to a high level, and at the next rising timing of the pulse signal S, the flip-flops F11 to F17 are reset and the output terminal is reset. By repeating such an operation that P1 returns to the low level, a frequency-divided-by-2 signal is output from the output terminal P1.
[0071]
When the output terminal P2 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 3 (divided signal by 3) as shown in FIG. 4B is output from the output terminal P2. Become.
That is, since the Q output of the second-stage flip-flop F12 is supplied to the output terminal P2, the level of the output terminal P2 is such that the pulse signal S rises twice after the flip-flops F11 to F17 are reset. Changes from a low level to a high level. Therefore, when the output terminal P2 is connected to the reset input terminal PR, when the pulse signal S rises twice after the flip-flops F11 to F17 are reset, the output terminal P2 changes to high level, , The flip-flops F11 to F17 are reset and the output terminal P2 returns to a low level, so that a frequency-divided signal is output from the output terminal P2.
[0072]
Similarly, when the output terminal P3 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 4 (fourth divided signal) is output from the output terminal P3 as shown in FIG. When the output terminal P4 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by five (a five-divided signal) is output from the output terminal P4 as shown in FIG. When the output terminal P5 is connected to the reset input terminal PR, the output terminal P5 outputs a signal obtained by dividing the pulse signal S by 6 (divided by 6 signal) as shown in FIG. When P6 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 7 (a 7-divided signal) is output from the output terminal P6 as shown in FIG. Further, when the output terminal P7 is connected to the reset input terminal PR, a signal obtained by dividing the pulse signal S by 8 (8-divided signal) is output from the output terminal P7 as shown in FIG.
[0073]
This is because the Q outputs of the flip-flops F11 to F17 constituting the shift register 55 are supplied to the output terminals P1 to P17, respectively. Of the pulse signal S before the level of the pulse signal S changes to a high level differs for each of the output terminals P1 to P7, and the number of times is greater than the frequency division number assigned to each of the output terminals P1 to P7. This is because the number is one less.
[0074]
When the pulse signal from the rotation sensor 3 is to be frequency-divided by any one of 2 to 8 and input to the microcomputer 7 by the rotation sensor signal processing IC 51 of the second embodiment, Of the output terminals P1 to P7, the output terminal corresponding to the desired frequency division number is connected to the reset input terminal PR, and the output terminal connected to the reset input terminal PR is connected to the input port of the microcomputer 7. Good.
[0075]
According to the rotation sensor signal processing IC 51 of the second embodiment, the shift register 55 including the seven flip-flops F11 to F17 can realize all seven divisional numbers of eight or less. As compared with the circuit configuration shown in FIG. 8, the circuit scale can be made very small.
[0076]
Also, in the rotation sensor signal processing IC 51 of the second embodiment, it is not necessary to provide a logic circuit for switching the frequency division number inside, which is advantageous in terms of reducing the circuit scale. Further, only one reset input terminal PR is required for switching the frequency division number, and an increase in the number of terminals can be minimized.
[0077]
By the way, the rotation sensor signal processing IC 51 of the second embodiment can be modified as in the following (2-1) and (2-2).
(2-1): The Q bar terminals of the flip-flops F11 to F17 constituting the shift register 55 are connected to the output terminals P1 to P7 in order from the Q bar terminal of the first-stage flip-flop F11.
[0078]
(2-2): One end of the resistor 43 is connected to the power supply voltage instead of the ground potential. That is, the reset input terminal PR and the data terminal of the flip-flop 41 are pulled up to a high level by the resistor 43. Then, an inverter for inverting the level of the reset input terminal PR and inputting the inverted signal to the data terminal of the flip-flop 41 is provided in a signal path between the resistor 43 and the data terminal of the flip-flop 41.
[0079]
With such a modification, the level of each output terminal P1 to P7 becomes equal to the frequency division number assigned to the output terminal after the pulse signal S is allocated to all the flip-flops F11 to F17 constituting the shift register 55 after resetting. It changes to the low level only when it rises one less number of times, and the flip-flops F11 to F17 are turned off after a low level signal is input to the reset input terminal PR from any of the output terminals P1 to P7. , Is reset by the Q-bar output of the flip-flop 41 at the next timing when the pulse signal S rises. That is, in this case, the specific level becomes the low level.
[0080]
Even with such a configuration, only the level of each frequency-divided signal (the level of each output terminal P1 to P7) shown in FIG. 4 is reversed, and the same effect as the IC 51 of the second embodiment is obtained. Obtainable.
On the other hand, in the above-described second embodiment and its modified example, instead of the pulse signal S after the waveform shaping, a signal obtained by dividing the frequency of the pulse signal S is input to the clock terminals of the shift registers F11 to F17 and 41. You may comprise.
[0081]
For example, the pulse signal S from the waveform shaping circuit 33 is frequency-divided by a binary counter comprising one flip-flop, and the frequency-divided signal is input to the clock terminals of the shift registers F11 to F17 and 41 as a clock signal. With this configuration, seven types of frequency-divided signals such as 4, 6, 8, 10, 12, 14, and 16 can be output from each of the output terminals P1 to P7.
[0082]
In the second embodiment and its modifications, the number of output terminals does not necessarily need to be the same as the number of flip-flops included in the shift register 55. For example, if the divide-by-3 signal is unnecessary, the output terminal P2 can be deleted. If the divide-by-5 signal is unnecessary, the output terminal P4 can be deleted.
[0083]
Further, the number of flip-flops constituting the shift register 55 may be other than seven. For example, in the IC 51 of the second embodiment, if it is possible to further output a 9-frequency-divided signal, one output terminal is added, and the shift register 55 is composed of eight flip-flops. If the Q output of the flip-flop of the stage is configured to be supplied to the added output terminal, by connecting the output terminal and the reset input terminal PR externally, a 9-divided signal is output from the output terminal. Will be done.
[0084]
As mentioned above, although one Embodiment of this invention was described, it cannot be overemphasized that this invention can take various forms.
For example, in the rotation sensor signal processing ICs 31 and 51 of the above embodiments, the rotation sensor 3 outputs a rectangular pulse signal, or a circuit having the same function as the waveform shaping circuit 33 is provided on the circuit board of the electronic control unit 1. The waveform shaping circuit 33 need not be incorporated in the ICs 31 and 51 if it is assumed that the ICs 31 and 51 are provided.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a configuration of a rotation sensor signal processing IC according to a first embodiment.
FIG. 2 is a time chart illustrating an operation of the rotation sensor signal processing IC according to the first embodiment.
FIG. 3 is a circuit diagram illustrating a configuration of a rotation sensor signal processing IC according to a second embodiment.
FIG. 4 is a time chart illustrating an operation of a rotation sensor signal processing IC according to a second embodiment.
FIG. 5 is a block diagram illustrating a basic configuration of a vehicle electronic control device.
FIG. 6 is an explanatory diagram illustrating advantages of using a rotation sensor having a large number of output pulses.
FIG. 7 is an explanatory diagram illustrating disadvantages when a rotation sensor having a large number of output pulses is used.
FIG. 8 is a circuit diagram illustrating a conventional configuration example of a rotation sensor signal processing IC.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Electronic control device for vehicles, 3 ... Rotation sensor, 7 ... Microcomputer, 31, 51 ... Rotation sensor signal processing IC, 33 ... Waveform shaping circuit, 35 ... Binary counter, 37, 39 ... And gate, F1-F3, F11 F17, 41: flip-flop, 43: resistor, 45: delay circuit, 55: shift register, P1 to P7: output terminal, PR: reset input terminal

Claims

Used for electronic control devices mounted on vehicles,
A rotation sensor signal processing IC that inputs a pulse signal having a frequency proportional to the rotation speed of a predetermined rotating body from a rotation sensor, and outputs a frequency-divided signal obtained by dividing the pulse signal to a microcomputer in the electronic control device. And
A plurality of output terminals for respectively outputting frequency-divided signals obtained by dividing the pulse signal by a plurality of frequency division numbers including a frequency division number other than 2 n (where n is a positive integer);
A binary counter comprising a plurality of flip-flops, wherein the pulse signal is input as a clock signal to a clock terminal of a first-stage flip-flop thereof;
Supplying, to each of the output terminals, an output of any one of the flip-flops constituting the binary counter or a signal obtained by combining the logic of two or more outputs of the flip-flops constituting the binary counter. Therefore, when the level of each output terminal rises by one less than the frequency division number assigned to its output terminal after all the flip-flops constituting the binary counter have been reset simultaneously, Signal supply means for changing to a specific level;
A reset input terminal connected to any of the output terminals outside the IC;
When the signal of the specific level is input to the reset input terminal from any of the output terminals, at the timing when the clock signal rises next, the reset terminals of all the flip-flops are reset from the shortest period of the pulse signal. Reset means for giving a reset signal only for a short time,
By connecting any one of the output terminals to the reset input terminal, the pulse signal is frequency-divided at a frequency corresponding to the output terminal from the output terminal connected to the reset input terminal. Is configured to output a divided signal,
A rotation sensor signal processing IC.

Used for electronic control devices mounted on vehicles,
A rotation sensor signal processing IC that inputs a pulse signal having a frequency proportional to the rotation speed of a predetermined rotating body from a rotation sensor, and outputs a frequency-divided signal obtained by dividing the pulse signal to a microcomputer in the electronic control device. And
A plurality of output terminals for respectively outputting divided signals obtained by dividing the pulse signal by a plurality of division numbers;
A shift register in which the pulse signal or a signal obtained by dividing the pulse signal is composed of a plurality of flip-flops input as clock signals to a clock terminal, and a high-level signal is input to a data terminal of the first-stage flip-flop. When,
By supplying the same number of outputs of the flip-flops as the output terminals among the flip-flops constituting the shift register to each of the output terminals, the level of each output terminal constitutes the shift register. Signal supply means for changing to a specific level only when the clock signal rises a different number of times since all flip-flops are simultaneously reset;
A reset input terminal connected to any of the output terminals outside the IC;
When the signal of the specific level is input to the reset input terminal from any of the output terminals, at the timing when the clock signal rises next, the reset terminals of all the flip-flops are reset from the shortest period of the pulse signal. Reset means for giving a reset signal only for a short time,
Wherein a frequency-divided signal obtained by dividing the pulse signal is output from an output terminal connected to the reset input terminal, and a frequency division number for the pulse signal is different for each of the output terminals. ,
A rotation sensor signal processing IC.