JP3599827B2

JP3599827B2 - Active matrix liquid crystal display manufacturing method

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Publication number: JP3599827B2
Application number: JP11996195A
Authority: JP
Inventors: 和弘小林; 雄一升谷; 博之村井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-05-20
Filing date: 1995-05-18
Publication date: 2004-12-08
Anticipated expiration: 2019-12-08
Also published as: JPH0837313A

Description

【０００１】
【産業上の利用分野】
本発明は薄膜トランジスタ（以下、ＴＦＴともいう）を画素用スイッチング素子およびＣＭＯＳ駆動回路用トランジスタとして用いた駆動回路一体型のアクティブマトリクス液晶ディスプレイ（ＡｃｔｉｖｅＭａｔｒｉｘＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ、以下ＡＭＬＣＤともいう）およびその製法に関するものである。
【０００２】
【従来の技術】
図１７〜１８はたとえば特開平４−２８６３６８号公報に記載された従来のＣＭＯＳ駆動回路の製法と特開平５−２７５４５０号公報に記載されたオフセット構造ＴＦＴの製法を用いてＣＭＯＳ駆動回路と画素部スイッチング素子用のオフセット構造ＴＦＴを形成するための製法を示す断面図である。図１７〜１８において１は絶縁性基板、２はチャネル半導体膜として用いるＰｏｌｙ−Ｓｉ膜、３はゲート絶縁膜、４はゲート電極として用いるリン（以下、Ｐという）を高濃度に含有したソース／ドレイン領域となるｎ^＋Ｐｏｌｙ−Ｓｉ、５ａ〜５ｇはホトレジスト、１６、２６はＰイオンを高濃度にイオン注入したソース／ドレイン領域となるｎ^＋Ｐｏｌｙ−Ｓｉ、２７、３７はホウ素（以下、Ｂという）イオンを高濃度にイオン注入したｐ^＋Ｐｏｌｙ−Ｓｉである。ここで、画素部のスイッチング素子用のｎチャネルＴＦＴ１０はオフセット構造を取り、ＣＭＯＳ駆動回路用のｎ型およびｐ型ＴＦＴはオフセット構造を取らない一般的なプレーナ構造ＴＦＴである。
【０００３】
本構造のＴＦＴの製法について述べる。チャネルとして用いる半導体層Ｐｏｌｙ−Ｓｉ膜２を絶縁性基板１上に成膜後、ホトレジスト５ａを形成し（図１７（ａ）参照）パターニングしＴＦＴの島を形成する。ついで、熱酸化などの方法でゲート絶縁膜３を形成する（図１７（ｂ）参照）。
【０００４】
つぎにゲート電極となるｎ^＋Ｐｏｌｙ−Ｓｉ膜４を成膜する（図１７（ｃ）参照）。
【０００５】
つぎに図１８（ｄ）に示すように、画素部のスイッチング素子用のオフセット構造ＴＦＴを形成するために、画素部のスイッチング素子用ＴＦＴ１０上にのみゲート電極パターンをホトレジスト５ｂで形成する。このときＣＭＯＳ用ＴＦＴ上はホトレジスト５ｃで覆いこの部分のｎ^＋Ｐｏｌｙ−Ｓｉ膜のパターニングは行わない。オフセット構造を作製するためにはたとえばＳＦ_６ガスでｎ^＋Ｐｏｌｙ−Ｓｉ膜をエッチングする際に膜厚方向のドライエッチングが完了後、追加のオーバーエッチングを行うことにより形成し、図に示すようなひさし構造のゲート電極１４を実現する。ついで、イオン注入法でＰを注入することによりＰを高濃度にドープしたｎ^＋Ｐｏｌｙ−Ｓｉ１６を形成する。このとき、レジストのひさしの下部はイオン注入されないために、オフセット構造を実現できる。
【０００６】
つぎにホトレジスト５ｂ、５ｃを剥離後、図１８（ｅ）に示すように、ＣＭＯＳ駆動回路部のゲート電極形成のためにホトレジスト５ｄを形成し、ｎ^＋Ｐｏｌｙ−Ｓｉ膜をエッチングしゲート電極２４、３４を形成する。このとき、画素部スイッチング素子用のオフセット構造ＴＦＴ１０上はホトレジスト５ｅで覆う。ゲート電極を形成後Ｂをイオン注入することによりＢを高濃度にドープしたｐ^＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域２７、３７を形成し、ｐ型のＴＦＴ３０を実現する。
【０００７】
つぎに図１８（ｆ）に示すように、画素部のオフセット構造ＴＦＴ１０およびＣＭＯＳ駆動回路のｐ型ＴＦＴ３０上にホトレジスト５ｆ、５ｇをそれぞれ形成したのち、Ｐを高濃度にイオン注入し、ｎ^＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域２６を形成する。これにより、ＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０を作製する。
【０００８】
つぎにホトレジスト５ｆ、５ｇを剥離することにより、図１８（ｇ）に示すような画素スイッチング素子用のオフセット構造Ｐｏｌｙ−ＳｉＴＦＴおよびＣＭＯＳ駆動回路の基本構造を実現できる。この後、ソース／ドレイン電極の形成などを行う。
【０００９】
つぎに動作について説明する。画素部スイッチング用素子としてはオフセット構造Ｐｏｌｙ−ＳｉＴＦＴを用いている。画素部のスイッチング素子として用いるばあい、オフ電流の低減が重要となる。一般的には、１０^−１１Ａ程度以下にすることが望ましい。しかし、オフ状態のＰｏｌｙ−ＳｉＴＦＴは結晶粒界に存在する欠陥準位が関与し、ドレイン領域でフィールドエミッション（Ｆｉｅｌｄｅｍｉｓｓｉｏｎ）電流が流れオフ電流が上昇し、オフ電流を前記値以下に低減することは難しい。このため、ゲート電極の両側に図１８に示すようなオフセット領域を設け、ドレイン領域の電界を低減しオフ電流の低減を図っている。
【００１０】
一方、ＣＭＯＳ駆動回路領域においてはオフ電流は１０^−９Ａ程度であっても許容できるが、高速動作を実現するためには高い電界効果移動度（つまり高いオン電流）が必要となる。しかし、オフセット領域はＴＦＴのオン時には直列抵抗となるために、電界効果移動度の低下をひき起こす。このため、ＣＭＯＳ駆動回路にはオフセット構造ではないコンベンショナルなプレーナ型のＰｏｌｙ−ＳｉＴＦＴを作製している。
【００１１】
【発明が解決しようとする課題】
従来の製法を用いて、画素部のスイッチング素子用のオフセット構造ＴＦＴとＣＭＯＳ駆動回路を形成するばあい、図１８に示すような基本的なＴＦＴ構造を実現するために、少なくとも４回の写真製版工程と３回のドライエッチング工程が必要である。このため、製造工程が長くなるという問題がある。また、ＣＭＯＳ駆動回路部がコンベンショナルなプレーナ型ＴＦＴで形成されているため、電源電圧を高くするとＴＦＴのドレイン部で高電界がかかり、ドレイン電流が極端に増加するという問題がある。このため、ＣＭＯＳトランジスタに印加できる電源電圧が２０Ｖ以下に制限され、液晶の駆動のために、画素部のスイッチング素子用ＴＦＴに印加できるゲート電圧およびソース電圧は制限をうける。
【００１２】
本発明は、このような問題を解消するためになされたもので、駆動回路一体型のＡＭＬＣＤの一方の基板に形成されるＴＦＴの製造工程を短縮するとともに高い電源電圧を使用できるＣＭＯＳ駆動回路を有するＡＭＬＣＤおよびその製法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明のアクティブマトリクス液晶ディスプレイの製法は、絶縁性基板上に、マトリクス状に設けられたスイッチング素子としての画素部の薄膜トランジスタおよび該画素部の薄膜トランジスタを駆動するＣＭＯＳを有するＣＭＯＳ駆動回路が少なくとも形成されたＴＦＴ基板と、絶縁性基板に少なくとも対向電極が形成された対向電極基板とにより液晶材料が挟持された駆動回路一体型アクティブマトリクス液晶ディスプレイの製法であって、
前記画素部の薄膜トランジスタおよびＣＭＯＳを構成する第１導電型および第２導電型の薄膜トランジスタの形成を
（ａ）前記画素部の薄膜トランジスタ、および前記ＣＭＯＳ駆動回路の第１導電型および第２導電型薄膜トランジスタを形成する場所の絶縁製基板上にチャネル用半導体膜と、ゲート絶縁膜と、ゲート電極用薄膜を順次形成し、その上部にゲート電極用薄膜を微細加工するためにホトレジストを形成する工程と、
（ｂ）該ホトレジストをマスクとしてゲート電極用薄膜をエッチングすることにより前記ホトレジストより幅細のゲート電極を形成する工程と、
（ｃ）前記ホトレジストをマスクとしてソース／ドレイン領域に高濃度に第１導電型不純物をイオン注入し、前記３種類の薄膜トランジスタをすべて第１導電型オフセット構造の薄膜トランジスタとする工程と、
（ｄ）前記ホトレジストを剥離後、少なくとも画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタ上をホトレジストで覆い第２導電型不純物を前記第１導電型不純物の活性化後の活性化率を考慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用の第２導電型薄膜トランジスタを形成する工程
とを少なくとも含む方法により行うことを特徴とする。
【００１７】
前記（ｄ）の工程の代りに
（ｅ）前記ホトレジストを剥離後第１導電型不純物を低濃度にイオン注入し前記３種類の薄膜トランジスタのすべてを第１導電型ＬＤＤ構造の薄膜トランジスタとする工程と、
（ｆ）少なくとも画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタの形成場所をホトレジストで覆い第２導電型不純物を前記第１導電型不純物の活性後の活性化率を考慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用第２導電型薄膜トランジスタを形成する工程
を用いれば、画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタにオフセット構造の代りにＬＤＤ構造を形成でき、画素部薄膜トランジスタのオフ電流を低減できるとともにＣＭＯＳ駆動回路の電源電圧を高くすることができる。
【００１８】
また、前記アクティブマトリクス液晶ディスプレイの基板に画素部の薄膜トランジスタとＣＭＯＳ駆動回路のｎ型およびｐ型の薄膜トランジスタの形成を、
（ｇ）絶縁性基板上に半導体膜を形成し、該半導体膜上にゲート絶縁膜を介してゲート電極用薄膜を全面に形成する工程と、
（ｈ）前記ＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタ形成領域をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタ上の前記ゲート電極用薄膜を等方性エッチングによりパターン化して前記ホトレジストよりも狭いゲート電極を形成する工程と、
（ｉ）前記ホトレジストをマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタの前記半導体膜中に第１導電型不純物をイオン注入して、チャネルとのあいだにオフセットする領域を有するソース／ドレイン領域を形成する工程と、
（ｊ）前記ホトレジストを取り除く工程と、
（ｋ）ＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタ形成領域をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタ上の前記ゲート電極用薄膜をパターン化してゲート電極を形成する工程と、
（ｌ）前記ホトレジストをマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタの前記半導体膜中に第２導電型不純物をイオン注入してソース／ドレイン領域を形成する工程
とを少なくとも含む方法により行うこともできる。このばあい、工程（ｌ）での第２導電型薄膜トランジスタへの第２導電型不純物イオン注入量を少なくでき、スループットを高くできる効果がある。
【００１９】
前記（ｊ）工程と（ｋ）工程とのあいだに
（ｍ）前記ゲート電極をマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部第１導電型薄膜トランジスタの半導体層中に前記イオン注入による第１導電型不純物の濃度よりも低い濃度で第１導電型不純物をイオン注入する工程
が付加されているときは、簡単にＬＤＤ構造を形成できるため、好ましい。
【００２０】
ＣＭＯＳ駆動回路用薄膜トランジスタを構成する第１導電型薄膜トランジスタと第２導電型薄膜トランジスタの内の少なくともどちらか一方のチャネル半導体膜に、ソース／ドレイン領域と反対の導電特性を示す不純物元素が低濃度にドーピングされているときは、トランジスタのしきい値を制御できるため好ましい。
【００２１】
前記画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路用第１導電型薄膜トランジスタの前記チャネル用半導体膜に第２導電型不純物が低濃度にドープされていることはトランジスタのしきい値を制御できるため好ましい。
【００２２】
前記ＣＭＯＳ駆動回路用第２導電型薄膜トランジスタへの第２導電型不純物のイオン注入の際に第２導電型不純物の入射角を２０度以上傾け斜め注入により行う工程も含めることが、トランジスタのオフ電流を低減できるため好ましい。
【００２３】
さらに、前記ゲート電極用薄膜として第１導電型不純物をドープしたＰｏｌｙ−Ｓｉを用いる場合、成膜後に該ゲート電極の表面にＣＭＯＳ駆動回路用第２導電型薄膜トランジスタを製作するためにゲート電極内の第１導電型不純物濃度とイオン注入する第１導電型の不純物濃度の和が、イオン注入した第２導電型不純物濃度以上になるように第１導電型不純物をあらかじめゲート電極にイオン注入するのが、ゲート電極の抵抗値を低減するため好ましい。
【００２４】
絶縁性基板として、透明基板の少なくとも一部にＭｏ、Ｗ、Ｔａ、Ｔｉ、またはＮｉの高融点金属あるいはそのシリサイドからなる遮光膜を施したものを用いるのは、従来の半導体装置を改造することなく透明の絶縁性基板を用いて薄膜トランジスタを作製できて好ましい。
【００２５】
【作用】
本発明のＡＭＬＣＤによれば、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＴＦＴにオフセット構造またはＬＤＤ構造のＴＦＴを用いているため、画素部のＴＦＴのオフ電流を１０^−１１Ａ程度以下に低減できるとともに、ＣＭＯＳ駆動回路に高い電源電圧を使用することができ、高速動作を実現することができる。
【００２６】
また本発明のＡＭＬＣＤの製法によれば、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＴＦＴとを同一工程で形成しているため、従来と比較して写真製版工程を１回、イオン注入工程を１回それぞれ減らすことができ、さらに請求項２〜３記載の発明ではエッチング工程を１回減らすことができる。
【００２７】
【実施例】
つぎに本発明のＡＭＬＣＤおよびその製法について図面を参照しながら説明する。
【００２８】
ＡＭＬＣＤは、ガラス、プラスチックスなどの絶縁性基板に少なくとも画素部のＴＦＴおよび画素電極がマトリクス状に形成され、各画素間を縦横にマトリクス状に設けられたソース配線とゲート配線などの信号線が設けられるとともに、各画素部のＴＦＴを駆動するｎ型ＴＦＴおよびｐ型ＴＦＴを含むＣＭＯＳ駆動回路が形成され、さらに配向膜などが設けられた一方の基板であるＴＦＴ基板と、同様の絶縁性基板に少なくとも対向電極が設けられ、他に配向膜やブラックマスク、カラーフィルタなどが必要に応じて設けられた他方の基板である対向電極基板とが一定間隙を保持して周囲で貼着され、その間隙に液晶材料が注入され、その両側に偏光板が配置されるとともにバックライトなどが設けられることにより形成されている。
【００２９】
本発明のＡＭＬＣＤは前記ＴＦＴ基板に設けられる画素部のＴＦＴとＣＭＯＳ駆動回路のＴＦＴの構造およびその製法を改良したもので、構造としては画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯＳ駆動回路のＴＦＴの両方をオフセット構造またはＬＤＤ構造としたことに特徴がある。また製法については、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯＳ駆動回路のＴＦＴを同一工程で形成することにより写真製版工程およびエッチング工程の工程数を削減したことに特徴がある。
【００３０】
ＡＭＬＣＤの他の部分の構造および製法は従来と同様であり、ＴＦＴ基板側のＴＦＴの構造および製法についてのみ、以下に具体的実施例により説明する。
【００３１】
［実施例１］
図１〜２は本発明のＡＭＬＣＤの製法の一実施例のＴＦＴ部の製造工程を示す図である。図１〜２において１は絶縁性基板、２はチャネル用半導体膜として用いるＰｏｌｙ−Ｓｉ膜、３はゲート絶縁膜、４はゲート電極として用いるＰを高濃度に含有したｎ^＋Ｐｏｌｙ−Ｓｉ、５（５ａ、５ｂ、５ｃ）はホトレジスト、１６、２６、３６はＰイオンを高濃度にイオン注入したソース／ドレイン領域で、たとえばｎ^＋Ｐｏｌｙ−Ｓｉ、３７はＢイオンを高濃度にイオン注入したソース／ドレイン領域で、たとえばｐ^＋Ｐｏｌｙ−Ｓｉである。ここで、画素部のスイッチング素子用のｎ型ＴＦＴおよびＣＭＯＳ駆動回路用のｎ型ＴＦＴはオフセット構造で形成され、ＣＭＯＳ駆動回路用のｐ型ＴＦＴはオフセット構造とされない一般的なプレーナ構造ＴＦＴである。
【００３２】
本構造の半導体装置の製法について説明する。チャネルとして用いる半導体膜Ｐｏｌｙ−Ｓｉ膜２を絶縁性基板１上にたとえば減圧ＣＶＤ法、プラズマＣＶＤ法、常圧ＣＶＤ法などを用いて成膜後、ホトレジスト５ａを形成し（図１（ａ）参照）ドライエッチングを行い、Ｐｏｌｙ−Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜の形成法としてはアモルファスＳｉ（以下、ａ−Ｓｉという）膜をプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法などで成膜後、５５０℃以上で結晶化を行う固相成長法やアモルファスＳｉやＰｏｌｙ−Ｓｉを形成後レーザーアニールを行うレーザーアニール法などでもよい。ついで、熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法、ＥＣＲプラズマＣＶＤ法、プラズマＣＶＤ法などの方法およびそれらの組合せでゲート絶縁膜３を形成する（図１（ｂ）参照）。
【００３３】
つぎにゲート電極となるｎ^＋Ｐｏｌｙ−Ｓｉなどからなるゲート電極用薄膜４をたとえば減圧ＣＶＤ法で成膜する（図１（ｃ）参照）。
【００３４】
つぎに図２（ｄ）に示すように、画素部のスイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ＴＦＴ２０、３０のゲート電極形成のためにホトレジスト５ｂを形成後、たとえばＳＦ_６ガスを用いてｎ^＋Ｐｏｌｙ−Ｓｉからなる薄膜４をエッチングし、ゲート電極１４、２４、３４のパターンを形成する。このとき、ｎ^＋Ｐｏｌｙ−Ｓｉからなる薄膜４のドライエッチング完了を７０４ｎｍのフッ素ラジカルをモニターして判断後、オーバーエッチングを所定の時間行うことによりｎ^＋Ｐｏｌｙ−Ｓｉからなる薄膜４にサイドエッチングを発生させゲート電極１４、２４、３４の幅をホトレジスト幅より細くし、その結果ホトレジストを用いてゲート電極１４、２４、３４にひさし構造を形成する。また、ゲート電極として金属を用いそれをたとえばウエットエッチング法でオーバーエッチングし、ひさし構造を形成してもよい。
【００３５】
こののち、Ｐイオンを注入しＰを高濃度にドープしたｎ^＋Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、３６を形成する。
【００３６】
なお、前記実施例では、Ｓｉからなるゲート電極１４、２４、３４のドライエッチングガスとしてＳＦ_６を主成分とするガスを用いたが、ＣＦ_４、ＮＦ_３、Ｃｌ_２等を主成分とする等方性ドライエッチングガスを用いてもよい。
また、ひさし構造を形成するためのゲート電極材料およびそのエッチング材料として以下の組み合わせを用いてもよい。すなわち、Ｗ、ＷＳｉ_ｘ、Ｍｏ、ＭｏＳｉ_ｘを主成分とする金属をゲート電極材料として用いた場合はＣＦ_４およびＣＦ_４＋Ｏ_２を主成分としたガス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材料として用いた場合はＣｌ_２＋ＢＣｌ_３を主成分としたガス、Ｔａを主成分とする金属をゲート材料として用いた場合はＣＦ_４やＣＦ_４＋Ｏ_２を主成分としたガス、Ｃｕを主成分とする金属をゲート材料として用いた場合はＣｌ_２＋Ｎ_２を主成分としたガスを用いてもよい。
また、Ｓｉと前記材料をそれぞれ単独で用いるのみならず、それらを組み合わせて多層化して用いてもよい。
【００３７】
ついで、図２（ｅ）に示すように、画素部スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０上にホトレジスト５ｃを形成後Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを高濃度にドーピングしたｐ^＋Ｐｏｌｙ−Ｓｉ層を形成し、ソース／ドレイン領域３７とする。このときイオン注入するＢの量は図２（ｄ）でイオン注入を行ったＰの量を活性化後の活性化率を加味した実効濃度において上回るように設定することが望ましい。すなわち、活性化後の活性化率とは膜中の不純物の総量の中でキャリアを放出した不純物の割合を意味し、活性化後で半導体が希望する導電型となっていることが望ましい。
【００３８】
つぎにホトレジスト５ｃを剥離することにより、図２（ｆ）に示すように、画素用スイッチング素子としてのｎ型オフセット構造ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ型オフセット構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成できる。この方法では、２回のドライエッチング工程と３回の写真製版工程で画素スイッチング素子用オフセット構造ＴＦＴ１０とＣＭＯＳ駆動回路用ｎ型およびｐ型ＴＦＴ２０、３０を形成できる。
【００３９】
また前記実施例でｎ型不純物としてＰを用いたがヒ素（以下、Ａｓという）であってもよい。
【００４０】
つぎに本実施例の半導体装置の動作について説明する。画素部スイッチング用素子としてはオフセット構造Ｐｏｌｙ−ＳｉからなるＴＦＴ１０を用いている。画素部のスイッチング素子として用いるばあいオフ電流の低減が重要となる。一般的には、１０^−１１Ａ程度以下が望ましい。しかし、オフ状態のＰｏｌｙ−ＳｉからなるＴＦＴは結晶粒界に存在する欠陥順位が関与し、ドレイン領域でフィールドエミッション（Ｆｉｅｌｄｅｍｉｓｓｉｏｎ）電流が流れ、オフ電流を前記値以下に低減することは難しい。このため、ゲート電極の両側に図２（ｆ）のＴＦＴ１０、２０に示すようなオフセット領域１９、２９を設けドレイン領域１６、２６の電界を低減しオフ電流の低減を図っている。
【００４１】
ＣＭＯＳ駆動回路領域においてはｎ型ＴＦＴ２０にオフセット構造を採用したため、さきに述べたようにこの部分が直列抵抗として作用しオン電流の低減が発生する可能性がある。この課題に対しては、オフセット長の最適化とＰｏｌｙ−Ｓｉ材料特性の最適化により解決している。オフセット長はさきに述べたゲート電極１４、２４のｎ^＋Ｐｏｌｙ−Ｓｉ膜のサイドエッチング法を用いることにより正確に制御できる。実際のＴＦＴにおいては０．３〜２．０μｍ程度のオフセット長を用いる。また、オン電流の向上のためにはオフセット部の直列抵抗低減、具体的にはＰｏｌｙ−Ｓｉの材料特性改善が必要である。このためには、水素化処理によりＰｏｌｙ−Ｓｉの材料特性改善を行う。図８に水素化処理前後におけるオフセット構造ＴＦＴのオン電流のオフセット長依存性を示す。図８に示されるように、水素化処理によりＴＦＴのドレイン電流が大幅に増加する。この水素化処理は、高効率で行うためにＥＣＲ（Ｅｌｅｃｔｒｏｎｃｙｃｌｏｔｒｏｎｒｅｓｏｎａｎｃｅ）プラズマを用い水素プラズマを発生させてこれを利用する。水素化処理としては、通常の平行平板高周波プラズマＣＶＤ法や水素のイオン注入法、プラズマＣＶＤ法などで成膜したＳｉＮ_ｘをアニール処理し、それより水素供給する方法であってもよい。また、Ｐｏｌｙ−Ｓｉ形成後にたとえば９５０℃以上の高温で熱処理を行った方がＰｏｌｙ−Ｓｉ膜の材料特性が改善され、オン特性が向上する。また、このＰｏｌｙ−Ｓｉ膜改善のための熱処理はゲート絶縁膜形成のために熱酸化法を用いるばあいはこれと同時に行ってもよい。この熱処理温度は、少なくとも７００℃程度以上が望ましい。
【００４２】
また、図２（ｅ）でＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成するために、Ｂをイオン注入し高濃度ｐ^＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域３７を実現している。Ｂを注入するとＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０のゲート電極として用いているｎ^＋Ｐｏｌｙ−Ｓｉ膜３４にもＢは同時に注入される。このため、ゲート電極中のＰは注入されたＢにより補償され、膜中の実効的なキャリア濃度が低下し、ゲート電極の抵抗値が増加する。また、Ｂ濃度がＰ濃度より多くなるとゲート電極がｐ型となりＴＦＴのしきい値電圧Ｖｔｈが大幅に増加するという問題も生じる。このため、少なくとも膜中に注入されたＢ濃度よりゲート電極中のＰ濃度が活性化後の活性化率も加味した実効濃度において高くなるようにプロセスを設定しておくことが必要である。
【００４３】
［実施例２］
実施例１ではＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成するために、図２（ｅ）で示したように、Ｂをイオン注入し高濃度のｐ^＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域３７を実現している。Ｂを注入するとＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０のゲート電極として用いている、たとえばｎ^＋Ｐｏｌｙ−Ｓｉ膜からなるゲート電極３４にもＢは同時に注入される。このため、ゲート電極中のＰは注入されたＢにより補償され、膜中の実効的なキャリア濃度が低下し、ゲート電極の抵抗値が増加する。また、Ｂ濃度がＰ濃度より多くなるとゲート電極がｐ型となりＴＦＴのしきい値電圧Ｖｔｈが大幅に増加するという問題も生じる。
【００４４】
本実施例では、図１（ｃ）のゲート電極ｎ^＋Ｐｏｌｙ−Ｓｉ膜成膜後に図３に示すように、ｎ^＋Ｐｏｌｙ−Ｓｉ膜表面にＰをイオン注入する。このとき注入するＰの濃度は、（ゲート電極中のＰの濃度＋注入するＰの濃度）＞（図２（ｅ）で注入するＢの濃度）となるように設定する。これにより図２（ｅ）で注入されるＢでゲート電極のｎ^＋Ｐｏｌｙ−Ｓｉ膜中のＰ濃度が補償され、キャリア濃度が実効的に低減するのを防ぐ。
【００４５】
本実施例によれば、ゲート電極中のＰ濃度をＢにより補償される量を考慮して増加させておく必要はなくなる。
【００４６】
なお、前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。
【００４７】
［実施例３］
つぎに本発明の半導体装置の製法の第３の実施例を図１〜２および図４を参照して説明する。
【００４８】
１８、２８、３８はＰイオンを低濃度にイオン注入したｎ⁻Ｐｏｌｙ−ＳｉからなるＬＤＤ領域で、他の符号は実施例１の図１〜２と同じである。ここで、画素部のスイッチング素子用のｎ型ＴＦＴ１０およびＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を取り、ＣＭＯＳ駆動回路用のｐ型ＴＦＴ３０はＬＤＤ構造を取らない一般的なプレーナ構造ＴＦＴである。
【００４９】
つぎに本実施例の半導体装置の製法について説明する。
【００５０】
まず実施例１と同様に、図１（ａ）〜図２（ｄ）に示されるように、絶縁性基板１上にチャネル用半導体層２の島、ゲート絶縁膜３、ゲート電極４を形成し、ひさし構造のホトレジスト５ｂをマスクとしてＰイオンを注入しＰを高濃度にドープしたｎ^＋Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、３６を形成する。
【００５１】
つぎにホトレジスト５ｂを剥離後図４（ｅ）に示すように、Ｐイオンを低濃度、たとえば１×１０^１６〜８×１０^１８ｃｍ^−３程度にイオン注入（ライトドープ）しＬＤＤ領域１８、２８、３８を形成する。このときのイオンのドープ量は、１×１０^１１〜８×１０^１３ｃｍ^−２程度である。
【００５２】
ついで、図４（ｆ）に示すように、画素部スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０にホトレジスト５ｃを形成後Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを高濃度にドーピングしたｐ^＋Ｐｏｌｙ−Ｓｉ層を形成しソース／ドレイン領域３７とする。このとき、イオン注入するＢの量は図２（ｄ）でイオン注入を行ったＰの量を上回るように設定することが望ましい。
【００５３】
つぎに、ホトレジスト５ｃを剥離することにより、図４（ｇ）に示すように、画素用スイッチング素子としてのｎ型ＬＤＤ構造ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成できる。
【００５４】
なお、前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。基本動作は実施例１で述べた通りである。
また、前記実施例ではＬＤＤ領域を形成するライトドープのためのイオン注入を真上等の上方から行っているが、これを例えば２０度以上の斜めから注入する斜め注入を用いて行ってもよい。また、斜め注入と真上等の上方からの注入を併用して行ってもよい。これにより、ｎ型ＴＦＴのリーク電流をより効果的に抑制できる。
【００５５】
本実施例によれば、画素スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０のゲート電極１４、２４の両側にＬＤＤ領域１８、２８を形成したことにより、ＴＦＴのオン時におけるＬＤＤ領域の抵抗値がオフセット領域のばあいに比べ低減できオン電流を向上させることができる。この結果ＣＭＯＳ駆動回路の駆動周波数を向上することができる。
【００５６】
［実施例４］
つぎに本発明の第４の実施例を図５〜６を参照して説明する。図５において、１２ｂ、２２ｂはＢをライトドープしたチャネルとして用いる、たとえばｐ⁻Ｐｏｌｙ−Ｓｉからなる半導体膜、他の符号は実施例１および実施例３と同じである。ここで、画素部のスイッチング素子用のｎ型ＴＦＴ１０およびＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ構造を取り、ＣＭＯＳ駆動回路用のｐ型ＴＦＴ３０はオフセット構造やＬＤＤ構造を取らない一般的なプレーナ構造ＴＦＴである。
【００５７】
本構造のＴＦＴの製法について述べる。実施例１と同様に、チャネルとして用いる半導体層Ｐｏｌｙ−Ｓｉなどからなるチャネル用半導体膜２を絶縁性基板１上にたとえば減圧ＣＶＤ法を用いて成膜後、ホトレジスト５ａを形成後ドライエッチングを行いＰｏｌｙ−Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜の形成法としてはａ−ＳｉをプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法などで成膜後、５５０℃以上で結晶化を行う固相成長法やａ−ＳｉやＰｏｌｙ−Ｓｉを形成後レーザーアニールを行うレーザーアニール法などでもよい。ついで、熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法などの方法でゲート絶縁膜３を形成する（図５（ａ）、（ｂ）参照）。ここまでは実施例１と同じである。
【００５８】
つぎにＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０の形成用島領域にホトレジスト５ｂを形成後、画素部スイッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にしきい値電圧（Ｖｔｈ）制御用のＢなどのｐ型不純物をイオン注入する。この注入量は１×１０^１１〜８×１０^１３ｃｍ^−２の比較的量の少ないライトドープとする（図５（ｃ）参照）。
【００５９】
また、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部にもしきい値電圧制御用の不純物をライトドープする工程を追加してもよい。このばあいは、画素スイッチング素子用ｎ型ＴＦＴ１０部および、ＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部上にホトレジストを形成しｐ型ＴＦＴ３０部のしきい値電圧制御用の不純物原子がそれらのＴＦＴに注入されるのを防ぐ。
【００６０】
また、画素部スイッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部のしきい値電圧Ｖｔｈ制御用のＢの注入はゲート絶縁膜３の形成前で、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部上にホトレジストを形成後、画素部スイッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にＢをイオン注入してもよい。このばあい、ゲート絶縁膜３はホトレジストを剥離後熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ、ＥＣＲプラズマＣＶＤ、プラズマＣＶＤ法などの方法およびこれらの組合せで形成する。
【００６１】
つぎにゲート電極となる、たとえばｎ^＋Ｐｏｌｙ−Ｓｉからなるゲート電極用薄膜４をたとえば減圧ＣＶＤ法による成膜で形成する（図６（ｄ）参照）。
【００６２】
ついで図６（ｅ）に示すように、画素部のスイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回路用ＴＦＴ２０、３０のゲート電極形成のためにホトレジスト５ｃを形成後、たとえばＳＦ_６ガスを用いてｎ^＋Ｐｏｌｙ−Ｓｉ膜をエッチングし、ゲート電極１４、２４、３４のパターンを形成する。このとき、実施例１と同様に、ｎ^＋Ｐｏｌｙ−Ｓｉ膜のドライエッチング完了を７０４ｎｍのフッ素ラジカルをモニターして判断後、オーバーエッチングを所定の時間行うことによりｎ^＋Ｐｏｌｙ−Ｓｉ膜にサイドエッチングを起させ、その結果ホトレジストを利用してゲート電極１４、２４、３４にひさし構造を形成する。また、ゲート電極として金属を用いそれをたとえばウエットエッチング法でオーバーエッチングし、ひさし構造を形成してもよい。こののち、Ｐイオンを注入し、Ｐを高濃度にドープしたｎ^＋Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、３６を形成する。
【００６３】
つぎにホトレジスト５ｃを剥離後図６（ｆ）に示すように、Ｐなどのｎ型不純物を低濃度にイオン注入（ライトドープ）し、ＬＤＤ領域１８、２８、３８を形成する。このときのイオンのドープ量は、１×１０^１１〜８×１０^１３ｃｍ^−２程度で、図５（ｃ）で画素部スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回路ｎ型ＴＦＴ２０部に行ったしきい値電圧制御用のＢのライトドープ量を活性化後に活性化率を考慮した実効濃度で上回る量に設定することが望ましい。
【００６４】
ついで、図６（ｇ）に示すように、画素電極スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部上にホトレジスト５ｄを形成後Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部にＢを高濃度にドーピングしたｐ^＋Ｐｏｌｙ−Ｓｉ層を形成しソース／ドレイン領域３７とする。このときイオン注入するＢの量は図６（ｅ）でイオン注入を行ったＰの量を活性化後に活性化率を考慮した実効濃度で上回るように設定することが望ましい。
【００６５】
つぎにホトレジスト５ｄを剥離することにより、図６（ｈ）に示すように、画素用スイッチング素子用ＬＤＤ構造ｎ型ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成できる。
【００６６】
なお、前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。
【００６７】
本実施例のＴＦＴの基本動作は実施例１で述べた通りである。本実施例では、画素部スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０のチャネル部にＢをライトドープしている。これにより両ＴＦＴ１０、２０のしきい値電圧Ｖｔｈを正の方向に増加させることができる。このため、ゲート電圧０Ｖにおけるドレイン電流が低下し、とくにＣＭＯＳ駆動回路に適用するばあい、インバーターの伝達特性が改善される。入力電圧（Ｖｉｎ）が０Ｖにおいてｎ型ＴＦＴのリーク電流による出力電圧（Ｖｏｕｔ）の低減を防止できる。また、本実施例ではチャネル部のライトドープと合わせて画素スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０のゲート電極の両側にＬＤＤ領域１８、２８を形成したことにより、ＴＦＴのオン時におけるＬＤＤ領域１８、２８の抵抗値がオフセット領域のばあいに比べ低減し、オン電流を向上させることができ、この結果ＣＭＯＳ駆動回路の駆動周波数を向上させることができる。
【００６８】
［実施例５］
実施例１〜４においてＣＭＯＳ駆動回路用ｐ型ＴＦＴの形成のためにＢのイオン注入を行っている。このイオン注入方法として図７に示すように、斜めよりＢイオンを低濃度に注入するいわゆる斜め注入を行ったのち（図７（ａ）参照）に、高濃度のイオン注入を通常の方法で行ってもよい（図７（ｂ）参照）。この斜め注入は入射角を表面の法線方向に対し２０度以上傾けて行う。
また、この斜め注入は高濃度のイオン注入を通常の真上等の上方からのイオン注入を行った後でもよい。
【００６９】
この方法により、ゲート電極の下部にオーバーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０のソース／ドレイン電極３７に電圧を印加した際のドレイン電圧耐圧を向上でき、ＣＭＯＳ駆動回路の電源電圧をさらに増加でき、たとえばインバーター回路の出力電圧を向上できる利点がある。
【００７０】
［実施例６］
実施例１〜５では画素スイッチング素子用ＴＦＴとしてｎ型オフセットＴＦＴを用いるばあいについて示したが、画素部スイッチング素子用ＴＦＴとしてｐ型ＴＦＴを用いてもよい。このばあい、基本的な形成方法は実施例１〜５、図１〜７に示したものと同様であるが、Ｐをイオン注入している箇所はその代りにＢをイオン注入し、Ｂをイオン注入している箇所はその代りにＰをイオン注入する。また、実施例の説明においてＢをＰと、ＰをＢと読み変える。ただし、ゲート電極に関する記述は変更しない。
【００７１】
実施例４（図５〜６）のばあいにおいて、図５（ｃ）のしきい値電圧Ｖｔｈ制御用のＢのライトドープはＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にのみ行い、この部分はＢをＰと読み変えずにそのままＢをイオン注入してもよい。
【００７２】
前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。
【００７３】
［実施例７］
実施例１〜６においてゲート電極としてｎ^＋Ｐｏｌｙ−Ｓｉからなる薄膜を用いたが、ゲート電極としてｐ^＋Ｐｏｌｙ−Ｓｉからなる薄膜を用いてもよい。このばあいも他の構造は実施例１〜６と同じである。
【００７４】
［実施例８］
実施例１〜７において、各々のＴＦＴに１トランジスタは１ゲート電極からなるシングルＴＦＴを用いているが、画素部およびＣＭＯＳ駆動回路に用いる各ＴＦＴとして実施例１〜７の各トランジスタのソース／ドレイン間に２個以上のゲート電極が存在するように２個以上のＴＦＴを直列に接続したものであってもよい。このばあいも他の構造は実施例１〜７と同じである。
【００７５】
［実施例９］
実施例１において、図２（ｄ）に示した工程の代わりに図９に示す工程を用いてもよい。すなわち、図９（ａ）に示したゲート電極形成時のひさし構造を実施例Ｐ１９のＳＦ_６ガスのオーバーエッチング法で作製後、ゲート絶縁膜３を例えばＣＨＦ_３等の異方性エッチングガスを用いてエッチングし、図９（ｂ）の構造を作製する。この後、ソース／ドレイン領域１６、２６、３６を形成するためにイオン注入を行う。
この構造では、ゲート絶縁膜３をＰをイオン注入する領域から取り除いているため、イオン注入する際の加速電圧を低減することができ、イオン注入装置の構造を簡素化できる。
なお、前記実施例９の内容を実施例２に適用してもよい。また、以下の実施例１１、１２に適用してもよい。
【００７６】
［実施例１０］
実施例３において、図２（ｄ）および図４（ｅ）で示したＬＤＤ構造ＴＦＴの作製方法の代わりに図１０に示した方法を用いてもよい。すなわち、図１０（ａ）に示したゲート電極形成時のひさし構造をＳＦ_６ガスのオーバーエッチング法で作製後、ゲート絶縁膜３を例えばＣＨＦ_３等の異方性エッチングガスを用いてエッチングし、図１０（ｂ）の構造を作製する。この後、ソース／ドレイン領域１６、２６、３６を形成するためにイオン注入を行う。ついで、図１０（ｃ）のように、ホトレジスト５ｂを剥離後、Ｐを１×１０^１１〜８×１０^１３ｃｍ^−２程度の低濃度にイオン注入し、ＬＤＤ構造１８、２８、３８を作製する。
なお、前記方法で作製したＴＦＴ構造を実施例５〜８に示した内容に適用してもよい。
また、本構造は以下の実施例１３〜１７のＣＭＯＳ駆動回路作製法においてオフセット構造Ｐｏｌｙ−ＳｉＴＦＴ部分の作製に応用してもよい。
【００７７】
［実施例１１］
図１１〜１２は実施例１１のＴＦＴアレイの製法を示す工程断面図である。まず、図１１（ａ）に示すように、石英、ガラスなどの絶縁性基板１上にチャネル層としてチャネル用Ｐｏｌｙ−Ｓｉ膜２を減圧ＣＶＤ法を用いて形成し、これをパターニング後熱酸化することにより１２０ｎｍ程度の厚さのゲート絶縁膜３を形成し、さらにゲート電極として用いるＰをドープしたＳｉなどからなるゲート電極用薄膜４を基板全面に成膜する。ここで、Ｐｏｌｙ−Ｓｉ膜２の形成方法としては、減圧ＣＶＤ法により成膜したＳｉ膜を固相成長あるいはレーザーアニールなどの方法により結晶化する方法、またはプラズマＣＶＤ法により成膜したＳｉ膜を固相成長あるいはレーザーアニールなどの方法により結晶化する方法などを用いてもよい。また、ゲート絶縁膜３の形成方法は、スパッタ法によりＳｉＯ_２膜などを成膜する方法、または減圧ＣＶＤ法によりＳｉＯ_２膜などを成膜する方法、または常圧ＣＶＤ法によりＳｉＯ_２膜などを成膜する方法、または熱酸化法と前記の成膜方法との組み合わせとしてもよい。また、ゲート電極として用いる薄膜としては、ＰをドープしたＳｉ膜以外に、ＢまたはＡｓをドープしたＳｉ膜、アルミニウムまたはアルミニウム合金またはクロムなどの金属薄膜、あるいはモリブデンシリサイドまたはタングステンシリサイドまたはチタンシリサイドなどのシリサイド薄膜を用いてもよい。
【００７８】
つぎに、図１１（ｂ）に示すように、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０形成領域上全体と、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０のゲート電極形成領域上に、ホトレジスト５ａを形成する。
【００７９】
つぎに、図１１（ｃ）に示すように、前記のホトレジスト５ａを用いて、ゲート電極として用いるＳｉなどからなるゲート電極用薄膜４をＳＦ_６またはＣＦ_４またはＮＦ_３またはＣｌ_２などを主成分とする等方性エッチングを実現できるガスによりドライエッチングすることにより、ホトレジストよりも０．３〜２．０μｍ程度狭くパターニングする。
【００８０】
なお、ひさし構造を形成するためのゲート電極材料およびそのエッチング材料として以下の組み合わせを用いてもよい。すなわち、Ｗ、ＷＳｉ_ｘ、Ｍｏ、ＭｏＳｉ_ｘを主成分とする金属をゲート電極材料として用いた場合はＣＦ_４およびＣＦ_４＋Ｏ_２を主成分としたガス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材料として用いた場合はＣｌ_２＋ＢＣｌ_３を主成分としたガス、Ｔａを主成分とする金属をゲート材料として用いた場合はＣＦ_４やＣＦ_４＋Ｏ_２を主成分としたガス、Ｃｕを主成分とする金属をゲート材料として用いた場合はＣｌ_２＋Ｎ_２を主成分としたガスを用いてもよい。
【００８１】
つぎに、図１２（ｄ）に示すように、ホトレジスト５ａを残したままＰあるいはＡｓなどのｎ型不純物をイオン注入する。これによりゲート電極１４、２４に対して前工程のサイドエッチング量に応じて０．３〜２．０μｍのオフセット領域１９、２９を有するｎ型のソース／ドレイン領域１６、２６を画素用ｎ型ＴＦＴ１０およびＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０に形成することができる。この際、ゲート電極１４、２４上のホトレジスト５ａは、イオン注入による不純物がｎ型ＴＦＴ１０、２０のゲート電極１４、２４の下のゲート絶縁膜３、チャネル領域１２、２２に侵入することを防ぐ役割も果たす。
【００８２】
つぎにホトレジスト５ａを取り除いたのち、図１２（ｅ）に示すように、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０をホトレジスト５ｂにより覆い、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０のゲート電極３４を同じホトレジスト５ｂを用いてパターニングしたのち、ホトレジスト５ｂを残したままＢなどのｐ型不純物をイオン注入する。これによりＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴにｐ型のソース／ドレイン領域３７を形成する。この際も、ゲート電極３４上のホトレジスト５ｂは、イオン注入による不純物がｐ型ＴＦＴ３０のゲート電極３４中やゲート電極３４の下のゲート絶縁膜３、チャネル領域に侵入することを防ぐ役割を果たす。ここで、ｐ型ＴＦＴ３０のゲート電極３４としてはオフセット領域の無い構造を示したが、等方性エッチングによるオフセット構造としてもよい。
【００８３】
以上が本実施例によるＴＦＴアレイの製法であるが、これによりオフセット構造を有する画素用ｎ型ＴＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に形成する際の工程数を低減させることができ、製造コストの削減と高スループットを実現できる。またＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴもオフセット構造とすることにより高い電源電圧を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。また本実施例によれば、実施例１と異なり、ｎ型ＴＦＴに不純物をイオン注入する際にｐ型ＴＦＴ３０部をマスクしているため、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくすることができ、高スループットを実現できる効果がある。
【００８４】
［実施例１２］
実施例１１では画素用にｎ型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをオフセット構造として同時に形成することにより、製造工程を短縮するとともに高い電源電圧を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。また本実施例のＴＦＴアレイは、実施例１１で示した製法において、１回目のイオン注入でｐ型不純物を、２回目のイオン注入でｎ型不純物をイオン注入することにより製造することができる。
【００８５】
またｐ型不純物をイオン注入する際に、ｎ型ＴＦＴをマスクすることにより、実施例１１と同様に、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくすることができ、高スループットを実現できる効果がある。
【００８６】
［実施例１３］
実施例１１では画素用のｎ型ＴＦＴ１０とＣＭＯＳの内のｎ型ＴＦＴ２０にオフセット構造を採用したが、本実施例ではこれらのＴＦＴにＬＤＤ構造を採用した例を示す。
【００８７】
以下その製法について説明する。実施例１１において図１２（ｄ）に示したｎ型不純物のイオン注入までは実施例１１と同様に形成し、オフセット構造を有するｎ型ＴＦＴ１０、２０を形成する。
【００８８】
つぎにホトレジスト５ａを取り除いたのち、図１３（ａ）に示すように、ゲート電極１４、２４をマスクとしてＰあるいはＡｓなどのｎ型不純物を低濃度でイオン注入する。この際の加速電圧は、ゲート電極１４、２４をｎ型不純物が突き抜けてゲート絶縁膜やチャネル領域１２、２２へ侵入しないように設定する必要がある。また、このときＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０形成領域には、ゲート電極として使用するＳｉ薄膜４が残っており、これがマスクの役割を果たしｎ型不純物がチャネル用Ｓｉへ侵入するのを防ぐ。
【００８９】
つぎに図１３（ｂ）に示すように、ＣＭＯＳの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０をホトレジスト５ｂにより覆い、ＣＭＯＳの内のｐ型ＴＦＴ３０のゲート電極３４を同じホトレジスト５ｂを用いてパターニングしたのち、ホトレジスト５ｂを残したままＢなどのｐ型不純物をイオン注入する。これによりＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０にｐ型のソース／ドレイン領域３７を形成する。
【００９０】
以上が本実施例によるＴＦＴアレイの製法であるが、これによりＬＤＤ構造を有する画素用ｎ型ＴＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に形成する際の工程数を低減させることができ、製造コストの削減と高スループットを実現できる。またＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０も画素用ｎ型ＴＦＴ１０と同様のＬＤＤ構造とすることにより高い電源電圧を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。さらに本実施例ではＬＤＤ構造を採用したことにより、ＴＦＴのオン時におけるＬＤＤ領域の抵抗値がオフセット領域のばあいに比べて低減できオン電流を向上することができ、ＣＭＯＳ駆動回路用ＴＦＴの駆動周波数を向上することができる。さらに実施例３と異なり、ｎ型ＴＦＴにＬＤＤ構造を形成する際に、ｐ型ＴＦＴ３０部はＳｉ薄膜３４で覆われた状態にしているため、ｐ型ＴＦＴへのＰなどの不純物の侵入を防ぐことができ、ｐ型ＴＦＴ３０へのイオン注入の際のＢなどの不純物の注入量を少なくでき、スループットを高める効果がある。
【００９１】
［実施例１４］
実施例１３では画素用にｎ型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをＬＤＤ構造として同時に形成することにより、製造工程を短縮するとともに高い電源電圧を駆動周波数を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。
【００９２】
本実施例のＴＦＴアレイは、実施例１３で示した製法における３回のイオン注入時に、ｎ型不純物のイオン注入の際にｐ型不純物を、ｐ型不純物のイオン注入の際にｎ型不純物をイオン注入することにより製造することができる。
【００９３】
本実施例においても実施例１３と同様の効果がえられる。
【００９４】
［実施例１５］
実施例１１および実施例１３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴのソース／ドレイン領域３７形成のために、Ｂなどのｐ型不純物のイオン注入を真上からの注入により行っている。この際のイオン注入の方法としては、図１４に示すように、斜め方向からのライトドープのイオン注入を通常の真上等の上方からの注入の前または後に行ってもよい。これによりゲート電極の下部にオーバーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴのソース−ドレイン電極間に電圧を印加した際のドレイン電圧の耐圧を向上することができ、駆動回路の電源電圧を増加し、たとえばインバーター回路の出力電圧を向上できる利点がある。
【００９５】
［実施例１６］
実施例１１および実施例１３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴのソース／ドレイン領域形成のために、ＰあるいはＡｓなどのｎ型不純物のイオン注入を真上からの注入により行っている。この際のイオン注入の方法としては、図１５に示すように、斜め方向からのイオン注入を通常の真上等の上方からの注入の前または後に行ってもよい。
【００９６】
これによりゲート電極の下部にオーバーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴのソース／ドレイン電極間に電圧を印加した際のドレイン電圧耐圧を向上することができ、駆動回路の電源電圧を増加し、たとえばインバーター回路の出力電圧を向上できる利点がある。
【００９７】
［実施例１７］
実施例１１〜１６においてはチャネルドーピングを用いない例を示したが、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴとｎ型ＴＦＴの少なくともどちらか一方のＴＦＴに、チャネル用Ｓｉ膜中へソース／ドレイン領域と反対の導電特性を示す不純物元素をゲート電極形成前にイオン注入することにより、ＴＦＴのしきい値電圧を制御することができる。これによりＣＭＯＳ駆動回路用ＴＦＴの応答特性を改善することができる。
【００９８】
［実施例１８］
前記各実施例では、ＣＭＯＳ駆動回路および画素部に用いる薄膜トランジスタは絶縁性基板上に形成している。一般に液晶ディスプレイの作製においては絶縁性基板として透明なガラス基板を用いることが多い。しかし、半導体産業に用いる量産型の成膜装置および化学処理装置においては、基板の搬送などのために赤外線等による透過型のセンサーなどを利用し、光がＳｉなどの非透明性の基板で遮られるか否かにより基板の存在の有無を判断し、基板位置の検出、基板の移動等の各種の動作を基板に施している場合が多い。このため、透明なガラス基板を用いると、ガラス基板は光を透過するため、この透過型のセンサーが利用できなくなる。
本実施例では従来の半導体装置を改造することなく、透明な絶縁性基板を流用するために、ガラス基板に遮光処理を行うことを特徴とする。
【００９９】
以下にその方法について説明する。図１６に示すように、透明絶縁性基板１００の薄膜トランジスタを形成しない裏面側に、Ｍｏ、ＭｏＳｉｘ（ｘ＝１−２．５）、Ｗ、ＷＳｉｘ（ｘ＝１−２．５）、Ｔａ、ＴａＳｉｘ（ｘ＝１−２．５）、Ｔｉ、ＴｉＳｉｘ（ｘ＝１−２．５）、Ｎｉ、ＮｉＳｉｘ（ｘ＝１−２．５）等の高融点金属やそのシリサイドからなる遮光膜８０を少なくとも一層形成する（図１６（ａ））。ついで、その上にＳｉＯ_２，Ｓｉ_３Ｎ_４等の絶縁膜９０を少なくとも一層形成する（図１６（ｂ））。このようにして透明絶縁性基板１００を非透明とした後に通常の薄膜トランジスタの製造工程を行う。工程終了後、これらの遮光膜８０等を必要に応じて不要の場所から除去し、元の透明ガラス基板とする。
【０１００】
この結果、透明性基板を用いて従来の半導体装置を利用することが可能となり、装置の改造を行うことなしに、前記実施例１〜１７に示したように薄膜トランジスタを製造することができる。また、本実施例では遮光膜８０として高融点金属やそのシリサイドを用いているため、遮光性に優れている。また、これらの材料はＳｉ系半導体に対し汚染等による悪影響を及ぼすことが比較的少ない。
【０１０１】
なお、前記実施例では、高融点金属またはそのシリサイドからなる遮光膜８０形成後に、絶縁膜９０で遮光膜８０を保護していたが、絶縁膜９０は無くてもよい。
また、前記実施例では薄膜トランジスタ製造前に絶縁性基板の遮光処理を行っているが、必要に応じてトランジスタ製造工程の任意の位置で遮光膜８０を作製および除去してもよい。
また、前記実施例では遮光膜８０を全面に施したが、必要に応じて例えば、センサー位置に対応する場所にのみ形成しておいてもよい。
また、前記実施例では遮光膜８０は薄膜トランジスタが形成される面とは反対側のガラス基板面に形成されていたが、反射型の液晶ディスプレイを作製する等の目的のために、薄膜トランジスタが形成されるガラス基板面に遮光膜８０を形成し、それを絶縁膜９０等で覆ってもよい。
なお、前記実施例では透過型のセンサーを用いた場合について説明したが、反射型のセンサーを用いてもよい。
また、前記実施例は実施例１〜１７に限らず透明絶縁性基板上に半導体回路やＴＦＴ等によるディスプレイを形成する際に適用してもよい。
【０１０２】
【発明の効果】
本発明のアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）によれば、ＴＦＴ基板に設けられるＣＭＯＳ駆動回路のｎ型またはｐ型ＴＦＴの一方にもオフセット構造またはＬＤＤ構造を採用しているため、ＣＭＯＳ駆動回路の電源に高い電源電圧のものを使用することが可能となり、駆動回路の出力電圧を向上させることができ、画素部のスイッチング素子用ＴＦＴの動作領域を広げることができ、高性能のＡＭＬＣＤがえられる。
【０１０３】
さらに本発明のアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）の製法によれば、ＣＭＯＳ駆動回路のオフセット構造またはＬＤＤ構造を形成するＴＦＴを画素部のＴＦＴと同じ導電型のものに適用し、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯＳ駆動回路のＴＦＴとを同一工程で形成しているため、写真製版工程を１回、イオン注入工程を１回それぞれ減らすことができ、さらに請求項２〜３記載の発明ではエッチング工程を１回減らすことができ、製造工数を減らすことができる。その結果、製造コストを低下させることができるとともにスループットも向上させることができ、安価なＡＭＬＣＤをうることができる。
【図面の簡単な説明】
【図１】本発明のＡＭＬＣＤの製法の実施例１のＴＦＴ部の製造工程を説明する図である。
【図２】本発明のＡＭＬＣＤの製法の実施例１のＴＦＴ部の製造工程を説明する図である。
【図３】本発明のＡＭＬＣＤの製法の実施例２のＴＦＴ部の一製造工程の説明図である。
【図４】本発明のＡＭＬＣＤの製法の実施例３のＴＦＴ部の製造工程を説明する図である。
【図５】本発明のＡＭＬＣＤの製法の実施例４のＴＦＴ部の製造工程を説明する図である。
【図６】本発明のＡＭＬＣＤの製法の実施例４のＴＦＴ部の製造工程を説明する図である。
【図７】本発明のＡＭＬＣＤの製法の実施例５のＴＦＴ部の製造工程を説明する図である。
【図８】水素化処理前後における電界効果移動度（μ）とオフセット長との関係を示す図である。
【図９】本発明のＡＭＬＣＤの製法の実施例９のＴＦＴ部の製造工程を説明する図である。
【図１０】本発明のＡＭＬＣＤの製法の実施例１０のＴＦＴ部の製造工程を説明する図である。
【図１１】本発明のＡＭＬＣＤの製法の実施例１１のＴＦＴ部の製造工程を説明する図である。
【図１２】本発明のＡＭＬＣＤの製法の実施例１１のＴＦＴ部の製造工程を説明する図である。
【図１３】本発明のＡＭＬＣＤの製法の実施例１３のＴＦＴ部の製造工程を説明する図である。
【図１４】本発明のＡＭＬＣＤの製法の実施例１５のＴＦＴ部の製造工程を説明する図である。
【図１５】本発明のＡＭＬＣＤの製法の実施例１６のＴＦＴ部の製造工程を説明する図である。
【図１６】本発明のＡＭＬＣＤの製法の実施例１８のＴＦＴ部の製造工程を説明する図である。
【図１７】従来のＡＭＬＣＤのＴＦＴ部の製造工程を説明する図である。
【図１８】従来のＡＭＬＣＤのＴＦＴ部の製造工程を説明する図である。
【符号の説明】
１絶縁性基板、２チャネル用半導体膜、３ゲート絶縁膜、４ゲート電極用薄膜、５ａ、５ｂ、５ｃ、５ｄホトレジスト、１０画素部のｎ型ＴＦＴ、１４、２４、３４ゲート電極、１６、２６ｎ型ソース／ドレイン領域、
１８、２８ＬＤＤ領域、２０ＣＭＯＳ駆動回路のｎ型ＴＦＴ、３０ＣＭＯＳ駆動回路のｐ型ＴＦＴ、３７ｐ型ソース／ドレイン領域、８０遮光膜。[0001]
[Industrial applications]
The present invention relates to a drive circuit-integrated active matrix liquid crystal display (hereinafter, also referred to as AMLCD) using a thin film transistor (hereinafter, also referred to as a TFT) as a pixel switching element and a transistor for a CMOS drive circuit, and a method for manufacturing the same. Things.
[0002]
[Prior art]
FIGS. 17 and 18 show a CMOS drive circuit and a pixel portion using a conventional method of manufacturing a CMOS drive circuit described in Japanese Patent Application Laid-Open No. 4-286368 and a method of manufacturing an offset structure TFT described in Japanese Patent Application Laid-Open No. 5-275450. It is sectional drawing which shows the manufacturing method for forming the offset structure TFT for switching elements. 17 and 18, 1 is an insulating substrate, 2 is a Poly-Si film used as a channel semiconductor film, 3 is a gate insulating film, 4 is a source / phosphorus containing a high concentration of phosphorus (hereinafter referred to as P) used as a gate electrode. N to be the drain region⁺Poly-Si, 5a to 5g are photoresist, 16 and 26 are source / drain regions into which P ions are implanted at a high concentration.⁺Poly-Si, 27 and 37 are p-type implanted with boron (hereinafter referred to as B) ions at a high concentration.⁺Poly-Si. Here, the n-channel TFT 10 for the switching element in the pixel portion has an offset structure, and the n-type and p-type TFTs for the CMOS drive circuit are general TFTs having no offset structure.
[0003]
A method for manufacturing a TFT having this structure will be described. After a semiconductor layer Poly-Si film 2 used as a channel is formed on the insulating substrate 1, a photoresist 5a is formed (see FIG. 17A) and patterned to form TFT islands. Next, the gate insulating film 3 is formed by a method such as thermal oxidation (see FIG. 17B).
[0004]
Next, the gate electrode n⁺The Poly-Si film 4 is formed (see FIG. 17C).
[0005]
Next, as shown in FIG. 18D, in order to form an offset structure TFT for the switching element in the pixel portion, a gate electrode pattern is formed of the photoresist 5b only on the switching element TFT 10 in the pixel portion. At this time, the CMOS TFT is covered with the photoresist 5c and the n⁺The patterning of the Poly-Si film is not performed. To produce an offset structure, for example, SF₆N in gas⁺After the dry etching in the film thickness direction is completed when etching the Poly-Si film, the poly-Si film is formed by performing additional over-etching, thereby realizing the gate electrode 14 having an eave structure as shown in the figure. Then, n is doped with P at a high concentration by injecting P by ion implantation.⁺Poly-Si 16 is formed. At this time, since the lower portion of the eaves of the resist is not ion-implanted, an offset structure can be realized.
[0006]
Next, after the photoresists 5b and 5c are peeled off, as shown in FIG. 18E, a photoresist 5d is formed for forming a gate electrode of the CMOS drive circuit portion, and n is formed.⁺Gate electrodes 24 and 34 are formed by etching the Poly-Si film. At this time, the offset structure TFT 10 for the pixel switching element is covered with the photoresist 5e. After the gate electrode is formed, B is ion-implanted so that p doped with B at a high concentration.⁺Source / drain regions 27 and 37 made of Poly-Si are formed to realize a p-type TFT 30.
[0007]
Next, as shown in FIG. 18F, photoresists 5f and 5g are respectively formed on the offset structure TFT 10 of the pixel portion and the p-type TFT 30 of the CMOS drive circuit, and then P is ion-implanted at a high concentration.⁺A source / drain region 26 made of Poly-Si is formed. Thereby, the n-type TFT 20 for the CMOS drive circuit is manufactured.
[0008]
Next, by removing the photoresists 5f and 5g, the basic structure of the offset structure Poly-Si TFT for the pixel switching element and the CMOS drive circuit as shown in FIG. Thereafter, source / drain electrodes are formed.
[0009]
Next, the operation will be described. An offset-structure Poly-Si TFT is used as the pixel switching element. When used as a switching element in a pixel portion, reduction of off-state current is important. Generally, 10^-11It is desirable to set it to about A or less. However, in the poly-Si TFT in the off state, a defect level existing in a crystal grain boundary is involved, a field emission current flows in the drain region, the off current increases, and the off current is reduced to the value or less. Is difficult. For this reason, offset regions as shown in FIG. 18 are provided on both sides of the gate electrode to reduce the electric field in the drain region and reduce the off-state current.
[0010]
On the other hand, the off-state current is 10^-9A of about A is acceptable, but a high field-effect mobility (that is, a high on-current) is required to realize a high-speed operation. However, since the offset region becomes a series resistance when the TFT is turned on, the field effect mobility is lowered. For this reason, a conventional planar-type Poly-Si TFT having no offset structure is manufactured for a CMOS drive circuit.
[0011]
[Problems to be solved by the invention]
When a conventional manufacturing method is used to form an offset structure TFT for a switching element in a pixel portion and a CMOS driving circuit, at least four photoengravings are required to realize a basic TFT structure as shown in FIG. A step and three dry etching steps are required. For this reason, there is a problem that the manufacturing process becomes longer. In addition, since the CMOS drive circuit is formed of a conventional planar type TFT, when the power supply voltage is increased, a high electric field is applied to the drain of the TFT, and the drain current is extremely increased. Therefore, the power supply voltage that can be applied to the CMOS transistor is limited to 20 V or less, and the gate voltage and the source voltage that can be applied to the switching element TFT in the pixel portion for driving the liquid crystal are limited.
[0012]
SUMMARY OF THE INVENTION The present invention has been made to solve such a problem. A CMOS driving circuit which can shorten a manufacturing process of a TFT formed on one substrate of an AMLCD integrated with a driving circuit and can use a high power supply voltage is provided. And an AMLCD having the same.
[0016]
[Means for Solving the Problems]
BookIn the manufacturing method of the active matrix liquid crystal display of the present invention, at least a CMOS drive circuit including a thin film transistor in a pixel portion as a switching element and a CMOS driving the thin film transistor in the pixel portion is formed on an insulating substrate. A method for producing a drive circuit integrated type active matrix liquid crystal display in which a liquid crystal material is sandwiched between a TFT substrate and a counter electrode substrate having at least a counter electrode formed on an insulating substrate,
Forming a thin film transistor of the first conductivity type and a thin film transistor of the second conductivity type constituting the thin film transistor and the CMOS of the pixel portion;
(A) a semiconductor film for a channel, a gate insulating film, and a thin film for a gate electrode on an insulating substrate where a thin film transistor of the pixel portion and a first conductive type and a second conductive type thin film transistor of the CMOS drive circuit are formed; Are sequentially formed, and a photoresist is formed thereon to finely process the gate electrode thin film,
(B) forming a gate electrode narrower than the photoresist by etching the gate electrode thin film using the photoresist as a mask;
(C) ion-implanting a first-conductivity-type impurity into the source / drain regions at a high concentration using the photoresist as a mask, thereby forming all three types of thin-film transistors into thin-film transistors having a first-conductivity-type offset structure;
(D) After removing the photoresist, at least the thin film transistor of the pixel portion and the first conductivity type thin film transistor of the CMOS drive circuit are covered with the photoresist, and the second conductivity type impurities are reduced in activation rate after the activation of the first conductivity type impurities. Step of forming a second conductivity type thin film transistor for a CMOS drive circuit by implanting ions above the considered effective concentration
And at least a method including:
[0017]
Instead of step (d)
(E) a step of ion-implanting the first conductivity type impurity at a low concentration after the photoresist is stripped, thereby forming all of the three types of thin film transistors into a thin film transistor having a first conductivity type LDD structure;
(F) At least the formation site of the thin film transistor of the pixel portion and the first conductivity type thin film transistor of the CMOS drive circuit are covered with a photoresist, and the second conductivity type impurity is at least an effective concentration in consideration of the activation rate after the activation of the first conductivity type impurity. For forming second conductivity type thin film transistor for CMOS drive circuit by ion implantation into silicon
Is used, the LDD structure can be formed instead of the offset structure in the thin film transistor of the pixel portion and the first conductivity type thin film transistor of the CMOS drive circuit, so that the off current of the pixel portion thin film transistor can be reduced and the power supply voltage of the CMOS drive circuit can be increased Can be.
[0018]
Forming a thin film transistor of a pixel portion and n-type and p-type thin film transistors of a CMOS driving circuit on a substrate of the active matrix liquid crystal display;
(G) forming a semiconductor film on an insulating substrate, and forming a thin film for a gate electrode over the entire surface of the semiconductor film via a gate insulating film;
(H) masking the second conductive type thin film transistor forming region in the CMOS driving circuit thin film transistor with a photoresist, and forming the second conductive type thin film transistor on the CMOS driving circuit thin film transistor and the first conductive type thin film transistor in the pixel portion on the first conductive type thin film transistor; Forming a thinner gate electrode than the photoresist by patterning the gate electrode thin film by isotropic etching,
(I) Using the photoresist as a mask, a first conductivity type impurity is ion-implanted into the semiconductor film of the first conductivity type thin film transistor of the thin film transistor for the CMOS drive circuit and the first conductivity type thin film transistor of the pixel portion to form a channel with the channel. Forming source / drain regions with regions offset between them;
(J) removing the photoresist;
(K) masking the first conductivity type thin film transistor in the thin film transistor for the CMOS drive circuit and the first conductivity type thin film transistor formation region in the pixel portion with a photoresist, and the gate on the second conductivity type thin film transistor in the thin film transistor for the CMOS drive circuit; Patterning a thin film for an electrode to form a gate electrode;
(L) forming a source / drain region by ion-implanting a second-conductivity-type impurity into the semiconductor film of the second-conductivity-type thin film transistor in the thin film transistor for a CMOS drive circuit using the photoresist as a mask;
Can be performed by a method including at least In this case, there is an effect that the implantation amount of the second conductivity type impurity ions into the second conductivity type thin film transistor in the step (l) can be reduced, and the throughput can be increased.
[0019]
Between the steps (j) and (k)
(M) using the gate electrode as a mask, a concentration lower than the concentration of the first conductivity type impurity by the ion implantation into the semiconductor layers of the first conductivity type thin film transistor and the pixel portion first conductivity type thin film transistor in the thin film transistor for the CMOS drive circuit. Implanting a first conductivity type impurity by ion implantation
Is preferred because an LDD structure can be easily formed.
[0020]
A channel semiconductor film of at least one of the first conductivity type thin film transistor and the second conductivity type thin film transistor constituting the thin film transistor for the CMOS drive circuit is lightly doped with an impurity element having a conductivity characteristic opposite to that of the source / drain region. This is preferable because the threshold value of the transistor can be controlled.
[0021]
It is preferable that the second conductive type impurity is lightly doped into the thin film transistor of the pixel portion and the channel semiconductor film of the first conductive type thin film transistor for the CMOS drive circuit because the threshold value of the transistor can be controlled.
[0022]
The method may further include a step of obliquely implanting the second conductivity type impurity at an angle of 20 ° or more when ion-implanting the second conductivity type impurity into the second conductivity type thin film transistor for the CMOS drive circuit. This is preferable because it can reduce
[0023]
Further, Poly-Si doped with a first conductivity type impurity is used as the gate electrode thin film.IfThe sum of the first conductivity type impurity concentration in the gate electrode and the first conductivity type impurity concentration to be ion-implanted to form the second conductivity type thin film transistor for the CMOS drive circuit on the surface of the gate electrode after film formation is ion It is preferable to implant ions of the first conductivity type into the gate electrode in advance so as to have a concentration equal to or higher than the implanted impurity of the second conductivity type in order to reduce the resistance value of the gate electrode.
[0024]
The use of an insulating substrate having a light-shielding film made of a high melting point metal of Mo, W, Ta, Ti, or Ni or a silicide thereof on at least a part of a transparent substrate is a modification of a conventional semiconductor device. Preferably, a thin film transistor can be manufactured using a transparent insulating substrate.
[0025]
[Action]
According to the AMLCD of the present invention, the TFT of the pixel portion and the TFT of the same conductivity type as the TFT of the pixel portion use the TFT of the offset structure or the LDD structure.^-11In addition to the reduction to about A or less, a high power supply voltage can be used for the CMOS drive circuit, and high-speed operation can be realized.
[0026]
Further, according to the method for manufacturing an AMLCD of the present invention, the TFT of the pixel portion and the TFT of the same conductivity type as the TFT of the pixel portion are formed in the same process. The number of ion implantation steps can be reduced by one, and the invention of claims 2 and 3 can reduce the number of etching steps by one.
[0027]
【Example】
Next, the AMLCD of the present invention and its manufacturing method will be described with reference to the drawings.
[0028]
In AMLCD, at least a TFT and a pixel electrode in a pixel portion are formed in a matrix on an insulating substrate such as glass or plastics, and signal lines such as a source wiring and a gate wiring are provided between the pixels in a matrix. A TFT driving circuit including an n-type TFT and a p-type TFT for driving the TFT of each pixel portion, and a TFT substrate as one of the substrates provided with an alignment film and the like; At least a counter electrode is provided, and an alignment film, a black mask, a counter electrode substrate, which is the other substrate provided with a color filter and the like as necessary, is attached around the periphery while maintaining a constant gap, It is formed by injecting a liquid crystal material into the gap, disposing a polarizing plate on both sides thereof, and providing a backlight and the like.
[0029]
The AMLCD of the present invention is an improvement of the structure of the pixel portion TFT and the CMOS drive circuit TFT provided on the TFT substrate and the manufacturing method thereof. It is characterized in that both the TFTs of the CMOS drive circuit have an offset structure or an LDD structure. Further, the manufacturing method is characterized in that the number of photolithography and etching steps is reduced by forming the TFT of the pixel portion and the TFT of the CMOS drive circuit of the same conductivity type as the TFT of the pixel portion in the same process. .
[0030]
The structure and manufacturing method of the other parts of the AMLCD are the same as the conventional one, and only the structure and manufacturing method of the TFT on the TFT substrate side will be described below with reference to specific examples.
[0031]
[Example 1]
FIGS. 1 and 2 are views showing the steps of manufacturing a TFT portion in one embodiment of the method for manufacturing an AMLCD of the present invention. In FIGS. 1 and 2, 1 is an insulating substrate, 2 is a Poly-Si film used as a channel semiconductor film, 3 is a gate insulating film, 4 is n containing a high concentration of P used as a gate electrode.⁺Poly-Si, 5 (5a, 5b, 5c) are photoresists, 16, 26, and 36 are source / drain regions into which P ions have been implanted at a high concentration.⁺Poly-Si 37 is a source / drain region into which B ions are ion-implanted at a high concentration.⁺Poly-Si. Here, the n-type TFT for the switching element and the n-type TFT for the CMOS drive circuit in the pixel portion are formed in an offset structure, and the p-type TFT for the CMOS drive circuit is a general planar structure TFT without an offset structure. .
[0032]
A method for manufacturing a semiconductor device having this structure will be described. A semiconductor film Poly-Si film 2 used as a channel is formed on the insulating substrate 1 by using, for example, a low pressure CVD method, a plasma CVD method, a normal pressure CVD method, etc., and then a photoresist 5a is formed (see FIG. 1A). ) Dry etching is performed to form Poly-Si islands. As a method for forming a Poly-Si film, an amorphous Si (hereinafter referred to as a-Si) film is formed by a plasma CVD method, a low pressure CVD method, a normal pressure CVD method, and the like, and then crystallized at 550 ° C. or more. A laser annealing method of performing laser annealing after forming amorphous Si or Poly-Si may be used. Next, the gate insulating film 3 is formed by a method such as a thermal oxidation method, a low pressure CVD method, a normal pressure CVD method, an ECR plasma CVD method, a plasma CVD method, or a combination thereof (see FIG. 1B).
[0033]
Next, the gate electrode n⁺A gate electrode thin film 4 made of Poly-Si or the like is formed by, for example, a low pressure CVD method (see FIG. 1C).
[0034]
Next, as shown in FIG. 2D, after forming a photoresist 5b for forming gate electrodes of the switching element TFT 10 and the CMOS driving circuit TFTs 20 and 30 in the pixel portion, for example, SF₆N using gas⁺The thin film 4 made of Poly-Si is etched to form patterns of the gate electrodes 14, 24, 34. At this time, n⁺After determining the completion of the dry etching of the poly-Si thin film 4 by monitoring a 704 nm fluorine radical, the overetching is performed for a predetermined time to obtain n.⁺Side etching is caused in the poly-Si thin film 4 to make the width of the gate electrodes 14, 24, 34 smaller than the photoresist width. As a result, an eaves structure is formed on the gate electrodes 14, 24, 34 using the photoresist. Alternatively, a metal may be used as the gate electrode, and the metal may be over-etched by, for example, a wet etching method to form an eave structure.
[0035]
Thereafter, n ions doped with P ions at a high concentration are implanted.⁺Source / drain regions 16, 26, and 36 made of a Poly-Si film are formed.
[0036]
In the above embodiment, SF was used as the dry etching gas for the gate electrodes 14, 24, 34 made of Si.₆Was used, but CF₄, NF₃, Cl₂Alternatively, an isotropic dry etching gas containing, as a main component, may be used.
Further, the following combinations may be used as a gate electrode material for forming the eave structure and an etching material thereof. That is, W, WSi_x, Mo, MoSi_xWhen a metal mainly composed of is used as a gate electrode material, CF₄And CF₄+ O₂When a gas containing Al as a main component and a metal containing Al and Cr as a main component are used as a gate electrode material, Cl is used.₂+ BCl₃When a gas containing Ta as a main component and a metal containing Ta as a main component are used as a gate material, CF is used.₄And CF₄+ O₂When a gas containing Cu as a main component and a metal containing Cu as a main component are used as a gate material, Cl is used.₂+ N₂May be used.
Moreover, not only Si and the above-mentioned materials may be used alone, but they may be used in combination to form a multilayer.
[0037]
Then, as shown in FIG. 2E, B is ion-implanted after a photoresist 5c is formed on the TFT 10 for the pixel switching element and the n-type TFT 20 for the CMOS drive circuit, and the B is increased to the p-type TFT 30 for the CMOS drive circuit. Concentration doped p⁺A Poly-Si layer is formed to form source / drain regions 37. At this time, it is desirable that the amount of B to be ion-implanted is set to be greater than the amount of P to which the ion is implanted in FIG. 2D at an effective concentration in consideration of the activation rate after activation. That is, the activation rate after activation means the proportion of impurities that have released carriers in the total amount of impurities in the film, and it is desirable that the semiconductor has a desired conductivity type after activation.
[0038]
Next, by removing the photoresist 5c, as shown in FIG. 2F, an n-type offset structure TFT 10 as a pixel switching element, an n-type offset structure TFT 20 for a CMOS drive circuit, and a p-type TFT 30 for a CMOS drive circuit are formed. Can be formed. In this method, the offset structure TFT 10 for the pixel switching element and the n-type and p-type TFTs 20 and 30 for the CMOS drive circuit can be formed in two dry etching steps and three photolithography steps.
[0039]
Although P is used as the n-type impurity in the above embodiment, it may be arsenic (hereinafter, referred to as As).
[0040]
Next, the operation of the semiconductor device of this embodiment will be described. A TFT 10 having an offset structure Poly-Si is used as a pixel switching element. When used as a switching element in a pixel portion, reduction of off-state current is important. Generally, 10^-11A or less is desirable. However, in the TFT made of Poly-Si in the off state, the order of defects existing at the crystal grain boundaries is involved, and a field emission current flows in the drain region, so that it is difficult to reduce the off current below the above value. Therefore, offset regions 19 and 29 as shown in TFTs 10 and 20 of FIG. 2F are provided on both sides of the gate electrode to reduce the electric field of the drain regions 16 and 26 to reduce the off current.
[0041]
In the CMOS drive circuit area, since the n-type TFT 20 employs the offset structure, as described above, this portion acts as a series resistance, and there is a possibility that the ON current may be reduced. This problem has been solved by optimizing the offset length and optimizing the Poly-Si material characteristics. The offset length is n of the gate electrodes 14 and 24 described above.⁺Accurate control can be achieved by using the side etching method of the Poly-Si film. In an actual TFT, an offset length of about 0.3 to 2.0 μm is used. Further, in order to improve the ON current, it is necessary to reduce the series resistance of the offset portion, specifically, to improve the material characteristics of Poly-Si. For this purpose, the material properties of Poly-Si are improved by hydrogenation. FIG. 8 shows the offset length dependence of the on-current of the offset structure TFT before and after the hydrogenation treatment. As shown in FIG. 8, the drain current of the TFT is significantly increased by the hydrogenation treatment. This hydrogenation treatment uses ECR (Electron Cyclotron resonance) plasma to generate and use hydrogen plasma in order to perform the hydrogenation with high efficiency. As the hydrogenation treatment, a SiN film formed by an ordinary parallel plate high frequency plasma CVD method, a hydrogen ion implantation method, a plasma CVD method, or the like is used._xMay be annealed, and hydrogen may be supplied therefrom. Further, when the heat treatment is performed at a high temperature of, for example, 950 ° C. or more after the formation of the Poly-Si, the material characteristics of the Poly-Si film are improved, and the ON characteristics are improved. The heat treatment for improving the Poly-Si film may be performed at the same time when a thermal oxidation method is used for forming a gate insulating film. This heat treatment temperature is desirably at least about 700 ° C. or higher.
[0042]
Further, in order to form the p-type TFT 30 for the CMOS drive circuit in FIG.⁺The source / drain region 37 made of Poly-Si is realized. When B is implanted, n used as the gate electrode of the p-type TFT 30 for the CMOS drive circuit is used.⁺B is also implanted into the Poly-Si film 34 at the same time. For this reason, P in the gate electrode is compensated by the injected B, the effective carrier concentration in the film decreases, and the resistance value of the gate electrode increases. Further, when the B concentration is higher than the P concentration, the gate electrode becomes p-type, which causes a problem that the threshold voltage Vth of the TFT greatly increases. For this reason, it is necessary to set the process so that the P concentration in the gate electrode becomes higher than the B concentration implanted in the film at an effective concentration taking into account the activation rate after activation.
[0043]
[Example 2]
In the first embodiment, in order to form the p-type TFT 30 for the CMOS drive circuit, as shown in FIG.⁺The source / drain region 37 made of Poly-Si is realized. When B is implanted, it is used as the gate electrode of the p-type TFT 30 for the CMOS drive circuit, for example, n⁺B is simultaneously implanted into the gate electrode 34 made of a Poly-Si film. For this reason, P in the gate electrode is compensated by the injected B, the effective carrier concentration in the film decreases, and the resistance value of the gate electrode increases. Further, when the B concentration is higher than the P concentration, the gate electrode becomes p-type, which causes a problem that the threshold voltage Vth of the TFT greatly increases.
[0044]
In this embodiment, the gate electrode n shown in FIG.⁺After the formation of the Poly-Si film, as shown in FIG.⁺P ions are implanted into the surface of the Poly-Si film. At this time, the concentration of P to be implanted is set so that (the concentration of P in the gate electrode + the concentration of P to be implanted)> (the concentration of B to be implanted in FIG. 2E). As a result, n of the gate electrode is filled with B implanted in FIG.⁺The P concentration in the Poly-Si film is compensated to prevent the carrier concentration from effectively decreasing.
[0045]
According to this embodiment, it is not necessary to increase the P concentration in the gate electrode in consideration of the amount compensated by B.
[0046]
Although P is used as the n-type impurity in the above embodiment, As may be used.
[0047]
[Example 3]
Next, a third embodiment of the method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS.
[0048]
Reference numerals 18, 28 and 38 denote n obtained by implanting P ions at a low concentration.⁻In the LDD region made of Poly-Si, other symbols are the same as those in FIGS. Here, the n-type TFT 10 for the switching element in the pixel portion and the n-type TFT 20 for the CMOS drive circuit have an LDD (Lightly Doped Drain) structure, and the p-type TFT 30 for the CMOS drive circuit does not have an LDD structure. It is a planar structure TFT.
[0049]
Next, a method of manufacturing the semiconductor device of the present embodiment will be described.
[0050]
First, similarly to the first embodiment, as shown in FIGS. 1A to 2D, an island of a channel semiconductor layer 2, a gate insulating film 3, and a gate electrode 4 are formed on an insulating substrate 1. N doped with P ions at a high concentration by using the photoresist 5b having an eave structure as a mask.⁺Source / drain regions 16, 26, and 36 made of a Poly-Si film are formed.
[0051]
Next, after the photoresist 5b is stripped, as shown in FIG.¹⁶~ 8 × 10¹⁸cm^-3LDD regions 18, 28 and 38 are formed by ion implantation (light doping) to a certain extent. The doping amount of the ions at this time is 1 × 10¹¹~ 8 × 10^Thirteencm^-2It is about.
[0052]
Then, as shown in FIG. 4F, B is ion-implanted after forming a photoresist 5c in the TFT 10 for the pixel switching element and the n-type TFT 20 for the CMOS drive circuit, and the B is highly doped in the p-type TFT 30 for the CMOS drive circuit. Doping p⁺A Poly-Si layer is formed to form a source / drain region 37. At this time, the amount of B to be ion-implanted is desirably set to be greater than the amount of P to which ion implantation has been performed in FIG.
[0053]
Next, by removing the photoresist 5c, as shown in FIG. 4 (g), an n-type LDD structure TFT 10 as a pixel switching element, an n-type LDD structure TFT 20 for a CMOS drive circuit, and a p-type TFT 30 for a CMOS drive circuit Can be formed.
[0054]
Although P is used as the n-type impurity in the above embodiment, As may be used. The basic operation is as described in the first embodiment.
Further, in the above embodiment, the ion implantation for the light doping for forming the LDD region is performed from directly above or the like. However, the ion implantation may be performed by oblique implantation in which the ion implantation is performed at an angle of, for example, 20 degrees or more. . Also, oblique injection and injection from above, such as directly above, may be performed in combination. Thereby, the leak current of the n-type TFT can be more effectively suppressed.
[0055]
According to this embodiment, since the LDD regions 18 and 28 are formed on both sides of the gate electrodes 14 and 24 of the pixel switching element TFT 10 and the n-type TFT 20 for the CMOS drive circuit, the resistance value of the LDD region when the TFT is turned on. Can be reduced as compared with the case of the offset region, and the on-current can be improved. As a result, the drive frequency of the CMOS drive circuit can be improved.
[0056]
[Example 4]
Next, a fourth embodiment of the present invention will be described with reference to FIGS. In FIG. 5, 12b and 22b are used as lightly doped channels of B, for example, p⁻The semiconductor film made of Poly-Si and other reference numerals are the same as those in the first and third embodiments. Here, the n-type TFT 10 for the switching element in the pixel portion and the n-type TFT 20 for the CMOS drive circuit have an LDD structure, and the p-type TFT 30 for the CMOS drive circuit has a general planar structure without an offset structure or an LDD structure. TFT.
[0057]
A method for manufacturing a TFT having this structure will be described. As in the first embodiment, a channel semiconductor film 2 made of a semiconductor layer Poly-Si or the like used as a channel is formed on the insulating substrate 1 by using, for example, a low pressure CVD method, and then a photoresist 5a is formed and then dry etching is performed. Poly-Si islands are formed. As a method for forming a Poly-Si film, a-Si is formed by a plasma CVD method, a low-pressure CVD method, a normal pressure CVD method, and the like, and then is crystallized at 550 ° C. or higher, or a-Si or Poly-Si. A laser annealing method of performing laser annealing after forming Si may be used. Next, the gate insulating film 3 is formed by a method such as a thermal oxidation method, a low pressure CVD method, and a normal pressure CVD method (see FIGS. 5A and 5B). Up to this point, the operation is the same as in the first embodiment.
[0058]
Next, after a photoresist 5b is formed in the island region for forming the p-type TFT 30 for the CMOS drive circuit, the threshold voltage (Vth) control B is applied to the n-type TFT 10 for the pixel switching element and the n-type TFT 20 for the CMOS drive circuit. A p-type impurity such as is ion-implanted. This injection amount is 1 × 10¹¹~ 8 × 10^Thirteencm^-2(See FIG. 5C).
[0059]
Also, a step of light doping an impurity for controlling the threshold voltage may be added to the p-type TFT 30 for the CMOS drive circuit. In this case, a photoresist is formed on the n-type TFT 10 for the pixel switching element and the n-type TFT 20 for the CMOS drive circuit, and impurity atoms for controlling the threshold voltage of the p-type TFT 30 are injected into the TFTs. To prevent
[0060]
Injection of B for controlling the threshold voltage Vth of the n-type TFT 10 for the pixel switching element and the n-type TFT 20 for the CMOS drive circuit is performed before the formation of the gate insulating film 3 and the p-type TFT 30 for the CMOS drive circuit. After the photoresist is formed thereon, B may be ion-implanted into the n-type TFT 10 for the pixel switching element and the n-type TFT 20 for the CMOS drive circuit. In this case, the gate insulating film 3 is formed by a method such as a thermal oxidation method, a reduced pressure CVD method, a normal pressure CVD method, an ECR plasma CVD method, a plasma CVD method, etc., after stripping the photoresist, and a combination thereof.
[0061]
Next, a gate electrode, for example, n⁺The gate electrode thin film 4 made of Poly-Si is formed by, for example, film formation by a low pressure CVD method (see FIG. 6D).
[0062]
Next, as shown in FIG. 6E, a photoresist 5c is formed for forming gate electrodes of the TFT 10 for the switching element in the pixel portion and the TFTs 20 and 30 for the CMOS drive circuit, and then, for example, SF₆N using gas⁺The Poly-Si film is etched to form gate electrodes 14, 24, and 34 patterns. At this time, as in the first embodiment, n⁺After determining the completion of the dry etching of the Poly-Si film by monitoring the fluorine radical of 704 nm, over-etching is performed for a predetermined time to obtain n.⁺Side etching is caused in the Poly-Si film, and as a result, an eave structure is formed on the gate electrodes 14, 24, and 34 using a photoresist. Alternatively, a metal may be used as the gate electrode, and the metal may be over-etched by, for example, a wet etching method to form an eave structure. Thereafter, P ions are implanted, and P is highly doped n⁺Source / drain regions 16, 26, and 36 made of a Poly-Si film are formed.
[0063]
Next, after the photoresist 5c is peeled off, n-type impurities such as P are ion-implanted (lightly doped) at a low concentration to form LDD regions 18, 28 and 38 as shown in FIG. 6 (f). The doping amount of the ions at this time is 1 × 10¹¹~ 8 × 10^Thirteencm^-25C, the light doping amount of B for controlling the threshold voltage performed on the TFT 10 for the pixel switching element and the n-type TFT 20 of the CMOS driving circuit in FIG. It is desirable to set the amount higher than the concentration.
[0064]
Then, as shown in FIG. 6 (g), after forming a photoresist 5d on the TFT 10 for the pixel electrode switching element and the n-type TFT 20 for the CMOS drive circuit, B is ion-implanted, and the B is ion-implanted into the p-type TFT 30 for the CMOS drive circuit. P heavily doped with B⁺A Poly-Si layer is formed to form a source / drain region 37. At this time, the amount of B to be ion-implanted is desirably set so as to exceed the amount of P to which the ion is implanted in FIG. 6E by an effective concentration in consideration of the activation rate after activation.
[0065]
Next, by removing the photoresist 5d, as shown in FIG. 6H, an LDD structure n-type TFT 10 for a pixel switching element, an n-type LDD structure TFT 20 for a CMOS drive circuit, and a p-type TFT 30 for a CMOS drive circuit are formed. it can.
[0066]
Although P is used as the n-type impurity in the above embodiment, As may be used.
[0067]
The basic operation of the TFT according to the present embodiment is as described in the first embodiment. In the present embodiment, B is lightly doped in the channel portions of the pixel portion switching element TFT 10 and the CMOS drive circuit n-type TFT 20. Thereby, the threshold voltage Vth of both TFTs 10 and 20 can be increased in the positive direction. For this reason, the drain current at a gate voltage of 0 V is reduced, and particularly when applied to a CMOS drive circuit, the transfer characteristics of the inverter are improved. When the input voltage (Vin) is 0 V, it is possible to prevent a decrease in the output voltage (Vout) due to the leak current of the n-type TFT. In this embodiment, the LDD regions 18 and 28 are formed on both sides of the gate electrode of the TFT 10 for the pixel switching element and the gate electrode of the n-type TFT 20 for the CMOS driving circuit in combination with the light doping of the channel portion. The resistance values of the regions 18 and 28 are reduced as compared with the case of the offset region, and the on-current can be improved. As a result, the driving frequency of the CMOS drive circuit can be improved.
[0068]
[Example 5]
In the first to fourth embodiments, B ions are implanted to form a p-type TFT for a CMOS drive circuit. As this ion implantation method, as shown in FIG. 7, after performing so-called oblique implantation in which B ions are obliquely implanted at a low concentration (see FIG. 7 (a)), high-concentration ion implantation is performed by a normal method. (See FIG. 7B). This oblique implantation is performed with the incident angle inclined at least 20 degrees with respect to the normal direction of the surface.
The oblique implantation may be performed after high-concentration ion implantation is performed from above, such as directly above.
[0069]
With this method, an overlapped LDD structure can be formed below the gate electrode, so that the drain voltage withstand voltage when a voltage is applied to the source / drain electrode 37 of the p-type TFT 30 for the CMOS drive circuit can be improved, and the power supply of the CMOS drive circuit can be improved. There is an advantage that the voltage can be further increased, for example, the output voltage of the inverter circuit can be improved.
[0070]
[Example 6]
In the first to fifth embodiments, the case where an n-type offset TFT is used as the TFT for the pixel switching element has been described. However, a p-type TFT may be used as the TFT for the pixel switching element. In this case, the basic forming method is the same as that shown in Examples 1 to 5 and FIGS. 1 to 7, but where P is ion-implanted, B is ion-implanted instead. In place of ion implantation, P is ion-implanted instead. In the description of the embodiment, B is replaced with P and P is replaced with B. However, the description regarding the gate electrode is not changed.
[0071]
In the case of the fourth embodiment (FIGS. 5 and 6), the light doping of B for controlling the threshold voltage Vth in FIG. 5C is performed only on the n-type TFT 20 for the CMOS drive circuit. B may be ion-implanted without being read as P.
[0072]
Although P is used as the n-type impurity in the above embodiment, As may be used.
[0073]
[Example 7]
In Examples 1 to 6, n was used as the gate electrode.⁺Although a thin film made of Poly-Si was used, p⁺A thin film made of Poly-Si may be used. In this case, other structures are the same as those of the first to sixth embodiments.
[0074]
Example 8
In the first to seventh embodiments, one TFT is used for each TFT as a single TFT having one gate electrode. However, the source / drain of each transistor in the first to seventh embodiments is used as a TFT used in a pixel portion and a CMOS driving circuit. Two or more TFTs may be connected in series such that two or more gate electrodes exist between them. In this case, the other structures are the same as those of the first to seventh embodiments.
[0075]
[Example 9]
In the first embodiment, the step shown in FIG. 9 may be used instead of the step shown in FIG. That is, the eave structure at the time of forming the gate electrode shown in FIG.₆After fabrication by a gas over-etching method, the gate insulating film 3 is made of, for example, CHF.₃Etching is performed using an anisotropic etching gas such as that shown in FIG. Thereafter, ion implantation is performed to form the source / drain regions 16, 26, 36.
In this structure, since the gate insulating film 3 is removed from the region where P is ion-implanted, the acceleration voltage at the time of ion implantation can be reduced, and the structure of the ion implantation apparatus can be simplified.
The contents of the ninth embodiment may be applied to the second embodiment. Further, the present invention may be applied to the following embodiments 11 and 12.
[0076]
[Example 10]
In the third embodiment, the method shown in FIG. 10 may be used instead of the method of manufacturing the LDD structure TFT shown in FIGS. 2D and 4E. That is, the eave structure at the time of forming the gate electrode shown in FIG.₆After fabrication by a gas over-etching method, the gate insulating film 3 is made of, for example, CHF.₃Etching is performed using an anisotropic etching gas such as that shown in FIG. Thereafter, ion implantation is performed to form the source / drain regions 16, 26, 36. Then, as shown in FIG. 10C, after removing the photoresist 5b, P is set to 1 × 10¹¹~ 8 × 10^Thirteencm^-2The LDD structures 18, 28, and 38 are formed by ion implantation at such a low concentration.
Note that the TFT structure manufactured by the above method may be applied to the contents described in Examples 5 to 8.
Further, this structure may be applied to the fabrication of an offset-structure Poly-Si TFT in the CMOS drive circuit fabrication methods of the following Examples 13 to 17.
[0077]
[Example 11]
11 to 12 are process cross-sectional views illustrating a method for manufacturing the TFT array of the eleventh embodiment. First, as shown in FIG. 11A, a poly-Si film 2 for a channel is formed as a channel layer on an insulating substrate 1 made of quartz, glass, or the like by using a low-pressure CVD method, and is thermally oxidized after patterning. Thus, a gate insulating film 3 having a thickness of about 120 nm is formed, and a gate electrode thin film 4 made of P-doped Si or the like used as a gate electrode is formed on the entire surface of the substrate. Here, as a method of forming the Poly-Si film 2, a method of crystallizing a Si film formed by a low-pressure CVD method by a method such as solid phase growth or laser annealing, or a method of forming a Si film formed by a plasma CVD method is used. A method of crystallizing by a method such as solid phase growth or laser annealing may be used. The gate insulating film 3 is formed by sputtering using SiO.₂SiO 2 by a method of forming a film or the like, or a low pressure CVD method₂SiO 2 by a method of forming a film or the like, or a normal pressure CVD method₂A method of forming a film or the like, or a combination of a thermal oxidation method and the above-described film forming method may be used. As the thin film used as the gate electrode, in addition to the Si film doped with P, a Si film doped with B or As, a metal thin film such as aluminum or an aluminum alloy or chromium, or molybdenum silicide, tungsten silicide, or titanium silicide. A silicide thin film may be used.
[0078]
Next, as shown in FIG. 11B, the entirety of the p-type TFT 30 forming region in the CMOS driving circuit TFT and the gate electrodes of the n-type TFT 20 and pixel n-type TFT 10 in the CMOS driving circuit TFT. A photoresist 5a is formed on the formation region.
[0079]
Next, as shown in FIG. 11C, using the photoresist 5a, the gate electrode thin film 4 made of Si or the like used as a gate electrode is SF₆Or CF₄Or NF₃Or Cl₂By performing dry etching with a gas capable of realizing isotropic etching mainly composed of, for example, the patterning is performed to be narrower than the photoresist by about 0.3 to 2.0 μm.
[0080]
The following combinations may be used as the gate electrode material for forming the eave structure and the etching material thereof. That is, W, WSi_x, Mo, MoSi_xWhen a metal mainly composed of is used as a gate electrode material, CF₄And CF₄+ O₂When a gas containing Al as a main component and a metal containing Al and Cr as a main component are used as a gate electrode material, Cl is used.₂+ BCl₃When a gas containing Ta as a main component and a metal containing Ta as a main component are used as a gate material, CF is used.₄And CF₄+ O₂When a gas containing Cu as a main component and a metal containing Cu as a main component are used as a gate material, Cl is used.₂+ N₂May be used.
[0081]
Next, as shown in FIG. 12D, an n-type impurity such as P or As is ion-implanted while the photoresist 5a is left. As a result, the n-type source / drain regions 16 and 26 having the offset regions 19 and 29 of 0.3 to 2.0 μm depending on the side etching amount in the previous step with respect to the gate electrodes 14 and 24 are replaced with the n-type TFT 10 for pixels. And the n-type TFT 20 of the TFT for the CMOS drive circuit. At this time, the photoresist 5a on the gate electrodes 14 and 24 serves to prevent impurities due to ion implantation from entering the gate insulating film 3 and the channel regions 12 and 22 under the gate electrodes 14 and 24 of the n-type TFTs 10 and 20. Also fulfills.
[0082]
Next, after removing the photoresist 5a, as shown in FIG. 12E, the n-type TFT 20 and the pixel n-type TFT 10 of the TFT for the CMOS drive circuit are covered with the photoresist 5b, and the TFT of the CMOS drive circuit is removed. After patterning the gate electrode 34 of the p-type TFT 30 using the same photoresist 5b, p-type impurities such as B are ion-implanted while the photoresist 5b is left. Thus, a p-type source / drain region 37 is formed in the p-type TFT of the TFT for the CMOS drive circuit. Also at this time, the photoresist 5b on the gate electrode 34 serves to prevent impurities due to ion implantation from entering the gate electrode 34 of the p-type TFT 30, the gate insulating film 3 under the gate electrode 34, and the channel region. Here, a structure without an offset region is shown as the gate electrode 34 of the p-type TFT 30, but an offset structure by isotropic etching may be used.
[0083]
The above is the manufacturing method of the TFT array according to the present embodiment. With this, the number of steps for forming the pixel n-type TFT having the offset structure and the CMOS driving circuit TFT on the same substrate can be reduced, Reduction of manufacturing cost and high throughput can be realized. Further, by forming the n-type TFT among the TFTs for the CMOS driving circuit to have an offset structure, a TFT for a CMOS driving circuit which can use a high power supply voltage can be provided. According to the present embodiment, unlike the first embodiment, the p-type TFT 30 is masked when the impurity is ion-implanted into the n-type TFT. This has the effect of realizing high throughput.
[0084]
[Example 12]
In the eleventh embodiment, an example in which an n-type TFT is used for a pixel is shown. However, when a p-type TFT is used for a pixel, the p-type TFT of the CMOS driving circuit TFT and the p-type TFT for the pixel are used. By simultaneously forming the TFT and the offset structure, it is possible to provide a TFT for a CMOS drive circuit that can shorten a manufacturing process and can use a high power supply voltage. Further, the TFT array of this embodiment can be manufactured by ion-implanting p-type impurities in the first ion implantation and n-type impurities in the second ion implantation in the manufacturing method shown in the eleventh embodiment.
[0085]
Also, by masking the n-type TFT when p-type impurities are ion-implanted, the amount of impurities such as B implanted into the p-type TFT can be reduced as in the eleventh embodiment, realizing high throughput. There is an effect that can be done.
[0086]
Example 13
In the eleventh embodiment, an offset structure is adopted for the n-type TFT 10 for pixels and the n-type TFT 20 in the CMOS. In this embodiment, an example is shown in which an LDD structure is adopted for these TFTs.
[0087]
Hereinafter, the manufacturing method will be described. In the eleventh embodiment, up to the ion implantation of the n-type impurity shown in FIG. 12 (d), the n-type TFTs 10 and 20 having the offset structure are formed in the same manner as in the eleventh embodiment.
[0088]
Next, after removing the photoresist 5a, an n-type impurity such as P or As is ion-implanted at a low concentration using the gate electrodes 14 and 24 as a mask, as shown in FIG. The acceleration voltage at this time needs to be set so that n-type impurities do not penetrate the gate electrodes 14 and 24 and enter the gate insulating film and the channel regions 12 and 22. At this time, the Si thin film 4 used as the gate electrode remains in the p-type TFT 30 formation region of the CMOS driving circuit TFT, and this serves as a mask, and the n-type impurity penetrates into the channel Si. prevent.
[0089]
Next, as shown in FIG. 13B, the n-type TFT 20 and the pixel n-type TFT 10 in the CMOS are covered with the photoresist 5b, and the gate electrode 34 of the p-type TFT 30 in the CMOS is patterned using the same photoresist 5b. Thereafter, p-type impurities such as B are ion-implanted while the photoresist 5b is left. Thus, a p-type source / drain region 37 is formed in the p-type TFT 30 of the TFT for the CMOS drive circuit.
[0090]
The above is the manufacturing method of the TFT array according to the present embodiment. By this, the number of steps for forming the pixel n-type TFT having the LDD structure and the CMOS driving circuit TFT on the same substrate can be reduced, Reduction of manufacturing cost and high throughput can be realized. Further, by forming the n-type TFT 20 of the TFTs for the CMOS drive circuit to have the same LDD structure as the n-type TFT 10 for the pixels, it is possible to provide a TFT for the CMOS drive circuit that can use a high power supply voltage. Further, in the present embodiment, by adopting the LDD structure, the resistance value of the LDD region when the TFT is turned on can be reduced as compared with the case of the offset region, and the on-current can be improved. The frequency can be improved. Further, unlike the third embodiment, when the LDD structure is formed on the n-type TFT, the p-type TFT 30 is covered with the Si thin film 34, thereby preventing intrusion of impurities such as P into the p-type TFT. Thus, the amount of impurities such as B implanted at the time of ion implantation into the p-type TFT 30 can be reduced, which has the effect of increasing the throughput.
[0091]
[Example 14]
In the thirteenth embodiment, an example in which an n-type TFT is used for a pixel is shown. However, when a p-type TFT is used for a pixel, the p-type TFT in the CMOS driving circuit TFT and the p-type TFT for the pixel are used. By simultaneously forming the TFT and the LDD structure, it is possible to provide a TFT for a CMOS drive circuit that can shorten a manufacturing process and use a high power supply voltage and a drive frequency.
[0092]
In the TFT array of this embodiment, a p-type impurity is implanted at the time of ion implantation of an n-type impurity and an n-type impurity is implanted at the time of ion implantation of a p-type impurity during three times of ion implantation in the manufacturing method shown in the embodiment 13. It can be manufactured by ion implantation.
[0093]
In this embodiment, the same effects as those of the thirteenth embodiment can be obtained.
[0094]
[Example 15]
In the eleventh and thirteenth embodiments, p-type impurities such as B are ion-implanted from directly above in order to form the source / drain regions 37 of the p-type TFT in the TFT for the CMOS drive circuit. . As a method of ion implantation at this time, as shown in FIG. 14, light doping ion implantation from an oblique direction may be performed before or after usual implantation from directly above or the like. As a result, an overlap LDD structure can be formed below the gate electrode, so that the withstand voltage of the drain voltage when a voltage is applied between the source and drain electrodes of the p-type TFT in the TFT for the CMOS drive circuit can be improved. This has the advantage that the power supply voltage of the drive circuit can be increased, for example, the output voltage of the inverter circuit can be improved.
[0095]
[Example 16]
In the eleventh embodiment and the thirteenth embodiment, in order to form the source / drain regions of the n-type TFT in the TFT for the CMOS drive circuit, ion implantation of an n-type impurity such as P or As is carried out from directly above. I have. As a method of ion implantation at this time, as shown in FIG. 15, ion implantation in an oblique direction may be performed before or after usual implantation from directly above or the like.
[0096]
As a result, an overlap LDD structure can be formed below the gate electrode, so that the withstand voltage of the drain voltage when a voltage is applied between the source / drain electrodes of the n-type TFT in the TFT for the CMOS drive circuit can be improved. There is an advantage that the power supply voltage of the drive circuit can be increased, for example, the output voltage of the inverter circuit can be improved.
[0097]
[Example 17]
Embodiments 11 to 16 show examples in which channel doping is not used. However, at least one of the p-type TFT and the n-type TFT of the CMOS driving circuit TFT is provided with a source / source in the channel Si film. The threshold voltage of the TFT can be controlled by ion-implanting an impurity element having a conductivity property opposite to that of the drain region before forming the gate electrode. Thereby, the response characteristics of the TFT for the CMOS drive circuit can be improved.
[0098]
[Example 18]
In each of the above embodiments, the thin film transistor used for the CMOS drive circuit and the pixel portion is formed on an insulating substrate. Generally, in the production of a liquid crystal display, a transparent glass substrate is often used as an insulating substrate. However, in mass production type film forming apparatuses and chemical processing apparatuses used in the semiconductor industry, light is blocked by a non-transparent substrate such as Si using a transmission type sensor using infrared rays or the like for transporting the substrate. It is often the case that the presence or absence of the substrate is determined based on whether or not the substrate is present, and various operations such as detection of the substrate position and movement of the substrate are performed on the substrate. For this reason, when a transparent glass substrate is used, the glass substrate transmits light, and this transmission type sensor cannot be used.
This embodiment is characterized in that a light-shielding process is performed on a glass substrate in order to divert a transparent insulating substrate without modifying a conventional semiconductor device.
[0099]
The method will be described below. As shown in FIG. 16, Mo, MoSix (x = 1-2.5), W, WSix (x = 1-2.5), Ta, TaSix are provided on the back surface of the transparent insulating substrate 100 where no thin film transistor is formed. (X = 1-2.5), at least a light-shielding film 80 made of a refractory metal such as Ti, TiSix (x = 1-2.5), Ni, NiSix (x = 1-2.5) or a silicide thereof. One layer is formed (FIG. 16A). Then, on top of that,₂, Si₃N₄At least one insulating film 90 is formed (FIG. 16B). After the transparent insulating substrate 100 is made non-transparent in this way, a normal thin film transistor manufacturing process is performed. After the end of the process, the light-shielding film 80 and the like are removed from unnecessary places as needed, and an original transparent glass substrate is obtained.
[0100]
As a result, the conventional semiconductor device can be used using the transparent substrate, and the thin film transistor can be manufactured as shown in the above-described embodiments 1 to 17 without modifying the device. Further, in this embodiment, since a high melting point metal or a silicide thereof is used as the light shielding film 80, the light shielding property is excellent. Further, these materials have relatively little adverse effect on the Si-based semiconductor due to contamination or the like.
[0101]
In the above embodiment, the light shielding film 80 is protected by the insulating film 90 after the formation of the light shielding film 80 made of a high melting point metal or a silicide thereof. However, the insulating film 90 may be omitted.
In the above embodiment, the light-shielding treatment is performed on the insulating substrate before the thin-film transistor is manufactured. However, the light-shielding film 80 may be formed and removed at an arbitrary position in the transistor manufacturing process as needed.
In the above embodiment, the light-shielding film 80 is formed on the entire surface. However, if necessary, the light-shielding film 80 may be formed only at a position corresponding to the sensor position.
Further, in the above embodiment, the light-shielding film 80 is formed on the glass substrate surface opposite to the surface on which the thin film transistor is formed. However, the thin film transistor is formed for the purpose of manufacturing a reflective liquid crystal display. Light-shielding film 80 may be formed on the surface of the glass substrate, and may be covered with an insulating film 90 or the like.
In the above embodiment, the case where the transmission type sensor is used has been described. However, the reflection type sensor may be used.
Further, the above embodiment is not limited to the embodiments 1 to 17, and may be applied to a case where a display including a semiconductor circuit, a TFT, or the like is formed on a transparent insulating substrate.
[0102]
【The invention's effect】
According to the active matrix liquid crystal display (AMLCD) of the present invention, since the offset structure or the LDD structure is adopted for one of the n-type and p-type TFTs of the CMOS drive circuit provided on the TFT substrate, the power supply of the CMOS drive circuit is provided. A high power supply voltage can be used, the output voltage of the driving circuit can be improved, the operation area of the switching element TFT in the pixel portion can be expanded, and a high-performance AMLCD can be obtained.
[0103]
Further, according to the method of manufacturing an active matrix liquid crystal display (AMLCD) of the present invention, the TFT forming the offset structure or the LDD structure of the CMOS drive circuit is applied to the same conductive type as the TFT in the pixel portion, and the TFT in the pixel portion is used. Since the TFT of the pixel portion and the TFT of the same conductivity type CMOS drive circuit are formed in the same step, the number of photolithography steps can be reduced by one and the number of ion implantation steps can be reduced by one. In the invention described in the third aspect, the number of etching steps can be reduced by one, and the number of manufacturing steps can be reduced. As a result, the manufacturing cost can be reduced, the throughput can be improved, and an inexpensive AMLCD can be obtained.
[Brief description of the drawings]
FIG. 1 is a view for explaining a manufacturing process of a TFT portion in Example 1 of a method for manufacturing an AMLCD of the present invention.
FIG. 2 is a view for explaining a manufacturing process of a TFT portion in Example 1 of the method for manufacturing an AMLCD of the present invention.
FIG. 3 is an explanatory diagram of one manufacturing process of a TFT portion in Embodiment 2 of the method for manufacturing an AMLCD of the present invention.
FIG. 4 is a diagram for explaining a manufacturing process of a TFT portion according to a third embodiment of the method for manufacturing an AMLCD of the present invention.
FIG. 5 is a diagram for explaining a manufacturing process of a TFT portion in Example 4 of the method for manufacturing an AMLCD of the present invention.
FIG. 6 is a diagram for explaining a manufacturing process of a TFT portion in Example 4 of the method for manufacturing an AMLCD of the present invention.
FIG. 7 is a view for explaining a manufacturing process of a TFT portion in Example 5 of the method for manufacturing an AMLCD of the present invention.
FIG. 8 is a diagram showing a relationship between a field effect mobility (μ) and an offset length before and after a hydrogenation treatment.
FIG. 9 is a diagram for explaining a manufacturing process of a TFT portion in Example 9 of the method for manufacturing an AMLCD of the present invention.
FIG. 10 is a diagram for explaining a manufacturing process of a TFT portion in Example 10 of the method for manufacturing an AMLCD of the present invention.
FIG. 11 is a diagram for explaining a manufacturing process of a TFT portion in Example 11 of the method for manufacturing an AMLCD of the present invention.
FIG. 12 is a diagram for explaining a manufacturing process of a TFT portion in Example 11 of the method for manufacturing an AMLCD of the present invention.
FIG. 13 is a diagram for explaining a manufacturing process of a TFT part in Example 13 of the method for manufacturing an AMLCD of the present invention.
FIG. 14 is a diagram illustrating a manufacturing process of a TFT portion in Example 15 of the method of manufacturing an AMLCD of the present invention.
FIG. 15 is a diagram illustrating a manufacturing process of a TFT portion in Example 16 of the method of manufacturing an AMLCD of the present invention.
FIG. 16 is a diagram illustrating a manufacturing process of a TFT portion in Example 18 of the method of manufacturing an AMLCD of the present invention.
FIG. 17 is a diagram illustrating a manufacturing process of a TFT portion of a conventional AMLCD.
FIG. 18 is a diagram illustrating a manufacturing process of a TFT portion of a conventional AMLCD.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 Insulating substrate, 2 channel semiconductor film, 3 gate insulating film, 4 gate electrode thin film, 5 a, 5 b, 5 c, 5 d photoresist, 10 pixel portion n-type TFT, 14, 24, 34 gate electrode, 16, 26 n-type source / drain regions,
18, 28 LDD region, 20 n-type TFT of CMOS drive circuit, 30 p-type TFT of CMOS drive circuit, 37 p-type source / drain region, 80 light shielding film.

Claims

A TFT substrate on which at least a thin film transistor in a pixel portion as a switching element provided in a matrix and a CMOS driving circuit having a CMOS driving the thin film transistor in the pixel portion are formed over an insulating substrate; A method of manufacturing a drive circuit integrated type active matrix liquid crystal display in which a liquid crystal material is sandwiched by a counter electrode substrate on which electrodes are formed,
The formation of the first conductivity type and the second conductivity type thin film transistor constituting the thin film transistor of the pixel portion and the CMOS is performed by: (a) forming the thin film transistor of the pixel portion and the first conductivity type and the second conductivity type thin film transistor of the CMOS drive circuit; A step of forming a semiconductor film for a channel, a gate insulating film, and a thin film for a gate electrode sequentially on an insulating substrate at a place where the thin film is to be formed, and forming a photoresist thereon to finely process the thin film for a gate electrode,
(B) forming a gate electrode narrower than the photoresist by etching the gate electrode thin film using the photoresist as a mask;
(C) ion-implanting a first-conductivity-type impurity into the source / drain regions at a high concentration using the photoresist as a mask, thereby forming all three types of thin-film transistors into thin-film transistors having a first-conductivity-type offset structure;
(D) After the photoresist is removed, at least the thin film transistor of the pixel portion and the first conductivity type thin film transistor of the CMOS drive circuit are covered with the photoresist, and the second conductivity type impurity is reduced in activation rate after the activation of the first conductivity type impurity. Producing an active matrix liquid crystal display by at least a step of forming a second conductivity type thin film transistor for a CMOS drive circuit by implanting ions above the effective concentration considered.

2. The method according to claim 1 , wherein, instead of the step (d), (e) the first conductivity type impurity is ion-implanted at a low concentration after the photoresist is stripped, and all of the three types of thin film transistors are of the first conductivity type LDD structure. A process of forming a thin film transistor of
(F) At least the formation site of the thin film transistor of the pixel portion and the first conductivity type thin film transistor of the CMOS drive circuit are covered with a photoresist, and the second conductivity type impurity is effective concentration in consideration of the activation rate after the activation of the first conductivity type impurity. A method of manufacturing an active matrix liquid crystal display using the step of forming the second conductivity type thin film transistor for a CMOS drive circuit by ion implantation as described above.

A TFT substrate on which at least a thin film transistor in a pixel portion as a switching element provided in a matrix and a CMOS driving circuit having a CMOS driving the thin film transistor in the pixel portion are formed over an insulating substrate; A method of manufacturing a drive circuit integrated type active matrix liquid crystal display in which a liquid crystal material is sandwiched by a counter electrode substrate on which electrodes are formed,
(1) forming a semiconductor film on an insulating substrate, and forming a gate on the insulating film via a gate insulating film; Forming a thin film for the electrode over the entire surface;
(H) masking the second conductive type thin film transistor forming region in the CMOS driving circuit thin film transistor with a photoresist, and forming the second conductive type thin film transistor on the CMOS driving circuit thin film transistor and the first conductive type thin film transistor in the pixel portion on the first conductive type thin film transistor; Forming a gate electrode narrower than the photoresist by patterning the gate electrode thin film by isotropic etching,
(I) Using the photoresist as a mask, a first conductivity type impurity is ion-implanted into the semiconductor film of the first conductivity type thin film transistor of the thin film transistor for the CMOS drive circuit and the first conductivity type thin film transistor of the pixel portion to form a channel with the channel. Forming source / drain regions having regions offset therebetween;
(J) removing the photoresist;
(K) masking the first conductivity type thin film transistor in the thin film transistor for the CMOS drive circuit and the first conductivity type thin film transistor formation region in the pixel portion with a photoresist, and the gate on the second conductivity type thin film transistor in the thin film transistor for the CMOS drive circuit; Patterning a thin film for an electrode to form a gate electrode;
(L) ion-implanting a second-conductivity-type impurity into the semiconductor film of the second-conductivity-type thin film transistor of the thin film transistor for a CMOS drive circuit using the photoresist as a mask to form source / drain regions. Active matrix liquid crystal display manufacturing method.

Between the steps (j) and (k), (m) the gate electrode is used as a mask to form the first conductive type thin film transistor and the pixel portion first conductive type thin film transistor in the thin film transistor for the CMOS drive circuit in the semiconductor layer. 4. The method of manufacturing an active matrix liquid crystal display according to claim 3, further comprising a step of ion-implanting the first conductivity type impurity at a concentration lower than the concentration of the first conductivity type impurity by ion implantation.

At least one of the first conductive type thin film transistor and the second conductive type thin film transistor constituting the thin film transistor for the CMOS drive circuit is doped at a low concentration with a conductive type impurity element opposite to the source / drain region. The method for producing an active matrix liquid crystal display according to any one of claims 1 , 2 , 3, and 4 .

Claim 1 second conductivity type impurity into the channel semiconductor film of at least the pixel portion of the TFT and the first conductivity type TFT of the CMOS driver circuit is formed by lightly doped, 2, 3, or 4 or 5 2. The method for producing an active matrix liquid crystal display according to item 1 .

In the step (d), (f) or (l) of ion implantation of the second conductivity type impurity into the second conductivity type thin film transistor for the CMOS drive circuit, the incident angle of the second conductivity type impurity is 20 degrees or more. The method for producing an active matrix liquid crystal display according to any one of claims 1 , 2 , 3 , 4 , 5, and 6 , further comprising at least a step of performing tilt-injection.

The gate electrode thin film is formed by forming a Poly-Si film doped with a first conductivity type impurity and then ion-implanting the first conductivity type impurity into a surface of the Poly-Si film, and forming the CMOS. The concentration of the first conductive type impurity doped into the Poly-Si film + the first conductive type ion-implanted with respect to the concentration of the second conductive type impurity ion-implanted to form the second conductive type thin film transistor for the drive circuit. active matrix liquid crystal display method according to claim 1 or claim 2 wherein the concentration of the impurity)> (the concentration of the second conductivity type impurity) is ion-implanted first conductivity type impurity to stand.

In process according to any one of claims 1 to 8, as the insulating substrate, Mo in at least a portion of the transparent substrate, W, Ta, Ti, or a refractory metal or a light shielding film made of the silicide Ni A method of manufacturing an active matrix liquid crystal display in which a thin film transistor is manufactured by using the applied method.