JP3596130B2

JP3596130B2 - Booster circuit, solid-state imaging device equipped with the same

Info

Publication number: JP3596130B2
Application number: JP32296495A
Authority: JP
Inventors: 康人真城; 秀雄野村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-12-12
Filing date: 1995-12-12
Publication date: 2004-12-02
Anticipated expiration: 2015-12-12
Also published as: JPH09163247A

Description

【０００１】
【発明の属する技術分野】
本発明は、昇圧回路、これを搭載した固体撮像装置に関し、特にクロック駆動型の昇圧回路、これを搭載した固体撮像装置に関する。
【０００２】
【従来の技術】
クロック駆動型の昇圧回路の従来例を図１８に示す。同図において、電源１０１の正極側と回路出力端子１０２との間には、ゲート及びドレインが共通接続されたいわゆるダイオード接続のＮチャネル形ＭＯＳＦＥＴ（以下、単にＮＭＯＳトランジスタと称する）Ｍ１０ｎが、電源１０１側から回路出力端子１０２側に向けて順方向に例えば３段直列に接続されている。
【０００３】
１段目のＮＭＯＳトランジスタＭ１０１の出力端Ｎ１１には、３段のインバータ１０３，１０４，１０５で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ１０２の出力端Ｎ１２には、４段のインバータ１０３，１０４，１０６，１０７で順に反転されて供給されるクロックパルスφ２がコンデンサＣ２を介して印加される。なお、クロックパルスφ１とクロックパルスφ２とは互いに逆相となっている。３段目のＮＭＯＳトランジスタＭ１０３の出力端Ｎ１３（回路出力端子１０２）とグランド間には、負荷コンデンサＣＬが接続されている。
【０００４】
次に、上記構成の従来の昇圧回路の定常状態での昇圧動作について、図１９のタイミング波形図を参照しつつ説明する。先ず、クロックパルスφ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１１のゲート及びドレインが電源１０１の正極側に接続されていることから、その出力端Ｎ１１の電圧Ｖ１１は電源電圧ＶｄｄよりもＶｘ１１だけ低くなっている。ここで、Ｖｘ１１はＮＭＯＳトランジスタＭ１０１の閾値電圧Ｖｔｈに起因する電圧降下分である。
【０００５】
この状態において、コンデンサＣ１を介してクロックパルスφ１が入力されると、そのクロックパルスφ１の波高値分だけＮＭＯＳトランジスタＭ１０１の出力端Ｎ１１の電圧Ｖ１１が昇圧される。一方、クロックパルスφ２はクロックパルスφ１と逆相であることから、クロックパルスφ２が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１０２の出力端Ｎ１２の電圧Ｖ１２は、出力端Ｎ１１の電圧Ｖ１１よりもＶｘ１２だけ低くなっている。ここで、Ｖｘ１２はＮＭＯＳトランジスタＭ１０２の閾値電圧Ｖｔｈに起因する電圧降下分である。
【０００６】
この状態において、コンデンサＣ２を介してクロックパルスφ２が入力されると、そのクロックパルスφ２の波高値分だけＮＭＯＳトランジスタＭ１０２の出力端Ｎ１２の電圧Ｖ１２が昇圧される。この出力端Ｎ１２の電圧Ｖ１２は、ＮＭＯＳトランジスタＭ１０３及び負荷コンデンサＣＬによって平滑化され、回路出力端子１０２から昇圧出力電圧Ｖｏｕｔとして導出される。なお、この昇圧出力電圧Ｖｏｕｔは、出力端Ｎ１２の電圧Ｖ１２よりもＶｘ１３だけ低くなっている。ここで、Ｖｘ１３はＮＭＯＳトランジスタＭ１０３の閾値電圧Ｖｔｈに起因する電圧降下分である。
【０００７】
上述したことから明らかなように、クロック駆動型の昇圧回路においては、クロックパルスφ１，φ２の波高値をＶｗとすると、電源電圧Ｖｄｄに対して各段毎に（Ｖｗ−Ｖｘ１ｎ）分ずつ順に昇圧されることにより、昇圧出力電圧Ｖｏｕｔが得られることになる。なお、Ｖｘ１ｎはＭＯＳトランジスタの閾値電圧Ｖｔｈに起因する電圧降下分であることから、閾値電圧Ｖｔｈが大きなエンハンスメント型ＭＯＳトランジスタを用いると、この電圧降下分Ｖｘ１ｎが大きくなる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の昇圧回路では、電源電圧Ｖｄｄが変化したとき、それに応じてクロックパルスφ１，φ２の振幅も変化することになるため、昇圧出力電圧Ｖｏｕｔが大きく変動するという問題点があった。すなわち、図１８に示した３倍昇圧の昇圧回路の場合を例にとると、図２０に示すように、電源電圧ＶｄｄがΔＶｄｄだけ高くなると、クロックパルスφ１，φ２の各振幅もほぼΔＶｄｄだけ大きくなるため、昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔは、約３×ΔＶｄｄとなる。このように、電源電圧Ｖｄｄの変動に伴ってその変動分ΔＶｄｄのほぼ昇圧倍数倍だけ昇圧出力電圧Ｖｏｕｔが大きく変動すると、この昇圧回路の昇圧出力電圧Ｖｏｕｔにて動作しているデバイスや回路の特性に悪影響が発生することになる。
【０００９】
さらにもう１つの問題点として、昇圧出力電圧Ｖｏｕｔがクロック周波数依存性を持つ点が挙げられる。すなわち、図２１に示すように、クロック周波数が高くなると、昇圧出力電圧Ｖｏｕｔは大きくなる（＝負荷電流が小さい場合の正規の昇圧値に近づく）。図２２に、クロック周波数変化時のタイミング波形を示す。この周波数依存は、昇圧回路の電流容量に対して負荷側での消費電流が大きい場合、あるいは同等の場合に起こる。この電流容量は、クロック周波数を高くしたり、ＭＯＳトランジスタのチャネル幅を大きくする（相互コンダクタンスｇ_ｍを上げる）ことにより、大きくすることができる。したがって、負荷側での消費電流に対し十分余裕を持った昇圧回路の構成にすれば、クロック周波数依存は起こらない。
【００１０】
しかしながら、そうするためには、この昇圧回路を構成しているＭＯＳトランジスタやコンデンサ等の回路素子を大きくする必要があるため、この昇圧回路を例えばＣＣＤリニアセンサに用いることを考えると、ＣＣＤリニアセンサのセンサ列や電荷転送レジスタ等と同一の基板（チップ）上に作製する、即ちオンチップ化することが困難な場合も出てくる。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＭＯＳトランジスタやコンデンサ等の回路素子を大きくすることなく、電源電圧やクロック周波数の変動時にも安定した昇圧出力電圧を得ることが可能な昇圧回路、これを搭載した固体撮像装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明による昇圧回路は、電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路において、複数段の一方向性素子の少なくとも１段目がＭＯＳトランジスタからなり、このＭＯＳトランジスタのゲート電圧を制御する制御回路を備え、当該制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記ＭＯＳトランジスタのゲート電圧を制御するコンパレータとを有する構成となっている。
【００１３】
上記構成の昇圧回路において、複数段の一方向性素子の少なくとも１段目をＭＯＳトランジスタで構成し、このＭＯＳトランジスタのゲート電圧を制御することで、昇圧出力電圧はそのゲート電圧に応じて変化する。したがって、電源電圧の変動時やクロック周波数の変動時にそのゲート電圧を適宜コントロールすることで、安定した昇圧出力電圧が得られる。
【００１４】
本発明による他の昇圧回路は、電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路において、クロックパルスの振幅を制御する制御回路を備え、当該制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記クロックパルスの振幅を制御するコンパレータとを有する構成となっている。
【００１５】
上記構成の昇圧回路において、クロックパルスの振幅を制御することで、昇圧出力電圧はその振幅に応じて変化する。したがって、電源電圧の変動時やクロック周波数の変動時にクロックパルスの振幅を適宜コントロールすることで、安定した昇圧出力電圧が得られる。
【００１６】
本発明による固体撮像装置は、電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路を搭載し、この昇圧回路がその昇圧出力電圧を制御する制御回路を有する固体撮像装置において、前記制御回路が、前記昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記昇圧出力電圧を利用するコンパレータとを有する構成となっている。
【００１７】
上記構成の固体撮像装置において、搭載した昇圧回路は、昇圧出力電圧を利用する部分のポテンシャルに基づいて該昇圧出力電圧を制御可能であることから、当該ポテンシャルに追従した形で動作する。その結果、電源電圧が変動したり、クロック周波数が変動しても、その影響を受けることなく安定した昇圧出力電圧が得られる。しかも、昇圧出力電圧を利用する部分のポテンシャルのバラツキに対しても、必要な電圧値の昇圧出力電圧が得られる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００２１】
図１は、本発明の一実施形態を示すブロック図である。図１において、本実施形態に係る昇圧回路の主要部として、外部から昇圧出力電圧Ｖｏｕｔをコントロール可能な構成の昇圧部１が設けられている。この昇圧部１の具体的な回路構成の一例を図２に示す。図２において、電源入力端子１１と回路出力端子１２との間には、例えば３個のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３が電源入力端子１１から回路出力端子１２に向けて直列に接続されている。
【００２２】
すなわち、１段目のＭＯＳトランジスタＭ１のドレインが電源入力端子１１に接続され、ゲートがコントロール端子１３に接続されている。そして、２段目のＮＭＯＳトランジスタＭ２のゲート及びドレインが１段目のＮＭＯＳトランジスタＭ１のソースに接続され、３段目のＮＭＯＳトランジスタＭ３のゲート及びドレインが２段目のＮＭＯＳトランジスタＭ２のソースに接続され、３段目のＮＭＯＳトランジスタＭ３のソースが回路出力端子２に接続されている。また、回路出力端子１２とグランド間には、負荷コンデンサＣＬが接続されている。
【００２３】
１段目のＮＭＯＳトランジスタＭ１の出力端（ソース）Ｎ１には、インバータ１４，１５，１６で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ２の出力端（ソース）Ｎ２には、インバータ１４，１７，１８で順に反転されて供給されるクロックパルスφ２がコンデンサＣ２を介して印加される。なお、クロックパルスφ１とクロックパルスφ２とは互いに逆相となっている。
【００２４】
上記構成の昇圧部１において、コントロール端子１３に電源電圧Ｖｄｄを印加する場合には、図１８の従来回路と同じ３倍昇圧の昇圧回路となるが、コントロール端子１３に印加する電圧Ｖｆｂを変えて初段のＭＯＳトランジスタＭ１のゲート電圧をコントロールすることにより、昇圧出力電圧Ｖｏｕｔを変えることができる。したがって、電源電圧Ｖｄｄの変動時やクロックパルスφ１，φ２の周波数の変動時にコントロール端子１３に印加するコントロール電圧Ｖｆｂを適宜変えることにより、安定した昇圧出力電圧Ｖｏｕｔを得ることが可能となる。
【００２５】
図３に、昇圧出力電圧Ｖｏｕｔの初段ＭＯＳトランジスタＭ１のゲート電圧、即ちコントロール電圧Ｖｆｂに対する依存性を示す。一例として、コントロール電圧Ｖｆｂを０Ｖ〜５Ｖに変化させた場合に、昇圧出力電圧Ｖｏｕｔが８Ｖ〜１２Ｖの範囲でリニアに変化する。
【００２６】
なお、本実施形態では、コントロール電圧Ｖｆｂによって初段ＭＯＳトランジスタＭ１のゲート電圧を変えるとしたが、各段間にＭＯＳトランジスタを挿入して、そのＭＯＳトランジスタのゲート電圧をコントロール電圧Ｖｆｂに応じて制御するようにすることも可能である。また、図４に示すように、初段ＭＯＳトランジスタＭ１をダイオード接続にするとともに、クロックパルスφ１，φ２の少なくとも一方の振幅を制御する振幅制御回路５を設け、コントロール電圧Ｖｆｂによってクロックパルスφ１，φ２の少なくとも一方の振幅を変えることによっても、昇圧出力電圧Ｖｏｕｔをコントロールすることができる。また、コントロール電圧Ｖｆｂによって初段ＭＯＳトランジスタＭ１のゲート電圧とクロックパルスφ１，φ２の振幅の双方を並行して変えるようにすることも可能である。
【００２７】
また、本実施形態では、図２の回路図において、２段目，３段目の一方向性素子として、ダイオード接続のＭＯＳトランジスタＭ２，Ｍ３を用いたが、ＭＯＳトランジスタＭ２，Ｍ３に変えてダイオード素子そのものを用いても良く、同様の作用効果を奏する。なお、図４の回路図においても、２段目，３段目のダイオード接続のＭＯＳトランジスタＭ２，Ｍ３と同様に、初段のダイオード接続のＭＯＳトランジスタＭ１についてもダイオード素子に置換可能であることは勿論である。
【００２８】
再び図１において、ポテンシャル検出回路２は、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルを検出するためのものである。このポテンシャル検出回路２の検出電圧はコンパレータ３の非反転（＋）入力となる。このコンパレータ３は、レベルシフタ４で所定のレベルだけシフトされた昇圧出力電圧Ｖｏｕｔを反転（−）入力とし、このレベルシフトされた昇圧出力電圧Ｖｏｕｔのポテンシャル検出回路２の検出電圧に対する差分をコントロール電圧Ｖｆｂとして昇圧部１のコントロール端子１３に与える。
【００２９】
ポテンシャル検出回路２の具体的な回路構成の一例を図５に示す。図５において、ＭＯＳトランジスタＭ４は、昇圧出力電圧Ｖｏｕｔを利用する部分の近傍の構造を持つダミートランジスタである。このＭＯＳトランジスタＭ４のドレインは電源Ｖｄｄに接続され、そのゲートには所定の電圧Ｖｇが印加される。また、ＭＯＳトランジスタＭ４のソースとグランド間にはＭＯＳトランジスタＭ５が接続され、このＭＯＳトランジスタＭ５のゲートには、電源Ｖｄｄとグランド間に直列に接続されたダイオード接続のＭＯＳトランジスタＭ６，Ｍ７によってバイアス電圧が印加されている。ＭＯＳトランジスタＭ５は、ＭＯＳトランジスタＭ４に微小電流を流す作用をなす。
【００３０】
上記構成のポテンシャル検出回路２においては、ゲート下のポテンシャルに応じたポテンシャル値出力がＭＯＳトランジスタＭ４，Ｍ５のソース・ドレイン共通接続点から導出される。したがって、ＭＯＳトランジスタＭ４が昇圧出力電圧Ｖｏｕｔを利用する部分の近傍の構造を持つことから、ポテンシャル検出回路２のポテンシャル値出力は、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルに対応した値となる。すなわち、このポテンシャル検出回路２によって、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルを検出できる。
【００３１】
図６に、コンパレータ４の具体的な回路構成の一例を示す。図６において、ソースが共通に接続された一対のＭＯＳトランジスタＭ８，Ｍ９によって差動回路が構成され、ＭＯＳトランジスタＭ８のゲートが反転（−）入力端、ＭＯＳトランジスタＭ９のゲートが非反転（＋）入力端となっている。ＭＯＳトランジスタＭ８，Ｍ９の各ドレインと電源Ｖｄｄ間にはカレントミラー回路を構成するＭＯＳトランジスタＭ１０，Ｍ１１が接続されている。また、ＭＯＳトランジスタＭ８，Ｍ９のソース共通接続点とグランド間にはＭＯＳトランジスタＭ１２が接続されている。
【００３２】
このＭＯＳトランジスタＭ１２のゲートには、電源Ｖｄｄとグランド間に直列に接続されたダイオード接続のＭＯＳトランジスタＭ１３，Ｍ１４によってバイアス電圧が印加されている。また、電源Ｖｄｄとグランド間に直列に接続されたＭＯＳトランジスタＭ１５，Ｍ１６によって出力段が構成され、ＭＯＳトランジスタＭ１５のゲートがＭＯＳトランジスタＭ９のドレインに接続されている。このＭＯＳトランジスタ１６のゲートにも、ＭＯＳトランジスタＭ１３，Ｍ１４によってバイアス電圧が印加されている。そして、ＭＯＳトランジスタＭ１５，Ｍ１６のドレイン共通接続点からコンパレータ出力が導出される。
【００３３】
図７に、レベルシフタ４の具体的な回路構成の一例を示す。図７において、電源Ｖｄｄとグランド間にＭＯＳトランジスタＭ１７，Ｍ１８が直列に接続され、ＭＯＳトランジスタＭ１７のゲートが入力端、ＭＯＳトランジスタＭ１７，Ｍ１８のソース・ドレイン共通接続点が出力端となる。ＭＯＳトランジスタＭ１８のゲートには、電源Ｖｄｄとグランド間に直列に接続された抵抗Ｒ１，Ｒ２によってバイアス電圧が印加されている。このレベルシフタ４において、抵抗Ｒ１，Ｒ２の分圧レベルによってシフトレベルが決まり、このレベルだけダウン方向に入力レベルがシフト（シフトダウン）される。
【００３４】
なお、本昇圧回路は、電源電圧Ｖｄｄを昇圧して昇圧出力電圧Ｖｏｕｔを生成するためのものであることから、昇圧出力電圧Ｖｏｕｔは当然電源電圧Ｖｄｄ以上となる。したがって、図７の回路において、実際に回路を構成する上では、昇圧出力電圧Ｖｏｕｔを直接扱うＭＯＳトランジスタＭ１７の部分に多少の変更が必要となる場合が多い。例えば、図８に示すように、ＭＯＳトランジスタＭ１７を強いエンハンスメント型のものにしたり、あるいは、図９に示すように、ＭＯＳトランジスタＭ１７のドレインに電源電圧Ｖｄｄに代えて昇圧出力電圧Ｖｏｕｔを印加するようにする。これにより、昇圧出力電圧Ｖｏｕｔが電源電圧Ｖｄｄ以上であっても、レベルシフタ４は正常に動作可能となる。
【００３５】
上述したように、昇圧部１を昇圧出力電圧Ｖｏｕｔが可変な構成とし、その昇圧出力電圧Ｖｏｕｔをレベルシフタ４で所定のレベルだけレベルシフトした後ポテンシャル検出回路２の検出電圧とコンパレータ３で比較し、その比較出力をコントロール電圧Ｖｆｂとして昇圧部１にフィードバックするようにしたことにより、ポテンシャル検出回路２で検出したポテンシャルにある一定レベル（レベルシフタ４でのシフトレベル）のオフセットを持たせた昇圧出力電圧Ｖｏｕｔを得ることができる。
【００３６】
ここで、ポテンシャル検出回路２で検出するポテンシャルは、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルであることから、電源電圧Ｖｄｄやクロックパルスφ１，φ２の周波数のバラツキに対して、その部分のポテンシャルに追従する形でしか本昇圧回路は動作しない。したがって、電源電圧Ｖｄｄの変動時やクロックパルスφ１，φ２の周波数の変動時にも、安定した昇圧出力電圧Ｖｏｕｔを得ることができる。
【００３７】
本実施形態では、フィードバック系にレベルシフタ４を挿入するとしたが、これを省略することも可能である。レベルシフタ４を省略した場合には、ポテンシャル検出回路２で検出したポテンシャルと同等の昇圧出力電圧Ｖｏｕｔを得ることができる。なお、昇圧出力電圧Ｖｏｕｔに一定レベルのオフセットを持たせる理由については、後述するＣＣＤリニアセンサへの具体的な適用例において説明する。
【００３８】
上述した構成の昇圧回路は、ＣＣＤリニアセンサなどの固体撮像装置に用いられる。図１０に、本発明に係る昇圧回路を搭載した例えばＣＣＤリニアセンサの構成の一例を示す。図１０において、光電変換部（画素）２１が直線状に多数配列されてなるセンサ列２２を有し、その一方側には各光電変換部２１で光電変換された信号電荷を読み出すリードアウトゲート２３およびその読み出した信号電荷を転送するＣＣＤアナログシフトレジスタ２４が設けられ、またその他方側にはシャッターゲート２５およびシャッタードレイン２６が配された構成となっている。
【００３９】
ＣＣＤアナログシフトレジスタ２４は、外部から与えられる逆相のクロックパルスφＨ１，φＨ２によって２相駆動されることで、センサ列２２から読み出された信号電荷を順次転送する。シャッターゲート２５は、外部からシャッターパルスφＳＨＵＴが印加されることで、センサ列２２の各光電変換部１１に蓄積された信号電荷をシャッタードレイン２６に掃き捨てる。ＣＣＤアナログシフトレジスタ２４の転送先の端部には、例えばフローティング・ディフュージョン・アンプ構成の電荷電圧変換部２７が設けられている。この電荷電圧変換部２７は、ＣＣＤアナログシフトレジスタ２４によって転送されてきた信号電荷を信号電圧に変換する。この信号電圧は、バッファ２８を介して外部に出力される。
【００４０】
上記構成のＣＣＤリニアセンサと同一の基板（チップ）上に、先述した本実施形態に係る昇圧回路２９が搭載される。この昇圧回路２９において、クロックパルスφ１，φ２としては、ＣＣＤアナログシフトレジスタ２４用のクロックパルスφＨ１，φＨ２が用いられる。その結果、図２の回路において、クロックパルスφＨ１，φＨ２をクロックパルスφ１，φ２として直接与えれば良いため、昇圧回路１９の回路構成としては、図２におけるインバータ１４〜１８が不要なものとなる。
【００４１】
この昇圧回路２９による昇圧出力電圧Ｖｏｕｔは、例えばシャッタードレイン２６のドレイン電圧として用いられる。図１１に、図１０のＸ‐Ｙ線断面、即ちシャッタードレイン２６の近傍の横方向断面及びそのポテンシャル分布を示す。ここで、昇圧出力電圧Ｖｏｕｔの変動が大きい場合を考えると、設計としては、昇圧出力電圧Ｖｏｕｔが一番低くなってもシャッター動作が正常に行われるように昇圧出力電圧Ｖｏｕｔの電圧値を設定する必要がある。
【００４２】
しかしながら、そうすると逆に、昇圧出力電圧Ｖｏｕｔが高くなったとき、Ｐ型半導体基板の場合には基板‐シャッタードレイン間の耐圧、図１１に示すようにＮ型半導体基板の場合にはＰウェルを介して基板‐シャッタードレイン間のパンチスルーを起こしたりする問題が出てくる。そのため、結局、使用電源電圧範囲や動作周波数範囲を狭く設定せざるを得ず、そのデバイスを使用する側からすれば、非常に使い勝手の悪いデバイスとなってしまう。
【００４３】
一方、昇圧出力電圧Ｖｏｕｔの本来の使用目的から言えば、シャッター動作さえ正常に行えれば良い訳であるから、シャッター動作時のシャッターゲート２５の下のポテンシャルよりもこの昇圧出力電圧Ｖｏｕｔが高ければ良いのである。しかしながら、リニアセンサ用昇圧回路として、図１８に示す従来の昇圧回路を用いた場合には、この従来回路ではＭＯＳトランジスタの特性には依存してもシャッターゲート２５の下のポテンシャルには依存しないため、そのポテンシャルのバラツキを見込んで昇圧出力電圧Ｖｏｕｔを高く設定するか、あるいは当該ポテンシャルを浅く設定する必要が出てきてしまう。これは、設計の自由度を奪ったり、先に述べた耐圧やパンチスルーの問題に帰結する。
【００４４】
ところが、リニアセンサ用昇圧回路として、図１に示す本実施形態に係る昇圧回路を用い、しかもポテンシャル検出回路２ではシャッターゲート２５の下のポテンシャルを検出するようにすることで、シャッターゲート２５の下のポテンシャルに依存した昇圧出力電圧Ｖｏｕｔを生成することができる。すなわち、図５のポテンシャル検出回路２において、ＭＯＳトランジスタＭ４を、昇圧出力電圧Ｖｏｕｔを利用する部分の近傍の構造、即ちシャッターゲート２５の部分の構造を持つダミートランジスタとする。また、このＭＯＳトランジスタＭ４のゲート電圧Ｖｇとして、シャッターパルスφＳＨＵＴのオン電圧Ｖｏｎ（＝Ｖｄｄ）を印加する。
【００４５】
そして、図１において、昇圧出力電圧Ｖｏｕｔをレベルシフタ４で所定のレベルだけシフトダウンした後ポテンシャル検出回路２で検出したシャッターゲート２５の下のポテンシャルとコンパレータ３で比較し、その比較出力をコントロール電圧Ｖｆｂとして昇圧部１にフィードバックすることで、一定レベル（レベルシフタ４でのシフトレベル）のオフセットを持った昇圧出力電圧Ｖｏｕｔ、即ちシャッターゲート２５の下のポテンシャルよりも少し高い電圧値の昇圧出力電圧Ｖｏｕｔを得ることができる。
【００４６】
ここで、昇圧出力電圧Ｖｏｕｔに一定レベルのオフセットを持たせる理由について説明する。一例として、昇圧出力電圧Ｖｏｕｔをレベルシフタ４で１Ｖのレベルシフト（レベルダウン）を行うものとすると、昇圧出力電圧Ｖｏｕｔは、シャッターゲート２５の下のポテンシャルよりも概略１Ｖ高い電圧値となる。このようなフィードバック制御系を実現することにより、シャッターゲート２５の下のポテンシャルのバラツキに対して必ずシャッター動作できる電圧値の昇圧出力電圧Ｖｏｕｔを得ることができる。
【００４７】
また、電源電圧Ｖｄｄやクロックパルスφ１，φ２の周波数のバラツキに対しても、シャッターゲート２５の下のポテンシャルに追従する形での動作しかしないため、安定した昇圧出力電圧Ｖｏｕｔを得ることができる。もちろん、電源電圧Ｖｄｄが高くなり、これに連れてシャッターゲート２５の下のポテンシャルも高くなれば、それに追従して昇圧出力電圧Ｖｏｕｔも大きくなるが、上述したフィードバック制御系の作用により、必要以上に大きくなることがないため、Ｐ型半導体基板の場合の基板‐シャッタードレイン間の耐圧や、Ｎ型半導体基板の場合の基板‐シャッタードレイン間のパンチスルーの問題が起こることはない。
【００４８】
なお、本実施形態に係る昇圧回路をＣＣＤリニアセンサに搭載し、図５のポテンシャル検出回路２のＭＯＳトランジスタＭ４をシャッターゲート２５の部分の構造を持つダミートランジスタとした場合において、このＭＯＳトランジスタＭ４がデプレッション型トランジスタとなることがある。これに対処するために、図１２に示すように、ポテンシャル検出回路２の前段に、ＭＯＳトランジスタＭ４のゲート電圧を所定のレベルだけダウン方向にシフトするレベルシフタ６を挿入する。これにより、ＭＯＳトランジスタＭ４がデプレッション型トランジスタとなることがないため、ポテンシャル検出回路２が正常に動作する。
【００４９】
レベルシフタ６の具体的な回路構成の一例を、ポテンシャル検出回路２と共に図１３に示す。このレベルシフタ６は、例えば抵抗Ｒ３，Ｒ４からなる抵抗分圧の回路構成となっており、シャッターパルスφＳＨＵＴのオン電圧Ｖｏｎと同レベルの電源電圧Ｖｄｄを分圧することによってダウンシフトを行い、そのシフトした電圧をＭＯＳトランジスタＭ４のゲートに印加する。ここで、ＭＯＳトランジスタＭ４のゲートには、シャッターゲート２５の下のポテンシャルがオンとなる電圧を印加するのが理想であるが、本例では、回路動作の点から、例えば２Ｖシフトダウンさせた電圧（Ｖｄｄ−２Ｖ）を印加するものとする。
【００５０】
このように、ポテンシャル検出回路２の前段にレベルシフタ６を挿入した場合には、ポテンシャル検出回路２の検出電圧が、図１の場合に比して２Ｖだけダウンすることから、図１２に示すように、フィードバック系にもその系のレベルを２Ｖだけダウンさせるレベルシフタ７を挿入することが必要となる。このレベルシフタ７としては、レベルシフタ４と同じ回路構成のものを用いることが可能であり、また２つのレベルシフタ４，７を共通に構成し、各回路素子の定数やサイズを適宜選定することによってトータルとして２回路分のレベルシフトを行う回路構成とすることも可能である。
【００５１】
ところで、ＣＣＤリニアセンサには、感度の向上などを図るために、光電変換部が信号電荷の読み出し方向に長いセンサ構造を持つものがある。また、このようなセンサ構造を持つＣＣＤリニアセンサでは、センサ長に起因する読み出し不良による読み出し残像や、シャッター動作の不完全さによるシャッター残像が問題となることから、その対策として、センサ列に関してＣＣＤアナログシフトレジスタ側にシャッター構造を配した構成のものもある。
【００５２】
図１４は、このシャッター構造を持つＣＣＤリニアセンサに本発明に係る昇圧回路を搭載した場合を示す構成図であり、図中、図１０と同等部分には同一符号を付して示してある。図１４において、信号電荷の読み出し方向に長い光電変換部２１が直線状に多数配列されてなるセンサ列２２のＣＣＤアナログシフトレジスタ２４側、即ちリードアウトゲート２３とＣＣＤアナログシフトレジスタ２４との間に、島状のシャッタードレイン３１と、そのセンサ列２２側に設けられたシャッターゲート３２と、その両側に設けられたトランスファーゲート３３ａ，３３ｂからなるシャッター構造が、互いに隣接する一組の光電変換部２１，２１に対して１つずつ設けられた構成となっている。そして、本発明に係る昇圧回路２９がオンチップにて搭載され、その昇圧出力電圧Ｖｏｕｔがシャッタードレイン３１のドレイン電圧として用いられる。
【００５３】
上記構成のＣＣＤリニアセンサにおいて、通常の信号電荷の読み出し時には、各光電変換部２１に蓄積された信号電荷がリードアウトゲート２３及びトランスファーゲート３３ａ，３３ｂを介してＣＣＤアナログシフトレジスタ２４に読み出され、ＣＣＤアナログシフトレジスタ２４によって転送されかつ電荷電圧変換部２７で信号電圧に変換され、その後バッファ２８を介して外部に出力される。一方、シャッター動作時には、隣り合う２画素分の光電変換部２１に蓄積された信号電荷は、シャッターゲート３２を介してシャッタードレイン３１に掃き出されることになる。
【００５４】
なお、上記各実施形態に係るＣＣＤリニアセンサにおいては、昇圧回路２９の昇圧出力電圧Ｖｏｕｔをシャッタードレイン２６，３１のドレイン電圧として利用するとしたが、これに限定されるものではなく、例えば図１５に示すように、フローティング・ディフュージョン（ＦＤ）３４、リセットゲート（ＲＧ）３５及びリセットドレイン（ＲＤ）３６からなるフローティング・ディフュージョン・アンプ構成の電荷電圧変換部２７において、リセットドレイン（ＲＤ）３６のドレイン電圧Ｖｄとして用いることも可能である。
【００５５】
以上説明した本発明に係る昇圧回路２９を搭載したＣＣＤリニアセンサは、商品等の媒体に付されたバーコード情報を読み取って２値化情報として出力するバーコードリーダのイメージセンサや、オートフォーカス機能を備えたカメラのＡＦ（ＡｕｔｏｍａｔｉｃＦｏｃｕｓｓｉｎｇ）センサなどに用いられる。特に、ＣＣＤリニアセンサが昇圧回路をオンチップにて搭載していることから、低電圧の電源に対応できるため、バッテリ駆動型のバーコードリーダやカメラに最適なものとなる。以下、上記構成のＣＣＤリニアセンサを用いたバッテリ駆動型のバーコードリーダ及びカメラの具体的な構成について説明する。
【００５６】
図１６は、本発明に係るバッテリ駆動型バーコードリーダの一例を示す構成図である。図１６において、商品等の媒体４１に付されたバーコード（図示せず）は光源４２によって照射され、その反射光がレンズ等の光学系４３を介してＣＣＤリニアセンサ４４の受光面に入射することによって読み取られる。ＣＣＤリニアセンサ４４としては、上記各実施形態に係る昇圧回路をオンチップにて搭載したＣＣＤリニアセンサが用いられる。このＣＣＤリニアセンサ４４における信号電荷の読み出し、転送、電子シャッター等の各動作は、タイミングジェネレータ４５からの各種タイミング信号に基づいて行われる。
【００５７】
ＣＣＤリニアセンサ４４の出力は、２値化回路４６に供給される。２値化回路４６においては、太さの異なる線の組み合わせを２値化情報として取り出し、この２値化情報をバーコード情報として検出する処理が行われる。この２値化処理には、一例として、コンパレータにてＣＣＤリニアセンサ４４の出力電圧を所定のスレッショールド電圧と比較しつつ２値化情報を得る方法が採られる。この２値化された信号は、デコーダ４７でデコードされて最終的な読み取り情報として出力される。
【００５８】
このように、本発明に係る昇圧回路を搭載したＣＣＤリニアセンサ４４を用いたことにより、当該昇圧回路において電源電圧の変動時やクロック周波数の変動時にもほぼ安定した昇圧出力電圧Ｖｏｕｔを得ることができるとともに、この昇圧出力電圧Ｖｏｕｔを使用する部分のポテンシャルのバラツキにも強いものとなるため、バッテリ電源でも十分に動作でき、しかもバッテリ電源のさらに低電圧化にも対処可能なバッテリ駆動型バーコードリーダを提供できることになる。
【００５９】
図１７は、オートフォーカス機能を備えた本発明に係るバッテリ駆動型カメラの一例を示す構成図である。図１７において、カメラ本体５１内には、ＡＦセンサとしてのＣＣＤリニアセンサ５２、その出力信号のピーク値を検出し、これをホールドするピークホールド回路５３及びＣＣＤリニアセンサ５２を駆動するための各種のタイミング信号を発生するタイミングジェネレータ５４などが内蔵されている。
【００６０】
また、外部回路として、ピークホールド回路５３からのピークホールド出力ＰＨｏｕｔに基づいてタイミングジェネレータ５４のタイミングを制御することによって露光時間を調整する露光調整回路５５と、そのままピークホールド回路５３からそのまま出力されるＣＣＤリニアセンサ５２の信号出力ＣＣＤｏｕｔに基づいてフォーカスずれ量を算出する演算回路５６と、この演算回路５６から出力されるフォーカスずれ量に基づいてレンズ５７をその光軸方向に移動させることによってフォーカス調整を行うＡＦ制御回路５８とが設けられている。
【００６１】
このように、本発明に係る昇圧回路を搭載したＣＣＤリニアセンサ５２を用いたことにより、当該昇圧回路において電源電圧の変動時やクロック周波数の変動時にもほぼ安定した昇圧出力電圧Ｖｏｕｔを得ることができるとともに、この昇圧出力電圧Ｖｏｕｔを使用する部分のポテンシャルのバラツキにも強いものとなるため、バッテリ電源でも十分に動作でき、しかもバッテリ電源のさらに低電圧化にも対処可能なオートフォーカス機能を備えたバッテリ駆動型カメラを提供できることになる。
【００６２】
【発明の効果】
以上説明したように、本発明によるクロック駆動型昇圧回路においては、複数段の一方向性素子の少なくとも１段目をＭＯＳトランジスタで構成し、このＭＯＳトランジスタのゲート電圧を制御する制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記ＭＯＳトランジスタのゲート電圧を制御するコンパレータとを有する構成としたことにより、昇圧出力電圧がそのゲート電圧に応じて変化可能となるため、電源電圧の変動時やクロック周波数の変動時にそのゲート電圧を適宜コントロールすることで、安定した昇圧出力電圧を得ることができる。
【００６３】
本発明による他のクロック駆動型昇圧回路においては、クロックパルスの振幅を制御する制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記クロックパルスの振幅を制御するコンパレータとを有する構成としたことにより、昇圧出力電圧がそのクロックパルスの振幅に応じて変化可能となるため、電源電圧の変動時やクロック周波数の変動時にそのクロックパルスの振幅を適宜コントロールすることで、安定した昇圧出力電圧を得ることができる。
【００６４】
また、本発明による固体撮像装置においては、昇圧出力電圧を利用する部分のポテンシャルに基づいて該昇圧出力電圧を制御する制御回路を有する昇圧回路を搭載し、この制御回路が、前記昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記昇圧出力電圧を利用するコンパレータとを有し、前記昇圧回路が昇圧出力電圧を利用する部分のポテンシャルに追従した形で動作するので、電源電圧が変動したり、クロック周波数が変動しても、その影響を受けることなく安定した昇圧出力電圧を得ることができるとともに、昇圧出力電圧を利用する部分のポテンシャルのバラツキに対しても、必要な電圧値の昇圧出力電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】昇圧部の回路構成の一例を示す回路図である。
【図３】昇圧出力電圧のコントロール電圧に対する依存性を示す特性図である。
【図４】昇圧部の回路構成の他の例を示す回路図である。
【図５】ポテンシャル検出回路の回路構成の一例を示す回路図である。
【図６】コンパレータの回路構成の一例を示す回路図である。
【図７】レベルシフタの回路構成の一例を示す回路図である。
【図８】レベルシフタの回路構成の他の例を示す回路図である。
【図９】レベルシフタの回路構成のさらに他の例を示す回路図である。
【図１０】本発明に係るリニアセンサの一例を示す構成図である。
【図１１】図１０のＸ‐Ｙ線断面図及びそのポテンシャル図である。
【図１２】本発明の他の実施形態を示すブロック図である。
【図１３】他の実施形態の具体的な回路構成を示す回路図である。
【図１４】本発明に係るリニアセンサの他の例を示す構成図である。
【図１５】本発明の他の適用例を示す構成図である。
【図１６】本発明に係るバーコードリーダの一例を示す構成図である。
【図１７】本発明に係るカメラの一例を示す構成図である。
【図１８】従来例を示す回路図である。
【図１９】定常状態でのタイミング波形図である。
【図２０】従来例における電源変動時のタイミング波形図である。
【図２１】従来例のクロック周波数依存性を示す特性図である。
【図２２】従来例におけるクロック周波数変化時のタイミング波形図である。
【符号の説明】
１昇圧部
２ポテンシャル検出回路
３コンパレータ
４，６，７レベルシフタ
２１光電変換部
２２センサ列
２３リードアウトゲート
２４ＣＣＤアナログシフトレジスタ
２５シャッターゲート
２６シャッタードレイン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a booster circuit and a solid-state imaging device equipped with the booster circuit. In place In particular, a clock-driven booster circuit and a solid-state In place Related.
[0002]
[Prior art]
FIG. 18 shows a conventional example of a clock drive type booster circuit. In the figure, between a positive electrode side of a power supply 101 and a circuit output terminal 102, a so-called diode-connected N-channel MOSFET (hereinafter simply referred to as an NMOS transistor) M10n having a gate and a drain commonly connected is connected to a power supply 101. For example, three stages are connected in series in the forward direction from the side toward the circuit output terminal 102 side.
[0003]
To the output terminal N11 of the first-stage NMOS transistor M101, a clock pulse φ1 that is sequentially inverted and supplied by the three-stage inverters 103, 104, and 105 is applied via a capacitor C1. On the other hand, the output terminal N12 of the second-stage NMOS transistor M102 is supplied with a clock pulse φ2 which is sequentially inverted and supplied by the four-stage inverters 103, 104, 106, 107 via the capacitor C2. Note that the clock pulse φ1 and the clock pulse φ2 have phases opposite to each other. A load capacitor CL is connected between the output terminal N13 (circuit output terminal 102) of the third-stage NMOS transistor M103 and the ground.
[0004]
Next, a boosting operation in a steady state of the conventional boosting circuit having the above configuration will be described with reference to a timing waveform diagram of FIG. First, when the clock pulse φ1 is at the “L” level, since the gate and the drain of the NMOS transistor M11 are connected to the positive electrode side of the power supply 101, the voltage V11 at the output terminal N11 is Vx11 higher than the power supply voltage Vdd. It is lower. Here, Vx11 is a voltage drop caused by the threshold voltage Vth of the NMOS transistor M101.
[0005]
In this state, when the clock pulse φ1 is input via the capacitor C1, the voltage V11 at the output terminal N11 of the NMOS transistor M101 is boosted by the peak value of the clock pulse φ1. On the other hand, since the clock pulse φ2 has an opposite phase to the clock pulse φ1, when the clock pulse φ2 is at the “L” level, the voltage V12 at the output terminal N12 of the NMOS transistor M102 is Vx12 higher than the voltage V11 at the output terminal N11. Only lower. Here, Vx12 is a voltage drop caused by the threshold voltage Vth of the NMOS transistor M102.
[0006]
In this state, when the clock pulse φ2 is input via the capacitor C2, the voltage V12 at the output terminal N12 of the NMOS transistor M102 is boosted by the peak value of the clock pulse φ2. The voltage V12 at the output terminal N12 is smoothed by the NMOS transistor M103 and the load capacitor CL, and is derived from the circuit output terminal 102 as the boosted output voltage Vout. The boosted output voltage Vout is lower than the voltage V12 at the output terminal N12 by Vx13. Here, Vx13 is a voltage drop caused by the threshold voltage Vth of the NMOS transistor M103.
[0007]
As is apparent from the above description, in the clock-driven booster circuit, when the peak values of the clock pulses φ1 and φ2 are Vw, the power supply voltage Vdd is boosted by (Vw−Vx1n) for each stage. As a result, the boosted output voltage Vout is obtained. Note that Vx1n is a voltage drop due to the threshold voltage Vth of the MOS transistor. Therefore, when an enhancement type MOS transistor having a large threshold voltage Vth is used, the voltage drop Vx1n becomes large.
[0008]
[Problems to be solved by the invention]
However, in the conventional booster circuit having the above configuration, when the power supply voltage Vdd changes, the amplitudes of the clock pulses φ1 and φ2 also change accordingly, so that there is a problem that the boosted output voltage Vout greatly changes. Was. That is, taking the case of the booster circuit of triple boosting shown in FIG. 18 as an example, as shown in FIG. 20, when the power supply voltage Vdd increases by ΔVdd, the amplitudes of the clock pulses φ1 and φ2 also increase by approximately ΔVdd. Therefore, the variation ΔVout of the boosted output voltage Vout is about 3 × ΔVdd. As described above, when the boosted output voltage Vout greatly fluctuates by a substantially multiple of the fluctuation ΔVdd with the fluctuation of the power supply voltage Vdd, the characteristics of devices and circuits operating at the boosted output voltage Vout of the booster circuit Will have an adverse effect.
[0009]
Still another problem is that the boosted output voltage Vout has a clock frequency dependency. That is, as shown in FIG. 21, as the clock frequency increases, the boosted output voltage Vout increases (= approaches the normal boosted value when the load current is small). FIG. 22 shows a timing waveform when the clock frequency changes. This frequency dependence occurs when the current consumption on the load side is greater than or equal to the current capacity of the booster circuit. This current capacity increases the clock frequency and the channel width of the MOS transistor (the mutual conductance g _m ) Can be increased. Therefore, if the booster circuit is configured to have a sufficient margin for the current consumption on the load side, the clock frequency dependency does not occur.
[0010]
However, in order to do so, it is necessary to increase the size of circuit elements such as MOS transistors and capacitors constituting the booster circuit. Therefore, considering that this booster circuit is used for, for example, a CCD linear sensor, In some cases, it is difficult to manufacture the sensor array and the charge transfer register on the same substrate (chip), that is, to make it on-chip.
[0011]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide a boosted output voltage that is stable even when a power supply voltage or a clock frequency fluctuates without increasing the size of circuit elements such as MOS transistors and capacitors. Circuit, which can obtain an image, and a solid-state imaging device equipped with the circuit. Place To provide.
[0012]
[Means for Solving the Problems]
In the booster circuit according to the present invention, between the power supply and the circuit output terminal, a plurality of unidirectional elements are connected in series in a forward direction from the power supply side to the circuit output terminal side, and a capacitor is provided between each stage. Clock pulse is applied In a booster circuit A control circuit for controlling a gate voltage of the MOS transistor at least in a first stage of the plurality of unidirectional elements; A control circuit for comparing the detection voltage of the potential detection circuit and the boosted output voltage with a potential detection circuit for detecting a potential of a portion using the boosted output voltage, and based on the comparison output, Having a comparator for controlling the gate voltage It has a configuration.
[0013]
In the booster circuit having the above configuration, at least the first stage of the plurality of unidirectional elements is formed of a MOS transistor, and by controlling the gate voltage of the MOS transistor, the boosted output voltage changes according to the gate voltage. . Therefore, a stable boosted output voltage can be obtained by appropriately controlling the gate voltage when the power supply voltage changes or the clock frequency changes.
[0014]
In another booster circuit according to the present invention, a unidirectional element is connected in series in a forward direction from a power supply side to a circuit output terminal side between a power supply and a circuit output terminal, and a capacitor is provided between each stage. Clock pulse is applied via In a booster circuit Equipped with a control circuit for controlling the amplitude of the clock pulse A control circuit for comparing the detected voltage of the potential detection circuit with the boosted output voltage and a potential detection circuit for detecting the potential of a portion using the boosted output voltage, and based on the comparison output, Having a comparator for controlling the amplitude It has a configuration.
[0015]
In the booster circuit having the above configuration, by controlling the amplitude of the clock pulse, the boosted output voltage changes according to the amplitude. Therefore, a stable boosted output voltage can be obtained by appropriately controlling the amplitude of the clock pulse when the power supply voltage changes or the clock frequency changes.
[0016]
In the solid-state imaging device according to the present invention, a unidirectional element is serially connected in a plurality of stages in a forward direction from a power supply side to a circuit output terminal side between a power supply and a circuit output terminal, and a capacitor is provided between each stage. Clock pulse is applied through Rise The booster circuit has a booster output voltage. In a solid-state imaging device having a control circuit for controlling, the control circuit compares a potential detection circuit for detecting a potential of a portion using the boosted output voltage with a detected voltage of the potential detection circuit and the boosted output voltage. A comparator that uses the boosted output voltage based on the comparison output. Is provided.
[0017]
In the solid-state imaging device having the above configuration, the mounted booster circuit can control the boosted output voltage based on the potential of the portion that uses the boosted output voltage, and thus operates in a form following the potential. As a result, even if the power supply voltage fluctuates or the clock frequency fluctuates, a stable boosted output voltage can be obtained without being affected by the fluctuation. In addition, a boosted output voltage having a required voltage value can be obtained even with respect to a variation in the potential of a portion using the boosted output voltage.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0021]
FIG. 1 is a block diagram showing one embodiment of the present invention. In FIG. 1, a booster 1 having a configuration capable of externally controlling a boosted output voltage Vout is provided as a main part of the booster circuit according to the present embodiment. FIG. 2 shows an example of a specific circuit configuration of the booster 1. In FIG. 2, for example, three MOS transistors M1, M2, and M3 are connected in series from the power input terminal 11 to the circuit output terminal 12 between the power input terminal 11 and the circuit output terminal 12.
[0022]
That is, the drain of the first-stage MOS transistor M1 is connected to the power input terminal 11, and the gate is connected to the control terminal 13. The gate and drain of the second-stage NMOS transistor M2 are connected to the source of the first-stage NMOS transistor M1, and the gate and drain of the third-stage NMOS transistor M3 are connected to the source of the second-stage NMOS transistor M2. The source of the third-stage NMOS transistor M3 is connected to the circuit output terminal 2. Further, a load capacitor CL is connected between the circuit output terminal 12 and the ground.
[0023]
To the output terminal (source) N1 of the first-stage NMOS transistor M1, a clock pulse φ1 which is sequentially inverted and supplied by the inverters 14, 15, 16 is applied via the capacitor C1. On the other hand, the output terminal (source) N2 of the second-stage NMOS transistor M2 is supplied with a clock pulse φ2 which is inverted and supplied in order by the inverters 14, 17, 18 via the capacitor C2. Note that the clock pulse φ1 and the clock pulse φ2 have phases opposite to each other.
[0024]
When the power supply voltage Vdd is applied to the control terminal 13 in the booster unit 1 having the above configuration, the booster circuit is a triple booster circuit similar to the conventional circuit of FIG. 18, but the voltage Vfb applied to the control terminal 13 is changed. By controlling the gate voltage of the first-stage MOS transistor M1, the boosted output voltage Vout can be changed. Therefore, a stable boosted output voltage Vout can be obtained by appropriately changing the control voltage Vfb applied to the control terminal 13 when the power supply voltage Vdd changes or the clock pulses φ1 and φ2 change in frequency.
[0025]
FIG. 3 shows the dependency of the boosted output voltage Vout on the gate voltage of the first-stage MOS transistor M1, that is, the control voltage Vfb. As an example, when the control voltage Vfb is changed from 0V to 5V, the boosted output voltage Vout changes linearly in the range of 8V to 12V.
[0026]
In the present embodiment, the gate voltage of the first-stage MOS transistor M1 is changed by the control voltage Vfb. However, a MOS transistor is inserted between each stage, and the gate voltage of the MOS transistor is controlled according to the control voltage Vfb. It is also possible to do so. As shown in FIG. 4, the first-stage MOS transistor M1 is diode-connected, and an amplitude control circuit 5 for controlling the amplitude of at least one of the clock pulses φ1 and φ2 is provided. The boosted output voltage Vout can also be controlled by changing at least one of the amplitudes. Further, both the gate voltage of the first-stage MOS transistor M1 and the amplitudes of the clock pulses φ1 and φ2 can be changed in parallel by the control voltage Vfb.
[0027]
Further, in the present embodiment, the diode-connected MOS transistors M2 and M3 are used as the second and third-stage unidirectional elements in the circuit diagram of FIG. 2, but the MOS transistors M2 and M3 are replaced with the diode transistors. The element itself may be used, and the same effect is obtained. In the circuit diagram of FIG. 4 as well, like the diode-connected MOS transistors M2 and M3 of the second and third stages, the first-stage diode-connected MOS transistor M1 can of course be replaced with a diode element. It is.
[0028]
Referring again to FIG. 1, the potential detection circuit 2 detects a potential of a portion using the boosted output voltage Vout. The detection voltage of the potential detection circuit 2 becomes a non-inverting (+) input of the comparator 3. The comparator 3 takes the boosted output voltage Vout shifted by a predetermined level by the level shifter 4 as an inverting (-) input, and determines the difference between the level-shifted boosted output voltage Vout and the detection voltage of the potential detection circuit 2 as the control voltage Vfb. To the control terminal 13 of the booster 1.
[0029]
An example of a specific circuit configuration of the potential detection circuit 2 is shown in FIG. In FIG. 5, a MOS transistor M4 is a dummy transistor having a structure near a portion using the boosted output voltage Vout. The drain of the MOS transistor M4 is connected to the power supply Vdd, and a predetermined voltage Vg is applied to its gate. A MOS transistor M5 is connected between the source of the MOS transistor M4 and the ground. A bias voltage is applied to the gate of the MOS transistor M5 by diode-connected MOS transistors M6 and M7 connected in series between the power supply Vdd and the ground. Is applied. The MOS transistor M5 has a function of flowing a small current to the MOS transistor M4.
[0030]
In the potential detection circuit 2 having the above configuration, a potential value output corresponding to the potential below the gate is derived from the common source / drain connection point of the MOS transistors M4 and M5. Therefore, since the MOS transistor M4 has a structure near the portion using the boosted output voltage Vout, the potential value output of the potential detection circuit 2 has a value corresponding to the potential of the portion using the boosted output voltage Vout. That is, the potential detecting circuit 2 can detect the potential of the portion using the boosted output voltage Vout.
[0031]
FIG. 6 shows an example of a specific circuit configuration of the comparator 4. In FIG. 6, a differential circuit is formed by a pair of MOS transistors M8 and M9 whose sources are connected in common. The gate of the MOS transistor M8 has an inverted (-) input terminal, and the gate of the MOS transistor M9 has a non-inverted (+). Input end. MOS transistors M10 and M11 forming a current mirror circuit are connected between the drains of the MOS transistors M8 and M9 and the power supply Vdd. A MOS transistor M12 is connected between the common connection point of the sources of the MOS transistors M8 and M9 and the ground.
[0032]
A bias voltage is applied to the gate of the MOS transistor M12 by diode-connected MOS transistors M13 and M14 connected in series between the power supply Vdd and the ground. An output stage is constituted by MOS transistors M15 and M16 connected in series between the power supply Vdd and the ground, and the gate of the MOS transistor M15 is connected to the drain of the MOS transistor M9. A bias voltage is also applied to the gate of the MOS transistor 16 by the MOS transistors M13 and M14. Then, a comparator output is derived from the common drain connection point of the MOS transistors M15 and M16.
[0033]
FIG. 7 shows an example of a specific circuit configuration of the level shifter 4. In FIG. 7, MOS transistors M17 and M18 are connected in series between a power supply Vdd and the ground. The gate of the MOS transistor M17 is an input terminal, and the common connection point between the source and drain of the MOS transistors M17 and M18 is an output terminal. A bias voltage is applied to the gate of the MOS transistor M18 by resistors R1 and R2 connected in series between the power supply Vdd and the ground. In the level shifter 4, the shift level is determined by the voltage division level of the resistors R1 and R2, and the input level is shifted (shifted down) in the down direction by this level.
[0034]
It should be noted that this booster circuit is for generating the boosted output voltage Vout by boosting the power supply voltage Vdd, and therefore the boosted output voltage Vout is naturally higher than the power supply voltage Vdd. Therefore, in the circuit of FIG. 7, when actually configuring the circuit, it is often necessary to slightly change the portion of the MOS transistor M17 that directly handles the boosted output voltage Vout. For example, as shown in FIG. 8, the MOS transistor M17 may be of a strong enhancement type, or as shown in FIG. 9, a boosted output voltage Vout may be applied to the drain of the MOS transistor M17 instead of the power supply voltage Vdd. To Thus, even if the boosted output voltage Vout is equal to or higher than the power supply voltage Vdd, the level shifter 4 can operate normally.
[0035]
As described above, the booster 1 has a configuration in which the boosted output voltage Vout is variable. After the boosted output voltage Vout is level-shifted by a predetermined level by the level shifter 4, the detected voltage of the potential detecting circuit 2 is compared with the comparator 3, Since the comparison output is fed back to the booster 1 as the control voltage Vfb, the boosted output voltage Vout having a certain level (shift level in the level shifter 4) offset of the potential detected by the potential detection circuit 2 is provided. Can be obtained.
[0036]
Here, since the potential detected by the potential detection circuit 2 is a potential of a portion using the boosted output voltage Vout, the potential of the portion is not affected by variations in the power supply voltage Vdd or the frequency of the clock pulses φ1 and φ2. The booster circuit operates only in a manner that follows. Therefore, even when the power supply voltage Vdd fluctuates or the frequency of the clock pulses φ1 and φ2 fluctuates, a stable boosted output voltage Vout can be obtained.
[0037]
In the present embodiment, the level shifter 4 is inserted in the feedback system. However, this can be omitted. When the level shifter 4 is omitted, a boosted output voltage Vout equivalent to the potential detected by the potential detection circuit 2 can be obtained. The reason why the boosted output voltage Vout has a certain level of offset will be described in a specific application example to a CCD linear sensor described later.
[0038]
The booster circuit having the above-described configuration is used for a solid-state imaging device such as a CCD linear sensor. FIG. 10 shows an example of the configuration of, for example, a CCD linear sensor equipped with the booster circuit according to the present invention. In FIG. 10, a sensor row 22 in which a large number of photoelectric conversion units (pixels) 21 are linearly arranged is provided, and a lead-out gate 23 for reading out signal charges photoelectrically converted by each photoelectric conversion unit 21 is provided on one side thereof. And a CCD analog shift register 24 for transferring the read signal charges, and a shutter gate 25 and a shutter drain 26 on the other side.
[0039]
The CCD analog shift register 24 sequentially transfers signal charges read from the sensor array 22 by being driven in two phases by clock pulses φH1 and φH2 having opposite phases supplied from the outside. When a shutter pulse φSHUT is applied from the outside, the shutter gate 25 sweeps out signal charges accumulated in each photoelectric conversion unit 11 of the sensor array 22 to a shutter drain 26. At the end of the transfer destination of the CCD analog shift register 24, for example, a charge-voltage converter 27 having a floating diffusion amplifier configuration is provided. The charge-voltage converter 27 converts the signal charges transferred by the CCD analog shift register 24 into signal voltages. This signal voltage is output to the outside via the buffer 28.
[0040]
The booster circuit 29 according to the above-described embodiment is mounted on the same substrate (chip) as the CCD linear sensor having the above configuration. In the booster circuit 29, clock pulses φH1 and φH2 for the CCD analog shift register 24 are used as the clock pulses φ1 and φ2. As a result, in the circuit of FIG. 2, since the clock pulses φH1 and φH2 may be directly applied as the clock pulses φ1 and φ2, the inverters 14 to 18 in FIG.
[0041]
The boosted output voltage Vout by the booster circuit 29 is used, for example, as a drain voltage of the shutter drain 26. FIG. 11 shows a cross section taken along the line XY of FIG. 10, that is, a cross section in the vicinity of the shutter drain 26 and its potential distribution. Here, considering the case where the fluctuation of the boosted output voltage Vout is large, the voltage value of the boosted output voltage Vout is set so that the shutter operation is normally performed even if the boosted output voltage Vout becomes the lowest. There is a need.
[0042]
However, conversely, when the boosted output voltage Vout increases, the breakdown voltage between the substrate and the shutter drain in the case of the P-type semiconductor substrate, and through the P-well in the case of the N-type semiconductor substrate as shown in FIG. Therefore, there arises a problem that punch-through occurs between the substrate and the shutter drain. As a result, the power supply voltage range and the operating frequency range must be set narrower, which makes the device extremely inconvenient to use.
[0043]
On the other hand, from the original purpose of using the boosted output voltage Vout, it is sufficient that only the shutter operation can be performed normally. Therefore, if the boosted output voltage Vout is higher than the potential under the shutter gate 25 during the shutter operation, It is good. However, when the conventional booster circuit shown in FIG. 18 is used as the booster circuit for the linear sensor, the conventional circuit depends on the characteristics of the MOS transistor but does not depend on the potential below the shutter gate 25. Therefore, it is necessary to set the boosted output voltage Vout high in consideration of the variation in the potential or to set the potential to be shallow. This results in the loss of design freedom and the above-mentioned problems of withstand voltage and punch-through.
[0044]
However, the booster circuit according to the present embodiment shown in FIG. 1 is used as the booster circuit for the linear sensor, and the potential detection circuit 2 detects the potential below the shutter gate 25 so that the potential under the shutter gate 25 is reduced. Can generate a boosted output voltage Vout depending on the potential of Vout. That is, in the potential detection circuit 2 of FIG. 5, the MOS transistor M4 is a dummy transistor having a structure near a portion using the boosted output voltage Vout, that is, a structure of the shutter gate 25 portion. Further, the ON voltage Von (= Vdd) of the shutter pulse φSHUT is applied as the gate voltage Vg of the MOS transistor M4.
[0045]
In FIG. 1, after the boosted output voltage Vout is shifted down by a predetermined level by the level shifter 4, the potential under the shutter gate 25 detected by the potential detection circuit 2 is compared by the comparator 3, and the comparison output is compared with the control voltage Vfb. As a result, the boosted output voltage Vout having an offset of a fixed level (shift level in the level shifter 4), that is, the boosted output voltage Vout having a voltage value slightly higher than the potential under the shutter gate 25, is output. Obtainable.
[0046]
Here, the reason why the boosted output voltage Vout has a certain level of offset will be described. As an example, assuming that the boosted output voltage Vout is subjected to a level shift (level down) of 1 V by the level shifter 4, the boosted output voltage Vout has a voltage value approximately 1 V higher than the potential below the shutter gate 25. By realizing such a feedback control system, it is possible to obtain a boosted output voltage Vout of a voltage value that can always perform the shutter operation with respect to the variation in the potential under the shutter gate 25.
[0047]
Further, even with respect to variations in the power supply voltage Vdd and the frequency of the clock pulses φ1 and φ2, the operation only follows the potential under the shutter gate 25, so that a stable boosted output voltage Vout can be obtained. Of course, if the power supply voltage Vdd increases and the potential under the shutter gate 25 increases accordingly, the boosted output voltage Vout also increases accordingly. Since there is no increase, there is no problem of a breakdown voltage between the substrate and the shutter drain in the case of the P-type semiconductor substrate and a problem of punch-through between the substrate and the shutter drain in the case of the N-type semiconductor substrate.
[0048]
When the booster circuit according to the present embodiment is mounted on a CCD linear sensor and the MOS transistor M4 of the potential detection circuit 2 in FIG. 5 is a dummy transistor having the structure of the shutter gate 25, this MOS transistor M4 It may be a depletion type transistor. In order to cope with this, as shown in FIG. 12, a level shifter 6 for shifting the gate voltage of the MOS transistor M4 downward by a predetermined level is inserted before the potential detection circuit 2. As a result, the MOS transistor M4 does not become a depletion type transistor, so that the potential detection circuit 2 operates normally.
[0049]
FIG. 13 shows an example of a specific circuit configuration of the level shifter 6 together with the potential detection circuit 2. The level shifter 6 has, for example, a resistance voltage dividing circuit configuration including resistors R3 and R4. The level shifter 6 performs a downshift by dividing a power supply voltage Vdd having the same level as the ON voltage Von of the shutter pulse φSHUT, and performs the shift. The voltage is applied to the gate of the MOS transistor M4. Here, it is ideal to apply a voltage at which the potential below the shutter gate 25 is turned on to the gate of the MOS transistor M4. However, in this example, from the viewpoint of circuit operation, a voltage shifted down by 2V, for example, is applied. (Vdd-2V) is applied.
[0050]
As described above, when the level shifter 6 is inserted before the potential detection circuit 2, the detection voltage of the potential detection circuit 2 drops by 2 V as compared with the case of FIG. Also, it is necessary to insert a level shifter 7 for lowering the level of the feedback system by 2 V in the feedback system. As the level shifter 7, a circuit having the same circuit configuration as the level shifter 4 can be used, and the two level shifters 4 and 7 are configured in common, and the constant and size of each circuit element are appropriately selected to obtain a total. It is also possible to adopt a circuit configuration for performing a level shift for two circuits.
[0051]
By the way, some CCD linear sensors have a sensor structure in which a photoelectric conversion unit is long in a signal charge readout direction in order to improve sensitivity and the like. In a CCD linear sensor having such a sensor structure, read afterimages due to readout failures due to sensor length and shutter afterimages due to incomplete shutter operation pose problems. There is also a configuration in which a shutter structure is provided on the analog shift register side.
[0052]
FIG. 14 is a configuration diagram showing a case where the booster circuit according to the present invention is mounted on a CCD linear sensor having this shutter structure. In the drawing, the same reference numerals are given to the same parts as those in FIG. In FIG. 14, a sensor array 22 in which a large number of photoelectric conversion units 21 which are long in the signal charge readout direction are linearly arranged, is located on the CCD analog shift register 24 side, that is, between the readout gate 23 and the CCD analog shift register 24. A shutter structure including an island-shaped shutter drain 31, a shutter gate 32 provided on the sensor row 22 side thereof, and transfer gates 33a and 33b provided on both sides thereof has a pair of photoelectric conversion units 21 adjacent to each other. , 21 are provided one by one. The booster circuit 29 according to the present invention is mounted on-chip, and the boosted output voltage Vout is used as the drain voltage of the shutter drain 31.
[0053]
In the CCD linear sensor having the above-described configuration, at the time of reading normal signal charges, the signal charges accumulated in each photoelectric conversion unit 21 are read out to the CCD analog shift register 24 via the readout gate 23 and the transfer gates 33a and 33b. The signal is transferred by the CCD analog shift register 24, converted into a signal voltage by the charge-voltage converter 27, and then output to the outside via the buffer 28. On the other hand, at the time of the shutter operation, the signal charges accumulated in the photoelectric conversion units 21 for two adjacent pixels are swept out to the shutter drain 31 via the shutter gate 32.
[0054]
In the CCD linear sensor according to each of the above embodiments, the boosted output voltage Vout of the booster circuit 29 is used as the drain voltage of the shutter drains 26 and 31. However, the present invention is not limited to this. For example, FIG. As shown, in the charge-to-voltage converter 27 having a floating diffusion amplifier configuration including a floating diffusion (FD) 34, a reset gate (RG) 35, and a reset drain (RD) 36, a drain voltage of the reset drain (RD) 36 is provided. It can also be used as Vd.
[0055]
The above-described CCD linear sensor equipped with the booster circuit 29 according to the present invention includes an image sensor of a bar code reader that reads bar code information attached to a medium such as a product and outputs the binary information, and an auto focus function. It is used for an AF (Automatic Focusing) sensor or the like of a camera equipped with a camera. In particular, since the CCD linear sensor has a booster circuit mounted on-chip, it can respond to a low-voltage power supply, making it optimal for a battery-driven barcode reader or camera. Hereinafter, a specific configuration of a battery-driven barcode reader and a camera using the CCD linear sensor having the above configuration will be described.
[0056]
FIG. 16 is a configuration diagram illustrating an example of a battery-operated barcode reader according to the present invention. In FIG. 16, a bar code (not shown) attached to a medium 41 such as a product is illuminated by a light source 42, and the reflected light is incident on a light receiving surface of a CCD linear sensor 44 via an optical system 43 such as a lens. Read by. As the CCD linear sensor 44, a CCD linear sensor in which the booster circuit according to each of the above embodiments is mounted on-chip is used. Each operation of the CCD linear sensor 44 such as reading, transferring, and electronic shutter of signal charges is performed based on various timing signals from the timing generator 45.
[0057]
The output of the CCD linear sensor 44 is supplied to a binarization circuit 46. In the binarization circuit 46, a process of extracting a combination of lines having different thicknesses as binarization information and detecting the binarization information as barcode information is performed. As an example of the binarization process, a method of obtaining binarization information while comparing the output voltage of the CCD linear sensor 44 with a predetermined threshold voltage by a comparator is employed. The binarized signal is decoded by the decoder 47 and output as final read information.
[0058]
As described above, by using the CCD linear sensor 44 equipped with the booster circuit according to the present invention, the booster circuit can obtain a substantially stable boosted output voltage Vout even when the power supply voltage changes or the clock frequency changes. Battery-operated bar code that can operate sufficiently with a battery power supply and can cope with a further reduction in the voltage of the battery power supply, since the potential of the portion using the boosted output voltage Vout is also strong. A reader can be provided.
[0059]
FIG. 17 is a configuration diagram illustrating an example of a battery-powered camera according to the present invention having an autofocus function. In FIG. 17, a CCD linear sensor 52 as an AF sensor, a peak hold circuit 53 for detecting and holding the peak value of the output signal, and various types of driving the CCD linear sensor 52 are provided in a camera body 51. A timing generator 54 for generating a timing signal is incorporated.
[0060]
Further, as an external circuit, an exposure adjustment circuit 55 for adjusting the exposure time by controlling the timing of the timing generator 54 based on a peak hold output PHout from the peak hold circuit 53, and an output from the peak hold circuit 53 as it is A calculation circuit 56 for calculating a focus shift amount based on the signal output CCDout of the CCD linear sensor 52, and a focus adjustment by moving a lens 57 in the optical axis direction based on the focus shift amount output from the calculation circuit 56 And an AF control circuit 58 for performing the control.
[0061]
As described above, by using the CCD linear sensor 52 equipped with the booster circuit according to the present invention, it is possible to obtain a boosted output voltage Vout which is almost stable even when the power supply voltage changes or the clock frequency changes in the booster circuit. In addition to this, it is possible to operate sufficiently with a battery power supply, and has an auto-focus function capable of coping with a further reduction in the voltage of the battery power supply, because the potential of the portion using the boosted output voltage Vout is strong. Battery-operated camera can be provided.
[0062]
【The invention's effect】
As described above, in the clock-driven booster circuit according to the present invention, at least the first stage of the plurality of unidirectional elements is constituted by the MOS transistor, and the gate voltage of the MOS transistor is controlled. A control circuit for comparing a detected voltage of the potential detecting circuit with the boosted output voltage, and a gate voltage of the MOS transistor based on the comparison output; And a comparator for controlling the With this configuration, the boosted output voltage can be changed in accordance with the gate voltage. Therefore, a stable boosted output voltage can be obtained by appropriately controlling the gate voltage when the power supply voltage changes or the clock frequency changes. be able to.
[0063]
In another clock-driven booster circuit according to the present invention, the amplitude of a clock pulse is controlled. A control circuit compares a potential detection circuit for detecting a potential of a portion using the boosted output voltage with the detected voltage of the potential detection circuit and the boosted output voltage, and determines an amplitude of the clock pulse based on the comparison output. Having a comparator to control With this configuration, the boosted output voltage can be changed according to the amplitude of the clock pulse. Therefore, when the power supply voltage changes or the clock frequency changes, the amplitude of the clock pulse is appropriately controlled to achieve stable boosting. Output voltage can be obtained.
[0064]
Further, in the solid-state imaging device according to the present invention, the boosted output voltage is controlled based on the potential of a portion using the boosted output voltage. Control circuit Equipped with a booster circuit, The control circuit compares a potential detection circuit for detecting a potential of a portion using the boosted output voltage with a detected voltage of the potential detection circuit and the boosted output voltage, and based on the comparison output, determines the boosted output voltage. And a comparator utilizing Since the booster circuit operates in accordance with the potential of the portion that uses the boosted output voltage, it is possible to obtain a stable boosted output voltage without being affected even if the power supply voltage fluctuates or the clock frequency fluctuates. In addition to this, it is possible to obtain a boosted output voltage having a required voltage value even with respect to a variation in potential of a portion using the boosted output voltage.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a booster.
FIG. 3 is a characteristic diagram showing the dependency of a boosted output voltage on a control voltage.
FIG. 4 is a circuit diagram showing another example of the circuit configuration of the booster.
FIG. 5 is a circuit diagram illustrating an example of a circuit configuration of a potential detection circuit.
FIG. 6 is a circuit diagram illustrating an example of a circuit configuration of a comparator.
FIG. 7 is a circuit diagram illustrating an example of a circuit configuration of a level shifter.
FIG. 8 is a circuit diagram showing another example of the circuit configuration of the level shifter.
FIG. 9 is a circuit diagram showing still another example of the circuit configuration of the level shifter.
FIG. 10 is a configuration diagram illustrating an example of a linear sensor according to the present invention.
11 is a sectional view taken along the line XY of FIG. 10 and a potential diagram thereof.
FIG. 12 is a block diagram showing another embodiment of the present invention.
FIG. 13 is a circuit diagram showing a specific circuit configuration of another embodiment.
FIG. 14 is a configuration diagram showing another example of the linear sensor according to the present invention.
FIG. 15 is a configuration diagram showing another application example of the present invention.
FIG. 16 is a configuration diagram illustrating an example of a barcode reader according to the present invention.
FIG. 17 is a configuration diagram showing an example of a camera according to the present invention.
FIG. 18 is a circuit diagram showing a conventional example.
FIG. 19 is a timing waveform chart in a steady state.
FIG. 20 is a timing waveform chart at the time of power supply fluctuation in the conventional example.
FIG. 21 is a characteristic diagram showing clock frequency dependency of a conventional example.
FIG. 22 is a timing waveform chart when a clock frequency changes in a conventional example.
[Explanation of symbols]
1 booster
2 Potential detection circuit
3 Comparator
4,6,7 level shifter
21 photoelectric conversion unit
22 sensor row
23 Lead Out Gate
24 CCD analog shift register
25 Shutter gate
26 Shutter drain

Claims

A step-up circuit in which a plurality of unidirectional elements are connected in series in a forward direction from a power supply side to a circuit output terminal side between a power supply and a circuit output terminal, and a clock pulse is applied via a capacitor between the stages. At
At least the first stage of the plurality of one-way elements is composed of a MOS transistor,
A control circuit for controlling a gate voltage of the MOS transistor,
The control circuit includes:
A potential detection circuit for detecting a potential of a portion using the boosted output voltage,
A booster circuit comprising: a comparator that compares a detection voltage of the potential detection circuit with the boosted output voltage and controls a gate voltage of the MOS transistor based on the comparison output.

The booster circuit according to claim 1, wherein the control circuit further includes a first level shifter that shifts the boosted output voltage by a predetermined level and supplies the shifted voltage to the comparator.

The control circuit further includes a second level shifter that shifts a detection voltage of the potential detection circuit by a predetermined level, and a third level shifter that further shifts an output voltage of the first level shifter by an amount shifted by the second level shifter. 3. The booster circuit according to claim 2, further comprising a level shifter.

A plurality of unidirectional elements are connected in series in a forward direction from the power supply side to the circuit output terminal side between the power supply and the circuit output terminal, and a clock pulse is applied between each stage via a capacitor. In a booster circuit,
A control circuit for controlling the amplitude of the clock pulse,
The control circuit includes:
A potential detection circuit for detecting a potential of a portion using the boosted output voltage,
A booster circuit comprising: a comparator that compares a detection voltage of the potential detection circuit with the boosted output voltage and controls the amplitude of the clock pulse based on the comparison output.

The booster circuit according to claim 4, wherein the control circuit further includes a first level shifter that shifts the boosted output voltage by a predetermined level and supplies the shifted voltage to the comparator.

The control circuit further includes a second level shifter that shifts a detection voltage of the potential detection circuit by a predetermined level, and a third level shifter that further shifts an output voltage of the first level shifter by an amount shifted by the second level shifter. 6. The booster circuit according to claim 5, further comprising a level shifter.

A plurality of unidirectional elements are connected in series in a forward direction from the power supply side to the circuit output terminal side between the power supply and the circuit output terminal, and a clock pulse is applied between each stage via a capacitor. Equipped with a booster circuit,
The booster circuit is a solid-state imaging device having a control circuit that controls the boosted output voltage.
The control circuit includes:
A potential detection circuit for detecting a potential of a portion using the boosted output voltage,
A solid-state imaging device, comprising: a comparator that compares a detection voltage of the potential detection circuit with the boosted output voltage and uses the boosted output voltage based on the comparison output.

The solid-state imaging device according to claim 7, wherein the control circuit further includes a first level shifter that shifts the boosted output voltage by a predetermined level and supplies the shifted voltage to the comparator.

The control circuit further includes a second level shifter that shifts a detection voltage of the potential detection circuit by a predetermined level, and a third level shifter that further shifts an output voltage of the first level shifter by an amount shifted by the second level shifter. 9. The solid-state imaging device according to claim 8, further comprising a level shifter.